JP2022144969A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】メモリセルの信頼性の劣化を抑制する半導体装置及び製造方法を提供する。【解決手段】半導体装置の製造方法において、基板１１の上方の絶縁膜１２上に、複数の犠牲層と複数の絶縁層１４とを交互に含む積層膜を形成する。積層膜と絶縁膜１２とを貫通するメモリホールＨ１を、メモリホール内に、絶縁膜５ａ、電荷蓄積膜４、トンネル絶縁膜３及びチャネル半導体層２の一部を、順に形成する。次に、メモリホールの底部から、絶縁膜５ａ、電荷蓄積膜、トンネル絶縁膜及びチャネル半導体層の一部をエッチングにより除去した後、メモリホール内に、チャネル半導体層の残部とコア絶縁膜とを順に形成する。空洞Ｈ２内の絶縁層１４及び絶縁膜５ａの表面に、絶縁膜５ｂを形成する。絶縁膜５ｂの表面に、バリアメタル層６ａ及び電極材層６ｂを順に形成する。その結果、絶縁膜１２上に、複数の電極層６と複数の絶縁層１４とを交互に含む積層膜Ｓ２が形成される。【選択図】図８

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
半導体記憶装置としてメモリセルを３次元に配置したＮＡＮＤフラッシュメモリが知られている。このＮＡＮＤフラッシュメモリでは、複数の電極層と絶縁層が交互に積層された積層体にこの積層体を貫通するメモリホールが設けられている。このメモリホール内に、ブロック絶縁膜、電荷蓄積膜、トンネル絶縁膜、および半導体層（チャネル層）を設けることで、複数のメモリセルが直列に接続されたメモリストリングが形成される。電荷蓄積膜に保持される電荷の量を制御することでメモリセルにデータが記憶される。
このように構成された半導体装置において、書き込みおよび消去動作を繰り返して行うことにより、電荷蓄積膜およびトンネル絶縁膜に欠陥が生じ、これらの欠陥を介して電荷蓄積膜に蓄積された電荷の一部がチャネル方向、若しくは隣接セル方向に抜けてしまう問題がある。このため、メモリセルの信頼性が劣化する。
特開２０１９－０５４０６８号公報
本実施形態は、メモリセルの信頼性の劣化を抑制することのできる半導体装置およびその製造方法を提供する。
本実施形態の半導体装置は、絶縁層と導電層が交互に第１方向に沿って積層された積層体と、前記積層体内に前記第１方向に沿って配置された半導体層と、前記積層体と前記半導体層との間に前記第１方向に沿って配置された第１絶縁膜と、前記積層体と前記第１絶縁膜との間に前記第１方向に沿って配置された第２絶縁膜と、前記積層体と前記第２絶縁膜との間に前記第１方向に沿って配置された第３絶縁膜と、第１部分および第２部分を有する第４絶縁膜であって、前記第１部分は前記導電層と前記第３絶縁膜との間に配置され、前記第２部分は前記導電層と前記絶縁層との間に前記第１方向に交差する第２方向に沿って配置されかつ前記第１部分と接続する前記第４絶縁膜と、を備え、前記第４絶縁膜の第１部分、前記第３絶縁膜、前記第２絶縁膜、および前記第１絶縁膜における重水素の平均濃度が、前記第２絶縁膜＞前記第１絶縁膜＞前記第１部分＞前記第３絶縁膜の順序で低くなっている。
第１実施形態の半導体装置の構造を示す斜視図。 第１実施形態の半導体装置の製造方法を示す断面図。 第１実施形態の半導体装置の製造方法を示す断面図。 第１実施形態の半導体装置の製造方法を示す断面図。 第１実施形態の半導体装置の製造方法を示す断面図。 第１実施形態の半導体装置の製造方法における熱処理を説明する断面図。 図６に示す熱処理によってセル積層膜に導入される重水素の分布を示すグラフ。 第１実施形態の半導体装置の製造方法を示す断面図。 第２実施形態の半導体装置の製造方法における熱処理を説明する断面図。 第２実施形態の半導体装置の製造方法における熱処理を説明する断面図。 第３実施形態の半導体装置の製造方法を示す断面図。 第３実施形態の半導体装置の製造方法を示す断面図。 第３実施形態の半導体装置の製造方法を示す断面図。 第３実施形態の半導体装置の製造方法を示す断面図。 第３実施形態の半導体装置の製造方法を示す断面図。 第３実施形態の半導体装置の製造方法を示す断面図。 第３実施形態の半導体装置の製造方法を示す断面図。 第３実施形態の半導体装置の製造方法を示す断面図。 第３実施形態の半導体装置の製造方法を示す断面図。 第３実施形態の半導体装置の製造方法を示す断面図。 セル絶縁膜に対してラジカル酸化後に水素希釈ウェット酸化を行った場合の不純物濃度プロファイルを示す図。 セル絶縁膜に対して水素希釈ウェット酸化後に水素希釈ウェット酸化を行った場合の不純物濃度プロファイルを示す図。
以下、本発明の実施形態を、図面を参照して説明する。図１乃至図２０において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す斜視図である。図１の半導体装置は、例えば３次元型のＮＡＮＤメモリである。
図１の半導体装置は、コア絶縁膜１と、チャネル半導体層２と、トンネル絶縁膜３と、電荷蓄積膜４と、ブロック絶縁膜５と、電極層６とを備えている。ブロック絶縁膜５は、絶縁膜５ａと、絶縁膜５ｂとを含んでいる。電極層６は、バリアメタル層６ａと、電極材層６ｂとを含んでいる。絶縁膜５ａは第１絶縁膜の例であり、トンネル絶縁膜３は第２絶縁膜の例であり、チャネル半導体層２は第１半導体層の例である。トンネル絶縁膜３、電荷蓄積膜４、およびブロック絶縁膜５は、セル積層膜とも呼ばれる。
本実施形態の半導体装置は、基板上に複数の電極層と複数の絶縁層とが交互に積層されており、これらの電極層および絶縁層内にメモリホールＨ１が設けられている。図１は、これらの電極層のうちの１つの電極層６を示している。これらの電極層は例えば、ＮＡＮＤメモリのワード線として機能する。図１は、基板の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板の表面に垂直なＺ方向とを示している。本明細書においては、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。
コア絶縁膜１、チャネル半導体層２、トンネル絶縁膜３、電荷蓄積膜４、および絶縁膜５ａは、メモリホールＨ１内に形成されており、ＮＡＮＤメモリのメモリセルを構成している。絶縁膜５ａは、メモリホールＨ１内の電極層および絶縁層の表面に形成され、電荷蓄積膜４は、絶縁膜５ａの表面に形成されている。電荷蓄積膜４は、外側の側面と内側の側面との間に電荷を蓄積することが可能である。トンネル絶縁膜３は、電荷蓄積膜４の表面に形成され、チャネル半導体層２は、トンネル絶縁膜３の表面に形成されている。チャネル半導体層２は、メモリセルのチャネルとして機能する。コア絶縁膜１は、チャネル半導体層２内に形成されている。
絶縁膜５ａは、例えばＳｉＯ膜（シリコン酸化膜）である。電荷蓄積膜４は、例えばＳｉＮ膜（シリコン窒化膜）である。トンネル絶縁膜３は例えば、ＳｉＯＮ膜（シリコン酸窒化膜）である。チャネル半導体層２は、例えばポリシリコン層である。コア絶縁膜１は、例えばシリコン酸化膜である。
絶縁膜５ｂ、バリアメタル層６ａ、および電極材層６ｂは、互いに隣接する絶縁層間に形成されており、上側の絶縁層の下面と、下側の絶縁層の上面と、絶縁膜５ａの側面とに順に形成されている。絶縁膜５ｂは例えば、酸化アルミニウムなどの金属絶縁膜である。バリアメタル層６ａは、例えばチタン窒化膜である。電極材層６ｂは、例えばＷ（タングステン）層である。
図２乃至図５および図８は、第１実施形態の半導体装置の製造方法を示す断面図である。
まず、基板１１の上方に絶縁膜１２を形成し、絶縁膜１２上に複数の犠牲層１３と複数の絶縁層１４とを交互に形成する（図２）。その結果、絶縁膜１２上に、複数の犠牲層１３と複数の絶縁層１４とを交互に含む積層膜Ｓ１が形成される。基板１１は例えば、シリコン基板などの半導体基板である。絶縁膜１２は、例えばシリコン酸化膜（ＳｉＯ）である。犠牲層１３は例えばシリコン窒化膜（ＳｉＮ）であり、絶縁層１４は例えばシリコン酸化膜（ＳｉＯ）である。
次に、積層膜Ｓ１と絶縁膜１２とを貫通するメモリホールＨ１を形成する（図２）。その結果、基板１１と絶縁膜１２との間に設けられた層の上面が、メモリホールＨ１内に露出する。この層の詳細については後述する。
次に、メモリホールＨ１内に、絶縁膜５ａ、電荷蓄積膜４、トンネル絶縁膜３、およびチャネル半導体層２の一部を順に形成する（図３）。次に、メモリホールＨ１の底部から、絶縁膜５ａ、電荷蓄積膜４、トンネル絶縁膜３、およびチャネル半導体層２の当該一部をエッチングにより除去した後、メモリホールＨ１内に、チャネル半導体層２の残部とコア絶縁膜１とを順に形成する（図３）。その結果、メモリホールＨ１内の積層膜Ｓ１および絶縁膜１２の側面に、絶縁膜５ａ、電荷蓄積膜４、トンネル絶縁膜３、チャネル半導体層２、およびコア絶縁膜１が順に形成される。
次に、積層膜Ｓ１内にスリット（図示せず）を形成し、このスリットを利用してリン酸などの薬液により犠牲層１３を除去する。その結果、絶縁層１４間に複数の空洞Ｈ２が形成される（図４）。
次に、これらの空洞Ｈ２内の絶縁層１４および絶縁膜５ａの表面に、酸化アルミニウムを含む絶縁膜５ｂを形成する（図５）。その結果、絶縁膜５ａと絶縁膜５ｂとを含むブロック絶縁膜５が形成される。続いて、重水（Ｄ２Ｏ）を用いて、例えば１０００℃以上の熱負荷条件下で、ＲＴＰ（Rapid Thermal Processing）を行う。これにより、酸化アルミニウム（ＡｌＯ）を含む絶縁膜５ｂの結晶化および膜質の改善を行うとともに、図６に示すように、セル積層膜、例えば電荷蓄積膜４およびトンネル絶縁膜３中へ重水素（Ｄ）を導入する。なお、図６は、一つの空洞Ｈ２における重水素（Ｄ）導入の様子を示す断面図である。
重水素（Ｄ）導入後の深さ方向の濃度分布を図７に示す。横軸は、ＡｌＯを含む絶縁膜５ｂからＸ方向の深さ（デプス）、すなわちＸ方向の距離を示す。すなわち、ＡｌＯを含む絶縁膜５ｂの表面から、絶縁膜５ｂ、ＳｉＯを含む絶縁膜５ａ、ＳｉＮを含む電荷蓄積膜４、ＳｉＯＮを含むトンネル絶縁膜３、およびチャネル半導体層２のそれぞれの深さ方向の距離を示す。縦軸は重水素（Ｄ）の濃度を示す。
図７からわかるように、主としてＳｉＮを含む電荷蓄積膜４およびＳｉＯＮを含むトンネル絶縁膜３に重水素（Ｄ）が導入される。そして、セル積層膜中の重水素（Ｄ）の平均濃度は、
電荷蓄積膜４＞トンネル絶縁膜＞絶縁膜５ｂ＞絶縁膜５ａ
の順序で低くなる。換言すると、電荷蓄積膜４、電荷蓄積膜４とトンネル絶縁膜３の界面、トンネル縁膜３の順で低くなる。ここで、各膜の平均濃度とは、対応する膜の深さ方向に沿って濃度分布を積分し、積分値を対応する膜の厚さ（Ｘ方向の厚さ）で割った値である。なお、ＳｉＮを含む電荷蓄積膜４とＳｉＯＮを含むトンネル絶縁膜３との境界は、ＳＩＭＳ（Secondary Ion Mass Spectrometry）分析におけるＳｉＮ強度とＯ強度分析曲線から判断可能である。
以上説明したことにより、本実施形態のように、電荷蓄積膜４とトンネル絶縁膜３との界面を重水素（Ｄ）で終端した構造を形成することができる。書き込み／消去動作を繰り返し行うと、電荷蓄積膜４およびトンネル絶縁膜３中には欠陥が生じ、電荷蓄積層４に直積された電荷の一部がその欠陥から抜けてしまう。これは、データの消失の原因となる。電荷蓄積層４およびトンネル絶縁膜３の欠陥は、メモリセル形成時に意図的に、或いは意図せずに導入された水素（Ｈ）が書き込み／消去動作による電気的ストレスによって脱離することで生じると考えられている。
ＳｉＮ膜およびＳｉＯＮ膜は、重水素（Ｄ）が膜中に導入されると、膜中のＮ－Ｈ結合がＮ－Ｄ結合に置換される。Ｎ－Ｄ結合はＮ－Ｈ結合に比べて電気的ストレス耐性が極めて強い。すなわち、結合欠陥となる箇所を重水素（Ｄ）で置換することによって電気的ストレスに対して強固な結合にすることができる。従って、電荷蓄積層４およびトンネル絶縁膜３中のＮ－Ｈ結合減少させ、Ｎ－Ｄ結合を増大させることができれば、書き込み／消去動作による電荷蓄積層４およびトンネル絶縁膜３の劣化を抑制することができる。また、書き込み時や読み出し時における誤書込みを抑制することができる。また、繰り返し書き込み消去動作をする際においても、信頼性劣化を抑制する効果を得ることが可能となる。従って、メモリセルの信頼性の劣化を抑制することが可能な半導体装置を得ることができる。
このように重水（Ｄ２Ｏ）を用いてＲＴＰを行った後は、通常のプロセスを用いて、これらの空洞Ｈ２内の絶縁膜５ｂの表面に、バリアメタル層６ａ、および電極材層６ｂを順に形成する（図８）。その結果、各空洞Ｈ２内に、バリアメタル層６ａと電極材層６ｂとを含む電極層６が形成され、絶縁膜１２上に、複数の電極層６と複数の絶縁層１４とを交互に含む積層膜Ｓ２が形成される。犠牲層１３を除去して絶縁膜５ｂ、バリアメタル層６ａ、および電極材層６ｂを形成する処理は、リプレイス処理と呼ばれる。
このようにして、本実施形態の半導体装置が製造される（図８）。図１は、図８に示す半導体装置の一部を示している。
以上説明したように、本実施形態によれば、メモリセルの信頼性の劣化を抑制することが可能な半導体装置を得ることができる。
（第１変形例）
第１実施形態においては、セル積層膜中の重水素（Ｄ）の導入は、重水（Ｄ２Ｏ）を用いている。第１実施形態の第１変形例においては、重水（Ｄ２Ｏ）と重水素（Ｄ２）ガスの混合ガスを用いる。それ以外は第１実施形態の製造工程と同様に行う。
ＳｉＮ膜中の拡散性に関して、Ｄ２Ｏ分子はＤ２分子よりも低い活性化エネルギーで水素（Ｈ）と重水素（Ｄ）の置換を可能するが、拡散速度が遅いため、ＳｉＮ膜中の置換においては良好な反応性を示すが、ＳｉＯＮ膜中の置換においてはＤ２分子を用いた反応の方が優位性を示す。そこで、第１変形例のように、重水（Ｄ２Ｏ）と重水素（Ｄ２）ガスの混合ガスを用いることで、電荷蓄積膜４の層中およびトンネル絶縁膜３の膜中において、Ｎ－Ｈ結合からＮ－Ｄ結合への置換を容易にすることができる。すなわち、第１変形例は、第１実施形態よりも、電気的ストレスに対してより強固な結合にすることができる。
以上説明したことにより、第１変形例は、第１実施形態で得られたメモリセルの信頼性改善効果と同等の効果が得られる。
また、本変形例において、重水（Ｄ２Ｏ）と重水素（Ｄ）との分圧比を６０％以下にすることで電極層６に含まれるタングステン（Ｗ）や電荷蓄積層（ＳｉＮ）との酸化選択性を備えることも可能となる。これにより、メモリホール形成時に誤ってタングステン（Ｗ）が露出した構造においても異常酸化させることなくかつ電荷蓄積層４を食い込み酸化せることなく、ＡｌＯの結晶化、酸化改質、セル積層膜中への重水素（Ｄ）の導入を行うことができる。なお、酸化アニール雰囲気として、重水（Ｄ２Ｏ）と重水素（Ｄ２）ガスの混合した場合が最も重水素（Ｄ）の導入の観点では望ましい。なお、このとき、窒素（Ｎ２）を用いてでチャンバー内の圧力を制御しても良い。この第１変形例においても、９００℃以上のＲＴＰを行う。重水のみの場合と比較して、同じ処理時間で少なくとも１００℃の熱負荷の低減が可能となる。
（第２変形例）
第１実施形態の第２変形例においては、セル積層膜中の重水素（Ｄ）の導入に、重水（Ｄ２Ｏ）ガスと水素（Ｈ２）ガスの混合ガスを用いる。これ以外は、第１実施形態と同様に行う。第１変形例と同様に、重水（Ｄ２Ｏ）の分圧が１００ｔｏｒｒ以上確保できているのであれば重水素（Ｄ）の導入において問題ない。この第１変形例においても第１実施形態の同様の効果を得ることができる。なお。本変形例においては、ＲＴＰの熱負荷を低減する効果は得られず第１実施形態と同等の熱負荷を必要とする。
なお、第１の実施形態で説明した、重水（Ｄ２Ｏ）を用いたアニール処理を、「ウェット酸化」を呼ぶことがある。
（第２実施形態）
第２実施形態による半導体装置の製造方法について、図９および図１０を参照して説明する。
第１実施形態および第１変形例ならびに第２変形例においては、絶縁膜５ｂを形成した後、重水（Ｄ２Ｏ）を含むガスを用いてＲＴＰを行うことにより、絶縁膜５ｂを介してセル積層膜中に重水素（Ｄ）を導入して、メモリセルの信頼性の劣化を抑制している。
これに対して、第２実施形態では、電荷蓄積膜４から不純物（例えばＣｌ元素（塩素））を低減する熱処理を行うことにより、メモリセルの信頼性の劣化を抑制する。
第１実施形態における図５に示す工程まで、第１実施形態と同様の工程を行い、空洞Ｈ２にＡｌＯを含む絶縁膜５ｂを形成する。続いて、図９に示すように、水素（Ｈ２）ガスまたは重水素（Ｄ２）ガスで希釈した重水（Ｄ２Ｏ）を用いて、ウェット酸化を行う。このウェット酸化は、縦型アニール炉または枚葉型ＲＴＰ装置を用いて行い、熱処理雰囲気は８００℃～１１００℃の範囲で行う。なお、上記ウェット酸化を行う前にＡｌＯを含む絶縁膜５ｂの結晶化を行うアニールを行ってもよい。
続いて、図１０に示すように、ラジカル酸化を行う。このラジカル酸化は、ＯＨ＊またはＯＤ＊と、酸素ラジカル（Ｏ＊）を用いて加熱炉またはＲＴＰで行われる。熱処理雰囲気は８００℃～１１００℃の範囲で行う。また、酸素ラジカル（Ｏ＊）は、プラズマ発生機構を用いて酸素（Ｏ２）ガスから形成してもよい。
続いて、図９に示すように、水素（Ｈ２）ガスまたは重水素（Ｄ２）ガスで希釈した重水（Ｄ２Ｏ）を用いて、ウェット酸化を行う。
このような処理を行うことにより、ＳｉＮを含む電荷蓄積膜４から不純物Ｃｌ元素（塩素）を低減することが可能となる。
その後は、第１実施形態と同様の工程を行うことにより、図８に示す半導体装置を得ることができる。
図２１に、酸化アルミニウムを含むブロック絶縁膜５に対して、ラジカル酸化を行った場合の不純物（Ｃｌ）の濃度プロファイルを破線で示し、重水素（Ｄ２）希釈したＤ２Ｏ酸化（ウェット酸化）したときの不純物（Ｃｌ）の濃度プロファイルを一点鎖線で示し、ラジカル酸化後に重水素（Ｄ２）希釈したＤ２Ｏ酸化（ウェット酸化）したときの不純物（Ｃｌ）の濃度プロファイルを実線で示す。図２１からわかるように、ラジカル酸化後に重水素（Ｄ２）希釈したＤ２Ｏ酸化（ウェット酸化）を行うと、荷電中心位置であるブロック絶縁膜（ＢＬＫ）との界面付近の電荷蓄積層（ＣＴ）中から不純物Ｃｌが低減される。これにより、電荷蓄積層中の電子トラップ準位が深化され、電荷保持特性の改善が見込まれる。
図２２に、酸化アルミニウムを含むブロック絶縁膜５に対して、ラジカル酸化を行った場合の不純物（Ｃｌ）の濃度プロファイルを破線で示し、重水素（Ｄ２）希釈したＤ２Ｏ酸化（ウェット酸化）したときの不純物（Ｃｌ）の濃度プロファイルを一点鎖線で示し、重水素（Ｄ２）希釈したＤ２Ｏ酸化（ウェット酸化）後にラジカル酸化したときの不純物（Ｃｌ）の濃度プロファイルを実線で示す。図２２からわかるように、重水素（Ｄ２）希釈したＤ２Ｏ酸化（ウェット酸化）後にラジカル酸化を行うと、ブロック絶縁膜の酸化アルミニウムおよび酸化シリコンから不純物（Ｃｌ）の濃度が低減されている。これにより、電荷蓄積層の膜質が改善され、バックトンネリング特性が改善され、電荷保持特性が向上する。
以上説明したように、第２実施形態によれば、メモリセルの信頼性の劣化を抑制することができる。
（変形例）
第２実施形態では、熱処理をウェット酸化処理、ラジカル酸化処理、ウェット酸化処理の順序で行った。この変形例においては、ラジカル酸化処理、ウェット酸化処理、ラジカル酸化処理の順序で行う。この第１変形例も、ＳｉＮを含む電荷蓄積膜４から不純物Ｃｌ元素（塩素）を低減することが可能となり、メモリセルの信頼性の劣化を抑制することができる。なお、第１変形例において、ラジカル酸化処理の前に、ＡｌＯを含む絶縁膜５ｂの結晶化を行うアニールを行ってもよい。
（第３実施形態）
第３実施形態の半導体装置について、図１１乃至図１８を参照して説明する。図１１乃至図１８は第３実施形態の半導体装置の製造方法を示す断面図である。
図１１は、図４に示す工程で積層膜Ｓ１内にスリット（Ｈ５）が形成された後、かつ、図４の工程で犠牲層１３が除去される前の断面を示している。図１１は、メモリホールＨ１内に順に形成された絶縁膜５ａ、電荷蓄積膜４、トンネル絶縁膜３、チャネル半導体層２、およびコア絶縁膜１を示している。図１１の絶縁膜５ａ、電荷蓄積膜４、およびトンネル絶縁膜３は、メモリホールＨ１の底部から除去されておらず、残留している。このような構造は例えば、積層膜Ｓ１が厚い場合に採用される。
図１１はさらに、基板１１の上方に順に形成された絶縁膜２１と、金属層２２ａと、下部半導体層２２ｂと、絶縁膜２３と、半導体層２４と、絶縁膜２５と、上部半導体層２２ｃと、絶縁膜２６と、ゲート層２７とを示している。本実施形態の絶縁膜１２は、図２の工程にて、基板１１の上方にこれらの絶縁膜や層を介して形成される。絶縁膜２１は、例えばシリコン酸化膜である。金属層２２ａは、例えばＷ層である。下部半導体層２２ｂは、例えばポリシリコン層である。絶縁膜２３は、例えばシリコン酸化膜である。半導体層２４は、例えばポリシリコン層である。絶縁膜２５は、例えばシリコン酸化膜である。上部半導体層２２ｃは、例えばポリシリコン層である。絶縁膜２６は、例えばシリコン酸化膜である。ゲート層２７は、例えばポリシリコン層である。金属層２２ａ、下部半導体層２２ｂ、および上部半導体層２２ｃは、ソース線２２を構成する。すなわち、チャネル半導体層２はソース線２２に電気的に接続される。ここで、ＡとＢが電気的に接続されるとは、ＡとＢが直接接続されてもよいし、導電体を介して間接的に接続されてもよいことを意味する。
本実施形態のメモリホールＨ１は、図２の工程にて、積層膜Ｓ１、絶縁膜１２、ゲート層２７、絶縁膜２６、上部半導体層２２ｃ、絶縁膜２５、半導体層２４、および絶縁膜２３を貫通して、下部半導体層２２ｂに達するように形成される。絶縁膜５ａ、電荷蓄積膜４、トンネル絶縁膜３、チャネル半導体層２、およびコア絶縁膜１は、図３の工程にて、このメモリホールＨ１内に順に形成される。
図１１に示す工程では、積層膜Ｓ１、絶縁膜１２、ゲート層２７、絶縁膜２６、上部半導体層２２ｃ、および絶縁膜２５を貫通して半導体層２４に達するように、スリットＨ５が形成される。スリットＨ５は、第１凹部の例である。図１１の工程ではさらに、スリットＨ５の側面および底面に、絶縁膜２８が形成される。絶縁膜２８は、例えばＳｉＮ膜である。
次に、スリットＨ５の底部から絶縁膜２８をエッチングにより除去し、スリットＨ５を用いたウェットエッチングにより半導体層２４を除去する（図１２）。その結果、絶縁膜２５と絶縁膜２３との間に空洞Ｈ６が形成される。次に、スリットＨ５と空洞Ｈ６とを用いたＣＤＥ（Chemical Dry Etching）により、絶縁膜２５および絶縁膜２３を除去すると共に、空洞Ｈ６内に露出した絶縁膜５ａ、電荷蓄積膜４、およびトンネル絶縁膜３を加工する（図１０）。その結果、空洞Ｈ６の体積が拡大すると共に、空洞Ｈ６内にチャネル半導体層２の側面が露出する。
次に、空洞Ｈ６内に中間半導体層２２ｄを形成する（図１３）。その結果、下部半導体層２２ｂと上部半導体層２２ｃとの間に中間半導体層２２ｄが形成され、金属層２２ａ、下部半導体層２２ｂ、中間半導体層２２ｄ、および上部半導体層２２ｃを順に含むソース線２２が形成される。中間半導体層２２ｄは例えば、リン（Ｐ）がドープされたポリシリコン層である。ソース線２２は、中間半導体層２２ｄによりチャネル半導体層２と電気的に接続される。
次に、スリットＨ５から絶縁膜２８を除去する（図１４）。その結果、積層膜Ｓ１の側面がスリットＨ５内に露出する。
次に、スリットＨ５内に水蒸気（Ｈ２Ｏ）を供給し、酸化処理を行う（図１５）。この結果、スリットＨ５内に露出した上部半導体層２２ｃ、中間半導体層２２ｄ、およびゲート層２７の表面が水蒸気により酸化され、図１６に示すように、上部半導体層２２ｃの表面の酸化により形成された酸化膜２２ｅ（例えばＳｉＯ膜）と、中間半導体層２２ｄの表面の酸化により形成された酸化膜２２ｆ（例えばＳｉＯ膜）と、ゲート層２７の表面の酸化により形成された酸化膜２７ａ（例えばＳｉＯ膜）が生じる。
次に、スリットＨ５を利用して、リン酸などの薬液により犠牲層１３を除去する。その結果、絶縁層１４間に複数の空洞Ｈ２が形成される（図１７）。なお、上部半導体層２２ｃ、中間半導体層２２ｄ、およびゲート層２７は、酸化膜２２ｅ、２２ｆ、２７ａにより覆われているため、図１７の工程では除去されない。
次に、空洞Ｈ２内の絶縁層１４および絶縁膜５ａの表面に、ＡｌＯを含む絶縁膜５ｂを形成する（図１８）。この後、第１実施形態およびその変形例のいずれかで説明した熱処理を行うことにより、絶縁膜５ｂを介して、ＳｉＯを含む絶縁膜５ａ、ＳｉＮを含む電荷蓄積膜４、ＳｉＯＮを含むトンネル絶縁膜３に重水素（Ｄ）を導入する（図１９）。
次に、空洞Ｈ２内の絶縁膜５ｂの表面にバリアメタル層６ａ、および電極材層６ｂを順に形成する（図２０）。その結果、絶縁膜５ａと絶縁膜５ｂとを含むブロック絶縁膜５が形成される。さらには、各空洞Ｈ２内に、バリアメタル層６ａと電極材層６ｂとを含む電極層６が形成され、絶縁膜１２上に、複数の電極層６と複数の絶縁層１４とを交互に含む積層膜Ｓ２が形成される。次に、スリットＨ５内に絶縁膜２９が形成される（図２０）。絶縁膜２９は、例えばシリコン酸化膜である。
このようにして、第３実施形態の半導体装置が製造される（図２０）。図１は、図２０に示す半導体装置の一部を示している。この第３実施形態の半導体装置も第１実施形態と同様にメモリセルの信頼性の劣化を抑制することができる。
なお、この第３実施形態において、図１９に示す重水素（Ｄ）を導入する熱処理工程の代わり、第２実施形態で説明した熱処理、すなわち図９および図１０に示す熱処理を繰り返す熱処理を行ってもよい。この場合、第２実施形態と同様に、電荷蓄積膜４中の不純物濃度低下させることが可能となり、メモリセルの信頼性の劣化を抑制することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１・・・コア絶縁膜、２・・・チャネル半導体層、２ａ・・・半導体層、２ｂ・・・半導体層、３・・・トンネル絶縁膜、４・・・電荷蓄積膜、５・・・ブロック絶縁膜、５ａ・・・絶縁膜、５ｂ・・・絶縁膜、６・・・電極層、６ａ・・・バリアメタル層、６ｂ・・・電極材層、１１・・・基板、１２・・・絶縁膜、１３・・・犠牲層、１４・・・絶縁層、１５・・・絶縁膜、１６・・・電極層、１６ａ・・・酸化膜、１７・・・接続層、７ａ・・・酸化膜、１８・・・絶縁膜、２１・・・絶縁膜、２２・・・ソース線、２２ａ・・・金属層、２２ｂ・・・下部半導体層、２２ｃ・・・上部半導体層、２２ｄ・・・中間半導体層、２２ｅ・・・酸化膜、２２ｆ・・・酸化膜、２３・・・絶縁膜、２４・・・半導体層、２５・・・絶縁膜、２６・・・絶縁膜、２７・・・ゲート層、２７ａ・・・酸化膜、２８・・・絶縁膜、２９・・・絶縁膜

Claims (11)

  1. 絶縁層と導電層が交互に第１方向に沿って積層された積層体と、
    前記積層体内に前記第１方向に沿って配置された半導体層と、
    前記積層体と前記半導体層との間に前記第１方向に沿って配置された第１絶縁膜と、
    前記積層体と前記第１絶縁膜との間に前記第１方向に沿って配置された第２絶縁膜と、
    前記積層体と前記第２絶縁膜との間に前記第１方向に沿って配置された第３絶縁膜と、
    第１部分および第２部分を有する第４絶縁膜であって、前記第１部分は前記導電層と前記第３絶縁膜との間に配置され、前記第２部分は前記導電層と前記絶縁層との間に前記第１方向に交差する第２方向に沿って配置されかつ前記第１部分と接続する前記第４絶縁膜と、
    を備え、前記第４絶縁膜の第１部分、前記第３絶縁膜、前記第２絶縁膜、および前記第１絶縁膜における重水素の平均濃度が、
    前記第２絶縁膜＞前記第１絶縁膜＞前記第１部分＞前記第３絶縁膜
    の順序で低くなっている半導体装置。
  2. 前記第２方向に沿って配置された第１配線を更に備え、前記半導体層は前記第１配線に電気的に接続される請求項１記載の半導体装置。
  3. 前記第２絶縁膜は窒化シリコンを含み、前記第１絶縁膜は酸窒化シリコンを含み、前記第４絶縁膜は酸化アルミニウムを含む請求項１または２記載の半導体装置。
  4. 犠牲層と絶縁層とが交互に第１方向に積層された積層体内に前記第１方向に沿った第１絶縁膜、第２絶縁膜、第３絶縁膜、および半導体層を前記第１方向に交差する第２方向に順次形成し、
    前記犠牲層を除去するとともに前記絶縁層の除去された領域の表面に第４絶縁膜を形成し、
    熱処理を行うことにより、前記第４絶縁膜を介して前記第３絶縁膜、前記第２絶縁膜、および前記第１絶縁膜に重水素（Ｄ）を導入し、
    前記犠牲層が除去された領域に導電層を埋め込む
    ことを含む半導体記憶装置の製造方法。
  5. 前記熱処理は、重水（Ｄ２Ｏ）を用いたＲＴＰを含む請求項４記載の半導体装置の製造方法。
  6. 前記熱処理は、重水（Ｄ２Ｏ）および重水素（Ｄ）ガスの混合ガスを用いたＲＴＰを含む請求項４記載の半導体装置の製造方法。
  7. 前記熱処理は、重水（Ｄ２Ｏ）および水素（Ｈ）ガスの混合ガスを用いたＲＴＰを含む請求項４記載の半導体装置の製造方法。
  8. 前記重水素（Ｄ）を導入後の前記第４絶縁膜、前記第３絶縁膜、前記第２絶縁膜、および前記第１絶縁膜中における前記重水素（Ｄ）の平均濃度は、
    前記第２絶縁膜＞前記第１絶縁膜＞前記第４絶縁膜＞前記第３絶縁膜
    の順序で低くなっている請求項４乃至７のいずれかに記載の半導体装置の製造方法。
  9. 前記第２絶縁膜は窒化シリコンを含み、前記第１絶縁膜は酸窒化シリコンを含み、前記第４絶縁膜は酸化アルミニウムを含む請求項４乃至８のいずれかに記載の半導体装置の製造方法。
  10. 犠牲層と絶縁層とが交互に第１方向に積層された積層体内に前記第１方向に沿った第１絶縁膜、第２絶縁膜、第３絶縁膜、および半導体層を前記第１方向に交差する第２方向に順次形成し、
    前記犠牲層を除去するとともに前記絶縁層の除去された領域の表面に第４絶縁膜を形成し、
    第１熱処理、第２熱処理、および前記第１熱処理の順序で処理を行い、
    前記犠牲層が除去された領域に導電層を埋め込む
    ことを含み、
    前記第１熱処理は、重水（Ｄ２Ｏ）を重水素（Ｄ２）ガスまたは水素（Ｈ２）ガスで希釈したウェット酸化処理、および酸素ラジカル（Ｏ＊）と、ＯＨ＊ラジカルまたはＯＤ＊ラジカルとの混合ガスを用いたラジカル酸化処理のいずれか一方であり、前記第２熱処理は、前記ウェット酸化処理および前記ラジカル酸化処理の他方である、半導体装置の製造方法。
  11. 前記第２絶縁膜は窒化シリコンを含み、前記第１絶縁膜は酸窒化シリコンを含み、前記第４絶縁膜は酸化アルミニウムを含む請求項１０記載の半導体装置の製造方法。
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