JP2022143566A - 半導体装置の製造方法および半導体装置の試験方法 - Google Patents

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Abstract

【課題】半導体装置の閾値電圧が設計値から外れてしまう場合がある。【解決手段】半導体基板に半導体素子を形成し、半導体基板の上方に金属電極を形成する素子形成工程と、金属電極をめっきするめっき工程と、半導体基板をアニールするアニール工程と、アニール工程の後に、ゲート絶縁膜の厚さに応じた電圧を、ゲート絶縁膜に印加する電圧印加工程と、電圧印加工程の後に、半導体素子の閾値電圧を測定して、測定結果に基づいて半導体素子の良否を判定する判定工程とを備える半導体装置の製造方法を提供する。【選択図】図２

Description

本発明は、半導体装置の製造方法および半導体装置の試験方法に関する。
従来、トランジスタを含む半導体装置の電極の表面をめっきする構成が知られている（例えば特許文献１参照）。
特許文献１ 特開２０１７－１５７８５１号公報
半導体装置の電極をめっきすると、ナトリウムイオン等がゲート絶縁膜に到達して、半導体装置の閾値電圧が設計値から外れてしまう場合がある。
本発明の第１の態様においては、半導体装置の製造方法を提供する。製造方法は、半導体基板にゲート絶縁膜を含む半導体素子を形成し、半導体基板の上方に金属電極を形成する素子形成工程を備えてよい。製造方法は、金属電極をめっきするめっき工程を備えてよい。製造方法は、半導体基板をアニールするアニール工程を備えてよい。製造方法は、アニール工程の後に、ゲート絶縁膜の厚さに応じた電圧を、ゲート絶縁膜に印加する電圧印加工程を備えてよい。製造方法は、電圧印加工程の後に、半導体素子の閾値電圧を測定して、測定結果に基づいて半導体素子の良否を判定する判定工程を備えてよい。
電圧印加工程において、ゲート絶縁膜の単位厚さに対して３．６４ｋＶ／μｍより大きい電界がかかるような電圧をゲート絶縁膜に印加してよい。
電圧印加工程において、４．５５ｋＶ／μｍ以上の電界がかかるような電圧をゲート絶縁膜に印加してよい。
電圧印加工程において、電圧の印加時間が１０秒以下であってよい。
電圧印加工程において、電圧の印加時間が１秒以下であってよい。
素子形成工程において、ゲート絶縁膜により半導体基板と絶縁されるゲート導電部を形成し、ゲート導電部と金属電極とを絶縁する層間絶縁膜を形成してよい。アニール工程において、層間絶縁膜におけるナトリウムの平均拡散距離が、層間絶縁膜の厚みの７０％以上となるように、半導体基板をアニールしてよい。
アニール工程において、アニール温度が２４０℃以上、３００℃以下であってよい。
製造方法は、判定工程によって良品と判定された半導体素子を用いて、半導体パッケージを組み立てる組み立て工程を備えてよい。
本発明の第２の態様においては、半導体装置の試験方法を提供する。半導体装置は、ゲート絶縁膜を含む半導体素子が形成された半導体基板と、半導体基板の上方に形成され、且つ、上面がめっきされた金属電極とを備えてよい。試験方法は、半導体パッケージに組み込まれる前のチップまたはウエハ状態の半導体基板をアニールするアニール工程を備えてよい。試験方法は、アニール工程の後に、ゲート絶縁膜の厚さに応じた電圧を、ゲート絶縁膜に印加する電圧印加工程を備えてよい。試験方法は、電圧印加工程の後に、半導体素子の閾値電圧を測定して、測定結果に基づいて半導体素子の良否を判定する判定工程を備えてよい。
半導体基板は、ゲート絶縁膜により半導体基板と絶縁されるゲート導電部と、ゲート導電部と金属電極とを絶縁する層間絶縁膜とを備えてよい。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置１００の一例を示す断面図である。 半導体装置１００の製造方法の概要を示す図である。 判定工程Ｓ２１４で測定する、電圧－電流特性の一例を示す図である。 電圧印加工程Ｓ２１２における条件を説明する図である。 層間絶縁膜３８におけるナトリウムイオンの平均拡散距離を示す図である。 アニール工程Ｓ２１０におけるアニール条件の一例を示す図である。 半導体装置１００のゲート電圧－主電流特性の一例を示す図である。 半導体装置１００の製造方法の他の例を示す図である。 半導体モジュールの樹脂ケース内に設けられる回路２００の一例を示す回路図である。 半導体モジュール３００の一例を示す上面図である。 図１０におけるＤ－Ｄ'断面の一例を示す図である。 半導体ディスクリート４００の一例を示す断面図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。
図１は、半導体装置１００の一例を示す断面図である。半導体装置１００は、半導体基板１０を備えている。半導体基板１０は、半導体材料で形成された基板である。一例として半導体基板１０はシリコン基板であるが、半導体基板１０の材料はシリコンに限定されない。図１においては、半導体装置１００の上面２１側の一部の領域だけを示している。
当該断面において、本例の半導体装置１００は、半導体基板１０、層間絶縁膜３８、金属電極５２、および、めっき層５３を有する。層間絶縁膜３８は、半導体基板１０の上面２１の上に設けられている。層間絶縁膜３８は、ホウ素またはリン等の不純物が添加されたシリケートガラス等の絶縁膜、熱酸化膜、および、その他の絶縁膜の少なくとも一層を含む膜である。層間絶縁膜３８には、半導体基板１０の上面２１の一部を露出させるコンタクトホール３９が設けられている。
金属電極５２は、層間絶縁膜３８の上方に設けられる。金属電極５２はアルミニウム等の金属または合金で形成されてよい。金属電極５２は、スパッタリング法により２．５μｍ～７．５μｍの厚さに形成されてよい。金属電極５２は、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）におけるエミッタ電極、または、ＭＯＳＦＥＴにおけるソース電極である。金属電極５２は、層間絶縁膜３８のコンタクトホール３９を通って、半導体基板１０と接触する。層間絶縁膜３８および半導体基板１０と金属電極５２の間にチタン等のバリア金属層が設けられても良い。バリア金属層は、金属電極５２よりも薄い厚さで形成されてもよい。層間絶縁膜３８のコンタクトホール３９内にタングステン等のプラグ電極を埋め込み、その上に金属電極５２が設けられてよい。
半導体基板１０は、上面２１側から順番に、Ｎ型のエミッタ領域１２、Ｐ型のベース領域１４、および、Ｎ－型のドリフト領域１８を有する。エミッタ領域１２およびベース領域１４は、半導体基板１０に局所的に不純物を注入して形成してよい。半導体基板１０には、これらの領域以外にも、不純物が局所的に注入された領域を有してよい。半導体装置１００の種類に応じて、ドリフト領域１８より下方にもＮ型またはＰ型の領域が設けられているが、図１では省略している。
半導体基板１０の上面２１には、１つ以上のゲートトレンチ部４０が設けられる。ゲートトレンチ部４０は、半導体基板１０の上面２１から、ドリフト領域１８に到達している。エミッタ領域１２およびベース領域１４は、ゲートトレンチ部４０の側壁と接している。
ゲートトレンチ部４０は、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、半導体基板１０の上面２１に設けられたトレンチ（溝部）の内壁を覆って設けられる。ゲート絶縁膜４２は、トレンチの内壁の半導体を酸化または窒化して形成してよい。本例のゲート絶縁膜４２は、トレンチ内壁を酸化した熱酸化膜である。ゲート導電部４４は、トレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
本例では、ゲート絶縁膜４２の厚さをＴ１（μｍ）とする。厚さＴ１は、トレンチの内壁と垂直な方向における、ゲート絶縁膜４２の厚みである。厚さＴ１は、半導体基板１０の上面２１と平行な方向における、ゲート絶縁膜４２の厚みであってもよい。厚さＴ１は、ベース領域１４と接する部分の、ゲート絶縁膜４２の厚みの平均値を用いてもよい。
ゲート導電部４４は、深さ方向において、ベース領域１４よりも長く設けられている。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。これにより、ゲートトレンチ部４０のゲート絶縁膜４２とゲート導電部４４は、金属電極５２から絶縁される。本例では、層間絶縁膜３８の厚みをＴ２（μｍ）とする。厚さＴ２は、半導体基板１０の上面２１と垂直な方向における、層間絶縁膜３８の厚みである。厚さＴ２は、ゲート絶縁膜４２と接する部分における、層間絶縁膜３８の厚みの最小値を用いてもよい。
ゲート導電部４４は、金属電極５２と絶縁されたゲート配線（図示せず）に電気的に接続されている。ゲート導電部４４に所定のゲート電圧が印加されると、ベース領域１４のうちゲートトレンチ部４０に接する界面の表層に電子の反転層によるチャネルが形成される。これにより、半導体装置１００は、半導体基板１０の上面２１と下面との間で電流が流れるオン状態となる。半導体装置１００がオン状態となるゲート電圧を、閾値電圧と称する。
図１の例では、全てのゲートトレンチ部４０にゲート電圧が印加される。他の例では、一部のゲートトレンチ部４０は、ゲート電圧が印加されずに、金属電極５２と接続されていてもよい。この場合、当該ゲートトレンチ部４０は、トランジスタをスイッチングさせるゲートとしては機能せず、ダミーゲートとして機能する。ダミーゲートを配置することで、ドリフト領域１８におけるキャリア濃度を調整して、半導体装置１００のオン抵抗を調整できる。
金属電極５２の上には、めっき層５３が設けられる。めっき層５３は、例えば金、銅、ニッケル合金等の材料で形成されており、単層または積層層により形成されている。例えば、金属電極５２がアルミニウムを主成分とする合金層の場合、金属電極５２の上にまずニッケル合金を２．０μｍ～６．０μｍの厚さでめっきし、その上に金を０．０１μｍ～０．１０μｍの厚さでめっきし、積層層としてよい。めっき層５３の上面には、リードフレーム等の配線（図示せず）がはんだ付けされてよい。
めっき層５３を形成するめっき工程では、金属電極５２の上面を、ナトリウム等のイオンを含むめっき液に浸してよい。めっき工程では、めっき液に含まれているイオンが、半導体基板１０まで到達する場合がある。例えば、金属電極５２を形成するスパッタ等の工程において、金属電極５２に意図しない貫通孔３７が形成される場合がある。貫通孔３７により層間絶縁膜３８が露出していると、貫通孔３７を通ってナトリウムイオン等が層間絶縁膜３８まで到達し、層間絶縁膜３８を通って半導体基板１０まで到達する場合がある。同様に、貫通孔３７により半導体基板１０の上面２１が露出していると、貫通孔３７を通ってナトリウムイオン等が半導体基板１０まで到達する場合がある。
半導体基板１０まで到達したナトリウムイオン等がゲート絶縁膜４２に注入されると、ゲート絶縁膜４２の帯電状態が変化するので、閾値電圧が変動する場合がある。例えば、半導体装置１００が高温の環境に置かれた場合に、ナトリウムイオン等がゲート絶縁膜４２まで到達する可能性が高くなり、閾値電圧が変動してしまう場合がある。このため半導体装置１００の製造工程においては、ナトリウムイオン等の影響で閾値電圧が変動する可能性が高い装置を、予めスクリーニングすることが好ましい。
図２は、半導体装置１００の製造方法の概要を示す図である。製造方法は、図２に示す工程の一部だけを備えていてもよい。本例では、半導体ウエハを用いて、複数の半導体チップを形成する。まず、素子形成工程Ｓ２０２において、半導体基板１０に半導体素子を形成し、半導体基板１０の上方に金属電極５２を形成する。素子形成工程Ｓ２０２における半導体基板１０は、ウエハ状である。
半導体素子は、例えばＭＯＳＦＥＴ、ＩＧＢＴ等である。図１の例においては、半導体素子は、エミッタ領域１２、ベース領域１４、ドリフト領域１８およびゲートトレンチ部４０を有する。素子形成工程Ｓ２０２においては、図１に示した層間絶縁膜３８を形成してよい。また、素子形成工程Ｓ２０２においては、半導体基板１０の下面にも金属電極を形成してよい。
次にめっき工程Ｓ２０４において、金属電極５２の上面をめっきして、めっき層５３を形成する。めっき工程Ｓ２０４においては、ナトリウム等のイオン、および、金、銅、ニッケル合金等のめっき材を含むめっき液に、金属電極５２の上面を浸してよい。めっき工程Ｓ２０４においては、無電解めっき等により、めっき層５３を形成してよい。
次に、ダイシング工程Ｓ２０６により、半導体ウエハをダイシングして、複数の半導体チップを切り出す。ダイシング工程Ｓ２０６は、複数の半導体チップがバラバラにならないように、ダイシング前の半導体ウエハにダイシングテープを貼り付ける工程を有してよい。
次に、試験工程Ｓ２０８において、チップ状のそれぞれの半導体装置１００を試験する。本例の試験工程Ｓ２０８は、アニール工程Ｓ２１０、電圧印加工程Ｓ２１２および判定工程Ｓ２１４により、半導体装置１００の閾値電圧を試験する。試験工程Ｓ２０８は、閾値電圧の試験以外の項目についても、半導体装置１００を試験してよい。試験工程Ｓ２０８では、それぞれの半導体装置１００を良品と、不良品に選別する。
アニール工程Ｓ２１０では、半導体基板１０をアニールする。アニール工程Ｓ２１０では、アニール炉等に半導体装置１００を投入して、半導体装置１００の全体をアニールしてよい。アニール工程Ｓ２１０では、層間絶縁膜３８の上面に取り込まれたナトリウムイオンの少なくとも一部が、層間絶縁膜３８を厚さ方向に通過できる条件で、半導体装置１００をアニールすることが好ましい。一例としてアニール工程Ｓ２１０におけるアニール温度は、２４０℃以上、３００℃以下である。
次に、電圧印加工程Ｓ２１２において、ゲート絶縁膜４２に所定の電圧を印加する。電圧印加工程Ｓ２１２では、ゲート配線を介してゲート導電部４４に所定の電圧を印加する。半導体基板１０の上面２１の電位は、金属電極５２の電位と同一であってよい。金属電極５２の電位は、一例として接地電位であってよい。
電圧印加工程Ｓ２１２では、ゲート絶縁膜４２に所定の電圧を印加することで、ゲート絶縁膜４２の近傍に存在するナトリウムイオン等を、ゲート絶縁膜４２に引き寄せる。ゲート導電部４４に印加する電圧の極性は、ゲート絶縁膜４２に引き寄せるイオンとは逆の極性である。本例では、正イオンであるナトリウムイオンを引き寄せるので、負の電圧をゲート導電部４４に印加する。
また、電圧印加工程Ｓ２１２では、ゲート絶縁膜４２にナトリウムイオンを取り込めるように、ゲート絶縁膜４２の膜厚Ｔ１に応じた電圧を、ゲート絶縁膜４２（または、ゲート導電部４４）に印加することが好ましい。本例の電圧印加工程Ｓ２１２では、ゲート絶縁膜４２の単位厚さに対して、３．６４ｋＶ／μｍより大きい電界がかかるような負の電圧を、ゲート導電部４４に印加する。これにより、ナトリウムイオン等による閾値電圧の影響を顕在化させることができる。
次に、判定工程Ｓ２１４において、半導体素子（本例では、半導体装置１００）の閾値電圧を測定して、測定結果に基づいて半導体素子の良否を判定する。判定工程Ｓ２１４では、測定した閾値電圧を、予め設定された基準値と比較することで、それぞれの半導体装置１００の良否を判定してよい。
次に、組み立て工程Ｓ２１６において、良品と判定された半導体装置１００を用いて、半導体パッケージを組み立てる。半導体パッケージは、半導体装置１００の他に、半導体装置１００を制御する制御回路を備える半導体モジュールであってよい。半導体モジュールは、半導体装置１００および制御回路を収容する樹脂ケースを備えてよい。
次に、パッケージ試験工程Ｓ２１８において、半導体パッケージを試験する。半導体パッケージ試験工程Ｓ２１８においては、半導体装置１００の動作を試験する項目を含んでよい。本例によれば、閾値電圧の試験で良品になった半導体装置１００を用いて半導体パッケージを組み立てる。このため、パッケージ試験工程Ｓ２１８において不良と判定される半導体パッケージを低減でき、全体的な製造コストを低減できる。
本例の製造方法では、パッケージ組み立て工程Ｓ２１６より前に、半導体装置１００をアニールして試験を行う。パッケージ試験工程Ｓ２１８においては、半導体パッケージまたは半導体装置１００を１００℃以上に加熱する試験項目を含まなくてよい。半導体パッケージとしては、半導体モジュールの他、半導体ディスクリートであってもよい。
図３は、判定工程Ｓ２１４で測定する、電圧－電流特性の一例を示す図である。図３では、一つの半導体装置１００の特性を、一つの線で示している。判定工程Ｓ２１４では、半導体装置１００のゲート導電部４４に印加するゲート電圧Ｖｇｅを変化させて、半導体装置１００に流れる主電流Ｉｃを測定する。主電流Ｉｃは、例えばＩＧＢＴのコレクタ電流、または、ＭＯＳＦＥＴのドレイン電流等である。
閾値電圧は、主電流Ｉｃが流れ始めるゲート電圧Ｖｇｅである。図３の不良品群に示すように、ゲート絶縁膜４２にナトリウムイオンが注入されると、低いゲート電圧Ｖｇｅで主電流Ｉｃが流れ始めてしまう。判定工程Ｓ２１４では、図３に示したような電圧－電流特性を測定することで、それぞれの半導体装置１００の閾値電圧を算出してよい。
図４は、電圧印加工程Ｓ２１２における条件を説明する図である。本例では、複数の半導体装置１００を１７５℃にした状態で、ゲート絶縁膜４２に電界を印加した。また、印加する電界を変更して、それぞれの電界を印加した場合に、判定工程Ｓ２１４において不良が検出できたか否かを実験した。電界の印加時間を０．２秒としたときに判定工程Ｓ２１４で不良を検出できた条件を、判定欄の丸印で示している。また、判定欄でバツ印を付した条件では、電界の印加時間を１５分としても、判定工程Ｓ２１４で不良を検出できなかった。
図４に示すように、ゲート絶縁膜４２に３．６４［ｋＶ／μｍ］の電界を印加した例では、判定工程Ｓ２１４で半導体装置１００をスクリーニングできなかった。一方で、３．６４［ｋＶ／μｍ］より大きい電界を印加した例では、判定工程Ｓ２１４で半導体装置１００をスクリーニングできた。電圧印加工程Ｓ２１２では、ゲート絶縁膜４２の単位厚さに対して３．６４［ｋＶ／μｍ］より大きい電界がかかるような電圧を、ゲート絶縁膜４２に印加することが好ましい。電圧印加工程Ｓ２１２では、ゲート絶縁膜４２の単位厚さに対して４．５５［ｋＶ／μｍ］以上の電界がかかるような電圧を、ゲート絶縁膜４２にしてよい。一例として、ゲート絶縁膜４２の厚みＴ１が１１０ｎｍの場合、ゲート絶縁膜４２に印加する電圧Ｖｇｅは、－５０Ｖ以上であってよい。
電圧印加工程Ｓ２１２において、半導体装置１００の温度は、１００℃以上、２５０℃以下であってよい。当該温度は、１５０℃以上であってよい。当該温度は、２００℃以下であってよい。電圧印加工程Ｓ２１２においては、当該温度が高いほど、印加電界を小さくしてよい。
電圧印加工程Ｓ２１２において、電圧の印加時間は１０秒以下であってよい。上述したように、適切な電界を設定することで、短い印加時間で半導体装置１００をスクリーニングできる。これにより、製造効率を向上できる。電圧の印加時間は、１秒以下であってよい。電圧の印加時間は、０．１秒以上であってよく、０．２秒以上であってもよい。
また、アニール工程Ｓ２１０では、層間絶縁膜３８におけるナトリウムイオンの平均拡散距離が、層間絶縁膜３８の厚みＴ２の７０％以上となるように、半導体基板１０をアニールしてよい。これにより、層間絶縁膜３８に取り込まれたナトリウムイオンを、半導体基板１０まで拡散させやすくなる。アニール工程Ｓ２１０では、当該平均拡散距離が、層間絶縁膜３８の厚みＴ２の８５％以上となるように半導体基板１０をアニールしてよく、１００％以上となるように半導体基板１０をアニールしてもよい。
図５は、層間絶縁膜３８におけるナトリウムイオンの平均拡散距離を示す図である。層間絶縁膜３８におけるナトリウムイオンの平均拡散距離ｘａｖｅ［ｃｍ２］は、下式で与えられる。
ｘａｖｅ＝２×（Ｄｔ）０．５
Ｄ＝Ｄ０ｅｘｐ（－Ｑ／ｋＴ）
ただし、ｔは時間［ｓ］、Ｄは拡散係数［ｃｍ２／ｓ］、Ｄ０は拡散定数［ｃｍ２／ｓ］、Ｑは活性化エネルギー［ｅＶ］、ｋはボルツマン定数、Ｔは絶対温度［Ｋ］である。
拡散定数Ｄ０および活性化エネルギーＱは、対象となるイオンの定数を用いる。本例の対象イオンはナトリウムイオンであり、Ｄ０＝３．４×１０－２ｃｍ２／ｓ、Ｑ＝１．２２ｅＶである。
図５の例では、層間絶縁膜３８の厚みＴ２は１μｍである。この場合、平均拡散距離ｘａｖｅが０．７μｍ以上となるように、半導体基板１０のアニール温度およびアニール時間の少なくとも一方を調整することが好ましい。アニール温度は、２４０℃以上、３００℃以下であってよい。また、アニール温度は、２６０℃以上であってよく、２８０℃以上であってもよい。アニール温度を高くすることで、アニール時間を短くして、製造効率を向上できる。また、アニール温度を３００℃以下とすることで、金属電極５２の割れ等を防ぐことができる。アニール温度は、２９０℃以下であってもよい。
図６は、アニール工程Ｓ２１０におけるアニール条件の一例を示す図である。本例の層間絶縁膜３８の厚みＴ２は１μｍである。図６における判定欄は、判定工程Ｓ２１４で半導体装置１００をスクリーニングできた場合を丸印、スクリーニングできなかった場合をバツ印で示している。判定工程Ｓ２１４では、電界の印加時間を０．２秒、ゲート絶縁膜４２に印加する電界を４．５５［ｋＶ／μｍ］とした。
図６に示すように、スクリーニングできる場合と、できない場合との境界は、アニール温度２６０℃、アニール時間４ｈの条件である。図５を参照すると、当該条件におけるナトリウムイオンの平均拡散距離は、層間絶縁膜３８の厚みＴ２の７０％程度である。上述したように、アニール工程Ｓ２１０では、層間絶縁膜３８におけるナトリウムイオンの平均拡散距離の、層間絶縁膜３８の厚みＴ２に対する比率が７０％以上となるようにアニール条件を設定してよく、当該比率が８５％以上となるようにアニール条件を設定してよく、当該比率が１００％以上となるようにアニール条件を設定してもよい。
図７は、半導体装置１００のゲート電圧－主電流特性の一例を示す図である。図７では、良品の半導体装置１００の特性を示している。良品の半導体装置１００の特性において、電流の立ち上がり波形を延長した線（図７の破線）と、横軸（Ｖｇｅ）とが交差する電圧を、基準閾値電圧Ｖｔｈとする。基準閾値電圧Ｖｔｈは、半導体装置１００の設計値等の予め定められた値を用いてよい。基準閾値電圧Ｖｔｈから０Ｖまでの範囲を、低電流範囲とする。
判定工程Ｓ２１４においては、ゲート電圧Ｖｇｅを低電流範囲内で変化させて、それぞれの半導体装置１００の閾値電圧を測定してよい。アニール工程Ｓ２１０および電圧印加工程Ｓ２１２により、不良品の半導体装置１００の閾値電圧は、低電流範囲内で変化する。当該範囲で閾値電圧を測定することで、ナトリウムイオン等による閾値変動を効率よく検出できる。
図８は、半導体装置１００の製造方法の他の例を示す図である。本例の製造方法では、めっき工程Ｓ２０４より後、ダイシング工程Ｓ２０６より前に、試験工程Ｓ２０８を行う。つまり、試験工程Ｓ２０８では、ウエハ状態の半導体装置１００を試験する。各工程の内容は、図２の例と同様である。
試験工程Ｓ２０８では、半導体ウエハ内の複数の半導体装置１００を、並行して試験してよい。アニール工程Ｓ２１０においては、半導体ウエハをアニール炉に投入することで、複数の半導体装置１００を同時にアニールできる。
電圧印加工程Ｓ２１２および判定工程Ｓ２１４においては、それぞれの半導体装置１００にプローブピンを接触させることで、複数の半導体装置１００に対して並行して電気的な試験を行うことができる。本例では、複数の半導体装置１００を並行して処理できるので、電圧印加工程Ｓ２１２における電圧印加時間を長くしても、試験時間はそれほど長くならない。本例の電圧印加時間は、２０分以下であってよく、１０分以下であってよく、５分以下であってよく、１分以下であってもよい。電圧印加時間を長くすることで、ナトリウムイオン等の閾値電圧への影響を顕在化できる。
図９は、半導体モジュールの樹脂ケース内に設けられる回路２００の一例を示す回路図である。回路２００は、モーター等の負荷に電力を供給する回路である。半導体モジュールは、回路２００を複数備えてよい。例えば半導体モジュールは、回路２００を３組備える３相インバータであってよい。
回路２００は、図１から図８において説明した半導体装置１００を１つ以上含む。図９の例では、回路２００は半導体装置１００を４個含んでいる。図９に示すように、半導体装置１００－１および半導体装置１００－２は並列に接続され、インバータの上アームを構成する。半導体装置１００－３および半導体装置１００－４は並列に接続され、インバータの下アームを構成する。上アームと下アームは直列に接続される。
回路２００は、ゲート端子Ｇ、Ｐ端子、Ｎ端子、および、出力端子を備えてよい。Ｐ端子およびＮ端子には、外部の電源が接続される。ゲート端子Ｇには、それぞれの半導体装置１００を制御するゲート電圧が入力される。出力端子は、上アームおよび下アームの間のノードに接続される。また出力端子には、外部の負荷が接続される。
図１０は、半導体モジュール３００の一例を示す上面図である。半導体モジュール３００は、複数の半導体装置１００を含む半導体パッケージである。半導体モジュール３００は、筐体８８と回路２００とを備える。筐体８８は、回路２００を収容する。回路２００は、筐体８８の底面９４に載置されてよい。筐体８８は、例えば樹脂で形成された樹脂ケースである。本例の筐体８８は、図９に示した回路２００を３組収容する。本例の半導体モジュール３００は、３相インバータとして機能する。
筐体８８は、複数の主端子８６、および、複数の制御端子９９を有する。主端子８６は、図９におけるＰ端子、Ｎ端子および出力端子として機能する。制御端子９９は、図９におけるゲート端子Ｇとして機能する。制御端子９９は、それぞれの半導体装置１００に流れる電流を検知する端子、半導体装置１００の温度を検知する端子等を含んでよい。
筐体８８の底面９４には、回路基板１６２が載置されている。回路基板１６２の上には、複数の半導体装置１００と、配線パターンが設けられる。配線パターンは、半導体装置１００の各端子、主端子８６および制御端子９９等の各ノードを接続する。また、筐体８８には、各ノードを接続するワイヤまたはリードフレーム等の配線が設けられてよい。
筐体８８の下方には、半導体モジュール３００を冷却する冷却部が配置されてよい。図１０では、冷却部を省略している。筐体８８は、半導体モジュール３００を外部の装置に固定するための貫通孔８４を有してよい。
図１１は、図１０におけるＤ－Ｄ'断面の一例を示す図である。Ｄ－Ｄ'断面は、半導体装置１００－２および半導体装置１００－４を通る断面である。上述したように、筐体８８の下に冷却部１１４が設けられている。冷却部１１４の内部には、水等の冷媒が流れる。冷却部１１４の内部には、冷媒との接触面積を増大させるための冷却フィン９５が設けられてよい。冷却フィン９５は、筐体８８の下面に接続されてよい。
筐体８８は、回路２００を収容する凹部９３を有してよい。凹部９３の内部には、回路２００を封止するシリコンゲル等の封止材料が充填されてよい。
図１２は、半導体ディスクリート４００の一例を示す断面図である。半導体ディスクリート４００は、一つの半導体装置１００を含む半導体パッケージである。本例の半導体ディスクリート４００は、封止部１０１、１つ以上の端子１０２、接続部１０３、接続部１０５、接続部１０６、配線１０４、配線１０７、および、チップ搭載部１０８を備える。
チップ搭載部１０８は、半導体装置１００を載置する。チップ搭載部１０８は、半導体装置１００の下面に形成された電極と、接続部１０３を介して電気的に接続されてよい。チップ搭載部１０８は、銅などの導電性部材で形成されてよい。チップ搭載部１０８は、外部の回路と電気的に接続する端子として機能してよい。また、チップ搭載部１０８は、外部の冷却装置に固定されてもよい。接続部１０３、接続部１０５、接続部１０６は、はんだ等の導電材料で形成されている。
端子１０２は、半導体装置１００の各電極に接続されている。例えば半導体ディスクリート４００は、半導体装置１００の上面に形成された主電極に接続される端子１０２と、半導体装置１００の上面に形成された制御電極に接続される端子１０２とを備えてよい。主電極は、例えばＩＧＢＴにおけるエミッタ電極である。制御電極は、例えばＩＧＢＴにおけるゲート電極である。
配線１０４および配線１０７は、それぞれの端子１０２と、半導体装置１００とを電気的に接続する。配線１０４および配線１０７は、例えば、線状のワイヤまたは板状のリードフレームである。本例では、配線１０４はリードフレームであり、配線１０７はワイヤである。接続部１０３は、配線１０４と端子１０２とを接続する。接続部１０５は、配線１０４と半導体装置１００の電極とを接続する。配線１０７は、端子１０２および半導体装置１００の電極にボンディングされてよい。
封止部１０１は、半導体装置１００が外部に露出しないように、半導体装置１００を封止する。封止部１０１は、絶縁材料で形成されている。封止部１０１は、エポキシ等の樹脂、または、セラミックであってよい。封止部１０１は、配線１０４および配線１０７が外部に露出しないように、配線１０４および配線１０７を封止してよい。封止部１０１は、それぞれの端子１０２を封止してもよい。ただし端子１０２の端部は、封止部１０１の外部に露出している。封止部１０１は、チップ搭載部１０８を封止してもよい。チップ搭載部１０８の下面は、封止部１０１の外部に露出してよい。
図８において説明したように、試験工程Ｓ２０８により半導体装置１００を試験した後に、良品の半導体装置を半導体モジュール３００または半導体ディスクリート４００等の半導体モジュールに組み込む。このため、モジュール試験Ｓ２１８における不良率を低減して、製造コストを低減できる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１８・・・ドリフト領域、２１・・・上面、３７・・・貫通孔、３８・・・層間絶縁膜、３９・・・コンタクトホール、４０・・・ゲートトレンチ部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、５２・・・金属電極、５３・・・めっき層、８４・・・貫通孔、８６・・・主端子、８８・・・筐体、９３・・・凹部、９４・・・底面、９５・・・冷却フィン、９９・・・制御端子、１００・・・半導体装置、１０１・・・封止部、１０２・・・端子、１０３・・・接続部、１０４・・・配線、１０５・・・接続部、１０６・・・接続部、１０７・・・配線、１０８・・・チップ搭載部、１１４・・・冷却部、１６２・・・回路基板、２００・・・回路、３００・・・半導体モジュール、４００・・・半導体ディスクリート

Claims (11)

  1. 半導体基板にゲート絶縁膜を含む半導体素子を形成し、前記半導体基板の上方に金属電極を形成する素子形成工程と、
    前記金属電極をめっきするめっき工程と、
    前記半導体基板をアニールするアニール工程と、
    前記アニール工程の後に、前記ゲート絶縁膜の厚さに応じた電圧を、前記ゲート絶縁膜に印加する電圧印加工程と、
    前記電圧印加工程の後に、前記半導体素子の閾値電圧を測定して、測定結果に基づいて前記半導体素子の良否を判定する判定工程と、
    を備える半導体装置の製造方法。
  2. 前記電圧印加工程において、前記ゲート絶縁膜の単位厚さに対して３．６４ｋＶ／μｍより大きい電界がかかるような電圧を前記ゲート絶縁膜に印加する
    請求項１に記載の半導体装置の製造方法。
  3. 前記電圧印加工程において、４．５５ｋＶ／μｍ以上の電界がかかるような電圧を前記ゲート絶縁膜に印加する
    請求項１に記載の半導体装置の製造方法。
  4. 前記電圧印加工程において、前記電圧の印加時間が１０秒以下である
    請求項１から３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記電圧印加工程において、前記電圧の印加時間が１秒以下である
    請求項１から３のいずれか一項に記載の半導体装置の製造方法。
  6. 前記素子形成工程において、前記ゲート絶縁膜により前記半導体基板と絶縁されるゲート導電部を形成し、前記ゲート導電部と前記金属電極とを絶縁する層間絶縁膜を形成し、
    前記アニール工程において、前記層間絶縁膜におけるナトリウムの平均拡散距離が、前記層間絶縁膜の厚みの７０％以上となるように、前記半導体基板をアニールする
    請求項１から５のいずれか一項に記載の半導体装置の製造方法。
  7. 前記素子形成工程において、前記ゲート絶縁膜は前記半導体基板の上面に設けられたトレンチの内壁を覆うように形成し、前記ゲート導電部は前記トレンチの内部において前記ゲート絶縁膜よりも内側に形成する
    請求項６に記載の半導体装置の製造方法。
  8. 前記アニール工程において、アニール温度が２４０℃以上、３００℃以下である
    請求項１から７のいずれか一項に記載の半導体装置の製造方法。
  9. 前記判定工程によって良品と判定された前記半導体素子を用いて、半導体パッケージを組み立てる組み立て工程と
    を備える
    請求項１から８のいずれか一項に記載の半導体装置の製造方法。
  10. ゲート絶縁膜を含む半導体素子が形成された半導体基板と、半導体基板の上方に形成され、且つ、上面がめっきされた金属電極とを備える半導体装置を試験する試験方法であって、
    半導体パッケージに組み込まれる前のチップまたはウエハ状態の前記半導体基板をアニールするアニール工程と、
    前記アニール工程の後に、前記ゲート絶縁膜の厚さに応じた電圧を、前記ゲート絶縁膜に印加する電圧印加工程と、
    前記電圧印加工程の後に、前記半導体素子の閾値電圧を測定して、測定結果に基づいて前記半導体素子の良否を判定する判定工程と
    を備える試験方法。
  11. 前記半導体基板は、前記ゲート絶縁膜により前記半導体基板と絶縁されるゲート導電部と、前記ゲート導電部と前記金属電極とを絶縁する層間絶縁膜と、を備える
    請求項１０に記載の試験方法。
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