JP2022138106A - データクロック信号の同期を拡張するメモリ装置の動作方法、およびメモリ装置を含む電子装置の動作方法 - Google Patents

Abstract

【課題】本発明の目的は、データクロック信号の同期を拡張するメモリ装置の動作方法、およびメモリ装置を含む電子装置の動作方法を提供することにある。【解決手段】本発明でのメモリコントローラと通信するメモリ装置の動作方法は、メモリコントローラから第１コマンドを受信する段階と、第１コマンドは、データクロック信号の同期の開始を示し、同期に対応する第１クロック区間を定義し、準備時間区間内でデータクロック信号のトグリングを準備する段階と、基準周波数でトグリングするデータクロック信号に基づいて第１データストリームを処理する段階と、基準周波数でトグリングするデータクロック信号および定義された第１クロック区間に基づいて第２データストリームを処理する段階と、を含む。【選択図】図１

Description

本発明は、メモリ装置の動作方法に関し、より詳しくは、データクロック信号の同期を拡張するメモリ装置の動作方法、およびメモリ装置を含む電子装置の動作方法に関する。

メモリ装置は、データを作成、処理、または記憶するための多様な回路を含み得る。例えば、メモリ装置は、コマンド、アドレス、クロック、データクロック信号、データなどのような電気的信号を基に、データを記憶するか、またはデータを出力するための多様な回路を含み得る。データクロック信号は、データの記憶または出力に直接関与する信号の可能性があり、データクロック信号の周波数は、クロックの周波数よりも高い可能性がある。

最近では、メモリ装置で処理されるデータの量が増加するにつれて、データクロック信号の周波数が増加しており、これはメモリ装置の消費電力を増加させる。消費電力を低減させるため、メモリ装置は、データの処理が必要な場合に選択的にデータクロック信号を同期させることができる。一方、データの処理が終了すると、データクロック信号の同期はオフにされることがあり、メモリ装置は、次のデータを処理するために、データクロック信号を再び同期させる必要がある。しかし、データクロック信号を再び同期させるために時間がかかることから、データ処理が遅延される問題がある。

米国特許第１０、６９２、５５４号明細書 米国特許第８、１３０、８９０号明細書 米国特許第７、８８９、５９５号明細書 米国特許第８、１２５、２５１号明細書 米国特許第８、６９３、６０３号明細書 米国特許第８、６８７、４５７号明細書 米国特許第８、２４２、８１９号明細書 米国特許第１０、５５９、５５０号明細書 米国特許出願公開第２０２０/０１３３５０５号明細書

本発明は、上記従来技術の問題点に鑑みてなされたものであって、本発明の目的は、データクロック信号の同期を拡張するメモリ装置の動作方法、およびメモリ装置を含む電子装置の動作方法を提供することにある。

本発明の一実施例によると、メモリコントローラと通信するメモリ装置の動作方法が提供され、前記方法は、前記メモリコントローラから第１コマンドを受信する過程として、前記第１コマンドは、データクロック信号の同期の開始（initiation）を示し、前記同期に対応する第１クロック区間を定義する段階と、準備時間区間内で前記データクロック信号のトグリング（toggling）を準備する段階と、基準周波数でトグリングする前記データクロック信号に基づいて第１データストリームを処理する段階と、前記基準周波数でトグリングする前記データクロック信号および前記定義された第１クロック区間に基づいて第２データストリームを処理する段階と、を含む。

本発明の一実施例によると、メモリコントローラと通信するメモリ装置の動作方法が提供される。前記方法は、前記メモリコントローラから第１コマンドおよび第２コマンドを受信する過程として、前記第１コマンドはモードレジスタの設定情報を含み、前記第２コマンドはデータクロック信号の同期の開始（initiation）を示す段階と、前記モードレジスタの設定情報に基づいてモードレジスタの設定を変更する段階と、準備時間区間内で前記データクロック信号のトグリング（toggling）を準備する段階と、基準周波数でトグリングする前記データクロック信号に基づいて第１データストリームを処理する段階と、前記基準周波数でトグリングする前記データクロック信号および前記モードレジスタの設定情報に基づいて、第２データストリームを処理する過程として前記データクロック信号は、基準回数でトグリングする段階と、を含む。

本発明の一実施例によると、メモリ装置および前記メモリ装置を制御するメモリコントローラを含む電子装置の動作方法が提供される。前記方法は、前記メモリコントローラによりコマンドを提供する段階であって、前記コマンドは、データクロック信号の同期を拡張するためのものであり、前記メモリ装置により準備時間区間内で前記データクロック信号のトグリング（toggling）を準備する段階と、前記メモリ装置により基準周波数でトグリングする前記データクロック信号に基づいて、第１データストリームを処理する段階と、前記メモリ装置により前記基準周波数でトグリングする前記データクロック信号に基づいて第２データストリームを処理する過程として、前記データクロック信号の前記同期は、前記コマンドに基づいて拡張される段階と、を含む。

本発明の一実施例によると、メモリ装置および前記メモリ装置を制御するメモリコントローラを含む電子装置の動作方法が提供される。前記方法は、前記メモリコントローラにより第１処理コマンドと第２処理コマンドとの間の処理間隔が基準間隔よりも短いか否かを決定する段階と、前記メモリコントローラにより前記処理間隔が前記基準間隔よりも短いと決定されれば、データクロック信号の同期を拡張する拡張コマンドを生成する段階と、前記メモリ装置により前記拡張コマンドに基づいて準備時間区内に前記データクロック信号のトグリング（toggling）を準備する段階と、前記メモリ装置により基準周波数でトグリングする前記データクロック信号に基づいて、前記第１処理コマンドに対応する第１データストリームを処理する段階と、前記メモリ装置により前記基準周波数でトグリングする前記データクロック信号に基づいて前記第２処理コマンドに対応する第２データストリームを処理する過程として、前記データクロック信号の前記同期は、前記拡張コマンドに基づいて拡張される段階と、を含む。

本発明のいくつかの実施例によると、データクロック信号の同期を拡張するメモリ装置の動作方法、およびメモリ装置を含む電子装置の動作方法が提供される。

なお、本発明のいくつかの実施例によると、定義されたコマンドまたはモードレジスタの設定変更に基づいて、データクロック信号の同期を拡張することにより、追加のデータクロック信号の同期が省略され、データ処理速度が向上されるメモリ装置が提供される。

本発明の一実施例による電子装置を示すブロック図である。 本発明のいくつかの実施例に基づいて、図１のメモリコントローラを具体化したブロック図である。 本発明のいくつかの実施例に基づいて、図１のメモリ装置を具体化したブロック図である。 本発明のいくつかの実施例に基づいて、図３のデータクロック信号の同期を示すタイミング図である。 本発明のいくつかの実施例に基づいて、図３のデータクロック信号の同期を示すタイミング図である。 本発明のいくつかの実施例に基づいて、図３のデータクロック信号の同期を示すタイミング図である。 本発明のいくつかの実施例による電子装置を示すブロック図である。 本発明のいくつかの実施例に基づいて、図５での同期が拡張されたデータクロック信号を示すタイミング図である。 本発明のいくつかの実施例による電子装置を示すブロック図である。 本発明のいくつかの実施例に基づいて、図７での同期が拡張されたデータクロック信号を示すタイミング図である。 本発明のいくつかの実施例に基づいて同期が拡張されたデータクロック信号に基づいて処理されるデータストリームを示すタイミング図である。 本発明のいくつかの実施例による電子装置を示すブロック図である。 本発明のいくつかの実施例に基づいて処理されるデータストリームを示すタイミング図である。 本発明のいくつかの実施例に基づいて同期が拡張されたデータクロック信号に基づいて処理されるデータストリームを示すタイミング図である。 本発明のいくつかの実施例によるメモリ装置を示すブロック図である。 本発明のいくつかの実施例に基づいて図１２Ａでのデータクロック信号およびデータ信号を示すタイミング図である。 図１３は、本発明のいくつかの実施例に応じて選択的に拡張されたデータクロック信号に基づいて処理されるデータストリームを示すタイミング図である。 本発明のいくつかの実施例によるメモリ装置の動作方法を示すフローチャートである。 本発明のいくつかの実施例によるメモリ装置の動作方法を示すフローチャートである。 本発明のいくつかの実施例による電子装置の動作方法を示すフローチャートである。 本発明のいくつかの実施例による電子装置の動作方法を示すフローチャートである。 本発明のいくつかの実施例による電子システムを示すブロック図である。

以下では、本発明が属する技術分野における通常の知識を有する者が、本発明の実施例を容易に実施することができる程度に、本発明の実施例が明確かつ詳細に記載される。以下では、説明の便宜のために、類似の構成要素は同一または類似の参照符号を使用して表現される。

図１は、本発明の一実施例による電子装置を示すブロック図である。図１を参照すると、電子装置１０は、メモリコントローラ１００（例えば、制御回路）およびメモリ装置２００を含み得る。電子装置１０は、データを記憶するか、または記憶されたデータを出力する装置であり得る。例えば、電子装置１０は、コンピュータ、タブレット、ラップトップ、ノートブックコンピュータ、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ：携帯情報端末）、モバイルコンピューティング装置、スマートフォン、インターネット家電機器などにおいてデータを記憶するために使用されうる。

メモリコントローラ１００は、メモリ装置２００と通信することができる。メモリコントローラ１００は、メモリ装置２００を制御することができる。メモリコントローラ１００は、メモリ装置２００にデータを記憶するか、またはメモリ装置２００に格納されたデータを読み取ることができる。メモリコントローラ１００は、コマンドジェネレーター１１０を含み得る。コマンドジェネレーター１１０（例えば、コマンド生成回路）は、コマンドＣＭＤを生成することができる。

メモリコントローラ１００は、コマンドＣＭＤ、アドレスＡＤＤ、クロック信号ＣＫ、データクロック信号ＷＣＫを生成することができる。メモリコントローラ１００は、メモリ装置２００にコマンドＣＭＤ、アドレスＡＤＤ、クロック信号ＣＫ、データクロック信号ＷＣＫを出力することができる。メモリコントローラ１００は、メモリ装置２００にデータ（Ｄａｔａ）を出力するか、またはメモリ装置２００からデータ（Ｄａｔａ）を受信することができる。

メモリ装置２００は、メモリコントローラ１００からコマンドＣＭＤ、アドレスＡＤＤ、クロック信号ＣＫ、データクロック信号ＷＣＫを受信することができる。メモリ装置２００は、メモリコントローラ１００にデータ（Ｄａｔａ）を出力するか、またはメモリコントローラ１００からデータ（Ｄａｔａ）を受信することができる。つまり、メモリ装置２００は、データを格納する装置である。例えば、メモリ装置２００は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのような揮発性メモリであり得るが、本発明はこれに限定されない。

メモリ装置２００は、同期回路２２０を含み得る。同期回路２２０は、データクロック信号ＷＣＫの同期を制御することができる。データクロック信号ＷＣＫの同期は、データを読み書きするためのデータクロック信号ＷＣＫが、クロック信号ＣＫと同期されるタイミングでトグリング（toggling）することを意味する。トグリングは、論理状態がロー（ｌｏｗ）からハイ（ｈｉｇｈ）に変わるか、またはハイからローに変わることを意味する。

コマンドＣＭＤは、メモリ装置２００で遂行する動作を表す信号であり得る。たとえば、コマンドＣＭＤは、読み取り（ｒｅａｄ）、書き込み（ｗｒｉｔｅ）、リフレッシュ（ｒｅｆｒｅｓｈ）、プリチャージ（ｐｒｅｃｈａｒｇｅ）、モードレジスタ（ｍｏｄｅ ｒｅｇｉｓｔｅｒ）、ＣＡＳ（Ｃｏｌｕｍｎ ＡＤＤｒｅｓｓ Ｓｔｒｏｂｅ）、ディセレクトＤＥＳなどを含み得るが、本発明はこれに限定されず、メモリ装置２００に適用される仕様（specification）に基づいてコマンドＣＭＤの具体的な種類は異なることができる。

いくつかの実施例では、ＣＡＳは、読み取りコマンドまたは書き込みコマンド以前に伴うコマンドであり、ＬＰＤＤＲ５（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ５）においてデータクロック信号ＷＣＫの同期を開始するためのコマンドであり得る。いくつかの実施例では、ＤＥＳは、メモリ装置２００が動作を遂行しないことを示しているコマンドであり得る。

いくつかの実施例では、メモリコントローラ１００は、複数のコマンドピンを有するコマンド/アドレスバス（ＣＡバス）を介してメモリ装置２００と連結されうる。メモリコントローラ１００は、ＣＡバスの複数のコマンドピンにコマンド/アドレス信号ＣＡを出力することができ、ＣＡの組み合わせは、コマンドＣＭＤおよびアドレスＡＤＤに対応することができる。メモリ装置２００は、複数のコマンドピンを介して受信されるＣＡおよびコマンド真理表（コマンド真理値表）に基づいて、コマンドＣＭＤを判定することができる。

いくつかの実施例では、コマンドジェネレーター１１０は、ユーザーによって定義されるコマンドを生成することができる。いくつかの実施例では、コマンドジェネレーター１１０は、メモリ装置２００の設定（例えば、モードレジスタ設定）を変更するためのコマンドを生成することができる。これに対する、より詳しい説明は、図２と共に後述されるだろう。

アドレスＡＤＤは、メモリ装置２００で動作が遂行されるメモリランク、メモリバンク、メモリセルなどの位置を示す信号であり得る。たとえば、アドレスＡＤＤは、選択されたメモリランク内のメモリバンクにおけるメモリセルのローアドレスおよびカラムアドレスなどを含み得る。

クロック信号ＣＫは、周期的にトグリングされる信号であり得る。例えば、クロック信号ＣＫは、周期的に繰り返される論理ハイレベルまたは論理ローレベルを有する電気的な信号であり得る。クロック信号ＣＫは、メモリ装置２００との通信、またはメモリ装置２００の内部動作で基準となる時点を決定するのに使用される。いくつかの実施例では、クロック信号ＣＫは、互いに相補的なＣＫ＿ｔおよびＣＫ＿ｃを含み得る。

データクロック信号ＷＣＫは、データの読み取りまたは書き込みに使用される信号であり得る。データクロック信号ＷＣＫの周波数は、クロック信号ＣＫの周波数よりも高い可能性がある。たとえば、データクロック信号ＷＣＫは、データの処理のために、高い周波数でトグリングされる信号であり得る。いくつかの実施例では、データクロック信号ＷＣＫは、互いに相補的なＷＣＫ＿ｔおよびＷＣＫ＿ｃを含み得る。

いくつかの実施例では、メモリ装置２００での消費電力を低減させるため、同期回路２２０は、メモリコントローラ１００からの要請がある場合にのみ、データクロック信号ＷＣＫを一時的に同期させうる。あらかじめ決められた時間区間が経過した後、データクロック信号ＷＣＫの同期はオフにされることがある。次のデータの処理が必要な場合には、同期回路２２０は、メモリコントローラ１００の要請に応じて、データクロック信号ＷＣＫを再び同期させる。これについてのより詳しい説明は、図３と共に後述されるだろう。

いくつかの実施例では、メモリコントローラ１００およびメモリ装置２００は、データをやり取りすることができる。たとえば、コマンドＣＭＤが書き込みであれば、メモリコントローラ１００は、メモリ装置２００にデータを出力することができる。たとえば、コマンドＣＭＤが読み取りであれば、メモリコントローラ１００は、メモリ装置２００からデータを受信することができる。データは、コンピュータプログラムやアプリケーションの少なくとも一部であり得るか、またはイメージ、ビデオ、音声、テキストなどのようなユーザーデータのうち少なくとも一部であり得る。

いくつかの実施例では、メモリコントローラ１００とメモリ装置２００との間の通信は、ＬＰＤＤＲ５で定義された仕様に従うことができる。

図２は、本発明のいくつかの実施例に基づいて、図１のメモリコントローラを具体化したブロック図である。図１および図２を参照すると、メモリコントローラ１００は、ホストおよびメモリ装置２００と通信することができる。例えば、メモリコントローラ１００は、コマンドＣＭＤ、アドレスＡＤＤ、クロック信号ＣＫ、データクロック信号ＷＣＫをメモリ装置２００に出力することができ、メモリ装置２００と通信することができる。

メモリコントローラ１００は、コマンドジェネレーター１１０、モードレジスタの設定モジュール１１１、アドレスジェネレーター１１２、ＣＭＤ/ＡＤＤ送信機１１３、クロックジェネレーター１２０、ＣＫ送信機１２１、ＷＣＫ送信機１２２、書き込みデータキュー１３０、書き込みデータ送信機１３１、読み取りデータ受信機１３２、読み取りデータキュー１３３、ホストインターフェース１４０、およびバス１５０を含み得る。

コマンドジェネレーター１１０は、コマンドＣＭＤを生成することができる。コマンドジェネレーター１１０は、コマンドＣＭＤをＣＭＤ/ＡＤＤ送信機１１３に出力することができる。

いくつかの実施例では、コマンドジェネレーター１１０は、ホストとの通信に基づいて、ユーザーによって定義されたＣＡＳＬ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ Ｌｅｎｇｔｈｅｎｅｄ）を生成し、ＣＡＳＬを含むコマンドＣＭＤを出力することができる。ＣＡＳＬは、データクロック信号ＷＣＫの同期を開始する点ではＣＡＳに類似しているが、データクロック信号ＷＣＫの同期を拡張するために、ＣＡＳとは別途に定義されるコマンドであり得る。ＣＡＳＬに対するより詳細な説明は、図５および図６と共に後述されるだろう。

いくつかの実施例では、コマンドジェネレーター１１０は、モードレジスタの設定モジュール１１１からモードレジスタの設定情報ＭＲＳを受信することができる。コマンドジェネレーター１１０は、モードレジスタの設定情報ＭＲＳを含むコマンドＣＭＤを出力することができる。モードレジスタの設定情報ＭＲＳは、メモリ装置でのモードレジスタの設定を変更するための情報であり得る。モードレジスタの設定情報ＭＲＳに対するより詳しい説明は、図７および図８と共に後述されるだろう。

モードレジスタの設定モジュール１１１は、ホストとの通信に基づいて、ユーザーによって定義されるモードレジスタの設定情報ＭＲＳを生成することができる。モードレジスタの設定モジュール１１１は、モードレジスタの設定情報ＭＲＳをコマンドジェネレーター１１０に出力することができる。

アドレスジェネレーター１１２は、アドレスＡＤＤを生成することができる。アドレスジェネレーター１１２は、アドレスＡＤＤをＣＭＤ/ＡＤＤ送信機１１３に出力することができる。ＣＭＤ/ＡＤＤ送信機１１３は、コマンドジェネレーター１１０からコマンドＣＭＤを受信することができる。ＣＭＤ/ＡＤＤ送信機１１３は、アドレスジェネレーター１１２からアドレスＡＤＤを受信することができる。ＣＭＤ/ＡＤＤ送信機１１３は、コマンドＣＭＤおよびアドレスＡＤＤをメモリ装置２００に出力することができる。

クロックジェネレーター１２０は、クロック信号ＣＫおよびデータクロック信号ＷＣＫを生成することができる。クロックジェネレーター１２０は、クロック信号ＣＫをＣＫ送信機１２１に出力することができる。クロックジェネレーター１２０は、データクロック信号ＷＣＫをＷＣＫ送信機１２２に出力することができる。ＣＫ送信機１２１は、クロック信号ＣＫをメモリ装置２００に出力することができる。ＷＣＫ送信機１２２は、データクロック信号ＷＣＫをメモリ装置２００に出力することができる。

書き込みデータキュー１３０は、メモリ装置２００に書き込まれるデータを格納することができる。例えば、書き込みデータキュー１３０は、ホストから提供されたデータであり得る。書き込みデータキュー１３０は、書き込みデータ送信機１３１にデータを出力することができる。書き込みデータ送信機１３１は、メモリ装置２００にデータを出力することができる。例えば、書き込みデータ送信機１３１は、書き込み動作のためのデータ信号ＤＱおよびデータマスクの反転(inversion、インバージョン)信号ＤＭＩをメモリ装置２００に出力することができる。ＤＱは、データの実質的な情報を表す信号であり得る。ＤＭＩは、データマスクおよびデータバスのインバージョンのための信号であり得る。

読み取りデータの受信機１３２は、メモリ装置２００に格納されたデータを受信することができる。例えば、読み取りデータの受信機１３２は、読み取り動作のためのＤＱおよびＤＭＩをメモリ装置２００から受信することができる。読み取りデータの受信機１３２は、データを読み取りデータキュー１３３に出力することができる。読み取りデータキュー１３３は、メモリ装置２００から読み取ったデータを格納することができる。読み取りデータキュー１３３は、ホストからの要請に応じてデータをホストに出力することができる。

ホストインターフェース１４０は、ホストと通信することができる。ホストインターフェース１４０は、ホストからモードレジスタの設定情報ＭＲＳおよびＣＡＳＬを受信し、モードレジスタの設定情報ＭＲＳおよびＣＡＳＬをコマンドジェネレーター１１０に出力することができる。ホストインターフェース１４０は、ホストから書き込み動作のためのデータを受信し、データを書き込みデータキュー１３０に出力することができる。ホストインターフェース１４０は、読み取りデータキュー１３３から読み取り動作のためのデータを受信し、データをホストに出力することができる。

バス１５０は、コマンドジェネレーター１１０、モードレジスタの設定モジュール１１１、アドレスジェネレーター１１２、ＣＭＤ/ＡＤＤ送信機１１３、クロックジェネレーター１２０、ＣＫ送信機１２１、ＷＣＫ送信機１２２、書き込みデータキュー１３０、書き込みデータ送信機１３１、読み取りデータ受信機１３２、読み取りデータキュー１３３、およびホストインターフェース１４０と電気的に連結することができる。

図３は、本発明のいくつかの実施例に基づいて、図１のメモリ装置を具体化したブロック図である。図１および図３を参照すると、メモリ装置２００は、メモリコントローラ１００と通信することができる。例えば、メモリ装置２００は、メモリコントローラ１００からコマンドＣＭＤ、アドレスＡＤＤ、クロック信号ＣＫ、データクロック信号ＷＣＫを受信することができ、メモリコントローラ１００と通信することができる。

メモリ装置２００は、ＣＭＤ/ＡＤＤ受信機２１０、ＣＭＤ/ＡＤＤ回路２１１、モードレジスタ２１２、ロー(row：行)デコーダ２１３、カラム(column：列)デコーダ２１４、同期回路２２０、ＣＫ受信機２２１、ＷＣＫ受信機２２２、内部クロック回路２２３、Ｉ/Ｏ（Ｉｎｐｕｔ/Ｏｕｔｐｕｔ）制御回路２３０、書き込みデータ受信機２３１、読み取りデータ送信機２３２および複数のメモリランク２４０を含み得る。

ＣＭＤ/ＡＤＤ受信機２１０は、メモリコントローラ１００からＣＡバスを介してコマンドＣＭＤおよびアドレスＡＤＤを受信することができる。ＣＭＤ/ＡＤＤ受信機２１０は、ＣＫ受信機２２１からクロック信号ＣＫを受信することができる。ＣＭＤ/ＡＤＤ受信機２１０は、クロック信号ＣＫに基づいてコマンドＣＭＤおよびアドレスＡＤＤをＣＭＤ/ＡＤＤ回路２１１に出力することができる。

ＣＭＤ/ＡＤＤ回路２１１は、ＣＭＤデコーダおよびＡＤＤデマルチプレクサーを含み得る。ＣＭＤデコーダは、コマンドＣＭＤをデコーディングすることができる。ＡＤＤデマルチプレクサーは、アドレスＡＤＤをデマルチプレックスすることができる。ＣＭＤ/ＡＤＤ回路２１１は、ＣＭＤデコーダのデコーディングに基づいてモードレジスタ２１２を制御することができる。

いくつかの実施例では、ＣＭＤデコーダによってコマンドＣＭＤがＣＡＳである判定されると、ＣＭＤ/ＡＤＤ回路２１１は、同期を開始（initiate）するためにモードレジスタ２１２または同期回路２２０を制御することができる。いくつかの実施例では、ＣＭＤデコーダによってコマンドＣＭＤがモードレジスタの設定情報ＭＲＳを含むものと判定されると、ＣＭＤ/ＡＤＤ回路２１１は、モードレジスタ２１２の設定を変更することができる。

ＣＭＤ/ＡＤＤ回路２１１は、ＡＤＤデマルチプレクサーのデマルチプレックスに基づいてローデコーダ２１３およびカラムデコーダ２１４を制御することができる。例えば、ＡＤＤデマルチプレクサーは、アドレスＡＤＤをデマルチプレックスし、ローアドレスおよびカラムアドレスを獲得することができる。ＣＭＤ/ＡＤＤ回路２１１は、ローアドレスをローデコーダ２１３に出力することができる。ＣＭＤ/ＡＤＤ回路２１１は、カラムアドレスをカラムデコーダ２１４に出力することができる。

モードレジスタ２１２は、ＣＭＤ/ＡＤＤ回路２１１と連結されることがある。いくつかの実施例では、モードレジスタ２１２の設定は、ＣＭＤ/ＡＤＤ回路２１１によってデコーディングされるモードレジスタの設定情報ＭＲＳに基づいて変更されうる。いくつかの実施例では、モードレジスタ２１２は、ＣＭＤ/ＡＤＤ回路２１１の制御に基づいて、同期開始信号ＳＹＩを同期回路２２０に出力することができる。同期開始信号ＳＹＩは、同期回路２２０でデータクロック信号ＷＣＫの同期をトリガーする信号であり得る。

ローデコーダ２１３は、複数のメモリランク２４０と連結される。カラムデコーダ２１４は、複数のメモリランク２４０と連結される。ローデコーダ２１３およびカラムデコーダ２１４により複数のメモリランク２４０内におけるメモリセルの位置が特定されうる。例えば、ローデコーダ２１３は、ローアドレスに基づいてメモリランクのローを特定することができ、そしてカラムデコーダ２１４は、カラムアドレスに基づいてメモリランクのカラムを特定することができる。

ＣＫ受信機２２１は、メモリコントローラ１００からクロック信号ＣＫを受信することができる。ＣＫ受信機２２１は、クロック信号ＣＫをＣＭＤ/ＡＤＤ受信機２１０および同期回路２２０に出力することができる。クロック信号ＣＫは、メモリ装置２００の全体的な動作で基準となるタイミングを提供することができる。

ＷＣＫ受信機２２２は、メモリコントローラ１００からデータクロック信号ＷＣＫを受信することができる。ＷＣＫ受信機２２２は、データクロック信号ＷＣＫを同期回路２２０に出力することができる。

同期回路２２０は、モードレジスタ２１２から同期開始信号ＳＹＩを受信することができる。同期回路２２０は、ＣＫ受信機２２１からクロック信号ＣＫを受信することができる。同期回路２２０は、ＷＣＫ受信機２２２からデータクロック信号ＷＣＫを受信することができる。同期回路２２０は、同期開始信号ＳＹＩに応答してクロック信号ＣＫに基づいてデータクロック信号ＷＣＫを同期させうる。同期回路２２０は、同期されるデータクロック信号ＳＷＣＫを内部クロック回路２２３に出力することができる。

データクロック信号ＷＣＫの同期は、メモリ装置２００の内部でデータを処理するために、クロック信号ＣＫにタイミングを合わせてデータクロック信号ＷＣＫを基準周波数でトグリングすることを意味する。基準周波数は、データをビット単位で読み書きするために決定される定常状態でのデータクロック信号ＷＣＫの周波数であり得る。基準周波数は、クロック信号ＣＫの周波数よりも高い可能性がある。データクロック信号ＷＣＫの同期に対する、より詳しい説明は、図４Ａ～図４Ｃとともに後述されるだろう。

内部クロック回路２２３は、同期回路２２０から同期されるデータクロック信号ＳＷＣＫを受信することができる。内部クロック回路２２３は、同期されるデータクロック信号ＳＷＣＫに基づいて内部クロックをＩ/Ｏ制御回路２３０に出力することができる。内部クロックは、Ｉ/Ｏ制御回路２３０での読み取り動作と書き込み動作に使用されうる。いくつかの実施例では、内部クロック回路２２３は、フォー・フェイズ・コンバータ(four phase converter)を含み得る。フォー・フェイズ・コンバータに対するより詳しい説明は、図１２Ａおよび図１２Ｂとともに後述されるだろう。

Ｉ/Ｏ制御回路２３０は、書き込みデータ受信機２３１、読み取りデータ送信機２３２、内部クロック回路２２３、および複数のメモリランク２４０と連結されうる。Ｉ/Ｏ制御回路２３０は、複数のメモリランク２４０との読み取り動作および書き込み動作を制御する回路であり得る。たとえば、Ｉ/Ｏ制御回路２３０は、書き込みデータ受信機２３１からデータを受信することができる。Ｉ/Ｏ制御回路２３０は、書き込みドライバを介して、メモリランク２４０にデータを出力することができる。たとえば、Ｉ/Ｏ制御回路２３０は、センスアンプを介してメモリランク２４０からデータを受信することができる。Ｉ/Ｏ制御回路２３０は、データを読み取りデータ送信機２３２に出力することができる。

複数のメモリランク２４０各々は、対応するローデコーダ２１３、対応するカラムデコーダ２１４は、対応する書き込みドライバおよび対応するセンスアンプと連結されうる。複数のメモリランク２４０は、各々複数のメモリバンクを含み得る。複数のメモリバンクは、各々複数のメモリセルを含み得る。複数のメモリセルは、各々ローアドレスおよびカラムアドレスを有することができ、データを論理ハイまたは論理ローの形で格納することができる。複数のメモリランク２４０におけるデータ処理に対するより詳しい説明は、図１０、図１１Ａ、および図１１Ｂとともに後述されるだろう。

図４Ａ～図４Ｃは、本発明のいくつかの実施例に基づいて、図３のデータクロック信号の同期を示すタイミング図である。本発明を理解してもらうためには、拡張されていないデータクロック信号の同期は、図４Ａ～図４Ｃを参照して説明され、データクロック信号の同期が拡張される場合は、図５～図１６を参照して後述される。

図４Ａは、ＣＡＳと書き込みコマンドに基づいてデータストリームを処理する方法を説明する。図４Ａを参照すると、ＣＫ＿ｔ、ＣＫ＿ｃ、ＣＳ、ＣＡ、ＣＭＤ、ＷＣＫ＿ｔ、ＷＣＫ＿ｃ、ＤＱおよびＤＭＩの波形が例として示される。横軸は時間軸を示す。ＣＫ＿ｔおよびＣＫ＿ｃは、図３のクロック信号ＣＫに対応することができる。コマンド/アドレス信号ＣＡは、図３のコマンドＣＭＤおよびアドレスＡＤＤに対応することができる。チップ選択信号ＣＳは、ＣＡを活性化するための信号であり得る。ＣＭＤは、ＣＡがコマンド真理表に基づいて判定されるものであり得る。ＷＣＫ＿ｔおよびＷＣＫ＿ｃは、図３のデータクロック信号ＷＣＫに対応することができる。ＤＱおよびＤＭＩは、図３のデータ（例えば、書き込み動作のためのＤＱ、ＤＭＩ）に対応することができる。本発明を理解してもらうためには、図３および図４Ａを参照して、図４Ａのタイミング図が説明される。

時点ｔｐ１において、メモリ装置２００は、クロック信号ＣＫのトグリングを検出することができる。例えば、メモリ装置２００は、ＣＫ＿ｔが論理ローから論理ハイに変更されること、および/またはＣＫ＿ｃが論理ハイから論理ローに変更されることを検出することができる。メモリ装置２００は、クロック信号ＣＫのトグリングに応答して、ＣＡを判定することができる。判定されたＣＡに対応するコマンドＣＭＤは、ＣＡＳであり得る。時点ｔｐ１において、ＷＣＫ＿ｔ、ＷＣＫ＿ｃ、ＤＱおよびＤＭＩは、ドントケア（ｄｏｎ’t ｃａｒｅ）の状態に維持される。

メモリ装置２００は、コマンドＣＭＤがＣＡＳとして判定されたことに応答して、データクロック信号ＷＣＫの同期を開始することができる。例えば、時点ｔｐ１は、データクロック信号ＷＣＫの同期と関連される区間を示す時間区間ｔＷＣＫ＿ＳＹＮＣの起算点となることができる。例えば、時点ｔｐ１は、データクロック信号ＷＣＫの同期を準備する区間を示す準備時間区間ｔＳＹＮＣ＿Ｐｒｅｐａｒｅの起算点となることができる。

いくつかの実施例では、メモリ装置２００は、ＣＡＳを受信した直後に、書き込みに対応するコマンドＣＭＤを受信することができる。例えば、メモリ装置２００は、ＣＡＳと書き込みに対応するコマンドＣＭＤを順次に受信することができる。いくつかの実施例で、書き込みに対応するコマンドＣＭＤが印加される時点からデータ（ＤＱ、ＤＭＩ）が処理されるまでの時間区間は、メモリ装置２００に適用される仕様に基づいて予め決定されうる。

時点ｔｐ２で、メモリ装置２００は、ＣＡＳが判定された時点ｔｐ１から時間区間ｔＥＮＬが経過したことを判定することができる。時間区間ｔＥＮＬは、データクロック信号ＷＣＫがドントケアの状態に維持される区間を示すことができる。メモリ装置２００は、時点ｔｐ２からデータクロック信号ＷＣＫを一定の論理状態に保つことができる。例えば、メモリ装置２００は、ＷＣＫ＿ｔを論理ローに保ち、ＷＣＫ＿ｃを論理ハイに保つことができる。

時点ｔｐ３で、メモリ装置２００は、データクロック信号ＷＣＫが一定の論理状態に維持された時点ｔｐ２から時間区間ｔＰＲＥ＿Ｓｔａｔｉｃが経過したことを判定することができる。時間区間ｔＰＲＥ＿Ｓｔａｔｉｃは、データクロック信号ＷＣＫが一定の論理状態に維持される区間を表すことができる。メモリ装置２００は、時点ｔｐ３後のデータクロック信号ＷＣＫをプレトグリング(pre-toggling)することができる。プレトグリングは、データクロック信号ＷＣＫを基準周波数以下の周波数でトグリングすることを意味することができる。例えば、メモリ装置２００は、時点ｔｐ３から時間区間ｔＰＲＥ＿Ｔｏｇｇｌｅの間にデータクロック信号ＷＣＫを基準周波数よりも２倍遅い周波数でトグリングすることができるが、本発明は、これに限定されず、いくつかの実施例によると、メモリ装置２００は、時間区間ｔＰＲＥ＿Ｔｏｇｇｌｅでデータクロック信号ＷＣＫを基準周波数でトグリングすることもできる。

時点ｔｐ４で、メモリ装置２００は、データクロック信号ＷＣＫが基準周波数以下の周波数でプレトグリングした時点ｔｐ３から時間区間ｔＰＲＥ＿Ｔｏｇｇｌｅが経過したことを判定することができる。時間区間ｔＰＲＥ＿Ｔｏｇｇｌｅは、データクロック信号ＷＣＫが基準周波数以下の周波数でプレトグリングする区間を表すことができる。メモリ装置２００は、時点ｔｐ４後のデータクロック信号ＷＣＫを基準周波数でトグリングすることができる。基準周波数は、データをビット単位で読み書きするために決定される周波数であり、正常状態でのデータクロック信号ＷＣＫの周波数であり得る。例えば、基準周波数は、ＤＱの周波数に対応することができる。

時点ｔｐｄ１で、メモリ装置２００は、データストリームの処理を開始することができる。データストリームは、有効なデータに対応する一連のＤＱを表すことができる。例えば、メモリ装置２００は、時点ｔｐｄ１からデータクロック信号ＷＣＫに基づいてＤＱを格納することができる。

いくつかの実施例では、メモリ装置２００は、時点ｔｐ４から時間区間ｔＤＱＩが経過した時点ｔｐｄ１からデータストリームを処理することができる。時間区間ｔＤＱＩは、データクロック信号ＷＣＫの誤動作（例えば、データクロック信号ＷＣＫの周波数が基準周波数にまだ収束していない）を含んで設定されるマージン（margin）であり得る。いくつかの実施例では、時間区間ｔＤＱＩは省略されるか、または減少または増加することができる。

時点ｔｐｄ２で、メモリ装置２００は、データストリームの処理を完了することができる。時点ｔｐｄ２後、トグリングするデータクロック信号ＷＣＫは、データストリームの処理とは無関係であり得る。他のデータストリームの処理が要求される場合ではなければ、時点ｔｐｄ２後にデータクロック信号ＷＣＫのトグリングは、不要な電力消費を惹起することができる。

時点ｔｐ５で、メモリ装置２００は、データクロック信号ＷＣＫの同期をオフにすることができる。同期をオフにすることは、データクロック信号ＷＣＫをトグリングしていないか、またはクロック信号ＣＫとスキュー（skew）などを解消せずにデータクロック信号ＷＣＫをドントケアの状態に維持するのを意味することができる。時点ｔｐ５後、データクロック信号ＷＣＫの同期がオフにされるにつれて、メモリ装置２００の消費電力が低減されうる。電力供給が制限的なモバイル装置の場合は、データ処理が不要なときにデータクロック信号ＷＣＫの同期をオフにするのは、電力管理に有用であり得る。

いくつかの実施例では、データクロック信号ＷＣＫの同期がオフにされる時点ｔｐ５は、データクロック信号ＷＣＫがトグリングする時点ｔｐ４から時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅが経過した時点として決定されうる。時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅは、メモリ装置２００のモードレジスタ２１２での設定に従うことができる。時点ｔｐ５は時間区間ｔＷＣＫ＿ＳＹＮＣの終点であり得る。

上述されたように、図４Ａを参照して、ＣＡＳおよび書き込みコマンドに対応するデータクロック信号ＷＣＫの同期が説明された。データクロック信号ＷＣＫの同期に関連される時間区間ｔＷＣＫ＿ＳＹＮＣは、時点ｔｐ１と時点ｔｐ５との間の区間であり得る。時間区間ｔＷＣＫ＿ＳＹＮＣは、準備時間区間ｔＳＹＮＣ＿Ｐｒｅｐａｒｅおよび時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅを含み得る。準備時間区間ｔＳＹＮＣ＿Ｐｒｅｐａｒｅは、時間区間ｔＥＮＬ、時間区間ｔＰＲＥ＿Ｓｔａｔｉｃおよび時間区間ｔＰＲＥ＿Ｔｏｇｇｌｅを含み得る。時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅは、データクロック信号ＷＣＫが基準周波数でトグリングする区間を意味することができる。時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅの起算点である時点ｔｐ４から、マージンのための時間区間ｔＤＱＩが経過した後、データストリームが処理される。

図４Ｂは、ＣＡＳおよび読み取りコマンドに基づいてデータストリームを処理する方法を説明する。図４Ｂを参照すると、ＣＫ＿ｔ、ＣＫ＿ｃ、ＣＳ、ＣＡ、ＣＭＤ、ＷＣＫ＿ｔ、ＷＣＫ＿ｃ、ＤＱおよびＤＭＩの波形が例として示される。横軸は時間軸を示す。各波形の意味とメモリ装置との対応関係は、図４Ａで説明されたものと類似しているため、説明の明確性のために、これに対する詳しい説明は省略される。図３および図４Ｂを参照して、図４Ｂのタイミング図が説明される。

メモリ装置２００は、書き込みコマンドを処理する場合だけでなく、読み取りコマンドを処理する場合でも、データクロック信号ＷＣＫの同期に基づいてデータを処理することができる。例えば、メモリ装置２００は、準備時間区間ｔＳＹＮＣ＿Ｐｒｅｐａｒｅ内にデータクロック信号ＷＣＫのトグリングを準備した後、時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅ内でデータストリームを処理することができる。

さらに詳しくは、メモリ装置２００は、順次に受信されるＣＡＳおよび読み取りコマンドに基づいて、時間区間ｔＥＮＬ内にデータクロック信号ＷＣＫをドントケア状態に維持し、時間区間ｔＰＲＥ＿Ｓｔａｔｉｃ内にデータクロック信号ＷＣＫを一定の論理状態に維持し、時間区間ｔＰＲＥ＿Ｔｏｇｇｌｅ内にデータクロック信号ＷＣＫを基準周波数以下の周波数でプレトグリングすることができる。以後、メモリ装置２００は、時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅの起算点である時点ｔｐ４からマージンのための時間区間ｔＤＱＩが経過した後、読み取りコマンドに基づいてデータストリームを出力することができる。

上述されたように、図４Ａを参照して、書き込み動作でデータストリームを処理する方法が説明されており、図４Ｂを参照して、読み取り動作で、データストリームを処理する方法が説明された。データストリームが処理された後に、データクロック信号ＷＣＫの同期を完了することで、メモリ装置２００の消費電力が低減されうる。しかし、データクロック信号ＷＣＫの同期がオフにされた後、別の読み取りコマンドまたは書き込みコマンドを受信すると、メモリ装置２００は、データクロック信号ＷＣＫを再び同期しなければならない。これに対する詳しい説明は、図４Ｃとともに後述されるだろう。

図４Ｃは、複数のデータストリームを処理する方法を説明する。図４Ｃを参照すると、ＣＫ＿ｔ、ＣＫ＿ｃ、ＣＭＤ、ＷＣＫ＿ｔ、ＷＣＫ＿ｃ、ＤＱおよびＤＭＩの波形が例として図示される。横軸は時間軸を示す。各波形の意味とメモリ装置との対応関係は、図４Ａで説明されたものと類似しているため、説明の明確性のために、これに対する詳しい説明は省略される。図３および図４Ｃを参照して、図４Ｃのタイミング図が説明されるだろう。

メモリ装置２００は、複数のデータストリームを処理することができる。例えば、メモリ装置２００は、時間区間１ｓｔ ｔＷＣＫ＿ＳＹＮＣ内で第１データストリームを処理することができる。以後、メモリ装置２００は、時間区間２ｎｄ ｔＷＣＫ＿ＳＹＮＣ内で第２データストリームを処理することができる。

時間区間１ｓｔ ｔＷＣＫ＿ＳＹＮＣは、時点ｔｐ１と時点ｔｐ５との間の区間であり得る。時点ｔｐ１は、第１書き込みコマンドに対応するＣＡＳが判定される時点であり得る。時点ｔｐ５は、第１書き込み動作のためのデータクロック信号ＷＣＫのトグリングが終わる時点であり得る。時間区間１ｓｔ ｔＷＣＫ＿ＳＹＮＣは、時間区間１ｓｔ ｔＶａｌｉｄ＿Ｄａｔａを含み得る。時間区間１ｓｔ ｔＶａｌｉｄ＿Ｄａｔａは、第１データストリームと関連されているコマンドを判定する時点ｔｐ１と、第１データストリームの処理が完了される時点ｔｐｄ２との間の区間であり得る。

時間区間１ｓｔ ｔＷＣＫ＿ＳＹＮＣは、準備時間区間１ｓｔ ｔＳＹＮＣ＿Ｐｒｅｐａｒｅおよび時間区間1st ｔＷＣＫ＿Ｔｏｇｇｌｅを含み得る。準備時間区間１ｓｔ ｔＳＹＮＣ＿Ｐｒｅｐａｒｅは、第１データストリームに関連されるコマンドを受信する時点ｔｐ１と、データクロック信号ＷＣＫが基準周波数でトグリングする時点ｔｐ４との間の区間であり得る。準備時間区間１ｓｔ ｔＳＹＮＣ＿Ｐｒｅｐａｒｅは、データクロック信号ＷＣＫがドントケアの状態に維持される時間区間、データクロック信号ＷＣＫが一定の論理状態に維持される時間区間、およびデータクロック信号ＷＣＫが基準周波数以下の周波数でプレトグリングする時間区間を含み得る。

時間区間1st ｔＷＣＫ＿Ｔｏｇｇｌｅは、データクロック信号ＷＣＫが基準周波数でトグリングする時点ｔｐ４と、データクロック信号ＷＣＫの同期がオフにされる時点ｔｐ５との間の区間であり得る。時間区間1st ｔＷＣＫ＿Ｔｏｇｇｌｅ内で、メモリ装置２００は、時点ｔｐ４から時間区間ｔＤＱＩが経過する時点ｔｐｄ１から第１データストリームを処理し始めることができる。時点ｔｐｄ２で、メモリ装置２００は、第１データストリームの処理を完了することができる。

時間区間２ｎｄ ｔＷＣＫ＿ＳＹＮＣは、時点ｔｐ６と時点ｔｐ１０との間の区間であり得る。時点ｔｐ６は、第２書き込みコマンドに対応するＣＡＳが判定される時点であり得る。時点ｔｐ１０は、第２書き込み動作のためのデータクロック信号ＷＣＫのトグリングが終わる時点であり得る。時間区間２ｎｄ ｔＷＣＫ＿ＳＹＮＣは、時間区間２ｎｄ ｔＶａｌｉｄ＿Ｄａｔａを含み得る。時間区間２ｎｄ ｔＶａｌｉｄ＿Ｄａｔａは、第２データストリームと関連付けられているコマンドを判定した時点ｔｐ６と、第２データストリームの処理が完了される時点ｔｐｄ４との間の区間であり得る。

時間区間２ｎｄ ｔＷＣＫ＿ＳＹＮＣは、準備時間区間２ｎｄ ｔＳＹＮＣ＿Ｐｒｅｐａｒｅおよび時間区間２ｎｄ ｔＷＣＫ＿Ｔｏｇｇｌｅを含み得る。準備時間区間２ｎｄ ｔＳＹＮＣ＿Ｐｒｅｐａｒｅは、第２データストリームと関連付けられているコマンドを受信する時点ｔｐ６と、データクロック信号ＷＣＫが基準周波数でトグリングする時点ｔｐ９との間の区間であり得る。準備時間区間２ｎｄ ｔＳＹＮＣ＿Ｐｒｅｐａｒｅは、データクロック信号ＷＣＫがドントケアの状態に維持される時間区間、データクロック信号ＷＣＫが一定の論理状態に維持される時間区間、およびデータクロック信号ＷＣＫが基準周波数以下の周波数でプレトグリングする時間区間を含み得る。

時間区間２ｎｄ ｔＷＣＫ＿Ｔｏｇｇｌｅは、データクロック信号ＷＣＫが基準周波数でトグリングする時点ｔｐ９と、データクロック信号ＷＣＫの同期がオフにされる時点ｔｐ１０との間の区間であり得る。時間区間２ｎｄ ｔＷＣＫ＿Ｔｏｇｇｌｅ内で、メモリ装置２００は、時点ｔｐ９から時間区間ｔＤＱＩが経過する時点（tpd3）から第２データストリームを処理し始めることができる。時点ｔｐｄ４でメモリ装置２００は、第２データストリームの処理を完了することができる。

上述されたように、メモリ装置２００においてデータクロック信号ＷＣＫの同期は、消費電力を減らすために、データ処理を終えた後にオフになれる。ただし、以後、新しい書き込みコマンドまたは読み取りコマンドが受信されると、メモリ装置２００は、データクロック信号ＷＣＫを再び同期しなければならないため、データの処理が遅延されることがある。このことから、メモリ装置２００でデータクロック信号ＷＣＫの同期を拡張する方法が要求される。これに対する詳しい説明は、図５～図９とともに後述されるだろう。

図５は、本発明のいくつかの実施例による電子装置を示すブロック図である。図５を参照すると、電子装置２０は、メモリコントローラ１００ａおよびメモリ装置２００ａを含み得る。メモリコントローラ１００ａは、コマンドジェネレーター１１０、アドレスジェネレーター１１２、ＣＭＤ/ＡＤＤ送信機１１３、ＣＫ送信機１２１、ＷＣＫ送信機１２２、書き込みデータ送信機１３１および読み取りデータ受信機１３２を含み得る。メモリ装置２００ａは、ＣＭＤ/ＡＤＤ受信機２１０、ＣＭＤ/ＡＤＤ回路２１１、モードレジスタ２１２、同期回路２２０、ＣＫ受信機２２１、ＷＣＫ受信機２２２、Ｉ/Ｏ制御回路２３０、書き込みデータ受信機２３１、読み取りデータ送信機２３２およびメモリランク２４０を含み得る。電子装置２０の下位レベルの構成は、図１～図３を参照して説明された構成と同様であるため、説明の明確性のために、重複される説明または不要な説明は省略される。

本発明の一実施例によると、電子装置２０は、ユーザーによって定義されるＣＡＳＬに基づいて、データクロック信号ＷＣＫの同期を拡張することができる。ＣＡＳＬは、ユーザーによって定義されるコマンドであり得る。ＣＡＳＬは、データクロック信号ＷＣＫの同期の開始を表して同期に対応するクロック区間を定義することができる。ＣＡＳＬで定義されるクロック区間は、ＬＰＤＤＲ５のＣＡＳで定義されるクロック区間より長い可能性がある。

本発明の一実施例によると、コマンドジェネレーター１１０は、定義されるコマンドのＣＡＳＬを含み得る。ＣＡＳＬは、ホストから提供されるものであり得る。コマンドジェネレーター１１０は、同期を拡張するためにＣＡＳＬをＣＭＤ/ＡＤＤ送信機１１３に出力することができる。ＣＭＤ/ＡＤＤ送信機１１３は、コマンドＣＭＤの形でＣＡＳＬをＣＭＤ/ＡＤＤ受信機２１０に出力することができる。ＣＭＤ/ＡＤＤ受信機２１０は、ＣＡＳＬを含むコマンドＣＭＤをＣＭＤ/ＡＤＤ回路２１１に出力することができる。ＣＭＤ/ＡＤＤ回路２１１は、コマンドＣＭＤをデコーディングしてＣＡＳＬを獲得することができる。ＣＭＤ/ＡＤＤ回路２１１は、ＣＡＳＬをモードレジスタ２１２に出力することができる。

モードレジスタ２１２は、ＣＭＤ/ＡＤＤ回路２１１からＣＡＳＬを受信することができる。モードレジスタ２１２は、ＣＡＳＬに基づいて同期のためのクロック区間を決定することができる。このとき、決定されたクロック区間は、ＣＡＳに対応するクロック区間より長い可能性がある。モードレジスタ２１２は、同期開始信号ＳＹＩａを同期回路２２０に出力することができる。例えば、モードレジスタ２１２は、ＣＡＳＬを受信することに応答して同期開始信号ＳＹＩａを出力することができる。同期開始信号ＳＹＩａは、ＣＡＳＬによるクロック区間の情報を含み得る。

同期回路２２０は、モードレジスタ２１２から同期開始信号ＳＹＩａを受信することができる。同期回路２２０は、同期開始信号ＳＹＩａに基づいて拡張されるクロック区間内でデータクロック信号ＷＣＫの同期を遂行することができる。

図６は、本発明のいくつかの実施例に基づいて、図５での同期が拡張されたデータクロック信号を示すタイミング図である。図６を参照すると、ＣＡＳを使用する場合で同期を示すタイミング図と、定義されるＣＡＳＬを使用している場合で同期を示すタイミング図とが示されている。たとえば、ＣＡＳを使用する場合は、図１のメモリ装置２００に対応することができ、ＣＡＳＬを使用している場合は、図５のメモリ装置２００ａに対応することができる。横軸は時間軸を示す。各波形の意味とメモリ装置との対応関係は、図４Ａで説明されたものと同様であるため、これに対する詳しい説明は省略される。

図６でのＣＡＳを使用する場合および図１を参照すると、メモリ装置２００は、コマンドＣＭＤがＣＡＳとして判定されたことに応答して、準備時間区間ｔＳＹＮＣ＿Ｐｒｅｐａｒｅ内でデータクロック信号ＷＣＫのトグリングを備え、時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅ内でデータクロック信号ＷＣＫをトグリングすることができる。このとき、時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅは、クロック区間に対応することができる。

図６でのＣＡＳＬを使用する場合および図５を参照すると、メモリ装置２００ａは、コマンドＣＭＤがＣＡＳＬとして判定されたことに応答して、準備時間区間ｔＳＹＮＣ＿Ｐｒｅｐａｒｅ内でデータクロック信号ＷＣＫのトグリングを備え、時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅ内でデータクロック信号ＷＣＫをトグリングすることができる。このとき、時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅは、ＣＡＳＬで定義されるクロック区間に対応することができる。

つまり、ＣＡＳを使用する場合では、時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅに対応するクロック区間は、時点ｔｐ４と時点ｔｐ５との間であり得る。ＣＡＳＬを使用する場合では、時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅに対応するクロック区間は、時点ｔｐ４と時点ｔｐａとの間であり得る。定義されたＣＡＳＬに基づいて時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅに対応するクロック区間が拡張されるにつれて、時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅは、時点ｔｐ５と時点ｔｐａとの間の時間区間だけ拡張される。

図７は、本発明のいくつかの実施例による電子装置を示すブロック図である。図７を参照すると、電子装置３０は、メモリコントローラ１００ｂおよびメモリ装置２００ｂを含み得る。メモリコントローラ１００ｂは、コマンドジェネレーター１１０、モードレジスタの設定モジュール１１１、アドレスジェネレーター１１２、ＣＭＤ/ＡＤＤ送信機１１３、ＣＫ送信機１２１、ＷＣＫ送信機１２２、書き込みデータ送信機１３１および読み取りデータ受信機１３２を含み得る。メモリ装置２００ｂは、ＣＭＤ/ＡＤＤ受信機２１０、ＣＭＤ/ＡＤＤ回路２１１、モードレジスタ２１２、同期回路２２０、ＣＫ受信機２２１、ＷＣＫ受信機２２２、Ｉ/Ｏ制御回路２３０、書き込みデータ受信機２３１、読み取りデータ送信機２３２およびメモリランク２４０を含み得る。電子装置３０の下位レベルのコンポーネント（構成要素）は、図１～図３を参照して説明されたコンポーネントと同様であるため、説明の明確性のために、重複される説明または不要な説明は省略される。

本発明の一実施例によると、電子装置３０は、モードレジスタの設定情報ＭＲＳを含むコマンドに基づいて、モードレジスタ２１２の設定を変更することにより、データクロック信号ＷＣＫの同期を拡張することができる。モードレジスタの設定情報ＭＲＳは、ユーザーによって設定されることがある。モードレジスタの設定情報ＭＲＳは、データクロック信号ＷＣＫの基準回数を含み得る。基準回数は、データクロック信号ＷＣＫの同期でデータクロック信号ＷＣＫがトグリングする回数を表すことができる。例えば、基準回数は、ユーザーによって定義される回数であり、モードレジスタ２１２で基本的に定義されるデータクロック信号ＷＣＫが、トグリングする回数よりも大きい可能性がある。

本発明の一実施例によると、モードレジスタの設定モジュール１１１は、モードレジスタの設定情報ＭＲＳを決定することができる。また、ホストからモードレジスタの設定情報ＭＲＳを受信することができる。モードレジスタの設定モジュール１１１は、モードレジスタの設定情報ＭＲＳをコマンドジェネレーター１１０に出力することができる。コマンドジェネレーター１１０は、モードレジスタの設定情報ＭＲＳをＣＭＤ/ＡＤＤ送信機１１３に出力することができる。ＣＭＤ/ＡＤＤ送信機１１３は、モードレジスタの設定情報ＭＲＳを含むコマンドＣＭＤをＣＭＤ/ＡＤＤ受信機２１０に出力することができる。ＣＭＤ/ＡＤＤ受信機２１０は、モードレジスタの設定情報ＭＲＳを含むコマンドＣＭＤをＣＭＤ/ＡＤＤ回路２１１に出力することができる。ＣＭＤ/ＡＤＤ回路２１１は、コマンドＣＭＤをデコーディングしてモードレジスタの設定情報ＭＲＳを獲得することができる。ＣＭＤ/ＡＤＤ回路２１１は、モードレジスタの設定情報ＭＲＳをモードレジスタ２１２に出力することができる。

モードレジスタ２１２は、モードレジスタの設定情報ＭＲＳに基づいて設定を変更することができる。例えば、モードレジスタ２１２は、モードレジスタの設定情報ＭＲＳに基づいて、時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅでデータクロック信号ＷＣＫのトグリング回数を基準回数に決定することができる。基準回数は、変更前の時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅでデータクロック信号ＷＣＫのトグリング回数よりも大きい可能性がある。モードレジスタ２１２は、同期開始信号ＳＹＩｂを同期回路２２０に出力することができる。例えば、モードレジスタ２１２は、モードレジスタの設定情報ＭＲＳを受信したことに応答して、同期開始信号ＳＹＩｂを出力することができる。

同期回路２２０は、モードレジスタ２１２から同期開始信号ＳＹＩｂを受信することができる。同期回路２２０は、同期開始信号ＳＹＩｂに基づいて、データクロック信号ＷＣＫの同期を拡張することができる。

図８は、本発明のいくつかの実施例に基づいて、図７での同期が拡張されたデータクロック信号を示すタイミング図である。図８を参照すると、一般的なモードレジスタの設定で同期を示すタイミング図、および変更されたモードレジスタの設定で同期を示すタイミング図が示されている。たとえば、一般的なモードレジスタ設定の場合は、図１のメモリ装置２００に対応でき、変更されたモードレジスタ設定の場合は、図７のメモリ装置２００ｂに対応することができる。横軸は時間軸を示す。各波形の意味とメモリ装置との対応関係は、図４Ａで説明したものと同様であるため、これに対する詳しい説明は省略される。

図８での一般的なモードレジスタの設定の場合と図１を参照すると、メモリ装置２００は、コマンドＣＭＤがＣＡＳとして判定されたことに応答して、準備時間区間ｔＳＹＮＣ＿Ｐｒｅｐａｒｅ内でデータクロック信号ＷＣＫのトグリングを備え、時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅ内でデータクロック信号ＷＣＫをトグリングすることができる。時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅ内でデータクロック信号ＷＣＫのトグリング回数は、モードレジスタ２１２の設定に従うことができる。例えば、時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅ内でデータクロック信号ＷＣＫは、基本（default）回数だけトグリングすることができる。

図８での変更されたモードレジスタ設定の場合と図７を参照すると、メモリ装置２００ｂは、時点ｔｐ１前にモードレジスタの設定情報ＭＲＳを受信することができる。メモリ装置２００ｂのモードレジスタ２１２は、モードレジスタの設定情報ＭＲＳに基づいて設定を変更することができる。例えば、モードレジスタ２１２は、データクロック信号ＷＣＫの同期で時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅ内でデータクロック信号ＷＣＫのトグリング回数を基本回数の代わりに基準回数に決定することができる。時点ｔｐ１において、メモリ装置２００ｂは、コマンドＣＭＤがＣＡＳＬとして判定されたことに応答して、準備時間区間ｔＳＹＮＣ＿Ｐｒｅｐａｒｅ内でデータクロック信号ＷＣＫのトグリングを備え、時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅ内でデータクロック信号ＷＣＫをトグリングすることができる。このとき、時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅ内でデータクロック信号ＷＣＫのトグリング回数は、モードレジスタ２１２の変更される設定に従うことができる。例えば、時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅ内にデータクロック信号ＷＣＫは、基準回数だけトグリングすることができる。基準回数は、変更前の基本回数よりも大きい可能性がある。

つまり、時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅ内でデータクロック信号ＷＣＫの周波数は一定であり、基本回数だけトグリングするデータクロック信号ＷＣＫに基づいた時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅは、時点ｔｐ４と時点ｔｐ５との間であり得る。基準回数だけトグリングするデータクロック信号ＷＣＫに基づいた時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅは、時点ｔｐ４と時点ｔｐｂとの間であり得る。時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅ内でデータクロック信号ＷＣＫのトグリング回数が増加するにつれて、時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅは、時点ｔｐ５と時点ｔｐｂとの間の時間区間だけ拡張されうる。

図９は、本発明のいくつかの実施例に基づいて同期が拡張されるデータクロック信号に基づいて処理されるデータストリームを示すタイミング図である。図９を参照すると、拡張されるデータクロック信号ＷＣＫに基づいて、複数のデータストリームを処理する方法が説明される。各波形の意味とメモリ装置との対応関係は、図４Ａで説明したものと同様であるため、説明の明確性のために、これに対する詳しい説明は省略される。図９のタイミング図は、図５のメモリ装置２００ａでの同期または図７のメモリ装置２００ｂでの同期に対応することができる。

いくつかの実施例で、時点ｔｐ１でコマンドは、ＣＡＳＬとして判定されうる。他のいくつかの実施例で、時点ｔｐ１前にモードレジスタの設定を変更するためのコマンドＣＭＤが受信され、データクロック信号ＷＣＫのトグリング回数は、基準回数として決定されうる。時点ｔｐ１でコマンドは、ＣＡＳとして判定されうる。

時点ｔｐ１から準備時間区間ｔＳＹＮＣ＿Ｐｒｅｐａｒｅ内で、メモリ装置は、データクロック信号ＷＣＫのトグリングを備える。時点ｔｐ４から時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅ内で、メモリ装置は、データクロック信号ＷＣＫをトグリングすることができる。このとき、時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅは、ＣＡＳＬまたはモードレジスタの設定変更に基づいて拡張される時間区間であり得る。例えば、時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅは、図４Ｃの第１時間区間1st ｔＷＣＫ＿Ｔｏｇｇｌｅより長い可能性がある。一実施例では、第１時間区間1st ｔＷＣＫ＿Ｔｏｇｇｌｅは、第１区間を有することができ、時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅの区間は、第１区間と、ＣＡＳＬまたは設定の変更によって示されるクロック区間の第２区間との合算であり得る。つまり、時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅの区間は、第２区間によって拡張されうる。

時点ｔｐ５において、データクロック信号ＷＣＫは、トグリングし継続することができる。データクロック信号ＷＣＫの同期がオフにされなかったため、同期の開始のためのコマンドは不要であり得る。例えば、時点ｔｐ５でデータクロック信号ＷＣＫのトグリングが維持されるため、第２書き込み動作のためのＣＡＳが不要であり得る。ＣＡＳのための一周期のコマンドＣＭＤが省略されるに伴い、時間区間２ｎｄ ｔＶａｌｉｄ＿Ｄａｔａは短縮されることがある。これにより、第２データストリームの処理が速くなれる。例えば、第２データストリームの処理が完了される時点ｔｐｄ４ｃは、第２データストリームの処理が完了される時点である図４Ｃのｔｐｄ４よりも速い可能性がある。

いくつかの実施例では、第２書き込みコマンドの直前に受信されるコマンドは、ＬＰＤＤＲ５でのＣＡＳコマンドではない可能性がある。例えば、時点ｔｐ６でのＣＡは、コマンド真理表に基づいて書き込みコマンドとして判定されることがあり、時点ｔｐ５でのＣＡは、コマンド真理表に基づいてＤＥＳ（つまり、ＣＡＳではない）であると判定されうる。

上述されたように、本発明によると、データクロック信号ＷＣＫの同期を拡張することにより、メモリ装置でデータの処理速度を向上させる方法が提供される。

図１０は、本発明のいくつかの実施例による電子装置を示すブロック図である。図１０を参照すると、電子装置４０は、メモリコントローラ１００ｃおよびメモリ装置２００ｃを含み得る。メモリ装置２００ｃは、Ｉ/Ｏ制御回路２３０、第１メモリランク２４０ａおよび第２メモリランク２４０ｂを含み得る。第１メモリランク２４０ａおよび第２メモリランク２４０ｂは、各々複数のメモリバンクを含み得る。メモリコントローラ１００ｃは、コマンドＣＭＤ、アドレスＡＤＤ、クロック信号ＣＫ、データクロック信号ＷＣＫをメモリ装置２００ｃに出力することができる。メモリコントローラ１００ｃは、メモリ装置２００ｃと通信することができる。クロック信号ＣＫ、データクロック信号ＷＣＫおよびデータは、図１でのクロック信号ＣＫ、データクロック信号ＷＣＫおよびデータと類似しているため、これに対する詳しい説明は省略される。

メモリ装置２００ｃは、メモリコントローラ１００ｃからコマンドＣＭＤおよびアドレスＡＤＤを受信することができる。コマンドＣＭＤは、ＣＭＤ＿Ｒ１およびＣＭＤ＿Ｒ２を含み得る。ＣＭＤ＿Ｒ１は、第１メモリランク２４０ａで遂行されるコマンドを表すことができる。ＣＭＤ＿Ｒ２は、第２メモリランク２４０ｂで遂行されるコマンドを表すことができる。ＣＳ＿Ｒ１は、第１メモリランク２４０ａを選択するか否かを示す信号であり得る。ＣＳ＿Ｒ２は、第２メモリランク２４０ｂを選択するか否かを示す信号であり得る。

Ｉ/Ｏ制御回路２３０は、ＣＳ＿Ｒ１およびＣＭＤ＿Ｒ１に基づいて、第１メモリランク２４０ａを制御することができる。たとえば、Ｉ/Ｏ制御回路２３０は、ＣＳ＿Ｒ１に基づいて、第１メモリランク２４０ａを選択し、ＣＭＤ＿Ｒ１に基づいて、第１メモリランク２４０ａにデータを書き込むか、または第１メモリランク２４０ａからデータを読み取ることができる。

Ｉ/Ｏ制御回路２３０は、ＣＳ＿Ｒ２およびＣＭＤ＿Ｒ２に基づいて第２メモリランク２４０ｂを制御することができる。たとえば、Ｉ/Ｏ制御回路２３０は、ＣＳ＿Ｒ２に基づいて第２メモリランク２４０ｂを選択し、ＣＭＤ＿Ｒ２に基づいて第２メモリランク２４０ｂにデータを書き込むか、または第２メモリランク２４０ｂからデータを読み取ることができる。

いくつかの実施例では、Ｉ/Ｏ制御回路２３０は、第１メモリランク２４０ａおよび第２メモリランク２４０ｂを独立して制御することができる。たとえば、Ｉ/Ｏ制御回路２３０は、第１メモリランク２４０ａにデータを書き込むうちに、第２メモリランク２４０ｂからデータを読み取ることができる。代替的に、Ｉ/Ｏ制御回路２３０が第２メモリランク２４０ｂにデータを書き込むうちに、Ｉ/Ｏ制御回路２３０は、第１メモリランク２４０ａからデータを読み取ることができる。

図１１Ａは、本発明のいくつかの実施例に基づいて処理されるデータストリームを示すタイミング図である。図１１Ａは、データクロック信号ＷＣＫの同期が拡張されていないメモリ装置で複数のデータストリームを処理する方法を説明する。

図１１Ａを参照すると、ＣＫ＿ｔ、ＣＫ＿ｃ、ＣＳ＿Ｒ１、ＣＭＤ＿Ｒ１、ＣＳ＿Ｒ２、ＣＭＤ＿Ｒ２、ＷＣＫ＿ｔ、ＷＣＫ＿ｃ、ＤＱおよびＤＭＩの波形が例として図示される。横軸は時間軸を示す。ＣＫ＿ｔ、ＣＫ＿ｃ、ＷＣＫ＿ｔ、ＷＣＫ＿ｃ、ＤＱおよびＤＭＩの意味とメモリ装置との対応関係は、図４Ａで説明されたものに類似しており、ＣＳ＿Ｒ１、ＣＭＤ＿Ｒ１、ＣＳ＿Ｒ２およびＣＭＤ＿Ｒ２は、図１０で説明されたものと類似しているため、説明の明確性のために、これに対する詳しい説明は省略される。図１０および図１１Ａを参照して、図１１Ａのタイミング図が説明されるだろう。

メモリ装置２００ｃは、第１メモリランク２４０ａを介して第１データストリームを処理し、第２メモリランク２４０ｂを介して第２データストリームを処理することができる。例えば、メモリ装置２００ｃは、時間区間１ｓｔ ｔＷＣＫ＿ＳＹＮＣ内で第１データストリームを処理することができる。以後、メモリ装置２００ｃは、時間区間２ｎｄ ｔＷＣＫ＿ＳＹＮＣ内で第２データストリームを処理することができる。

時点ｔｐ４で、メモリ装置２００ｃは、データクロック信号ＷＣＫを基準周波数でトグリングすることができる。時点ｔｐ４から時間区間1st ｔＷＣＫ＿Ｔｏｇｇｌｅが経過した後、時点ｔｐ５でデータクロック信号ＷＣＫの同期がオフになれる。データクロック信号ＷＣＫの同期がオフになった後、第２データストリームの処理が要求されうる。メモリ装置２００ｃは、データクロック信号ＷＣＫを再び同期させるために、新しいＣＡＳ（例えば、時点ｔｐ６で判定されたＣＡＳ）に基づいて、準備時間区間２ｎｄ ｔＳＹＮＣ＿Ｐｒｅｐａｒｅ内でデータクロック信号ＷＣＫのトグリングを再び準備しなければならない。これにより、第２データストリームの処理が遅延される問題がある。

図１１Ｂは、本発明のいくつかの実施例に基づいて同期が拡張されるデータクロック信号に基づいて処理されるデータストリームを示すタイミング図である。図１１Ｂは、データクロック信号ＷＣＫの同期が拡張されるメモリ装置で複数のデータストリームを処理する方法を説明する。

図１１Ｂを参照すると、ＣＫ＿ｔ、ＣＫ＿ｃ、ＣＳ＿Ｒ１、ＣＭＤ＿Ｒ１、ＣＳ＿Ｒ２、ＣＭＤ＿Ｒ２、ＷＣＫ＿ｔ、ＷＣＫ＿ｃ、ＤＱおよびＤＭＩの波形が例として図示される。各波形の意味とメモリ装置との対応関係は、図１１Ａで説明されたものと同様であるため、説明の明確性のために、これに対する詳しい説明は省略される。図１０および図１１Ｂを参照して図１１Ｂのタイミング図が説明されるだろう。

いくつかの実施例で、時点ｔｐ１でコマンドはＣＡＳＬとして判定されうる。他のいくつかの実施例で、時点ｔｐ１の前にモードレジスタの設定を変更するためのコマンドＣＭＤが受信され、データクロック信号ＷＣＫのトグリング回数は、基準回数（例えば、基本回数よりも大きい）として決定されうる。時点ｔｐ１でコマンドはＣＡＳとして判定されうる。これにより、メモリ装置２００ｃのデータクロック信号ＷＣＫの同期は、拡張される。たとえば、データクロック信号ＷＣＫの同期に対応する時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅは、時点ｔｐ４と時点ｔｐ１０ｘとの間である可能性があり、時間区間ｔＷＣＫ＿Ｔｏｇｇｌｅは、図１１Ａでの時間区間（1st ｔＷＣＫ＿Ｔｏｇｇｌｅ）よりも長い可能性がある。

いくつかの実施例では、メモリ装置２００ｃは、データクロック信号ＷＣＫの拡張される同期に基づいて、第１データストリームおよび第２データストリームを並列的に処理することができる。例えば、メモリ装置２００ｃは、時間区間１ｓｔ ｔＶａｌｉｄ＿Ｄａｔａ内で第１データストリームを処理することができる。時点ｔｐ６ｘにおいて、第１データストリームの処理が完了される前に、メモリ装置２００ｃは、第２データストリームへの書き込みコマンドを判定することができる。このとき、データクロック信号ＷＣＫのトグリングが維持されるため、メモリ装置２００ｃは、第２データストリームの書き込み動作のためのＣＡＳなしに第２データストリームを処理することができる。時点ｔｐｄ４ｘで、メモリ装置２００ｃは、拡張されるデータクロック信号ＷＣＫのトグリングに基づいて、第２データストリームの処理を完了することができる。

上述されたように、メモリ装置２００ｃは、データクロック信号ＷＣＫの拡張される同期に基づいて、第１データストリームおよび第２データストリームを並列的に処理することで、データの処理速度を向上させることができる。例えば、第２データストリームの処理が完了される時点ｔｐｄ４ｘは、図１１Ａでの第２データストリームの処理が完了される時点ｔｐｄ４よりも速い可能性がある。

図１２Ａは、本発明のいくつかの実施例によるメモリ装置を示すブロック図である。図１２Ａを参照すると、メモリ装置２００ｄは、ＣＭＤ/ＡＤＤ受信機２１０、ＣＭＤ/ＡＤＤ回路２１１、モードレジスタ２１２、同期回路２２０、ＣＫ受信機２２１、ＷＣＫ受信機２２２、内部クロック回路２２３、Ｉ/Ｏ制御回路２３０、書き込みデータ受信機２３１、読み取りデータ送信機２３２および複数のメモリランク２４０を含み得る。

ＣＭＤ/ＡＤＤ受信機２１０、ＣＭＤ/ＡＤＤ回路２１１、モードレジスタ２１２、同期回路２２０、ＣＫ受信機２２１、ＷＣＫ受信機２２２、Ｉ/Ｏ制御回路２３０、書き込みデータ受信機２３１、読み取りデータ送信機２３２および複数のメモリランク２４０は、図３で説明されたものと同様であるため、これに対する詳しい説明は省略される。

いくつかの実施例では、内部クロック回路２２３は、同期回路２２０から同期されるデータクロック信号ＳＷＣＫを受信することができる。内部クロック回路２２３は、同期されるデータクロック信号ＳＷＣＫに基づいて内部クロックをＩ/Ｏ制御回路２３０に出力することができる。

いくつかの実施例では、内部クロックは、フォー・フェイズ（four-phase）であり得る。例えば、内部クロック回路２２３は、フォー・フェイズ・コンバータを含み得る。フォー・フェイズ・コンバータは、同期されたデータクロック信号ＳＷＣＫに基づいてフォー・フェイズ・クロックを生成することができる。フォー・フェイズ・クロックは、第１フェイズ・クロック信号ＷＣＫ０、第２フェイズ・クロック信号ＷＣＫ９０、第３フェイズ・クロック信号ＷＣＫ１８０、および第４フェイズ・クロック信号ＷＣＫ２７０を含み得る。

第１～第４フェイズ・クロック（ＷＣＫ０、ＷＣＫ９０、ＷＣＫ１８０、ＷＣＫ２７０）の位相は、互いに異なることができる。例えば、第１フェイズ・クロック信号ＷＣＫ０は、同期されるデータクロック信号ＳＷＣＫと位相が同一であり得る。第２フェイズ・クロック信号ＷＣＫ９０は、同期されるデータクロック信号ＳＷＣＫより位相が９０°遅れることがある。第３フェイズ・クロック信号ＷＣＫ１８０は、同期されたデータクロック信号ＳＷＣＫより位相が１８０°遅れることがある。第４フェイズ・クロック信号ＷＣＫ２７０は、同期されたデータクロック信号ＳＷＣＫより位相が２７０°遅れることがある。

第１～第４フェイズ・クロック（ＷＣＫ０、ＷＣＫ９０、ＷＣＫ１８０、ＷＣＫ２７０）は、異なるデータを処理することができる。例えば、第１～第４のデータを含むデータストリームの処理が要請されると、メモリ装置２００ｄは、第１フェイズ・クロック信号ＷＣＫ０に基づいて、データストリームの第１データを処理することができる。メモリ装置２００ｄは、第２フェイズ・クロック信号ＷＣＫ９０に基づいて、データストリームの第２データを処理することができる。メモリ装置２００ｄは、第３フェイズ・クロック信号ＷＣＫ１８０に基づいて、データストリームの第３データを処理することができる。メモリ装置２００ｄは、第４フェイズ・クロック信号ＷＣＫ２７０に基づいて、データストリームの第４データを処理することができる。

図１２Ｂは、本発明のいくつかの実施例に基づいて図１２Ａでのデータクロック信号およびデータ信号を示すタイミング図である。図１２Ｂを参照すると、ＷＣＫ＿ｔ、ＷＣＫ＿ｃ、ＷＣＫ０、ＷＣＫ９０、ＷＣＫ１８０、ＷＣＫ２７０およびＤＱの波形が示されている。横軸は時間軸を示す。ＷＣＫ＿ｔおよびＷＣＫ＿ｃは、図１２Ａのデータクロック信号ＷＣＫまたは同期されるデータクロック信号ＳＷＣＫに対応することができる。ＷＣＫ０、ＷＣＫ９０、ＷＣＫ１８０、およびＷＣＫ２７０は、図１２Ａの第１～第４のフェイズ・クロック（ＷＣＫ０、ＷＣＫ９０、ＷＣＫ１８０、ＷＣＫ２７０）に対応することができる。ＤＱは、図１２Ａの書き込み動作のためのデータＤＱまたは読み取り動作のためのデータＤＱに対応することができる。ＤＱは複数のデータ（Ｄ１～Ｄ１０）を含むデータストリームとも称されることがある。

図１２Ａおよび図１２Ｂを参照すると、メモリ装置２００ｄは、同期されたデータクロック信号ＳＷＣＫに基づいて、第１～第４のフェイズ・クロック（ＷＣＫ０、ＷＣＫ９０、ＷＣＫ１８０、ＷＣＫ２７０）を生成することができる。第１～第４のフェイズ・クロック（ＷＣＫ０、ＷＣＫ９０、ＷＣＫ１８０、ＷＣＫ２７０）は、同期されたデータクロック信号ＳＷＣＫとの関係で、各々０°、９０°、１８０°、および２７０°の位相差を有し得る。第１～第４のフェイズ・クロック（ＷＣＫ０、ＷＣＫ９０、ＷＣＫ１８０、ＷＣＫ２７０）の周期は、互いに同一であり得る。例えば、周期は、時点ｔｐ１ｆと時点ｔｐ５ｆとの間の時間区間に対応することができる。

時点ｔｐ１ｆで、メモリ装置２００ｄは、第１フェイズ・クロック信号ＷＣＫ０の立ち上がりエッジに応答してＤＱに対応するデータストリームの第１データＤ１を処理することができる。立ち上がりエッジは、クロックの論理状態が論理ローから論理ハイに変更されることを意味する。時点ｔｐ２fで、メモリ装置２００ｄは、第２フェイズ・クロック信号ＷＣＫ９０の立ち上がりエッジに応答してＤＱに対応するデータストリームの第２データＤ２を処理することができる。時点ｔｐ３ｆで、メモリ装置２００ｄは、第３フェイズ・クロック信号ＷＣＫ１８０の立ち上がりエッジに応答してＤＱに対応するデータストリームの第３データＤ３を処理することができる。時点ｔｐ４ｆで、メモリ装置２００ｄは、第４フェイズ・クロック信号ＷＣＫ２７０の立ち上がりエッジに応答してＤＱに対応するデータストリームの第４データＤ４を処理することができる。

図１３は、本発明のいくつかの実施例に応じて選択的に拡張されるデータクロック信号に基づいて処理されるデータストリームを示すタイミング図である。図１３を参照すると、処理間隔が基準間隔よりも長いか同じ場合に処理されるデータストリームのグラフが示されている。また、処理間隔が基準間隔よりも短い場合に処理されるデータストリームのグラフが示されている。

処理間隔は、処理コマンド（例えば、読み取りコマンドまたは書き込みコマンド）間の時間間隔を意味することができる。基準間隔は、データクロック信号の同期を拡張するか否かを決定する基準となる時間間隔であり得る。各時点と波形において、メモリ装置におけるそれの意味と対応関係は、図４Ａおよび図９で説明されたものと同様であるため、説明の明確性のために、これに対する詳しい説明は省略される。

本発明のいくつかの実施例によると、電子装置は、メモリ装置およびメモリ装置を制御するメモリコントローラを含み得る。メモリコントローラは、隣接する処理コマンド間の時間間隔（すなわち、処理間隔）の情報を有し得る。

いくつかの実施例では、メモリコントローラは、処理間隔が基準間隔よりも長いか同じであれば、データクロック信号の同期を拡張することが非効率的であると判定することができる。例えば、メモリコントローラは、処理間隔が基準間隔よりも長いか同じであれば、データクロック信号の同期が拡張されるに伴い、ＣＡＳコマンドを省略してデータ処理速度が向上する利点よりも、データクロック信号の同期を維持するために消費電力が増加する欠点が大きいと決定することができる。

いくつかの実施例では、メモリコントローラは、処理間隔が基準間隔よりも短ければ、データクロック信号の同期を拡張することが効率的であると判定することができる。例えば、メモリコントローラは、処理間隔が基準間隔よりも短ければ、データクロック信号の同期が拡張されるに伴い、データ処理速度が向上する利点が、データクロック信号の同期を維持するために消費電力が増加する欠点よりも大きいと決定することができる。

図１３において、第１処理間隔の実施例を参照すると、メモリ装置は、時点ｔｐｒａ１で第１書き込みコマンドを判定し、時点ｔｐｒａ２で第２書き込みコマンドを判定することができる。第１書き込みコマンドが判定される時点ｔｐｒａ１と、第２書き込みコマンドが判定される時点ｔｐｒａ２との間の時間間隔は、第１処理間隔と称されうる。メモリコントローラは、第１処理間隔の情報を含み得る。

いくつかの実施例では、メモリコントローラは、第１処理間隔が基準間隔よりも長いか等しいか決定することができる。第１処理間隔が基準間隔よりも長いか同じであれば、データクロック信号の同期を拡張することは非効率的であり得る。メモリコントローラは、メモリ装置でのデータクロック信号の同期を拡張しない可能性がある。例えば、時点ｔｐ５でメモリ装置のデータクロック信号ＷＣＫの同期は、終了することができる。時点ｔｐ５と時点ｔｐ６ｒとの間の時間間隔は、長い可能性がある。時点ｔｐ６ｒで、メモリ装置は、ＣＡＳコマンドを判定することができる。時点ｔｐ９ｒで、メモリ装置は、データクロック信号ＷＣＫを再び同期させることができる。

図１３で、第２処理間隔の実施例を参照すると、メモリ装置は、時点ｔｐｒｂ１で第１書き込みコマンドを判定し、時点ｔｐｒｂ２で第２書き込みコマンドを判定することができる。第１書き込みコマンドが判定される時点ｔｐｒｂ１と、第２書き込みコマンドが判定される時点ｔｐｒｂ２との間の時間間隔は、第２処理間隔と称されることがある。メモリコントローラは、第２処理間隔の情報を含み得る。

いくつかの実施例では、メモリコントローラは、第２処理間隔が基準間隔よりも短いか否かを決定することができる。第２処理間隔が基準間隔よりも短ければ、データクロック信号の同期を拡張することは効率的であり得る。メモリコントローラは、メモリ装置でのデータクロック信号の同期を拡張することができる。

例えば、メモリコントローラは、データクロック信号の同期の開始を示し、同期に対応するクロック区間を定義するコマンド（たとえば、ＣＡＳＬ）を生成することができる。また、メモリコントローラは、データクロック信号のトグリング回数を基準回数に変更するためのモードレジスタの設定情報を含むコマンドを生成することができる。メモリ装置のデータクロック信号のトグリング回数は、基準回数に変更されうる。これにより、データクロック信号は、時点ｔｐ４から時点ｔｐ５ｒまで連続的にトグリングすることができる。本発明の理解を助けるために処理間隔は、第１書き込みコマンドと第２書き込みコマンドとの間に図示されたが、本発明の範囲はこれに限定されず、第１書き込みコマンドは、第１読み取りコマンドに変更されることがあり、第２書き込みコマンドは、第２読み取りコマンドに変更されることがある。

図１４は、本発明のいくつかの実施例によるメモリ装置の動作方法を示すフローチャートである。図１４を参照すると、メモリ装置の動作方法が説明される。メモリ装置は、図３のメモリ装置２００、図５のメモリ装置２００ａ、図１０のメモリ装置２００ｃおよび図１２Ａのメモリ装置２００ｄのうち、少なくとも一つに対応することができる。メモリ装置は、メモリコントローラと通信することができる。

ステップＳ１１０において、メモリ装置は、メモリコントローラからコマンドを受信することができる。コマンドは、データクロック信号の同期の開始を示し、同期に対応するクロック区間を定義することができる。たとえば、コマンドは、定義されたコマンドのＣＡＳＬであり得る。

いくつかの実施例では、ステップＳ１１０のコマンドで定義されるクロック区間は、ＬＰＤＤＲ５でのＣＡＳコマンドに基づいたデータクロック信号の同期に対応するクロック区間より長い可能性がある。

いくつかの実施例では、ステップＳ１１０で、メモリ装置は、データクロック信号の同期の開始を示し、クロック区間を定義するコマンドを受信した後、第１データストリームの処理のための第１処理コマンド、および第２データストリームの処理のための第２処理コマンドをさらに受信することができる。例えば、第１処理コマンドは、第１データストリームに対する書き込みコマンドまたは読み取りコマンドであり得る。第２処理コマンドは、第２データストリームに対する書き込みコマンドまたは読み取りコマンドであり得る。いくつかの実施例では、第２処理コマンドの直前に受信されたコマンドは、ＣＡＳおよびＣＡＳＬではない可能性がある。

ステップＳ１２０において、メモリ装置は、準備時間区間内で、前記データクロック信号のトグリングを備える。いくつかの実施例では、準備時間区間は、データクロック信号をドントケアの状態に維持する第１時間区間、データクロック信号を一定の論理状態に維持する第２時間区間、およびデータクロック信号を基準周波数以下の周波数でプレトグリングする第３時間区間を順次に含み得る。データクロック信号のプレトグリングは、基準周波数よりも低い周波数でデータクロック信号をトグリングすることにより、遂行される。

ステップＳ１３０において、メモリ装置は、基準周波数でトグリングするデータクロック信号に基づいて、第１データストリームを処理することができる。いくつかの実施例では、メモリ装置は、基準周波数でデータクロック信号を第４時間区間内でトグリングした後、第１データストリームを処理することができる。いくつかの実施例では、メモリ装置は、データクロック信号に基づいてフォー・フェイズ・クロックを生成し、フォー・フェイズ・クロックに基づいて第１データストリームを処理することができる。

ステップＳ１４０において、メモリ装置は、基準周波数でトグリングするデータクロック信号および定義されたクロック区間に基づいて、第２データストリームを処理することができる。例えば、第１データストリームを処理するステップＳ１３０とは異なり、ＣＡＳＬによってデータクロック信号の同期が拡張される時間区間内で第２データストリームを処理することができる。

いくつかの実施例では、メモリ装置は、基準周波数でデータクロック信号を第５時間区間内でトグリングした後、第２データストリームを処理することができる。いくつかの実施例では、メモリ装置は、データクロック信号に基づいてフォー・フェイズ・クロックを生成し、フォー・フェイズ・クロックに基づいて第２データストリームを処理することができる。このとき、フォー・フェイズ・クロックは、ステップＳ１３０において、第１データストリームを処理した時点から第２データストリームを処理するまで持続的にトグリングすることができる。

いくつかの実施例では、メモリ装置は、複数のメモリランクを介して複数のデータストリームを処理することができる。例えば、ステップＳ１３０において、メモリ装置は、第１メモリランクを介して第１データストリームを処理することができる。ステップＳ１４０において、メモリ装置は、第２メモリランクを介して第２データストリームを処理することができる。このとき、第２データストリームの処理が開始される時点は、第１データストリームの処理が完了される時点よりも速い可能性がある。

図１５は、本発明のいくつかの実施例によるメモリ装置の動作方法を示すフローチャートである。図１５を参照すると、メモリ装置の動作方法が説明される。メモリ装置は、図３のメモリ装置２００、図７のメモリ装置２００ｂ、図１０のメモリ装置２００ｃおよび図１２Ａのメモリ装置２００ｄのうち、少なくとも一つに対応することができる。メモリ装置は、メモリコントローラと通信することができる。

ステップＳ２１０において、メモリ装置は、メモリコントローラから第１コマンドおよび第２コマンドを受信することができる。第１コマンドは、モードレジスタの設定情報を含み得る。第２コマンドは、データクロック信号の同期の開始を表すことができる。例えば、第１コマンドは、データクロック信号の同期を拡張するためのモードレジスタの設定情報を含み得る。第２コマンドは、ＬＰＤＤＲ５でのＣＡＳコマンドであり得る。

いくつかの実施例では、ステップＳ２１０において、メモリ装置は、第１コマンドおよび第２コマンドを受信した後、第１データストリームの処理のための第１処理コマンドおよび第２データストリームの処理のための第２処理コマンドをさらに受信することができる。いくつかの実施例では、第２処理コマンドの直前に受信されるコマンドは、ＣＡＳおよびＣＡＳＬではない可能性がある。

ステップＳ２１５において、メモリ装置は、モードレジスタの設定情報に基づいてモードレジスタの設定を変更することができる。例えば、メモリ装置は、ステップＳ２１０において受信される第１コマンドをデコーディングしてモードレジスタの設定情報を獲得することができる。メモリ装置は、モードレジスタの設定情報に基づいて、同期に関してデータクロック信号がトグリングする回数を基準回数として決定することができる。このとき、基準回数は、ＬＰＤＤＲ５で定義されるデータクロック信号がトグリングする基本回数よりも大きい可能性がある。

ステップＳ２２０において、メモリ装置は、準備時間区間内でデータクロック信号のトグリングを備える。いくつかの実施例では、準備時間区間は、データクロック信号をドントケアの状態に維持する第１時間区間、データクロック信号を一定の論理状態に維持する第２時間区間、およびデータクロック信号を基準周波数以下の周波数でプレトグリングする第３時間区間を順次に含み得る。

ステップＳ２３０において、メモリ装置は、基準周波数でトグリングするデータクロック信号に基づいて、第１データストリームを処理することができる。いくつかの実施例では、メモリ装置は、基準周波数でデータクロック信号を第４時間区間内でトグリングした後、第１データストリームを処理することができる。いくつかの実施例では、メモリ装置は、データクロック信号に基づいてフォー・フェイズ・クロックを生成し、フォー・フェイズ・クロックに基づいて第１データストリームを処理することができる。

ステップＳ２４０において、メモリ装置は、基準周波数でトグリングするデータクロック信号と変更されたモードレジスタの設定に基づいて、第２データストリームを処理することができる。例えば、第１データストリームを処理するステップＳ２３０とは異なり、変更されるモードレジスタの設定に基づいて、拡張される時間区間内で第２データストリームを処理することができる。

いくつかの実施例では、メモリ装置は、基準周波数でデータクロック信号を第５時間区間内でトグリングした後、第２データストリームを処理することができる。いくつかの実施例では、メモリ装置は、データクロック信号に基づいてフォー・フェイズ・クロックを生成し、フォー・フェイズ・クロックに基づいて第２データストリームを処理することができる。いくつかの実施例では、メモリ装置は、複数のメモリランクを介して複数のデータストリームを処理することができる。

図１６は、本発明のいくつかの実施例による電子装置の動作方法を示すフローチャートである。図１６を参照すると、電子装置の動作方法が説明される。電子装置は、メモリコントローラおよびメモリ装置を含み得る。電子装置は、図１の電子装置１０、図５の電子装置２０、図７の電子装置３０、図１０の電子装置４０および図１２Ａのメモリ装置２００ｄを含む電子装置のうち、少なくとも一つに対応することができる。

ステップＳ３１０において、電子装置は、メモリコントローラによってコマンドを提供することができる。コマンドは、データクロック信号の同期を拡張することができる。たとえば、コマンドは、定義されるコマンドのＣＡＳＬであり得る。また、コマンドは、データクロック信号の同期を拡張するためのモードレジスタの設定情報を含み得る。

ステップＳ３２０において、電子装置は、メモリ装置によって準備時間区間内でデータクロック信号のトグリングを備える。ステップＳ３３０において、電子装置は、メモリ装置によって基準周波数でトグリングするデータクロック信号に基づいて、第１データストリームを処理することができる。ステップＳ３４０において、電子装置は、メモリ装置によって基準周波数でトグリングするデータクロック信号に基づいて第２データストリームを処理することができる。第２データストリームが処理される時点は、ステップＳ３１０のコマンドに基づいて拡張されるデータクロック信号の同期区間に含まれうる。

図１７は、本発明のいくつかの実施例による電子装置の動作方法を示すフローチャートである。図１７を参照すると、電子装置の動作方法が説明される。電子装置は、メモリコントローラおよびメモリ装置を含み得る。電子装置は、図１の電子装置１０、図５の電子装置２０、図７の電子装置３０、図１０の電子装置４０および図１２Ａのメモリ装置２００ｄを含む電子装置のうち、少なくとも一つに対応することができる。電子装置は、図１３の実施例と同様に、処理間隔と基準間隔を比較して、データクロック信号の同期を拡張するか否かを決定することができる。

ステップＳ４１０において、電子装置は、処理間隔が基準間隔よりも短いか否かを決定することができる。例えば、電子装置のメモリコントローラは、第１処理コマンドと第２処理コマンドとの間の処理間隔が基準間隔よりも短いか否かを決定することができる。

第１処理コマンドは、第１データストリームに対する第１読み取りコマンドまたは第１データストリームに対する第１書き込みコマンドであり得る。第２処理コマンドは、第２データストリームに対する第２読み取りコマンドまたは第２データストリームに対する第２書き込みコマンドであり得る。基準間隔は、データクロック信号の同期を拡張するか否かを決定する基準となる時間間隔であり得る。

電子装置は、ステップＳ４１０において、処理間隔が基準間隔よりも短いと決定されれば、ステップＳ４１５を遂行することができる。ステップＳ４１５において、電子装置のメモリコントローラは、データクロック信号の同期を拡張する拡張コマンドを生成することができる。

いくつかの実施例では、拡張コマンドは定義されるコマンド（例えば、ＣＡＳＬ）を含み得る。たとえば、定義されるコマンドは、データクロック信号の同期の開始を示し、同期に対応するクロック区間を定義することができる。

いくつかの実施例では、拡張コマンドは、モードレジスタの設定情報を含むモードレジスタの変更コマンド、およびデータクロック信号の同期の開始を示す開始コマンド（例えば、ＬＰＤＤＲ５でのＣＡＳ）を含み得る。

ステップＳ４２０において、電子装置のメモリ装置は、拡張コマンドに基づいて準備時間区間内でデータクロック信号のトグリングを備える。ステップＳ４３０において、電子装置のメモリ装置は、基準周波数でトグリングするデータクロック信号に基づいて第１処理コマンドに対応する第１データストリームを処理することができる。ステップＳ４４０において、電子装置のメモリ装置は、基準周波数でトグリングするデータクロック信号に基づいて第２処理コマンドに対応する第２データストリームを処理することができる。このとき、データクロック信号のトグリングは、ステップＳ４１５の拡張コマンドに基づいて拡張され、データクロック信号のトグリングは、第１データストリームおよび第２データストリームの両方を処理するうち、連続的に続くことができる。

電子装置は、ステップＳ４１０において、処理間隔が基準間隔よりも長いか同じであると判定されれば、ステップＳ４５０を遂行することができる。ステップＳ４５０において、電子装置のメモリコントローラは、第１開始コマンドおよび第２開始コマンドを生成することができる。例えば、第１開始コマンドは、第１処理コマンドを処理するために、データクロック信号の同期の開始を示すコマンドであり得る。第２開始コマンドは、第２処理コマンドを処理するために、データクロック信号の同期の開始を示すコマンドであり得る。いくつかの実施例では、第１開始コマンドおよび第２開始コマンドの各々は、ＬＰＤＤＲ５でのＣＡＳコマンドであり得る。

ステップＳ４６０において、電子装置のメモリ装置は、第１開始コマンドに基づいて第１データストリームを処理することができる。例えば、電子装置のメモリ装置は、第１開始コマンドに基づいてトグリングされるデータクロック信号を用いて、第１処理コマンドに対応する第１データストリームを処理することができる。

いくつかの実施例では、ステップＳ４６０は、メモリ装置によって第１開始コマンドに基づいて、準備時間区間内でデータクロック信号のトグリングを準備する過程と、メモリ装置によって基準周波数でトグリングするデータクロック信号に基づいて第１データストリームを処理する過程と、メモリ装置によって第１データストリームを処理した後、データクロック信号のトグリングを終了（つまり、データクロック信号の同期を終了する）する過程と、を含む。

ステップＳ４７０において、電子装置のメモリ装置は、第２開始コマンドに基づいて第２データストリームを処理することができる。例えば、電子装置のメモリ装置は、第２開始コマンドに基づいてトグリングされるデータクロック信号を用いて、第２処理コマンドに対応する第２データストリームを処理することができる。このとき、ステップＳ４４０において第２データストリームを処理する場合と異なり、ステップＳ４７０におけるデータクロック信号は、ステップＳ４６０でトグリングが終了された後、第２開始コマンドに基づいて再びトグリングされることがある。

いくつかの実施例では、ステップＳ４７０は、メモリ装置によって第２開始コマンドに基づいて準備時間区間内でデータクロック信号のトグリングを準備する過程と、メモリ装置によって基準周波数でトグリングするデータクロック信号に基づいて、第２データストリームを処理する過程と、メモリ装置によって第２データストリームを処理した後、データクロック信号のトグリングを終了する過程と、を含む。

図１８は、本発明のいくつかの実施例による電子システムを示すブロック図である。図１８を参照すると、電子システム１０００は、電子装置１２００を含み得る。電子装置１２００は、図１の電子装置１０、図５の電子装置２０、図７の電子装置３０、図１０の電子装置４０および図１２Ａのメモリ装置２００ｄを含む電子装置のうち、少なくとも一つに対応することができる。電子装置１２００の動作方法は、図１６のフローチャートに対応することができる。電子装置１２００は、メモリ装置２００を含み得る。メモリ装置２００の動作方法は、図１４のフローチャートおよび図１５のフローチャートのうち、少なくとも一つに対応することができる。

電子システム１０００は、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン、タブレットＰＣ、ウェアラブルデバイス、ヘルスケアデバイスまたはＩＯＴ（ｉｎｔｅｒｎｅｔ ｏｆ ｔｈｉｎｇｓ：モノのインターネット）機器などのようなモバイルシステムであり得る。しかし、電子システム１０００は、必ずしもモバイルシステムに限定されるものではなく、パーソナルコンピュータ、ラップトップ、サーバー、メディアプレーヤーまたはナビゲーション（ｎａｖｉｇａｔｉｏｎ）のような車両用装備（ａｕｔｏｍｏｔｉｖｅ ｄｅｖｉｃｅ）などのようなシステムであり得る。

電子システム１０００は、メインプロセッサ（ｍａｉｎ ｐｒｏｃｅｓｓｏｒ）１１００、電子装置１２００、およびストレージ装置（１３００ａ、１３００ｂ）を含むことができ、光学式入力装置（ｏｐｔｉｃａｌ ｉｎｐｕｔ ｄｅｖｉｃｅ）１４１０、ユーザー入力装置（ｕｓｅｒ ｉｎｐｕｔ ｄｅｖｉｃｅ）１４２０、センサ１４３０、通信機器１４４０、ディスプレイ１４５０、スピーカー１４６０、電力供給装置１４７０、並びにコネクティングインターフェース１４８０のうち、いずれか１つ以上をさらに含み得る。

メインプロセッサ１１００は、電子システム１０００の全体的な動作、より具体的には、電子システム１０００を実体化する他の構成要素の動作を制御することができる。このようなメインプロセッサ１１００は、汎用プロセッサ、専用プロセッサまたはアプリケーション・プロセッサなどで実現されうる。

メインプロセッサ１１００は、複数のＣＰＵコア１１１０を含むことができ、電子装置１２００、および/またはストレージ装置（１３００ａ、１３００ｂ）を制御するためのコントローラ１１２０をさらに含み得る。いくつかの実施例では、メインプロセッサ１１００は、ＡＩ（ａｒｔｉｆｉｃｉａｌ ｉｎｔｅｌｌｉｇｅｎｃｅ：人工知能）のデータ演算などの高速データ演算のための専用回路であるアクセラレーター（ａｃｃｅｌｅｒａｔｏｒ）１１３０をさらに含み得る。このようなアクセラレーター１１３０は、ＧＰＵ（ＧｒａｐｈｉＣＳ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＮＰＵ（Ｎｅｕｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）および/またはＤＰＵ（Ｄａｔａ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などを含むことができ、メインプロセッサ１１００の他の構成要素とは、物理的に独立した別個のチップ（ｃｈｉｐ）で実装されることもできる。

電子装置１２００は、ＤＲＡＭおよび/またはＳＲＡＭなどのような揮発性メモリであり得る。電子装置１２００は、メインプロセッサ１１００と同じパッケージ内に実装されることがある。

ストレージ装置（１３００ａ、１３００ｂ）は、電源供給の可否に関係なく、データを格納する不揮発性ストレージ装置として機能することができ、電子装置１２００に比べて相対的に大きいストレージ容量を有し得る。ストレージ装置（１３００ａ、１３００ｂ）は、コントローラ（１３１０ａ、１３１０ｂ）、並びにコントローラ（１３１０ａ、１３１０ｂ）の制御下にデータを格納するフラッシュメモリ（１３２０ａ、１３２０ｂ）を含み得る。不揮発性メモリであるフラッシュメモリ（１３２０ａ、１３０２ｂ）は、２Ｄ（２-ｄｉｍｅｎｓｉｏｎａｌ）構造または３Ｄ（３-ｄｉｍｅｎｓｉｏｎａｌ）構造のＶ-ＮＡＮＤフラッシュメモリを含み得るが、ＰＲＡＭおよび/またはＲＲＡＭなどの他の種類の不揮発性メモリを含むこともできる。

ストレージ装置（１３００ａ、１３００ｂ）は、メインプロセッサ１１００とは、物理的に分離された状態で電子システム１０００に含まれることもあり、メインプロセッサ１１００と同じパッケージ内に実装されることもある。なお、ストレージ装置（１３００ａ、１３００ｂ）は、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｅｖｉｃｅ）、あるいはメモリカードのような形態を有することにより、後述されるコネクティングインターフェース１４８０のようなインターフェースを介して電子システム１０００の他の構成要素と着脱可能になるように結合されることもある。このようなストレージ装置（１３００ａ、１３００ｂ）は、ＵＦＳ（ｕｎｉｖｅｒｓａｌ ｆｌａｓｈ ｓｔｏｒａｇｅ）、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ ｍｕｌｔｉ－ｍｅｄｉａ ＣＡｒｄ）、またはＮＶＭｅ（ｎｏｎ－ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｅｘｐｒｅｓｓ）のような標準規約が適用される装置であり得るが、必ずしもこれに限定されるものではない。

光学式入力装置１４１０は、静止画や動画を撮影することができ、カメラ（ｃａｍｅｒａ）、カムコーダ（ｃａｍｃｏｒｄｅｒ）および/またはウェブカメラ（ｗｅｂｃａｍ）などであり得る。

ユーザー入力装置１４２０は、電子システム１０００のユーザーから入力された多様な種類のデータを受信することができ、タッチパッド（touch pad）、キーパッド（keypad）、キーボード（keyboard）、マウス（mouse）および/またはマイクロフォン（microphone）などであり得る。

センサ１４３０は、電子システム１０００の外部から獲得することができる多様な種類の物理量を感知し、感知される物理量を電気信号に変換することができる。このようなセンサ１４３０は、温度センサ、圧力センサ、照度センサ、位置センサ、加速度センサ、バイオセンサ（ｂｉｏｓｅｎｓｏｒ）および/またはジャイロスコープ（ｇｙｒｏｓｃｏｐｅ）などであり得る。

通信装置１４４０は、多様な通信プロトコルに基づいて、電子システム１０００の外部の他の装置と通信することができる。このような通信装置１４４０は、アンテナ、トランシーバ（ｔｒａｎｓｃｅｉｖｅｒ）および/またはモデム（ＭＯＤＥＭ）などで実現されることがある。

ディスプレイ１４５０とスピーカー１４６０は、電子システム１０００のユーザーに各々視覚情報と聴覚情報を出力する出力装置として機能することができる。

電力供給装置１４７０は、電子システム１０００に内蔵されたバッテリー（図示せず）および/または外部電源から供給される電力を適切に変換して電子システム１０００の各構成要素に供給することができる。

コネクティングインターフェース１４８０は、電子システム１０００と外部装置との間の連結を提供することができる。コネクティングインターフェース１４８０は、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ｅ－ＳＡＴＡ（ｅｘｔｅｒｎａｌ ＳＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｍａｌｌ Ｉｎｔｅｒｆａｃｅ）、ＳＡＳ（Serial Attached ＳＣＳI）、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩｅ（ＰＣＩ ｅｘｐｒｅｓｓ）、ＮＶＭｅ（ＮＶＭ ｅｘｐｒｅｓｓ）、ＩＥＥＥ １３９４、ＵＳＢ（ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）、ＳＤ（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カード、ＭＭＣ（ｍｕｌｔｉ‐ｍｅｄｉａ ｃａｒｄ）、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ ｍｕｌｔｉ‐ｍｅｄｉａ ｃａｒｄ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）、ｅＵＦＳ（ｅｍｂｅｄｄｅｄ Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）、ＣＦ（ｃｏｍｐａｃｔ Ｆｌａｓｈ）カードインターフェースなどのような多様なインターフェース方式で実施されうる。

上述された内容は、本発明を実施するための具体的な実施例である。本発明は、上述された実施例だけでなく、単純に設計変更されるか、または容易に変更することができる実施例もまた含む。なお、本発明は、実施例を用いて容易に変形して実装することができる技術も含まれる。したがって、本発明の範囲は、上述された実施例に限定されて定められてはならず、後述する特許請求の範囲だけでなく、この発明の特許請求の範囲と均等なものによって定められなければならない。

１０ ：電子装置
１００ ：メモリコントローラ
１１０ ：コマンドジェネレーター
１１１ ：モードレジスタの設定モジュール
１１２ ：アドレスジェネレーター
１１３ ：ＣＭＤ/ＡＤＤ送信機
１２０ ：クロックジェネレーター
１２１ ：ＣＫ送信機
１２２ ：ＷＣＫ送信機
１３０ ：書き込みデータキュー
１３１ ：書き込みデータ送信機
１３２ ：読み取りデータ受信機
１３３ ：読み取りデータキュー
１４０ ：ホストインターフェース
１５０ ：バス
２００ ：メモリ装置
２１０ ：ＣＭＤ/ＡＤＤ受信機
２１１ ：ＣＭＤ/ＡＤＤ回路
２１２ ：モードレジスタ
２１３ ：ローデコーダ
２１４ ：カラムデコーダ
２２０ ：同期回路
２２１ ：ＣＫ受信機
２２２ ：ＷＣＫ受信機
２２３ ：内部クロック回路
２３０ ：Ｉ/Ｏ制御回路
２３１ ：書き込みデータ受信機
２３２ ：読み取りデータ送信機
２４０ ：複数のメモリランク
１０００：電子システム
１１００：メインプロセッサ
１２００：電子装置
１３００ａ：ストレージ装置
１３００ｂ：ストレージ装置
１４１０：光学式入力装置
１４２０：ユーザー入力装置
１４３０：センサ
１４４０：通信機器
１４５０：ディスプレイ
１４６０：スピーカー
１４７０：電力供給装置
１４８０：コネクティングインターフェース

Claims (20)

1. メモリコントローラと通信するメモリ装置の動作方法であって、
   前記メモリコントローラから第１コマンドを受信する過程として、前記第１コマンドは、データクロック信号の同期の開始（initiation）を示し、前記同期に対応する第１クロック区間を定義する段階と、
   準備時間区間内で、前記データクロック信号のトグリング（toggling）を準備する段階と、
   基準周波数でトグリングする前記データクロック信号に基づいて、第１データストリームを処理する段階と、
   前記基準周波数でトグリングする前記データクロック信号および前記定義される第１クロック区間に基づいて、第２データストリームを処理する段階と、
   を含む、方法。
2. 前記第１クロック区間はＬＰＤＤＲ５（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ５）でのＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）コマンドに基づいたデータクロック信号の同期に対応する第２クロック区間より長い、請求項１に記載の方法。
3. 前記メモリコントローラから第１コマンドを受信する段階は、
   前記第１コマンドを受信した直後、前記メモリコントローラから前記第１データストリームの処理のための第２コマンドを受信する段階と、
   前記第２コマンドを受信した後、前記メモリコントローラから前記第２データストリームの処理のための第３コマンドを受信する段階と、を含む、請求項１又は２に記載の方法。
4. 前記第２コマンドは、前記第１データストリームに対応する書き込みコマンドまたは前記第１データストリームに対応する読み取りコマンドであり、
   前記第３コマンドは、前記第２データストリームに対応する書き込みコマンドまたは前記第２データストリームに対応する読み取りコマンドであり、
   前記第３コマンドを受信する直前に、前記メモリコントローラから受信されるコマンドは、ＬＰＤＤＲ５でのＣＡＳコマンドではない、請求項３に記載の方法。
5. 第１所要時間区間は、第２所要時間区間よりも前記第１コマンドに対応する時間区間だけ短く、前記第１所要時間区間は、前記第３コマンドを受信する時点から前記第２データストリームの処理が完了される時点までを示し、第２所要時間区間は、前記第１コマンドを受信する時点から前記第１データストリームの処理が完了される時点までを示す、請求項３に記載の方法。
6. 前記準備時間区間は、順次に第１～第３時間区間を含み、
   前記準備時間区間内で前記データクロック信号のトグリングを準備する段階は、
   前記第１時間区間内で前記データクロック信号をドントケア（ｄｏｎ’ｔ ｃａｒｅ）の状態に維持する段階と、
   前記第２時間区間内で前記データクロック信号を一定の論理状態に維持する段階と、
   前記第３時間区間内で、前記データクロック信号を前記基準周波数以下の周波数でプレトグリングする段階と、を含む、請求項１乃至５のいずれか一項に記載の方法。
7. 前記基準周波数でトグリングする前記データクロック信号に基づいて前記第１データストリームを処理する段階は、
   第４時間区間内で前記基準周波数で前記データクロック信号をトグリングした後、前記トグリングするデータクロック信号に基づいて前記第１データストリームを処理する段階を含み、
   前記基準周波数でトグリングする前記データクロック信号および前記定義された第１クロック区間に基づいて前記第２データストリームを処理する段階は、
   第５時間区間内で前記基準周波数で前記データクロック信号をトグリングした後、前記トグリングするデータクロック信号に基づいて前記第２データストリームを処理する段階を含む、請求項１乃至６のいずれか一項に記載の方法。
8. 前記データクロック信号のトグリングは、前記第１データストリームを処理する時点から前記第２データストリームを処理する時点まで維持される、請求項１乃至７のいずれか一項に記載の方法。
9. 前記基準周波数でトグリングする前記データクロック信号に基づいて前記第１データストリームを処理する段階は、
   前記データクロック信号に基づいてフォー・フェイズ・クロック（four-phase clock）を生成する段階と、前記フォー・フェイズ・クロックは、第１～第４フェイズ・クロックを含み、
   前記第１フェイズ・クロックに基づいて前記第１データストリームの第１データを処理する段階と、
   前記第２フェイズ・クロックに基づいて前記第１データストリームの第２データを処理する段階と、
   前記第３フェイズ・クロックに基づいて前記第１データストリームの第３データを処理する段階と、
   前記第４フェイズ・クロックに基づいて前記第１データストリームの第４データを処理する段階と、を含む、請求項１乃至８のいずれか一項に記載の方法。
10. 前記基準周波数でトグリングする前記データクロック信号および前記定義される第１クロック区間に基づいて前記第２データストリームを処理する段階は、
    前記第１フェイズ・クロックに基づいて前記第２データストリームの第５データを処理する段階と、
    前記第２フェイズ・クロックに基づいて前記第２データストリームの第６データを処理する段階と、
    前記第３フェイズ・クロックに基づいて前記第２データストリームの第７データを処理する段階と、
    前記第４フェイズ・クロックに基づいて前記第２データストリームの第８データを処理する段階と、を含み、
    前記第１～第４フェイズ・クロックのトグリングは、前記第１データストリームを処理する時点から前記第２データストリームを処理する時点まで維持される、請求項９に記載の方法。
11. 前記メモリ装置は、第１メモリランクおよび第２メモリランクを含み、
    前記基準周波数でトグリングする前記データクロック信号に基づいて前記第１データストリームを処理する段階は、
    前記第１データストリームを前記第１メモリランクに書き込むか、または前記第１メモリランクに格納された前記第１データストリームを読み取る段階を含み、
    前記基準周波数でトグリングする前記データクロック信号および前記定義される第１クロック区間に基づいて前記第２データストリームを処理する段階は、
    前記第２データストリームを前記第２メモリランクに書き込むか、または前記第２メモリランクに格納された前記第２データストリームを読み取る段階を含む、請求項１乃至１０のいずれか一項に記載の方法。
12. 前記メモリコントローラから第１コマンドを受信する段階は、
    前記第１コマンドを受信した直後、前記メモリコントローラから前記第１データストリームの処理のための第２コマンドを受信する段階と、
    前記第２コマンドを受信した後、前記第１データストリームの処理が完了される前に、前記メモリコントローラから前記第２データストリームの処理のための第３コマンドを受信する段階と、を含む、請求項１１に記載の方法。
13. メモリコントローラと通信するメモリ装置の動作方法であって、
    前記メモリコントローラから第１コマンドおよび第２コマンドを受信する過程として、前記第１コマンドはモードレジスタの設定情報を含み、前記第２コマンドはデータクロック信号の同期の開始（initiation）を示す段階と、
    前記モードレジスタの設定情報に基づいてモードレジスタの設定を変更する段階と、
    準備時間区間内で前記データクロック信号のトグリング（toggling）を準備する段階と、
    基準周波数でトグリングする前記データクロック信号に基づいて、第１データストリームを処理する段階と、
    前記基準周波数でトグリングする前記データクロック信号及びに前記変更されるモードレジスタの設定に基づいて、第２データストリームを処理する過程として前記データクロック信号は基準回数でトグリングする段階と、
    を含む、方法。
14. 前記モードレジスタの設定情報に基づいて前記モードレジスタの設定を変更する段階は、
    前記第１コマンドをデコーディングし、前記モードレジスタの設定情報を獲得する段階と、
    前記モードレジスタの設定情報に基づいて、前記同期に関して前記データクロック信号がトグリングする回数を前記基準回数に決定する段階と、を含み、
    前記基準回数は、ＬＰＤＤＲ５（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ５）によって定義されるデータクロック信号がトグリングする回数よりも大きい、請求項１３に記載の方法。
15. 前記メモリコントローラから第１コマンドおよび第２コマンドを受信する段階は、
    前記メモリコントローラから前記第１コマンドを受信する段階と、
    前記第１コマンドを受信した後、前記メモリコントローラから前記第２コマンドを受信する段階と、
    前記第２コマンドを受信した直後、前記メモリコントローラから前記第１データストリームの処理のための第３コマンドを受信する段階と、
    前記第３コマンドを受信した後、前記メモリコントローラから前記第２データストリームの処理のための第４コマンドを受信する段階と、を含む、請求項１３又は１４に記載の方法。
16. 前記第２コマンドは、ＬＰＤＤＲ５でのＣＡＳ（Column Address Strobe）コマンドであり、
    前記第３コマンドは、前記第１データストリームに対応する書き込みコマンドまたは前記第１データストリームに対応する読み取りコマンドであり、
    前記第４コマンドは、前記第２データストリームに対応する書き込みコマンドまたは前記第２データストリームに対応する読み取りコマンドであり、
    前記第４コマンドを受信する直前に、前記メモリコントローラから受信されるコマンドは、ＬＰＤＤＲ５でのＣＡＳコマンドではない、請求項１５に記載の方法。
17. 第１所要時間区間は、第２所要時間区間よりも前記第２コマンドに対応する時間区間だけ短く、前記第１所要時間区間は、前記第４コマンドを受信する時点から前記第２データストリームの処理が完了される時点までを示し、第２所要時間区間は、前記第２コマンドを受信する時点から前記第１データストリームの処理が完了される時点までを示す、請求項１５に記載の方法。
18. 前記準備時間区間は、順次に第１～第３時間区間を含み、
    前記準備時間区間内で前記データクロック信号のトグリングを準備する段階は、
    前記第１時間区間内で前記データクロック信号をドントケア（ｄｏｎ’ｔ ｃａｒｅ）状態に維持する段階と、
    前記第２時間区間内で前記データクロック信号を一定の論理状態に維持する段階と、
    前記第３時間区間内で前記データクロック信号を前記基準周波数以下の周波数でプレトグリングする段階と、を含む、請求項１３乃至１７のいずれか一項に記載の方法。
19. 前記メモリ装置は、第１メモリランクおよび第２メモリランクを含み、
    前記基準周波数でトグリングする前記データクロック信号に基づいて前記第１データストリームを処理する段階は、
    前記第１データストリームを前記第１メモリランクに書き込むか、または前記第１メモリランクに格納された前記第１データストリームを読み取る段階を含み、
    前記基準周波数でトグリングする前記データクロック信号および前記モードレジスタの設定情報に基づいて前記第２データストリームを処理する段階は、
    前記第２データストリームを前記第２メモリランクに書き込むか、または前記第２メモリランクに格納された前記第２データストリームを読み取る段階を含み、
    前記メモリコントローラから第１コマンドおよび第２コマンドを受信する段階は、
    前記メモリコントローラから前記第１コマンドを受信する段階と、
    前記第１コマンドを受信した後、前記メモリコントローラから前記第２コマンドを受信する段階と、
    前記第２コマンドを受信した直後、前記メモリコントローラから前記第１データストリームの処理のための第３コマンドを受信する段階と、
    前記第３コマンドを受信した後、前記第１データストリームの処理が完了される前に、前記メモリコントローラから前記第２データストリームの処理のための第４コマンドを受信する段階と、を含む、請求項１３乃至１８のいずれか一項に記載の方法。
20. メモリ装置および前記メモリ装置を制御するメモリコントローラを含む電子装置の動作方法であって、
    前記メモリコントローラにより、第１処理コマンドと第２処理コマンドとの間の処理間隔が基準間隔よりも短いか否かを決定する段階と、
    前記メモリコントローラにより、前記処理間隔が前記基準間隔よりも短いと決定されると、データクロック信号の同期を拡張する拡張コマンドを生成する段階と、
    前記メモリ装置により、前記拡張コマンドに基づいて準備時間区間内で前記データクロック信号のトグリング（toggling）を準備する段階と、
    前記メモリ装置により、基準周波数でトグリングする前記データクロック信号に基づいて前記第１処理コマンドに対応する第１データストリームを処理する段階と、
    前記メモリ装置により、前記基準周波数でトグリングする前記データクロック信号に基づいて前記第２処理コマンドに対応する第２データストリームを処理する過程として、前記データクロック信号の前記同期は、前記拡張コマンドに基づいて拡張される段階と、を含む、方法。

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