TW202236099A - 與記憶體控制器進行通訊的記憶體元件的操作方法、以及包括其之電子元件的操作方法 - Google Patents

與記憶體控制器進行通訊的記憶體元件的操作方法、以及包括其之電子元件的操作方法 Download PDF

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Abstract

揭露一種與記憶體控制器進行通訊的記憶體元件的操作方法，所述操作方法包括：自記憶體控制器接收第一命令，所述第一命令指示資料時脈訊號的同步的啟動且定義與所述同步對應的時脈部分；在準備時間週期期間準備資料時脈訊號的雙態觸變；基於資料時脈訊號以參考頻率雙態觸變而處理第一資料流；以及基於資料時脈以參考頻率雙態觸變且延伸達所定義的第一時脈部分的週期而處理第二資料流。

Description

用於延伸資料時脈訊號同步之記憶體元件操作方法以及包括其之電子元件操作方法
本文中闡述的本揭露的實施例是有關於一種記憶體元件的操作方法，且更具體而言是有關於一種用於延伸資料時脈訊號的同步之記憶體元件的操作方法以及包括所述記憶體元件之電子元件的操作方法。 [相關申請案的交叉參考]
本非臨時專利申請案基於35 U.S.C. § 119主張於2021年3月9日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0030656號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
記憶體元件可包括用於產生、處理或儲存資料的各種電路。舉例而言，記憶體元件可包括用於基於電性訊號（例如命令、位址、時脈訊號、資料時脈訊號及資料）儲存或輸出資料的各種電路。資料時脈訊號可直接涉及儲存或輸出資料，且資料時脈訊號的頻率可高於時脈訊號的頻率。
隨著記憶體元件中欲處理的資料量增加，資料時脈訊號的頻率可增大，進而導致記憶體元件的功耗增加。為降低功耗，記憶體元件可選擇性地啟用資料時脈訊號的同步。當資料處理已完成時，禁用資料時脈訊號的同步，且為處理下一資料，記憶體元件再次啟用資料時脈訊號的同步。然而，由於再次啟用資料時脈訊號的同步需要時間，因此下一資料處理被延遲。
本揭露的至少一個實施例提供用於延伸資料時脈訊號的同步之記憶體元件的操作方法以及包括所述記憶體元件之電子元件的操作方法。
根據實施例，一種與記憶體控制器進行通訊的記憶體元件的操作方法包括：自所述記憶體控制器接收第一命令，所述第一命令指示資料時脈訊號的同步的啟動且定義與所述同步對應的時脈部分；在準備時間週期期間準備所述資料時脈訊號的雙態觸變；基於所述資料時脈訊號以參考頻率雙態觸變而處理第一資料流；以及基於所述資料時脈訊號以所述參考頻率雙態觸變且延伸達所定義的所述時脈部分的週期而處理第二資料流。
根據實施例，一種與記憶體控制器進行通訊的記憶體元件的操作方法包括：自所述記憶體控制器接收第一命令及第二命令，所述第一命令包括模式暫存器設定資訊，且所述第二命令指示資料時脈訊號的同步的啟動；基於所述模式暫存器設定資訊改變模式暫存器的設定；在準備時間週期期間準備所述資料時脈訊號的雙態觸變；基於所述資料時脈訊號以參考頻率雙態觸變而處理第一資料流；以及基於所述資料時脈訊號以所述參考頻率雙態觸變且根據經改變的所述設定的參考循環計數延伸而處理第二資料流。
根據實施例，一種包括記憶體元件及控制所述記憶體元件的記憶體控制器的電子元件的操作方法包括：由所述記憶體控制器提供用於延伸資料時脈訊號的同步的命令；由所述記憶體元件在準備時間週期期間準備所述資料時脈訊號的雙態觸變；由所述記憶體元件基於所述資料時脈訊號以參考頻率雙態觸變而處理第一資料流；以及由所述記憶體元件基於所述資料時脈訊號以所述參考頻率雙態觸變而處理第二資料流，且所述資料時脈訊號的所述同步是基於所述命令延伸。
根據實施例，一種包括記憶體元件及控制所述記憶體元件的記憶體控制器的電子元件的操作方法包括：由所述記憶體控制器判斷第一處理命令與第二處理命令之間的處理間隔是否短於參考間隔；當判斷出所述處理間隔短於所述參考間隔時，由所述記憶體控制器產生用於延伸資料時脈訊號的同步的延伸命令；由所述記憶體元件基於所述延伸命令在準備時間週期期間準備所述資料時脈訊號的雙態觸變；由所述記憶體元件基於所述資料時脈訊號以參考頻率雙態觸變而處理與所述第一處理命令對應的第一資料流；以及由所述記憶體元件基於所述資料時脈訊號以所述參考頻率雙態觸變而處理與所述第二處理命令對應的第二資料流，且所述資料時脈訊號的所述同步是基於所述延伸命令延伸。
以下將詳細且清楚地闡述本揭露的實施例，以至使熟習此項技術者可實施本揭露。為便於說明，以下藉由使用相同或類似的參考編號來表述類似的組件。
圖1是示出根據本揭露實施例的電子元件的方塊圖。參照圖1，電子元件10包括記憶體控制器100（例如，控制電路）及記憶體元件200。電子元件10可為儲存資料或輸出所儲存資料的元件。舉例而言，電子元件10可用於在以下元件中儲存資料：電腦、平板電腦、膝上型電腦、上網本電腦（netbook computer）、個人數位助理（personal digital assistant，PDA）、行動計算元件、智慧型手機及網際網路家用電器。
記憶體控制器100可與記憶體元件200進行通訊。記憶體控制器100可控制記憶體元件200。記憶體控制器100可將資料儲存於記憶體元件200中或者可讀取儲存於記憶體元件200中的資料。記憶體控制器100可包括命令產生器110（例如，電路）。命令產生器110可產生命令CMD。
記憶體控制器100可產生命令CMD、位址ADD、時脈訊號CK及資料時脈訊號WCK。記憶體控制器100可將命令CMD、位址ADD、時脈訊號CK及資料時脈訊號WCK輸出至記憶體元件200。記憶體控制器100可向記憶體元件200輸出資料或者可自記憶體元件200接收資料。
記憶體元件200可自記憶體控制器100接收命令CMD、位址ADD、時脈訊號CK及資料時脈訊號WCK。記憶體元件200可向記憶體控制器100輸出資料或者可自記憶體控制器100接收資料。亦即，記憶體元件200可為儲存資料的元件。舉例而言，記憶體元件200可為揮發性記憶體，例如動態隨機存取記憶體（dynamic random access memory，DRAM）、同步動態隨機存取記憶體（synchronous DRAM，SDRAM）或靜態隨機存取記憶體（static random access memory，SRAM），但本揭露並非僅限於此。
記憶體元件200可包括同步電路220。同步電路220可控制資料時脈訊號WCK的同步。資料時脈訊號WCK的同步可意指資料時脈訊號WCK出於讀取或寫入資料的目的而在與時脈訊號CK同步的定時處雙態觸變。雙態觸變可意指邏輯狀態自低（low，L）轉變至高（high，H）或自高轉變至低。
命令CMD可為指示欲由記憶體元件200實行的操作的訊號。舉例而言，命令CMD可包括讀取、寫入、再新、預先充電、模式暫存器、行位址選通（column address strobe）CAS、取消選擇DES等，但本揭露並非僅限於此。舉例而言，命令CMD可依據應用於記憶體元件200的規範而有所變化。
在實施例中，作為伴隨於讀取命令或寫入命令之前的命令的CAS可為用於啟動低功率雙倍資料速率5（Low Power Double Data Rate 5，LPDDR5）中的資料時脈訊號WCK的同步的命令。在實施例中，DES可為指示記憶體元件200不實行操作的命令。
在實施例中，記憶體控制器100可經由包括多個命令引腳的命令/位址匯流排（即，CA匯流排）而與記憶體元件200連接。記憶體控制器100可向CA匯流排的所述多個命令引腳輸出命令/位址訊號（在下文中被稱為「CA」），且CA的組合可對應於命令CMD或位址ADD。記憶體元件200可基於經由所述多個命令引腳接收的CA及命令真值表（command truth table）來確定命令CMD。
在實施例中，命令產生器110產生由使用者定義的命令。在實施例中，命令產生器110產生用於改變記憶體元件200的設定（例如，模式暫存器設定）的命令。此將參照圖2進行更詳細地闡述。
位址ADD可為指示記憶體元件200的欲實行操作的記憶體階層（memory rank）、記憶體組（memory bank）、記憶體胞元等的位置的訊號。舉例而言，位址ADD可包括所選擇的記憶體階層中的記憶體組的記憶體胞元的列位址及行位址。
時脈訊號CK可為週期性雙態觸變的訊號。舉例而言，時脈訊號CK可為具有週期性地重複的邏輯高位準及邏輯低位準的電性訊號。時脈訊號CK可用於確定作為與記憶體元件200或記憶體元件200的內部操作通訊的參考的定時。在實施例中，時脈訊號CK包括互補時脈訊號CK_t及CK_c。
資料時脈訊號WCK可為用於讀取或寫入資料的訊號。資料時脈訊號WCK的頻率可高於時脈訊號CK的頻率。舉例而言，資料時脈訊號WCK可為用於資料處理的以高頻率雙態觸變的訊號。在實施例中，資料時脈訊號WCK包括互補時脈訊號WCK_t及WCK_c。
在實施例中，為降低記憶體元件200的功耗，同步電路220僅在自記憶體控制器100接收到請求時臨時實行資料時脈訊號WCK的同步。在經過給定時間週期之後，可禁用資料時脈訊號WCK的同步。在需要處理下一資料的情形中，同步電路220可依據記憶體控制器100的請求再次實行資料時脈訊號WCK的同步。此將參照圖3進行更詳細地闡述。
在實施例中，記憶體控制器100與記憶體元件200彼此交換資料。舉例而言，當命令CMD是寫入命令時，記憶體控制器100可向記憶體元件200輸出資料。舉例而言，當命令CMD是讀取命令時，記憶體控制器100可自記憶體元件200接收資料。資料可為電腦程式或應用的至少一部分或者可為使用者資料（例如影像、視訊、語音或文本）的至少一部分。
在實施例中，記憶體控制器100與記憶體元件200之間的通訊可符合LPDDR5中定義的規範。
圖2是示出根據本揭露實施例的圖1所示記憶體控制器的方塊圖。參照圖1及圖2，記憶體控制器100可與主機及記憶體元件200進行通訊。舉例而言，記憶體控制器100可將命令CMD、位址ADD、時脈訊號CK及資料時脈訊號WCK輸出至記憶體元件200且可與記憶體元件200進行通訊。
記憶體控制器100可包括命令產生器110、模式暫存器設定模組111（例如，電路）、位址產生器112（例如，電路）、CMD/ADD發射器113、時脈產生器120（例如，訊號產生器）、CK發射器121、WCK發射器122、寫入資料佇列130、寫入資料發射器131、讀取資料接收器132、讀取資料佇列133、主機介面140（例如，介面電路）及匯流排150。
命令產生器110可產生命令CMD。命令產生器110可將命令CMD輸出至CMD/ADD發射器113。
在實施例中，命令產生器110基於與主機的通訊產生由使用者定義的延長行位址選通（column address strobe lengthened）CASL並輸出包括CASL的命令CMD。在啟動資料時脈訊號WCK的同步方面，CASL可為與CAS相似的命令，但獨立於CAS定義以延伸資料時脈訊號WCK的同步。將一同參照圖5及圖6更詳細地闡述CASL。
在實施例中，命令產生器110自模式暫存器設定模組111接收模式暫存器設定資訊MRS。命令產生器110可輸出包括模式暫存器設定資訊MRS的命令CMD。模式暫存器設定資訊MRS可為用於改變記憶體元件200的模式暫存器設定的資訊。將一同參照圖7及圖8更詳細地闡述模式暫存器設定資訊MRS。
模式暫存器設定模組111可基於與主機的通訊產生由使用者定義的模式暫存器設定資訊MRS。模式暫存器設定模組111可將模式暫存器設定資訊MRS輸出至命令產生器110。
位址產生器112可產生位址ADD。位址產生器112可將位址ADD輸出至CMD/ADD發射器113。CMD/ADD發射器113可自命令產生器110接收命令CMD。CMD/ADD發射器113可自位址產生器112接收位址ADD。CMD/ADD發射器113可將命令CMD及位址ADD輸出至記憶體元件200。
時脈產生器120可產生時脈訊號CK及資料時脈訊號WCK。時脈產生器120可將時脈訊號CK輸出至CK發射器121。時脈產生器120可將資料時脈訊號WCK輸出至WCK發射器122。CK發射器121可將時脈訊號CK輸出至記憶體元件200。WCK發射器122可將資料時脈訊號WCK輸出至記憶體元件200。
寫入資料佇列130可儲存欲寫入於記憶體元件200中的資料。舉例而言，儲存於寫入資料佇列130中的資料可為自主機提供的資料。寫入資料佇列130可將資料輸出至寫入資料發射器131。寫入資料發射器131可將資料輸出至記憶體元件200。舉例而言，寫入資料發射器131可向記憶體元件200輸出用於寫入操作的資料訊號DQ及資料遮罩反相訊號（data mask inversion signal）DMI。資料訊號DQ可為指示資料的實際資訊的訊號。資料遮罩反相訊號DMI可為用於資料遮罩及資料匯流排反相的訊號。
讀取資料接收器132可自記憶體元件200接收資料。舉例而言，讀取資料接收器132可自記憶體元件200接收用於讀取操作的資料訊號DQ及資料遮罩反相訊號DMI。讀取資料接收器132可將資料輸出至讀取資料佇列133。讀取資料佇列133可儲存自記憶體元件200讀取的資料。讀取資料佇列133可向主機提供與主機的請求（例如，讀取請求）對應的資料。
主機介面140可與主機進行通訊。主機介面140可自主機接收模式暫存器設定資訊MRS以及CASL且可將模式暫存器設定資訊MRS以及CASL輸出至命令產生器110。主機介面140可自主機接收用於寫入操作的資料且可將所述資料輸出至寫入資料佇列130。主機介面140可自讀取資料佇列133接收與讀取操作相關聯的資料且可將所述資料輸出至主機。
匯流排150可對命令產生器110、模式暫存器設定模組111、位址產生器112、CMD/ADD發射器113、時脈產生器120、CK發射器121、WCK發射器122、寫入資料佇列130、寫入資料發射器131、讀取資料接收器132、讀取資料佇列133及主機介面140進行電性連接。
圖3是示出根據本揭露實施例的圖1所示記憶體元件的方塊圖。參照圖1及圖3，記憶體元件200可與記憶體控制器100進行通訊。舉例而言，記憶體元件200可自記憶體控制器100接收命令CMD、位址ADD、時脈訊號CK及資料時脈訊號WCK且可與記憶體控制器100進行通訊。
記憶體元件200包括CMD/ADD接收器210、CMD/ADD電路211、模式暫存器212、列解碼器213（例如，解碼器電路）、行解碼器214（例如，解碼器電路）、同步電路220、CK接收器221、WCK接收器222、內部時脈電路223、輸入/輸出（input/output，I/O）控制電路230、寫入資料接收器231、讀取資料發射器232及多個記憶體階層240。
CMD/ADD接收器210可經由CA匯流排自記憶體控制器100接收命令CMD及位址ADD。CMD/ADD接收器210可自CK接收器221接收時脈訊號CK。CMD/ADD接收器210可將命令CMD及位址ADD輸出至CMD/ADD電路211。
CMD/ADD電路211可包括CMD解碼器（例如，解碼器電路）及ADD解多工器。CMD解碼器可對命令CMD進行解碼。ADD解多工器可對位址ADD進行解多工。CMD/ADD電路211可基於CMD解碼器的解碼結果來控制模式暫存器212。
在實施例中，當命令CMD被CMD解碼器確定為CAS時，CMD/ADD電路211控制模式暫存器212或同步電路220啟動同步。在實施例中，當CMD解碼器的解碼結果指示命令CMD包括模式暫存器設定資訊MRS時，CMD/ADD電路211改變模式暫存器212的設定。
CMD/ADD電路211可基於ADD解多工器的解多工結果來控制列解碼器213及行解碼器214。舉例而言，ADD解多工器可對位址ADD進行解多工以獲得列位址及行位址。CMD/ADD電路211可將列位址輸出至列解碼器213。CMD/ADD電路211可將行位址輸出至行解碼器214。
模式暫存器212可與CMD/ADD電路211連接。在實施例中，可基於由CMD/ADD電路211解碼的模式暫存器設定資訊MRS改變模式暫存器212的設定。在實施例中，模式暫存器212在CMD/ADD電路211的控制下向同步電路220輸出同步啟動訊號SYI。同步啟動訊號SYI可為觸發資料時脈訊號WCK的同步的訊號。
列解碼器213可連接至所述多個記憶體階層240。行解碼器214可連接至所述多個記憶體階層240。所述多個記憶體階層240中的記憶體胞元的位置可由列解碼器213及行解碼器214指定。舉例而言，列解碼器213可基於列位址指定記憶體階層的列，且行解碼器214可基於行位址指定記憶體階層的行。
CK接收器221可自記憶體控制器100接收時脈訊號CK。CK接收器221可將時脈訊號CK輸出至CMD/ADD接收器210及同步電路220。時脈訊號CK可提供在記憶體元件200的整體操作中作為參考的定時。
WCK接收器222可自記憶體控制器100接收資料時脈訊號WCK。WCK接收器222可將資料時脈訊號WCK輸出至同步電路220。
同步電路220可自模式暫存器212接收同步啟動訊號SYI。同步電路220可自CK接收器221接收時脈訊號CK。同步電路220可自WCK接收器222接收資料時脈訊號WCK。因應於同步啟動訊號SYI，同步電路220可基於時脈訊號CK實行資料時脈訊號WCK的同步。同步電路220可向內部時脈電路223輸出同步資料時脈訊號SWCK。
資料時脈訊號WCK的同步可意指將定時與時脈訊號CK相匹配且容許資料時脈訊號WCK以參考頻率雙態觸變，使得資料在記憶體元件200內被處理。參考頻率可為正常狀態下資料時脈訊號WCK的頻率，所述頻率被確定為以位元為單位讀取或寫入資料。參考頻率可高於時脈訊號CK的頻率。將一同參照圖4A至圖4C更詳細地闡述資料時脈訊號WCK的同步。
內部時脈電路223可自同步電路220接收同步資料時脈訊號SWCK。內部時脈電路223可基於同步資料時脈訊號SWCK向I/O控制電路230輸出內部時脈訊號。內部時脈訊號可用於I/O控制電路230中的讀取操作及寫入操作。在實施例中，內部時脈電路223包括四相轉換器（four-phase converter）。將一同參照圖12A及圖12B更詳細地闡述四相轉換器。
I/O控制電路230可與寫入資料接收器231、讀取資料發射器232、內部時脈電路223及所述多個記憶體階層240連接。I/O控制電路230可為控制所述多個記憶體階層240的讀取操作及寫入操作的電路。舉例而言，I/O控制電路230可自寫入資料接收器231接收資料。I/O控制電路230可經由寫入驅動器向記憶體階層240輸出資料。舉例而言，I/O控制電路230可經由感測放大器自記憶體階層240接收資料。I/O控制電路230可將資料輸出至讀取資料發射器232。
所述多個記憶體階層240中的每一者可與列解碼器213、對應的行解碼器214、以及對應的寫入驅動器及對應的感測放大器連接。所述多個記憶體階層240中的每一者可包括多個記憶體組。所述多個記憶體組中的每一者可包括多個記憶體胞元。所述多個記憶體胞元中的每一者可具有列位址及行位址，且可以邏輯高或邏輯低的形式儲存資料。將一同參照圖10、圖11A及圖11B更詳細地闡述如何在所述多個記憶體階層240中處理資料。
圖4A至圖4C是示出根據本揭露實施例的圖3所示資料時脈訊號的同步的時序圖。為更佳地理解本發明，將參照圖4A至圖4C闡述資料時脈訊號的同步未被延伸的情形，且將參照圖5至圖16闡述資料時脈訊號的同步被延伸的情形。
圖4A闡述依據CAS及寫入命令處理資料流的方法。參照圖4A，藉由實例示出CK_t、CK_c、CS、CA、CMD、WCK_t、WCK_c、DQ及DMI的波形。在圖4A中，水平軸線表示時間。CK_t及CK_c可對應於圖3所示時脈CK。命令/位址訊號CA可對應於圖3所示命令CMD及位址ADD。晶片選擇訊號CS可為用於起動CA的訊號。可基於CA的命令真值表來確定CMD。WCK_t及WCK_c可對應於圖3所述資料時脈訊號WCK。DQ及DMI可對應於圖3所示資料（例如，用於寫入操作的DQ及DMI）。為提供對本揭露的更佳理解，將參照圖3及圖4A闡述圖4A所示時序圖。
在時間tp1處，記憶體元件200偵測時脈訊號CK的雙態觸變。舉例而言，記憶體元件200可偵測CK_t自邏輯低至邏輯高的轉變及/或CK_c自邏輯高至邏輯低的轉變。記憶體元件200可因應於時脈訊號CK的雙態觸變來確定CA。與所確定的CA對應的命令CMD可為CAS。在時間tp1處，WCK_t、WCK_c、DQ及DMI可處於無關狀態（don’t care state）。
記憶體元件200因應於被確定為CAS的命令CMD而啟動資料時脈訊號WCK的同步。舉例而言，時間tp1可為時間週期tWCK_SYNC的起始點，所述時間週期tWCK_SYNC指示與資料時脈訊號WCK的同步相關聯的週期。舉例而言，時間tp1可為準備時間週期tSYNC_Prepare的起始點，準備時間週期tSYNC_Prepare指示準備資料時脈訊號WCK的同步的週期。
在實施例中，在接收到CAS之後，記憶體元件200可立即接收與寫入對應的命令CMD。舉例而言，記憶體元件200可依序接收與寫入對應的CAS與命令CMD。在實施例中，可依據應用於記憶體元件200的規範提前確定自應用與寫入對應的命令時至處理資料DQ及DMI時的時間週期。
在時間tp2處，當確定出CAS時，記憶體元件200確定出自時間tp1起經過時間週期tENL。時間週期tENL可指示資料時脈訊號WCK處於無關狀態的週期。記憶體元件200可自時間tp2起將資料時脈訊號WCK維持於給定邏輯狀態。舉例而言，記憶體元件200可將WCK_t維持於邏輯低且可將WCK_c維持於邏輯高。
在時間tp3處，當資料時脈訊號WCK維持於給定邏輯狀態時，記憶體元件200確定出自時間tp2起經過時間週期tPRE_Static。時間週期tPRE_Static可指示資料時脈訊號WCK維持於給定邏輯狀態的週期。記憶體元件200可在時間tp3之後實行資料時脈訊號WCK的預先雙態觸變。預先雙態觸變可意指資料時脈訊號WCK以較參考頻率低的頻率雙態觸變。舉例而言，記憶體元件200可容許資料時脈訊號WCK在自時間tp3起的時間週期tPRE_Toggle期間以較參考頻率低兩倍的頻率雙態觸變。然而，本揭露並非僅限於此。舉例而言，根據實施例，記憶體元件200容許資料時脈訊號WCK在時間週期tPRE_Toggle中以參考頻率雙態觸變。
在時間tp4處，當資料時脈訊號WCK以較參考頻率低的頻率預先雙態觸變時，記憶體元件200確定出自時間tp3起經過時間週期tPRE_Toggle。時間週期tPRE_Toggle可指示資料時脈訊號WCK以較參考頻率低的頻率預先雙態觸變的週期。在實施例中，記憶體元件200容許資料時脈訊號WCK在時間tp4之後以參考頻率雙態觸變。作為用於以位元為單位讀取或寫入資料的頻率的參考頻率可為正常狀態下資料時脈訊號WCK的頻率。舉例而言，參考頻率可對應於DQ的頻率。
在時間tpd1處，記憶體元件200可啟動資料流的處理。資料流可指示與有效資料對應的一組DQ。舉例而言，記憶體元件200可自時間tpd1起基於資料時脈訊號WCK儲存DQ。
在實施例中，當自時間tp4起經過時間週期tDQI時，記憶體元件200自時間tpd1起處理資料流。時間週期tDQI可為被設定成應對異常操作（例如，資料時脈訊號WCK的頻率尚未收斂至參考頻率的情況）的裕度。在實施例中，時間週期tDQI被省略或者可被減少或增加。
在時間tpd2處，記憶體元件200完成資料流的處理。在時間tpd2之後雙態觸變的資料時脈訊號WCK可與資料流的處理無關。在不需要處理另一資料流的情形中，時間tpd2之後的資料時脈訊號WCK的雙態觸變可能會導致不必要的功耗。
在時間tp5處，記憶體元件200可禁用資料時脈訊號WCK的同步。禁用同步可意指資料時脈訊號WCK不雙態觸變或者資料時脈訊號WCK處於無關狀態而未解決時脈訊號CK的偏斜（skew）。在時間tp5之後，由於資料時脈訊號WCK的同步被禁止，因此可降低記憶體元件200的功耗。在電源供應器受限的行動元件的情形中，當不需要資料處理時，禁用資料時脈訊號WCK的同步對於電源管理可為有用的。
在實施例中，資料時脈訊號WCK的同步被禁用的時間tp5可被確定為自資料時脈訊號WCK雙態觸變的時間tp4起經過時間週期tWCK_Toggle的時間。時間週期tWCK_Toggle可符合記憶體元件200的模式暫存器212中的設定。時間tp5可為時間週期tWCK_SYNC的結束點。
如上所述，參照圖4A闡述與CAS及寫入命令對應的資料時脈訊號WCK的同步。與資料時脈訊號WCK的同步相關聯的時間週期tWCK_SYNC可為自tp1至tp5的時間週期。時間週期tWCK_SYNC可包括準備時間週期tSYNC_Prepare及時間週期tWCK_Toggle。準備時間週期tSYNC_Prepare可包括時間週期tENL、時間週期tPRE_Static及時間週期tPRE_Toggle。時間週期tWCK_Toggle可指示資料時脈訊號WCK以參考頻率雙態觸變的週期。在自作為時間週期tWCK_Toggle的起始點的時間tp4起經過時間週期tDQI之後，可處理資料流。
圖4B闡述依據CAS及讀取命令處理資料流的方法。參照圖4B，藉由實例示出CK_t、CK_c、CS、CA、CMD、WCK_t、WCK_c、DQ及DMI的波形。在圖4B中，水平軸線表示時間。在每一波形中，記憶體元件200的含義及對應關係相似於參照圖4A闡述的那些含義及對應關係，且因此將省略附加的說明以避免冗餘。將參照圖3及圖4B闡述圖4B所示時序圖。
即使是在處理讀取命令以及寫入命令的情形中，記憶體元件200亦可基於資料時脈訊號WCK的同步來處理資料。舉例而言，記憶體元件200可在準備時間週期tSYNC_Prepare期間準備資料時脈訊號WCK的雙態觸變，且然後可在時間週期tWCK_Toggle內處理資料流。
更詳細而言，基於依序接收的CAS與讀取命令，記憶體元件200可在時間週期tENL期間將資料時脈訊號WCK維持於無關狀態，可在時間週期tPRE_Static期間將資料時脈訊號WCK維持於給定邏輯狀態，且可在時間週期tPRE_Toggle期間以較參考頻率低的頻率實行資料時脈訊號WCK的預先雙態觸變。在自作為時間週期tWCK_Toggle的起始點的時間tp4起經過用於裕度的時間週期tDQI之後，記憶體元件200可依據讀取命令輸出資料流。
如上所述，參照圖4A闡述用於在寫入操作中處理資料流的方法，且參照圖4B闡述用於在讀取操作中處理資料流的方法。在資料流被處理之後，可禁用資料時脈訊號WCK的同步，且因此記憶體元件200的功耗可降低。然而，在資料時脈訊號WCK的同步被禁用之後，當接收到另一讀取命令或寫入命令時，記憶體元件200可再次實行資料時脈訊號WCK的同步。此將一同參照圖4C進行更全面地闡述。
圖4C闡述用於處理多個資料流的方法。參照圖4C，藉由實例示出CK_t、CK_c、CMD、WCK_t、WCK_c、DQ及DMI的波形。在圖4C中，水平軸線表示時間。在每一波形中，記憶體元件200的含義及對應關係相似於參照圖4A闡述的那些含義及對應關係，且因此將省略附加的說明以避免冗餘。將參照圖3及圖4C闡述圖4C所示時序圖。
記憶體元件200可處理多個資料流。舉例而言，記憶體元件200可在時間週期1st tWCK_SYNC期間處理第一資料流。此後，記憶體元件200可在時間週期2nd tWCK_SYNC期間處理第二資料流。
時間週期1st tWCK_SYNC可為自tp1至tp5的時間週期。時間tp1可為確定出與第一寫入命令對應的CAS的時間。時間tp5可為第一寫入操作的資料時脈訊號WCK的雙態觸變結束的時間。時間週期1st tWCK_SYNC可包括時間週期1st tValid_Data。時間週期1st tValid_Data可為自確定出與第一資料流相關聯的命令的時間tp1至完成第一資料流的處理的時間tpd2的時間週期。
時間週期1st tWCK_SYNC可包括準備時間週期1st tSYNC_Prepare及時間週期1st tWCK_Toggle。準備時間週期1st tSYNC_Prepare可為自確定出與第一資料流相關聯的命令的時間tp1至資料時脈訊號WCK以參考頻率雙態觸變的時間tp4的時間週期。準備時間週期1st tSYNC_Prepare可包括資料時脈訊號WCK處於無關狀態的時間週期、資料時脈訊號WCK維持於給定邏輯狀態的時間週期以及資料時脈訊號WCK以較參考頻率低的頻率預先雙態觸變的時間週期。
時間週期1st tWCK_Toggle可為自資料時脈訊號WCK以參考頻率雙態觸變的時間tp4至資料時脈訊號WCK的同步被禁用的時間tp5的時間週期。在時間週期1st tWCK_Toggle中，當自時間tp4經過時間週期tDQI時，記憶體元件200可自時間tpd1開始處理第一資料流。在時間tpd2處，記憶體元件200可完成第一資料流的處理。
時間週期2nd tWCK_SYNC可為自tp6至tp10的時間週期。時間tp6可為確定出與第二寫入命令對應的CAS的時間。時間tp10可為第二寫入操作的資料時脈訊號WCK的雙態觸變結束的時間。時間週期2nd tWCK_SYNC可包括時間週期2nd tValid_Data。時間週期2nd tValid_Data可為自確定出與第二資料流相關聯的命令的時間tp6至完成第二資料流的處理的時間tpd4的時間週期。
時間週期2nd tWCK_SYNC可包括準備時間週期2nd tSYNC_Prepare及時間週期2nd tWCK_Toggle。準備時間週期2nd tSYNC_Prepare可為自確定出與第二資料流相關聯的命令的時間tp6至資料時脈訊號WCK以參考頻率雙態觸變的時間tp9的時間週期。準備時間週期2nd tSYNC_Prepare可包括資料時脈訊號WCK處於無關狀態的時間週期、資料時脈訊號WCK維持於給定邏輯狀態的時間週期以及資料時脈訊號WCK以較參考頻率低的頻率預先雙態觸變的時間週期。
時間週期2nd tWCK_Toggle可為自資料時脈訊號WCK以參考頻率雙態觸變的時間tp9至資料時脈訊號WCK的同步被禁用的時間tp10的時間週期。在時間週期2nd tWCK_Toggle中，當自時間tp9起經過時間週期tDQI時，記憶體元件200可自時間tpd3開始處理第二資料流。在時間tpd4處，記憶體元件200可完成第二資料流的處理。
如上所述，在記憶體元件200中，可禁用資料時脈訊號WCK的同步，以在完成資料處理之後降低功耗。然而，在稍後接收到新的寫入命令或新的讀取命令的情形中，記憶體元件200再次實行資料時脈訊號WCK的同步，進而導致資料處理的延遲。因此，需要用於延伸記憶體元件200中的資料時脈訊號WCK的同步的方法。此將一同參照圖5至圖9進行更全面地闡述。
圖5是示出根據本揭露實施例的電子元件的方塊圖。參照圖5，電子元件20包括記憶體控制器100a及記憶體元件200a。記憶體控制器100a包括命令產生器110、位址產生器112、CMD/ADD發射器113、CK發射器121、WCK發射器122、寫入資料發射器131及讀取資料接收器132。記憶體元件200a包括CMD/ADD接收器210、CMD/ADD電路211、模式暫存器212、同步電路220、CK接收器221、WCK接收器222、I/O控制電路230、寫入資料接收器231、讀取資料發射器232及記憶體階層240。電子元件20的較低層階組件相似於參照圖1至圖3闡述的那些組件，且因此將省略附加的說明以避免冗餘。
根據本揭露的實施例，電子元件20基於由使用者定義的CASL延伸資料時脈訊號WCK的同步。CASL可為由使用者定義的命令。CASL可定義指示資料時脈訊號WCK的同步的啟動且與所述同步對應的時脈部分。在實施例中，在CASL中定義的時脈部分長於在LPDDR5的CAS中定義的時脈部分。
根據本揭露的實施例，命令產生器110可包括作為所定義命令的CASL。CASL可自主機提供。為延伸同步，命令產生器110可將CASL輸出至CMD/ADD發射器113。CMD/ADD發射器113可以命令CMD的形式將CASL輸出至CMD/ADD接收器210。CMD/ADD接收器210可將包括CASL的命令CMD輸出至CMD/ADD電路211。CMD/ADD電路211可對命令CMD進行解碼以獲得CASL。CMD/ADD電路211可將CASL輸出至模式暫存器212。
模式暫存器212可自CMD/ADD電路211接收CASL。模式暫存器212可基於CASL確定同步的時脈部分。在此種情形中，所確定的時脈部分可長於與CAS對應的時脈部分。模式暫存器212可向同步電路220輸出同步啟動訊號SYIa。舉例而言，模式暫存器212可因應於接收到CASL而輸出同步啟動訊號SYIa。同步啟動訊號SYIa可包括關於根據CASL的時脈部分的資訊。
同步電路220可自模式暫存器212接收同步啟動訊號SYIa。同步電路220可基於同步啟動訊號SYIa在延伸時脈部分期間實行資料時脈訊號WCK的同步。
圖6是示出根據本揭露實施例的其中圖5中的同步被延伸的資料時脈訊號的時序圖。在圖6中示出在使用CAS的情形中指示同步的時序圖及在使用CASL的情形中指示同步的時序圖。舉例而言，使用CAS的情形可對應於圖1所示記憶體元件200，且使用CASL的情形可對應於圖5所示記憶體元件200a。在圖6中，水平軸線表示時間。在每一波形中，記憶體元件的含義及對應關係相似於參照圖4A闡述的那些含義及對應關係，且因此將省略附加的說明以避免冗餘。
參照與使用CAS的情形相關聯的圖6以及圖1，因應於命令CMD被確定為CAS，記憶體元件200可在準備時間週期tSYNC_Prepare期間準備資料時脈訊號WCK的雙態觸變且可容許資料時脈訊號WCK在時間週期tWCK_Toggle期間雙態觸變。在此種情形中，時間週期tWCK_Toggle可對應於時脈部分。
參照與使用CASL的情形相關聯的圖6以及圖5，因應於命令CMD被確定為CASL，記憶體元件200a在準備時間週期tSYNC_Prepare期間準備資料時脈訊號WCK的雙態觸變且容許資料時脈訊號WCK在時間週期tWCK_Toggle期間雙態觸變。在此種情形中，時間週期tWCK_Toggle對應於CASL中定義的時脈部分。
亦即，在使用CAS的情形中，與時間週期tWCK_Toggle對應的時脈部分可自tp4至tp5。在使用CASL的情形中，與時間週期tWCK_Toggle對應的時脈部分可自tp4至tpa。由於與時間週期tWCK_Toggle對應的時脈部分基於所定義的CASL而被延伸，因此時間週期tWCK_Toggle可被延伸多達自tp5至tpa的時間週期。
圖7是示出根據本揭露實施例的電子元件的方塊圖。參照圖7，電子元件30包括記憶體控制器100b及記憶體元件200b。記憶體控制器100b包括命令產生器110、模式暫存器設定模組111、位址產生器112、CMD/ADD發射器113、CK發射器121、WCK發射器122、寫入資料發射器131及讀取資料接收器132。記憶體元件200b包括CMD/ADD接收器210、CMD/ADD電路211、模式暫存器212、同步電路220、CK接收器221、WCK接收器222、I/O控制電路230、寫入資料接收器231、讀取資料發射器232及記憶體階層240。電子元件30的較低層階組件相似於參照圖1至圖3闡述的那些組件，且因此將省略附加的說明以避免冗餘。
根據本揭露的實施例，電子元件30可藉由基於包括模式暫存器設定資訊MRS的命令改變模式暫存器212的設定來延伸資料時脈訊號WCK的同步。模式暫存器設定資訊MRS可由使用者設定。在實施例中，模式暫存器設定資訊MRS包括資料時脈訊號WCK的參考循環計數（或數目）。參考循環計數（或數目）可指示資料時脈訊號WCK在資料時脈訊號WCK的同步中雙態觸變的次數。舉例而言，作為由使用者定義的次數的參考循環計數（或數目）可大於在模式暫存器212中定義的資料時脈訊號WCK雙態觸變的次數。
根據本揭露的實施例，模式暫存器設定模組111可確定模式暫存器設定資訊MRS。作為另外一種選擇，模式暫存器設定資訊MRS可自主機接收。模式暫存器設定模組111可將模式暫存器設定資訊MRS輸出至命令產生器110。命令產生器110可將模式暫存器設定資訊MRS輸出至CMD/ADD發射器113。CMD/ADD發射器113可將包括模式暫存器設定資訊MRS的命令CMD輸出至CMD/ADD接收器210。CMD/ADD接收器210可將包括模式暫存器設定資訊MRS的命令CMD輸出至CMD/ADD電路211。CMD/ADD電路211可對命令CMD進行解碼以獲得模式暫存器設定資訊MRS。CMD/ADD電路211可將模式暫存器設定資訊MRS輸出至模式暫存器212。
可基於模式暫存器設定資訊MRS改變模式暫存器212的設定。舉例而言，基於模式暫存器設定資訊MRS，模式暫存器212可將資料時脈訊號WCK在時間週期tWCK_Toggle中雙態觸變的次數確定為參考循環計數（或數目）。在實施例中，參考循環計數（或數目）大於資料時脈訊號WCK在時間週期tWCK_Toggle中雙態觸變的次數。模式暫存器212可向同步電路220輸出同步啟動訊號SYIb。舉例而言，模式暫存器212可因應於接收到模式暫存器設定資訊MRS而輸出同步啟動訊號SYIb。
同步電路220可自模式暫存器212接收同步啟動訊號SYIb。同步電路220可基於同步啟動訊號SYIb來延伸資料時脈訊號WCK的同步。
圖8是示出根據本揭露實施例的其中圖7中的同步被延伸的資料時脈訊號的時序圖。在圖8中示出指示依據傳統模式暫存器設定實行的同步的時序圖及指示依據經改變的模式暫存器設定實行的同步的時序圖。舉例而言，傳統模式暫存器設定的情形可對應於圖1所示記憶體元件200，且經改變的模式暫存器設定的情形可對應於圖7所示記憶體元件200b。在圖8中，水平軸線表示時間。在每一波形中，記憶體元件的含義及對應關係相似於參考圖4A闡述的那些含義及對應關係，且因此將省略附加的說明以避免冗餘。
參照與傳統模式暫存器設定相關聯的圖8以及圖1，因應於命令CMD被確定為CAS，記憶體元件200可在準備時間週期tSYNC_Prepare期間準備資料時脈訊號WCK的雙態觸變，且可容許資料時脈訊號WCK在時間週期tWCK_Toggle期間雙態觸變。資料時脈訊號WCK在時間週期tWCK_Toggle中雙態觸變的次數可符合模式暫存器212中的設定。舉例而言，在時間週期tWCK_Toggle期間，資料時脈訊號WCK可雙態觸變多達默認循環計數（或數目）。
參照與經改變的模式暫存器設定相關聯的圖8以及圖7，記憶體元件200b可在時間tp1之前接收模式暫存器設定資訊MRS。記憶體元件200b的模式暫存器212可基於模式暫存器設定資訊MRS改變設定。舉例而言，關於資料時脈訊號WCK的同步，模式暫存器212可將資料時脈訊號WCK在時間週期tWCK_Toggle中雙態觸變的次數確定為參考循環計數（或數目）而非默認循環計數（或數目）。在時間tp1處，因應於命令CMD被確定為CASL，記憶體元件200b可在準備時間週期tSYNC_Prepare期間準備資料時脈訊號WCK的雙態觸變，且可容許資料時脈訊號WCK在時間週期tWCK_Toggle期間雙態觸變。在此種情形中，資料時脈訊號WCK在時間週期tWCK_Toggle中雙態觸變的次數可符合模式暫存器212中經改變的設定。舉例而言，在時間週期tWCK_Toggle期間，資料時脈訊號WCK可雙態觸變多達參考循環計數（或數目）。在實施例中，參考循環計數（或數目）大於默認循環計數（或數目）。
亦即，資料時脈訊號WCK的頻率在時間週期tWCK_Toggle期間可為均勻的，且基於資料時脈訊號WCK雙態觸變多達默認循環數目的時間週期tWCK_Toggle可自tp4至tp5。基於資料時脈訊號WCK雙態觸變多達參考循環數目的時間週期tWCK_Toggle可自tp4至tpb。隨著資料時脈訊號WCK在時間週期tWCK_Toggle期間雙態觸變的次數增加，時間週期tWCK_Toggle可延伸多達自tp5至tpb的時間週期。
圖9是示出根據本揭露實施例的基於其中同步被延伸的資料時脈訊號處理的資料流的時序圖。將參照圖9闡述基於延伸的資料時脈訊號WCK處理多個資料流的方法。在每一波形中，記憶體元件的含義及對應關係相似於參照圖4A闡述的那些含義及對應關係，且因此將省略附加的說明以避免冗餘。圖9所示時序圖可對應於圖5所示記憶體元件200a中的同步或者圖7所示記憶體元件200b中的同步。
在實施例中，在時間tp1處，命令可被確定為CASL。在實施例中，接收在時間tp1之前改變模式暫存器的設定的命令CMD，且將資料時脈訊號WCK雙態觸變的次數確定為參考循環計數（或數目）。在時間tp1處，命令可被確定為CAS。
在自時間tp1起的準備時間週期tSYNC_Prepare期間，記憶體元件準備資料時脈訊號WCK的雙態觸變。在自時間tp4起的時間週期tWCK_Toggle期間，記憶體元件容許資料時脈訊號WCK雙態觸變。在此種情形中，時間週期tWCK_Toggle可為基於CASL或模式暫存器的設定改變而延伸的時間週期。舉例而言，時間週期tWCK_Toggle可長於圖4C所示第一時間週期1st tWCK_Toggle。在實施例中，第一時間週期1st tWCK_Toggle具有第一歷時且時間週期tWCK_Toggle的歷時是第一歷時與由CASL或設定改變指示的時脈部分的第二歷時之和。因此，時間週期tWCK_Toggle的歷時延伸第二歷時。
在時間tp5處，資料時脈訊號WCK可連續地雙態觸變。由於資料時脈訊號WCK的同步未被禁用，因此可能不需要啟動同步的命令。舉例而言，由於資料時脈訊號WCK的雙態觸變維持於時間tp5處，因此可能不需要用於第二寫入操作的CAS。由於省略接收CAS的命令CMD的一個循環，因此可縮短時間週期2nd tValid_Data。由此，第二資料流的處理可加快。舉例而言，完成第二資料流的處理的時間tpd4c可早於圖4C所示完成第二資料流的處理的時間tpd4。
在實施例中，緊接在第二寫入命令之前接收的命令不是LPDDR5中的CAS命令。舉例而言，在時間tp6處接收的CA可基於命令真值表被確定為寫入命令，且在時間tp5處接收的CA可基於命令真值表被確定為DES（即，不是CAS）。
如上所述，根據本揭露的實施例，提供藉由延伸資料時脈訊號WCK的同步來改善在記憶體元件中處理資料的速度的方法。
圖10是示出根據本揭露實施例的電子元件的方塊圖。參照圖10，電子元件40包括記憶體控制器100c及記憶體元件200c。記憶體元件200c包括I/O控制電路230、第一記憶體階層240a及第二記憶體階層240b。第一記憶體階層240a及第二記憶體階層240b中的每一者可包括多個記憶體組。記憶體控制器100c可將命令CMD、位址ADD、時脈訊號CK及資料時脈訊號WCK輸出至記憶體元件200c。記憶體控制器100c可與記憶體元件200c交換資料。時脈訊號CK、資料時脈訊號WCK及資料相似於圖1中的時脈訊號CK、資料時脈訊號WCK及資料，且因此將省略附加的說明以避免冗餘。
記憶體元件200c可自記憶體控制器100c接收命令CMD及位址ADD。命令CMD包括CMD_R1及CMD_R2。CMD_R1可指示欲在第一記憶體階層240a中實行的命令。CMD_R2可指示欲在第二記憶體階層240b中實行的命令。CS_R1可指示指示是否選擇第一記憶體階層240a的訊號。CS_R2可指示指示是否選擇第二記憶體階層240b的訊號。
I/O控制電路230可基於CS_R1及CMD_R1控制第一記憶體階層240a。舉例而言，I/O控制電路230可基於CS_R1選擇第一記憶體階層240a，且I/O控制電路230可基於CMD_R1將資料寫入於第一記憶體階層240a中或可自第一記憶體階層240a讀取資料。
I/O控制電路230可基於CS_R2及CMD_R2控制第二記憶體階層240b。舉例而言，I/O控制電路230可基於CS_R2選擇第二記憶體階層240b，且I/O控制電路230可基於CMD_R2將資料寫入於第二記憶體階層240b中或可自第二記憶體階層240b讀取資料。
在實施例中，I/O控制電路230獨立地控制第一記憶體階層240a與第二記憶體階層240b。舉例而言，在I/O控制電路230將資料寫入於第一記憶體階層240a中的同時，I/O控制電路230可自第二記憶體階層240b讀取資料。作為另外一種選擇，在I/O控制電路230將資料寫入於第二記憶體階層240b中的同時，I/O控制電路230可自第一記憶體階層240a讀取資料。
圖11A是示出根據本揭露實施例處理的資料流的時序圖。將參照圖11A闡述用於在資料時脈訊號WCK的同步未被延伸的記憶體元件中處理多個資料流的方法。
參照圖11A，藉由實例示出CK_t、CK_c、CS_R1、CMD_R1、CS_R2、CMD_R2、WCK_t、WCK_c、DQ及DMI的波形。在圖11A中，水平軸線表示時間。在CK_t、CK_c、WCK_t、WCK_c、DQ及DMI中，記憶體元件的含義及對應關係相似於參照圖4A闡述的那些含義及對應關係，且CS_R1、CMD_R1、CS_R2及CMD_R2相似於參照圖10所闡述者。因此，將省略附加的說明以避免冗餘。將參照圖10及圖11A闡述圖11A所示時序圖。
記憶體元件200c可藉由第一記憶體階層240a處理第一資料流且可藉由第二記憶體階層240b處理第二資料流。舉例而言，記憶體元件200c可在時間週期1st tWCK_SYNC期間處理第一資料流。此後，記憶體元件200c可在時間週期2nd tWCK_SYNC期間處理第二資料流。
在時間tp4處，記憶體元件200c可容許資料時脈訊號WCK以參考頻率雙態觸變。在自時間tp4起經過時間週期1st tWCK_Toggle之後，可在時間tp5處禁用資料時脈訊號WCK的同步。在資料時脈訊號WCK的同步被禁用之後，可請求處理第二資料流。為再次實行資料時脈訊號WCK的同步，記憶體元件200c可基於新的CAS（例如，在時間tp6處確定的CAS）在準備時間週期2nd tSYNC_Prepare期間再次準備資料時脈訊號WCK的雙態觸變。由此，第二資料流的處理可能會延遲。
圖11B是示出根據本揭露實施例的基於其中同步被延伸的資料時脈訊號處理的資料流的時序圖。將參照圖11B闡述用於在資料時脈訊號WCK的同步被延伸的記憶體元件中處理多個資料流的方法。
參照圖11B，藉由實例示出CK_t、CK_c、CS_R1、CMD_R1、CS_R2、CMD_R2、WCK_t、WCK_c、DQ及DMI的波形。在每一波形中，記憶體元件的含義及對應關係相似於參照圖11A闡述的那些含義及對應關係，且因此將省略附加的說明以避免冗餘。將參照圖10及與11B闡述圖11B所示時序圖。
在實施例中，在時間tp1處，可將命令確定為CASL。在實施例中，可接收用於在時間tp1之前改變模式暫存器的設定的命令CMD，且可將資料時脈訊號WCK雙態觸變的次數確定為參考循環計數（或數目）（例如，大於默認循環計數（或數目））。在時間tp1處，可將命令確定為CAS。由此，可延伸記憶體元件200c的資料時脈訊號WCK的同步。舉例而言，與資料時脈訊號WCK的同步對應的時間週期tWCK_Toggle可自tp4至tp10x，且時間週期tWCK_Toggle可長於圖11A中的時間週期1st tWCK_Toggle。
在實施例中，記憶體元件200c基於資料時脈訊號WCK的延伸的同步並行處理第一資料流與第二資料流。舉例而言，記憶體元件200c可在時間週期1st tValid_Data期間處理第一資料流。在完成第一資料流的處理之前，在時間tp6x處，記憶體元件200c可確定第二資料流的寫入命令。在此種情形中，由於資料時脈訊號WCK的雙態觸變被維持，因此記憶體元件200c可在不具有用於第二資料流的寫入操作的CAS的情況下處理第二資料流。在時間tpd4x處，記憶體元件200c可基於如此延伸的資料時脈訊號WCK的雙態觸變來完成第二資料流的處理。
如上所述，記憶體元件200c可基於資料時脈訊號WCK的延伸的同步並行處理第一資料流與第二資料流，進而改善資料處理速度。舉例而言，完成第二資料流的處理的時間tpd4x可早於圖11A所示完成第二資料流的處理的時間tpd4。
圖12A是示出根據本揭露實施例的記憶體元件的方塊圖。參照圖12A，記憶體元件200d包括CMD/ADD接收器210、CMD/ADD電路211、模式暫存器212、同步電路220、CK接收器221、WCK接收器222、內部時脈電路223、I/O控制電路230、寫入資料接收器231、讀取資料發射器232及所述多個記憶體階層240。
CMD/ADD接收器210、CMD/ADD電路211、模式暫存器212、同步電路220、CK接收器221、WCK接收器222、I/O控制電路230、寫入資料接收器231、讀取資料發射器232及所述多個記憶體階層240相似於參照圖3闡述的那些組件，且因此將省略附加的說明以避免冗餘。
在實施例中，內部時脈電路223可自同步電路220接收同步資料時脈訊號SWCK。內部時脈電路223可基於同步資料時脈訊號SWCK向I/O控制電路230輸出內部時脈訊號。
在實施例中，內部時脈訊號是四相時脈訊號。舉例而言，內部時脈電路223可包括四相轉換器。四相轉換器可基於同步資料時脈訊號SWCK產生四相時脈訊號。四相時脈可包括第一相位時脈訊號WCK0、第二相位時脈訊號WCK90、第三相位時脈訊號WCK180及第四相位時脈訊號WCK270。
第一相位時脈訊號WCK0、第二相位時脈訊號WCK90、第三相位時脈訊號WCK180及第四相位時脈訊號WCK270的相位可彼此不同。舉例而言，第一相位時脈訊號WCK0的相位可與同步資料時脈訊號SWCK的相位相同。第二相位時脈訊號WCK90的相位可相對於同步資料時脈訊號SWCK的相位延遲多達90度。第三相位時脈訊號WCK180的相位可相對於同步資料時脈訊號SWCK的相位延遲多達180度。第四相位時脈訊號WCK270的相位可相對於同步資料時脈訊號SWCK的相位延遲多達270度。
第一相位時脈訊號WCK0、第二相位時脈訊號WCK90、第三相位時脈訊號WCK180及第四相位時脈訊號WCK270可用於處理不同的資料。舉例而言，當請求處理包括第一資料至第四資料的資料流時，記憶體元件200d可基於第一相位時脈訊號WCK0處理資料流的第一資料。記憶體元件200d可基於第二相位時脈訊號WCK90處理資料流的第二資料。記憶體元件200d可基於第三相位時脈訊號WCK180處理資料流的第三資料。記憶體元件200d可基於第四相位時脈訊號WCK270處理資料流的第四資料。
圖12B是示出根據本揭露實施例的圖12A所示資料時脈訊號及資料訊號的時序圖。參照圖12B，藉由實例示出WCK_t、WCK_c、WCK0、WCK90、WCK180、WCK270及DQ的波形。在圖12B中，水平軸線表示時間。WCK_t及WCK_c可對應於圖12A所示資料時脈訊號WCK或同步資料時脈訊號SWCK。WCK0、WCK90、WCK180及WCK270可分別對應於圖12A所示第一相位時脈訊號WCK0、第二相位時脈訊號WCK90、第三相位時脈訊號WCK180及第四相位時脈訊號WCK270。DQ可對應於圖12A所示寫入操作的資料DQ或圖12A所示讀取操作的資料DQ。DQ可指示包括多個資料D1至D10的資料流。
參照圖12A及圖12B，記憶體元件200d可基於同步資料時脈訊號SWCK產生第一相位時脈訊號WCK0、第二相位時脈訊號WCK90、第三相位時脈訊號WCK180及第四相位時脈訊號WCK270。第一相位時脈訊號WCK0、第二相位時脈訊號WCK90、第三相位時脈訊號WCK180及第四相位時脈訊號WCK270可相對於同步資料時脈訊號SWCK具有0度、90度、180度及270度的相位差。第一相位時脈訊號WCK0、第二相位時脈訊號WCK90、第三相位時脈訊號WCK180及第四相位時脈訊號WCK270的循環（或週期）可相同。舉例而言，循環可對應於自tp1f至tp5f的時間週期。
在時間tp1f處，記憶體元件200d可因應於第一相位時脈訊號WCK0的上升邊緣而處理與DQ對應的資料流的第一資料D1。上升邊緣可意指時脈訊號的邏輯狀態自邏輯低改變成邏輯高。在時間tp2f處，記憶體元件200d可因應於第二相位時脈訊號WCK90的上升邊緣而處理與DQ對應的資料流的第二資料D2。在時間tp3f處，記憶體元件200d可因應於第三相位時脈訊號WCK180的上升邊緣而處理與DQ對應的資料流的第三資料D3。在時間tp4f處，記憶體元件200d可因應於第四相位時脈訊號WCK270的上升邊緣而處理與DQ對應的資料流的第四資料D4。
圖13是示出根據本揭露實施例的基於選擇性延伸的資料時脈訊號而處理的資料流的時序圖。在圖13中示出當處理間隔長於或等於參考間隔時被處理的資料流的圖。另外，示出當處理間隔短於參考間隔時被處理的資料流的圖。
處理間隔可意指處理命令（例如，讀取命令或寫入命令）之間的時間間隔。參考間隔可為作為用於判斷是否延伸資料時脈訊號的同步的參考的時間間隔。在每一時間及每一波形中，記憶體元件的含義及對應關係相似於參照圖4A及圖9闡述的那些含義及對應關係，且因此將省略附加的說明以避免冗餘。
根據本揭露的實施例，電子元件可包括記憶體元件及控制記憶體元件的記憶體控制器。記憶體控制器可包括關於連序處理命令之間的時間間隔（即，處理間隔）的資訊。
在實施例中，當處理間隔長於或等於參考間隔時，記憶體控制器可確定出延伸資料時脈訊號的同步是低效的。舉例而言，當處理間隔長於或等於參考間隔時，記憶體控制器可確定出資料時脈訊號的同步的延伸由於維持資料時脈訊號的同步而導致功耗增加，而並非藉由省略CAS命令來改善資料處理速度。
在實施例中，當處理間隔短於參考間隔時，記憶體控制器可確定出延伸資料時脈訊號的同步是高效的。舉例而言，當處理間隔短於參考間隔時，記憶體控制器可確定出資料時脈訊號的同步的延伸會改善資料處理速度，而並非由於維持資料時脈訊號的同步而增加功耗。
在圖13中，參照第一處理間隔的實施例，記憶體元件可在時間tpra1處確定出第一寫入命令且可在時間tpra2處確定出第二寫入命令。自確定出第一寫入命令的時間tpra1至確定出第二寫入命令的時間tpra2的時間間隔可被稱為「第一處理間隔」。記憶體控制器可儲存關於第一處理間隔的資訊。
在實施例中，記憶體控制器判斷第一處理間隔是否長於或等於參考間隔。當第一處理間隔長於或等於參考間隔時，延伸資料時脈訊號的同步可為低效的。記憶體元件在記憶體控制器的控制下不延伸資料時脈訊號的同步。舉例而言，在時間tp5處，記憶體元件200終止資料時脈訊號WCK的同步。自tp5至tp6r的時間間隔可為長的。在時間tp6r處，記憶體元件可確定出CAS命令。在時間tp9r處，記憶體元件可再次實行資料時脈訊號WCK的同步。
在圖13中，參照第二處理間隔的實施例，記憶體元件可在時間tprb1處確定出第一寫入命令且可在時間tprb2處確定出第二寫入命令。自確定出第一寫入命令的時間tprb1至確定出第二寫入命令的時間tprb2的時間間隔可被稱為「第二處理間隔」。記憶體控制器可儲存關於第二處理間隔的資訊。
在實施例中，記憶體控制器判斷第二處理間隔是否短於參考間隔。當第二處理間隔短於參考間隔時，延伸資料時脈訊號的同步可為高效的。記憶體元件可在記憶體控制器的控制下延伸資料時脈訊號的同步。
舉例而言，記憶體控制器可產生指示資料時脈訊號的同步的啟動且定義與所述同步對應的時脈部分的命令（例如，CASL）。作為另外一種選擇，記憶體控制器可產生包括模式暫存器設定資訊的命令，所述模式暫存器設定資訊用於將資料時脈訊號的雙態觸變的次數改變成參考循環計數（或數目）。資料時脈訊號的雙態觸變的次數可改變成參考循環計數（或數目）。由此，資料時脈訊號可自時間tp4至時間tp5r連續地雙態觸變。為更佳地理解本揭露，處理間隔可被示出為在第一寫入命令與第二寫入命令之間，但本揭露並非僅限於此。舉例而言，可將第一寫入命令改變成第一讀取命令，且可將第二寫入命令改變成第二讀取命令。
圖14是示出根據本揭露實施例的記憶體元件的操作方法的流程圖。將參照圖14闡述記憶體元件的操作方法。記憶體元件可對應於圖3所示記憶體元件200、圖5所示記憶體元件200a、圖10所示記憶體元件200c及圖12A所示記憶體元件200d中的至少一者。記憶體元件可與記憶體控制器進行通訊。
在操作S110中，記憶體元件可自記憶體控制器接收命令。所述命令可定義指示資料時脈訊號的同步的啟動且與所述同步對應的時脈部分。舉例而言，所述命令可為作為所定義命令的CASL。
在實施例中，由操作S110中的命令定義的時脈部分長於與基於LPDDR5中的CAS命令實行的資料時脈訊號的同步對應的時脈部分。
在實施例中，在操作S110中，在接收到指示資料時脈訊號的同步的啟動且定義時脈部分的命令之後，記憶體元件進一步接收用於處理第一資料流的第一處理命令及用於處理第二資料流的第二處理命令。舉例而言，第一處理命令可為第一資料流的寫入命令或讀取命令。第二處理命令可為第二資料流的寫入命令或讀取命令。在實施例中，緊接在第二處理命令之前接收的命令不是CAS且亦不是CASL。
在操作S120中，記憶體元件在準備時間週期期間準備資料時脈訊號的雙態觸變。在實施例中，準備時間週期依序包括資料時脈訊號處於無關狀態的第一時間週期、資料時脈訊號維持於給定邏輯狀態的第二時間週期以及資料時脈訊號以較參考頻率低的頻率預先雙態觸變的第三時間週期。可藉由使資料時脈訊號以較參考頻率低的頻率雙態觸變來實行資料時脈訊號的預先雙態觸變。
在操作S130中，記憶體元件基於資料時脈訊號以參考頻率雙態觸變而處理第一資料流。在實施例中，記憶體元件容許資料時脈訊號在第四時間週期期間以參考頻率雙態觸變且然後處理第一資料流。在實施例中，記憶體元件基於資料時脈訊號產生四相時脈訊號且基於所述四相時脈訊號處理第一資料流。
在操作S140中，記憶體元件基於以參考頻率雙態觸變的資料時脈訊號及所定義的時脈部分而處理第二資料流。舉例而言，與處理第一資料流的操作S130不同，可在資料時脈訊號的同步被CASL延伸的時間週期內處理第二資料流。
在實施例中，記憶體元件容許資料時脈訊號在第五時間週期期間以參考頻率雙態觸變且然後處理第二資料流。在實施例中，記憶體元件基於資料時脈訊號產生四相時脈訊號且然後基於所述四相時脈訊號處理第二資料流。在此種情形中，四相時脈訊號可自在操作S130中處理第一資料流時至處理第二資料流時連續地雙態觸變。
在實施例中，記憶體元件藉由多個記憶體階層處理多個資料流。舉例而言，在操作S130中，記憶體元件可藉由第一記憶體階層來處理第一資料流。在操作S140中，記憶體元件可藉由第二記憶體階層來處理第二資料流。在此種情形中，開始第二資料流的處理的時間可早於完成第一資料流的處理的時間。
圖15是示出根據本揭露一些實施例的記憶體元件的操作方法的流程圖。將參照圖15闡述記憶體元件的操作方法。記憶體元件可對應於圖3所示記憶體元件200、圖7所示記憶體元件200b、圖10所示記憶體元件200c及圖12A所示記憶體元件200d中的至少一者。記憶體元件可與記憶體控制器進行通訊。
在操作S210中，記憶體元件自記憶體控制器接收第一命令及第二命令。第一命令包括模式暫存器設定資訊。第二命令指示資料時脈訊號的同步的啟動。舉例而言，第一命令可包括用於延伸資料時脈訊號的同步的模式暫存器設定資訊。第二命令可為LPDDR5中的CAS命令。
在實施例中，在操作S210中，在接收到第一命令及第二命令之後，記憶體元件可進一步接收用於處理第一資料流的第一處理命令及用於處理第二資料流的第二處理命令。在實施例中，緊接在第二處理命令之前接收的命令不是CAS且亦不是CASL。
在操作S215中，記憶體元件基於模式暫存器設定資訊改變模式暫存器的設定。舉例而言，記憶體元件可對在操作S210中接收的第一命令進行解碼，以獲得模式暫存器設定資訊。基於模式暫存器設定資訊，記憶體元件可確定出資料時脈訊號關於同步雙態觸變的次數作為參考循環計數（或數目）。在此種情形中，參考循環計數（或數目）可大於在LPDDR5中定義的資料時脈雙態觸變的默認循環計數（或數目）。
在操作S220中，記憶體元件在準備時間週期期間準備資料時脈訊號的雙態觸變。在實施例中，準備時間週期依序包括資料時脈訊號處於無關狀態的第一時間週期、資料時脈訊號維持於給定邏輯狀態的第二時間週期以及資料時脈訊號以較參考頻率低的頻率預先雙態觸變的第三時間週期。
在操作S230中，記憶體元件基於資料時脈訊號以參考頻率雙態觸變而處理第一資料流。在實施例中，記憶體元件容許資料時脈訊號在第四時間週期期間以參考頻率雙態觸變且然後處理第一資料流。在實施例中，記憶體元件基於資料時脈訊號產生四相時脈訊號且基於所述四相時脈訊號處理第一資料流。
在操作S240中，記憶體元件基於以參考頻率雙態觸變的資料時脈訊號及模式暫存器的經改變的設定來處理第二資料流。舉例而言，與處理第一資料流的操作S230不同，可在基於模式暫存器的經改變的設定而延伸的時間週期內處理第二資料流。
在實施例中，記憶體元件容許資料時脈訊號在第五時間週期期間以參考頻率雙態觸變且然後處理第二資料流。在實施例中，記憶體元件基於資料時脈訊號產生四相時脈訊號且基於所述四相時脈訊號處理第二資料流。在實施例中，記憶體元件藉由多個記憶體階層處理多個資料流。
圖16是示出根據本揭露實施例的電子元件的操作方法的流程圖。將參照圖16闡述電子元件的操作方法。電子元件可包括記憶體控制器及記憶體元件。電子元件可對應於圖1所示電子元件10、圖5所示電子元件20、圖7所示電子元件30、圖10所示電子元件40以及包括圖12A所示記憶體元件200d的電子元件中的至少一者。
在操作S310中，電子元件的記憶體控制器發出命令。所述命令用於延伸資料時脈訊號的同步。舉例而言，所述命令可為作為所定義命令的CASL。作為另外一種選擇，所述命令可包括用於延伸資料時脈訊號的同步的模式暫存器設定資訊。
在操作S320中，電子元件的記憶體元件在準備時間週期期間準備資料時脈訊號的雙態觸變。在操作S330中，電子元件的記憶體元件基於資料時脈訊號以參考頻率雙態觸變而處理第一資料流。在操作S340中，電子元件的記憶體元件基於資料時脈訊號以參考頻率雙態觸變而處理第二資料流。處理第二資料流的時間可包括於基於操作S310中的命令而延伸的資料時脈訊號的同步週期內。
圖17是示出根據本揭露實施例的電子元件的操作方法的流程圖。將參照圖17闡述電子元件的操作方法。電子元件可包括記憶體控制器及記憶體元件。電子元件可對應於圖1所示電子元件10、圖5所示電子元件20、圖7所示電子元件30、圖10所示電子元件40以及包括圖12A所示記憶體元件200d的電子元件中的至少一者。如在圖13所示實施例中，電子元件可將處理間隔與參考間隔進行比較，以判斷是否延伸資料時脈訊號的同步。
在操作S410中，電子元件判斷處理間隔是否短於參考間隔。舉例而言，電子元件的記憶體控制器可判斷第一處理命令與第二處理命令之間的處理間隔是否短於參考間隔。
第一處理命令可為第一資料流的第一讀取命令或第一資料流的第一寫入命令。第二處理命令可為第二資料流的第二讀取命令或第二資料流的第二寫入命令。參考間隔可為作為用於判斷是否延伸資料時脈訊號的同步的參考的時間間隔。
當在操作S410中判斷出處理間隔短於參考間隔時，電子元件實行操作S415。在操作S415中，電子元件的記憶體控制器產生用於延伸資料時脈訊號的同步的延伸命令。
在實施例中，延伸命令是所定義的命令（例如，CASL）。舉例而言，所定義的命令可指示資料時脈訊號的同步的啟動且可定義與所述同步對應的時脈部分。
在實施例中，延伸命令包括模式暫存器改變命令，所述模式暫存器改變命令包括模式暫存器設定資訊及指示資料時脈訊號的同步的啟動的啟動命令（例如，LPDDR5中的CAS）。
在操作S420中，電子元件的記憶體元件基於延伸命令在準備時間週期期間準備資料時脈訊號的雙態觸變。在操作S430中，記憶體元件基於資料時脈訊號以參考頻率雙態觸變而處理與第一處理命令對應的第一資料流。在操作S440中，電子元件的記憶體元件基於資料時脈訊號以參考頻率雙態觸變而處理與第二處理命令對應的第二資料流。在此種情形中，可基於操作S415中的延伸命令來延伸資料時脈訊號的雙態觸變，且可在處理第一資料流及第二資料流二者的同時持續維持資料時脈訊號的雙態觸變。
當在操作S410中判斷出處理間隔長於或等於參考間隔時，電子元件實行操作S450。在操作S450中，電子元件的記憶體控制器產生第一啟動命令及第二啟動命令。舉例而言，第一啟動命令可為指示出於處理第一處理命令的目的而啟動資料時脈訊號的同步的命令。第二啟動命令可為指示出於處理第二處理命令的目的而啟動資料時脈訊號的同步的命令。在實施例中，第一啟動命令及第二啟動命令中的每一者是LPDDR5中的CAS命令。
在操作S460中，電子元件的記憶體元件基於第一啟動命令處理第一資料流。舉例而言，電子元件的記憶體元件可基於資料時脈訊號基於第一啟動命令雙態觸變來處理與第一處理命令對應的第一資料流。
在實施例中，操作S460可包括：由記憶體元件基於第一啟動命令在準備時間週期期間準備資料時脈訊號的雙態觸變；由記憶體元件基於資料時脈訊號以參考頻率雙態觸變而處理第一資料流；以及由記憶體元件在處理第一資料流之後終止資料時脈訊號的雙態觸變（即，終止資料時脈訊號的同步）。
在操作S470中，電子元件的記憶體元件基於第二啟動命令處理第二資料流。舉例而言，電子元件的記憶體元件可基於資料時脈訊號基於第二啟動命令雙態觸變來處理與第二處理命令對應的第二資料流。在此種情形中，與在操作S440中處理第二資料流的情形不同，在操作S460中終止雙態觸變之後，操作S470中的資料時脈訊號可基於第二啟動命令再次雙態觸變。
在實施例中，操作S470包括：由記憶體元件基於第二啟動命令在準備時間週期期間準備資料時脈訊號的雙態觸變；由記憶體元件基於資料時脈訊號以參考頻率雙態觸變而處理第二資料流；以及由記憶體元件在處理第二資料流之後終止資料時脈訊號的雙態觸變（即，終止資料時脈訊號的同步）。
圖18是示出根據本揭露實施例的電子系統的方塊圖。參照圖18，電子系統1000包括電子元件1200。電子元件1200可對應於圖1所示電子元件10、圖5所示電子元件20、圖7所示電子元件30、圖10所示電子元件40以及包括圖12A所示記憶體元件200d的電子元件中的至少一者。電子元件1200的操作方法可對應於圖16所示流程圖。電子元件1200可包括記憶體元件200。記憶體元件200的操作方法可對應於圖14所示流程圖及圖15所示流程圖中的至少一者。
電子系統1000可為行動系統，例如行動電話、智慧型手機、平板個人電腦（personal computer，PC）、可穿戴式元件、健康照護元件（health care device）或物聯網（Internet of things，IoT）元件。然而，電子系統1000並非僅限於行動系統。舉例而言，電子系統1000可為例如個人電腦、膝上型電腦、伺服器、媒體播放器或車用元件（例如導航元件）等系統。
電子系統1000可包括主處理器1100、電子元件1200以及儲存元件1300a及1300b，且可更包括光學輸入元件1410、使用者輸入元件1420、感測器1430、通訊元件1440、顯示器1450、揚聲器1460、電力供應元件1470及連接介面1480中的一或多者。
主處理器1100可控制電子系統1000的整體操作。舉例而言，主處理器1100可控制電子系統1000的實施電子系統1000的其餘組件的操作。可使用通用處理器、專用處理器或應用處理器來實施主處理器1100。
主處理器1100可包括一或多個中央處理單元（central processing unit，CPU）核心1110且可更包括用於控制電子元件1200及/或儲存元件1300a及1300b的控制器1120。在一些實施例中，主處理器1100可更包括加速器1130，加速器1130是用於例如人工智慧（artificial intelligence，AI）資料計算等高速資料計算的專用電路。加速器1130可包括圖形處理單元（graphics processing unit，GPU）、神經處理單元（neural processing unit，NPU）及/或資料處理單元（data processing unit，DPU），且可使用在實體上獨立於主處理器1100的任何其他組件的單獨的晶片來實施。
電子元件1200可為揮發性記憶體，例如DRAM及/或SRAM。電子元件1200可在與主處理器1100相同的封裝內實施。
儲存元件1300a及1300b可用作儲存資料的非揮發性儲存元件而無論是否供應電力，且相較於電子元件1200可具有相對高的容量。儲存元件1300a可包括儲存控制器1310a及在儲存控制器1310a的控制下儲存資料的快閃記憶體1320a，且儲存元件1300b可包括儲存控制器1310b及在儲存控制器1310b的控制下儲存資料的快閃記憶體1320b。作為非揮發性記憶體的快閃記憶體1320a及1320b中的每一者可包括二維（two-dimensional，2D）結構的快閃記憶體或三維結構的V-NAND快閃記憶體，或者可包括不同種類的非揮發性記憶體，例如相變隨機存取記憶體（phase-change random access memory，PRAM）及/或電阻式隨機存取記憶體（resistive random access memory，RRAM）。
儲存元件1300a及1300b可以與主處理器1100在實體上隔開的狀態而被包括於電子系統1000中，或者可在與主處理器1100相同的封裝內實施。另外，儲存元件1300a及1300b可具有與固態驅動機（solid state drive，SSD）或記憶體卡的形狀相同的形狀，以便可藉由例如稍後將闡述的連接介面1480等介面自電子系統1000的任何其他組件移除。儲存元件1300a及1300b可包括應用例如通用快閃儲存器（universal flash storage，UFS）、嵌入式多媒體卡（embedded multi-media card，eMMC）或快速非揮發性記憶體（non-volatile memory express，NVMe）等標準的元件，但並非僅限於此。
光學輸入元件1410可拍攝（或捕獲）靜止影像或移動影像且可包括照相機、攝錄像機及/或網路攝影機。
使用者輸入元件1420可接收由電子系統1000的使用者輸入的各種類型的資料且可包括觸控板、小鍵盤、鍵盤、滑鼠及/或麥克風。
感測器1430可偵測能夠自電子系統1000外部獲得的各種類型的物理量且可將偵測到的物理量轉換成電性訊號。感測器1430可包括溫度感測器、壓力感測器、照明感測器、位置感測器、加速度感測器、生物感測器及/或陀螺儀感測器。
通訊元件1440可根據各種通訊協定與電子系統1000的外部元件進行通訊。通訊元件1440可被實施成包括天線、收發器及/或數據機（MODEM）。
顯示器1450及揚聲器1460可用作向電子系統1000的使用者輸出視覺資訊及聽覺資訊的輸出元件。
電力供應元件1470可適當地對自嵌入於電子系統1000中的電池（未示出）及/或外部電源供應的電力進行轉換，以便供應至電子系統1000的每一組件。
連接介面1480可提供電子系統1000與外部元件之間的連接。連接介面1480可使用例如以下各種介面來實施：進階技術附接（Advanced Technology Attachment，ATA）介面、串列ATA（Serial ATA，SATA）介面、外部SATA（external SATA，e-SATA）介面、小型電腦小型介面（Small Computer Small Interface，SCSI）介面、串列附接SCSI（Serial Attached SCSI，SAS）介面、周邊組件互連（Peripheral Component Interconnection，PCI）介面、快速PCI（PCI express，PCIe）介面、快速NVM（NVMe）介面、電氣及電子工程師學會（Institute of Electrical and Electronics Engineers，IEEE）1394介面、通用串列匯流排（Universal Serial Bus，USB）介面、安全數位（Secure Digital，SD）卡介面、多媒體卡（MMC）介面、嵌入式多媒體卡（eMMC）介面、通用快閃儲存器（UFS）介面、嵌入式通用快閃儲存器（embedded Universal Flash Storage，eUFS）介面及緊湊型快閃（Compact Flash，CF）卡介面。
根據本揭露的至少一個實施例，提供一種用於延伸資料時脈訊號的同步之記憶體元件的操作方法以及包括所述記憶體元件之電子元件的操作方法。
另外，根據本揭露的至少一個實施例，由於基於所定義的命令或模式暫存器的設定改變來延伸資料時脈訊號的同步，因此提供一種能夠跳過資料時脈訊號的附加同步並改善資料處理速度的記憶體元件。
儘管已參照本揭露的實施例闡述了本揭露，然而對於此項技術中具有通常知識者而言顯而易見的是，可在不背離以下申請專利範圍中陳述的本揭露的精神及範圍的條件下對其進行各種改變及修改。
10、20、30、40、1200:電子元件 100、100a、100b、100c:記憶體控制器 110:命令產生器 111:模式暫存器設定模組 112:位址產生器 113:CMD/ADD發射器 120:時脈產生器 121:CK發射器 122:WCK發射器 130:寫入資料佇列 131:寫入資料發射器 132:讀取資料接收器 133:讀取資料佇列 140:主機介面 150:匯流排 200、200a、200b、200c、200d:記憶體元件 210:CMD/ADD接收器 211:CMD/ADD電路 212:模式暫存器 213:列解碼器 214:行解碼器 220:同步電路 221:CK接收器 222:WCK接收器 223:內部時脈電路 230:輸入/輸出（I/O）控制電路 231:寫入資料接收器 232:讀取資料發射器 240:記憶體階層 240a:第一記憶體階層 240b:第二記憶體階層 1000:電子系統 1100:主處理器 1110:CPU核心 1120:控制器 1130:加速器 1300a、1300b:儲存元件 1310a、1310b:儲存控制器 1320a、1320b:快閃記憶體 1410:光學輸入元件 1420:使用者輸入元件 1430:感測器 1440:通訊元件 1450:顯示器 1460:揚聲器 1470:電力供應元件 1480:連接介面 1st tSYNC_Prepare、2nd tSYNC_Prepare、tSYNC_Prepare:準備時間週期 1st tValid_Data、1st tWCK_SYNC、1st tWCK_Toggle、2nd tValid_Data、2nd tWCK_SYNC、2nd tWCK_Toggle、tDQI、tENL、tPRE_Static、tPRE_Toggle、tWCK_SYNC、tWCK_Toggle:時間週期 ADD:位址 CA:命令/位址訊號 CAS:行位址選通 CASL:延長行位址選通 CMD、CMD_R1、CMD_R2:命令 CK:時脈訊號/時脈 CK_c、CK_t、WCK_c、WCK_t:互補時脈訊號 CS:晶片選擇訊號 D1:第一資料/資料 D2:第二資料/資料 D3:第三資料/資料 D4:第四資料/資料 D5、D6、D7、D8、D9、D10:資料 DES:取消選擇 DMI:資料遮罩反相訊號 DQ:資料訊號/資料 MRS:模式暫存器設定資訊 S110、S120、S130、S140、S210、S215、S220、S230、S240、S310、S320、S330、S340、S410、S415、S420、S430、S440:操作 SWCK:同步資料時脈訊號 SYI、SYIa、SYIb:同步啟動訊號 tp1、tp1f、tp2、tp2f、tp3、tp3f、tp4、tp4f、tp5、tp5f、tp5r、tp6、tp6r、tp6x、tp7、tp7c、tp7r、tp8、tp8c、tp8r、tp9、tp9c、tp9r、tp9x、tp10、tp10c、tp10r、tp10x、tpa、tpb、tpd1、tpd2、tpd3、tpd3c、tpd3x、tpd4、tpd4c、tpd4x、tpra1、tpra2、tprb1、tprb2:時間 WCK:資料時脈訊號 WCK0:第一相位時脈訊號 WCK90:第二相位時脈訊號 WCK180:第三相位時脈訊號 WCK270:第四相位時脈訊號
藉由參照附圖詳細闡述本揭露的實施例，本揭露的以上及其他目的及特徵將變得顯而易見。 圖1是示出根據本揭露實施例的電子元件的方塊圖。 圖2是示出根據本揭露實施例的圖1所示記憶體控制器的方塊圖。 圖3是示出根據本揭露實施例的圖1所示記憶體元件的方塊圖。 圖4A至圖4C是示出根據本揭露實施例的圖3所示資料時脈訊號的同步的時序圖。 圖5是示出根據本揭露實施例的電子元件的方塊圖。 圖6是示出根據本揭露實施例的其中圖5中的同步被延伸的資料時脈訊號的時序圖。 圖7是示出根據本揭露實施例的電子元件的方塊圖。 圖8是示出根據本揭露實施例的其中圖7中的同步被延伸的資料時脈訊號的時序圖。 圖9是示出根據本揭露實施例的基於其中同步被延伸的資料時脈訊號處理的資料流的時序圖。 圖10是示出根據本揭露實施例的電子元件的方塊圖。 圖11A是示出根據本揭露實施例處理的資料流的時序圖。 圖11B是示出根據本揭露實施例的基於其中同步被延伸的資料時脈訊號處理的資料流的時序圖。 圖12A是示出根據本揭露實施例的記憶體元件的方塊圖。 圖12B是示出根據本揭露實施例的圖12A所示資料時脈訊號及資料訊號的時序圖。 圖13是示出根據本揭露實施例的基於選擇性延伸的資料時脈訊號而處理的資料流的時序圖。 圖14是示出根據本揭露實施例的記憶體元件的操作方法的流程圖。 圖15是示出根據本揭露實施例的記憶體元件的操作方法的流程圖。 圖16是示出根據本揭露實施例的電子元件的操作方法的流程圖。 圖17是示出根據本揭露實施例的電子元件的操作方法的流程圖。 圖18是示出根據本揭露實施例的電子系統的方塊圖。
S110、S120、S130、S140:操作

Claims (20)

  1. 一種與記憶體控制器進行通訊的記憶體元件的操作方法，所述方法包括： 自所述記憶體控制器接收第一命令，所述第一命令指示資料時脈訊號的同步的啟動且定義與所述同步對應的第一時脈部分； 在準備時間週期的期間準備所述資料時脈訊號的雙態觸變； 基於所述資料時脈以參考頻率雙態觸變而處理第一資料流；以及 基於所述資料時脈訊號以所述參考頻率雙態觸變且延伸達所定義的所述第一時脈部分的週期而處理第二資料流。
  2. 如請求項1所述的方法，其中所述第一時脈部分的所述週期長於第二時脈部分的週期，所述第二時脈部分對應於所述資料時脈訊號基於低功率雙倍資料速率5（LPDDR5）中的行位址選通（CAS）命令的同步。
  3. 如請求項1所述的方法，其中自所述記憶體控制器接收所述第一命令包括： 在接收到所述第一命令之後立即自所述記憶體控制器接收用於處理所述第一資料流的第二命令；以及 在接收到所述第二命令之後立即自所述記憶體控制器接收用於處理所述第二資料流的第三命令。
  4. 如請求項3所述的方法，其中所述第二命令是與所述第一資料流對應的寫入命令或者與所述第一資料流對應的讀取命令， 其中所述第三命令是與所述第二資料流對應的寫入命令或者與所述第二資料流對應的讀取命令，且 其中緊接在接收所述第三命令之前自所述記憶體控制器接收的命令不是低功率雙倍資料速率5（LPDDR5）中的行位址選通命令。
  5. 如請求項3所述的方法，其中第一所需時間週期較第二所需時間週期短多達與所述第一命令對應的時間週期， 其中所述第一所需時間週期指示自接收到所述第三命令時至完成處理所述第二資料流時的時間週期，且 其中所述第二所需時間週期指示自接收到所述第一命令時至完成處理所述第一資料流時的時間週期。
  6. 如請求項1所述的方法，其中所述準備時間週期依序包括第一時間週期、第二時間週期及第三時間週期， 其中在所述準備時間週期的期間準備所述資料時脈訊號的所述雙態觸變包括： 在所述第一時間週期的期間，將所述資料時脈訊號維持於無關狀態； 在所述第二時間週期的期間，將所述資料時脈訊號維持於給定邏輯狀態；以及 在所述第三時間週期的期間，使所述資料時脈訊號以較所述參考頻率低的頻率雙態觸變。
  7. 如請求項1所述的方法，其中基於所述資料時脈訊號以所述參考頻率雙態觸變而處理所述第一資料流包括： 在容許所述資料時脈訊號在第四時間週期的期間以所述參考頻率雙態觸變之後，基於雙態觸變的所述資料時脈訊號處理所述第一資料流，且 其中基於所述資料時脈訊號以所述參考頻率雙態觸變且延伸達所定義的所述第一時脈部分的所述週期而處理所述第二資料流包括： 在容許所述資料時脈訊號在第五時間週期的期間以所述參考頻率雙態觸變之後，基於雙態觸變的所述資料時脈訊號處理所述第二資料流。
  8. 如請求項1所述的方法，其中自處理所述第一資料流時至處理所述第二資料流時維持所述資料時脈訊號的所述雙態觸變。
  9. 如請求項1所述的方法，其中所述基於所述資料時脈訊號以所述參考頻率雙態觸變而處理所述第一資料流包括： 基於所述資料時脈訊號產生四相時脈訊號，所述四相時脈訊號包括第一相位時脈訊號、第二相位時脈訊號、第三相位時脈訊號及第四相位時脈訊號； 基於所述第一相位時脈訊號處理所述第一資料流的第一資料； 基於所述第二相位時脈訊號處理所述第一資料流的第二資料； 基於所述第三相位時脈訊號處理所述第一資料流的第三資料；以及 基於所述第四相位時脈訊號處理所述第一資料流的第四資料。
  10. 如請求項9所述的方法，其中基於所述資料時脈以所述參考頻率雙態觸變且延伸達所定義的所述第一時脈部分的所述週期而處理所述第二資料流包括： 基於所述第一相位時脈訊號處理所述第二資料流的第五資料； 基於所述第二相位時脈訊號處理所述第二資料流的第六資料； 基於所述第三相位時脈訊號處理所述第二資料流的第七資料；以及 基於所述第四相位時脈訊號處理所述第二資料流的第八資料，且 其中自處理所述第一資料流時至處理所述第二資料流時維持所述第一相位時脈訊號至所述第四相位時脈訊號的雙態觸變。
  11. 如請求項1所述的方法，其中所述記憶體元件包括第一記憶體階層及第二記憶體階層， 其中基於所述資料時脈訊號以所述參考頻率雙態觸變而處理所述第一資料流包括： 將所述第一資料流寫入於所述第一記憶體階層中或者讀取儲存於所述第一記憶體階層中的所述第一資料流，且 其中基於所述資料時脈訊號以所述參考頻率雙態觸變且延伸達所定義的所述第一時脈部分的所述週期而處理所述第二資料流包括： 將所述第二資料流寫入於所述第二記憶體階層中或者讀取儲存於所述第二記憶體階層中的所述第二資料流。
  12. 如請求項11所述的方法，其中自所述記憶體控制器接收所述第一命令包括： 在接收到所述第一命令之後立即自所述記憶體控制器接收用於處理所述第一資料流的第二命令；以及 在接收到所述第二命令之後且在完成處理所述第一資料流之前，自所述記憶體控制器接收用於處理所述第二資料流的第三命令。
  13. 一種與記憶體控制器進行通訊的記憶體元件的操作方法，所述方法包括： 自所述記憶體控制器接收第一命令及第二命令，所述第一命令包括模式暫存器設定資訊，且所述第二命令指示資料時脈訊號的同步的啟動； 基於所述模式暫存器設定資訊改變模式暫存器的設定； 在準備時間週期的期間準備所述資料時脈訊號的雙態觸變； 基於所述資料時脈訊號以參考頻率雙態觸變而處理第一資料流；以及 基於所述資料時脈訊號以所述參考頻率雙態觸變且根據經改變的所述設定的參考循環計數延伸而處理第二資料流。
  14. 如請求項13所述的方法，其中基於所述模式暫存器設定資訊改變所述模式暫存器的所述設定包括： 對所述第一命令進行解碼以獲得所述模式暫存器設定資訊；以及 基於所述模式暫存器設定資訊，確定所述資料時脈訊號關於所述同步而雙態觸變的次數作為所述參考循環計數，且 其中所述參考循環計數大於所述資料時脈訊號根據低功率雙倍資料速率5（LPDDR5）雙態觸變的次數。
  15. 如請求項13所述的方法，其中自所述記憶體控制器接收所述第一命令及所述第二命令包括： 自所述記憶體控制器接收所述第一命令； 在接收到所述第一命令之後，自所述記憶體控制器接收所述第二命令； 在接收到所述第二命令之後，自所述記憶體控制器接收用於處理所述第一資料流的第三命令；以及 在接收到所述第三命令之後，自所述記憶體控制器接收用於處理所述第二資料流的第四命令。
  16. 如請求項15所述的方法，其中所述第二命令是低功率雙倍資料速率5（LPDDR5）中的行位址選通（CAS）命令， 其中所述第三命令是與所述第一資料流對應的寫入命令或者與所述第一資料流對應的讀取命令， 其中所述第四命令是與所述第二資料流對應的寫入命令或者與所述第二資料流對應的讀取命令，且 其中緊接在接收所述第四命令之前自所述記憶體控制器接收的命令不是所述低功率雙倍資料速率5中的所述行位址選通命令。
  17. 如請求項15所述的方法，其中第一所需時間週期較第二所需時間週期短多達與所述第二命令對應的時間週期， 其中所述第一所需時間週期指示自接收到所述第四命令時至完成處理所述第二資料流時的時間週期，且 其中所述第二所需時間週期指示自接收到所述第二命令時至完成處理所述第一資料流時的時間週期。
  18. 如請求項13所述的方法，其中所述準備時間週期依序包括第一時間週期、第二時間週期及第三時間週期， 其中在所述準備時間週期的期間準備所述資料時脈訊號的所述雙態觸變包括： 在所述第一時間週期的期間，將所述資料時脈訊號維持於無關狀態； 在所述第二時間週期的期間，將所述資料時脈訊號維持於給定邏輯狀態；以及 在所述第三時間週期的期間，使所述資料時脈訊號以較所述參考頻率低的頻率雙態觸變。
  19. 如請求項13所述的方法，其中所述記憶體元件包括第一記憶體階層及第二記憶體階層， 其中基於所述資料時脈訊號以所述參考頻率雙態觸變而處理所述第一資料流包括： 將所述第一資料流寫入於所述第一記憶體階層中或者讀取儲存於所述第一記憶體階層中的所述第一資料流， 其中基於所述資料時脈訊號以所述參考頻率雙態觸變且根據所述參考循環計數延伸而處理所述第二資料流包括： 將所述第二資料流寫入於所述第二記憶體階層中或者讀取儲存於所述第二記憶體階層中的所述第二資料流，且 其中自所述記憶體控制器接收所述第一命令及所述第二命令包括： 自所述記憶體控制器接收所述第一命令； 在接收到所述第一命令之後，自所述記憶體控制器接收所述第二命令； 在接收到所述第二命令之後，自所述記憶體控制器接收用於處理所述第一資料流的第三命令；以及 在接收到所述第三命令之後且在完成處理所述第一資料流之前，自所述記憶體控制器接收用於處理所述第二資料流的第四命令。
  20. 一種電子元件的操作方法，所述電子元件包括記憶體元件及控制所述記憶體元件的記憶體控制器，所述方法包括： 由所述記憶體控制器判斷第一處理命令與第二處理命令之間的處理間隔是否短於參考間隔； 當判斷出所述處理間隔短於所述參考間隔時，由所述記憶體控制器產生用於延伸資料時脈訊號的同步的延伸命令； 由所述記憶體元件基於所述延伸命令在準備時間週期的期間準備所述資料時脈訊號的雙態觸變； 由所述記憶體元件基於所述資料時脈訊號以參考頻率雙態觸變而處理與所述第一處理命令對應的第一資料流；以及 由所述記憶體元件基於所述資料時脈訊號以所述參考頻率雙態觸變而處理與所述第二處理命令對應的第二資料流， 其中所述資料時脈訊號的所述同步是基於所述延伸命令延伸。
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