JP2022135210A - 半導体発光素子 - Google Patents

半導体発光素子 Download PDF

Info

Publication number
JP2022135210A
JP2022135210A JP2021034859A JP2021034859A JP2022135210A JP 2022135210 A JP2022135210 A JP 2022135210A JP 2021034859 A JP2021034859 A JP 2021034859A JP 2021034859 A JP2021034859 A JP 2021034859A JP 2022135210 A JP2022135210 A JP 2022135210A
Authority
JP
Japan
Prior art keywords
layer
columnar
semiconductor
emitting device
light emitting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021034859A
Other languages
English (en)
Inventor
浩司 奥野
Koji Okuno
浩一 水谷
Koichi Mizutani
昌輝 大矢
Masateru Oya
一喜 飯田
Kazuyoshi Iida
智 上山
Satoshi Kamiyama
哲也 竹内
Tetsuya Takeuchi
素顕 岩谷
Motoaki Iwatani
勇 赤▲崎▼
Isamu Akasaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyoda Gosei Co Ltd
Meijo University
Original Assignee
Toyoda Gosei Co Ltd
Meijo University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyoda Gosei Co Ltd, Meijo University filed Critical Toyoda Gosei Co Ltd
Priority to JP2021034859A priority Critical patent/JP2022135210A/ja
Priority to US17/673,006 priority patent/US20220285580A1/en
Publication of JP2022135210A publication Critical patent/JP2022135210A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H01L33/145—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure with a current-blocking structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/387—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape with a plurality of electrode regions in direct contact with the semiconductor body and being electrically interconnected by another electrode layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)
  • Semiconductor Lasers (AREA)

Abstract

Figure 2022135210000001
【課題】 ３次元的な微細構造の活性層を有する半導体発光素子の発光層を選択的に発光させることを図った半導体発光素子を提供することである。
【解決手段】 半導体発光素子１００は、ｎ型半導体層１１２と、ｎ型半導体層１１２の上の複数の柱状半導体１３０と、複数の柱状半導体１３０の間の隙間を埋める埋込層１４０と、電流を抑制する電流抑制領域Ｘ１と、を有する。複数の柱状半導体１３０は、六角柱形状の六角柱部１３１と、六角柱部１３１を覆う活性層１３２と、を有する。六角柱部１３１は、六角形の第１面１３１ａと第１面１３１ａの反対側の第２面１３１ｂとを有する。複数の柱状半導体１３０の第１面１３１ａは、ｎ型半導体層１１２と対面している。複数の柱状半導体１３０の第２面１３１ｂは、電流抑制領域Ｘ１と対面している。
【選択図】図３

Description

本明細書の技術分野は、半導体発光素子に関する。
半導体発光素子は、活性層において正孔と電子とが再結合することにより発光する。従来、活性層として平坦なシート状の井戸層が用いられてきた。近年、柱状などの３次元的構造を有する活性層について研究されてきている。
例えば、特許文献１には、ｎ型ナノワイヤ層１０３１と、活性層１０３２と、ｐ型半導体層１０３３と、ｐ＋層１０３４と、ｎ＋層１０３５と、を有する半導体発光素子が開示されている（特許文献１の段落［００３８］）。また、埋込半導体層１０４が、柱状半導体層１０３同士の隙間を埋める旨が開示されている（特許文献１の段落［００３７］）。
特開２０１９－０１２７４４号公報
特許文献１のようなナノワイヤ構造の半導体においては、活性層１０３２は六角筒形状を備えている（特許文献１の図１、図２）。ｎ型ナノワイヤ層１０３１の側面に位置する活性層１０３２はｍ面に平行な部分を有する。ｎ型ナノワイヤ層１０３１における基板の反対側に位置する活性層１０３２はｃ面またはｒ面に平行な部分を有する。
ｍ面は非極性面である。ｍ面に平行に形成される活性層においては、分極が生じない。このため、このような活性層では量子閉じ込めシュタルク効果（ＱＣＳＥ）が生じない。これにより、内部量子効率の向上が期待される。特許文献１の技術においては、ｍ面に加えてｃ面またはｒ面に平行な活性層も形成される。ｍ面、ｃ面、ｒ面に形成される発光層の発光波長、品質は互いに異なっている。素子に電流を流した場合には、ｍ面、ｃ面、ｒ面の発光層が発光する。このため、ｍ面への注入電流が低下する。また、素子全体の発光波長のばらつき、発光効率の低下といった問題が生じる。
本明細書の技術が解決しようとする課題は、３次元的な微細構造の活性層を有する半導体発光素子の発光層を選択的に発光させることを図った半導体発光素子を提供することである。
第１の態様における半導体発光素子は、下地層と、下地層の上の複数の柱状半導体と、複数の柱状半導体の間の隙間を埋める埋込層と、電流を抑制する電流抑制領域と、を有する。複数の柱状半導体は、六角柱形状の六角柱部と、六角柱部を覆う活性層と、を有する。六角柱部は、六角形の第１面と第１面の反対側の第２面とを有する。複数の柱状半導体の第１面は、下地層と対面している。複数の柱状半導体の第２面は、電流抑制領域と対面している。
この半導体発光素子においては、電流抑制領域に電流がほとんど流れない。このため、電流抑制領域の周辺に存在し得るｃ面、ｒ面での発光が抑制される。ｍ面をもつ活性層が高効率で発光する。したがって、この半導体発光素子においては、波長のばらつき、半値幅の増大、発光効率の低下が生じにくい。
本明細書では、３次元的な微細構造の活性層を有する半導体発光素子の発光層を選択的に発光させることを図った半導体発光素子が提供されている。
第１の実施形態の半導体発光素子１００の概略構成を示す斜視図である。 第１の実施形態の半導体発光素子１００の断面を示す概念図である。 第１の実施形態の半導体発光素子１００の柱状半導体１３０の内部構造を示す図である。 図３のＩＶ－ＩＶ断面を示す第１の断面図である。 図３のＶ－Ｖ断面を示す第２の断面図である。 第１の実施形態の半導体発光素子１００の製造方法を説明するための図（その１）である。 第１の実施形態の半導体発光素子１００の製造方法を説明するための図（その２）である。 第１の実施形態の半導体発光素子１００の製造方法を説明するための図（その３）である。 第１の実施形態の半導体発光素子１００の製造方法を説明するための図（その４）である。 第１の実施形態の半導体発光素子１００の製造方法を説明するための図（その５）である。 第１の実施形態の半導体発光素子１００の製造方法を説明するための図（その６）である。 第１の実施形態の半導体発光素子１００の製造方法を説明するための図（その７）である。 第１の実施形態の半導体発光素子１００の製造方法を説明するための図（その８）である。 第１の実施形態の半導体発光素子１００の効果を概念的に説明する図である。 第２の実施形態の半導体発光素子２００の柱状半導体２３０の内部構造を示す図である。 第３の実施形態の半導体発光素子３００の平面構造を示す概念図である。 図１６のＸＶＩＩ－ＸＶＩＩ断面と平均の屈折率分布との間の関係を示す概念図である。 図１６のＸＶＩＩＩ－ＸＶＩＩＩ断面と平均の屈折率分布との間の関係を示す概念図である。 柱状半導体１３０が３列に配置されている場合を示す模式図である。 第４の実施形態の半導体発光素子４００の概略構成図である。 第５の実施形態の半導体発光素子５００の概略構成図である。
以下、具体的な実施形態について、半導体発光素子を例に挙げて図を参照しつつ説明する。しかし、本明細書の技術はこれらの実施形態に限定されるものではない。本明細書において、半導体発光素子は、ＬＥＤとレーザーダイオード（ＬＤ）とを含む。また、後述する半導体発光素子の各層の積層構造および電極構造は、例示である。実施形態とは異なる積層構造であってもよい場合がある。そして、それぞれの図における各層の厚みの比は、概念的に示したものであり、実際の厚みの比を示しているわけではない。
（第１の実施形態）
１．半導体発光素子
図１は、第１の実施形態の半導体発光素子１００の概略構成を示す斜視図である。半導体発光素子１００は、３次元形状の活性層を有する。図１に示すように、半導体発光素子１００は、基板１１０と、マスク１２０と、柱状半導体１３０と、埋込層１４０と、カソード電極Ｎ１と、アノード電極Ｐ１と、を有する。
基板１１０は、マスク１２０と、柱状半導体１３０と、埋込層１４０と、を支持するためのものである。
マスク１２０は、表面から半導体が成長しない材料である。後述するように、マスク１２０には、貫通孔があいている。マスク１２０は、透明絶縁膜であるとよい。この場合には、マスク１２０は、光をほとんど吸収しない。電流は、マスク１２０を介さず、柱状半導体１３０に好適に流れる。マスク１２０の材質として例えば、ＳｉＯ2 、ＳｉＮｘ、Ａｌ2 Ｏ3 が挙げられる。
柱状半導体１３０は、柱状のIII 族窒化物半導体である。柱状半導体１３０は、マスク１２０の開口部に露出する半導体の表面から選択成長させた半導体である。柱状半導体１３０は、六角柱形状をしている。柱状半導体１３０における中心軸方向に垂直な断面は、正六角形または扁平形状の六角形である。
埋込層１４０は、柱状半導体１３０と柱状半導体１３０との間の隙間を埋め込むための層である。埋込層１４０は、柱状半導体１３０を覆っている。埋込層１４０の材料は、例えば、ｎ型ＧａＮである。
カソード電極Ｎ１は、基板１１０の上に形成されている。
アノード電極Ｐ１は、埋込層１４０の上に形成されている。アノード電極Ｐ１は、埋込層１４０以外のその他の半導体に形成されていてもよい。
２．柱状半導体
２－１．柱状半導体の配列
図２は、第１の実施形態の半導体発光素子１００の断面を示す概念図である。柱状半導体１３０は、正方格子状に配置されている。図２に示すように、複数の柱状半導体１３０は、第１のピッチ間隔Ｊ１で周期的に配置されている。
柱状半導体１３０の高さは、例えば、０．２５μｍ以上５μｍ以下である。柱状半導体１３０の径は、例えば、５０ｎｍ以上５００ｎｍ以下である。ここで、径とは、中心軸方向に垂直な断面における六角形の向かい合う頂点間の距離である。六角形に長辺がある場合には、長辺方向の距離である。柱状半導体１３０の第１のピッチ間隔Ｊ１は、例えば、０．２７μｍ以上５μｍ以下である。これらの数値は例示であり、上記以外の数値であってもよい。
２－２．柱状半導体の内部構造
図３は、第１の実施形態の半導体発光素子１００の柱状半導体１３０の内部構造を示す図である。
基板１１０は、導電性基材１１１と、ｎ型半導体層１１２と、を有する。導電性基材１１１は、ｎ型半導体層１１２と、それより上層の半導体層等と、を支持する。導電性基材１１１は、例えば、ＧａＮ基板である。
ｎ型半導体層１１２は、柱状半導体１３０を成長させるための下地層である。ｎ型半導体層１１２の一部は、マスク１２０の開口部１２０ａに露出している。ｎ型半導体層１１２は、例えば、ｎ型ＧａＮ層またはｎ型ＡｌＧａＮ層である。これらは例示であり、上記以外の構造であってもよい。
柱状半導体１３０は、柱状ｎ型半導体１３１と、活性層１３２と、筒状ｐ型半導体１３３と、トンネル接合部１３４と、電流抑制領域Ｘ１と、を有する。
柱状ｎ型半導体１３１の側面は、ｍ面である。または、ｍ面に近い面である。ｍ面は非極性面である。そのため、活性層１３２において、ピエゾ分極による発光効率の低下がほとんどない。
柱状ｎ型半導体１３１は、六角柱形状の六角柱部である。六角柱の側面はｍ面である。六角柱の上端面はｃ面である。この六角柱の軸方向に垂直な断面は、正六角形または扁平形状の六角形である。柱状ｎ型半導体１３１は、第１面１３１ａと第２面１３１ｂとを有する。第１面１３１ａはマスク１２０の開口部１２０ａの露出面の形状である。第２面１３１ｂは六角形である。第２面１３１ｂは、第１面１３１ａの反対側の面である。第１面１３１ａは、ｎ型半導体層１１２と対面しているとともに接触している。第２面１３１ｂは、電流抑制領域Ｘ１と対面しているとともに接触している。柱状ｎ型半導体１３１は、マスク１２０の開口部１２０ａに露出しているｎ型半導体層１１２を起点に柱状に選択成長させた半導体層である。柱状ｎ型半導体１３１は、実際には、横方向にも成長する。そのため、柱状ｎ型半導体１３１の太さは、マスク１２０の開口部１２０ａの開口幅よりもやや大きい。柱状ｎ型半導体１３１は、例えば、ｎ型ＧａＮ層である。
活性層１３２は、柱状ｎ型半導体１３１および電流抑制領域Ｘ１を覆っている。活性層１３２は、六角柱形状の柱状ｎ型半導体１３１および電流抑制領域Ｘ１の外周に沿って形成されている。そのため、活性層１３２は、六角筒形状を備える。活性層１３２は、例えば、１個以上５個以下の井戸層と、井戸層を挟む障壁層と、を有する。基板１１０の板面はｃ面である。活性層１３２の井戸層はｍ面に沿って形成されている。このため、活性層１３２の井戸層は、基板１１０の板面にほぼ垂直に配置されている。ただし、活性層１３２の頂部は、電流抑制領域Ｘ１の頂部を覆っている。活性層１３２の頂部は、ｃ面とｒ面との少なくとも一方を有する。活性層１３２の頂部は、基板１１０の板面にほぼ平行であってもよい。例えば、井戸層はＩｎＧａＮ層であり、障壁層はＡｌＧａＩｎＮ層である。
筒状ｐ型半導体１３３は、六角筒形状を備える活性層１３２の外周に沿って形成されている。そのため、筒状ｐ型半導体１３３は、六角筒形状を備える。筒状ｐ型半導体１３３は、活性層１３２と直接に接触するが、柱状ｎ型半導体１３１と直接には接触していない。また、筒状ｐ型半導体１３３は、トンネル接合部１３４と接触している。筒状ｐ型半導体１３３は、例えば、ｐ型ＧａＮ層である。
トンネル接合部１３４は、筒状ｐ型半導体１３３の外周に沿って形成されている。トンネル接合部１３４は、活性層１３２と埋込層１４０との間の位置に配置されている。トンネル接合部１３４は、六角筒形状を備える。トンネル接合部１３４は、ｐ＋層１３４ａとｎ＋層１３４ｂとを有する。ｐ＋層１３４ａは内側の層であり、ｎ＋層１３４ｂは外側の層である。ｐ＋層１３４ａは筒状ｐ型半導体１３３に接触している。ｎ＋層１３４ｂは埋込層１４０に接触している。
電流抑制領域Ｘ１は、電流を抑制する。電流抑制領域Ｘ１は、柱状ｎ型半導体１３１の先端に位置している。電流抑制領域Ｘ１は、基板１１０からみて柱状ｎ型半導体１３１より遠い位置にある。電流抑制領域Ｘ１は、柱状ｎ型半導体１３１および活性層１３２に接触した状態で柱状ｎ型半導体１３１および活性層１３２に囲まれている。電流抑制領域Ｘ１は、柱状半導体１３０の電気抵抗率よりも高い半導体である。電流抑制領域Ｘ１の電気抵抗率は、柱状ｎ型半導体１３１および活性層１３２の電気抵抗率よりも十分に高い。電流抑制領域Ｘ１の材質は、例えば、ｕｄ－ＧａＮである。ｕｄ－ＧａＮはドープされていないＧａＮである。
２－３．第１の断面形状
図４は、図３のＩＶ－ＩＶ断面を示す第１の断面図である。図４は、柱状半導体１３０における基板１１０の板面に平行な断面を示している。図４に示すように、柱状半導体１３０における軸方向に垂直な断面の形状は、正六角形である。そして、六角柱形状の柱状半導体１３０の内側から、柱状ｎ型半導体１３１と、活性層１３２と、筒状ｐ型半導体１３３と、が配置されている。
２－４．第２の断面形状
図５は、図３のＶ－Ｖ断面を示す第２の断面図である。図５は、柱状半導体１３０における基板１１０の板面に平行な断面を示している。図５に示すように、柱状半導体１３０における軸方向に垂直な断面の形状は、正六角形である。そして、六角柱形状の柱状半導体１３０の内側から、電流抑制領域Ｘ１と、活性層１３２と、筒状ｐ型半導体１３３と、が配置されている。
３．半導体発光素子の製造方法
３－１．基板準備工程
図６に示すように、基板１１０を準備する。基板１１０は、導電性基材１１１の上に、ｎ型半導体層１１２の順で積層したものである。
３－２．マスク形成工程
図７および図８に示すように、基板１１０のｎ型半導体層１１２の上にマスク１２０を形成する。マスク１２０にｎ型半導体層１１２を露出させる複数の開口部１２０ａを形成する。そのために、エッチング等の技術を用いればよい。
図８は、マスク１２０の開口部１２０ａの配列を示す図である。図８は、基板１１０の板面に垂直な方向から基板１１０を視た図である。図８には、参考のために、柱状半導体１３０の形状が破線で描かれている。図８に示すように、マスク１２０の開口部１２０ａが円形で正方格子状に配列されている。マスク１２０の開口部の開口部１２０ａは基板１１０およびｎ型半導体層１１２に対して平面格子状に配置されている。格子配列は結晶構造制限定理に示されている配列が好ましい。平面格子は、例えば、斜方格子、六角格子、正方格子、矩形格子、平行体格子である。III 族窒化物半導体はウルツ鉱構造である。このため、六角格子、正方格子、矩形格子が好ましい。
なお、マスク１２０の開口部１２０ａの形状を変えることで、柱状半導体１３０の形状を制御することができる。開口部１２０ａの形状が円形の場合には、正六角形に近い断面形状を有する柱状半導体１３０を形成することができる。開口部１２０ａの形状がオーバル形状の場合には、扁平形状に近い断面形状を有する柱状半導体１３０を形成することができる。
３－３．柱状半導体形成工程
図９に示すように、マスク１２０の開口部１２０ａの下に露出しているｎ型半導体層１１２を起点にして、六角柱形状の柱状ｎ型半導体１３１を選択的に成長させる。そのために、公知の選択成長の技術を用いればよい。このように半導体層を選択成長させる場合に、ｍ面がファセットとして表出しやすい。
例えば、ＭＯＣＶＤ法により半導体をエピタキシャル成長させる。基板温度は、例えば、１１００℃以上１２００℃以下である。炉内の圧力は、例えば、１ｋＰａ以上１００ｋＰａ以下である。
前述したように、マスク１２０の開口部１２０ａが円形形状であるため、断面が正六角形に近い六角柱形状の柱状ｎ型半導体１３１が成長する。
ここで、ｎ型ドーパントガスの供給を停止する。
図１０に示すように、柱状ｎ型半導体１３１の上に電流抑制領域Ｘ１が成長し始める。電流抑制領域Ｘ１は例えば、ｕｄ－ＧａＮである。柱状ｎ型半導体１３１の側面にもわずかにｕｄ－ＧａＮが成長する可能性がある。しかし、側面方向の成長速度は十分に遅いため、問題はほとんど生じない。
図１１に示すように、柱状ｎ型半導体１３１の周囲に活性層１３２を形成する。活性層１３２は、断面が正六角形に近い形状の柱状ｎ型半導体１３１の側面に形成される。また、活性層１３２が柱状ｎ型半導体１３１の頂部にも形成される。
図１２に示すように、活性層１３２の上に活性層１３２の外周を覆う筒状ｐ型半導体１３３を形成する。筒状ｐ型半導体１３３は六角筒形状を備える。筒状ｐ型半導体１３３は、活性層１３２の側面に形成される。筒状ｐ型半導体１３３が柱状ｎ型半導体１３１または活性層１３２の頂部にも形成される場合がある。このようにして、柱状半導体１３０が形成される。
図１３に示すように、筒状ｐ型半導体１３３の上に筒状ｐ型半導体１３３の外周を覆うトンネル接合部１３４を形成する。トンネル接合部１３４は六角筒形状を備える。
３－４．埋込層形成工程
柱状半導体１３０と柱状半導体１３０との隙間を埋込層１４０で埋める。
３－５．電極形成工程
次に、基板１１０のｎ型半導体層１１２の上にカソード電極Ｎ１を形成する。また、埋込層１４０の上にアノード電極Ｐ１を形成する。
３－６．その他の工程
熱処理工程、半導体層の表面にパッシベーション膜等を成膜する工程、またはその他の工程を実施してもよい。
４．第１の実施形態の効果
図１４は、第１の実施形態の半導体発光素子１００の効果を概念的に説明する図である。図１４において、電流は矢印Ｊ１に沿って流れる。半導体発光素子１００には、電気抵抗率の高い電流抑制領域Ｘ１がある。このため、電流は電流抑制領域Ｘ１を避けて流れる。その結果、柱状ｎ型半導体１３１と隣接している領域の活性層１３２が発光する。電流抑制領域Ｘ１と隣接している領域の活性層１３２はほとんど発光しない。そして、光は矢印Ｋ１の向きに進行する。
このように、半導体発光素子１００においては、電流抑制領域Ｘ１を取り囲む活性層１３２での発光が抑制される。つまり、電流抑制領域Ｘ１の周辺に存在し得るｃ面、ｒ面での発光が抑制される。ｍ面をもつ活性層１３２が高効率で発光する。これにより、波長のばらつき、半値幅の増大、発光効率の低下が生じにくい。
５．変形例
５－１．導電性酸化物層
埋込層１４０とアノード電極Ｐ１との間に導電性酸化物層を配置してもよい。導電性酸化物層は、例えば、ＩＴＯ、ＩＺＯ等の透明導電性酸化物からなる層であるとよい。
５－２．柱状半導体の配列および凸形状部の配列
複数の柱状半導体１３０の配列がハニカム状であってもよい。ただし、半導体発光素子１００をレーザー素子として用いる場合には、複数の柱状半導体１３０の配列は正方格子であるとよい。コヒーレント光を発生しやすいからである。
５－３．マスクパターン
マスクの開口部の形状は円形以外であってもよい。例えば、六角形である。この場合であっても、柱状ｎ型半導体１３１は六角柱形状に成長する。
５－４．電流抑制領域の組成
電流抑制領域Ｘ１の組成はｕｄ－ＧａＮ以外のIII 族窒化物半導体であってもよい。例えば、ｕｄ－ＡｌＧａＮである。または、Ｍｇ、Ｃ、Ｏ、ＢをドープしたIII 族窒化物半導体であってもよい。Ｍｇをドープする場合には、活性化しなくてもよい。または、ｐ型不純物であるＭｇとｎ型不純物であるＳｉとの両方をドープした高抵抗層であってもよい。もちろん、その他の高抵抗半導体であってもよい。
５－５．柱状半導体の組成
本実施形態では、柱状ｎ型半導体１３１はｎ型ＧａＮ層であり、井戸層はＩｎＧａＮ層であり、障壁層はＡｌＧａＮ層であり、筒状ｐ型半導体１３３はｐ型ＧａＮ層である。これらは例示であり、その他のIII 族窒化物半導体であってもよい。また、その他の半導体であってもよい。
５－６．埋込層の組成
本実施形態では、埋込層１４０の材料は、ｐ－ＧａＮ層である。しかし、埋込層１４０としてｐ－ＧａＮ層の代わりにｐ－ＡｌＧａＮ層を用いることができる。ＡｌＧａＮ層の屈折率は、ｐ型ＧａＮ層の屈折率よりも小さい。そのため、ＬＤ構造を形成する場合には、光閉じ込め効率が向上する。または、埋込層１４０は、その他のｐ－ＡｌＩｎＧａＮ層であってもよい。
５－７．領域
図３に示すように、半導体発光素子１００がレーザーダイオードである場合には、半導体発光素子１００は導波領域Ｒ１と伝導領域Ｒ２とを有する。導波領域Ｒ１は、レーザー発振および活性層１３２へのキャリアの注入に用いられる領域である。伝導領域Ｒ２は、電流を流すとともに光を閉じ込める領域である。
５－８．凹凸加工基板
基板１１０の導電性基材１１１は、凹凸加工を施されていてもよい。つまり、導電性基材１１１は、半導体層側の面に凹凸を周期的に配置された凹凸形状部を有する。凹凸形状として、例えば、円錐形状、半球形状が挙げられる。これらの凸形状が、例えば、正方格子状またはハニカム状に配置されているとよい。
５－９．反射層
半導体発光素子１００は、基板１１０におけるマスク層１２０の反対側の裏面に、反射層を有していてもよい。
５－１０．電子障壁層
活性層１３２の外側に電子障壁層を形成してもよい。電子障壁層の材質は、例えば、ＡｌＧａＩｎＮである。
５－１１．トンネル接合部
トンネル接合部１３４は必ずしも設けなくともよい。その場合には、柱状半導体１３０同士の隙間をｐ型半導体層により埋める。
５－１２．カソード電極
カソード電極は、基板１１０のｎ型半導体層１１２の上に形成されていてもよい。その場合には、導電性基材１１１の代わりにその他の基材を用いてよい。基材は、例えば、サファイア基板である。
５－１３．矩形格子
柱状半導体１３０は、正方格子の代わりに矩形格子の格子点の位置に配置されていてもよい。
５－１４．傾斜面
図３等においては、ｃ面、ｍ面が描かれており、ｍ面に対して傾斜する傾斜面は描かれていない。しかし、実際には、ｒ面等の傾斜面が存在し得る。
５－１５．組み合わせ
上記の変形例を自由に組み合わせてもよい。
（第２の実施形態）
第２の実施形態について説明する。第２の実施形態の電流抑制領域が第１の実施形態の電流抑制領域と異なっている。異なる点を中心に説明する。
１．半導体発光素子
図１５は、第２の実施形態の半導体発光素子２００の柱状半導体２３０の内部構造を示す図である。図１５に示すように、半導体発光素子２００は、基板１１０と、マスク１２０と、柱状半導体２３０と、埋込層１４０と、カソード電極Ｎ１と、アノード電極Ｐ１と、を有する。
柱状半導体２３０は、柱状ｎ型半導体１３１と、活性層１３２と、筒状ｐ型半導体１３３と、トンネル接合部１３４と、電流抑制領域Ｘ２と、懸架部Ｙ２と、を有する。ここで、柱状ｎ型半導体１３１は、Ａｌ組成の高いｎ型ＡｌＧａＮであるとよい。
電流抑制領域Ｘ２は、空隙である。電流抑制領域Ｘ２は、大気が充填されている。
懸架部Ｙ２は、電流抑制領域Ｘ２を形成するための半導体層である。
２．半導体発光素子の製造方法
第１の実施形態と異なる点について説明する。
特開２０１８－１１０１７２号公報に記載の方法により電流抑制領域Ｘ２を形成する（特開２０１８－１１０１７２号公報の段落［００５７］－［００６６］）。
まず、柱状ｎ型半導体１３１を形成する。柱状ｎ型半導体１３１の上に分解層としてＩｎＧａＮ層を形成する。次に、懸架部Ｙ２としてＡｌＧａＮ層を形成する。次に、分解層であるＩｎＧａＮ層をエッチングにより分解する。
３．第２の実施形態の効果
第２の実施形態の半導体発光素子２００の電流抑制領域Ｘ２の電気抵抗率は、第１の実施形態の電流抑制領域Ｘ１の電気抵抗率よりも高い。したがって、第２の実施形態の半導体発光素子２００においては、ｍ面以外での発光がさらに抑制される。
４．変形例
４－１．分解層
分解層はＧａＮ層であってもよい。
４－２．その他
第１の実施形態の変形例を用いることができる。
（第３の実施形態）
第３の実施形態について説明する。第１の実施形態と異なる点を中心に説明する。
１．半導体発光素子
図１６は、第３の実施形態の半導体発光素子３００の平面構造を示す概念図である。半導体発光素子３００は、基板１１０と、マスク１２０と、柱状半導体１３０と、埋込層３４０と、カソード電極Ｎ１と、アノード電極Ｐ１と、を有する。また、図１６に示すように、半導体発光素子３００は、柱状半導体１３０と柱状半導体１３０との間に空隙Ｚ１を有する。
柱状半導体１３０は、平面格子状に配置されている。図１６では、柱状半導体１３０は、矩形格子状に配置されている。平面格子の単位格子の面心に位置する領域に空隙Ｚ１が形成されている。
２．屈折率
図１７は、図１６のＸＶＩＩ－ＸＶＩＩ断面と平均の屈折率分布との間の関係を示す概念図である。図１７に示すように、柱状半導体１３０に含まれている活性層１３２のＩｎＧａＮの屈折率は高い。このため、柱状半導体１３０の平均の屈折率は、埋込層３４０のＧａＮよりも屈折率よりも大きい。
図１８は、図１６のＸＶＩＩＩ－ＸＶＩＩＩ断面と平均の屈折率分布との間の関係を示す概念図である。図１８では、柱状半導体１３０を破線で描いている。図１８に示すように、空隙Ｚ１の屈折率は、埋込層３４０の屈折率よりも小さい。
仮に、空隙Ｚ１が存在しなかったとすると、図１８において、屈折率は空間的に変化せず一定である。
このように、第３の実施形態においては、柱状半導体１３０の列が存在する領域において、柱状半導体１３０の領域で屈折率が高い傾向にある。
３．半導体発光素子の製造方法
空隙Ｚ１を形成するためには、埋込層３４０を形成する際に埋込層３４０の形成を途中で中断すればよい。埋込層３４０は柱状半導体１３０のｍ面から成長する。このため、正方格子状に配置されている柱状半導体１３０の中間地点に空隙Ｚ１が形成される。空隙Ｚ１は、六角筒の内側を占める形状である。
４．第３の実施形態の効果
このような構造のレーザー素子においては、注入した電流が閾値電流を超えた場合、ｍ面の活性層から誘導放出が生じる。そして、ＸＶＩＩ－ＸＶＩＩ断面またはＸＶＩＩＩ－ＸＶＩＩＩ断面に垂直な方向でレーザー発振することとなる。この場合、ＸＶＩＩ－ＸＶＩＩ断面とＸＶＩＩＩ－ＸＶＩＩＩ断面とで導波路における屈折率分布の傾向が近くなる。このため、レーザー光が導波するときの散乱損失が少なくなる。これにより、スロープ効率が改善する。
図１９は、柱状半導体１３０が３列に配置されている場合を示す模式図である。図１９（ｂ）は、図１９（ａ）のＸＩＸ－ＸＩＸ断面の光の強度を示す。ここで、線Ｌ１は、第３の実施形態の半導体発光素子３００における光の強度である。線Ｌ２は、空隙Ｚ１が存在しない場合の半導体発光素子における光の強度である。柱状半導体１３０があるＸＶＩＩ－ＸＶＩＩ断面と柱状半導体１３０がないＸＶＩＩＩ－ＸＶＩＩＩ断面とで屈折率分布の傾向を近づけることにより、散乱損失が低減する。このため、定在波が安定して形成されやすい。これにより、より強度の高いスーパーシングルモードが実現される。
図１９に示すように、柱状半導体１３０が存在する箇所で光の強度は極大値をとる。つまり、柱状半導体１３０が存在する箇所で光の強度が大きい。また、柱状半導体１３０の間の領域で光の強度の極小値をとる。そして、３列のうち中央の列の周辺において光の強度が最も大きい。
図１９に示すように、線Ｌ１の光の極大値は線Ｌ２の光の極大値よりも大きい。また、線Ｌ１の光の極小値は線Ｌ２の光の極小値よりも小さい。
半導体発光素子３００においては、柱状半導体１３０の列に強い光を透過させることができる。このため、例えば、図１の矢印Ａ１の向きに光を往復させてレーザーを発振させる場合には、強度の強いレーザーを発振させることができる。
このように、柱状半導体１３０が存在しない領域の屈折率を調整することにより、柱状半導体１３０の箇所における光の強度を強めることができる。
５．変形例
５－１．ピット
空隙Ｚ１の代わりに、ピットを形成してもよい。ピットの形状はIII 族窒化物半導体の｛０００１｝面に対して斜めである｛１０－１ｘ｝面や｛１１－２ｙ｝面で構成されるＶ型の形状であってもよい。｛１０－１０｝面や｛１１－２０｝面など｛０００１｝面に対して垂直な面で構成されたピットであってもよい。もちろん、斜めな面と垂直な面とを組み合わせた形状であってもよい。これらのピットはすべて同様の形状であることが好ましい。この場合には、その領域の平均の屈折率も同様になるからである。これにより、より安定な定在波を存在させることができる。
５－２．その他
第１の実施形態の変形例を用いることができる。例えば、埋込層３４０よりも屈折率が低い層で空隙Ｚ１もしくはピットを埋め込んでも同様の効果が得られる。例えば、埋込層３４０がＧａＮである場合には、ＧａＮよりも屈折率の小さいＡｌＧａＮ層またはＩＴＯ等の透明電極で空隙Ｚ１もしくはピットを埋め込んでもよい。この場合には、埋め込んだ後の表面が平坦であるほど好ましい。その後の電極形成や素子化プロセスが容易になるからである。
（第４の実施形態）
第４の実施形態について説明する。第１の実施形態と異なる点を中心に説明する。
１．半導体発光素子
図２０は、第４の実施形態の半導体発光素子４００の概略構成図である。図２０に示すように、半導体発光素子４００は、基板１１０と、マスク１２０と、柱状半導体１３０と、埋込層４４０と、カソード電極Ｎ１と、アノード電極Ｐ１と、を有する。
埋込層４４０は、第１層４４１と、第２層４４２と、第３層４４３と、を有する。第１層４４１、第２層４４２、第３層４４３は、ｎ型半導体層である。例えば、ｎ型ＧａＮである。
第１層４４１は柱状半導体１３０を覆っている。第２層４４２は第１層４４１を覆っている。第３層４４３は第２層４４２を覆っている。第２層４４２は、第１層４４１と第２層４４２とに挟まれている。第３層４４３はアノード電極Ｐ１に接触している。
第２層４４２のＳｉ濃度は第１層４４１のＳｉ濃度よりも高い。第３層４４３のＳｉ濃度は第２層４４２のＳｉ濃度よりも高い。第１層４４１のＳｉ濃度は、例えば、１×１０17ｃｍ-3以上２×１０18ｃｍ-3以下である。第２層４４２のＳｉ濃度は、例えば、２×１０18ｃｍ-3以上５×１０18ｃｍ-3以下である。第３層４４３のＳｉ濃度は、例えば、５×１０18ｃｍ-3以上５×１０19ｃｍ-3以下である。
２．半導体発光素子の製造方法
埋込層４４０を成長させる際には、Ｓｉを含有するドーパントガスの量を増加させればよい。ドーパントガスは徐々に増加させてもよいし、階段状に増加させてもよい。
３．第４の実施形態の効果
埋込層４４０中の柱状半導体１３０の周囲においては、不純物濃度が低い。このため、柱状半導体１３０の周囲において光の吸収が生じにくい。このため、ＬＥＤにおいては光取り出し効率の減少が抑制される。レーザーダイオード（ＬＤ）においては、閾値電流の増加、利得の減少が抑制される。ここで、柱状半導体１３０の周囲とは、例えば、第１層４４１である。
埋込層４４０中の柱状半導体１３０から離れた領域においては、不純物濃度が高い。この領域においては、電気抵抗率が低い。このため、電流が流れやすい。ここで、埋込層４４０中の柱状半導体１３０から離れた領域とは、例えば、第３層４４３である。埋込層４４０中の柱状半導体１３０から離れた領域では光が吸収されることもある。しかし、この光は、例えば、レーザー発振にはほとんど寄与しない領域を透過する。このため、ＬＤにおいてこの光の吸収は、閾値電流および利得にほとんど影響しない。
すなわち、半導体発光素子４００においては、閾値電流の増加、利得の減少が抑制されており、電流が流れやすい。
４．変形例
４－１．トンネル接合部がない場合
トンネル接合部がない場合には、柱状半導体１３０を埋め込む埋込層はｐ型層である。この場合であっても、柱状半導体１３０の周囲のＭｇ濃度を低くし、柱状半導体１３０から離れるにつれてＭｇ濃度を高くすればよい。第１層のＭｇ濃度は、例えば、１×１０18ｃｍ-3以上５×１０19ｃｍ-3以下である。第２層のＭｇ濃度は、例えば、５×１０19ｃｍ-3以上１×１０20ｃｍ-3以下である。第３層のＭｇ濃度は、例えば、１×１０20ｃｍ-3以上５×１０20ｃｍ-3以下である。
また、ｐ型層で埋め込む場合には、上記に加えて、アノード電極Ｐ１と接触するｐ型コンタクト層を有するとよい。ｐ型コンタクト層のＭｇ濃度は、例えば、５×１０20ｃｍ-3以上５×１０21ｃｍ-3以下である。
４－２．その他
第１の実施形態の変形例を用いることができる。
（第５の実施形態）
第５の実施形態について説明する。第１の実施形態と異なる点を中心に説明する。
１．半導体発光素子
図２１は、第５の実施形態の半導体発光素子５００の概略構成図である。図２１に示すように、半導体発光素子５００は、基板５１０と、マスク１２０と、柱状半導体５３０と、埋込層５４０と、カソード電極Ｎ２と、アノード電極Ｐ２と、を有する。
基板５１０は、ｎ型半導体層５１１と、トンネル接合部５１２と、ｐ型半導体層５１３と、を有する。ｎ型半導体層５１１は、例えば、ｎ型ＧａＮ層である。ｐ型半導体層５１３は、例えば、ｐ型ＧａＮ層である。
トンネル接合部５１２は、ｐ＋層５１２ａとｎ＋層５１２ｂとを有する。ｐ＋層５１２ａは、ｎ＋層５１２ｂとｐ型半導体層５１３との間の位置に配置されている。ｎ＋層５１２ｂは、ｎ型半導体層５１１とｐ＋層５１２ａとの間の位置に配置されている。ｐ＋層５１２ａは、例えば、ｐ型ＧａＮ層である。ｎ＋層５１２ｂは、例えば、ｎ型ＧａＮ層である。ｐ＋層５１２ａのＭｇ濃度は、ｐ型半導体層５１３のＭｇ濃度よりも高い。ｎ＋層５１２ｂのＳｉ濃度は、ｎ型半導体層５１１のＳｉ濃度よりも高い。
柱状半導体５３０は、柱状ｐ型半導体５３１と、活性層５３２と、を有する。柱状ｐ型半導体５３１は、例えば、ｐ型ＧａＮ層である。
埋込層５４０は、柱状半導体５３０同士の隙間を埋めている。埋込層５４０は、ｎ型半導体層である。埋込層５４０は、例えば、ｎ型ＧａＮ層である。
カソード電極Ｎ２は、埋込層５４０の上に形成されている。アノード電極Ｐ２は、基板５１０の上に形成されている。
２．第５の実施形態の効果
この場合であっても、第１の実施形態と同様の効果が得られる。
３．変形例
第１の実施形態の変形例と組み合わせてもよい場合がある。
（実施形態の組み合わせ）
第１の実施形態から第５の実施形態までを組み合わせてよい場合がある。
（付記）
第１の態様における半導体発光素子は、下地層と、下地層の上の複数の柱状半導体と、複数の柱状半導体の間の隙間を埋める埋込層と、電流を抑制する電流抑制領域と、を有する。複数の柱状半導体は、六角柱形状の六角柱部と、六角柱部を覆う活性層と、を有する。六角柱部は、六角形の第１面と第１面の反対側の第２面とを有する。複数の柱状半導体の第１面は、下地層と対面している。複数の柱状半導体の第２面は、電流抑制領域と対面している。
第２の態様における半導体発光素子においては、電流抑制領域は、複数の柱状半導体の電気抵抗率よりも高い半導体である。
第３の態様における半導体発光素子においては、電流抑制領域は、空隙である。
第４の態様における半導体発光素子においては、複数の柱状半導体は、平面格子状に配置されている。平面格子の単位格子の面心に位置する領域に空隙またはピットが形成されている。
第５の態様における半導体発光素子においては、埋込層は、複数の柱状半導体を覆う第１層と、第１層を覆う第２層と、を有する。第２層の不純物濃度は、第１層の不純物濃度よりも高い。
第６の態様における半導体発光素子は、トンネル接合部を有する。トンネル接合部は、ｐ型層とｎ型層とを有するとともに、活性層と埋込層との間の位置に配置されている。
第７の態様における半導体発光素子は、アノード電極と、導電性酸化物層と、を有する。導電性酸化物層は、埋込層とアノード電極との間に配置されている。
１００…半導体発光素子
１１０…基板
１１１…導電性基材
１１２…ｎ型半導体層
１２０…マスク
１３０…柱状半導体
１３１…柱状ｎ型半導体
１３２…活性層
１３３…筒状ｐ型半導体
１３４…トンネル接合部
１４０…埋込層
Ｎ１…カソード電極
Ｐ１…アノード電極

Claims (7)

  1. 下地層と、
    前記下地層の上の複数の柱状半導体と、
    前記複数の柱状半導体の間の隙間を埋める埋込層と、
    電流を抑制する電流抑制領域と、
    を有し、
    前記複数の柱状半導体は、
    六角柱形状の六角柱部と、
    前記六角柱部を覆う活性層と、を有し、
    前記六角柱部は、
    六角形の第１面と前記第１面の反対側の第２面とを有し、
    前記複数の柱状半導体の前記第１面は、
    前記下地層と対面しており、
    前記複数の柱状半導体の前記第２面は、
    前記電流抑制領域と対面していること
    を含む半導体発光素子。
  2. 請求項１に記載の半導体発光素子において、
    前記電流抑制領域は、
    前記複数の柱状半導体の電気抵抗率よりも高い半導体であること
    を含む半導体発光素子。
  3. 請求項１に記載の半導体発光素子において、
    前記電流抑制領域は、
    空隙であること
    を含む半導体発光素子。
  4. 請求項１から請求項３までのいずれか１項に記載の半導体発光素子において、
    前記複数の柱状半導体は、
    平面格子状に配置されており、
    前記平面格子の単位格子の面心に位置する領域に空隙またはピットが形成されていること
    を含む半導体発光素子。
  5. 請求項１から請求項４までのいずれか１項に記載の半導体発光素子において、
    前記埋込層は、
    前記複数の柱状半導体を覆う第１層と、
    前記第１層を覆う第２層と、を有し、
    前記第２層の不純物濃度は、
    前記第１層の不純物濃度よりも高いこと
    を含む半導体発光素子。
  6. 請求項１から請求項５までのいずれか１項に記載の半導体発光素子において、
    トンネル接合部を有し、
    前記トンネル接合部は、
    ｐ型層とｎ型層とを有するとともに、
    前記活性層と前記埋込層との間の位置に配置されていること
    を含む半導体発光素子。
  7. 請求項１から請求項６までのいずれか１項に記載の半導体発光素子において、
    アノード電極と、
    導電性酸化物層と、
    を有し、
    前記導電性酸化物層は、
    前記埋込層と前記アノード電極との間に配置されていること
    を含む半導体発光素子。
JP2021034859A 2021-03-04 2021-03-04 半導体発光素子 Pending JP2022135210A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021034859A JP2022135210A (ja) 2021-03-04 2021-03-04 半導体発光素子
US17/673,006 US20220285580A1 (en) 2021-03-04 2022-02-16 Semiconductor Light-Emitting Device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021034859A JP2022135210A (ja) 2021-03-04 2021-03-04 半導体発光素子

Publications (1)

Publication Number Publication Date
JP2022135210A true JP2022135210A (ja) 2022-09-15

Family

ID=83117393

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021034859A Pending JP2022135210A (ja) 2021-03-04 2021-03-04 半導体発光素子

Country Status (2)

Country Link
US (1) US20220285580A1 (ja)
JP (1) JP2022135210A (ja)

Also Published As

Publication number Publication date
US20220285580A1 (en) 2022-09-08

Similar Documents

Publication Publication Date Title
US7348600B2 (en) Nitride semiconductor device, and its fabrication process
KR100988041B1 (ko) 반도체 발광소자
JP4927042B2 (ja) 光子結晶発光素子及びその製造方法
KR101009651B1 (ko) 3족 질화물 반도체 발광소자
JP6947386B2 (ja) 半導体発光素子および半導体発光素子の製造方法
JP2004193555A (ja) 窒化物半導体素子およびその製造方法
JP2015534274A (ja) オプトエレクトロニクスコンポーネントおよびオプトエレクトロニクスコンポーネントの製造方法
JP2012009810A (ja) 改良された活性領域を備える発光デバイス
KR20130058406A (ko) 반도체 발광소자
US20110001158A1 (en) Iii-nitride semiconductor light emitting device
JP2010114159A (ja) 発光素子及びその製造方法
KR20120081333A (ko) 반도체 발광소자 및 이의 제조방법
KR20110102630A (ko) 질화물 반도체 발광소자 및 그 제조방법
KR100818269B1 (ko) 질화물 반도체 발광소자
CN111404029B (zh) 具有AlInN镁反向扩散阻挡层的氮化镓基紫外激光器
US20220246793A1 (en) Semiconductor device and method for producing semiconductor device
US20070158662A1 (en) Two-dimensional photonic crystal LED
KR100723250B1 (ko) 질화물 반도체 발광 소자
KR20110117963A (ko) 질화물 반도체 발광 소자 및 그 제조방법
JP2022135210A (ja) 半導体発光素子
KR20090017945A (ko) 반도체 발광소자 및 그 제조방법
KR20130097362A (ko) 반도체 발광소자
US20220246789A1 (en) Semiconductor device and method for producing semiconductor device
KR20120029215A (ko) 반도체 발광소자 및 이를 제조하는 방법
KR20080055538A (ko) 발광소자

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210416

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20220701

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20231222

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20231222