JP2022133486A - Semiconductor package and semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体チップがモールド樹脂で封止された半導体パッケージおよびそれを用いた半導体装置に関するものである。 The present invention relates to a semiconductor package in which a semiconductor chip is sealed with mold resin and a semiconductor device using the same.
従来より、半導体チップがモールド樹脂で封止された半導体パッケージが提案されている(例えば、特許文献1参照)。具体的には、この半導体パッケージでは、アイランド部上に半導体チップが搭載されており、アイランド部の周囲には、半導体チップとボンディングワイヤ等を介して電気的に接続される端子部が配置されている。そして、アイランド部、半導体チップ、端子部は、アイランド部および端子部の一部が露出するように、モールド樹脂で封止されている。 2. Description of the Related Art Conventionally, a semiconductor package in which a semiconductor chip is sealed with a mold resin has been proposed (see, for example, Patent Document 1). Specifically, in this semiconductor package, a semiconductor chip is mounted on an island portion, and terminal portions electrically connected to the semiconductor chip via bonding wires or the like are arranged around the island portion. there is The island portion, the semiconductor chip, and the terminal portion are sealed with mold resin so that the island portion and the terminal portion are partly exposed.
このような半導体パッケージは、プリント基板等の実装基板にはんだを介して実装されることで半導体装置を構成する。 Such a semiconductor package constitutes a semiconductor device by being mounted on a mounting substrate such as a printed circuit board through solder.
ところで、近年では、半導体パッケージと被実装部材との間に配置されるはんだの信頼性を向上させたいという要望がある。 By the way, in recent years, there has been a demand to improve the reliability of the solder arranged between the semiconductor package and the member to be mounted.
本発明は上記点に鑑み、はんだの信頼性の向上を図ることができる半導体パッケージおよび半導体装置を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor package and a semiconductor device capable of improving the reliability of solder.
上記目的を達成するための請求項1では、被実装部材(100)にはんだ(200)を介して配置される半導体パッケージであって、半導体チップ(30)と、一面(211)および一面と反対側の他面(212)を有し、一面に半導体チップが配置されるアイランド部(21)と、一面(221)、一面と反対側の他面(222)、一面と他面とを繋ぐ側面(223)を有し、半導体チップと接続部材(50)を介して接続される端子部(22)と、一面(61)、一面と反対側の他面(62)、一面と他面とを繋ぐ側面(63)を有し、一面または他面からアイランド部の他面を露出させ、他面から端子部の他面を露出させると共に側面から端子部の側面の一部を露出させ、半導体チップを封止するモールド樹脂(60)と、を備えている。そして、少なくとも端子部は、はんだを介して被実装部材と接続されており、アイランド部、端子部、およびモールド樹脂の少なくとも1つには、はんだを介して被実装部材に配置された際、はんだの厚さを所定以上の厚さに保持する保持構造(25、26、62a、70、80、81、90、202、203、222a、222b)が形成されている。 In claim 1 for achieving the above object, there is provided a semiconductor package arranged on a mounted member (100) via solder (200), comprising a semiconductor chip (30), one surface (211) and one surface opposite to the semiconductor package (30). An island portion (21) having a side surface (212) on which a semiconductor chip is arranged, one surface (221), the other surface (222) opposite to the one surface, and a side surface connecting the one surface and the other surface. (223), a terminal portion (22) connected to a semiconductor chip via a connection member (50), one surface (61), the other surface (62) opposite to the one surface, and one surface and the other surface. The semiconductor chip has a connecting side surface (63), exposing the other surface of the island portion from one surface or the other surface, exposing the other surface of the terminal portion from the other surface, and exposing a part of the side surface of the terminal portion from the side surface. and a mold resin (60) that seals the At least the terminal portion is connected to the mounted member via solder, and at least one of the island portion, the terminal portion, and the mold resin has solder when arranged on the mounted member via solder. holding structure (25, 26, 62a, 70, 80, 81, 90, 202, 203, 222a, 222b) is formed to hold the thickness of .
これによれば、半導体パッケージを被実装部材にはんだを介して配置した際、保持構造によってはんだが薄くなることを抑制できる。つまり、はんだの厚さを所定以上の厚さに保持できる。このため、はんだの信頼性の向上を図ることができる。 According to this, when the semiconductor package is arranged on the mounting member with the solder interposed therebetween, it is possible to prevent the solder from becoming thin due to the holding structure. In other words, the thickness of the solder can be maintained at a predetermined thickness or more. Therefore, it is possible to improve the reliability of the solder.
また、請求項16では、被実装部材(100)にはんだ(200)を介して配置される半導体パッケージであって、半導体チップ(30)と、一面(211)および一面と反対側の他面(212)を有し、一面に半導体チップが配置されるアイランド部(21)と、一面(221)および一面と反対側の他面(222)を有し、半導体チップと接続部材(50)を介して接続される端子部(22)と、アイランド部の他面および端子部の他面を露出させつつ、半導体チップを封止するモールド樹脂(60)と、を備えている。そして、少なくとも端子部は、はんだを介して被実装部材と接続されており、半導体チップのうちのアイランド部と反対側には、モールド樹脂より熱伝導率が高い材料で構成され、半導体チップと熱的に接続されると共にモールド樹脂で封止された放熱部材(31)が配置されている。 In claim 16, a semiconductor package is arranged on a member to be mounted (100) via solder (200), comprising a semiconductor chip (30), one surface (211) and the other surface opposite to the one surface ( 212), and has an island portion (21) on which a semiconductor chip is arranged, one surface (221), and the other surface (222) opposite to the one surface, through which the semiconductor chip and the connection member (50) are interposed. and a mold resin (60) that seals the semiconductor chip while exposing the other surface of the island portion and the other surface of the terminal portion. At least the terminal portion is connected to the member to be mounted via solder, and the side of the semiconductor chip opposite to the island portion is made of a material having a higher thermal conductivity than the mold resin. A heat dissipating member (31) that is physically connected and sealed with a mold resin is arranged.
これによれば、放熱部材によって半導体チップの熱を放熱できるため、半導体パッケージを被実装部材にはんだを介して配置した際、はんだに印加される応力を低減できる。したがって、はんだの信頼性の向上を図ることができる。 According to this, the heat of the semiconductor chip can be dissipated by the heat dissipating member, so that the stress applied to the solder can be reduced when the semiconductor package is arranged on the mounting member via the solder. Therefore, it is possible to improve the reliability of the solder.
また、請求項17では、被実装部材(100)にはんだ(200)を介して配置される半導体パッケージであって、半導体チップ(30)と、一面(211)および一面と反対側の他面(212)を有し、一面に半導体チップが配置されるアイランド部(21)と、一面(221)および一面と反対側の他面(222)を有し、半導体チップと接続部材(50)を介して接続される端子部(22)と、一面(61)および一面と反対側の他面(62)を有し、アイランド部の他面および端子部の他面を露出させつつ、半導体チップを封止するモールド樹脂(60)と、を備えている。そして、アイランド部の他面は、モールド樹脂の一面から露出しており、端子部の他面は、モールド樹脂の他面から露出しており、端子部がはんだを介して被実装部材と接続されている。 In claim 17, a semiconductor package is arranged on a member to be mounted (100) via solder (200), comprising a semiconductor chip (30), one surface (211) and the other surface opposite to the one surface ( 212), and has an island portion (21) on which a semiconductor chip is arranged, one surface (221), and the other surface (222) opposite to the one surface, through which the semiconductor chip and the connection member (50) are interposed. and a terminal portion (22) connected to the terminal portion (22), one surface (61) and the other surface (62) opposite to the one surface, and the semiconductor chip is sealed while exposing the other surface of the island portion and the terminal portion. and a mold resin (60) that stops. The other surface of the island portion is exposed from one surface of the mold resin, the other surface of the terminal portion is exposed from the other surface of the mold resin, and the terminal portion is connected to the mounted member via solder. ing.
これによれば、アイランド部と端子部とがモールド樹脂の異なる面から露出しているため、半導体パッケージを被実装部材にはんだを介して配置した際、例えば、アイランド部を金属製の筐体等に接続できる。このため、半導体チップの熱をアイランド部から筐体等に放熱でき、はんだに印加される応力を低減できる。したがって、はんだの信頼性の向上を図ることができる。 According to this, since the island portion and the terminal portion are exposed from different surfaces of the mold resin, when the semiconductor package is arranged on the member to be mounted via solder, the island portion may be removed from the metal housing or the like. can connect to Therefore, the heat of the semiconductor chip can be radiated from the island portion to the housing or the like, and the stress applied to the solder can be reduced. Therefore, it is possible to improve the reliability of the solder.
また、請求項19は、被実装部材(100)にはんだ(200)を介して半導体パッケージ(10)が配置された半導体装置であって、半導体パッケージは、半導体チップ(30)と、一面(211)および一面と反対側の他面(212)を有し、一面に半導体チップが配置されるアイランド部(21)と、一面(221)および一面と反対側の他面(222)を有し、半導体チップと接続部材(50)を介して接続される端子部(22)と、アイランド部の他面および端子部の他面を露出させつつ、半導体チップを封止するモールド樹脂(60)と、を備え、被実装部材は、端子部とはんだを介して接続されるランド(112)を備えている。そして、端子部とランドとの間には、端子部およびランドと電気的に接続される電子部品(400)が配置されている。 Further, according to claim 19, there is provided a semiconductor device in which a semiconductor package (10) is arranged on a member to be mounted (100) with solder (200) interposed therebetween, wherein the semiconductor package comprises a semiconductor chip (30) and one surface (211). ) and the other surface (212) on the opposite side, and an island portion (21) on which a semiconductor chip is arranged on one surface, and the one surface (221) and the other surface (222) on the opposite side, a terminal portion (22) connected to a semiconductor chip via a connecting member (50); a mold resin (60) sealing the semiconductor chip while exposing the other surface of the island portion and the other surface of the terminal portion; , and the member to be mounted has a land (112) connected to the terminal portion via solder. An electronic component (400) electrically connected to the terminal and the land is arranged between the terminal and the land.
これによれば、半導体パッケージと被実装部材との間隔は、少なくとも電子部品の厚さ以上となる。このため、半導体パッケージと被実装部材との間に配置されるはんだが薄くなることを抑制でき、はんだの信頼性の向上を図ることができる。 According to this, the distance between the semiconductor package and the member to be mounted is at least equal to or greater than the thickness of the electronic component. Therefore, it is possible to suppress thinning of the solder disposed between the semiconductor package and the member to be mounted, and improve the reliability of the solder.
また、請求項20は、被実装部材(100)にはんだ(200)を介して半導体パッケージ(10)が配置された半導体装置であって、半導体パッケージは、半導体チップ(30)と、一面(211)および一面と反対側の他面(212)を有し、一面に半導体チップが配置されるアイランド部(21)と、一面(221)、一面と反対側の他面(222)、一面と他面とを繋ぐ側面(223)を有し、半導体チップと接続部材(50)を介して接続される端子部(22)と、一面(61)、一面と反対側の他面(62)、一面と他面とを繋ぐ側面(63)を有し、一面または他面からアイランド部の他面を露出させ、他面から端子部の他面を露出させると共に側面から端子部の側面の一部を露出させ、半導体チップを封止するモールド樹脂(60)と、を備え、被実装部材は、端子部とはんだを介して接続されるランド(112)を備えている。そして、端子部の側面のうちのモールド樹脂から露出する部分を露出側面(223a)とすると、ランドは、半導体パッケージと被実装部材との積層方向において、露出側面と重なる部分と異なる部分にスリット(112b)が形成されている。
Further,
これによれば、ランドのうちの露出側面と重なる部分と異なる部分にスリットが形成されているため、はんだのうちの露出側面と重なる部分にボイドが形成されることを抑制できる。このため、はんだにクラックが導入された際に当該クラックの進展が促進されることを抑制でき、はんだの寿命が短くなることを抑制できる。したがって、はんだの信頼性の向上を図ることができる。 According to this, since the slit is formed in the portion of the land that is different from the portion that overlaps the exposed side surface, it is possible to suppress the formation of voids in the portion of the solder that overlaps the exposed side surface. Therefore, when a crack is introduced into the solder, it is possible to suppress the promotion of the crack, thereby suppressing the shortening of the life of the solder. Therefore, it is possible to improve the reliability of the solder.
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。 It should be noted that the reference numerals in parentheses attached to each component etc. indicate an example of the correspondence relationship between the component etc. and specific components etc. described in the embodiments described later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 An embodiment of the present invention will be described below with reference to the drawings. In addition, in each of the following embodiments, portions that are the same or equivalent to each other will be described with the same reference numerals.
(第1実施形態)
第1実施形態の半導体装置について、図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、自動車等の車両に搭載される部品を駆動制御するための半導体装置として適用されると好適である。
(First embodiment)
A semiconductor device according to the first embodiment will be described with reference to the drawings. It should be noted that the semiconductor device of this embodiment is preferably applied as a semiconductor device for driving and controlling components mounted in a vehicle such as an automobile.
本実施形態の半導体装置は、図1~図3に示されるように、半導体パッケージ10が被実装部材としてのプリント基板100にはんだ200を介して実装された構成とされている。
As shown in FIGS. 1 to 3, the semiconductor device of this embodiment has a configuration in which a
まず、本実施形態の半導体パッケージ10の構成について、図1および図2を参照しつつ説明する。半導体パッケージ10は、アイランド部21および端子部22を有するリードフレーム20、半導体チップ30、ボンディングワイヤ50、モールド樹脂60等を有する構成とされている。
First, the configuration of the
リードフレーム20は、互いに分離されたアイランド部21および端子部22を有している。アイランド部21および端子部22は、例えば、銅等の金属材料を用いて構成される1枚の金属板がプレス打ち抜き等されることによって形成されている。なお、アイランド部21および端子部22は、後述するモールド樹脂60で封止される前はタイバー等によって一体化されており、モールド樹脂60で封止された後にカットされることで分離される。
The
アイランド部21は、本実施形態では、一面211、一面211と反対側の他面212、一面211と他面212とを繋ぐ側面213を有する四角形板状とされている。端子部22は、一面221、一面221と反対側の他面222、一面221と他面222とを繋ぐ側面223を有し、アイランド部21より平面積が小さい四角形板状とされている。そして、端子部22は、アイランド部21を中心としてアイランド部21の周囲に複数配置されている。
In this embodiment, the
半導体チップ30は、一面30aおよび他面30bを有し、一般的な半導体製造プロセスによって形成された半導体素子を有する構成とされている。例えば、半導体チップ30は、MOSFET(Metal Oxide Semiconductor Field Effect Transistorの略)やIGBT(Insulated Gate Bipolar Transistorの略)等の半導体素子を有する構成とされている。そして、半導体チップ30は、他面30bがアイランド部21と対向するように、アイランド部21の一面211上に接合部材40を介して配置されている。接合部材40は、例えば、はんだ、銀ペースト、導電性接着剤等が用いられる。
The
また、半導体チップ30は、一面30a側に図示しない電極パッドが形成されている。そして、半導体チップ30は、電極パッドが端子部22の一面221とボンディングワイヤ50を介して電気的に接続されている。なお、ボンディングワイヤ50は、アルミニウム、金、銅等で構成される。
Further, the
モールド樹脂60は、例えば、エポキシ樹脂等で構成されている。そして、モールド樹脂60は、アイランド部21の他面212、端子部22の他面222および側面223の一部を露出させつつ、半導体チップ30、アイランド部21の一面211、端子部22の一面211、半導体チップ30等を封止するように配置されている。
The
具体的には、モールド樹脂60は、金型を用いたコンプレッション成形やトランスファー成形等で形成され、本実施形態では、一面61、一面61と反対側の他面62、一面61と他面62とを繋ぐ側面63を有する略直方体形状とされている。そして、モールド樹脂60は、他面62からアイランド部21の他面212および端子部22の他面222が露出すると共に、側面63から端子部22の側面223の一部が露出するように配置されている。つまり、本実施形態の半導体パッケージ10は、いわゆるQFN(Quad For Non-Lead Packageの略)とされている。なお、以下では、端子部22の側面223のうちのモールド樹脂60から露出する側面を単に露出側面223aともいう。
Specifically, the
本実施形態では、モールド樹脂60の他面62、アイランド部21の他面212、端子部22の他面222は、同一平面上に位置するように配置されている。また、モールド樹脂60の側面63および露出側面223aは、同一平面上に位置するように配置されている。
In this embodiment, the
以上が本実施形態における半導体パッケージ10の基本的な構成である。そして、本実施形態では、モールド樹脂60には、他面62側に凸部62aが形成されている。本実施形態では、凸部62aは、モールド樹脂60の他面62において、アイランド部21と端子部22との間に位置する部分に複数形成されている。より詳しくは、凸部62aは、アイランド部21と半導体チップ30との積層方向において(以下では、単に積層方向という)、アイランド部21を囲むように形成されている。
The above is the basic configuration of the
なお、本実施形態では、凸部62aが保持構造に相当している。また、このような凸部62aは、例えば、モールド樹脂60を成形する際、凸部62aが形成される金型を用意することによって形成される。そして、上記積層方向においてとは、言い換えると、アイランド部21と半導体チップ30との積層方向から視たとき、ということもできる。
In addition, in this embodiment, the
プリント基板100は、図3に示されるように、一面101側に、銅やアルミニウム等で構成される第1ランド111および第2ランド112が形成されている。第1ランド111は、半導体パッケージ10のアイランド部21に対応する形状とされ、第2ランド112は、半導体パッケージ10の端子部22に対応する形状とされている。また、プリント基板100の一面101には、第1ランド111および第2ランド112が露出するように、図示しないソルダーレジスト等の被覆部材も形成されている。
As shown in FIG. 3, the printed
そして、半導体パッケージ10は、アイランド部21が第1ランド111とはんだ200を介して接続され、端子部22が第2ランド112とはんだ200を介して接続されるように、プリント基板100の一面101上に配置されている。この場合、本実施形態では、モールド樹脂60に凸部62aが形成されているため、アイランド部21の他面212および端子部22の他面222と、第1、第2ランド111、112との間隔が確保される。このため、はんだ200の厚さが薄くなることを抑制でき、はんだ200が破壊されることを抑制できる。なお、半導体パッケージ10とプリント基板100との間には、図示しないアンダーフィル材が配置されている。また、はんだ200は、例えば、スズ銀銅はんだ等が用いられる。
The
以上が本実施形態における半導体装置の構成である。次に、上記半導体装置における半導体パッケージ10をプリント基板100に配置する方法について、簡単に説明する。
The above is the configuration of the semiconductor device according to the present embodiment. Next, a method for arranging the
まず、上記半導体パッケージ10およびプリント基板100を用意する。なお、半導体パッケージ10は、次のように用意される。まず、アイランド部21上に半導体チップ30を接合部材40を介して配置した後、半導体チップ30と端子部22とをボンディングワイヤ50を介して電気的に接続する。その後、アイランド部21の他面212、端子部22の他面222および露出側面223aが露出するように、モールド樹脂60を成形する。
First, the
そして、プリント基板100の第1ランド111および第2ランド112上に、印刷法等によってはんだペーストを配置する。次に、アイランド部21および端子部22がはんだペーストと接触するように、はんだペースト上に上記半導体パッケージ10を配置する。その後、リフローを行うことにより、アイランド部21と第1ランド111とがはんだ200を介して接続されると共に、端子部22と第2ランド112とがはんだ200を介して接続されるようにする。これにより、半導体パッケージ10がプリント基板100と接続されて上記半導体装置が製造される。
Then, solder paste is placed on the
以上説明したように、本実施形態では、モールド樹脂60の他面62に凸部62aが形成されているため、アイランド部21の他面212および端子部22の他面222と、第1、第2ランド111、112との間隔が確保される。このため、はんだ200の厚さが薄くなることを抑制でき、はんだ200を所定以上の厚さに保持することができる。したがって、はんだ200が破壊されることを抑制でき、はんだ200の信頼性の向上を図ることができる。
As described above, in the present embodiment, since the
また、本実施形態では、凸部62aは、積層方向において、アイランド部21を囲むように形成されている。このため、半導体パッケージ10がプリント基板100の一面101に対して傾くことを抑制できる。
Further, in the present embodiment, the
(第1実施形態の変形例)
第1実施形態の変形例について説明する。凸部62aは、モールド樹脂60の他面62において、アイランド部21と端子部22との間に1つのみ形成されていてもよい。この場合、凸部62aは、モールド樹脂60の他面62において、アイランド部21を囲むように枠状とされていてもよい。さらに、凸部62aは、アイランド部21の他面62において、隣合う端子部22の間に形成されていてもよい。
(Modified example of the first embodiment)
A modification of the first embodiment will be described. Only one
(第2実施形態)
第2実施形態について説明する。本実施形態は、第1実施形態に対し、端子部22に突起部を形成したものである。その他に関しては、上記第1実施形態と同様であるため、ここでは説明を省略する。
(Second embodiment)
A second embodiment will be described. In the present embodiment, projections are formed on
本実施形態の半導体パッケージ10は、図4に示されるように、端子部22の他面222に、モールド樹脂60の他面62から突出する突起部222aが形成されている。なお、本実施形態では、突起部222aが保持構造に相当している。
In the
このような突起部222aは、例えば、次のように形成される。すなわち、まず、アイランド部21の他面212および端子部22の他面222が露出するようにモールド樹脂60を成形する。その後、アイランド部21の他面212、端子部22の他面222のうちの突起部222aとなる部分と異なる部分、およびモールド樹脂60の他面62をエッチング等で全体的に除去する。これにより、モールド樹脂60の他面62から突出する突起部222aが形成された半導体パッケージ10が形成される。
以上が本実施形態における半導体パッケージ10の構成である。そして、半導体パッケージ10は、図5に示されるように、アイランド部21が第1ランド111とはんだ200を介して接続され、端子部22が第2ランド112とはんだ200を介して接続されるように、プリント基板100の一面101上に配置されている。この場合、本実施形態では、端子部22に突起部222aが形成されているため、アイランド部21の他面212および端子部22の他面222と、第1、第2ランド111、112との間隔が確保される。このため、はんだ200の厚さが薄くなることを抑制できる。
The above is the configuration of the
以上説明したように、本実施形態では、端子部22に突起部222aが形成されているため、アイランド部21の他面212および端子部22の他面222と、第1、第2ランド111、112との間隔が確保される。このため、はんだ200の厚さが薄くなることを抑制でき、はんだ200の信頼性の向上を図ることができる。
As described above, in the present embodiment, since the
(第2実施形態の変形例)
第2実施形態の変形例について説明する。突起部222aは、端子部22に加えてアイランド部21に形成されていてもよいし、アイランド部21のみに形成されていてもよい。
(Modification of Second Embodiment)
A modification of the second embodiment will be described. The projecting
また、突起部222aは、図6に示されるように、端子部22の他面222にワイヤボンディングを行うことによって形成するようにしてもよい。この場合、図7に示されるように、第2ランド112にもワイヤボンディングを行うことによって突起部112aを形成するようにしてもよい。そして、半導体パッケージ10をプリント基板100に配置する際、端子部22の突起部222aと第2ランド112の突起部112aとが当接するように配置することにより、さらにはんだ200の厚さが薄くなることを抑制できる。
Alternatively, the
(第3実施形態)
第3実施形態について説明する。本実施形態は、第1実施形態に対し、アイランド部21の他面212および端子部22の他面222に阻害膜を配置したものである。その他に関しては、上記第1実施形態と同様であるため、ここでは説明を省略する。
(Third Embodiment)
A third embodiment will be described. In this embodiment, an inhibition film is arranged on the
本実施形態の半導体パッケージ10は、図8および図9に示されるように、端子部22には、他面222のうちの露出側面223aとの境界部分に、端子部22よりもはんだ濡れ性の低い材料で構成された阻害膜70が配置されている。なお、阻害膜70は、例えば、ソルダーレジスト等で構成される。また、本実施形態では、阻害膜70が保持構造に相当している。そして、図9では、後述するはんだボール201を省略して示してある。
In the
本実施形態では、阻害膜70は、端子部22の他面222における外縁部を囲むように配置されている。また、阻害膜70は、端子部22の他面222に、阻害膜70から露出する2つの領域が区画形成されるように配置されている。具体的には、阻害膜70は、端子部22の他面222の外縁部および略中央部を被覆するように配置されている。
In this embodiment, the
同様に、アイランド部21の他面212には、阻害膜70から露出する複数の領域が区画形成されるように、阻害膜70が配置されている。
Similarly, the
そして、アイランド部21の他面212および端子部22の他面222のうちの阻害膜70から露出する部分には、はんだボール201が配置されている。つまり、本実施形態の半導体パッケージ10は、いわゆるBGA(Ball Grid Arrayの略)とされている。なお、本実施形態では、端子部22の他面222に備えられる阻害膜70は、阻害膜70から2つの領域が露出するように配置されている。このため、端子部22には、2つのはんだボール201が配置されている。
以上が本実施形態における半導体パッケージ10の構成である。
The above is the configuration of the
プリント基板100は、図10に示されるように、アイランド部21および端子部22に形成された阻害膜70と対向する位置に阻害膜120が形成されている。具体的には、第1ランド111には、アイランド部21の他面212に形成された阻害膜70と対向する位置に阻害膜120が形成されている。第2ランド112には、端子部22の他面222に形成された阻害膜70と対向する位置に阻害膜120が形成されている。なお、阻害膜120は、阻害膜70と同様に、第1、第2ランド111、112よりはんだ濡れ性の低いソルダーレジスト等で構成される。
As shown in FIG. 10, the printed
そして、半導体パッケージ10は、アイランド部21が第1ランド111とはんだ200を介して接続され、端子部22が第2ランド112とはんだ200を介して接続されるように、プリント基板100の一面101上に配置されている。なお、端子部22と第2ランド112とは、2つのはんだ200を介して接続されている。また、アイランド部21と第1ランド111とは、複数のはんだ200を介して接続されている。
The
この場合、端子部22の他面222のうちの露出側面223aとの境界部分に阻害膜70が配置されているため、はんだ200が端子部22の露出側面223aに這い上がることを抑制できる。したがって、はんだ200の厚さが薄くなることを抑制できる。
In this case, since the
以上説明したように、本実施形態では、端子部22の他面222のうちの露出側面223aとの境界部分に阻害膜70が配置されている。このため、はんだ200が端子部22の露出側面223aに這い上がることを抑制できる。したがって、はんだ200の厚さが薄くなることを抑制でき、信頼性の向上を図ることができる。
As described above, in the present embodiment, the
また、本実施形態では、半導体パッケージ10にはんだボール201が配置されている。このため、半導体装置では、はんだ200は、半導体パッケージ10のはんだボール201と、半導体パッケージ10をプリント基板100に配置する際に第1、第2ランド111、112に配置されるはんだペーストとによって構成される。これにより、本実施形態の半導体装置では、アイランド部21と第1ランド111との間、および端子部22と第2ランド112との間に配置されるはんだ200がはんだペーストのみで構成される場合と比較して、はんだ200を厚くできる。したがって、さらに信頼性の向上を図ることができる。
Also, in this embodiment,
さらに、半導体パッケージ10は、端子部22に阻害膜70によって2つの領域が区画形成されており、各領域にはんだボール201が配置されている。また、プリント基板100の第2ランド112には、端子部22の他面222に形成された阻害膜70と対向する位置に阻害膜120が形成されている。そして、半導体パッケージ10における端子部22と第2ランド112とは、2つのはんだ200を介して接続されている。このため、一方のはんだ200が破壊されたとしても、他方のはんだ200で電気的な接続を確保でき、耐久性の向上を図ることができる。
In addition, the
同様に、半導体パッケージ10は、アイランド部21と第1ランド111とが複数のはんだ200を介して接続されている。このため、アイランド部21と第1ランド111との間において、一部のはんだ200が破壊されたとしても残りのはんだ200で接続を確保でき、耐久性の向上を図ることができる。
Similarly, in the
(第3実施形態の変形例)
第3実施形態の変形例について説明する。例えば、端子部22には、他面222のうちの露出側面223aとの境界部分にのみ阻害膜70が配置されるようにしてもよい。また、阻害膜70は、端子部22の他面222において、1つの領域のみを露出させるように形成されていてもよいし、3つ以上の領域を露出させるように形成されていてもよい。
(Modified example of the third embodiment)
A modification of the third embodiment will be described. For example, the
さらに、半導体パッケージ10は、はんだボール201を備えない構成としてもよい。このような構成としても、端子部22に阻害膜70が配置されていることにより、はんだ200が露出側面223aへ這い上がることが抑制されるため、はんだ200の厚さが薄くなることを抑制できる。
Furthermore, the
さらに、阻害膜70は、複数の端子部22のうちの一部のみに形成されていてもよい。
Furthermore, the
(第4実施形態)
第4実施形態について説明する。本実施形態は、第1実施形態に対し、アイランド部21の他面212の一部および端子部22の他面222にメッキ膜を配置したものである。その他に関しては、上記第1実施形態と同様であるため、ここでは説明を省略する。
(Fourth embodiment)
A fourth embodiment will be described. In the present embodiment, a plated film is arranged on a part of the
本実施形態の半導体パッケージ10は、図11に示されるように、アイランド部21の他面212および端子部22の他面222にメッキ膜80が形成されている。本実施形態では、アイランド部21の他面212は、部分的にメッキ膜80が形成され、メッキ膜80が形成されている部分と異なる部分に阻害膜81が形成されている。端子部22の他面222には、全面にメッキ膜80が形成されている。
In the
なお、メッキ膜80は、例えば、他面212、222側からニッケル(Ni)、パラジウム(Pd)、金(Au)が積層されて構成されている。阻害膜81は、メッキ膜80よりもはんだ濡れ性の低い材料で構成され、酸化膜で構成される。このような阻害膜81は、例えば、アイランド部21の他面212の所定箇所および端子部22の他面222にメッキ膜80を形成した後、熱酸化等することで形成される。また、本実施形態では、メッキ膜80および阻害膜81が保持構造に相当している。
The plated
以上が本実施形態における半導体パッケージ10の構成である。
The above is the configuration of the
プリント基板100は、図12に示されるように、第1ランド111に阻害膜120が形成されている。具体的には、阻害膜120は、第1ランド111のうちのメッキ膜80と対向する部分を露出させるように形成されている。つまり、阻害膜120は、阻害膜81と対向するように形成されている。
As shown in FIG. 12, the printed
そして、半導体パッケージ10は、アイランド部21が第1ランド111とはんだ200を介して接続され、端子部22が第2ランド112とはんだ200を介して接続されるように、プリント基板100の一面101上に配置されている。この場合、半導体パッケージ10側では、メッキ膜80が形成されていない部分にはんだ200が濡れ広がり難いため、はんだ200の厚さが薄くなることを抑制できる。
The
以上説明したように、本実施形態では、アイランド部21の他面212は、はんだ濡れ性が高いメッキ膜80とはんだ濡れ性が低い阻害膜81とが形成されている。このため、アイランド部21と第1ランド111との間に位置するはんだ200は、メッキ膜80が形成されていない部分に濡れ広がり難くなる。したがって、この部分のはんだ200の厚さが薄くなることを抑制することができ、全体的にはんだ200の厚さが薄くなることを抑制できる。これにより、はんだ200の信頼性の向上を図ることができる。
As described above, in the present embodiment, the
また、プリント基板100には、第1ランド111に阻害膜120が形成されているため、上記第3実施形態と同様の効果を得ることもできる。
Moreover, since the
(第4実施形態の変形例)
第4実施形態の変形例について説明する。端子部22の他面222は、アイランド部21と同様に、メッキ膜80および阻害膜81が形成されるようにしてもよい。この場合、アイランド部21の他面212は、全面にメッキ膜80が形成されていてもよい。
(Modified example of the fourth embodiment)
A modification of the fourth embodiment will be described. The plated
(第5実施形態)
第5実施形態について説明する。本実施形態は、第1実施形態に対し、アイランド部21および端子部22に転写はんだを配置したものである。その他に関しては、上記第1実施形態と同様であるため、ここでは説明を省略する。
(Fifth embodiment)
A fifth embodiment will be described. In this embodiment, transfer solder is arranged on the
本実施形態の半導体パッケージ10は、図13に示されるように、アイランド部21の他面212および端子部22の他面222は、モールド樹脂60の他面62から突出した状態となっている。つまり、モールド樹脂60は、他面62がアイランド部21の他面212および端子部22の他面222よりも凹んだ状態となっている。
In the
そして、アイランド部21の他面212、および端子部22の他面222には、転写はんだ202が配置されている。なお、この転写はんだ202は、溶融はんだが配置された処理槽に、アイランド部21の他面212および端子部22の他面222を浸すことによってはんだを転写する転写法によって形成される。また、本実施形態では、転写はんだ202が保持構造に相当している。
以上が本実施形態における半導体パッケージ10の構成である。そして、半導体パッケージ10は、図14に示されるように、アイランド部21が第1ランド111とはんだ200を介して接続され、端子部22が第2ランド112とはんだ200を介して接続されるように、プリント基板100の一面101上に配置されている。この場合、本実施形態では、はんだ200は、半導体パッケージ10の転写はんだ202と、半導体パッケージ10をプリント基板100に配置する際に第1、第2ランド111、112に配置されるはんだペーストとによって構成される。このため、本実施形態の半導体装置では、アイランド部21と第1ランド111との間、および端子部22と第2ランド112との間に配置されるはんだ200がはんだペーストのみで構成される場合と比較して、はんだ200を厚くできる。
The above is the configuration of the
次に、本実施形態の半導体パッケージ10の製造方法について説明する。
Next, a method for manufacturing the
まず、図15Aに示されるように、アイランド部21および端子部22を有し、アイランド部21と端子部22との間が連結されたリードフレーム20を用意する。そして、アイランド部21と端子部22との間に位置する部分に対してハーフエッチングを行い、凹部23を形成する。
First, as shown in FIG. 15A,
次に、アイランド部21の一面211上に半導体チップ30を接合部材40を介して配置すると共に、半導体チップ30と端子部22とをボンディングワイヤ50を介して電気的に接続する。その後、コンプレッション成形やトランスファー成形等により、半導体チップ30等を封止するようにモールド樹脂60を成形する。
Next, the
次に、図15Bに示されるように、アイランド部21の他面212側および端子部22の他面222側からエッチングを行い、凹部23を貫通させる。これにより、アイランド部21の他面212および端子部22の他面222がモールド樹脂60の他面62から突出した状態となる。
Next, as shown in FIG. 15B , etching is performed from the
その後、図15Cに示されるように、アイランド部21の他面212および端子部22の他面222に転写はんだ202を配置することにより、本実施形態の半導体パッケージ10が製造される。
After that, as shown in FIG. 15C ,
以上説明したように、本実施形態では、半導体パッケージ10には、アイランド部21の他面212および端子部22の他面222に転写はんだ202が配置されている。そして、半導体装置では、はんだ200は、半導体パッケージ10の転写はんだ202と、半導体パッケージ10をプリント基板100に配置する際に第1、第2ランド111、112に配置されるはんだペーストとによって構成される。このため、半導体装置では、アイランド部21と第1ランド111との間、および端子部22と第2ランド112との間に配置されるはんだ200がはんだペーストのみで構成される場合と比較して、はんだ200を厚くできる。したがって、さらに信頼性の向上を図ることができる。
As described above, in the
(第6実施形態)
第6実施形態について説明する。本実施形態は、第1実施形態に対し、端子部22の他面222の一部に高温はんだを介して中間リードフレームを配置したものである。その他に関しては、上記第1実施形態と同様であるため、ここでは説明を省略する。
(Sixth embodiment)
A sixth embodiment will be described. This embodiment differs from the first embodiment in that an intermediate lead frame is arranged on a part of the
本実施形態の半導体パッケージ10は、図16に示されるように、リードフレーム20には、高温はんだ203を介して、中間リードフレーム24が配置されている。具体的には、中間リードフレーム24は、互いに分離された中間アイランド部25および中間端子部26を有している。
In the
なお、中間リードフレーム24は、リードフレーム20と同様に、例えば、銅等の金属材料を用いて構成される1枚の金属板がプレス打ち抜き等されることによって形成されている。中間アイランド部25は、アイランド部21に対応する形状とされ、中間端子部26は、端子部22に対応する形状とされている。
It should be noted that the
そして、中間アイランド部25は、アイランド部21の他面212に高温はんだ203を介して配置されている。中間端子部26は、端子部22の他面222に高温はんだ203を介して配置されている。
The
なお、高温はんだ203は、半導体パッケージ10とプリント基板100との間に配置されるはんだ200よりも融点が高い材料で構成されている。より詳しくは、高温はんだ203は、はんだ200をリフローする際に溶融しない温度に融点を有するはんだで構成され、例えば、約260℃に融点を有するスズ鉛はんだやアンチモンはんだ等が用いられる。また、本実施形態では、中間アイランド部25および中間端子部26が中間部材に相当しており、中間アイランド部25、中間端子部26、および高温はんだ203が保持構造に相当している。
The high-
以上が本実施形態における半導体パッケージ10の構成である。そして、半導体パッケージ10は、図17に示されるように、中間アイランド部25が第1ランド111とはんだ200を介して接続され、中間端子部26が第2ランド112とはんだ200を介して接続されるように、プリント基板100の一面101上に配置されている。この場合、半導体パッケージ10とプリント基板100との間に配置されるはんだの総量が多く(すなわち、厚さが厚く)なり、はんだの厚さを厚くできる。
The above is the configuration of the
以上説明したように、本実施形態では、半導体パッケージ10には、アイランド部21の他面212および端子部22の他面222に高温はんだ203が配置されている。このため、半導体パッケージ10とプリント基板100との間に配置されるはんだの総量が多くなり、はんだの信頼性の向上を図ることができる。
As described above, in the
また、本実施形態では、高温はんだ203が応力緩和部としても機能するため、半導体パッケージ10とプリント基板100との熱膨張係数差による応力がはんだ200に印加されることを抑制できる。このため、さらにはんだ200の信頼性の向上を図ることができる。
In addition, in the present embodiment, the high-
(第6実施形態の変形例)
第6実施形態の変形例について説明する。高温はんだ203は、アイランド部21および端子部22の一方に備えられるようにしてもよい。例えば、アイランド部21のみに高温はんだ203を介して中間アイランド部25を配置し、端子部22は、第2ランド112とはんだ200を介して接続されるようにしてもよい。
(Modified example of the sixth embodiment)
A modification of the sixth embodiment will be described. High-
(第7実施形態)
第7実施形態について説明する。本実施形態は、第1実施形態に対し、端子部22の他面222に窪み部を形成したものである。その他に関しては、上記第1実施形態と同様であるため、ここでは説明を省略する。
(Seventh embodiment)
A seventh embodiment will be described. In this embodiment, a depression is formed on the
本実施形態の半導体パッケージ10は、図18に示されるように、端子部22は、他面222に窪み部222bが形成されている。なお、この窪み部222bは、例えば、モールド樹脂60を成形した後、端子部22の他面222にエッチング等を行うことによって形成される。また、本実施形態では、窪み部222bが保持構造に相当している。
In the
以上が本実施形態における半導体パッケージ10の構成である。そして、半導体パッケージ10は、図19に示されるように、端子部22の窪み部222b内にはんだ200が入り込んだ状態でプリント基板100の一面101上に配置されている。
The above is the configuration of the
以上説明したように、本実施形態では、端子部22の他面222に窪み部222bが形成されている。そして、半導体装置では、はんだ200が窪み部222b内に入り込んだ状態となっている。このため、半導体パッケージ10とプリント基板100との間に配置されるはんだ200は、窪み部222b内に入り込んだ分だけ厚くなる。したがって、はんだ200の信頼性の向上を図ることができる。
As described above, in this embodiment, the recessed
(第7実施形態の変形例)
第7実施形態の変形例について説明する。窪み部222bは、アイランド部21にも形成されていてもよいし、アイランド部21のみに形成されていてもよい。
(Modified example of the seventh embodiment)
A modification of the seventh embodiment will be described. The recessed
(第8実施形態)
第8実施形態について説明する。本実施形態は、第1実施形態に対し、端子部22を薄くしたものである。その他に関しては、上記第1実施形態と同様であるため、ここでは説明を省略する。
(Eighth embodiment)
An eighth embodiment will be described. In this embodiment, the
本実施形態の半導体パッケージ10は、図20に示されるように、端子部22は、他面222側から薄くされることでアイランド部21より薄くされている。つまり、端子部22は、他面222がアイランド部21の他面212よりも凹んだ状態となっている。すなわち、本実施形態では、端子部22は、他面222がモールド樹脂60の他面62およびアイランド部21の他面212よりも、モールド樹脂60の一面61側に位置した状態となっている。なお、本実施形態では、端子部22の他面222がアイランド部21の他面212よりもモールド樹脂60の一面61側に位置する構造が保持構造に相当する。
In the
なお、このような半導体パッケージ10は、モールド樹脂60を成形した後、エッチング等によって端子部22を他面222側から薄くすることで形成される。
Such a
以上が本実施形態における半導体パッケージ10の構成である。そして、半導体パッケージ10は、図21に示されるように、アイランド部21が第1ランド111とはんだ200を介して接続され、端子部22が第2ランド112とはんだ200を介して接続されるように、プリント基板100の一面101上に配置されている。この場合、端子部22と第2ランド112との間のはんだ200は、アイランド部21と第1ランド111との間のはんだ200よりも厚くなる。このため、端子部22と第2ランド112との間のはんだ200を厚くできる。
The above is the configuration of the
以上説明したように、本実施形態では、端子部22は、他面222がアイランド部21の他面212よりもモールド樹脂60の一面61側に位置している。このため、端子部22と他面212とアイランド部21の他面212とが同一平面上に位置する場合と比較して、端子部22と第2ランド112との間に配置されるはんだ200を厚くできる。したがって、はんだ200の信頼性の向上を図ることができる。
As described above, in the present embodiment, the
(第8実施形態の変形例)
第8実施形態の変形例について説明する。上記第8実施形態において、端子部22ではなく、アイランド部21を薄くするようにしてもよい。さらに、アイランド部21および端子部22は、例えば、端子部22の他面222がアイランド部21の他面212よりもモールド樹脂60の一面61側に位置するのであれば、同じ厚さとされていてもよい。
(Modification of the eighth embodiment)
A modification of the eighth embodiment will be described. In the eighth embodiment, not the
(第9実施形態)
第9実施形態について説明する。本実施形態は、第1実施形態に対し、端子部22は、他面222と露出側面223aとが分離した状態となるようにしたものである。その他に関しては、上記第1実施形態と同様であるため、ここでは説明を省略する。
(Ninth embodiment)
A ninth embodiment will be described. In the present embodiment, the
本実施形態の半導体パッケージ10は、図22に示されるように、端子部22は、他面222および露出側面223aの連結部分を除去する凹部224が形成されている。そして、当該凹部224には、モールド樹脂60が配置されている。
In the
つまり、端子部22の露出側面223aは、モールド樹脂60の側面63のうちの他面62との境界部分と異なる部分から露出した状態となっている。すなわち、端子部22は、他面222と露出側面223aとが分離した状態となっている。なお、本実施形態では、他面222と露出側面223aとが分離した構造が保持構造に相当する。
That is, the exposed
以上が本実施形態における半導体パッケージ10の構成である。そして、半導体パッケージ10は、図23に示されるように、アイランド部21が第1ランド111とはんだ200を介して接続され、端子部22が第2ランド112とはんだ200を介して接続されるように、プリント基板100の一面101上に配置されている。この場合、端子部22は、他面222と露出側面223aとが分離した状態となっているため、はんだ200が他面222から露出側面223a側に這い上がることを抑制できる。したがって、はんだ200の厚さが薄くなることを抑制できる。
The above is the configuration of the
次に、本実施形態の半導体パッケージ10の製造方法について説明する。
Next, a method for manufacturing the
例えば、モールド樹脂60を成形する前に、端子部22の他面222に凹部224を形成する。その後、モールド樹脂60を成形する際、凹部224にもモールド樹脂60が配置されるようにすることにより、端子部22の他面222と露出側面223aとが分離した半導体パッケージ10が製造される。
For example, before the
また、例えば、図24Aに示されるように、隣合う半導体パッケージ10の端子部22を構成する部分がダイシングラインDLを介して接続された状態のリードフレーム20を用意する。そして、端子部22の他面222側の部分において、ダイシングラインDLとなる部分を含むように仮凹部224aを形成する。なお、この仮凹部224aは、開口部の幅がダイシングラインDLよりも広くなるようにする。
Further, for example, as shown in FIG. 24A, lead frames 20 are prepared in a state in which the portions forming
次に、モールド樹脂60を成形する際、仮凹部224aにも樹脂が入り込むようにする。続いて、図24Bに示されるように、ダイシングラインDLに沿って切断することにより、半導体パッケージ10が製造される。この際、仮凹部224aは、開口部の幅がダイシングラインDLよりも広くされているため、切断された際、他面222と露出側面223aとの間が分離された状態となる。
Next, when the
以上説明したように、本実施形態では、端子部22は、他面222と露出側面223aとが分離された状態とされている。このため、はんだ200が他面222から露出側面223a側に這い上がることを抑制できる。したがって、はんだ200の厚さが薄くなることを抑制でき、はんだ200の信頼性の向上を図ることができる。
As described above, in the present embodiment, the
(第10実施形態)
第10実施形態について説明する。本実施形態は、第1実施形態に対し、端子部22の露出側面223aにはんだ濡れ性の低い阻害膜を形成したものである。その他に関しては、上記第1実施形態と同様であるため、ここでは説明を省略する。
(Tenth embodiment)
A tenth embodiment will be described. In the present embodiment, an inhibition film having low solder wettability is formed on the exposed
本実施形態の半導体パッケージ10は、図25に示されるように、端子部22の露出側面223aに阻害膜90が形成されている。阻害膜90は、端子部22よりもはんだ濡れ性が低い膜で構成されており、例えば、酸化膜で形成される。なお、この阻害膜90は、例えば、露出側面223aにレーザビームを照射して窪み部223bが形成されるようにすることによって窪み部223bの周囲に形成される。なお、本実施形態では、阻害膜90が保持構造に相当する。
In the
以上が本実施形態における半導体パッケージ10の構成である。そして、半導体パッケージ10は、図26に示されるように、アイランド部21が第1ランド111とはんだ200を介して接続され、端子部22が第2ランド112とはんだ200を介して接続されるように、プリント基板100の一面101上に配置されている。この場合、端子部22の露出側面223aに阻害膜90が形成されているため、はんだ200が他面222から露出側面223a側に這い上がることを抑制できる。したがって、はんだ200の厚さが薄くなることを抑制できる。
The above is the configuration of the
以上説明したように、本実施形態では、端子部22の露出側面223aに阻害膜90が形成されている。このため、はんだ200が他面222から露出側面223a側に這い上がることを抑制できる。したがって、はんだ200の厚さが薄くなることを抑制でき、はんだ200の信頼性の向上を図ることができる。
As described above, in this embodiment, the
(第11実施形態)
第11実施形態について説明する。本実施形態は、第1実施形態に対し、半導体チップ30上に放熱部材を配置したものである。その他に関しては、上記第1実施形態と同様であるため、ここでは説明を省略する。
(Eleventh embodiment)
An eleventh embodiment will be described. In this embodiment, a heat dissipation member is arranged on the
本実施形態の半導体パッケージ10は、図27に示されるように、半導体チップ30の一面30a側に半導体チップ30と熱的に接続される放熱部材31が配置されている。そして、放熱部材31は、半導体チップ30等と共にモールド樹脂60で封止されている。なお、放熱部材31は、モールド樹脂60よりも熱伝導率の高い材料で構成され、例えば、銅で構成される。
In the
また、半導体パッケージ10は、厚さ方向の中心を通り、アイランド部21の面方向に沿った仮想線Kに対し、一方の領域にリードフレーム20が配置され、他方の領域に放熱部材31が主に配置されるようにしている。なお、他方の領域に放熱部材31が主に配置されるとは、放熱部材31の全体積における50%以上が他方の領域に位置することを意味している。
In the
そして、放熱部材31は、半導体チップ30と接続されると共に、端子部22とも接続されるように配置されている。なお、本実施形態では、放熱部材31は、リードフレーム20と同じ材料で構成され、銅で構成されている。
The
以上が本実施形態における半導体パッケージ10の構成である。そして、半導体パッケージ10は、図28に示されるように、アイランド部21が第1ランド111とはんだ200を介して接続され、端子部22が第2ランド112とはんだ200を介して接続されるように、プリント基板100の一面101上に配置されている。
The above is the configuration of the
以上説明したように、本実施形態では、半導体チップ30の一面30a側に放熱部材31が配置されている。このため、半導体チップ30から放熱部材31を介して放熱し易くなり、はんだ200に印加される応力を低減できる。したがって、はんだ200が破壊されることを抑制でき、はんだ200の信頼性の向上を図ることができる。
As described above, in this embodiment, the
また、本実施形態では、放熱部材31は、リードフレーム20と同じ材料で構成されている。そして、半導体パッケージ10は、仮想線Kに対し、一方の領域にリードフレーム20が配置され、他方の領域に放熱部材31が主に配置されるようにしている。このため、熱によって半導体パッケージ10が反ることも抑制でき、さらにはんだ200に印加される応力を低減できる。
Moreover, in this embodiment, the
さらに、本実施形態では、放熱部材31は、端子部22と接続されている。このため、放熱部材31を接続部材としての機能も発揮させることができる。
Furthermore, in this embodiment, the
(第11実施形態の変形例)
第11実施形態の変形例について説明する。放熱部材31は、端子部22と電気的に接続されていなくてもよい。つまり、半導体チップ30と端子部22との接続は、ボンディングワイヤ50で行うようにしてもよい。また、半導体チップ30と複数の端子部22とを接続する場合には、一部の接続を放熱部材31で行い、残りの接続をボンディングワイヤ50で行うようにしてもよい。
(Modified example of the eleventh embodiment)
A modification of the eleventh embodiment will be described. The
(第12実施形態)
第12実施形態について説明する。本実施形態は、第1実施形態に対し、アイランド部21と端子部22の配置を変更したものである。その他に関しては、上記第1実施形態と同様であるため、ここでは説明を省略する。
(12th embodiment)
A twelfth embodiment will be described. In this embodiment, the arrangement of the
本実施形態の半導体パッケージ10は、図29に示されるように、端子部22は、他面222がモールド樹脂60の他面62から露出するように配置されている。一方、アイランド部21は、他面212がモールド樹脂60の一面61から露出するように配置されている。つまり、アイランド部21と端子部22とは、モールド樹脂60の異なる面から露出するように配置されている。
In the
なお、端子部22は、一面221に半導体チップ30側に延びる延設部221aが備えられている。そして、半導体チップ30は、延設部221aとボンディングワイヤ50を介して接続されている。
The
以上が本実施形態における半導体パッケージ10の構成である。そして、半導体パッケージ10は、図30に示されるように、端子部22が第2ランド112とはんだ200を介して接続されるように、プリント基板100の一面101上に配置されている。また、半導体パッケージ10は、筐体300とアイランド部21とがはんだ200を介して接続されている。なお、筐体300は、例えば、金属等で構成される。
The above is the configuration of the
以上説明したように、本実施形態では、アイランド部21と端子部22とがモールド樹脂60の異なる面から露出している。つまり、アイランド部21と端子部22とを異なる部材に接続できるようにしている。そして、本実施形態では、半導体パッケージ10は、アイランド部21が筐体300と接続されると共に、端子部22がプリント基板100と接続されるようにしている。このため、アイランド部21から筐体300へ放熱できるため、半導体パッケージ10からはんだ200に印加される応力を低減できる。したがって、はんだ200が破壊されることを抑制でき、はんだ200の信頼性の向上を図ることができる。
As described above, in this embodiment, the
(第13実施形態)
第13実施形態について説明する。本実施形態は、第12実施形態に対し、半導体チップ30を端子部22にフリップチップ実装したものである。その他に関しては、上記第1実施形態と同様であるため、ここでは説明を省略する。
(13th embodiment)
A thirteenth embodiment will be described. In this embodiment, the
本実施形態の半導体パッケージ10は、図31に示されるように、モールド樹脂60の他面62側に複数の端子部22が並べて配置されている。なお、端子部22は、他面222がモールド樹脂60の他面62から露出している。
In the
そして、半導体チップ30は、一面30a側が端子部22にはんだ32を介して接続されている。つまり、半導体チップ30は、端子部22に対してフリップチップ実装されている。
The
また、アイランド部21は、他面212がモールド樹脂60の一面61から露出するように配置されている。そして、アイランド部21は、半導体チップ30の他面30bと接合部材40を介して接合されている。
Also, the
以上が本実施形態における半導体パッケージ10の構成である。そして、半導体パッケージ10は、図32に示されるように、端子部22が第2ランド112とはんだ200を介して接続されるように、プリント基板100の一面101上に配置されている。また、半導体パッケージ10は、筐体300とアイランド部21とがはんだ200を介して接続されている。
The above is the configuration of the
以上説明したように、半導体チップ30を端子部22にフリップチップ実装するようにしても、上記第12実施形態と同様の効果を得ることができる。
As described above, even if the
(第13実施形態の変形例)
上記第13実施形態の変形例について説明する。上記第13実施形態において、複数の端子部22のうちの一部の端子部22上にリードフレーム等の別の導電性部材を積層すると共に、当該導電性部材がモールド樹脂60の一面61から露出するようにしてもよい。そして、モールド樹脂60の一面61から露出する導電性部材がモールド樹脂60の一面61側に配置される電子部品と電気的に接続されるようにし、当該導電性部材と電気的に接続される端子部22は、プリント基板100とはんだ200を介して接続されないようにしてもよい。つまり、一部の端子部22は、モールド樹脂60の一面61側に配置される電子部品と半導体チップ30とを接続する配線として機能するようにしてもよい。これによれば、配線の自由度の向上を図ることができる。
(Modification of the thirteenth embodiment)
A modification of the thirteenth embodiment will be described. In the thirteenth embodiment, another conductive member such as a lead frame is laminated on some of the
(第14実施形態)
第14実施形態について説明する。本実施形態は、第1実施形態に対し、半導体パッケージ10とプリント基板100との間に電子部品を配置したものである。その他に関しては、上記第1実施形態と同様であるため、ここでは説明を省略する。
(14th embodiment)
A fourteenth embodiment will be described. In this embodiment, electronic components are arranged between the
本実施形態の半導体装置は、図33に示されるように、半導体パッケージ10とプリント基板100との間に電子部品400が配置されている。なお、図33は、図2中のXXXII-XXXII線に沿った断面図である。
In the semiconductor device of this embodiment, as shown in FIG. 33, an
本実施形態では、電子部品400は、一対の電極401を有するチップコンデンサとされている。そして、電子部品400は、一方の電極401が、隣合う端子部22の一方、およびこの端子部22と対向する第2ランド112と接続されるように、はんだ200を介してプリント基板100の一面101上に配置されている。また、電子部品400は、他方の電極401が、隣合う端子部22の他方、およびこの端子部22と対向する第2ランド112と接続されるように、はんだ200を介してプリント基板100の一面101上に配置されている。
In this embodiment,
以上説明したように、本実施形態では、半導体パッケージ10とプリント基板100との間に電子部品400が配置されている。つまり、半導体パッケージ10とプリント基板100との間に、スペーサとしての電子部品400が配置されている。このため、半導体パッケージ10とプリント基板100との間に配置されるはんだ200の厚さが電子部品400の厚さより薄くなることを抑制でき、はんだ200の信頼性の向上を図ることができる。
As described above, the
また、半導体パッケージ10とプリント基板100との間に電子部品400を配置することにより、プリント基板100のうちの半導体パッケージ10が搭載される部分と異なる部分のスペースを有効活用したり、スペースの削減を図ることができる。
In addition, by arranging the
(第15実施形態)
第15実施形態について説明する。本実施形態は、第1実施形態に対し、第2ランド112にスリットを形成したものである。その他に関しては、上記第1実施形態と同様であるため、ここでは説明を省略する。
(15th embodiment)
A fifteenth embodiment will be described. In this embodiment, slits are formed in the
本実施形態の半導体装置は、図34および図35に示されるように、第2ランド112にスリット112bが形成されている。具体的には、スリット112bは、積層方向において、露出側面223aと重なる部分と異なる部分に形成されている。本実施形態では、スリット112bは、端子部22の他面222と対向する部分に形成され、第2ランド112を2つの領域に分離するように形成されている。
In the semiconductor device of this embodiment, as shown in FIGS. 34 and 35, the
なお、図35は、図34中の紙面左側に位置する第2ランド112の平面図である。また、図35では、積層方向において、第2ランド112のうちの露出側面223aと重なる部分を点線で示している。
35 is a plan view of the
そして、半導体パッケージ10は、アイランド部21が第1ランド111とはんだ200を介して接続され、端子部22が第2ランド112とはんだ200を介して接続されるように、プリント基板100の一面101上に配置されている。この場合、第2ランド112にスリット112bが形成されているため、プリント基板100とはんだ200との間にスリット112bを含むボイド130が形成されている。
The
以上説明したように、本実施形態では、第2ランド112にスリット112bが形成されているため、はんだ200にクラックが導入された際、クラックの進展が早くなることを抑制できる。すなわち、はんだ200にクラックが導入される場合、クラックは、はんだ200と端子部22の露出側面223aとの境界部分から導入され、露出側面223aに沿って進展し易い。このため、はんだ200のうちのクラックの進展方向と重なる部分にボイド130が存在する場合には、クラックの進展が促進されてはんだ200の寿命が短くなってしまう。
As described above, in the present embodiment, since the
これに対し、本実施形態では、第2ランド112には、積層方向において、露出側面223aと重なる部分と異なる部分にスリット112bが形成されている。そして、はんだ200とプリント基板100との間には、積層方向において、露出側面223aと重なる部分と異なる部分にボイド130が形成されている。つまり、スリット112bを形成することにより、積層方向において、露出側面223aと重なる部分と異なる部分に、敢えてスリット112bを含むボイド130が形成されるようにしている。したがって、はんだ200のうちのクラックの進展方向と重なる部分にボイド130が形成されることを抑制できる。これにより、はんだ200の寿命が短くなることを抑制でき、はんだ200の信頼性の向上を図ることができる。
On the other hand, in the present embodiment, the
(第15実施形態の変形例)
第15実施形態の変形例について説明する。第15実施形態において、スリット112bの形状は適宜変更可能である。例えば、図36に示されるように、スリット112bは、第2ランド112を分割させないように形成されていてもよい。また、スリット112bは、積層方向において、露出側面223aと重なる部分と異なる部分に形成されていれば、端子部22の他面222と対向する部分に形成されていなくてもよい。
(Modification of 15th Embodiment)
A modification of the fifteenth embodiment will be described. In the fifteenth embodiment, the shape of the
(他の実施形態)
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
(Other embodiments)
The present invention is not limited to the above-described embodiments, and can be appropriately modified within the scope of the claims.
上記各実施形態において、被実装部材は、プリント基板100ではなく、セラミック配線基板等であってもよい。
In each of the above embodiments, the member to be mounted may be a ceramic wiring board or the like instead of the printed
また、上記各実施形態を適宜組み合わせることもできる。例えば、上記第2実施形態を適宜各実施形態に組み合わせ、端子部22に突起部222aを形成してもよい。上記第3実施形態を適宜各実施形態に組み合わせ、端子部22に阻害膜70を形成してもよい。上記第4実施形態を適宜各実施形態に組み合わせ、アイランド部21および端子部22にメッキ膜80を形成すると共に阻害膜81を形成するようにしてもよい。上記第5実施形態を適宜各実施形態に組み合わせ、アイランド部21および端子部22に転写はんだ202を配置するようにしてもよい。上記第6実施形態を適宜各実施形態に組み合わせ、アイランド部21および端子部22に高温はんだ203を介して中間リードフレーム24を配置するようにしてもよい。上記第7実施形態を適宜各実施形態に組み合わせ、端子部22に窪み部222bを形成するようにしてもよい。上記第8実施形態を適宜各実施形態に組み合わせ、端子部22を薄くするようにしてもよい。上記第9実施形態を適宜各実施形態に組み合わせ、端子部22の他面222と露出側面223aとが分離するようにしてもよい。上記第10実施形態を適宜各実施形態に組み合わせ、端子部22の露出側面223aに阻害膜90を形成するようにしてもよい。上記第11実施形態を適宜各実施形態に組み合わせ、放熱部材31を配置するようにしてもよい。上記第12実施形態を適宜各実施形態に組み合わせ、アイランド部21の他面212と端子部22の他面222とをモールド樹脂60の異なる面から露出させるようにしてもよい。この場合、上記第13実施形態のように、半導体チップ30を端子部22にフリップチップ実装するようにしてもよい。上記第14実施形態を適宜各実施形態に組み合わせ、半導体パッケージ10とプリント基板100との間に電子部品400を配置するようにしてもよい。上記第15実施形態を適宜各実施形態に組み合わせ、第2ランド112にスリット112bを形成するようにしてもよい。
Moreover, each of the above embodiments can be combined as appropriate. For example, the second embodiment may be appropriately combined with each embodiment to form the
10 半導体パッケージ
21 アイランド部
211 一面
212 他面
213 側面
22 端子部
221 一面
222 他面
223 側面
60 モールド樹脂
61 一面
62 他面
62a 凸部(保持構造)
63 側面
100 プリント基板(被実装部材)
200 はんだ
10
63
200 solder
Claims (20)
半導体チップ(30)と、
一面(211)および前記一面と反対側の他面(212)を有し、前記一面に前記半導体チップが配置されるアイランド部(21)と、
一面(221)、前記一面と反対側の他面(222)、前記一面と前記他面とを繋ぐ側面(223)を有し、前記半導体チップと接続部材(50)を介して接続される端子部(22)と、
一面(61)、前記一面と反対側の他面(62)、前記一面と他面とを繋ぐ側面(63)を有し、前記一面または前記他面から前記アイランド部の他面を露出させ、前記他面から前記端子部の他面を露出させると共に前記側面から前記端子部の側面の一部を露出させ、前記半導体チップを封止するモールド樹脂(60)と、を備え、
少なくとも前記端子部は、前記はんだを介して前記被実装部材と接続されており、
前記アイランド部、前記端子部、および前記モールド樹脂の少なくとも1つには、前記はんだを介して前記被実装部材に配置された際、前記はんだの厚さを所定以上の厚さに保持する保持構造(25、26、62a、70、80、81、90、202、203、222a、222b)が形成されている半導体パッケージ。 A semiconductor package arranged on a mounted member (100) with solder (200) interposed therebetween,
a semiconductor chip (30);
an island part (21) having one surface (211) and another surface (212) on the opposite side of the one surface, on which the semiconductor chip is arranged;
A terminal having one surface (221), another surface (222) opposite to the one surface, and a side surface (223) connecting the one surface and the other surface, and connected to the semiconductor chip via a connection member (50). a part (22);
having one surface (61), another surface (62) opposite to the one surface, and a side surface (63) connecting the one surface and the other surface, and exposing the other surface of the island portion from the one surface or the other surface, a mold resin (60) that exposes the other surface of the terminal portion from the other surface, exposes a part of the side surface of the terminal portion from the side surface, and seals the semiconductor chip;
At least the terminal portion is connected to the mounted member via the solder,
At least one of the island portion, the terminal portion, and the mold resin has a holding structure that holds the solder at a thickness equal to or greater than a predetermined thickness when the solder is placed on the mounted member through the solder. A semiconductor package in which (25, 26, 62a, 70, 80, 81, 90, 202, 203, 222a, 222b) is formed.
前記アイランド部の他面および前記端子部の他面の少なくとも一方には、前記保持構造として、前記モールド樹脂の他面よりも突出した突起部(222a)が形成されている請求項1または2に記載の半導体パッケージ。 The island portion has the other surface exposed from the other surface of the mold resin and is connected to the mounted member via the solder,
3. The method according to claim 1, wherein at least one of the other surface of the island portion and the other surface of the terminal portion is provided with a projection (222a) projecting from the other surface of the mold resin as the holding structure. A semiconductor package as described.
前記アイランド部の他面および前記端子部の他面の少なくとも一方は、前記保持構造として、メッキ膜(80)と、前記メッキ膜よりはんだ濡れ性が低い阻害膜(81)が形成されている請求項1または2に記載の半導体パッケージ。 The island portion has the other surface exposed from the other surface of the mold resin and is connected to the mounted member via the solder,
At least one of the other surface of the island portion and the other surface of the terminal portion is formed with, as the holding structure, a plating film (80) and an inhibition film (81) having lower solder wettability than the plating film. Item 3. The semiconductor package according to Item 1 or 2.
前記アイランド部の他面および前記端子部の他面は、前記保持構造として、前記モールド樹脂の他面から突出しており、突出している部分に転写はんだ(202)が配置されている請求項1または2に記載の半導体パッケージ。 The island portion has the other surface exposed from the other surface of the mold resin and is connected to the mounted member via the solder,
2. The other surface of the island portion and the other surface of the terminal portion protrude from the other surface of the mold resin as the holding structure, and transfer solder (202) is disposed on the protruding portion. 3. The semiconductor package according to 2.
前記アイランド部の他面および前記端子部の他面の少なくとも一方は、前記保持構造として、前記はんだよりも融点が高い材料で構成された高温はんだ(203)を介して中間部材(25、26)が配置されている請求項1または2に記載の半導体パッケージ。 The island portion has the other surface exposed from the other surface of the mold resin and is connected to the mounted member via the solder,
At least one of the other surface of the island portion and the other surface of the terminal portion is connected to intermediate members (25, 26) via a high-temperature solder (203) made of a material having a melting point higher than that of the solder as the holding structure. 3. The semiconductor package according to claim 1, wherein is arranged.
前記アイランド部の他面および前記端子部の他面の少なくとも一方は、前記保持構造として、窪み部(222b)が形成されている請求項1または2に記載の半導体パッケージ。 The island portion has the other surface exposed from the other surface of the mold resin and is connected to the mounted member via the solder,
3. The semiconductor package according to claim 1, wherein at least one of the other surface of said island portion and the other surface of said terminal portion is formed with a recess (222b) as said holding structure.
前記アイランド部および前記端子部は、前記保持構造として、一方の前記他面が他方の前記他面よりも前記モールド樹脂の一面側に位置している請求項1または2に記載の半導体パッケージ。 The island portion has the other surface exposed from the other surface of the mold resin and is connected to the mounted member via the solder,
3. The semiconductor package according to claim 1, wherein one of said other surfaces of said island portion and said terminal portion as said holding structure is located closer to one surface side of said molding resin than said other surface of said other of said island portions and said terminal portions.
半導体チップ(30)と、
一面(211)および前記一面と反対側の他面(212)を有し、前記一面に前記半導体チップが配置されるアイランド部(21)と、
一面(221)および前記一面と反対側の他面(222)を有し、前記半導体チップと接続部材(50)を介して接続される端子部(22)と、
前記アイランド部の他面および前記端子部の他面を露出させつつ、前記半導体チップを封止するモールド樹脂(60)と、を備え、
少なくとも前記端子部は、前記はんだを介して前記被実装部材と接続されており、
前記半導体チップのうちの前記アイランド部と反対側には、前記モールド樹脂より熱伝導率が高い材料で構成され、前記半導体チップと熱的に接続されると共に前記モールド樹脂で封止された放熱部材(31)が配置された半導体パッケージ。 A semiconductor package arranged on a mounted member (100) with solder (200) interposed therebetween,
a semiconductor chip (30);
an island part (21) having one surface (211) and another surface (212) on the opposite side of the one surface, on which the semiconductor chip is arranged;
a terminal portion (22) having one surface (221) and the other surface (222) opposite to the one surface and connected to the semiconductor chip via a connection member (50);
a mold resin (60) that seals the semiconductor chip while exposing the other surface of the island portion and the other surface of the terminal portion;
At least the terminal portion is connected to the mounted member via the solder,
A heat dissipating member made of a material having a higher thermal conductivity than the mold resin, is thermally connected to the semiconductor chip and sealed with the mold resin, on the side of the semiconductor chip opposite to the island portion. A semiconductor package in which (31) is arranged.
半導体チップ(30)と、
一面(211)および前記一面と反対側の他面(212)を有し、前記一面に前記半導体チップが配置されるアイランド部(21)と、
一面(221)および前記一面と反対側の他面(222)を有し、前記半導体チップと接続部材(50)を介して接続される端子部(22)と、
一面(61)および前記一面と反対側の他面(62)を有し、前記アイランド部の他面および前記端子部の他面を露出させつつ、前記半導体チップを封止するモールド樹脂(60)と、を備え、
前記アイランド部の他面は、前記モールド樹脂の一面から露出しており、
前記端子部の他面は、前記モールド樹脂の他面から露出しており、
前記端子部が前記はんだを介して前記被実装部材と接続されている半導体パッケージ。 A semiconductor package arranged on a mounted member (100) with solder (200) interposed therebetween,
a semiconductor chip (30);
an island part (21) having one surface (211) and another surface (212) on the opposite side of the one surface, on which the semiconductor chip is arranged;
a terminal portion (22) having one surface (221) and the other surface (222) opposite to the one surface and connected to the semiconductor chip via a connecting member (50);
A molding resin (60) having one surface (61) and another surface (62) on the opposite side of the one surface and sealing the semiconductor chip while exposing the other surface of the island portion and the other surface of the terminal portion. and
The other surface of the island portion is exposed from one surface of the mold resin,
The other surface of the terminal portion is exposed from the other surface of the mold resin,
A semiconductor package in which the terminal portion is connected to the mounted member through the solder.
請求項1ないし17のいずれか1つに記載の前記半導体パッケージと、
少なくとも前記端子部と前記はんだを介して接続されるランド(112)を有する前記被実装部材と、を備えている半導体装置。 A semiconductor device in which a semiconductor package (10) is arranged on a member (100) to be mounted via solder (200),
The semiconductor package according to any one of claims 1 to 17;
A semiconductor device comprising at least the terminal portion and the mounted member having a land (112) connected via the solder.
前記半導体パッケージは、
半導体チップ(30)と、
一面(211)および前記一面と反対側の他面(212)を有し、前記一面に前記半導体チップが配置されるアイランド部(21)と、
一面(221)および前記一面と反対側の他面(222)を有し、前記半導体チップと接続部材(50)を介して接続される端子部(22)と、
前記アイランド部の他面および前記端子部の他面を露出させつつ、前記半導体チップを封止するモールド樹脂(60)と、を備え、
前記被実装部材は、前記端子部と前記はんだを介して接続されるランド(112)を備え、
前記端子部と前記ランドとの間には、前記端子部および前記ランドと電気的に接続される電子部品(400)が配置されている半導体装置。 A semiconductor device in which a semiconductor package (10) is arranged on a member (100) to be mounted via solder (200),
The semiconductor package is
a semiconductor chip (30);
an island part (21) having one surface (211) and another surface (212) on the opposite side of the one surface, on which the semiconductor chip is arranged;
a terminal portion (22) having one surface (221) and the other surface (222) opposite to the one surface and connected to the semiconductor chip via a connecting member (50);
a mold resin (60) that seals the semiconductor chip while exposing the other surface of the island portion and the other surface of the terminal portion;
The member to be mounted has a land (112) connected to the terminal portion via the solder,
A semiconductor device, wherein an electronic component (400) electrically connected to the terminal portion and the land is arranged between the terminal portion and the land.
前記半導体パッケージは、
半導体チップ(30)と、
一面(211)および前記一面と反対側の他面(212)を有し、前記一面に前記半導体チップが配置されるアイランド部(21)と、
一面(221)、前記一面と反対側の他面(222)、前記一面と前記他面とを繋ぐ側面(223)を有し、前記半導体チップと接続部材(50)を介して接続される端子部(22)と、
一面(61)、前記一面と反対側の他面(62)、前記一面と他面とを繋ぐ側面(63)を有し、前記一面または前記他面から前記アイランド部の他面を露出させ、前記他面から前記端子部の他面を露出させると共に前記側面から前記端子部の側面の一部を露出させ、前記半導体チップを封止するモールド樹脂(60)と、を備え、
前記被実装部材は、前記端子部と前記はんだを介して接続されるランド(112)を備え、
前記端子部の側面のうちの前記モールド樹脂から露出する部分を露出側面(223a)とすると、前記ランドは、前記半導体パッケージと前記被実装部材との積層方向において、前記露出側面と重なる部分と異なる部分にスリット(112b)が形成されている半導体装置。
A semiconductor device in which a semiconductor package (10) is arranged on a member (100) to be mounted via solder (200),
The semiconductor package is
a semiconductor chip (30);
an island part (21) having one surface (211) and another surface (212) on the opposite side of the one surface, on which the semiconductor chip is arranged;
A terminal having one surface (221), another surface (222) opposite to the one surface, and a side surface (223) connecting the one surface and the other surface, and connected to the semiconductor chip via a connection member (50). a part (22);
having one surface (61), another surface (62) opposite to the one surface, and a side surface (63) connecting the one surface and the other surface, and exposing the other surface of the island portion from the one surface or the other surface, a mold resin (60) that exposes the other surface of the terminal portion from the other surface, exposes a part of the side surface of the terminal portion from the side surface, and seals the semiconductor chip;
The member to be mounted has a land (112) connected to the terminal portion via the solder,
If the portion of the side surface of the terminal portion exposed from the mold resin is defined as an exposed side surface (223a), the land is different from the portion overlapping the exposed side surface in the stacking direction of the semiconductor package and the mounted member. A semiconductor device in which a slit (112b) is formed in a portion thereof.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019139923A JP2022133486A (en) | 2019-07-30 | 2019-07-30 | Semiconductor package and semiconductor device |
PCT/JP2020/029099 WO2021020456A1 (en) | 2019-07-30 | 2020-07-29 | Semiconductor package and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019139923A JP2022133486A (en) | 2019-07-30 | 2019-07-30 | Semiconductor package and semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2022133486A true JP2022133486A (en) | 2022-09-14 |
Family
ID=74229953
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019139923A Pending JP2022133486A (en) | 2019-07-30 | 2019-07-30 | Semiconductor package and semiconductor device |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2022133486A (en) |
WO (1) | WO2021020456A1 (en) |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3905208B2 (en) * | 1997-02-27 | 2007-04-18 | 富士通株式会社 | Semiconductor device and its mounting structure |
JP2006041224A (en) * | 2004-07-28 | 2006-02-09 | Denso Corp | Electronic device and its mounting structure |
JP2007150045A (en) * | 2005-11-29 | 2007-06-14 | Denso Corp | Semiconductor device |
US8022512B2 (en) * | 2006-02-28 | 2011-09-20 | Unisem (Mauritus) Holdings Limited | No lead package with heat spreader |
JP2008305943A (en) * | 2007-06-07 | 2008-12-18 | Denso Corp | Mold package, and manufacturing method thereof |
US7825514B2 (en) * | 2007-12-11 | 2010-11-02 | Dai Nippon Printing Co., Ltd. | Substrate for semiconductor device, resin-sealed semiconductor device, method for manufacturing said substrate for semiconductor device and method for manufacturing said resin-sealed semiconductor device |
JP4929382B2 (en) * | 2010-07-13 | 2012-05-09 | 株式会社東芝 | Electronic component structure and electronic device |
JP5776373B2 (en) * | 2011-06-29 | 2015-09-09 | 株式会社デンソー | Electronic equipment |
JP5971133B2 (en) * | 2013-01-25 | 2016-08-17 | 株式会社デンソー | Circuit board |
KR101802851B1 (en) * | 2013-03-11 | 2017-11-29 | 해성디에스 주식회사 | Lead frame, semiconductor package including the lead frame, and method of manufacturing the lead frame |
JP2017084961A (en) * | 2015-10-28 | 2017-05-18 | 株式会社村田製作所 | Mounting structure of integrated circuit element |
WO2018207583A1 (en) * | 2017-05-09 | 2018-11-15 | 三菱電機株式会社 | Semiconductor device and method for manufacturing same |
-
2019
- 2019-07-30 JP JP2019139923A patent/JP2022133486A/en active Pending
-
2020
- 2020-07-29 WO PCT/JP2020/029099 patent/WO2021020456A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
WO2021020456A1 (en) | 2021-02-04 |
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