JP2022119716A - 電子制御装置 - Google Patents

Abstract

【課題】通信エラーが発生することを抑制できる電子制御装置を提供する。【解決手段】電子制御装置１は、差動信号が入出力される第１入出力端子１１および第２入出力端子１２と、差動信号の送受信を行うトランシーバＩＣ５０と、第１入出力端子１１およびトランシーバＩＣ５０を結ぶ線路である第１線路２１と、第２入出力端子１２およびトランシーバＩＣ５０を結ぶ線路である第２線路２２と、を備える。第１線路２１とグランドＧとの間の静電容量である第１静電容量ＣＰ１は、８０ｐＦ以上２２０ｐＦ以下であり、第２線路２２とグランドＧとの間の静電容量である第２静電容量ＣＰ２は、８０ｐＦ以上２２０ｐＦ以下である。【選択図】図２

Description

本開示は、差動伝送方式により通信を行う電子制御装置に関する。

車載通信規格であるＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ Ａｒｅａ Ｎｅｔｗｏｒｋ）を利用した電子制御装置が知られている。ＣＡＮでは、２本の通信線間の電位差によりデータを伝送する差動伝送方式が採用されている。データの伝送を安全に行うためには、ノイズ対策および過電圧保護対策が必要となる。特許文献１には、ノイズ対策および過電圧保護対策を行うために、コモンモードノイズフィルタおよびツェナーダイオードを備えた電子制御装置が開示されている。

特許第６４９８０９６号公報

しかしながら、従来の電子制御装置では、通信線に大きな電圧が入力されると通信エラーが発生することがある。

本開示は、上記課題を解決するためのものであり、通信エラーが発生することを抑制できる電子制御装置を提供することを目的とする。

本開示の一態様に係る電子制御装置は、差動信号が入出力される第１入出力端子および第２入出力端子と、前記差動信号の送受信を行うトランシーバＩＣと、前記第１入出力端子および前記トランシーバＩＣを結ぶ線路である第１線路と、前記第２入出力端子および前記トランシーバＩＣを結ぶ線路である第２線路と、を備え、前記第１線路とグランドとの間の静電容量である第１静電容量は、８０ｐＦ以上２２０ｐＦ以下であり、前記第２線路と前記グランドとの間の静電容量である第２静電容量は、８０ｐＦ以上２２０ｐＦ以下である。

本開示の電子制御装置によれば、通信エラーが発生することを抑制できる。

比較例１の電子制御装置を示す回路図である。 実施の形態１に係る電子制御装置を示す回路図である。 比較例２の電子制御装置を示す回路図である。 実施の形態１および比較例２の電子制御装置におけるコモンモード信号の通過特性を示す図である。 実施の形態１および比較例２の電子制御装置におけるディファレンシャルモード信号の通過特性を示す図である。 電子制御装置内の差動信号線とグランドとの間の静電容量、および、ディファレンシャルモード信号の挿入損失のカットオフ周波数を示す図である。 実施の形態１および比較例２の電子制御装置におけるコモン－ディファレンシャルモード変換信号の通過特性を示す図である。 実施の形態１および比較例２の電子制御装置におけるコモン－ディファレンシャルモード変換信号の通過特性の他の例を示す図である。 実施の形態１の変形例１に係る電子制御装置を示す図である。 実施の形態１の変形例２に係る電子制御装置を示す図である。 実施の形態２に係る電子制御装置を示す平面図である。 実施の形態２に係る電子制御装置の多層基板の一部を示す平面図である。 実施の形態２に係る電子制御装置の多層基板の一部を示す断面図である。 実施の形態２の一例である実施例の多層基板を示す平面図である。 実施例の多層基板を示す断面図である。 比較例３の多層基板を示す平面図である。 比較例３の多層基板を示す断面図である。 実施例および比較例３の多層基板におけるディファレンシャルモード信号の通過特性を示す図である。 実施例および比較例３の多層基板におけるコモンモード信号の通過特性を示す図である。 実施の形態２の変形例１に係る電子制御装置の多層基板の一部を示す断面図である。 実施の形態２の変形例２に係る電子制御装置の多層基板の一部を示す平面図である。

（本開示に至る経緯）
まず、差動伝送方式による通信を利用した比較例１の電子制御装置について説明する。

図１は、比較例１の電子制御装置１０１を示す回路図である。

比較例１の電子制御装置１０１は、差動信号線である第１線路１２１および第２線路１２２を介して通信信号の送受信を行うトランシーバＩＣ１５０と、外乱サージからトランシーバＩＣ１５０を保護するツェナーダイオード１７７と、コモンモードノイズを減衰するコモンモードチョークコイル１７６と、制御信号線１２５を介してトランシーバＩＣ１５０へ制御信号を送信するマイクロプロセッサ１６０と、を備えている。また、比較例１の電子制御装置１０１は、コモンモードチョークコイル１７６に逆起電圧が発生した場合にトランシーバＩＣ１５０を保護するツェナーダイオード１７９を備えている。

コモンモードチョークコイル１７６は、第１線路１２１および第２線路１２２に挿入され、信号電流を通過させ、コモンモードノイズ電流を減衰する。差動信号線に重畳されるノイズの多くはコモンモードノイズであり、コモンモードチョークコイル１７６は、コモンモードノイズを減衰することができる。

例えば、第１線路１２１に繋がる外部のバスラインがバッテリにショートし、第１線路１２１の電圧が高く持ち上げられると、コモンモードチョークコイル１７６に逆起電圧が発生する。比較例１の電子制御装置１０１では、逆起電圧が発生した場合であってもツェナーダイオード１７９が動作することで、トランシーバＩＣ１５０を保護することができる。しかしながら、第１線路１２１の電位が元に戻るときにツェナーダイオード１７９に逆回復電流が流れ、トランシーバＩＣ１５０の通信を阻害し、通信エラーが発生するという問題がある。

本実施の形態の電子制御装置は、通信エラーの発生を抑制するため、以下に示す構成を有している。

以下、実施の形態について、図面を参照しながら具体的に説明する。

なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置、接続形態、ステップ及びステップの順序等は一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

また、本明細書において、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。

また、各図は、本開示を示すために適宜強調、省略、又は比率の調整を行った模式図であり、必ずしも厳密に図示されたものではなく、実際の形状、位置関係及び比率とは異なる場合がある。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡素化される場合がある。

（実施の形態１）
［電子制御装置の構成］
実施の形態１に係る電子制御装置の構成について図２を参照しながら説明する。

図２は、実施の形態１に係る電子制御装置１を示す回路図である。図２に示すように、電子制御装置１は、コネクタ１０と、トランシーバＩＣ５０と、マイクロプロセッサ６０と、保護回路５と、を備えている。

また、電子制御装置１は、差動信号線である第１線路２１および第２線路２２と、制御信号線２５と、を備えている。第１線路２１は、コネクタ１０の第１入出力端子１１およびトランシーバＩＣ５０を結ぶ線路である。第２線路２２は、コネクタ１０の第２入出力端子１２およびトランシーバＩＣ５０を結ぶ線路である。制御信号線２５は、トランシーバＩＣ５０およびマイクロプロセッサ６０を結ぶ線路である。

つまり、コネクタ１０およびトランシーバＩＣ５０は、第１線路２１および第２線路２２を介して接続されている。トランシーバＩＣ５０およびマイクロプロセッサ６０は、制御信号線２５を介して接続されている。

電子制御装置１は、例えば、車両内に設置され、車両内の他の電子制御装置と車載ネットワークを介して通信する。電子制御装置１には、他の電子制御装置との通信を行うためのバスラインであるハーネス９０が接続される。車載ネットワークとして、ＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ Ａｒｅａ Ｎｅｔｗｏｒｋ）が採用される場合、ハーネス９０としては、例えばＳＴＰ（Ｓｈｉｅｌｄｅｄ Ｔｗｉｓｔｅｄ Ｐａｉｒ）ケーブルまたはＵＴＰ（Ｕｎｓｈｉｅｌｄｅｄ Ｔｗｉｓｔｅｄ Ｐａｉｒ）ケーブルが使用される。

マイクロプロセッサ６０は、車載機器に応じた各種のアプリケーション処理を実行する。例えば、車載機器がインフォテイメント機器（例えば、カーナビゲーション装置、ディスプレイオーディオ）の場合、マイクロプロセッサ６０は、画像信号処理または音声信号処理を実行する。

トランシーバＩＣ５０は、ハーネス９０を介して受信した差動信号を、マイクロプロセッサ６０で処理されるデジタル信号に変換する。また、トランシーバＩＣ５０は、マイクロプロセッサ６０で処理したデジタル信号を差動信号に変換して、変換した差動信号を、ハーネス９０を介して他の電子制御装置へ送信する。

コネクタ１０は、第１入出力端子１１および第２入出力端子１２を有している。第１入出力端子１１および第２入出力端子１２には、ハーネス９０が接続され、差動信号が入出力される。第１入出力端子１１および第２入出力端子１２の入力インピーダンスすなわちトランシーバＩＣ５０の入力インピーダンスは、例えば、１２ｋΩ以上１００ｋΩ以下である。

なお、差動信号線の間にはＩＳＯ１１８９８－２で定められる図示しない終端抵抗が設けられる。終端抵抗は、差動信号線の間に２つの６０Ω抵抗を直列に接続し、２つの６０Ω抵抗が接続されるノードとグランドＧとの間に４．７ｎＦ～１００ｎＦのコンデンサを接続する回路であって、差動信号線である第１線路２１および第２線路２２の間もしくはハーネス９０に設けられる。

本実施の形態の電子制御装置１では、第１入出力端子１１および第２入出力端子１２とトランシーバＩＣ５０との線路の間に、コモンモードチョークコイル（コモンモードノイズフィルタ）が設けられておらず、保護回路５が接続されている。保護回路５は、第１線路２１および第２線路２２に接続されている。

保護回路５は、第１バリスタ素子ＺＮＲ１、第２バリスタ素子ＺＮＲ２、第１コンデンサ素子Ｃ１および第２コンデンサ素子Ｃ２によって構成されている。

第１バリスタ素子ＺＮＲ１は、第１線路２１およびグランドＧを結ぶ第１グランド線３１上に設けられている。具体的には、第１バリスタ素子ＺＮＲ１の一方の端子は、第１入出力端子１１とトランシーバＩＣ５０との間の第１線路２１上のノードｎ１に接続され、第１バリスタ素子ＺＮＲ１の他方の端子は、グランドＧに接続されている。グランドＧは、電子制御装置１の基準電位であって、例えば車両のボディアースに電気的に接続されることで実現される。

第２バリスタ素子ＺＮＲ２は、第２線路２２およびグランドＧを結ぶ第２グランド線３２上に設けられている。具体的には、第２バリスタ素子ＺＮＲ２の一方の端子は、第２入出力端子１２とトランシーバＩＣ５０との間の第２線路２２上のノードｎ２に接続され、第２バリスタ素子ＺＮＲ２の他方の端子は、グランドＧに接続されている。

第１コンデンサ素子Ｃ１は、第１線路２１およびグランドＧを結ぶ第３グランド線３３上に設けられている。具体的には、第１コンデンサ素子Ｃ１の一方の端子は、第１入出力端子１１とトランシーバＩＣ５０との間の第１線路２１上のノードｎ３に接続され、第１コンデンサ素子Ｃ１の他方の端子は、グランドＧに接続されている。すなわち、第１コンデンサ素子Ｃ１は、第１バリスタ素子ＺＮＲ１に並列接続されている。ノードｎ３は、ノードｎ１とトランシーバＩＣ５０との間の第１線路２１に設けられているが、それに限られず、第１入出力端子１１とノードｎ１との間の第１線路２１に設けられていてもよい。なお、ノードｎ１とノードｎ３との間の線路には、他の電子部品が接続されていない。

第２コンデンサ素子Ｃ２は、第２線路２２およびグランドＧを結ぶ第４グランド線３４上に設けられている。具体的には、第２コンデンサ素子Ｃ２の一方の端子は、第２入出力端子１２とトランシーバＩＣ５０との間の第２線路２２上のノードｎ４に接続され、第２コンデンサ素子Ｃ２の他方の端子は、グランドＧに接続されている。すなわち、第２コンデンサ素子Ｃ２は、第２バリスタ素子ＺＮＲ２に並列接続されている。ノードｎ４は、ノードｎ２とトランシーバＩＣ５０との間の第２線路２２に設けられているが、それに限られず、第２入出力端子１２とノードｎ２との間の第２線路２２に設けられていてもよい。なお、ノードｎ２とノードｎ４との間の線路には、他の電子部品が接続されていない。

第１バリスタ素子ＺＮＲ１および第２バリスタ素子ＺＮＲ２は、所定の電圧条件下で導通することにより、ノードｎ１およびノードｎ２から電流をグランドＧに引き抜くことができる。そのため、第１線路２１および第２線路２２に大きな電流が流れた場合であっても、その電流がトランシーバＩＣ５０に流入することを抑制し、トランシーバＩＣ５０を保護することができる。

第１バリスタ素子ＺＮＲ１および第１コンデンサ素子Ｃ１の合計の静電容量である第１静電容量ＣＰ１は、８０ｐＦ以上２２０ｐＦ以下である。第２バリスタ素子ＺＮＲ２および第２コンデンサ素子Ｃ２の合計の静電容量である第２静電容量ＣＰ２も、８０ｐＦ以上２２０ｐＦ以下である。すなわち、第１線路２１とグランドＧとの間の静電容量は、８０ｐＦ以上２２０ｐＦ以下であり、第２線路２２とグランドＧとの間の静電容量も、８０ｐＦ以上２２０ｐＦ以下である。

このように、本実施の形態の電子制御装置１では、比較例１に示すようなコモンモードチョークコイルが設けられていない。そのため、コモンモードチョークコイルによる逆起電圧が発生することを抑制できる。これにより、電子制御装置１において、逆起電圧を起因とする通信エラーが発生することを抑制できる。

また、電子制御装置１では、第１線路２１とグランドＧとの間の静電容量および第２線路２２とグランドＧとの間の静電容量のそれぞれが、８０ｐＦ以上２２０ｐＦ以下となっている。これにより、電子制御装置１に入出力されるコモンモード信号を減衰し、かつ、ディファレンシャルモード信号である差動信号の矩形波の歪みを抑制することができる。以下、この点について説明する。

［効果等］
上記構成を有する電子制御装置１の効果について、比較例２と対比しながら説明する。また、ここでは、前述した第１静電容量ＣＰ１および第２静電容量ＣＰ２の数値範囲についても説明する。

図３は、比較例２の電子制御装置１０２を示す回路図である。

比較例２の電子制御装置１０２は、コネクタ１０と、トランシーバＩＣ５０と、マイクロプロセッサ６０と、保護回路１０５とを備え、さらに、コモンモードチョークコイル１７６を備えている。

比較例２のコモンモードチョークコイル１７６は、第１入出力端子１１および第２入出力端子１２とトランシーバＩＣ５０との間の線路に直列挿入されている。保護回路１０５は、第１入出力端子１１および第２入出力端子１２とコモンモードチョークコイル１７６との間の線路に接続されている。保護回路１０５は、第１バリスタ素子ＺＮＲ１および第２バリスタ素子ＺＮＲ２によって構成されている。コモンモードチョークコイル１７６のインダクタンスは、例えば１００μＨである。実際のコモンモードチョークコイル１７６としては、ＴＤＫ社製（品番：ＡＣＴ１２１０－１０１－２Ｐ－ＴＬ００）の製品を用いた。

図４は、実施の形態１および比較例２の電子制御装置におけるコモンモード信号の通過特性を示す図である。同図の横軸は、コモンモード信号の周波数である。同図の縦軸は、コモンモード信号の減衰量Ｓｃｃ２１であり、下側に向かうほど減衰量が大きくなることを示す。

また、同図には、電子制御装置１において、第１静電容量ＣＰ１および第２静電容量ＣＰ２を変更した場合、すなわち差動信号線とグランドＧとの間の静電容量を変更した場合の通過特性も示されている。第１静電容量ＣＰ１は、第１バリスタ素子ＺＮＲ１の静電容量を１５ｐＦとし、第１コンデンサ素子Ｃ１の静電容量を５５ｐＦから２２５ｐＦに変えることで変更している。第２静電容量ＣＰ２は、第２バリスタ素子ＺＮＲ２の静電容量を１５ｐＦとし、第２コンデンサ素子Ｃ２の静電容量を第１コンデンサ素子Ｃ１と同様に変えることで変更している。

なお、同図における「ｘｘｐＦ」は、「第１静電容量ＣＰ１＝第２静電容量ＣＰ２＝ｘｘｐＦ」であることを意味する（ｘは数値）。以下の図においても同様である。

図４に示すように、実施の形態１における第１静電容量ＣＰ１および第２静電容量ＣＰ２がそれぞれ７０ｐＦである場合、減衰量Ｓｃｃ２１が、周波数５０ＭＨｚ付近にて比較例２よりも小さくなっている。それに対し、第１静電容量ＣＰ１および第２静電容量ＣＰ２がそれぞれ８０ｐＦ以上である場合、減衰量Ｓｃｃ２１が、図４に示した全帯域にわたって比較例２よりも大きくなっている。つまり、コモンモード信号の減衰量Ｓｃｃ２１を比較例２よりも大きくするためには、実施の形態１の第１静電容量ＣＰ１および第２静電容量ＣＰ２を、それぞれ８０ｐＦ以上にすることが望ましい。

図５は、実施の形態１および比較例２の電子制御装置におけるディファレンシャルモード信号の通過特性を示す図である。同図の横軸は、ディファレンシャルモード信号の周波数である。同図の縦軸は、ディファレンシャルモード信号の挿入損失Ｓｄｄ２１であり、下側に向かうほど損失が大きくなることを示す。また、同図には、電子制御装置１において、第１静電容量ＣＰ１および第２静電容量ＣＰ２を変更した場合の通過特性も示されている。静電容量の変更のし方は、図４に示した例と同様である。

図５に示すように、実施の形態１における第１静電容量ＣＰ１および第２静電容量ＣＰ２がそれぞれ２４０ｐＦである場合、周波数１２．５ＭＨｚにて３ｄＢ以上の損失が発生している。それに対し、第１静電容量ＣＰ１および第２静電容量ＣＰ２がそれぞれ２２０ｐＦ以下である場合、周波数１２．５ＭＨｚにて３ｄＢ以上の損失が発生していない。なお、周波数１２．５ＭＨｚは、ディファレンシャルモード信号を確実に送受信するために必要な周波数の上限値であり、ここでは、例えば、ＣＡＮ ＦＤ（ＣＡＮ ｗｉｔｈ Ｆｌｅｘｉｂｌｅ Ｄａｔａ Ｒａｔｅ）通信に準拠する５Ｍｂｐｓの通信速度で通信を行う際に使用される周波数２．５ＭＨｚの５倍に設定されている。

図６は、電子制御装置１内の差動信号線とグランドＧとの間の静電容量、および、ディファレンシャルモード信号の挿入損失Ｓｄｄ２１のカットオフ周波数ｆｃを示す図である。カットオフ周波数ｆｃは、３ｄＢの損失が発生するときの周波数である。

図６に示すように、実施の形態１における第１静電容量ＣＰ１および第２静電容量ＣＰ２がそれぞれ２４０ｐＦまたは２３０ｐＦである場合、カットオフ周波数ｆｃは、上記で設定された１２．５ＭＨｚ以下となっている。それに対し、第１静電容量ＣＰ１および第２静電容量ＣＰ２がそれぞれ２２０ｐＦ以下である場合、カットオフ周波数ｆｃは、１２．５ＭＨｚよりも大きくなっている。つまり、カットオフ周波数ｆｃを１２．５ＭＨｚよりも大きくするには、実施の形態１の第１静電容量ＣＰ１および第２静電容量ＣＰ２を、それぞれ２２０ｐＦ以下にすることが望ましい。

すなわち、図４～図６の結果から、実施の形態１における第１静電容量ＣＰ１および第２静電容量ＣＰ２は、それぞれ８０ｐＦ以上２２０ｐＦ以下にすることが望ましい。これによれば、電子制御装置１がコモンモードチョークコイルを備えていなくても、コモンモード信号を減衰させ、かつ、ディファレンシャルモード信号である差動信号の矩形波の歪みを抑制することができる。

次に、電子制御装置１のさらに望ましい構成について、比較例２と対比しながら説明する。また、ここでは、第１静電容量ＣＰ１と第２静電容量ＣＰ２との容量差についても説明する。

図７は、実施の形態１および比較例２の電子制御装置におけるコモン－ディファレンシャルモード変換信号の通過特性を示す図である。同図の横軸は、コモン－ディファレンシャルモード変換信号の周波数である。同図の縦軸は、コモン－ディファレンシャルモード変換信号の減衰量Ｓｄｓ２１であり、下側に向かうほど減衰量が大きくなることを示す。

また、同図には、電子制御装置１において、第１静電容量ＣＰ１および第２静電容量ＣＰ２の容量差を変更した場合の通過特性も示されている。第１静電容量ＣＰ１および第２静電容量ＣＰ２の容量差は、例えば第１静電容量ＣＰ１を２２０ｐＦで固定し、第２静電容量ＣＰ２を変えることで変更している。容量差は、「容量差（％）＝（（第１静電容量ＣＰ１－第２静電容量ＣＰ２）／第１静電容量ＣＰ１）×１００」の式によって求められる値である。この例では、第１静電容量ＣＰ１＞第２静電容量ＣＰ２としている。

図７に示すように、容量差が２０％または１５％である場合、減衰量Ｓｄｓ２１が、周波数１ＭＨｚ～３ＭＨｚおよび１０ＭＨｚ～６０ＭＨｚにて比較例２よりも小さくなっている。それに対し、容量差が１０％以下である場合、減衰量Ｓｄｓ２１が、図７に示した全帯域にわたって比較例２よりも大きくなっている。つまり、コモン－ディファレンシャルモード変換信号の減衰量Ｓｄｓ２１を比較例２よりも大きくするためには、実施の形態１の第１静電容量ＣＰ１および第２静電容量ＣＰ２の容量差を１０％以下にすることが望ましい。

図８は、実施の形態１および比較例２の電子制御装置におけるコモン－ディファレンシャルモード変換信号の通過特性の他の例を示す図である。

また、同図には、電子制御装置１において、第１静電容量ＣＰ１および第２静電容量ＣＰ２の容量値の差を変更させた場合の通過特性も示されている。第１静電容量ＣＰ１および第２静電容量ＣＰ２の容量値の差は、容量値の１０％として、第１静電容量ＣＰ１を７０ｐＦから２４０ｐＦに変えることで変更している。

例えば、第１静電容量ＣＰ１が８０ｐＦである場合、第１静電容量ＣＰ１および第２静電容量ＣＰ２の容量値の差は、Δ８ｐＦとなる。例えば、第１静電容量ＣＰ１が２２０ｐＦである場合、第１静電容量ＣＰ１および第２静電容量ＣＰ２の容量値の差は、Δ２２ｐＦとなる。なお、この例でも、第１静電容量ＣＰ１＞第２静電容量ＣＰ２としている。

図８に示すように、容量値の差が１０％である場合、実施の形態１の第１静電容量ＣＰ１および第２静電容量ＣＰ２を７０ｐＦ以上２４０ｐＦ以下の減衰量Ｓｄｓ２１は全帯域に渡って比較例２よりも大きくなっている。つまり、上述した実施の形態１の第１静電容量ＣＰ１および第２静電容量ＣＰ２を８０ｐＦ以上２２０ｐＦ以下とし、第１静電容量ＣＰ１および第２静電容量ＣＰ２の容量差を１０％とすることにより、コモン－ディファレンシャルモード変換信号の減衰量Ｓｄｓ２１を比較例２よりも大きくすることができる。

車載電子機器のノイズ耐性を評価する規格にＢＣＩ（Ｂｕｌｋ Ｃｕｒｒｅｎｔ Ｉｎｊｅｃｔｉｏｎ）試験法がある。この試験法は、電流注入プローブ（ＢＣＩプローブ）を用いてハーネスに高周波の妨害電流を注入し、電子機器のイミュニティ（電磁感受性）を評価するものであって、自動車メーカ各社およびＩＳＯ１１４５２－４が条件を定めている。ＩＳＯ１１４５２－４は、周波数範囲１ＭＨｚ～４００ＭＨｚの妨害電流注入を試験条件としている。

無線機器等の他の電子機器が輻射する電磁場によって電子機器のハーネスが励磁され、ハーネスに強い磁界ノイズが誘起する際に発生する機器の誤動作や不具合を確認する試験であり、電子制御装置１のハーネスに使用されるツイストペアケーブルにはコモンモードで大きな振幅の電流ノイズ／電圧ノイズが注入されるため、電子制御装置１に設けるバリスタ素子はコモンモードノイズを減衰させるとともに、コモン－ディファレンシャルモード変換量をより大きく抑制することが望ましい。

上記のように、静電容量の容量差を小さくすることで、例えば、強い磁界ノイズの誘起によって電子制御装置１に入力されるコモンモードのノイズ信号が、バリスタ素子によってディファレンシャルモードのノイズ信号に変換されてしまうことを抑制できる。これにより、電子制御装置１に通信エラーが発生することを抑制できる。

［実施の形態１の変形例１］
実施の形態１の変形例１に係る電子制御装置１Ａについて説明する。変形例１では、保護回路５Ａがバリスタ素子のみで構成されている例について説明する。

図９は、実施の形態１の変形例１に係る電子制御装置１Ａを示す回路図である。変形例１の電子制御装置１Ａは、コネクタ１０と、トランシーバＩＣ５０と、マイクロプロセッサ６０と、保護回路５Ａと、を備えている。

電子制御装置１Ａでは、第１入出力端子１１および第２入出力端子１２とトランシーバＩＣ５０との線路の間に、コモンモードチョークコイルが設けられておらず、保護回路５Ａが接続されている。保護回路５Ａは、第１バリスタ素子ＺＮＲ１および第２バリスタ素子ＺＮＲ２によって構成されている。

第１バリスタ素子ＺＮＲ１は、第１線路２１およびグランドＧを結ぶ第１グランド線３１上に設けられている。第２バリスタ素子ＺＮＲ２は、第２線路２２およびグランドＧを結ぶ第２グランド線３２上に設けられている。

第１バリスタ素子ＺＮＲ１の静電容量である第１静電容量ＣＰ１は、８０ｐＦ以上２２０ｐＦ以下である。第２バリスタ素子ＺＮＲ２の静電容量である第２静電容量ＣＰ２も、８０ｐＦ以上２２０ｐＦ以下である。すなわち、第１線路２１とグランドＧとの間の静電容量は、８０ｐＦ以上２２０ｐＦ以下であり、第２線路２２とグランドＧとの間の静電容量も、８０ｐＦ以上２２０ｐＦ以下である。

変形例１の電子制御装置１Ａでも、比較例２に示すようなコモンモードチョークコイルが設けられていない。そのため、コモンモードチョークコイルによる逆起電圧が発生することを抑制できる。これにより、電子制御装置１Ａにおいて、逆起電圧を起因とする通信エラーが発生することを抑制できる。

また、電子制御装置１Ａでは、第１線路２１とグランドＧとの間の静電容量および第２線路２２とグランドＧとの間の静電容量のそれぞれが、８０ｐＦ以上２２０ｐＦ以下となっている。これにより、電子制御装置１Ａに入出力されるコモンモード信号を減衰し、かつ、ディファレンシャルモード信号である差動信号の矩形波の歪みを抑制することができる。

［実施の形態１の変形例２］
実施の形態１の変形例２に係る電子制御装置１Ｂについて説明する。変形例２では、保護回路５Ｂの２つのバリスタ素子が１つの積層バリスタ部品に設けられている例について説明する。

図１０は、実施の形態１の変形例２に係る電子制御装置１Ｂを示す回路図である。変形例２の電子制御装置１Ｂは、コネクタ１０と、トランシーバＩＣ５０と、マイクロプロセッサ６０と、保護回路５Ｂと、を備えている。

電子制御装置１Ｂでは、第１入出力端子１１および第２入出力端子１２とトランシーバＩＣ５０との線路の間に、コモンモードチョークコイルが設けられておらず、保護回路５Ｂが接続されている。保護回路５Ｂは、第１バリスタ素子ＺＮＲ１および第２バリスタ素子ＺＮＲ２が設けられた積層バリスタ部品４０によって構成されている。

積層バリスタ部品４０は、第１バリスタ素子ＺＮＲ１の一方の端子である第１信号端子４１と、第２バリスタ素子ＺＮＲ２の一方の端子である第２信号端子４２と、第１バリスタ素子ＺＮＲ１の他方の端子および第２バリスタ素子ＺＮＲ２の他方の端子が共通化されたグランド端子４３と、によって構成される。

第１信号端子４１は、第１線路２１のノードｎ１に接続され、第２信号端子４２は、第２線路２２のノードｎ２に接続される。グランド端子４３は、第１バリスタ素子ＺＮＲ１の他方の端子および第２バリスタ素子ＺＮＲ２の他方の端子が共通化された共通端子であり、グランドＧに接続される。第１バリスタ素子ＺＮＲ１の他方の端子および第２バリスタ素子ＺＮＲ２の他方の端子が共通化されているので、第１バリスタ素子ＺＮＲ１および第２バリスタ素子ＺＮＲ２の静電容量の差を小さくすることが可能である。

また、積層バリスタ部品４０は、複数のセラミック層および複数の内部電極付きのセラミック層が積層された後、外部端子が設けられることで形成される。内部電極は、印刷法等によってセラミック層上に精度よく形成され、内部電極付きのセラミック層は部品内で略均一の厚さになるので、第１バリスタ素子ＺＮＲ１および第２バリスタ素子ＺＮＲ２の静電容量の差を例えば５％以下まで小さくすることが可能である。

変形例２の電子制御装置１Ｂでも、比較例２に示すようなコモンモードチョークコイルが設けられていない。そのため、コモンモードチョークコイルによる逆起電圧が発生することを抑制できる。これにより、電子制御装置１Ｂにおいて、逆起電圧を起因とする通信エラーが発生することを抑制できる。

また、電子制御装置１Ｂでは、第１バリスタ素子ＺＮＲ１および第２バリスタ素子ＺＮＲ２の静電容量の差を小さくすることができる。そのため、第１線路２１とグランドＧとの間の静電容量および第２線路２２とグランドＧとの間の静電容量の差を小さくできる。これにより、例えば、強い磁界ノイズの誘起によって電子制御装置１Ｂに入力されるコモンモードのノイズ信号が、バリスタ素子によってディファレンシャルモードのノイズ信号に変換されてしまうことを抑制できる。これにより、電子制御装置１Ｂに通信エラーが発生することを抑制できる。

［実施の形態１のまとめ］
本実施の形態に係る電子制御装置１は、差動信号が入出力される第１入出力端子１１および第２入出力端子１２と、差動信号の送受信を行うトランシーバＩＣ５０と、第１入出力端子１１およびトランシーバＩＣ５０を結ぶ線路である第１線路２１と、第２入出力端子１２およびトランシーバＩＣ５０を結ぶ線路である第２線路２２と、を備える。第１線路２１とグランドＧとの間の静電容量である第１静電容量ＣＰ１は、８０ｐＦ以上２２０ｐＦ以下であり、第２線路２２とグランドＧとの間の静電容量である第２静電容量ＣＰ２は、８０ｐＦ以上２２０ｐＦ以下である。

このように、第１静電容量ＣＰ１および第２静電容量ＣＰ２のそれぞれを、８０ｐＦ以上２２０ｐＦ以下とすることで、電子制御装置１に入出力されるコモンモード信号を減衰し、かつ、ディファレンシャルモード信号である差動信号の矩形波の歪みを抑制することができる。そのため、電子制御装置１に、コモンモードチョークコイルを設ける必要がなくなり、コモンモードチョークコイルによる逆起電圧の発生を抑制することができる。これにより、電子制御装置１において、通信エラーが発生することを抑制できる。また、コモンモードチョークコイルを設けないので、電子制御装置１を小型化することができる。

また、電子制御装置１は、さらに、第１線路２１およびグランドＧを結ぶ第１グランド線３１上に設けられた第１バリスタ素子ＺＮＲ１と、第２線路２２およびグランドＧを結ぶ第２グランド線３２上に設けられた第２バリスタ素子ＺＮＲ２と、第１バリスタ素子ＺＮＲ１に並列接続された第１コンデンサ素子Ｃ１と、第２バリスタ素子ＺＮＲ２に並列接続された第２コンデンサ素子Ｃ２と、を備え、第１静電容量ＣＰ１は、第１バリスタ素子ＺＮＲ１および第１コンデンサ素子Ｃ１の合計の静電容量であり、第２静電容量ＣＰ２は、第２バリスタ素子ＺＮＲ２および第２コンデンサ素子Ｃ２の合計の静電容量であってもよい。

このように、電子制御装置１が第１バリスタ素子ＺＮＲ１および第２バリスタ素子ＺＮＲ２を備えることで、例えば、第１線路２１および第２線路２２に大きな電流が流れた場合であっても、その電流がトランシーバＩＣ５０に流入することを抑制できる。これにより、トランシーバＩＣ５０を保護することができ、通信エラーが発生することを抑制できる。また、例えば、第１入出力端子１１および第２入出力端子１２に接続されるハーネス９０に強い磁界ノイズが誘起し、電子制御装置１に大きな振幅の電流／電圧ノイズが入力される場合であっても、第１バリスタ素子ＺＮＲ１および第２バリスタ素子ＺＮＲ２は、比較例１に示すツェナーダイオードのように逆回復電流を発生しないので、通信エラーが発生することを抑制できる。

また、電子制御装置１Ａは、さらに、第１線路２１およびグランドＧを結ぶ第１グランド線３１上に設けられた第１バリスタ素子ＺＮＲ１と、第２線路２２およびグランドＧを結ぶ第２グランド線３２上に設けられた第２バリスタ素子ＺＮＲ２と、を備え、第１静電容量ＣＰ１は、第１バリスタ素子ＺＮＲ１の静電容量であり、第２静電容量ＣＰ２は、第２バリスタ素子ＺＮＲ２の静電容量であってもよい。

このように、電子制御装置１Ａが第１バリスタ素子ＺＮＲ１および第２バリスタ素子ＺＮＲ２を備えることで、例えば、第１線路２１および第２線路２２に大きな電流が流れた場合であっても、その電流がトランシーバＩＣ５０に流入することを抑制できる。これにより、トランシーバＩＣ５０を保護することができ、通信エラーが発生することを抑制できる。また、例えば、第１入出力端子１１および第２入出力端子１２に接続されるハーネス９０に強い磁界ノイズが誘起し、電子制御装置１に大きな振幅の電流／電圧ノイズが入力される場合であっても、第１バリスタ素子ＺＮＲ１および第２バリスタ素子ＺＮＲ２は、比較例１に示すツェナーダイオードのように逆回復電流を発生しないので、通信エラーが発生することを抑制できる。また、コンデンサ素子を設けないので、電子制御装置１を小型化することができる。

また、第１バリスタ素子ＺＮＲ１および第２バリスタ素子ＺＮＲ２は、１つの積層バリスタ部品４０に設けられていてもよい。

これによれば、第１バリスタ素子ＺＮＲ１および第２バリスタ素子ＺＮＲ２の静電容量の差を小さくすることが可能となる。そのため、第１線路２１とグランドＧとの間の静電容量および第２線路２２とグランドＧとの間の静電容量の差を小さくできる。そのため、電子制御装置１Ｂに入力されるコモンモードのノイズ信号が、第１バリスタ素子ＺＮＲ１および第２バリスタ素子ＺＮＲ２にてディファレンシャルモードのノイズ信号に変換されてしまうことを抑制できる。これにより、電子制御装置１Ｂに通信エラーが発生することを抑制できる。

また、積層バリスタ部品４０は、第１バリスタ素子ＺＮＲ１の一方の端子であり、第１線路２１に接続される第１信号端子４１と、第２バリスタ素子ＺＮＲ２の一方の端子であり、第２線路２２に接続される第２信号端子４２と、第１バリスタ素子ＺＮＲ１の他方の端子および第２バリスタ素子ＺＮＲ２の他方の端子が共通化された共通端子であり、グランドＧに接続されるグランド端子４３と、を備えていてもよい。

これによれば、第１バリスタ素子ＺＮＲ１および第２バリスタ素子ＺＮＲ２のグランド電位を等しくし、静電容量の差を小さくすることが可能となる。そのため、第１線路２１とグランドＧとの間の静電容量および第２線路２２とグランドＧとの間の静電容量の差を小さくできる。そのため、電子制御装置１Ｂに入力されるコモンモードのノイズ信号が、第１バリスタ素子ＺＮＲ１および第２バリスタ素子ＺＮＲ２にてディファレンシャルモードのノイズ信号に変換されてしまうことを抑制できる。これにより、電子制御装置１Ｂに通信エラーが発生することを抑制できる。

また、第１静電容量ＣＰ１と第２静電容量ＣＰ２との差は、１０％以下であってもよい。

これにより、電子制御装置１に入力されるコモンモードのノイズ信号が、第１バリスタ素子ＺＮＲ１および第２バリスタ素子ＺＮＲ２にてディファレンシャルモードのノイズ信号に変換される量を少なくすることができる。これにより、電子制御装置１に通信エラーが発生することを抑制できる。

また、第１入出力端子１１および第２入出力端子１２とトランシーバＩＣ５０との間には、コモンモードノイズフィルタが設けられていない。

この構成によれば、コモンモードチョークコイルによって逆起電圧が発生することを抑制できる。これにより、電子制御装置１において、通信エラーが発生することを抑制できる。また、コモンモードチョークコイルを設けないので、電子制御装置１を小型化することができる。

（実施の形態２）
［電子制御装置の構成］
実施の形態２に係る電子制御装置１Ｃの構成について、図１１～図１３を参照しながら説明する。実施の形態２では、電子制御装置１Ｃを構成する多層基板５００の一部に、コモンモードノイズ信号の通過を抑制する領域が設けられている例について説明する。

図１１は、実施の形態２に係る電子制御装置１Ｃを示す平面図である。なお、図１１では、信号線を線分で表している。

図１１に示すように、電子制御装置１Ｃは、コネクタ１０と、トランシーバＩＣ５０と、マイクロプロセッサ６０と、保護回路５Ｂ（図１０参照）と、を備えている。また、電子制御装置１Ｃは、差動信号線２０である第１線路２１および第２線路２２と、制御信号線２５と、を備えている。第１線路２１は、コネクタ１０の第１入出力端子１１およびトランシーバＩＣ５０を結ぶ線路である。第２線路２２は、コネクタ１０の第２入出力端子１２およびトランシーバＩＣ５０を結ぶ線路である。制御信号線２５は、トランシーバＩＣ５０およびマイクロプロセッサ６０を結ぶ線路である。

また、電子制御装置１Ｃは、多層基板５００を備えている。差動信号線２０は、多層基板５００上に形成されている。コネクタ１０、トランシーバＩＣ５０、マイクロプロセッサ６０および保護回路５Ｂは、多層基板５００上に実装されている。保護回路は、図９に示す保護回路５Ａであってもよいし、図２に示す保護回路５であってもよい。

図１２は、電子制御装置１Ｃの多層基板５００の一部を示す平面図である。図１３は、電子制御装置１Ｃの多層基板５００の一部を示す断面図である。図１２には、図１１に示す多層基板５００の一部であるＣ部が示されている。図１３の（ａ）には、多層基板５００を図１２に示すＸＩＩＩａ－ＸＩＩＩａ線で見た断面が示され、図１３の（ｂ）には、多層基板５００を図１２に示すＸＩＩＩｂ－ＸＩＩＩｂ線で見た断面が示されている。

図１２および図１３に示す多層基板５００は、複数の誘電体層５１０および複数の導体層５３０が積層された積層構造を有している。多層基板５００には、差動信号線２０である第１線路２１および第２線路２２が形成されている。図１３には、多層基板５００が、３層の誘電体層５１０および２層の導体層５３０を有する例を示したが、それに限られず、多層基板５００は、４層以上の誘電体層５１０および３層以上の導体層５３０を有していてもよい。多層基板５００には、第１線路２１および第２線路２２と異なる他の配線層５３５が形成されていてもよい。

ここで、第１線路２１および第２線路２２の線幅方向を第１方向ｄ１とし、第１線路２１および第２線路２２のそれぞれが延びる方向を第２方向ｄ２とし、第１方向ｄ１および第２方向ｄ２の両方に垂直な方向を第３方向ｄ３とする。第３方向ｄ３は、多層基板５００に対して垂直な方向である。

誘電体層５１０は、誘電体材料を含む層である。図１３に示すように、複数の誘電体層５１０は、多層基板５００の最上層である誘電体層５１１、中間層である誘電体層５１２、および、最下層である誘電体層５１３を有している。なお、多層基板５００は、誘電体層５１１～５１３と異なる他の誘電体層を有していてもよい。多層基板５００の誘電体層の層数は、３層に限られず、４層以上であってもよい。

導体層５３０は、金属などの導電性材料を含む層である。導体層５３０は、例えば、平面パターン状の形状を有する電極である。図１３に示すように、複数の導体層５３０は、誘電体層５１１と誘電体層５１２との間に配置される導体層５３１と、誘電体層５１２と誘電体層５１３との間に配置される導体層５３２と、を有している。複数の導体層５３０のうち、導体層５３１は、差動信号線２０に最近接する導体層であり、導体層５３２は、差動信号線２０に２番目に近い導体層である。

導体層５３１は、グランド電位に設定されるグランド用の導体層である。導体層５３１は、例えば、誘電体層５１０に設けられたビア導体（図示省略）を介して、第１バリスタ素子ＺＮＲ１の他方の端子および第２バリスタ素子ＺＮＲ２の他方の端子に接続される。導体層５３２は、トランシーバＩＣ５０およびマイクロプロセッサ６０に電力を供給する電力供給用の導体層である。導体層５３２は、例えば、誘電体層５１０に設けられた他のビア導体（図示省略）を介して、トランシーバＩＣ５０およびマイクロプロセッサ６０に接続される。

ここで、誘電体層５１０の両主面から見て、差動信号線２０側に位置する主面を誘電体層５１０の一方主面と呼び、差動信号線２０とは反対側に位置する主面を誘電体層５１０の他方主面と呼ぶ。前述した導体層５３１は、誘電体層５１１の他方主面５１１ｂの一部、および、誘電体層５１２の一方主面５１２ａの一部に設けられる。導体層５３２は、誘電体層５１２の他方主面５１２ｂの一部、および、誘電体層５１３の一方主面５１３ａの一部に設けられる。

本実施の形態の多層基板５００は、差動信号線２０の一部の領域Ｔ１の直下において、導体層５３０が形成されていない領域Ｔ２およびＴ３を有している。差動信号線２０の直下とは、少なくとも、誘電体層５１１の一方主面５１１ａから誘電体層５１２の一方主面５１２ａまでの範囲である。なお、差動信号線２０の直下には、誘電体層５１２の一方主面５１２ａから誘電体層５１３の一方主面５１３ａまでの範囲が含まれていてもよい。

上記の差動信号線２０の一部の領域Ｔ１は、トランシーバＩＣ５０の入力側、すなわち、コネクタ１０とトランシーバＩＣ５０とを繋ぐ経路上に位置している。具体的には、差動信号線２０の一部の領域Ｔ１は、第１バリスタ素子ＺＮＲ１の一端が接続される第１線路２１のノードｎ１（図１０参照）とトランシーバＩＣ５０との間、および、第２バリスタ素子ＺＮＲ２の一端が接続される第２線路２２のノードｎ２とトランシーバＩＣ５０との間に設けられる。なお、差動信号線２０の一部の領域Ｔ１において、第１線路２１および第２線路２２は、互いに平行に配置されている。

導体層５３０が形成されていない領域Ｔ２、Ｔ３は、例えば、エッチングによって形成される。導体層５３０が形成されていない領域Ｔ２、Ｔ３は、第３方向ｄ３から見た場合に長方形状である。第１方向ｄ１に沿う領域Ｔ２、Ｔ３の幅は、少なくとも、第１線路２１の幅と、第２線路２２の幅と、第１線路２１および第２線路２２の間隔（ギャップ）と、を包含する長さである。第２方向ｄ２に沿う領域Ｔ２、Ｔ３の長さは、高周波信号の通過阻止帯域によって予め決められる。領域Ｔ２、Ｔ３の長さは、例えば、領域Ｔ２、Ｔ３の幅の０．５倍以上２倍以下である。第３方向ｄ３から見た場合、導体層５３０が形成されていない領域Ｔ２、Ｔ３と、差動信号線２０の一部の領域Ｔ１とは、互いに重なっている。

誘電体層５１１の他方主面５１１ｂのうち、領域Ｔ１に対応する領域Ｔ２には、導体層５３１が形成されておらず、領域Ｔ２の外周に位置する外周の領域ｏ２には、導体層５３１が設けられている。領域Ｔ２には、誘電体層５１２が設けられている。なお、領域Ｔ２には、誘電体層５１２の一部および誘電体層５１１の一部が埋め込まれていてもよい。

誘電体層５１２の他方主面５１２ｂのうち、領域Ｔ１に対応する領域Ｔ３には、導体層５３２が設けられておらず、領域Ｔ３の外周に位置する外周の領域ｏ３には、導体層５３２が設けられている。領域Ｔ３には、誘電体層５１２と異なる誘電体層５１３が設けられている。なお、領域Ｔ３には、誘電体層５１３の一部および誘電体層５１２の一部が埋め込まれていてもよい。

このように、本実施の形態の多層基板５００では、差動信号線２０の一部の領域Ｔ１の直下において、導体層５３０が形成されていない領域Ｔ２、Ｔ３が設けられている。この構成によれば、差動信号線２０の一部の領域Ｔ１において、コモンモードインピーダンスを高くすることができ、コモンモードノイズ信号が通過することを抑制できる。以下、上記構成を有する多層基板５００の効果について説明する。

［効果等］
実施の形態２の電子制御装置１Ｃが備える多層基板５００の効果について、実施の形態２の一例である実施例と、比較例３とを対比しながら説明する。

図１４は、実施の形態２の一例である実施例の多層基板５００を示す平面図である。図１５は、実施例の多層基板５００を示す断面図である。図１５の（ａ）には、多層基板５００を図１４に示すＸＶａ－ＸＶａ線で見た断面が示され、図１５の（ｂ）には、多層基板５００を図１４に示すＸＶｂ－ＸＶｂ線で見た断面が示されている。

実施例の多層基板５００は、誘電体層５１１と、導体層５３０とを備えている。誘電体層５１１の一方主面５１１ａには、第１線路２１および第２線路２２が設けられている。誘電体層５１１の他方主面５１１ｂの一部には、導体層５３０が設けられている。

誘電体層５１１の厚みは０．１ｍｍである。誘電体層５１１の比誘電率は４．２であり、誘電正接は０．０１９である。第１線路２１および第２線路２２のそれぞれの厚みは１８μｍであり、それぞれの幅（第１方向ｄ１の長さ）は０．１ｍｍであり、それぞれの第２方向ｄ２の長さは１０ｍｍである。第１線路２１と第２線路２２との間隔は、０．１ｍｍである。

実施例の多層基板５００は、導体層５３０が形成されていない領域Ｔ２を有している。領域Ｔ２は、長方形状であり、領域Ｔ２の幅（第１方向ｄ１の長さ）は１．０ｍｍ、領域Ｔ２の第２方向ｄ２の長さは２．０ｍｍである。領域Ｔ２は、差動信号線２０の一部の領域Ｔ１の直下に設けられている。領域Ｔ２の外周に位置する領域ｏ２には、導体層５３０が設けられている。領域Ｔ２の誘電体層５１１の他方主面５１１ｂには、レジスト５２０が形成されている。図１５では、領域Ｔ２のみにレジスト５２０が形成されている状態を図示しているが、実際には、多層基板５００の全面にレジストが形成されている（図示省略）。例えば、レジストの厚みは２０μｍであり、比誘電率は４．２であり、誘電正接は０．０１９である。

次に、比較例３の電子制御装置が備える多層基板１５００について説明する。

図１６は、比較例３の多層基板１５００を示す平面図である。図１７は、比較例３の多層基板１５００を示す断面図である。図１７の（ａ）には、多層基板１５００を図１６に示すＸＶＩＩａ－ＸＶＩＩａ線で見た断面が示され、図１７の（ｂ）には、多層基板１５００を図１６に示すＸＶＩＩｂ－ＸＶＩＩｂ線で見た断面が示されている。

比較例３の多層基板１５００は、誘電体層５１１と、導体層１５３０とを備えている。誘電体層５１１の一方主面５１１ａには、第１線路２１および第２線路２２が設けられている。誘電体層５１１の他方主面５１１ｂには、導体層１５３０が設けられている。比較例３の多層基板１５００は、導体層５３０が形成されていない領域Ｔ２を有していない。つまり比較例３では、導体層１５３０が、誘電体層５１１の他方主面５１１ｂの全面に形成されている。なお、比較例３でも、多層基板５００の全面にレジストが形成されている（図示省略）。

図１８は、実施例および比較例３の多層基板におけるディファレンシャルモード信号の通過特性を示す図である。同図の横軸は、ディファレンシャルモード信号の周波数である。同図の縦軸は、ディファレンシャルモード信号のＳｄｄ２１であり、下側に向かうほど信号の通過が抑制されていることを示す。

図１８に示すように、実施例では、ディファレンシャルモード信号の通過特性が比較例３と同等になっている。実施例のように、導体層５３０が形成されていない領域Ｔ２を多層基板５００に設けた場合であっても、ディファレンシャルモード信号の通過特性はほとんど低下していない。なお，Ｓｄｄ２１を比較例３と同等以上とする場合には多層基板５００に用いる誘電体層５１０の比誘電率や誘電正接と厚み、導体層の厚みにあわせて第１線路２１と第２線路２２の幅と間隔を調整する必要がある。

図１９は、実施例および比較例３の多層基板におけるコモンモード信号の通過特性を示す図である。同図の横軸は、コモンモード信号の周波数である。同図の縦軸は、コモンモード信号のＳｃｃ２１であり、下側に向かうほど信号の通過が抑制されることを示している。

図１９に示すように、実施例では、例えば２ＧＨｚ～１０ＧＨｚ、および１３ＧＨｚ以上の周波数帯域において、比較例３に比べて信号の通過が抑制されている。この通過特性を利用することで、例えば、２ＧＨｚ～１０ＧＨｚ、および１３ＧＨｚ以上の周波数帯域においてコモンモードノイズ信号の通過を阻止することが可能となる。なお、ノイズ信号の通過阻止帯域は、多層基板５００に比誘電率や誘電正接が本実施の形態で用いた誘電体５１０とは異なる誘電体を用いる、もしくは、領域Ｔ２の長さを変えることで調整可能である。

実施例の多層基板５００を備える電子制御装置１Ｃによれば、例えば保護回路５Ｂにてコモンモードノイズ信号を除去しきれない場合であっても、この多層基板５００の一部の領域を用いてコモンモードノイズ信号の通過を抑制することができる。これにより、電子制御装置１Ｃにて通信エラーが発生することを抑制できる。

［実施の形態２の変形例１］
実施の形態２の変形例１に係る電子制御装置１Ｃの構成について説明する。この変形例１では、導体層５３０が、差動信号線２０の直下に設けられず、差動信号線２０から離れた位置に設けられている例について説明する。

図２０は、実施の形態２の変形例１に係る電子制御装置１Ｃの多層基板５００Ａの一部を示す断面図である。

変形例１の多層基板５００Ａは、複数の誘電体層５１０および複数の導体層５３０が積層された積層構造を有している。多層基板５００Ａには、差動信号線２０である第１線路２１および第２線路２２が形成されている。

変形例１の多層基板５００Ａも、差動信号線２０の一部の領域Ｔ１の直下において、導体層５３０が形成されていない領域Ｔ２およびＴ３を有している。

また、変形例１の多層基板５００Ａは、差動信号線２０の一部の領域Ｔ１の直下からさらに離れた領域に、導体層５３３が設けられている。差動信号線２０の直下からさらに離れた領域とは、例えば、誘電体層５１３の他方主面５１３ｂからさらに遠ざかる位置である。導体層５３３は、多層基板５００Ａの最下層である誘電体層５１３の他方主面５１３ｂに設けられている。導体層５３３は、例えば、グランド用の導体層である。

変形例１の多層基板５００Ａでも、差動信号線２０の一部の領域Ｔ１の直下において、導体層５３０が形成されていない領域Ｔ２、Ｔ３が設けられている。この構成によれば、差動信号線２０において、コモンモードインピーダンスを高くすることができ、コモンモードノイズ信号の通過を抑制することができる。これにより、電子制御装置１Ｃにて通信エラーが発生することを抑制できる。

［実施の形態２の変形例２］
実施の形態２の変形例２に係る電子制御装置１Ｃの構成について説明する。この変形例２では、差動信号線２０がミアンダ配線になっている例について説明する。

図２１は、実施の形態２の変形例２に係る電子制御装置１Ｃの多層基板５００Ｂの一部を示す平面図である。

変形例２の多層基板５００Ｂも、複数の誘電体層５１０および複数の導体層５３０が積層された積層構造を有している。多層基板５００Ｂには、差動信号線２０である第１線路２１および第２線路２２が形成されている。第１線路２１および第２線路２２のそれぞれは、差動信号線２０の一部の領域Ｔ１において、ミアンダ形状を有している。ミアンダ形状は、三角波状であってもよいし、方形波状であってもよいし、正弦波状であってもよい。

変形例２の多層基板５００Ｂでも、差動信号線２０の一部の領域Ｔ１の直下において、導体層５３０が形成されていない領域Ｔ２、Ｔ３が設けられている。また、変形例２では、第１線路２１および第２線路２２がミアンダ形状であるので、それぞれの線路長を長くすることができ、コモンモードインピーダンスを高くすることができる。これにより、コモンモードノイズ信号の通過を抑制することができ、電子制御装置１Ｃにて通信エラーが発生することを抑制できる。

［実施の形態２のまとめ］
実施の形態２に係る電子制御装置１Ｃは、さらに、複数の誘電体層５１０と、複数の導体層５３０とを有する多層基板５００を備える。多層基板５００には、第１線路２１および第２線路２２を含む差動信号線２０が設けられる。多層基板５００は、差動信号線２０の一部の領域Ｔ１の直下において、導体層５３０が形成されていない領域Ｔ２を有する。

このように、差動信号線２０の一部の領域Ｔ１の直下において、導体層５３０が形成されていない領域Ｔ２が設けられることで、差動信号線２０の一部の領域Ｔ１において、コモンモードインピーダンスを高くすることができる。これにより、コモンモードノイズ信号が通過することを抑制でき、電子制御装置１Ｃにて通信エラーが発生することを抑制できる。また、コモンモードチョークコイルなどの追加部品を設けずに、コモンモードノイズ信号の通過を抑制することができるので、電子制御装置１Ｃを小型化することができる。

また、導体層５３０が形成されていない領域Ｔ２の外周の領域ｏ２には、導体層５３０が形成されていてもよい。

これによれば、導体層５３０を用いて、例えば、多層基板５００に実装されている電子部品に対してグランド電位を付与し、または、電力を供給することができる。

また、導体層５３０が形成されていない領域Ｔ２には、誘電体層５１０が設けられていてもよい。

このように、導体層５３０が形成されていない領域Ｔ２に誘電体層５１０を設けることで、差動信号線２０の一部の領域Ｔ１におけるコモンモードインピーダンスを高くすることができる。これにより、コモンモードノイズ信号が通過することを抑制でき、電子制御装置１Ｃにて通信エラーが発生することを抑制できる。

また、外周の領域ｏ２に設けられている導体層５３０は、グランド用の導体層または電力供給用の導体層であってもよい。

これによれば、例えば、多層基板５００に実装されている電子部品に対してグランド電位を付与し、または、電力を供給することができる。

また、差動信号線２０の一部の領域Ｔ１の直下からさらに離れた領域には、導体層５３３が設けられていてもよい。

これによれば、領域Ｔ１の直下からさらに離れた領域の導体層５３３を用いて、例えば、多層基板５００Ａに実装されている電子部品に対してグランド電位を付与したり、電力を供給したりすることができる。

また、第１線路２１および第２線路２２のそれぞれは、差動信号線２０の一部の領域Ｔ１においてミアンダ形状を有していてもよい。

このように、第１線路２１および第２線路２２をミアンダ形状とすることで、第１線路２１および第２線路２２の線路長を長くすることができ、コモンモードインピーダンスを高くすることができる。これにより、コモンモードノイズ信号の通過を抑制することができ、電子制御装置１Ｃにて通信エラーが発生することを抑制できる。

（その他の実施の形態等）
以上、本開示の実施の形態及び各変形例に係る電子制御装置について説明したが、本開示は、上記実施の形態及び各変形例に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態及び各変形例に施したもの、並びに、実施の形態及び各変形例における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲に含まれる。

本開示に係る電子制御装置は、各種の電子機器および通信システムに用いられる電子制御装置として有用である。

１、１Ａ、１Ｂ、１Ｃ 電子制御装置
５、５Ａ、５Ｂ 保護回路
１０ コネクタ
１１ 第１入出力端子
１２ 第２入出力端子
２０ 差動信号線
２１ 第１線路
２２ 第２線路
２５ 制御信号線
３１ 第１グランド線
３２ 第２グランド線
３３ 第３グランド線
３４ 第４グランド線
４０ 積層バリスタ部品
４１ 第１信号端子
４２ 第２信号端子
４３ グランド端子
５０ トランシーバＩＣ
６０ マイクロプロセッサ
９０ ハーネス
５００、５００Ａ、５００Ｂ 多層基板
５１０、５１１、５１２、５１３ 誘電体層
５１１ａ、５１２ａ、５１３ａ 一方主面
５１１ｂ、５１２ｂ、５１３ｂ 他方主面
５２０ レジスト
５３０、５３１、５３２、５３３ 導体層
５３５ 配線層
Ｃ１ 第１コンデンサ素子
Ｃ２ 第２コンデンサ素子
ＣＰ１ 第１静電容量
ＣＰ２ 第２静電容量
ｄ１ 第１方向
ｄ２ 第２方向
ｄ３ 第３方向
Ｇ グランド
ｎ１、ｎ２、ｎ３、ｎ４ ノード
ｏ２、ｏ３ 外周の領域
Ｔ１、Ｔ２、Ｔ３ 領域
ＺＮＲ１ 第１バリスタ素子
ＺＮＲ２ 第２バリスタ素子

Claims (13)

1. 差動信号が入出力される第１入出力端子および第２入出力端子と、
   前記差動信号の送受信を行うトランシーバＩＣと、
   前記第１入出力端子および前記トランシーバＩＣを結ぶ線路である第１線路と、
   前記第２入出力端子および前記トランシーバＩＣを結ぶ線路である第２線路と、
   を備え、
   前記第１線路とグランドとの間の静電容量である第１静電容量は、８０ｐＦ以上２２０ｐＦ以下であり、
   前記第２線路と前記グランドとの間の静電容量である第２静電容量は、８０ｐＦ以上２２０ｐＦ以下である
   電子制御装置。
2. さらに、
   前記第１線路および前記グランドを結ぶ第１グランド線上に設けられた第１バリスタ素子と、
   前記第２線路および前記グランドを結ぶ第２グランド線上に設けられた第２バリスタ素子と、
   前記第１バリスタ素子に並列接続された第１コンデンサ素子と、
   前記第２バリスタ素子に並列接続された第２コンデンサ素子と、
   を備え、
   前記第１静電容量は、前記第１バリスタ素子および前記第１コンデンサ素子の合計の静電容量であり、
   前記第２静電容量は、前記第２バリスタ素子および前記第２コンデンサ素子の合計の静電容量である
   請求項１に記載の電子制御装置。
3. さらに、
   前記第１線路および前記グランドを結ぶ第１グランド線上に設けられた第１バリスタ素子と、
   前記第２線路および前記グランドを結ぶ第２グランド線上に設けられた第２バリスタ素子と、
   を備え、
   前記第１静電容量は、前記第１バリスタ素子の静電容量であり、
   前記第２静電容量は、前記第２バリスタ素子の静電容量である
   請求項１に記載の電子制御装置。
4. 前記第１バリスタ素子および前記第２バリスタ素子は、１つの積層バリスタ部品に設けられている
   請求項２または３に記載の電子制御装置。
5. 前記積層バリスタ部品は、
   前記第１バリスタ素子の一方の端子であり、前記第１線路に接続される第１信号端子と、
   前記第２バリスタ素子の一方の端子であり、前記第２線路に接続される第２信号端子と、
   前記第１バリスタ素子の他方の端子および前記第２バリスタ素子の他方の端子が共通化された共通端子であり、前記グランドに接続されるグランド端子と、
   を備える
   請求項４に記載の電子制御装置。
6. 前記第１静電容量と前記第２静電容量との差は、１０％以下である
   請求項１～５のいずれか１項に記載の電子制御装置。
7. 前記第１入出力端子および前記第２入出力端子と前記トランシーバＩＣとの間には、コモンモードノイズフィルタが設けられていない
   請求項１～６のいずれか１項に記載の電子制御装置。
8. さらに、複数の誘電体層と、複数の導体層とを有する多層基板を備え、
   前記多層基板には、前記第１線路および前記第２線路を含む差動信号線が設けられ、
   前記多層基板は、前記差動信号線の一部の領域の直下において、前記導体層が形成されていない領域を有する
   請求項１～７のいずれか１項に記載の電子制御装置。
9. 前記導体層が形成されていない領域の外周の領域には、前記導体層が形成されている
   請求項８に記載の電子制御装置。
10. 前記導体層が形成されていない領域には、前記誘電体層が設けられている
    請求項９に記載の電子制御装置。
11. 前記外周の領域に設けられている前記導体層は、グランド用の導体層または電力供給用の導体層である
    請求項９または１０に記載の電子制御装置。
12. 前記差動信号線の一部の領域の直下からさらに離れた領域には、前記導体層が設けられている
    請求項８～１１のいずれか１項に記載の電子制御装置。
13. 前記第１線路および前記第２線路のそれぞれは、前記差動信号線の一部の領域においてミアンダ形状を有している
    請求項８～１２のいずれか１項に記載の電子制御装置。

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