JP2022112559A - プログラマブルデバイス、システム、検証支援方法、およびプログラム - Google Patents

Abstract

【課題】 通信用のインターフェースで接続された複数のプログラマブルデバイスの検証の容易化を図る。【解決手段】 プログラマブルデバイス１０は、生成部１０１と取得部１０２を有する。第１プログラマブルデバイスには、内部のデータを通信用のデータに変換する処理と、通信用のデータを内部のデータに変換する処理と、の少なくともいずれかを行う第１変換部が構成される。第１プログラマブルデバイスと通信用のインターフェースを介して接続される第２プログラマブルデバイスには、内部のデータを通信用のデータに変換する処理と、通信用のデータを内部のデータに変換する処理と、の少なくともいずれかを行う第２変換部が構成される。生成部１０１は、第１変換部の動作状態を表す第１信号と第２変換部の動作状態を表す第２信号に基づいて、トリガ信号を生成する。取得部１０２は、トリガ信号に応じて、各内部のデータを取得する。【選択図】 図１

Description

本発明は、プログラマブルデバイスなどに関する。

プログラマブルデバイスに形成される回路の機能を評価する技術がある。特許文献１に記載の技術では、製品用のＦＰＧＡに形成された回路の論理検証を行うため、観測用のＦＰＧＡをシリアルインターフェースにより製品用のＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍｂｌｅ Ｇａｔｅ Ａｒｒａｙ）に接続し、製品用のＦＰＧＡの動作と等価の動作を観測用のＦＰＧＡによって検証する。

また、例えば、特許文献２に記載の技術では、プログラマブルデバイスにおいて、パラレルデータをシリアルデータに変換するシリアライザと、シリアルデータをパラレルデータに変換するデシリアライザと、を評価する。

特開２０１３－０８０３３２号公報 特開２０１０－２１２７７１号公報

特許文献１，２には、プログラマブルデバイス単体の検証を行う技術が記載されている。通信用のインターフェースによって接続される複数のプログラマブルデバイスを用いたシステムに対する検証を行う場合がある。このような場合、各プログラマブルデバイス単体によって検証を行うと、各プログラマブルデバイスのタイミングによってプログラマブルデバイスのデータの取得が行われる。このため、システムに対する検証において、複数のプログラマブルデバイスにおいて同一のタイミングによってデータが取得できず、検証が困難となる問題点がある。

本発明の目的の一例は、通信用のインターフェースで接続される複数のプログラマブルデバイスの検証の容易化を図るプログラマブルデバイスなどを提供することにある。

本発明の一態様におけるプログラマブルデバイスは、第１プログラマブルデバイスに構成された第１変換手段であって、内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第１変換手段の動作を表す第１信号と、前記第１プログラマブルデバイスと通信用のインターフェースを介して接続される第２プログラマブルデバイスに構成された第２変換手段であって、内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第２変換手段の動作を表す第２信号と、に基づいて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得するタイミングを制御する信号を生成する生成手段と、生成された前記信号に応じて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得する取得手段と、を備える。

本発明の一態様におけるシステムは、内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第１変換手段が構成された第１プログラマブルデバイスと、内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第２変換手段が構成された第２プログラマブルデバイスと、第３プログラマブルデバイスと、を備え、前記第３プログラマブルデバイスは、前記第１変換手段の動作状態を表す第１信号と、前記第２変換手段の動作状態を表す第２信号と、に基づいて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得するタイミングを制御する信号を生成する生成手段と、生成された前記信号に応じて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得する取得手段と、を備える。

本発明の一態様における検証支援方法は、プログラマブルデバイスが、第１プログラマブルデバイスに構成された第１変換手段であって、内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第１変換手段の動作を表す第１信号と、前記第１プログラマブルデバイスと通信用のインターフェースを介して接続される第２プログラマブルデバイスに構成された第２変換手段であって、内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第２変換手段の動作を表す第２信号と、に基づいて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得するタイミングを制御する信号を生成し、生成された前記信号に応じて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得する。

本発明の一態様におけるプログラムは、第１プログラマブルデバイスに構成された第１変換手段であって、内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第１変換手段の動作を表す第１信号と、前記第１プログラマブルデバイスと通信用のインターフェースを介して接続される第２プログラマブルデバイスに構成された第２変換手段であって、内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第２変換手段の動作を表す第２信号と、に基づいて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得するタイミングを制御する信号を生成し、生成された前記信号に応じて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得する、処理をプログラマブルデバイスに実行させる。

本発明によれば、複数のプログラマブルデバイスの検証の容易化を図る。

実施の形態１にかかるシステムの一構成例を示すブロック図である。 実施の形態１にかかるプログラマブルデバイスの一動作例を示すフローチャートである。 実施の形態２にかかるシステムの構成例を示すブロック図である。 キャプチャ例を示す説明図である。 実施の形態２にかかるシステムの一動作例を示すフローチャートである。 実施の形態３にかかるシステムの一例を示す説明図である。 実施の形態３にかかるシステムの一動作例を示すフローチャートである。 システムとコンピュータ装置との接続例を示す説明図である。

以下に図面を参照して、本発明にかかるプログラマブルデバイス、システム、検証支援方法、およびプログラムの実施の形態を詳細に説明する。本実施の形態は、開示の技術を限定するものではない。ここで、プログラマブルデバイス（プログラマブルロジックデバイス）とは、製造後に購入者や設計者が構成を設定できる集積回路である。本実施の形態では、プログラマブルデバイスの種類は特に限定されない。プログラマブルデバイスとしては、例えば、ＦＰＧＡなどが挙げられる。

（実施の形態１）
図１は、実施の形態１にかかるシステムの一構成例を示すブロック図である。プログラマブルデバイス１０は、第１プログラマブルデバイスのデータと、第２プログラマブルデバイスのデータと、を同一のタイミングで取り込む。第１プログラマブルデバイスと、第２プログラマブルデバイスとは、例えば、通信用のインターフェースによって接続される。通信用のインターフェースとしては、シリアルインターフェースが挙げられる。プログラマブルデバイス１０は、第１プログラマブルデバイスおよび第２プログラマブルデバイスの少なくともいずか一方であってもよい。もしくは、プログラマブルデバイス１０は、第１プログラマブルデバイスおよび第２プログラマブルデバイスと異なっていてもよい。

一般に、第１プログラマブルデバイスは、データの送信時に、内部のデータを通信用のデータに変換する処理と、データの受信時に、受信した通信用のデータを内部のデータに変換する処理と、の少なくともいずれかを行う第１変換部を有する。通信用のインターフェースがシリアルインターフェースの場合、第１変換部は、例えば、内部用のデータとしてのパラレルデータを通信用のデータとしてのシリアルデータに変換する処理とシリアルデータをパラレルデータに変換する処理と、の少なくともいずれかを行う。シリアルインターフェースの場合、第１変換部は、例えば、パラレルデータをシリアルデータに変換するシリアライザと、シリアルデータをパラレルデータに変換するデシリアライザと、の少なくともいずれか一方の機能を有する。第１信号は、第１変換部の動作状態を示す。具体的に、第１信号は、例えば、第１変換部の動作を制御する制御信号（第１制御信号）であってもよい。

一般に、第２プログラマブルデバイスは、データの送信時に、内部のデータを通信用のデータに変換する処理と、データの受信時に、受信した通信用のデータを内部のデータに変換する処理と、の少なくともいずれかを行う第２変換部を有する。通信用のインターフェースがシリアルインターフェースの場合、第２変換部は、内部のデータとしてのパラレルデータを通信用のデータとしてのシリアルデータに変換する処理とシリアルデータをパラレルデータに変換する処理と、の少なくともいずれかを行う。第２変換部は、例えば、パラレルデータをシリアルデータに変換するシリアライザと、シリアルデータをパラレルデータに変換するデシリアライザと、の少なくともいずれか一方の機能を有する。第２信号は、第２変換部の動作状態を示す。具体的に、第２信号は、例えば、第２変換部の動作を制御する制御信号（第２制御信号）であってもよい。

通信用のインターフェースがシリアルインターフェースの場合を用いてより詳細に説明する。例えば、第１プログラマブルデバイスから第２プログラマブルデバイスへシリアルデータが送信される場合、第１変換部は、第１プログラマブルデバイスの内部のパラレルデータをシリアルデータに変換する。第２変換部は、第１プログラマブルデバイスからのシリアルデータをパラレルデータに変換する。また、例えば、第２プログラマブルデバイスから第１プログラマブルデバイスへシリアルデータが送信される場合、第２変換部は、第２プログラマブルデバイスの内部のパラレルデータをシリアルデータに変換する。第１変換部は、第２プログラマブルデバイスからのシリアルデータをパラレルデータに変換する。

プログラマブルデバイス１０は、生成部１０１と、取得部１０２と、を有する。生成部１０１と、取得部１０２とは、いずれもプログラマブルデバイス１０に構成される回路である。もしくは、生成部１０１と、取得部１０２とは、プログラマブルデバイス１０に構成されたプロセッサによって実現されてもよい。より具体的に、例えば、プログラマブルデバイス１０に構成されたプロセッサは、プログラマブルデバイス１０の記憶部などに記憶されたプログラムをロードする。プロセッサは、プログラムにコーディングされている各処理を実行する。これにより、生成部１０１と、取得部１０２と、の処理が実現されてもよい。

生成部１０１は、第１信号と第２信号に基づいて、第１プログラマブルデバイスの内部のデータと、第２プログラマブルデバイスの内部のデータと、を取得するタイミングを制御する信号を生成する。この信号をトリガ信号と呼ぶ。具体的に、生成部１０１は、第１信号と第２信号に基づいて、転送が可能な状態であることを特定する。シリアルインターフェースの場合、生成部１０１は、第１信号と第２信号とに基づいて、シリアル転送が可能な状態において第１プログラマブルデバイスのパラレルデータと、第２プログラマブルデバイスのパラレルデータとを取得可能とするトリガ信号を生成する。シリアル転送が可能な状態とは、例えば、第１変換部および第２変換部の一方がパラレルデータからシリアルデータへ変換する送信をエラーが無く可能で、かつ、第１変換部および第２変換部の他方がシリアルデータからパラレルデータへ変換する受信をエラーが無く可能である状態を指す。

そして、取得部１０２は、トリガ信号に応じて、第１プログラマブルデバイスの内部のデータと、第２プログラマブルデバイスの内部のデータと、を取得する。また、取得部１０２は、トリガ信号に応じて、さらに、第１信号と、第２信号と、の少なくともいずれかを取得してもよい。

シリアルインターフェースの場合を例に挙げてより具体的に説明する。取得部１０２は、トリガ信号が各波形データを取得させることを示す場合、第１プログラマブルデバイスのパラレルデータ、第１信号、第２プログラマブルデバイスのパラレルデータ、および第２信号をプログラマブルデバイス１０の記憶部に記憶させる。これにより、記憶部には、例えば、各波形データが記憶される。記憶部の種類は、プログラマブルデバイス１０の種類、機能、性能などに応じて種々異なる。このため、記憶部の種類は、特に限定されない。

図２は、実施の形態１にかかるプログラマブルデバイス１０の一動作例を示すフローチャートである。ここでは、通信用のインターフェースがシリアルインターフェースの場合を用いて説明する。生成部１０１は、第１信号と第２信号とに基づいて、トリガ信号を生成する（ステップＳ１０１）。トリガ信号は、前述のように、第１プログラマブルデバイスのパラレルデータと、第２プログラマブルデバイスのパラレルデータと、を取得するタイミングを制御する信号である。そして、取得部１０２は、トリガ信号に応じて、第１プログラマブルデバイスのパラレルデータと、第２プログラマブルデバイスのパラレルデータと、を取得する（ステップＳ１０２）。ステップＳ１０２において、取得部１０２は、トリガ信号に応じて、さらに、第１信号および第２信号を取得してもよい。

実施の形態１についての効果を説明する。プログラマブルデバイス１０は、複数のプログラマブルデバイス１０の各々についての内部のデータと通信用のデータとを変換する変換部の動作状態を示す信号に基づいて、トリガ信号を生成する。そしてプログラマブルデバイス１０は、トリガ信号に応じて、各プログラマブルデバイス１０の内部のデータを取得する。これにより、プログラマブルデバイス１０は、複数のプログラマブルデバイス１０において同一のタイミングによって内部のデータを取得することができる。したがって、プログラマブルデバイス１０によれば、より効率的に検証を行うことができ、検証の容易化を図ることができる。

また、複数のプログラマデバイス間でシリアルインターフェースを介してデータ転送が行われる場合がある。シリアルデータ転送路を通るデータは高速のため、ロジカルアナライザ等のプローブを当てて直接シリアルデータ転送路の各信号線を観測することは困難である。そこで、プログラマブルデバイス１０は、複数のプログラマブルデバイスの各々についてのパラレルデータとシリアルデータとを変換する変換部の動作状態を示す信号に基づいて、トリガ信号を生成する。そして、プログラマブルデバイス１０は、トリガ信号に応じて、シリアルインターフェースで接続された各プログラマブルデバイスのパラレルデータを取得する。これにより、プログラマブルデバイス１０は、複数のプログラマブルデバイスがシリアルインターフェースによって接続されたシステムの検証の容易化を図ることができる。

実施の形態１については上述した例に限られず、種々変更可能である。以上で、実施の形態１の節身を省略する。

（実施の形態２）
つぎに、実施の形態２について図面を参照して詳細に説明する。実施の形態２では、実施の形態１で説明したプログラマデバイス１０の機能を基本構成として、プログラマブルデバイスが第１プログラマブルデバイスと第２プログラマブルデバイスのいずれか一方である例を説明する。実施の形態２では、プログラマブルデバイスとして、ＦＰＧＡを例に挙げる。また、実施の形態２では、通信インターフェースがシリアルインターフェースの場合を例に挙げて説明する。以下、本実施の形態２の説明が不明確にならない範囲で、前述の説明と重複する内容については説明を省略する。

図３は、実施の形態２にかかるシステムの構成例を示すブロック図である。システム２は、第１ＦＰＧＡ２０と、シリアルインターフェースによって第１ＦＰＧＡ２０と接続される第２ＦＰＧＡ２１と、を有する。システム２は、例えば、第１ＦＰＧＡ２０と、第２ＦＰＧＡ２１と、を１つのプリント基板上に設けてもよい。

図３において、第１ＦＰＧＡ２０が、実施の形態１で説明したプログラマブルデバイス１０の機能を基本構成として含む。このため、第１ＦＰＧＡ２０は、変換部（第１変換部）２００と、生成部２０１と、取得部２０２と、を有する。生成部２０１は、実施の形態１で説明した生成部１０１の機能を基本構成として含む。取得部２０２は、実施の形態１で説明した取得部１０２の機能を基本構成として含む。第２ＦＰＧＡ２１は、変換部（第２変換部）２１０を有する。

第１ＦＰＧＡ２０と、第２ＦＰＧＡ２１とは、シリアルデータ転送路２００１と、デバッグデータ転送路２００２と、によって接続される。図３において、シリアルデータ転送路２００１は、シリアルデータを転送するための転送路である。図示しないが、シリアルデータ転送路２００１には、シリアルデータ線の他に、クロック信号線などが含まれる。デバッグデータ転送路２００２は、例えば、第２ＦＰＧＡ２１の変換部の動作状態を示す第２信号と、パラレルデータと、を第１ＦＰＧＡ２０へ転送するための転送路である。

なお、各ＦＰＧＡの出力端子、入力端子などの端子、記憶部、その他の機能部などは、図示省略する。

変換部２００は、通信用のデータであるシリアルデータと、内部のデータであるパラレルデータとを相互に変換する回路である。変換部２００は、例えば、ＳｅｒＤｅｓ（ＳＥＲｉｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ）である。変換部２００は、ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）コアのように予め用意されたコンフィギュレーションデータによって第１ＦＰＧＡ２０内に構成されてもよい。図３において、変換部２００に入力されるシリアルデータ、および変換部２００から出力されるシリアルデータをＣと表す。また、図３において、変換部２００に入力されるパラレルデータ、および変換部２００から出力されるパラレルデータをＤと表す。具体的に、図３において、変換部２００は、第１ＦＰＧＡ２０のパラレルデータＤをシリアルデータＣに変換する。もしくは、変換部２００は、シリアルデータＣをパラレルデータＤに変換する。

また、変換部２００は、変換部２００の動作状態を示す第１信号を出力可能な外部端子を有する。変換部２００の動作状態を示す第１信号は、生成部２０１および取得部２０２に入力される。実施の形態１で説明したように、第１信号は、変換部２００の動作を制御する制御信号であってもよい。ここで、第１信号を第１制御信号と呼ぶ。図３において、第１制御信号はＦで表す。また、パラレルデータＤは、取得部２０２に入力される。

変換部２１０は、通信用のデータであるシリアルデータと、内部のデータであるパラレルデータとを相互に変換する回路である。変換部２１０は、例えば、ＳｅｒＤｅｓである。変換部２１０は、ＩＰコアのように予め用意されたコンフィギュレーションデータによって第２ＦＰＧＡ２１内に構成されてもよい。図３において、変換部２１０に入力されるシリアルデータもしくは変換部２１０から出力されるシリアルデータをＢと表す。また、図３において、変換部２１０に入力されるパラレルデータもしくは変換部２１０から出力されるパラレルデータをＡと表す。変換部２１０は、第２ＦＰＧＡ２１のパラレルデータＡをシリアルデータＢに変換する。もしくは、変換部２１０は、シリアルデータＢをパラレルデータＡに変換する。

また、変換部２１０は、変換部２１０の動作状態を示す第２信号を出力可能な外部端子を有する。変換部２１０の動作状態を示す第２信号は、前述のデバッグデータ転送路２００２を介して生成部２０１および取得部２０２に入力される。実施の形態１で説明したように、第２信号は、変換部２００の動作を制御する制御信号であってもよい。ここで、第２信号を第２制御信号と呼ぶ。図３において、第２信号はＥで表す。また、パラレルデータは、前述のデバッグデータ転送路２００２を介して、取得部２０２に入力される。

生成部２０１は、第１制御信号と、第２ＦＰＧＡ２１からの第２制御信号と、に基づいて、トリガ信号を生成する。具体的に、例えば、生成部２０１は、第１制御信号と、第２ＦＰＧＡ２１からの第２制御信号と、に基づいて、第１ＦＰＧＡ２０と第２ＦＰＧＡ２１との間のシリアル転送が可能な状態であることを特定する。シリアル転送が可能な状態とは、例えば、変換部２００および変換部２１０の一方がパラレルデータからシリアルデータへ変換する送信をエラーが無く可能で、かつ、変換部２００および変換部２１０の他方がシリアルデータからパラレルデータへ変換する受信をエラーが無く可能である状態を指す。そして、生成部２０１は、第１ＦＰＧＡ２０のパラレルデータＤおよび第２ＦＰＧＡ２１のパラレルデータＡを、シリアル転送が可能な状態において取得可能とするトリガ信号を生成する。図３において、トリガ信号をＧと表す。

取得部２０２は、トリガ信号Ｇに応じて、第１ＦＰＧＡ２０のパラレルデータＤおよび第１制御信号Ｆと、第２ＦＰＧＡ２１のパラレルデータＡおよび第２制御信号Ｅと、を取得する。具体的に、取得部２０２は、トリガ信号に応じて、第１ＦＰＧＡ２０のパラレルデータＤおよび第１制御信号Ｆと、第２ＦＰＧＡ２１のパラレルデータＡおよび第２制御信号Ｅと、を記憶部に記憶させる。これにより、記憶部には、信号の波形データが記憶される。なお、取得部２０２は、トリガ信号Ｇに応じて、さらに、他のデータを取得してもよい。例えば、他のデータとしては、各プログラマブルデバイスに構成された機能部で用いられるデータ、クロックデータなどが挙げられる。

図４は、キャプチャ例を示す説明図である。パラレルデータＡと、パラレルデータＤと、第１制御信号Ｆと、第２制御信号Ｆと、がキャプチャされた例である。図４において、横軸は、時間を示す。

これにより、１台のＦＰＧＡ（第１ＦＰＧＡ２０）のデバッグ機能を用いて、第１ＦＰＧＡ２０は、同一のタイミングで、複数のＦＰＧＡの各々のパラレルデータをキャプチャすることができる。なお、デバッグ機能とは、ＦＰＧＡ内部の各波形データをキャプチャ（保存）して検証するための機能である。検証者は、各ＦＰＧＡのデバック機能を用いて個々のＦＰＧＡのトリガでキャプチャした波形データを加工してデータを整理するような作業を行わなくてよい。したがって、デバッグ機能を有するＦＰＧＡは、検証の容易化を図ることができる。

図５は、実施の形態２にかかるシステム２の一動作例を示すフローチャートである。変換部２００は、第１制御信号Ｆに基づいて、パラレルデータＤとシリアルデータＣとを変換する（ステップＳ２１１）。また、変換部２１０は、第２制御信号Ｅに基づいて、パラレルデータＡとシリアルデータＢとを変換する（ステップＳ２２１）。

生成部２０１は、第１制御信号Ｆと第２制御信号Ｅとに基づいて、トリガ信号Ｇを生成する（ステップＳ２０１）。そして、取得部２０２は、トリガ信号Ｇに応じて、パラレルデータＤおよび第１制御信号Ｆと、パラレルデータＡおよび第２制御信号Ｅを取得する（ステップＳ２０２）。

つぎに、実施の形態２の効果を説明する。第１ＦＰＧＡ２０が、第１ＦＰＧＡ２０および第２ＦＰＧＡ２１の各々の変換部の動作状態を示す信号に基づいて、トリガ信号を生成する。そして、第１ＦＰＧＡ２０は、トリガ信号に応じて、第１ＦＰＧＡ２０のパラレルデータと第２ＦＰＧＡ２１のパラレルデータとを取得する。これにより、第１ＦＰＧＡ２０は、同一のタイミングによって第１ＦＰＧＡ２０および第２ＦＰＧＡ２１の内部データを取得することができる。このように、複数のＦＰＧＡを有するシステム２において一つのＦＰＧＡのデバッグ機能に集約して検証を行うことで、作業効率の向上を図ることができる。第１ＦＰＧＡ２０のように通信インターフェースによって接続されるＦＰＧＡのデバッグ機能を利用することにより、検証用に別途ＦＰＧＡを用意することなく、複数のＦＰＧＡの検証を行うことができる。

実施の形態１と同様に、第１ＦＰＧＡ２０は、さらに、生成されたトリガ信号に応じて、さらに、変換部２０１の動作状態を示す第１制御信号と、変換部２１０の動作状態を示す第２制御信号と、を取得する。これにより、検証者は、各変換部の動作状態を識別できる。したがって、第１ＦＰＧＡ２０によれば、より、検証の容易化を図ることができる。

実施の形態２については上述した例に限られず、種々変更可能である。

（実施の形態３）
つぎに、実施の形態３について図面を参照して詳細に説明する。実施の形態３では、実施の形態１で説明したプログラマデバイス１０の機能部を基本構成として含むプログラマブルデバイスが、第１プログラマブルデバイスおよび第２プログラマブルデバイスと異なる例を説明する。実施の形態３では、プログラマブルデバイスとして、ＦＰＧＡを例に挙げる。また、実施の形態３では、通信インターフェースがシリアルインターフェースの場合を例に挙げて説明する。以下、本実施の形態３の説明が不明確にならない範囲で、前述の説明と重複する内容については説明を省略する。

図６は、実施の形態３にかかるシステムの一例を示す説明図である。システム３は、第１ＦＰＧＡ３１と、第２ＦＰＧＡ３２と、第３ＦＰＧＡ３０と、を有する。システム３は、例えば、第１ＦＰＧＡ３１と、第２ＦＰＧＡ３２と、第３ＦＰＧＡ３０と、を１つのプリント基板上に設けてもよい。第３ＦＰＧＡ３０が、デバック機能を有する。図６において、第１ＦＰＧＡ３１は、変換部３１０を有する。第２ＦＰＧＡ３２は、変換部３２０を有する。第３ＦＰＧＡ３０は、実施の形態１で説明したプログラマブルデバイス１０の機能を基本構成として含む。第３ＦＰＧＡ３０は、生成部３０１と、取得部３０２と、を有する。生成部３０１は、実施の形態１で説明した生成部１０１の機能を基本構成として含む。また、取得部３０２は、実施の形態１で説明した取得部１０２の機能を基本構成として含む。

第１ＦＰＧＡ３１と、第２ＦＰＧＡ３２とは、シリアルデータ転送路３００１によって接続される。図６において、シリアルデータ転送路３００１は、シリアルデータを転送するための転送路である。図示しないが、シリアルデータ転送路３００１には、シリアルデータ線の他に、クロック信号線などが含まれる。

デバッグデータ転送路３００２－１は、第１制御信号Ｆと、パラレルデータＤと、を第３ＦＰＧＡ３０へ転送するための転送路である。なお、デバッグデータ転送路３００２－１は、さらに、他のデータを第３ＦＰＧＡ３０へ転送してもよい。また、デバッグデータ転送路３００２－２は、第２制御信号Ｅと、パラレルデータＡと、を第３ＦＰＧＡ３０へ転送するための転送路である。なお、デバッグデータ転送路３００２－２は、さらに、他のデータを第３ＦＰＧＡ３０へ転送してもよい。

ここで、デバッグデータ転送路３００２－１と、デバッグデータ転送路３００２－２と、第３ＦＰＧＡ３０とは、システム３から着脱可能な形態であってもよい。

変換部３１０は、実施の形態２で説明した変換部２００の機能と同じでよく、詳細な説明を省略する。また、変換部３２０は、実施の形態２で説明した変換部２１０の機能と同じでよく、詳細な説明を省略する。

生成部３０１は、実施の形態２で説明した生成部２０１の機能と同じでよく、詳細な説明を省略する。また、取得部３０２は、実施の形態２で説明した取得部２０２の機能と同じでよく、詳細な説明を省略する。

図７は、実施の形態３にかかるシステム３の一動作例を示すフローチャートである。変換部３１０は、第１制御信号Ｆに基づいて、パラレルデータＤとシリアルデータＣとを変換する（ステップＳ３１１）。また、変換部３２０は、第２制御信号Ｅに基づいて、パラレルデータＡとシリアルデータＢとを変換する（ステップＳ３２１）。

生成部３０１は、第１制御信号Ｆと第２制御信号Ｅとに基づいて、トリガ信号Ｇを生成する（ステップＳ３０１）。そして、取得部３０２は、トリガ信号Ｇに応じて、パラレルデータＤおよび第１制御信号Ｆと、パラレルデータＡおよび第２制御信号Ｅを取得する（ステップＳ３０２）。

実施の形態３の効果について説明する。シリアルインターフェースによって接続された第１ＦＰＧＡ３１および第２ＦＰＧＡ３２に検証に関する各機能部を構成できない場合がある。第３ＦＰＧＡ３０は、変換部３１０の動作状態を示す第１制御信号と、変換部３２０の動作状態を示す第２制御信号と、に基づいて、トリガ信号を生成する。第３ＦＰＧＡ３０は、トリガ信号に応じて、第１ＦＰＧＡ３１のパラレルデータと第２ＦＰＧＡ３２のパラレルデータとを取得する。実施の形態３では、各機能部を構成可能な他の第３ＦＰＧＡ３０を利用して、同一のタイミングによって第１ＦＰＧＡ３１および第２ＦＰＧＡ３２の内部データを取得することができる。

実施の形態１，２と同様に、第３ＦＰＧＡ３０は、トリガ信号に応じて、さらに、変換部３１０の動作状態を示す第１制御信号と、変換部３２０の動作状態を示す第２制御信号と、を取得してもよい。これにより、検証者は、変換部の動作状態を識別できる。したがって、第３ＦＰＧＡ３０によれば、より、検証の容易化を図ることができる。

また、例えば、第３ＦＰＧＡ３０はシステム３から着脱可能である。例えば、シリアルインターフェースによって接続された第１ＦＰＧＡ３１および第２ＦＰＧＡ３２に生成部３０１および取得部３０２などの各機能部を構成できなくとも、別途システム３に取り付け可能な第３ＦＰＧＡ３０に各機能部を構成させることができる。これにより、同一のタイミングによって第１ＦＰＧＡ３１および第２ＦＰＧＡ３２の内部データを取得することができる。したがって、検証の容易化を図ることができる。

実施の形態３については上述した例に限られず、種々変更可能である。

以上で、各実施の形態の説明を終了する。なお、各実施の形態で説明したプログラマブルデバイスは、プログラマブルデバイスに構成可能な組み込み型のロジカルアナライザ等、他の検証用の機能部を有していてもよい。

つぎに、プログラマブルデバイスによってキャプチャされた波形データを表示装置等に表示するための構成例を説明する。プログラマブルデバイスとしてＦＰＧＡを例に挙げて説明する。図８は、システムとコンピュータ装置との接続例を示す説明図である。図８において、理解および説明の容易化のために、ＦＰＧＡ４０およびコンピュータ装置４３の入力端子および出力端子等の詳細な図示を省略する。

システム４は、ＦＰＧＡ４０と、出力部４０４と、を有する。ＦＰＧＡ４０は、例えば、生成部４０１と、取得部４０２と、記憶部４０３と、を有する。生成部４０１と、実施の形態１から３で説明した生成部１０１，２０１，３０１のいずれかの機能を基本構成として含む。取得部４０２は、実施の形態１から３で説明した取得部１０２，２０２，３０２のいずれかの機能を基本構成として含む。

出力部４０４は、例えば、ＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）端子である。コンピュータ装置４３は、例えば、表示装置等の出力装置を有する。コンピュータ装置４３は、ＦＰＧＡ４０の開発用のアプリケーションが利用可能である。コンピュータ装置４３と、ＪＴＡＧ端子を有する出力部４０４とは、ケーブルを介して接続される。これにより、コンピュータ装置４３は、ＦＰＧＡ４０と通信可能となる。コンピュータ装置４３は、表示装置に、ＦＰＧＡ４０によってキャプチャされた波形データを表示する。なお、コンピュータ装置４３は、プロセッサ、記憶装置、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、表示装置、通信ネットワークと接続される通信インターフェース、他の出力装置、キーボードやマウスなどの入力装置などと接続可能な入出力インターフェースを有する。

以上で、ＦＰＧＡとコンピュータ装置との接続例の説明を終了する。つぎに、各実施の形態で説明した方法（例えば、検証支援方法）は、プログラマブルデバイスなどに各機能部を実現する回路が形成され、各回路が処理を実行することにより実現される。各機能部は、ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｃｏｒｅ）コアのように予め用意されたコンフィギュレーションデータによってプログラマブルデバイスに構成されてもよい。また、方法（例えば、検証支援方法）は、予め用意されたプログラムをプログラマブルデバイスに形成されたプロセッサなどが実行することにより実現されてもよい。各実施の形態で説明したプログラムは、例えば、プログラマブルデバイスなどが有する記憶部などに記憶される。また、各実施の形態で説明したプログラムは、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、フレキシブルディスク、光ディスク、フレキシブルディスク、磁気光ディスク、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）メモリなどのコンピュータ装置で読み取り可能な記録媒体に記録されてもよい。そして、本プログラムは、コンピュータ装置が記録媒体から読みだして、プログラマブルデバイスに回路が形成される際に、プログラマブルデバイスの記憶部に書き込まれてもよい。そして、プログラムは、プログラマブルデバイスに形成されたプロセッサによって記憶部から読み出されることによって実行されてもよい。また、プログラムは、通信ネットワークを介して配布されてもよい。

以上、各実施の形態を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではない。各本発明の構成や詳細には、本発明のスコープ内で当業者が把握し得る様々な変更を適用した実施の形態を含み得る。本発明は、本明細書に記載された事項を必要に応じて適宜に組み合わせ、または置換した実施の形態を含み得る。例えば、特定の実施の形態を用いて説明された事項は、矛盾を生じない範囲において、他の実施の形態に対しても適用され得る。例えば、複数の動作をフローチャートの形式で順番に記載してあるが、その記載の順番は複数の動作を実行する順番を限定するものではない。このため、各実施の形態を実施するときには、その複数の動作の順番を内容的に支障しない範囲で変更することができる。

２ システム
３ システム
４ システム
１０ プログラマデバイス
２０ 第１ＦＰＧＡ
２１ 第２ＦＰＧＡ
３０ 第３ＦＰＧＡ
３１ 第１ＦＰＧＡ
３２ 第２ＦＰＧＡ
４３ コンピュータ装置
１０１ 生成部
１０２ 取得部
２００ 変換部
２０１ 生成部
２０２ 取得部
２１０ 変換部
３０１ 生成部
３０２ 取得部
３１０ 変換部
３２０ 変換部
４０１ 生成部
４０２ 取得部
４０３ 記憶部
４０４ 出力部

Claims (10)

1. 第１プログラマブルデバイスに構成された第１変換手段であって、内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第１変換手段の動作を表す第１信号と、前記第１プログラマブルデバイスと通信用のインターフェースを介して接続される第２プログラマブルデバイスに構成された第２変換手段であって、内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第２変換手段の動作を表す第２信号と、に基づいて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得するタイミングを制御する信号を生成する生成手段と、
   生成された前記信号に応じて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得する取得手段と、
   を備えるプログラマブルデバイス。
2. 前記通信用のインターフェースは、シリアルインターフェースであり、
   前記第１プログラマブルデバイスの前記内部のデータは、パラレルデータであり、前記第１プログラマブルデバイスの前記通信用のデータは、シリアルデータであり、
   前記第２プログラマブルデバイスの前記内部のデータは、パラレルデータであり、前記第２プログラマブルデバイスの前記通信用のデータは、シリアルデータである、
   請求項１に記載のプログラマブルデバイス。
3. 前記第１プログラマブルデバイスおよび前記第２プログラマブルデバイスのいずれか一方は、自プログラマブルデバイスである、
   請求項１または２に記載のプログラマブルデバイス。
4. 前記取得手段は、生成された前記信号に応じて、さらに、前記第１信号と、前記第２信号と、を取得する、
   請求項１から３のいずれか一項に記載のプログラマブルデバイス。
5. 内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第１変換手段が構成された第１プログラマブルデバイスと、
   内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第２変換手段が構成された第２プログラマブルデバイスと、
   第３プログラマブルデバイスと、
   を備え、
   前記第３プログラマブルデバイスは、
   前記第１変換手段の動作状態を表す第１信号と、前記第２変換手段の動作状態を表す第２信号と、に基づいて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得するタイミングを制御する信号を生成する生成手段と、
   生成された前記信号に応じて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得する取得手段と、
   を備える、
   システム。
6. 前記通信用のインターフェースは、シリアルインターフェースであり、
   前記第１プログラマブルデバイスの前記内部のデータは、パラレルデータであり、前記第１プログラマブルデバイスの前記通信用のデータは、シリアルデータであり、
   前記第２プログラマブルデバイスの前記内部のデータは、パラレルデータであり、前記第２プログラマブルデバイスの前記通信用のデータは、シリアルデータである、
   請求項５に記載のシステム。
7. 前記第３プログラマブルデバイスは、前記第１プログラマブルデバイスおよび前記第２プログラマブルデバイスのいずれか一方である、
   請求項５または６に記載のシステム。
8. 前記第３プログラマブルデバイスは、自システムから着脱可能である、
   請求項５または６に記載のシステム。
9. プログラマブルデバイスが、
   第１プログラマブルデバイスに構成された第１変換手段であって、内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第１変換手段の動作を表す第１信号と、前記第１プログラマブルデバイスと通信用のインターフェースを介して接続される第２プログラマブルデバイスに構成された第２変換手段であって、内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第２変換手段の動作を表す第２信号と、に基づいて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得するタイミングを制御する信号を生成し、
   生成された前記信号に応じて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得する、
   検証支援方法。
10. 第１プログラマブルデバイスに構成された第１変換手段であって、内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第１変換手段の動作を表す第１信号と、前記第１プログラマブルデバイスと通信用のインターフェースを介して接続される第２プログラマブルデバイスに構成された第２変換手段であって、内部のデータを通信用のデータに変換する処理と、当該通信用のデータを当該内部のデータに変換する処理と、の少なくともいずれかを行う第２変換手段の動作を表す第２信号と、に基づいて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得するタイミングを制御する信号を生成し、
    生成された前記信号に応じて、前記第１プログラマブルデバイスの前記内部のデータと、前記第２プログラマブルデバイスの前記内部のデータと、を取得する、
    処理をプログラマブルデバイスに実行させるプログラム。

Images