JP2022110144A

JP2022110144A - Semiconductor device

Info

Publication number: JP2022110144A
Application number: JP2022083969A
Authority: JP
Inventors: 敏幸折田; Toshiyuki Orita; 智美山野辺; Tomomi Yamanobe; 真人東平; Masato Tohira; 祐樹土井; Yuki Doi; 敏文神戸; Toshifumi Kambe; 雅夫辻本; Masao Tsujimoto; 昂男鍜治; Takao Kaji; 清文近藤; Kiyofumi Kondo
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2017-12-19
Filing date: 2022-05-23
Publication date: 2022-07-28
Anticipated expiration: 2037-12-19
Also published as: JP7297976B2

Abstract

PROBLEM TO BE SOLVED: To reduce a risk of occurrence of destruction of a wall surrounding a trench and suppress fluctuation of a breakdown voltage due to manufacturing variation in a semiconductor device having a super junction structure.

SOLUTION: A semiconductor device 1 includes: a drift layer 11 having a first conductivity type; a plurality of embedded sections 23 which has a second conductivity type, has a first direction as a length direction, and are arranged along a second direction with a gap between each other; and a plurality of body sections which have a second conductivity type and connected with respective embedded sections on a surface layer of the drift layer. Each of the embedded sections in embedded in the trench, connected to a bottom of the body section, and extends in a third direction in the inside of the drift layer. A width in the second direction of each of the embedded sections continually changes across the whole length in the first direction of the trench.

SELECTED DRAWING: Figure 3

Description

本発明は、半導体装置に関する。 The present invention relates to semiconductor devices.

高耐圧パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor））では、耐圧を確保するために、ドリフト層を低濃度とし、空乏層を伸ばして電圧を保持する。そのため、高耐圧の素子ほどドリフト層が厚くなり、オン抵抗が高くなる。この耐圧とオン抵抗との間のトレードオフ関係を改善する構造としてスーパージャンクション構造が知られている。スーパージャンクション構造は、縦型パワーＭＯＳＦＥＴのドリフト層内にＰ型領域（Ｐ型カラム）とＮ型領域（Ｎ型カラム）を交互に配置した構造である。 In a high-voltage power MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor), in order to secure a withstand voltage, the drift layer has a low concentration and the depletion layer is extended to hold the voltage. Therefore, the higher the breakdown voltage of the element, the thicker the drift layer and the higher the on-resistance. A superjunction structure is known as a structure that improves the trade-off relationship between this breakdown voltage and on-resistance. The superjunction structure is a structure in which P-type regions (P-type columns) and N-type regions (N-type columns) are alternately arranged in the drift layer of a vertical power MOSFET.

従来構造のパワーＭＯＳＦＥＴでは、逆バイアス時に空乏層がドリフト層内を縦方向に伸びていたのに対して、スーパージャンクション構造では、空乏層は、周期的に配置されたＰ型カラム及びＮ型カラムによって形成されるＰＮ接合から横方向に伸びる。これにより、電流通路であるドリフト層の濃度を高くしても空乏化が促進されるので、高耐圧と低オン抵抗とを両立することが可能となる。 In the conventional power MOSFET, the depletion layer extends vertically in the drift layer when reverse biased. extends laterally from the PN junction formed by As a result, depletion is promoted even if the concentration of the drift layer, which is a current path, is increased, so that both high withstand voltage and low on-resistance can be achieved.

例えば、特許文献１には、半導体基板の主表面側に形成され、一方向を長手方向とする複数のトレンチがストライプ状に形成された第１導電型のドリフト層と、トレンチ内に埋め込まれた第２導電型領域とを有し、ドリフト層のうちトレンチの間に残された部分による第１導電型領域と第２導電型領域とが交互に繰り返し並べられることによりスーパージャンクション構造が形成された半導体装置が記載されている。この半導体装置において、トレンチは、長手方向において複数の部位に分けられており、該複数の部位がトレンチの長手方向に対する垂直方向にずらされた構造とされている。 For example, Patent Document 1 discloses a drift layer of a first conductivity type formed on a main surface side of a semiconductor substrate and having a plurality of trenches formed in stripes having one direction as a longitudinal direction, and a drift layer embedded in the trenches. and a superjunction structure is formed by alternately and repeatedly arranging the first conductivity type region and the second conductivity type region of the portion of the drift layer left between the trenches. A semiconductor device is described. In this semiconductor device, the trench is divided into a plurality of portions in the longitudinal direction, and the plurality of portions are shifted in a direction perpendicular to the longitudinal direction of the trench.

一方、特許文献２には、不純物量のバランスがＮ型不純物リッチに振れた第１コラム層と、不純物量のバランスがＰ型不純物リッチに振れた第２コラム層とを有するスーパージャンクション構造の半導体装置が記載されている。このように、深さ方向における不純物量のバランスを予め崩しておくことで、形状加工バラツキや不純物濃度バラツキによって生じる不純物量の余剰量をキャンセルできる旨が記載されている。 On the other hand, Patent Document 2 discloses a semiconductor with a super junction structure having a first column layer in which the impurity amount balance is swung to N-type impurity rich and a second column layer in which impurity amount balance is swung to P-type impurity rich. A device is described. It is described that by preliminarily breaking the balance of the impurity amount in the depth direction in this manner, the surplus amount of the impurity amount caused by variations in shape processing and impurity concentration can be canceled.

特開２０１１－２４３６９６号公報JP 2011-243696 A 特開２００９－１４７２３４号公報JP 2009-147234 A

スーパージャンクション構造を有するパワーＭＯＳＦＥＴは、例えば、以下のように形成される。すなわち、パワーＭＯＳＦＥＴのセル部においてＮ型のエピタキシャル層に一定の周期でストライプ状のトレンチを形成し、トレンチ内にＰ型半導体を埋め込むことで、スーパージャンクション構造が形成される。トレンチは、セル部の一端から一端に対向する他端にまで一直線に伸びた形状で形成され、セル部の一端から他端に向かう長手方向の長さが、幅方向の長さと比較して極端に長い。このため、トレンチを囲む壁が倒壊する場合がある。 A power MOSFET having a superjunction structure is formed, for example, as follows. That is, in the cell portion of the power MOSFET, striped trenches are formed at regular intervals in the N-type epitaxial layer, and the trenches are filled with a P-type semiconductor to form a superjunction structure. The trench is formed in a shape extending straight from one end of the cell portion to the other end opposite to the one end, and the length in the longitudinal direction from one end to the other end of the cell portion is extreme compared to the length in the width direction. to long. This may cause the walls surrounding the trench to collapse.

また、スーパージャンクション構造では、Ｎ型カラムに空乏層を拡げて最大の耐圧を得るためには、Ｐ型カラムの不純物量とＮ型領域の不純物量とを等しくする必要がある。ここで、Ｐ型カラムにおける不純物量とは、Ｐ型カラムの不純物濃度とＰ型カラムの体積との積に相当し、Ｎ型カラムにおける不純物量とは、Ｎ型カラムの不純物濃度とＮ型カラムの体積との積に相当する。しかし、実際の製造工程においては、製造ばらつきによってＰ型カラム及びＮ型カラムにおいて、体積及び不純物濃度が、目標値からずれる場合があり、その結果、Ｐ型カラムの不純物量とＮ型カラムの不純物量とが等しくならず、所望の耐圧を得ることができない場合がある。また、製造ばらつきに伴う耐圧変動が極めて大きくなるおそれがある。 Further, in the superjunction structure, the amount of impurities in the P-type column and the amount of impurities in the N-type region must be equal in order to expand the depletion layer to the N-type column and obtain the maximum breakdown voltage. Here, the impurity amount in the P-type column corresponds to the product of the impurity concentration of the P-type column and the volume of the P-type column, and the impurity amount in the N-type column is the impurity concentration of the N-type column and the volume of the N-type column. corresponds to the product of the volume of However, in the actual manufacturing process, the volume and impurity concentration in the P-type column and the N-type column may deviate from the target values due to manufacturing variations. In some cases, the amounts are not equal to each other, and the desired withstand voltage cannot be obtained. In addition, there is a possibility that the variation in breakdown voltage due to manufacturing variations becomes extremely large.

特許文献１に記載の技術によれば、トレンチは、長手方向において複数の部位に分けられており、該複数の部位がトレンチの長手方向に対する垂直方向にずらされた構造とされているので、トレンチの外周を囲む壁が倒壊するリスクを軽減されるとともに、Ｐ型カラムとＮ型カラムのチャージバランスの崩れが抑制される、とされている。しかしながら、トレンチを垂直方向にずらした構造によれば、Ｎ型領域上に配置されるゲート電極が分断されるため、チャネル領域が減少しオン抵抗が上昇する。また、実際の製造工程では、Ｎ型カラム及びＰ型カラムは、不純物濃度及び寸法にばらつきを持つため、所望の耐圧を得ることができない場合がある。また、製造ばらつきに伴う耐圧変動が大きくなるおそれがある。 According to the technique described in Patent Document 1, the trench is divided into a plurality of parts in the longitudinal direction, and the plurality of parts are shifted in the direction perpendicular to the longitudinal direction of the trench. It is said that the risk of collapsing of the wall surrounding the outer periphery of the column is reduced, and the collapse of the charge balance between the P-type column and the N-type column is suppressed. However, according to the structure in which the trench is shifted in the vertical direction, the gate electrode arranged on the N-type region is divided, so the channel region is reduced and the on-resistance is increased. In addition, in the actual manufacturing process, the N-type column and the P-type column have variations in impurity concentration and dimensions, so there are cases where a desired breakdown voltage cannot be obtained. In addition, there is a possibility that variations in breakdown voltage due to variations in manufacturing may increase.

一方、特許文献２に記載の技術のように、Ｎ型カラム及びＰ型カラムの各々の幅を、深さによって異ならせ、Ｐ型カラムの不純物量とＮ型カラムの不純物量とをアンバランスとすることで、製造ばらつきに伴う耐圧変動を抑制する効果が期待できる。しかしながら、深さによって幅が異なるＮ型カラムとＰ型カラムを形成するには、ホトリソ工程及びエッチング工程を新たに追加する必要があり、半導体装置の製造コストが上昇する。 On the other hand, as in the technique described in Patent Document 2, the width of each of the N-type column and the P-type column is varied depending on the depth, so that the impurity amount of the P-type column and the impurity amount of the N-type column are unbalanced. By doing so, the effect of suppressing breakdown voltage fluctuations due to manufacturing variations can be expected. However, in order to form N-type columns and P-type columns having different widths depending on the depth, it is necessary to newly add a photolithography process and an etching process, which increases the manufacturing cost of the semiconductor device.

本発明は、上記の点に鑑みてなされたものであり、スーパージャンクション構造を有する半導体装置において、トレンチを囲む壁の倒壊が発生するリスクを低減するとともに、製造ばらつきに伴う耐圧変動を抑制することを目的とする。 The present invention has been made in view of the above points, and aims to reduce the risk of collapsing of the walls surrounding the trench in a semiconductor device having a superjunction structure, and to suppress variations in breakdown voltage due to manufacturing variations. With the goal.

本発明に係る半導体装置は、第１の導電型を有するドリフト層と、前記ドリフト層に埋め込まれ、前記第１の導電型とは異なる第２の導電型を有し、第１の方向を長手方向とし、前記第１の方向と交差する第２の方向に沿って互いに間隙を隔てて配置された複数の埋め込み部と、前記ドリフト層の表層部において前記複数の埋め込み部の各々に対応して設けられ、対応する埋め込み部に接続された前記第２の導電型を有する複数のボディ部と、前記複数のボディ部の各々の表層部に設けられ、前記第１の導電型を有するソースと、前記ドリフト層の表面の、前記複数のボディ部の互いに隣接する各２つを跨ぐ位置に設けられたゲート電極と、前記ドリフト層の底部に接続された前記第１の導電型を有するドレイン層と、を含む。前記複数の埋め込み部の各々は、トレンチに埋め込まれ、前記ボディ部の底部に接続され、前記ドリフト層の内部を、前記第１の方向及び前記第２の方向と直交する第３の方向に伸びている。前記埋め込み部の各々の前記第２の方向における幅は、前記トレンチの前記第１の方向における長さ全体に亘り連続的に変化している。 A semiconductor device according to the present invention includes a drift layer having a first conductivity type, and a semiconductor device embedded in the drift layer having a second conductivity type different from the first conductivity type. a plurality of embedded portions arranged with gaps from each other along a second direction intersecting the first direction; and a surface layer portion of the drift layer corresponding to each of the plurality of embedded portions. a plurality of body portions having the second conductivity type provided and connected to corresponding embedded portions; a source having the first conductivity type provided in a surface layer portion of each of the plurality of body portions; a gate electrode provided on the surface of the drift layer at a position straddling each two of the plurality of body portions adjacent to each other; and a drain layer having the first conductivity type connected to a bottom portion of the drift layer. ,including. Each of the plurality of buried portions is buried in a trench, connected to the bottom of the body portion, and extends inside the drift layer in a third direction orthogonal to the first direction and the second direction. ing. The width of each of the buried portions in the second direction varies continuously over the length of the trench in the first direction.

本発明によれば、スーパージャンクション構造を有する半導体装置において、トレンチを囲む壁の倒壊が発生するリスクを低減するとともに、製造ばらつきに伴う耐圧変動を抑制することができる。 According to the present invention, in a semiconductor device having a superjunction structure, it is possible to reduce the risk of collapsing of the walls surrounding the trench and to suppress variations in breakdown voltage due to manufacturing variations.

本発明の実施形態に係る半導体装置の平面図である。1 is a plan view of a semiconductor device according to an embodiment of the invention; FIG. 図１におけるＡ－Ａ線に沿った断面図である。FIG. 2 is a cross-sectional view taken along line AA in FIG. 1; 図２におけるＢ－Ｂ線に沿った断面図であり、本発明の実施形態に係る埋め込み部のＸ－Ｙ断面視におけるパターンを示す図である。FIG. 3 is a cross-sectional view taken along line BB in FIG. 2, and is a view showing a pattern of an embedded portion in an XY cross-sectional view according to the embodiment of the present invention. 図３におけるＤ－Ｄ線に沿って切断した場合の半導体装置の断面図である。4 is a cross-sectional view of the semiconductor device taken along line DD in FIG. 3; FIG. 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。It is a sectional view showing an example of a manufacturing method of a semiconductor device concerning an embodiment of the present invention. 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。It is a sectional view showing an example of a manufacturing method of a semiconductor device concerning an embodiment of the present invention. 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。It is a sectional view showing an example of a manufacturing method of a semiconductor device concerning an embodiment of the present invention. 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。It is a sectional view showing an example of a manufacturing method of a semiconductor device concerning an embodiment of the present invention. 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。It is a sectional view showing an example of a manufacturing method of a semiconductor device concerning an embodiment of the present invention. 比較例に係る埋め込み部のＸ－Ｙ断面視におけるパターンを示す図である。FIG. 10 is a diagram showing a pattern of an embedded portion in an XY cross-sectional view according to a comparative example; 本発明の第２の実施形態に係る埋め込み部のＸ－Ｙ断面視におけるパターンを示す図である。FIG. 10 is a diagram showing a pattern of an embedded portion in an XY cross-sectional view according to a second embodiment of the present invention; 本発明の第３の実施形態に係る埋め込み部のＸ－Ｙ断面視におけるパターンを示す図である。FIG. 10 is a diagram showing a pattern of an embedded portion in an XY cross-sectional view according to a third embodiment of the present invention; 本発明の第４の実施形態に係る埋め込み部のＸ－Ｙ断面視におけるパターンを示す図である。FIG. 10 is a diagram showing a pattern of an embedded portion in an XY cross-sectional view according to a fourth embodiment of the present invention; 本発明の第５の実施形態に係る埋め込み部のＸ－Ｙ断面視におけるパターンを示す図である。FIG. 10 is a diagram showing a pattern of an embedded portion in an XY cross-sectional view according to a fifth embodiment of the present invention; 本発明の第６の実施形態に係る埋め込み部のＸ－Ｙ断面視におけるパターンを示す図である。FIG. 11 is a diagram showing a pattern of an embedded portion in an XY cross-sectional view according to a sixth embodiment of the present invention; 本発明の第７の実施形態に係る半導体装置の構成を示す断面図である。It is a cross-sectional view showing the configuration of a semiconductor device according to a seventh embodiment of the present invention.

以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は省略する。 An example of an embodiment of the present invention will be described below with reference to the drawings. In each drawing, the same or equivalent constituent elements and parts are given the same reference numerals, and overlapping descriptions are omitted.

［第１の実施形態］
図１は、本発明の実施形態に係る半導体装置１の平面図である。半導体装置１は、ゲート構造がプレーナゲート型であり、ドリフト層の構造がスーパージャンクション構造であるＭＯＳＦＥＴを構成するものである。半導体装置１は、平面視における外形が、正方形または長方形であり、セル部２と、セル部２を囲む周辺部３とを有する。半導体装置１において、周辺部３の構造は一般的なＭＯＳＦＥＴと同様の構造であるので、周辺部３の構造について詳細な説明は省略する。以下においては、主にセル部２の構成について説明する。また、以下の説明において、半導体装置１の主面と平行な、互いに直交する２つの方向をそれぞれＸ方向及びＹ方向とし、半導体装置１の厚さ方向をＺ方向とする。 [First Embodiment]
FIG. 1 is a plan view of a semiconductor device 1 according to an embodiment of the invention. The semiconductor device 1 constitutes a MOSFET having a gate structure of planar gate type and a drift layer having a superjunction structure. The semiconductor device 1 has a square or rectangular outer shape in plan view, and has a cell portion 2 and a peripheral portion 3 surrounding the cell portion 2 . In the semiconductor device 1, the structure of the peripheral portion 3 is similar to that of a general MOSFET, so detailed description of the structure of the peripheral portion 3 will be omitted. The configuration of the cell unit 2 will be mainly described below. Further, in the following description, the two directions parallel to the main surface of the semiconductor device 1 and orthogonal to each other are defined as the X direction and the Y direction, respectively, and the thickness direction of the semiconductor device 1 is defined as the Z direction.

図２は、図１におけるＡ－Ａ線に沿った断面図である。すなわち、図２には、セル部２のＸ－Ｚ断面が示されている。図２に示すように、半導体装置１は、Ｎ型半導体からなるドリフト層１１と、ドリフト層１１の底部に接続され、ドリフト層１１の不純物濃度よりも高い不純物濃度のＮ型半導体からなるドレイン層１２と、を含む半導体基板１０を有する。 FIG. 2 is a cross-sectional view along line AA in FIG. That is, FIG. 2 shows an XZ cross section of the cell portion 2. As shown in FIG. As shown in FIG. 2 , the semiconductor device 1 includes a drift layer 11 made of an N-type semiconductor, and a drain layer made of an N-type semiconductor having an impurity concentration higher than that of the drift layer 11 and connected to the bottom of the drift layer 11 . 12 and a semiconductor substrate 10 .

ドリフト層１１の表層部には、それぞれ、Ｐ型半導体からなる複数のボディ部２０が設けられている。複数のボディ部２０は、Ｘ方向に互いに間隙を隔てて配置されている。ボディ部２０の各々の表層部には、互いに離間して配置された、Ｎ型半導体からなる一対のソース２１及び、一対のソース２１の間に配置されたＰ型半導体からなるボディコンタクト２２が設けられている。ボディコンタクト２２の不純物濃度は、ボディ部２０の不純物濃度よりも高くなっている。 A plurality of body portions 20 each made of a P-type semiconductor are provided in the surface layer portion of the drift layer 11 . The plurality of body portions 20 are arranged with a gap in the X direction from each other. A pair of sources 21 made of an N-type semiconductor and arranged apart from each other and a body contact 22 made of a P-type semiconductor arranged between the pair of sources 21 are provided on each surface layer portion of the body portion 20 . It is The impurity concentration of body contact 22 is higher than that of body portion 20 .

ドリフト層１１（半導体基板１０）の表面の、複数のボディ部２０の互いに隣接する各２つを跨ぐ位置には、ゲート絶縁膜３１を介してゲート電極３０が設けられている。ゲート電極３０は、例えばポリシリコンを含んで構成されている。ゲート電極３０の上面及び側面は、絶縁膜３２によって覆われている。 A gate electrode 30 is provided on the surface of the drift layer 11 (semiconductor substrate 10 ) at a position straddling each two of the plurality of body portions 20 adjacent to each other with a gate insulating film 31 interposed therebetween. The gate electrode 30 is composed of polysilicon, for example. The top and side surfaces of the gate electrode 30 are covered with an insulating film 32 .

Ａｌ等の導電体で構成されるソース電極４０は、ゲート電極３０を内部に埋め込むようにドリフト層１１（半導体基板１０）の表面を覆っており、ソース２１の各々及びボディコンタクト２２の各々に接続されている。複数の導電体膜を積層して構成されるドレイン電極４１は、半導体基板１０の裏面を覆っており、ドレイン層１２に接続されている。 A source electrode 40 made of a conductor such as Al covers the surface of the drift layer 11 (semiconductor substrate 10) so as to embed the gate electrode 30 inside, and is connected to each of the sources 21 and each of the body contacts 22. It is A drain electrode 41 configured by laminating a plurality of conductor films covers the back surface of the semiconductor substrate 10 and is connected to the drain layer 12 .

各ボディ部２０の底部には、ドリフト層１１の内部をＺ方向に伸びるＰ型半導体からなる埋め込み部２３が接続されている。複数の埋め込み部２３は、ドリフト層１１の内部において、互いに間隙を隔ててＸ方向に配置されている。複数の埋め込み部２３の各々は、Ｐ型カラムを構成し、ドリフト層１１の、互いに隣接する埋め込み部２３の間に延在する各部分は、Ｎ型カラム１１Ａを構成する。すなわち、ドリフト層１１の内部において、Ｐ型カラムとＮ型カラム１１ＡとがＸ方向に沿って交互に配置されたスーパージャンクション構造が構成されている。 A buried portion 23 made of a P-type semiconductor extending in the Z direction inside the drift layer 11 is connected to the bottom portion of each body portion 20 . The plurality of buried portions 23 are arranged in the X direction inside the drift layer 11 with a gap therebetween. Each of the plurality of embedded portions 23 constitutes a P-type column, and each portion of the drift layer 11 extending between adjacent embedded portions 23 constitutes an N-type column 11A. That is, inside the drift layer 11, a superjunction structure is formed in which the P-type columns and the N-type columns 11A are alternately arranged along the X direction.

図３は、図２におけるＢ－Ｂ線に沿った断面図であり、埋め込み部２３のＸ－Ｙ断面視におけるパターンを示す図である。図３に示すように、埋め込み部２３のＸ－Ｙ断面でみた外形は、Ｙ方向を長手方向とする細長形状とされている。複数の埋め込み部２３は、長手方向と直交するＸ方向に沿って互いに間隙を隔てて配置されている。また、Ｘ－Ｙ断面でみたときの各埋め込み部２３の、長手方向（Ｙ方向）と平行な仮想線Ｖを間に挟んで互いに対向する２つの外縁ｅ１及びｅ２は、それぞれ、直線状であり且つ仮想線Ｖに対して傾斜している。すなわち、各埋め込み部２３の幅（Ｘ方向における寸法）は、長手方向（Ｙ方向）に沿ってセル部２の一方の辺から一方の辺に対向する他方の辺まで連続的に変化している。ドリフト層１１の、互いに隣接する埋め込み部２３の間に延在する部分（すなわち、Ｎ型カラム１１Ａを構成する部分）も埋め込み部２３と同様の構成を有する。 FIG. 3 is a cross-sectional view taken along the line BB in FIG. 2, showing the pattern of the embedded portion 23 in the XY cross-section. As shown in FIG. 3, the external shape of the embedded portion 23 in the XY cross section is elongated with the Y direction as the longitudinal direction. A plurality of embedded portions 23 are arranged with a gap therebetween along the X direction orthogonal to the longitudinal direction. In addition, two outer edges e1 and e2 of each embedded portion 23 when viewed in the XY cross section, which are opposed to each other with an imaginary line V parallel to the longitudinal direction (Y direction) interposed therebetween, are linear. And it is inclined with respect to the virtual line V. That is, the width (dimension in the X direction) of each embedded portion 23 continuously changes from one side of the cell portion 2 to the other side opposite to the one side along the longitudinal direction (Y direction). . A portion of the drift layer 11 extending between the buried portions 23 adjacent to each other (that is, a portion constituting the N-type column 11A) has a configuration similar to that of the buried portion 23 .

ここで、図４は、図３におけるＤ－Ｄ線に沿って切断した場合の半導体装置１の断面図である。すなわち、図４には、図２に示された断面と平行な断面（Ｘ－Ｚ断面）が示されている。なお、図２は、図３におけるＣ－Ｃ線に沿って切断した場合の断面図に相当する。図２と図４とを比較して明らかなように、各埋め込み部２３の幅は、各埋め込み部２３の長手方向（Ｙ方向）における位置に応じて異なっている。 Here, FIG. 4 is a cross-sectional view of the semiconductor device 1 cut along line DD in FIG. That is, FIG. 4 shows a cross section (XZ cross section) parallel to the cross section shown in FIG. 2 corresponds to a cross-sectional view taken along line CC in FIG. 2 and 4, the width of each embedded portion 23 differs according to the position of each embedded portion 23 in the longitudinal direction (Y direction).

各埋め込み部２３において、仮想線Ｖ（図３参照）を間に挟んで互いに対向する２つの外縁ｅ１、ｅ２のうちの一方の外縁ｅ１の仮想線Ｖに対する傾斜角が、上記２つの外縁ｅ１、ｅ２のうちの他方の外縁ｅ２の仮想線Ｖに対する傾斜角と異なっていてもよい。また、複数の埋め込み部２３のうちのいずれかの埋め込み部２３Ａの外縁ｅ１、ｅ２の少なくとも一方の仮想線Ｖに対する傾斜角が、複数の埋め込み部２３のうちの他のいずれかの埋め込み部２３Ｂの外縁ｅ１、ｅ２の各々の仮想線Ｖに対する傾斜角のいずれとも異なっていてもよい。 In each embedded portion 23, the inclination angle of one of the two outer edges e1 and e2 facing each other across the virtual line V (see FIG. 3) with respect to the virtual line V is It may be different from the inclination angle with respect to the imaginary line V of the other outer edge e2 of e2. Further, the inclination angle of at least one of the outer edges e1 and e2 of the embedded portion 23A of the plurality of embedded portions 23 with respect to the virtual line V is equal to that of the embedded portion 23B of the plurality of embedded portions 23. The inclination angles of the outer edges e1 and e2 with respect to the imaginary line V may be different.

各埋め込み部２３の幅は、長手方向（Ｙ方向）に沿って、例えば０．０１μｍ～１０μｍの範囲で変化していてもよい。また、半導体基板１０の表面から各埋め込み部２３の先端までの長さＤ（図２参照）は、例えば５０μｍ程度である。また、各埋め込み部２３の不純物濃度は、例えば５×１０^１５ｃｍ^－３程度、ドリフト層１１の不純物濃度は、例えば５×１０^１５ｃｍ^－３程度である。 The width of each embedded portion 23 may vary, for example, in the range of 0.01 μm to 10 μm along the longitudinal direction (Y direction). Also, the length D (see FIG. 2) from the surface of the semiconductor substrate 10 to the tip of each embedded portion 23 is, for example, about 50 μm. The impurity concentration of each embedded portion 23 is, for example, approximately 5×10 ¹⁵ cm ⁻³ , and the impurity concentration of the drift layer 11 is, for example, approximately 5×10 ¹⁵ cm ⁻³ .

以下に、半導体装置１の製造方法について説明する。図５Ａ～図５Ｅは、半導体装置１の製造方法の一例を示す断面図（Ｘ－Ｚ断面図）である。 A method for manufacturing the semiconductor device 1 will be described below. 5A to 5E are cross-sectional views (XZ cross-sectional views) showing an example of the method of manufacturing the semiconductor device 1. FIG.

はじめに、ドレイン層１２として機能するＮ型半導体層及びドリフト層１１として機能するＮ型半導体層が積層された半導体基板１０を用意する（図５Ａ）。 First, a semiconductor substrate 10 in which an N-type semiconductor layer functioning as a drain layer 12 and an N-type semiconductor layer functioning as a drift layer 11 are laminated is prepared (FIG. 5A).

次に、フォトリソグラフィー技術及びエッチング技術を用いてドリフト層１１を部分的にエッチングすることで、ドリフト層１１の、埋め込み部２３の形成予定位置の各々にトレンチ５０を形成する（図５Ｂ）。各トレンチ５０は、埋め込み部２３の形状に応じた形状となるように形成される。すなわち、Ｙ方向を長手方向とし、Ｘ方向に沿って互いに間隙を隔てて配置された複数のトレンチ５０がドリフト層１１に形成される。また、各トレンチ５０の幅（Ｘ方向の寸法）が、長手方向（Ｙ方向）に沿ってセル部２の一方の辺から一方の辺に対向する他方の辺まで連続的に変化するように各トレンチ５０が形成される。 Next, by partially etching the drift layer 11 using a photolithographic technique and an etching technique, trenches 50 are formed in the drift layer 11 at respective positions where the buried portions 23 are to be formed (FIG. 5B). Each trench 50 is formed to have a shape corresponding to the shape of the embedded portion 23 . That is, a plurality of trenches 50 are formed in the drift layer 11 with the Y direction as the longitudinal direction and the trenches 50 being spaced apart from each other along the X direction. Further, each trench 50 has a width (dimension in the X direction) that continuously changes along the longitudinal direction (Y direction) from one side of the cell section 2 to the other side opposite to the one side. A trench 50 is formed.

次に、エピタキシャル成長法を用いて、ドリフト層１１の表面にＰ型半導体を形成し、各トレンチ５０にＰ型半導体を埋め込むことで埋め込み部２３を形成する。その後、ＣＭＰ（Chemical Mechanical Polishing）技術を用いて、ドリフト層１１の表面に形成された余剰のＰ型半導体を除去する（図５Ｃ）。複数の埋め込み部２３の各々はＰ型カラムを構成し、ドリフト層１１の、互いに隣接する埋め込み部２３の間に延在する各部分は、Ｎ型カラム１１Ａを構成する。ドリフト層１１の内部に、Ｐ型カラムとＮ型カラム１１ＡとがＸ方向に沿って交互に配置されたスーパージャンクション構造が構成される。 Next, using an epitaxial growth method, a P-type semiconductor is formed on the surface of the drift layer 11 and each trench 50 is filled with the P-type semiconductor to form the buried portion 23 . After that, a CMP (Chemical Mechanical Polishing) technique is used to remove excess P-type semiconductor formed on the surface of the drift layer 11 (FIG. 5C). Each of the plurality of embedded portions 23 constitutes a P-type column, and each portion of the drift layer 11 extending between adjacent embedded portions 23 constitutes an N-type column 11A. Inside the drift layer 11, a superjunction structure is formed in which P-type columns and N-type columns 11A are alternately arranged along the X direction.

次に、熱酸化法を用いて、半導体基板１０の表面にゲート絶縁膜３１を形成する。次に、ＣＶＤ（Chemical Vapor Deposition）によりゲート絶縁膜３１の表面にポリシリコン膜を形成し、このポリシリコン膜をパターニングすることでゲート電極３０を形成する。次に、ゲート電極３０の上面及び側面を覆う絶縁膜３２を形成する。その後、イオン注入技術を用いて、ドリフト層１１の表層部に、ボディ部２０、ボディコンタクト２２及びソース２１を順次形成する。ボディ部２０は、埋め込み部２３の各々に対応して設けられ、対応する埋め込み部２３に接続される（図５Ｄ）。 Next, a gate insulating film 31 is formed on the surface of the semiconductor substrate 10 using a thermal oxidation method. Next, a polysilicon film is formed on the surface of the gate insulating film 31 by CVD (Chemical Vapor Deposition), and the gate electrode 30 is formed by patterning this polysilicon film. Next, an insulating film 32 is formed to cover the top and side surfaces of the gate electrode 30 . After that, the body portion 20, the body contact 22 and the source 21 are sequentially formed on the surface layer portion of the drift layer 11 using an ion implantation technique. The body portion 20 is provided corresponding to each embedded portion 23 and connected to the corresponding embedded portion 23 (FIG. 5D).

次に、蒸着法またはスパッタ法を用いて、ソース電極４０及びドレイン電極４１を形成する（図５Ｅ）。 Next, a source electrode 40 and a drain electrode 41 are formed using vapor deposition or sputtering (FIG. 5E).

図６は、比較例に係る埋め込み部２３のＸ－Ｙ断面視におけるパターンを示す図である。比較例において、埋め込み部２３の長手方向（Ｙ方向）と平行な仮想線Ｖを間に挟んで互いに対向する２つの外縁ｅ１、ｅ２は、それぞれ、仮想線Ｖと平行な直線状である。すなわち、各埋め込み部２３の幅（Ｘ方向の寸法）は、長手方向（Ｙ方向）の各部位において同じであり、且つ他の埋め込み部２３との間でも同じである。 FIG. 6 is a diagram showing a pattern of the embedded portion 23 according to the comparative example as seen in the XY cross section. In the comparative example, two outer edges e1 and e2 facing each other across a virtual line V parallel to the longitudinal direction (Y direction) of the embedded portion 23 are straight lines parallel to the virtual line V, respectively. That is, the width (dimension in the X direction) of each embedded portion 23 is the same at each portion in the longitudinal direction (Y direction) and is also the same among the other embedded portions 23 .

比較例に係る埋め込み部２３のパターンによれば、埋め込み部２３の形成予定位置に形成されるトレンチを囲む壁が倒壊するおそれがある。更に、比較例に係る埋め込み部２３のパターンによれば、製造ばらつきによってＰ型カラムを構成する埋め込み部２３及びＮ型カラム１１Ａを構成するドリフト層１１において、体積及び不純物濃度が目標値からずれる場合があり、その結果、Ｐ型カラムの不純物量とＮ型カラム１１Ａの不純物量とが等しくならず、所望の耐圧を得ることができない場合がある。 According to the pattern of the embedded portion 23 according to the comparative example, there is a possibility that the wall surrounding the trench formed at the position where the embedded portion 23 is to be formed may collapse. Furthermore, according to the pattern of the buried portion 23 according to the comparative example, when the volume and impurity concentration of the buried portion 23 forming the P-type column and the drift layer 11 forming the N-type column 11A deviate from the target values due to manufacturing variations, As a result, the amount of impurities in the P-type column and the amount of impurities in the N-type column 11A may not be equal, and the desired withstand voltage may not be obtained.

一方、本発明の実施形態に係る半導体装置１によれば、各埋め込み部２３の幅は、長手方向（Ｙ方向）に沿って連続的に変化している。これにより、埋め込み部２３の幅が比較的狭い領域において、Ｎ型カラム１１Ａの幅に相当するトレンチを囲む壁の厚さが厚くなり、壁の強度が高くなるので、トレンチを囲む壁が倒壊するリスクを低減することができる。 On the other hand, according to the semiconductor device 1 according to the embodiment of the present invention, the width of each buried portion 23 varies continuously along the longitudinal direction (Y direction). As a result, in the region where the width of the embedded portion 23 is relatively narrow, the thickness of the wall surrounding the trench corresponding to the width of the N-type column 11A is increased and the strength of the wall is increased, so that the wall surrounding the trench collapses. Risk can be reduced.

更に、各埋め込み部２３の幅を長手方向（Ｙ方向）に沿って連続的に変化させることで、Ｐ型カラムを構成する埋め込み部２３の不純物量と、Ｎ型カラム１１Ａを構成するドリフト層１１の不純物量とがアンバランスとなる。これにより、製造ばらつきに伴うチャージバランスの変動が抑制され、その結果、耐圧変動を抑制することができる。 Furthermore, by continuously changing the width of each embedded portion 23 along the longitudinal direction (Y direction), the impurity amount of the embedded portion 23 forming the P-type column and the drift layer 11 forming the N-type column 11A and the amount of impurities in the As a result, variations in charge balance due to manufacturing variations are suppressed, and as a result, variations in breakdown voltage can be suppressed.

また、各埋め込み部２３において、仮想線Ｖを間に挟んで互いに対向する２つの外縁ｅ１、ｅ２の仮想線Ｖに対する傾斜角を互いに異ならせることで、製造ばらつきに伴う耐圧変動を抑制する効果を促進することができる。また、複数の埋め込み部２３のうちのいずれかの埋め込み部２３Ａの外縁ｅ１、ｅ２の少なくとも一方の仮想線Ｖに対する傾斜角を、複数の埋め込み部２３のうちの他の埋め込み部２３Ｂの外縁ｅ１、ｅ２の各々の仮想線Ｖに対する傾斜角のいずれとも異ならせることで、製造ばらつきに伴う耐圧変動を抑制する効果を更に促進させることできる。 Further, in each embedded portion 23, the two outer edges e1 and e2, which face each other with the virtual line V therebetween, have different inclination angles with respect to the virtual line V, thereby suppressing variations in breakdown voltage caused by manufacturing variations. can be promoted. Further, the inclination angle of at least one of the outer edges e1 and e2 of the embedded portion 23A of the plurality of embedded portions 23 with respect to the virtual line V is determined by the outer edge e1 of the other embedded portion 23B of the plurality of embedded portions 23, By making the inclination angle of e2 with respect to each imaginary line V different, the effect of suppressing breakdown voltage fluctuation due to manufacturing variations can be further enhanced.

また、本発明の実施形態に係る半導体装置１によれば、埋め込み部２３の幅は、半導体基板１０の深さ方向（Ｚ方向）で一定であるため、ホトリソ工程及びエッチング工程を新たに追加する必要がなく、Ｐ型カラムの幅を深さによって異ならせる場合と比較して、製造コストを抑えることができる。 Further, according to the semiconductor device 1 according to the embodiment of the present invention, since the width of the embedded portion 23 is constant in the depth direction (Z direction) of the semiconductor substrate 10, the photolithography process and the etching process are newly added. It is not necessary, and the manufacturing cost can be reduced compared to the case where the width of the P-type column varies depending on the depth.

［第２の実施形態］
図７は、本発明の第２の実施形態に係る埋め込み部２３のＸ－Ｙ断面視におけるパターンを示す図である。複数の埋め込み部２３の各々は、第１の実施形態と同様、Ｙ方向を長手方向とする細長形状を有し、Ｘ方向に互いに間隙を隔てて配置されている。本実施形態において、各埋め込み部２３の、長手方向（Ｙ方向）と平行な仮想線Ｖを間に挟んで互いに対向する２つの外縁ｅ１、ｅ２は、それぞれ、ステップ状とされている。すなわち、各埋め込み部２３の幅（Ｘ方向の寸法）は、埋め込み部２３の長手方向（Ｙ方向）に沿った部位に応じて異なっており、長手方向（Ｙ方向）に沿って段階的に変化している。具体的には、各埋め込み部２３は、幅Ｗａを有する部分２３ａ、幅Ｗｂ（＞幅Ｗａ）を有する部分２３ｂ、幅Ｗｃ（＞幅Ｗｂ）を有する部分２３ｃが、長手方向（Ｙ方向）に連なった構成を有する。幅Ｗａは、例えば２．７μｍ程度であり、幅Ｗｂは、例えば３．０μｍ程度であり、幅Ｗｃは、例えば３．３μｍ程度である。 [Second embodiment]
FIG. 7 is a diagram showing the pattern of the embedded portion 23 according to the second embodiment of the present invention as seen in the XY cross section. Each of the plurality of buried portions 23 has an elongated shape whose longitudinal direction is the Y direction, and is arranged with a gap in the X direction from each other, as in the first embodiment. In the present embodiment, two outer edges e1 and e2 of each embedded portion 23 facing each other across a virtual line V parallel to the longitudinal direction (Y direction) are stepped. That is, the width (dimension in the X direction) of each embedded portion 23 varies depending on the portion along the longitudinal direction (Y direction) of the embedded portion 23, and changes stepwise along the longitudinal direction (Y direction). is doing. Specifically, each embedded portion 23 has a portion 23a having a width Wa, a portion 23b having a width Wb (>width Wa), and a portion 23c having a width Wc (>width Wb) arranged in the longitudinal direction (Y direction). It has a contiguous structure. The width Wa is, for example, about 2.7 μm, the width Wb is, for example, about 3.0 μm, and the width Wc is, for example, about 3.3 μm.

ドリフト層１１の、互いに隣接する埋め込み部２３の間に延在する部分（すなわち、Ｎ型カラム１１Ａを構成する部分）も埋め込み部２３と同様の構成を有する。埋め込み部２３のパターン以外の構成は、第１の実施形態に係る半導体装置１と同様である。 A portion of the drift layer 11 extending between the buried portions 23 adjacent to each other (that is, a portion constituting the N-type column 11A) has a configuration similar to that of the buried portion 23 . The configuration other than the pattern of the embedded portion 23 is the same as that of the semiconductor device 1 according to the first embodiment.

本発明の第２の実施形態に係る埋め込み部２３のパターンによれば、第１の実施形態と同様、埋め込み部２３の幅が比較的狭い領域において、Ｎ型カラム１１Ａの幅に相当するトレンチを囲む壁の厚さが厚くなり、壁の強度が高くなるので、トレンチを囲む壁が倒壊するリスクを低減することができる。更に、各埋め込み部２３の幅を、埋め込み部２３の長手方向に沿った部位に応じて異ならせることで、Ｐ型カラムを構成する埋め込み部２３の不純物量と、Ｎ型カラム１１Ａを構成するドリフト層１１の不純物量とがアンバランスとなる。これにより、製造ばらつきに伴うチャージバランスの変動が抑制され、その結果、耐圧変動を抑制することができる。 According to the pattern of the buried portion 23 according to the second embodiment of the present invention, similarly to the first embodiment, trenches corresponding to the width of the N-type column 11A are formed in the region where the width of the buried portion 23 is relatively narrow. The risk of collapsing of the walls surrounding the trench can be reduced because the thickness of the walls surrounding the trench is increased and the strength of the walls is increased. Further, by varying the width of each embedded portion 23 according to the portion along the longitudinal direction of the embedded portion 23, the amount of impurity in the embedded portion 23 forming the P-type column and the drift forming the N-type column 11A are reduced. The amount of impurities in the layer 11 becomes unbalanced. As a result, variations in charge balance due to manufacturing variations are suppressed, and as a result, variations in breakdown voltage can be suppressed.

また、埋め込み部２３の幅は、半導体基板１０の深さ方向（Ｚ方向）で一定であるため、ホトリソ工程及びエッチング工程を新たに追加する必要がなく、Ｐ型カラムの幅を、深さによって異ならせる場合と比較して、製造コストを抑えることができる。 Further, since the width of the embedded portion 23 is constant in the depth direction (Z direction) of the semiconductor substrate 10, there is no need to newly add a photolithography process and an etching process. The manufacturing cost can be reduced compared to the case of making them different.

［第３の実施形態］
図８は、本発明の第３の実施形態に係る埋め込み部２３のＸ－Ｙ断面視におけるパターンを示す図である。複数の埋め込み部２３の各々は、第１の実施形態と同様、Ｙ方向を長手方向とする細長形状を有し、Ｘ方向に互いに間隙を隔てて配置されている。本実施形態において、各埋め込み部２３の、長手方向（Ｙ方向）と平行な仮想線Ｖを間に挟んで互いに対向する２つの外縁ｅ１、ｅ２は、それぞれ、直線状であり且つ仮想線Ｖと平行である。すなわち、各埋め込み部２３の幅（Ｘ方向の寸法）は、長手方向（Ｙ方向）における各部位において同じである。一方、埋め込み部２３の幅は、他の埋め込み部２３との間で異なっている。すなわち、複数の埋め込み部２３のうちのいずれかの埋め込み部２３の幅が、複数の埋め込み部２３のうちの他のいずれかの埋め込み部２３の幅と異なっている。図８に示す例では、埋め込み部２３Ｂの幅Ｗ_Ｂは、埋め込み部２３ＡのＷ_Ａよりも広く、埋め込み部２３Ｃの幅Ｗ_Ｃは、埋め込み部２３Ｂの幅Ｗ_Ｂよりも広く、埋め込み部２３Ｄの幅Ｗ_Ｄは、埋め込み部２３Ｃの幅Ｗ_Ｃよりも広くなっている。 [Third Embodiment]
FIG. 8 is a diagram showing a pattern of the embedding portion 23 according to the third embodiment of the present invention as seen in the XY cross section. Each of the plurality of buried portions 23 has an elongated shape whose longitudinal direction is the Y direction, and is arranged with a gap in the X direction from each other, as in the first embodiment. In the present embodiment, two outer edges e1 and e2 of each embedded portion 23 facing each other across a virtual line V parallel to the longitudinal direction (Y direction) are linear and parallel to the virtual line V. parallel. That is, the width (dimension in the X direction) of each embedded portion 23 is the same at each portion in the longitudinal direction (Y direction). On the other hand, the width of the embedded portion 23 differs from that of the other embedded portions 23 . That is, the width of one embedded portion 23 out of the plurality of embedded portions 23 is different from the width of any other embedded portion 23 out of the plurality of embedded portions 23 . In the example shown in FIG. 8, the width W _B of the embedded portion 23B is wider than the W _A of the embedded portion 23A, the width W _C of the embedded portion 23C is wider than the width W B of the embedded portion 23B, and the width W _B of the embedded portion 23D is greater than the width W B of the embedded portion 23D. The width _WD is wider than the width _WC of the embedded portion 23C.

本発明の第３の実施形態に係る埋め込み部２３のパターンによれば、第１の実施形態と同様、埋め込み部２３の幅が比較的狭い領域において、Ｎ型カラム１１Ａの幅に相当するトレンチを囲む壁の厚さが厚くなり、壁の強度が高くなるので、トレンチを囲む壁が倒壊するリスクを低減することができる。更に、埋め込み部２３の幅を、他の埋め込み部２３との間で異ならせることで、Ｐ型カラムを構成する埋め込み部２３の不純物量と、Ｎ型カラム１１Ａを構成するドリフト層１１の不純物量とがアンバランスとなる。これにより、製造ばらつきに伴うチャージバランスの変動が抑制され、その結果、耐圧変動を抑制することができる。 According to the pattern of the buried portion 23 according to the third embodiment of the present invention, similarly to the first embodiment, trenches corresponding to the width of the N-type column 11A are formed in the region where the width of the buried portion 23 is relatively narrow. The risk of collapsing of the wall surrounding the trench can be reduced because the thickness of the wall surrounding the trench is increased and the strength of the wall is increased. Furthermore, by making the width of the buried portion 23 different from that of the other buried portions 23, the impurity amount of the buried portion 23 forming the P-type column and the impurity amount of the drift layer 11 forming the N-type column 11A are is unbalanced. As a result, variations in charge balance due to manufacturing variations are suppressed, and as a result, variations in breakdown voltage can be suppressed.

［第４の実施形態］
図９は、本発明の第４の実施形態に係る埋め込み部２３のＸ－Ｙ断面視におけるパターンを示す図である。複数の埋め込み部２３の各々は、第１の実施形態と同様、Ｙ方向を長手方向とする細長形状を有し、Ｘ方向に互いに間隙を隔てて配置されている。本実施形態において、各埋め込み部２３の、長手方向（Ｙ方向）と平行な仮想線Ｖを間に挟んで互いに対向する２つの外縁ｅ１、ｅ２は、それぞれ、凹凸状とされている。すなわち、各埋め込み部２３の幅（Ｘ方向における長さ）は、埋め込み部２３の長手方向（Ｙ方向）に沿った部位に応じて異なっている。また、各埋め込み部２３は、幅が相対的に広い第１の部分２３Ｇと、幅が相対的に狭い第２の部分２３Ｈと、を含み、第１の部分２３Ｇと第２の部分２３Ｈとが長手方向（Ｙ方向）に沿って交互に配置されている。第１の部分２３Ｇと第２の部分２３Ｈとの段差Ｓは、例えば０．２μｍ程度である。 [Fourth embodiment]
FIG. 9 is a diagram showing the pattern of the embedded portion 23 in the XY cross section according to the fourth embodiment of the present invention. Each of the plurality of buried portions 23 has an elongated shape whose longitudinal direction is the Y direction, and is arranged with a gap in the X direction from each other, as in the first embodiment. In this embodiment, two outer edges e1 and e2 of each embedded portion 23, which face each other across a virtual line V parallel to the longitudinal direction (Y direction), are uneven. That is, the width (length in the X direction) of each embedded portion 23 differs according to the portion along the longitudinal direction (Y direction) of the embedded portion 23 . Each embedded portion 23 includes a relatively wide first portion 23G and a relatively narrow second portion 23H. They are alternately arranged along the longitudinal direction (Y direction). A step S between the first portion 23G and the second portion 23H is, for example, about 0.2 μm.

また、各埋め込み部２３は、幅が一定であり且つ長手方向（Ｙ方向）における長さが相対的に長い第１の領域Ｒ１と、幅が互いに異なり且つ長手方向（Ｙ方向）における長さが相対的に短い複数の部分が長手方向（Ｙ方向）に連なった第２の領域Ｒ２と、を含み、第１の領域Ｒ１と第２の領域Ｒ２とが長手方向（Ｙ方向）に沿って交互に配置されている。 Each embedded portion 23 has a constant width and a relatively long length in the longitudinal direction (Y direction), and the first region R1 has a different width and a length in the longitudinal direction (Y direction). and a second region R2 in which a plurality of relatively short portions are continuous in the longitudinal direction (Y direction), and the first regions R1 and the second regions R2 alternate along the longitudinal direction (Y direction). are placed in

本発明の第４の実施形態に係る埋め込み部２３のパターンによれば、第１の実施形態と同様、埋め込み部２３の幅が比較的狭い領域において、Ｎ型カラム１１Ａの幅に相当するトレンチを囲む壁の厚さが厚くなり、壁の強度が高くなるので、トレンチを囲む壁が倒壊するリスクを低減することができる。更に、各埋め込み部２３の幅を、長手方向に沿った部位に応じて異ならせることで、Ｐ型カラムを構成する埋め込み部２３の不純物量と、Ｎ型カラム１１Ａを構成するドリフト層１１の不純物量とがアンバランスとなる。これにより、製造ばらつきに伴うチャージバランスの変動が抑制され、その結果、耐圧変動を抑制することができる。特に、本実施形態に係る埋め込み部２３のパターンによれば、埋め込み部２３の長手方向の寸法ばらつきに伴うチャージバランスの悪化に対して優れた効果を発揮する。また、埋め込み部２３の幅は、半導体基板１０の深さ方向（Ｚ方向）で一定であるため、ホトリソ工程及びエッチング工程を新たに追加する必要がなく、Ｐ型カラムの幅を、深さによって異ならせる場合と比較して、製造コストを抑えることができる。 According to the pattern of the buried portion 23 according to the fourth embodiment of the present invention, similarly to the first embodiment, trenches corresponding to the width of the N-type column 11A are formed in the region where the width of the buried portion 23 is relatively narrow. The risk of collapsing of the walls surrounding the trench can be reduced because the thickness of the walls surrounding the trench is increased and the strength of the walls is increased. Furthermore, by varying the width of each embedded portion 23 according to the location along the longitudinal direction, the impurity amount of the embedded portion 23 forming the P-type column and the impurity amount of the drift layer 11 forming the N-type column 11A are unbalanced in quantity. As a result, variations in charge balance due to manufacturing variations are suppressed, and as a result, variations in breakdown voltage can be suppressed. In particular, according to the pattern of the embedded portion 23 according to the present embodiment, an excellent effect is exerted on deterioration of the charge balance due to variations in the lengthwise dimension of the embedded portion 23 . Further, since the width of the embedded portion 23 is constant in the depth direction (Z direction) of the semiconductor substrate 10, there is no need to newly add a photolithography process and an etching process. The manufacturing cost can be reduced compared to the case of making them different.

［第５の実施形態］
図１０は、本発明の第５の実施形態に係る埋め込み部２３のＸ－Ｙ断面視におけるパターンを示す図である。複数の埋め込み部２３の各々は、第１の実施形態と同様、Ｙ方向を長手方向とする細長形状を有し、Ｘ方向に互いに間隙を隔てて配置されている。本実施形態において、各埋め込み部２３の、長手方向（Ｙ方向）と平行な仮想線Ｖを間に挟んで互いに対向する２つの外縁ｅ１、ｅ２は、それぞれ、曲線状であり且つ凹凸状とされている。すなわち、各埋め込み部２３の幅（Ｘ方向の寸法）は、埋め込み部２３の長手方向（Ｙ方向）に沿った部位に応じて異なっている。また、各埋め込み部２３は、幅が相対的に広い第１の部分２３Ｇと、幅が相対的に狭い第２の部分２３Ｈと、を含み、第１の部分２３Ｇと第２の部分２３Ｈとが長手方向（Ｙ方向）に沿って交互に配置されている。第１の部分２３Ｇと第２の部分２３Ｈとの段差Ｓは、例えば０．２μｍ程度である。 [Fifth Embodiment]
FIG. 10 is a diagram showing the pattern of the embedded portion 23 in the XY cross section according to the fifth embodiment of the present invention. Each of the plurality of buried portions 23 has an elongated shape whose longitudinal direction is the Y direction, and is arranged with a gap in the X direction from each other, as in the first embodiment. In this embodiment, two outer edges e1 and e2 of each embedded portion 23, which face each other across a virtual line V parallel to the longitudinal direction (Y direction), are curved and uneven. ing. That is, the width (dimension in the X direction) of each embedded portion 23 differs depending on the portion along the longitudinal direction (Y direction) of the embedded portion 23 . Each embedded portion 23 includes a relatively wide first portion 23G and a relatively narrow second portion 23H. They are alternately arranged along the longitudinal direction (Y direction). A step S between the first portion 23G and the second portion 23H is, for example, about 0.2 μm.

本発明の第５の実施形態に係る埋め込み部２３のパターンによれば、第１の実施形態と同様、埋め込み部２３の幅が比較的狭い領域において、Ｎ型カラム１１Ａの幅に相当するトレンチを囲む壁の厚さが厚くなり、壁の強度が高くなるので、トレンチを囲む壁が倒壊するリスクを低減することができる。更に、各埋め込み部２３の幅を、埋め込み部２３の長手方向に沿った部位に応じて異ならせることで、Ｐ型カラムを構成する埋め込み部２３の不純物量と、Ｎ型カラム１１Ａを構成するドリフト層１１の不純物量とがアンバランスとなる。これにより、製造ばらつきに伴うチャージバランスの変動が抑制され、その結果、耐圧変動を抑制することができる。 According to the pattern of the buried portion 23 according to the fifth embodiment of the present invention, similarly to the first embodiment, trenches corresponding to the width of the N-type column 11A are formed in the region where the width of the buried portion 23 is relatively narrow. The risk of collapsing of the walls surrounding the trench can be reduced because the thickness of the walls surrounding the trench is increased and the strength of the walls is increased. Further, by varying the width of each embedded portion 23 according to the portion along the longitudinal direction of the embedded portion 23, the amount of impurity in the embedded portion 23 forming the P-type column and the drift forming the N-type column 11A are reduced. The amount of impurities in the layer 11 becomes unbalanced. As a result, variations in charge balance due to manufacturing variations are suppressed, and as a result, variations in breakdown voltage can be suppressed.

［第６の実施形態］
図１１は、本発明の第６の実施形態に係る埋め込み部２３のＸ－Ｙ断面視におけるパターンを示す図である。複数の埋め込み部２３の各々は、第１の実施形態と同様、Ｙ方向を長手方向とする細長形状を有し、Ｘ方向に互いに間隙を隔てて配置されている。本実施形態において、各埋め込み部２３の、長手方向（Ｙ方向）と平行な仮想線Ｖを間に挟んで互いに対向する２つの外縁ｅ１、ｅ２は、それぞれ凹凸状とされている。すなわち、各埋め込み部２３の幅（Ｘ方向の寸法）は、埋め込み部２３の長手方向（Ｙ方向）に沿った部位に応じて異なっている。また、各埋め込み部２３は、幅が相対的に広い第１の部分２３Ｇと、幅が相対的に狭い第２の部分２３Ｈと、を含み、第１の部分２３Ｇと第２の部分２３Ｈとが長手方向（Ｙ方向）に沿って交互に配置されている。 [Sixth embodiment]
FIG. 11 is a diagram showing a pattern of the embedded portion 23 according to the sixth embodiment of the present invention as seen in the XY cross section. Each of the plurality of buried portions 23 has an elongated shape whose longitudinal direction is the Y direction, and is arranged with a gap in the X direction from each other, as in the first embodiment. In the present embodiment, two outer edges e1 and e2 of each embedded portion 23, which face each other across a virtual line V parallel to the longitudinal direction (Y direction), are uneven. That is, the width (dimension in the X direction) of each embedded portion 23 differs depending on the portion along the longitudinal direction (Y direction) of the embedded portion 23 . Each embedded portion 23 includes a relatively wide first portion 23G and a relatively narrow second portion 23H. They are alternately arranged along the longitudinal direction (Y direction).

各埋め込み部２３は、隣接する他の埋め込み部２３との間で、第１の部分２３Ｇと第２の部分２３Ｈの配置が、埋め込み分２３の長手方向（Ｙ方向）にずれており、そのずれ量は、第１の部分２３Ｇと第２の部分２３Ｈの繰り返し周期の１／４に相当する長さである。 In each embedded portion 23, the arrangement of the first portion 23G and the second portion 23H is deviated in the longitudinal direction (Y direction) of the embedded portion 23 from the other adjacent embedded portions 23. The amount is a length corresponding to 1/4 of the repetition period of the first portion 23G and the second portion 23H.

第１の部分２３Ｇの長手方向（Ｙ方向）における長さＬ１は、第２の部分２３Ｈの長手方向（Ｙ方向）における長さＬ２と、同じである。また、埋め込み部２３の第１の部分２３Ｇの幅Ｗ１は、互いに隣接する埋め込み部２３のうちの一方の埋め込み部２３の第２の部分２３Ｈと他方の埋め込み部２３の第２の部分２３ＨとがＸ方向において重なる領域におけるドリフト層１１の幅Ｗ４と同じである。また、埋め込み部２３の第２の部分２３Ｈの幅Ｗ２は、互いに隣接する埋め込み部２３のうちの一方の埋め込み部２３の第１の部分２３Ｇと、他方の埋め込み部２３の第１の部分２３ＧとがＸ方向において重なる領域におけるドリフト層１１の幅Ｗ３と同じである。第１の部分２３Ｇと第２の部分２３Ｈとの段差Ｓは、例えば０．２μｍ程度である。 The length L1 in the longitudinal direction (Y direction) of the first portion 23G is the same as the length L2 in the longitudinal direction (Y direction) of the second portion 23H. Moreover, the width W1 of the first portion 23G of the embedded portion 23 is such that the second portion 23H of one of the adjacent embedded portions 23 and the second portion 23H of the other embedded portion 23 are equal to each other. It is the same as the width W4 of the drift layer 11 in the overlapping region in the X direction. Moreover, the width W2 of the second portion 23H of the embedded portion 23 is the same as the first portion 23G of one embedded portion 23 and the first portion 23G of the other embedded portion 23 among the adjacent embedded portions 23. is the same as the width W3 of the drift layer 11 in the overlapping region in the X direction. A step S between the first portion 23G and the second portion 23H is, for example, about 0.2 μm.

本発明の第６の実施形態に係る埋め込み部２３のパターンによれば、第１の実施形態と同様、埋め込み部２３の幅が比較的狭い領域において、Ｎ型カラム１１Ａの幅に相当するトレンチを囲む壁の厚さが厚くなり、壁の強度が高くなるので、トレンチを囲む壁が倒壊するリスクを低減することができる。更に、各埋め込み部２３の幅を、埋め込み部２３の長手方向に沿った部位に応じて異ならせることで、Ｐ型カラムを構成する埋め込み部２３の不純物量と、Ｎ型カラム１１Ａを構成するドリフト層１１の不純物量とがアンバランスとなる。これにより、製造ばらつきに伴うチャージバランスの変動が抑制され、その結果、耐圧変動を抑制することができる。 According to the pattern of the buried portion 23 according to the sixth embodiment of the present invention, similarly to the first embodiment, trenches corresponding to the width of the N-type column 11A are formed in the region where the width of the buried portion 23 is relatively narrow. The risk of collapsing of the walls surrounding the trench can be reduced because the thickness of the walls surrounding the trench is increased and the strength of the walls is increased. Further, by varying the width of each embedded portion 23 according to the portion along the longitudinal direction of the embedded portion 23, the amount of impurity in the embedded portion 23 forming the P-type column and the drift forming the N-type column 11A are reduced. The amount of impurities in the layer 11 becomes unbalanced. As a result, variations in charge balance due to manufacturing variations are suppressed, and as a result, variations in breakdown voltage can be suppressed.

特に、本実施形態に係る埋め込み部２３のパターンによれば、各埋め込み部２３は、隣接する他の埋め込み部２３との間で、第１の部分２３Ｇと第２の部分２３Ｈの配置が埋め込み部２３の長手方向（Ｙ方向）にずれている。これにより、互いに隣接する埋め込み部２３のうちの一方の埋め込み部２３の第１の部分２３Ｇと、他方の埋め込み部２３の第１の部分２３ＧとがＸ方向において重なる領域、互いに隣接する埋め込み部２３のうちの一方の埋め込み部２３の第１の部分２３Ｇと、他方の埋め込み部２３の第２の部分２３ＨとがＸ方向において重なる領域、及び互いに隣接する埋め込み部２３のうちの一方の埋め込み部２３の第２の部分２３Ｈと、他方の埋め込み部２３の第２の部分２３ＧとがＸ方向において重なる領域と、からなる３つの領域が形成される。これにより、製造ばらつきにより埋め込み部２３の寸法が目標からずれた場合でも、上記３つの領域のうちのいずれかの領域でチャージバランスを保つことが可能となる。これにより、製造ばらつきに伴う耐圧変動を抑制する効果が促進される。 In particular, according to the pattern of the embedded portion 23 according to the present embodiment, each embedded portion 23 is arranged such that the first portion 23G and the second portion 23H are arranged between the adjacent embedded portions 23. 23 in the longitudinal direction (Y direction). As a result, the first portion 23G of one of the adjacent embedded portions 23 and the first portion 23G of the other embedded portion 23 overlap in the X direction. A region where a first portion 23G of one of the embedded portions 23 and a second portion 23H of the other embedded portion 23 overlap in the X direction, and one embedded portion 23 of the mutually adjacent embedded portions 23 and a region where the second portion 23H of the other embedded portion 23 overlaps in the X direction. As a result, even if the dimensions of the buried portion 23 deviate from the target due to manufacturing variations, it is possible to maintain the charge balance in any one of the above three regions. This promotes the effect of suppressing breakdown voltage fluctuations due to manufacturing variations.

また、埋め込み部２３の幅は、深さ方向（Ｚ方向）で一定であるため、ホトリソ工程及びエッチング工程を新たに追加する必要がなく、Ｐ型カラムの幅を、深さによって異ならせる場合と比較して、製造コストを抑えることができる。 In addition, since the width of the buried portion 23 is constant in the depth direction (Z direction), there is no need to newly add a photolithography process and an etching process. By comparison, manufacturing costs can be suppressed.

［第７の実施形態］
図１２は、本発明の第７の実施形態に係る半導体装置１Ａの構成を示す断面図である。図１２には、セル部２のＸ－Ｚ断面が示されている。半導体装置１Ａは、ゲート構造がトレンチゲート構造である点が、第１の実施形態に係る半導体装置１（図２参照）と異なる。すなわち、半導体装置１Ａにおいて、各ゲート電極３０は、半導体基板１０の表面からボディ部２０を貫通してドリフト層１１（Ｎ型カラム１１Ａ）にまで達している。半導体装置１Ａにおいて、ドリフト層１１の構造がスーパージャンクション構造である点は、第１の実施形態に係る半導体装置１と同様である。 [Seventh Embodiment]
FIG. 12 is a cross-sectional view showing the configuration of a semiconductor device 1A according to the seventh embodiment of the invention. FIG. 12 shows an XZ cross section of the cell portion 2. As shown in FIG. The semiconductor device 1A differs from the semiconductor device 1 (see FIG. 2) according to the first embodiment in that the gate structure is a trench gate structure. That is, in the semiconductor device 1A, each gate electrode 30 extends from the surface of the semiconductor substrate 10 through the body portion 20 and reaches the drift layer 11 (N-type column 11A). The semiconductor device 1A is similar to the semiconductor device 1 according to the first embodiment in that the structure of the drift layer 11 is a superjunction structure.

半導体装置１Ａにおいて、埋め込み部２３のＸ－Ｙ断面視におけるパターンとしては、第１～第６の実施形態に係るパターン（図３、図７～図１１参照）のいずれのパターンをも適用することが可能である。埋め込み部２３において、これらのパターンを適用することで、ゲート構造をプレーナゲート構造とした場合と同様の効果を得ることができる。 In the semiconductor device 1A, any of the patterns according to the first to sixth embodiments (see FIGS. 3 and 7 to 11) can be applied as the pattern of the embedded portion 23 in the XY cross section. is possible. By applying these patterns to the buried portion 23, the same effect as when the gate structure is a planar gate structure can be obtained.

１、１Ａ半導体装置
２セル部
１０半導体基板
１１ドリフト層
１２ドレイン層
２０ボディ部
２１ソース
２３埋め込み部
２３Ｇ第１の部分
２３Ｈ第２の部分
３０ゲート電極
４０ソース電極
４１ドレイン電極
５０トレンチ
Ｒ１第１の領域
Ｒ２第２の領域 1, 1A semiconductor device 2 cell portion 10 semiconductor substrate 11 drift layer 12 drain layer 20 body portion 21 source 23 embedded portion 23G first portion 23H second portion 30 gate electrode 40 source electrode 41 drain electrode 50 trench R1 first Region R2 Second region

Claims

a drift layer having a first conductivity type;
embedded in the drift layer, having a second conductivity type different from the first conductivity type, having a first direction as a longitudinal direction, and mutually extending along a second direction crossing the first direction; a plurality of spaced-apart embedded portions;
a plurality of body portions having the second conductivity type provided corresponding to each of the plurality of embedded portions in the surface layer portion of the drift layer and connected to the corresponding embedded portion;
a source having the first conductivity type provided on a surface layer portion of each of the plurality of body portions;
a gate electrode provided on the surface of the drift layer at a position straddling each two of the plurality of body portions adjacent to each other;
a drain layer having the first conductivity type connected to the bottom of the drift layer;
including
Each of the plurality of buried portions is buried in a trench, connected to the bottom of the body portion, and extends inside the drift layer in a third direction orthogonal to the first direction and the second direction. and
A semiconductor device, wherein the width of each of the buried portions in the second direction varies continuously over the entire length of the trench in the first direction.

Two outer edges of each of the buried portions facing each other across an imaginary line parallel to the first direction when viewed in a cross section parallel to each of the first direction and the second direction are respectively inclined with respect to the virtual line.

3. The semiconductor device according to claim 2, wherein an inclination angle of one of said two outer edges with respect to said imaginary line is different from an inclination angle of said other outer edge with respect to said imaginary line of said two outer edges.

an inclination angle of at least one of the two outer edges of one of the plurality of embedded portions with respect to the imaginary line is an angle of inclination of the two outer edges of the other embedded portion of the plurality of embedded portions; 4. The semiconductor device according to claim 2 or 3, wherein the inclination angle of each of said phantom lines is different from any one of said phantom lines.