JP2022096642A

JP2022096642A - 誘導感知方法、デバイスおよびシステム

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Publication number: JP2022096642A
Application number: JP2021204161A
Authority: JP
Inventors: マハリタアンドリー; Maharyta Andriy; クレホベスキーミハイロ; Krekhovetskyy Mykhaylo
Original assignee: Cypress Semiconductor Corp
Current assignee: Cypress Semiconductor Corp
Priority date: 2020-12-17
Filing date: 2021-12-16
Publication date: 2022-06-29
Also published as: US11879919B2; US20240280620A1; US11561249B2; US20230204644A1; US20220196437A1; CN114650047A; DE102021132516A1

Abstract

【課題】集積回路デバイスを用いた感知インダクタンスをデジタル値に変換する方法を提供する。【解決手段】感知動作の第１のフェーズにおいて、センサインダクタンスＬｓを励起するために少なくとも第１のスイッチＳＷ１を制御するステップと、第１のフェーズに続く感知動作の第２のフェーズにおいて、センサインダクタンスから第１のフライバック電流を誘導するために、センサインダクタンスを第１の変調器キャパシタンスに結合するように少なくとも第２のスイッチＳＷ２を制御するステップであって、第１のフライバック電流は、第１の変調器キャパシタンスで第１の変調器電圧を生成し、第１の変調器電圧に応じて、第１の変調器ノードでフライバック電流と逆方向に流れる平衡化電流を生成するために少なくとも第３のスイッチを制御するステップと、を含み得る。【選択図】図３

Description

本開示は、一般に、近接感知システム、より詳細には、誘導感知システムおよび方法に関する。

誘導センサは、幅広いさまざまな用途で享受されている。誘導センサは、電磁誘導に依存しているため、産業用途を含む、より要求の厳しい環境での使用に適することができる。

図２５は、従来の誘導感知システム２５５１の概略図である。このシステム２５５１は、固定抵抗Ｒ１およびＲ３、基準抵抗Ｒ２に並列の基準キャパシタンスＣ２、ならびに感知抵抗ＲＩｘに直列のセンサインダクタンスＬＸを有する平衡型マクスウェルウィーンブリッジを含むことができる。マクスウェルウィーンブリッジのノードＡおよびＢは、差動増幅器の入力側に接続可能である。基準キャパシタンスＣ２および基準抵抗Ｒ２は、通常、デジタルコードを用いて特定の値にプログラミング可能な抵抗およびキャパシタのセットである。マクスウェルウィーンブリッジは、通常、正弦波を用いて、交流電圧発生器（Ｇｅｎ）により駆動可能である。差動増幅器の出力は、ゼロ電圧検出器およびフェーズ検出器に供給可能であり、そこからカウントが生成可能である。

感知プロセスは、マクスウェルウィーンブリッジを平衡化された状態に維持しようとすることに依存する可能性がある。平衡状態では、ノードＡとＢとの間の電圧はゼロであり、以下の式が当てはまる。
Ｌ_ｘ＝Ｒ_１・Ｒ_３・Ｃ_２
Ｒｌ_ｘ＝（Ｒ_３／Ｒ_２）・Ｒ_１
Ｌ_ｘ／Ｒ_ｌｘ＝Ｒ_２・Ｃ_２
マクスウェルウィーンブリッジを用いた感知は、抵抗およびキャパシタンス値を感知することに依存する。さらに、測定精度および安定性は、キャパシタンスおよび抵抗セットの品質に依存する。

マクスウェルウィーンブリッジ感知は、従来の誘導感知デバイスで一般的に使用されている。

図２６は、別の誘導感知システム２６５１の概略図である。このシステム２６５１は、センスインダクタンスを用いて発振器を作成し、結果として生じる周波数Ｆｏｕｔを、インダクタンス値の導出に使用することができる。この発振器は、センサインダクタンスＬ１、キャパシタンスＣ１およびＣ２、ならびに電流制限抵抗Ｒ１で形成されている。そのような部品は「オフチップ」で形成され、ドライバ、カウンタ、タイマおよびクロック発生器とともに集積回路（ＩＣ）デバイスの一部である。センサインダクタンスは、コイル抵抗ＲＩと寄生容量Ｃｉとを含み得る。周期期間Ｎｓａｍｐｌｅにわたって、カウンタは、Ｆｏｕｔの信号クロックパルスの数をカウントすることができる。理想的なシステム２６５１のためのインダクタンスーコード伝達関数は、以下のように与えることができる。

示されているように、出力コード「Ｒａｗｃｏｕｎｔｓ」は、インダクタンスＬ１、キャパシタンスＣ１，Ｃ２および周波数Ｆｃｌｋの平方根に反比例する。

システム２６５１の欠点は、感知がＦｃｌｋに依存するため、感知分解能が制限される可能性があることにある。さらに、Ｆｏｕｔは、プリント回路基板（ＰＣＢ）のインダクタの自己共振周波数とＦＩＭＯ値とによって制限される。変換感度は、伝達関数の平方根依存性のため、センサ感度よりも低くなる。以下に示すように、周波数Ｆｏｕｔの変化は、センサインダクタンスの変化に比例して小さくなる。

システム２６５１では、初期のＦｏｕｔ許容誤差は、Ｌ１、Ｃ１およびＣ２の許容誤差のために高くなる可能性がある。例えば、ＰＣＢインダクタ許容誤差は、典型的には、＋－１５％以下であり、典型的なキャパシタの許容誤差は＋－１０％である。付加的に、Ｆｏｕｔは、特に高分解能の場合、センサキャパシタンスに依存する。その上さらに、ドライバのインピーダンスは、周波数Ｆｏｕｔに影響を与える可能性がある。これらのさまざまな特性に対処する必要性は、マルチセンサ走査の実装能力を困難にさせる可能性がある。センサごとに必要となるさまざまなタンク発振器部品のために、マルチセンサ走査システムは、部品数が多くなる可能性がある。その結果、システム２６５１のようなアプローチは、柔軟性に欠け、一部の用途では不満が残る可能性もある。

上記のような他のアプローチの欠点に悩まされることなく、集積回路デバイスを用いて感知インダクタンスを実装する何らかの方法に到達することが望まれるところである。

一実施形態による誘導感知デバイスのブロック図である。一実施形態によるシングルエンド型誘導感知デバイスの概略図である。実施形態に含めることができる誘導センサ電流パスを表した概略図である。一実施形態による３点接続型センサの概略図である。一実施形態によるインダクタンス感知動作の異なるフェーズを示す一連の図である。一実施形態によるインダクタンス感知動作の異なるフェーズを示す一連の図である。一実施形態によるインダクタンス感知動作の異なるフェーズを示す一連の図である。一実施形態によるインダクタンス感知動作の異なるフェーズを示す一連の図である。一実施形態によるシングルエンド型インダクタンス感知動作を示すタイミング図である。別の実施形態によるシングルエンド型誘導感知デバイスの概略図である。別の実施形態によるインダクタンス感知動作の異なるフェーズを示す一連の図である。別の実施形態によるインダクタンス感知動作の異なるフェーズを示す一連の図である。別の実施形態によるインダクタンス感知動作の異なるフェーズを示す一連の図である。別の実施形態によるインダクタンス感知動作の異なるフェーズを示す一連の図である。一実施形態による補償電流を利用するシングルエンド型誘導感知デバイスの概略図である。別の実施形態による補償電流を利用するシングルエンド型誘導感知デバイスの概略図である。一実施形態による疑似差動型誘導感知デバイスの概略図である。別の実施形態による疑似差動型誘導感知デバイスの概略図である。別の実施形態によるインダクタンス感知動作の異なるフェーズを示す一連の図である。別の実施形態によるインダクタンス感知動作の異なるフェーズを示す一連の図である。別の実施形態によるインダクタンス感知動作の異なるフェーズを示す一連の図である。別の実施形態によるインダクタンス感知動作の異なるフェーズを示す一連の図である。別の実施形態によるインダクタンス感知動作の異なるフェーズを示す一連の図である。別の実施形態によるインダクタンス感知動作の異なるフェーズを示す一連の図である。別の実施形態によるインダクタンス感知動作の異なるフェーズを示す一連の図である。別の実施形態によるインダクタンス感知動作の異なるフェーズを示す一連の図である。別の実施形態による疑似差動型インダクタンス感知動作を示すタイミング図である。一実施形態による疑似差動型誘導感知デバイスの概略図である。別の実施形態による疑似差動型インダクタンス感知動作の異なるフェーズを示す一連の図である。別の実施形態による疑似差動型インダクタンス感知動作の異なるフェーズを示す一連の図である。別の実施形態による疑似差動型インダクタンス感知動作の異なるフェーズを示す一連の図である。別の実施形態による疑似差動型インダクタンス感知動作の異なるフェーズを示す一連の図である。一実施形態による疑似差動型インダクタンス感知動作を示すタイミング図である。別の実施形態による疑似差動型誘導感知デバイスの概略図である。さらなる実施形態による疑似差動型誘導感知デバイスの概略図である。別の実施形態による疑似差動型インダクタンス感知動作の異なるフェーズを示す一連の図である。別の実施形態による疑似差動型インダクタンス感知動作の異なるフェーズを示す一連の図である。別の実施形態による疑似差動型インダクタンス感知動作の異なるフェーズを示す一連の図である。別の実施形態による疑似差動型インダクタンス感知動作の異なるフェーズを示す一連の図である。別の実施形態による疑似差動型インダクタンス感知動作の異なるフェーズを示す一連の図である。別の実施形態による疑似差動型インダクタンス感知動作の異なるフェーズを示す一連の図である。別の実施形態による疑似差動型インダクタンス感知動作の異なるフェーズを示す一連の図である。別の実施形態による疑似差動型インダクタンス感知動作の異なるフェーズを示す一連の図である。別の実施形態による誘導感知動作の感知フェーズを示す一連の図である。別の実施形態による誘導感知動作の感知フェーズを示す一連の図である。別の実施形態による誘導感知動作の感知フェーズを示す一連の図である。別の実施形態による誘導感知動作の感知フェーズを示す一連の図である。別の実施形態による誘導感知動作の感知フェーズを示す一連の図である。別の実施形態による誘導感知動作の感知フェーズを示す一連の図である。別の実施形態による誘導感知動作の感知フェーズを示す一連の図である。別の実施形態による誘導感知動作の感知フェーズを示す一連の図である。一実施形態による補償電流を使用する疑似差動型誘導感知デバイスの概略図である。一実施形態によるシステムのブロック図である。別の実施形態によるシステムのブロック図である。一実施形態によるインダクタンス感知方法のフローチャートである。別の実施形態によるインダクタンス感知方法のフローチャートである。別の実施形態によるインダクタンス感知方法のフローチャートである。別の実施形態によるインダクタンス感知方法のフローチャートである。従来のインダクタンスセンサのブロック図である。別の従来のインダクタンスセンサのブロック図である。

実施形態は、センスインダクタンスからフライバック電流を誘導することに基づく誘導感知方法、デバイスおよびシステムを含むことができる。フライバック電流の生成には、一般に、２つのフェーズが含まれる。第１のフェーズでは、インダクタンスが、電圧源に結合されてエネルギーが蓄積される。第２のフェーズでは、インダクタンスが電圧源から切り離され、負荷に結合される。第１のフェーズで蓄積されたエネルギーは、負荷でフライバック電流を生成する起電力（ＥＭＦ）を生成する。蓄積されたエネルギーはインダクタンスに正比例する。

実施形態によれば、誘導感知は、一方向のフライバック電流を生成するシングルエンド型であってもよい。一方向のフライバック電流は、デジタル値にシグマデルタ変調可能な電圧を生成する。

実施形態によれば、誘導感知は、一方向の第１のフライバック電流を生成し、次いで別方向の第２のフライバック電流を生成する疑似差動型であってもよい。第１および第２のフライバック電流は、デジタル値にシグマデルタ変調可能な差動電圧を生成することができる。

実施形態によれば、疑似差動型感知は、４つのフェーズを含むことができる。第１のフェーズでは、センスインダクタンスの励起が可能である。第２のフェーズでは、第１の変調器ノードで第１のフライバック電流が生成可能である。第３のフェーズでは、センスインダクタンスの２度目の励起が可能である。第４のフェーズでは、第２の変調器ノードで第１のフライバック電流の通流方向と逆の通流方向を有する第２のフライバック電流が生成可能である。

実施形態によれば、変調器ノードでのフライバック電流は、感知応答を最適化するために平衡化電流によって平衡化することができる。平衡化電流は、変調器ノードの電圧によって（例えば、フィードバックパスを介して）変調することができる。いくつかの実施形態では、平衡化電流は、スイッチトキャパシタ回路によって生成することができる。そのようなスイッチトキャパシタ回路は、プログラミング可能なキャパシタンスを含むことができる。

実施形態によれば、変調器ノードでのフライバック電流は、逆方向に流れる基準電流によって制御可能である。いくつかの実施形態では、基準電流は、スイッチトキャパシタ回路によって生成可能である。そのようなスイッチトキャパシタ回路は、プログラミング可能なキャパシタンスを含むことができる。

本明細書に記載のさまざまな実施形態では、同様の要素は同じ参照文字によって参照されるが、先頭の桁は図番号に対応する。

図１Ａは、一実施形態による誘導感知デバイス１００Ａのブロック図である。デバイス１００Ａは、アナログフロントエンド（ＡＦＥ）１２１Ａおよびデジタル（例えば、符号化）区分１２３Ａを含むことができる。ＡＦＥ１２１Ａは、フライバック区分１０２Ａおよびシグマデルタ変調器１０５Ａを含むことができ、１つ以上の誘導センサ（１つは１１６Ａとして示されている）に結合可能である。誘導センサ１１６Ａは、センスインダクタンスＬｓを含むことができる。いくつかの実施形態では、誘導センサ１１６Ａは、外部接続部１０７によってデバイス１００Ａに結合可能である。フライバック区分１０２Ａは、センスインダクタンスＬｓを励起電圧に結合し、次いでその後、フライバック電流（Ｉｆｌｙ－ｂａｃｋ）を生成するためにセンスインダクタンスＬｓを変調器ノード１０６Ａに結合させることができる。センス電流Ｉｓｅｎの全部または一部は、変調器ノード１０６Ａ上に電圧（Ｖｍｏｄ）を生成することができる。シグマデルタ変調器１０５Ａは、Ｖｍｏｄからビットストリーム１１２Ａを生成することができる。そのようなビットストリームは、センスインダクタンスＬｓに対応し得る。

ビットストリーム１１２Ａは、デジタル区分１２３Ａによって、インダクタンスを代表するデジタル値（コード１１３）に変換可能である。図示の実施形態では、デジタル区分１２３Ａは、デジタルフィルタ／デシメータ１０９を含むことができ、これは、ノイズを除去し、コード値１１３を生成するために変調器結果をダウンサンプリングすることができる。コード値１１３は、バッファ１１７などに出力および／または格納することができる。

図１Ｂは、別の実施形態による誘導感知デバイス１００Ｂの概略図である。装置１００Ｂは、ＡＦＥ１２１Ｂおよび符号化区分１２３Ｂを含むことができる。ＡＦＥ１２１Ｂは、フライバック区分１０２Ｂ、シグマデルタ変調器１０５Ｂおよび平衡化区分１０４を含むことができる。符号化区分１２３Ｂは、フリップフロップ（ＦＦ）１１０、フィードバックロジック１１４およびデジタルシーケンサ１１５を含むことができる。フライバック区分１０２Ｂは、センサインダクタンスＬｓを励起することができ、これは、フライバック電流Ｉｓｅｎの誘導のためにＬｓ両端の電圧を切り替える。フライバック電流Ｉｓｅｎは、センサインダクタンスＬｓによって変化し得る。フライバック区分１０２Ｂは、アナログスイッチＳＷ０、ＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４を含むことができ、これらは、誘導センサ１１６Ｂ（センサセル１１６Ｂとも称される）に結合可能である。いくつかの実施形態では、そのような接続は、デバイス１００Ｂの外部接続部（例えばＴｘ，Ｒｘ）を介して行うことが可能である。誘導センサ１１６Ｂは、センスインダクタンスＬｓおよびインダクタ抵抗Ｒｓを含むことができる。スイッチＳＷ０は、第１のセンサノード（Ｔｘ）を高電源ノードＶＤＤＡに結合するために信号Ｐｈ０によって制御可能である。スイッチＳＷ１は、第２のセンサノード（Ｒｘ）を低電源ノード（グランド）に結合するために信号Ｐｈ０／Ｐｈ３によって制御可能である。スイッチＳＷ２は、Ｒｘを変調器ノード１０６に結合するために信号Ｐｈ２によって制御可能である。スイッチＳＷ３は、ＲｘをＶＤＤＡに結合するために信号Ｐｈ１によって制御可能である。スイッチＳＷ４は、Ｔｘをグランドに結合するために信号Ｐｈ１／Ｐｈ２／Ｐｈ３によって制御可能である。

平衡化区分１０４は、１つのノード（Ｃａ）を介してキャパシタンス（Ｃｒｅｆ）を充電し、次いで、平衡化電流（Ｉｂａｌ）を誘導するためにノードでの電圧を切り替えることができるスイッチトキャパシタ（ＳＣ）回路であり得る。平衡化区分１０４は、アナログスイッチＳＷ５、ＳＷ６、ＳＷ７およびＳＷ８を含むことができる。平衡化区分１０４は、基準セル１１８を含む（またはそれに結合する）ことができ、基準セル１１８は、可変キャパシタンスＣｒｅｆを含むことができる。基準セル１１８は、ノードＣａおよびＣｂを有することができる。Ｃｒｅｆのキャパシタンス値は、いくつかの実施形態では、デジタル値であってもよい値Ｃｃｏｄｅによって確立することができる。ＳＷ５は、Ｃａを高電源ノードＶＤＤＡに結合するために信号Ｐｈ１＿ｍｏｄによって制御可能である。ＳＷ６は、Ｃｂをグランドに結合するために信号Ｐｈ１＿ｍｏｄ＿ｆｂによって制御可能である。ＳＷ７は、Ｃｂを変調器ノード１０６に結合するために信号Ｐｈ０＿ｍｏｄ＿ｆｂによって制御可能である。ＳＷ８は、Ｃａをグランドに結合するために信号Ｐｈ０＿ｍｏｄによって制御可能である。

シグマデルタ変調器１０５Ｂは、変調器キャパシタンスＣｍｏｄ、スイッチＳＷ９、比較器１０８およびフリップフロップＦＦ１１０を含むことができる。ＳＷ９は、変調器ノード１０６をグランドに結合するために制御可能である。Ｃｍｏｄは、変調器ノード１０６とグランドとの間に結合可能であり、変調器電圧Ｖｍｏｄを生成するために充電および放電可能である。比較器１０８は、変調器ノード１０６に結合された第１の（非反転）入力側と、グランドに結合された第２の（反転）入力側と、を有することができる。

比較器１０８の出力Ｖｏｕｔは、ＦＦ１１０の「Ｄ」入力側に結合可能である。ＦＦ１１０は、クロック信号Ｆｍｏｄによってイネーブル可能である。したがって、ＦＦ１１０の出力側（Ｑ）は、Ｖｍｏｄによって変化するデューティサイクルを有するシグマデルタ変調ビットストリーム１１２Ｂを提供することができる。Ｖｍｏｄは、Ｌｓに従って変化し得るＩｓｅｎに従って変化することができる。このようにして、ビットストリーム１１２Ｂは、Ｌｓを表すことができる。

デジタルシーケンサ１１５は、信号Ｐｈ０、Ｐｈ１、Ｐｈ２、Ｐｈ３およびそれらの組み合わせ（例えば、Ｐｈ１／Ｐｈ２／Ｐｈ３およびＰｈ０／Ｐｈ３）を生成することができる。付加的に、デジタルシーケンサ１１５は、信号Ｐｈ０＿ｍｏｄおよびＰｈ１＿ｍｏｄを生成することができる。図示の実施形態では、そのような信号は、Ｆｍｏｄと同期可能である。フィードバックロジック１１４は、それぞれビットストリーム１１２Ｂおよび信号Ｐｈ０＿ｍｏｄおよびＰｈ１＿ｍｏｄに応じて、非重畳信号Ｐｈ０＿ｍｏｄ＿ｆｂおよびＰｈ１＿ｍｏｄ＿ｆｂを生成することができる。図示の実施形態では、Ｐｈ０＿ｍｏｄ＿ｆｂおよびＰｈ１＿ｍｏｄ＿ｆｂは、Ｆｍｏｄと同期可能であるが、他の実施形態では、そのような信号は異なるタイミングを有することができる。

本明細書の実施形態では、特定の電源電圧（例えばＶＤＤＡ，ＶＤＤＡ／２）によって励起可能なセンサインダクタンスが示されているが、そのような特定の電源電圧は、限定として解釈されるべきではない。実施形態では、センサインダクタンスは、電源電圧から降圧された電圧および／または電源電圧よりも昇圧された電圧を含む（例えばＶｂｅ）、任意の適切な電源電圧によって励起することができる。

開示された実施形態の特徴および利点をより良好に理解するために、以下では誘導感知要素を説明する。

典型的なプリント回路基板（ＰＣＢ）のインダクタは、数十マイクロヘンリーのインダクタンスと数十オームの抵抗とを有することができる。インダクタの時定数は、以下のように与えられる。
τ＝Ｌ_ｓ／ｒ_ｓ
等価回路では、ｒ_ｓ値は、センサインダクタンス抵抗（Ｒｓ）とアナログスイッチ抵抗（Ｒｓｗ）とを含むことができる。典型的には、アナログスイッチ抵抗は、Ｒｓと同一かそれ以上の値であり得る。

図２は、誘導センサ電流パス２１６と同等のものの概略図である。電流パス２１６は、センサインダクタンス（Ｌｓ）、インダクタ抵抗（Ｒｓ）、付加的外部抵抗（Ｒｅｘ）を含むことができる。その結果、誘導センサの時定数は、以下のように与えることができる。
τ＝Ｌ_ｓ／（Ｒ_ｓ＋Ｒ_ｅｘ＋Ｒ_ｓｗ）
センサの飽和電流Ｉｓａｔは、以下のように与えることができる。

実施形態によれば、Ｒｅｘは、センサ飽和電流の低減のために使用可能である。しかしながら、感知パスの全電流ループ抵抗を増加させることは望ましくない。センサインダクタンス（Ｌｓ）が小さく、ループ抵抗（Ｒｓ＋Ｒｓｗ＋Ｒｅｘ）が大きい場合、時定数は、システムクロック周波数よりも低くなる可能性がある。これは、変換器動作周期を制限する可能性がある。

実施形態によれば、Ｒｅｘをインダクタの励起動作に有利に含ませ、それによってＩｓａｔを低減し、それに対してＲｅｘを感知動作から排除し、それによってセンスインダクタンスの好適に低い時定数を提供するために、３点接続型センサが使用可能である。

図３は、一実施形態による、３点接続型センサ３１９の概略図である。図３は、誘導センサ３１６と、感知デバイス３００と、を示しており、この感知デバイス３００は、いくつかの実施形態では集積回路（ＩＣ）デバイスであってもよい。誘導センサ３１６は、デバイス３００の第１の接続部３０７－０に結合された第１の端子（Ａ）を有することができる。第２の端子（Ｂ）は、第２の接続部３０７－１と第３の接続部３０７－２とに結合可能である。第３の接続部３０７－２への接続は、抵抗Ｒｅｘを含むことができ、これにより、第２の接続部３０２－１への抵抗よりも高い抵抗パスを形成することができる。

デバイス３００は、感知パスアナログスイッチＳＷ２（これは、抵抗Ｒｓｗを導入することができる）と、励起パスアナログスイッチＳＷ１とを含むことができる。典型的には、プルアップまたはプルダウンスイッチ（すなわち、ＳＷ１）は、アナログＭＵＸスイッチ（すなわち、ＳＷ２）よりも低い抵抗を有することができる。励起動作では、（センサ端子Ａは励起電圧に結合可能にし）センサ端子Ｂをグランドに結合するために、ＳＷ１を有効にし、ＳＷ２を無効にすることができる。その結果、Ｒｅｘは、結果として生じるＩｓａｔ値に影響を与えることができる。対照的に、フライバック電流が誘導される感知動作では、ＳＷ１を無効にし、ＳＷ２を有効にすることができる。その結果、フライバック電流（ＳＷ２を流れる）は、Ｒｅｘの影響を受けず、電流ループの抵抗が低くなり、ひいては時定数τが有利により小さくなる。

図４Ａ～図４Ｄは、図１Ｂに示されるものを含む、実施形態による誘導感知のための感知フェーズを示す一連の図である。実施形態によれば、誘導感知は、変調器キャパシタンスでの電圧を変化させるためにフライバック電流を生成するための誘導センサ端子へのスイッチング構成を含むことができる、複数のフェーズを含むことができる。図４Ａ～図４Ｄは、誘導センサ４１６の端子（ＡおよびＢ）への接続部を有することができるフライバック区分４０２を示す。誘導センサ４１６は、インダクタンスＬｓおよび抵抗Ｒｓを有することができる。

図４Ａは、第１のフェーズ（Ｐｈ０）を示しており、これは、励起フェーズであり得る。Ｐｈ０では、１つ以上のスイッチ（例えばＳＷ０およびＳＷ１）の操作によって、端子Ａが、図示の実施形態では高電源ノードＶＤＤＡであり得る励起電圧に結合可能である。同時に、端子Ｂは低電源ノード（グランド）に結合可能である。センサ４１６両端の電圧（Ｖｓｅｎ）は、インダクタＬｓを励起することができる。

図４Ｂは、第２フェーズ（Ｐｈ１）を示しており、これは、任意のエネルギー回復フェーズであり得る。Ｐｈ１では、スイッチ（例えばＳＷ３およびＳＷ４）の操作により、端子Ａが低電源ノードに結合可能であり、それに対して、端子Ｂは高電源ノード（この場合はＶＤＤＡ）に結合可能である。Ｐｈ１は、必要に応じて、Ｌｓからの後続のフライバック電流を低減するために使用することができる。Ｐｈ１が省略された場合、感知動作は、第１のフェーズ（Ｐｈ０）から第３のフェーズ（Ｐｈ２）へ進むことができる。

図４Ｃは、第３のフェーズ（Ｐｈ２）を示しており、これは、電荷蓄積フェーズであり得る。Ｐｈ２では、スイッチ（例えばＳＷ２およびＳＷ４）の操作により、端子Ｂが変調器キャパシタンス（Ｃｍｏｄ）に結合可能であり、この端子Ｂは、図示の実施形態では低電源ノードであるＬｓからのフライバック電流を誘導することができる電位に結合可能である。フライバック電流（Ｉｓｅｎ）のために、電荷をＣｍｏｄ上に蓄積することができる。結果として生じるＣｍｏｄ上の電圧は、Ｌｓを決定するために変調可能である。Ｐｈ２の持続時間は、感知信号対雑音比（ＳＮＲ）を制御することができる。

図４Ｄは、第４のフェーズ（Ｐｈ３）を示しており、これは、任意のアイドルフェーズであり得る。Ｐｈ３では、スイッチ（例えば、ＳＷ１およびＳＷ４）の操作により、端子ＡおよびＢの両方が低電源ノードに結合可能である。Ｐｈ３では、Ｌｓに残っているエネルギーを放電することができる。したがって、Ｐｈ３は、感知周波数の制御のために使用可能であり、消費電力および変調器ノードの平衡状態（すなわち、Ｃｍｏｄ）に影響を与えることができる。Ｐｈ３の後、感知動作はＰｈ０に戻ることができ、シーケンスを繰り返すことができる。Ｐｈ３が省略された場合、感知動作は、シーケンスを繰り返すためにＰｈ２からＰｈ０に進むことができる。

さまざまな感知フェーズは、Ｃｍｏｄ上に電圧を生成することができ、この電圧は、感知インダクタンス値に到達するためにサンプリング可能であるビットストリームの生成のためにシグマデルタ変調可能である。

図５を参照すると、図１Ｂに示されたデバイス１００Ｂの動作についてのタイミング図が示されている。このタイミング図は、変調クロックＦｍｏｄ、さまざまな感知フェーズＰｈ０，Ｐｈ１，Ｐｈ２，Ｐｈ３、結果として生じるビットストリーム（Ｂｉｔｓｔｒｅａｍ）、フィードバック信号Ｐｈ０＿ｍｏｄ＿ｆｂ，Ｐｈ１＿ｍｏｄ＿ｆｂ、インダクタ電圧ＶＬｓ、インダクタ電流ＩＬｓ、結果として生じるセンス電流Ｉｓｅｎ、変調電圧Ｖｍｏｄおよび平衡化電流Ｉｂａｌを示している。

時点ｔ０では、Ｐｈ０を開始することができる。ＳＷ０およびＳＷ１は、センサインダクタンス（Ｌｓ）の両端をＶＤＤＡの電位におき、それによってＬｓを励起するために、閉じることができる。

時点ｔ１では、Ｐｈ０を終了し、Ｐｈ１を開始することができる。ＳＷ０およびＳＷ１は、開くことができ、それに対して、ＳＷ３はノードｒ／ｘをＶＤＤＡに結合し、ＳＷ４はノードＲｘをグランドに結合する。Ｌｓの両端の電圧は切り替えることができ、Ｌｓは、非励起状態を開始することができる。

時点ｔ２では、Ｐｈ１を終了し、Ｐｈ２を開始することができる。ＳＷ３は開くことができ、ＳＷ２はノードＲｘを変調器ノード１０６に結合することができる。その結果、フライバック電流がＬｓによって生成可能である。このフライバックセンス電流は、変調器電圧Ｖｍｏｄを生成するために、ＳＷ２の操作によって変調器ノード１０６に流すことができる。図示の実施形態では、Ｉｓｅｎは、変調器ノード１０６に対するソース電流であり得る。

Ｐｈ２期間中に発生する時点ｔ３では、Ｖｍｏｄのために、比較器１０８の出力Ｖｏｕｔをハイレベルに駆動可能である。これは、出力側Ｑ（すなわち、ビットストリーム１１２Ｂ）をハイレベルに駆動するために、ＦＦ１１０をトリガすることができる。ハイレベルのビットストリーム１１２Ｂは、フィードバックロジック１１４によって受信可能である。それに応じて、フィードバックロジック１１４は、パルスＰｈ０＿ｍｏｄ＿ｆｂを生成することができ、これはパルスＰｈ１＿ｍｏｄ＿ｆｂによって追従される。パルスＰｈ０＿ｍｏｄ＿ｆｂは、Ｃｒｅｆのスイッチトキャパシタ動作により、結果として平衡化電流Ｉｂａｌをもたらすことができる。図示のように、Ｉｂａｌは変調器ノード１０６からのシンク電流であり得るため、これはＶｍｏｄを低減することができる。その後、Ｃｒｅｆは、スイッチＳＷ５およびＳＷ６の操作によって充電可能である。ビットストリーム１１２Ｂがハイレベルのままであれば、電流Ｉｂａｌを生成し続けることができる。

時点ｔ４では、Ｐｈ２を終了し、Ｐｈ３を開始することができる。ＳＷ２は、フライバック電流Ｉｓｅｎによる変調器ノード１０６の何らかの充電を終了するために開くことができる。ＳＷ４およびＳＷ１の操作により、誘導センサ１１６ＢのノードＴｘおよびＲｘの両方がグランドに結合可能である。図示の実施形態では、Ｖｍｏｄは、ビットストリームをハイレベルに駆動し続け、したがって、Ｐｈ０＿ｍｏｄ＿ｆｂおよびＰｈ１＿ｍｏｄ＿ｆｂは、Ｖｍｏｄをゼロボルトに向かって駆動し続ける電流Ｉｂａｌの生成のために継続することができる。

時点ｔ５では、後続のＰｈ０を開始し、検出プロセスを繰り返すことができる。

波形５３１は、信号Ｐｈ０＿ｍｏｄおよびＰｈ１＿ｍｏｄに関連して、信号Ｐｈ０＿ｍｏｄ＿ｆｂおよびＰｈ１＿ｍｏｄ＿ｆｂがどのように生成され得るかを示すものである。そのような波形は、例として提供されるものであり、限定として解釈されるべきではない。さらに、本明細書で述べたように、図５はＦｍｏｄと同期したパルスＰｈ０＿ｍｏｄ＿ｆｂおよびＰｈ１＿ｍｏｄ＿ｆｂを示しているが、そのようなタイミングも限定として解釈されるべきではない。

実施形態によるインダクタンス感知動作では、変調器キャパシタンス（Ｃｍｏｄ）によって蓄積された総電荷は、以下の式によって計算可能である。

ここで、Ｔｐｈ２は、電荷蓄積周期Ｐｈ２の持続時間である。上記の式では、以下のことが前提とされている。すなわち、センサの全抵抗値がセンサの励起フェーズでは変化しないこと、Ｐｈ１フェーズが含まれないこと、Ｃｍｏｄキャパシタンス値が電荷転送周期（例えばＰｈ２）中の電圧降下が無視できるほど高いこと、ならびにセンサキャパシタンス（例えば図２６のＣｉ）が感知に影響しないことである。

図１Ｂおよび図５と同様の実施形態については、平衡化プロセス（例えば平衡化電流の生成）は、Ｖｍｏｄ電圧がセンサインダクタンスフライバック電流によって生成された後に、ゼロに戻されるように設計可能である。平衡化プロセスは、電荷蓄積（すなわち、サンプリング）周期中に動作することができる。Ｃｍｏｄに蓄積された電荷は、スイッチトキャパシタ電流Ｉｂａｌによって平衡化可能である。平衡化条件は、以下のように与えることができる。
Ｑ_{ｐｈ２＿ｍａｘ}＜Ｖ_ＤＤＡ・Ｃ_ｒｅｆ・Ｎ_{ｂ＿ｍｉｎ}
Ｑ_{ｐｈ２＿ｍａｘ}は、センサの励起サイクル（例えばＰｈ２）で生成可能な最大電荷であり得る。Ｎｂ＿ｍｉｎは、平衡状態に達するために必要なＦｍｏｄサイクルの最小量であり得る。したがって、Ｎｂ＿ｍｉｎの値は、最大のセンサ励起周波数Ｆ_{ｓ＿ｍａｘ}を定義することができる。この周波数は、以下の式によって計算される。
Ｆ_{ｓ＿ｍａｘ}＝Ｆ_ｍｏｄ／Ｎ_{ｂ＿ｍｉｎ}
Ｐｈ３周期では、Ｐｈ２周期の後、センサインダクタンスの両端子がグランドに結合可能である。平衡化周期持続時間がセンサ励起フェーズ持続時間よりも長い場合、すなわち、
１／Ｆ_ｓ＞Ｔ_ｐｈ０＋Ｔ_ｐｈ１＋Ｔ_ｐｈ２＋Ｔ_ｐｈ３
ならば、インダクタンス－コード伝達関数は、以下のように与えることができる。

上記の関数は、実施形態によるフライバック感知アプローチのさまざまな利点、すなわち、変換結果、デジタルコード（ＤＣ）が、センサインダクタンス（Ｌｓ）に比例し、変換結果は、サンプリング周期（Ｔｐｈ２）に時間依存することを実証していることに留意されたい。また、センサ抵抗値（ＲｓはＲｉに含まれる）とＣｒｅｆとが、電源電圧ＶＤＤＡに依存しないことにも留意されたい。

上記の変換はＬｓに関して非線形性であるように見えるが、この非線形性は、典型的な感知動作に大きな影響を与えない。多くの用途では、センスインダクタンスの変化は、比較的狭い範囲にある。例えば、多くのインダクタンス感知動作は、２０％未満（例えば、＋－１０％）のインダクタンス変化を検出する。このインダクタンス変化範囲では、非線形性はほとんど影響を与えない。例えば、Ｐｈ２周期持続時間が、時定数の約３倍である場合、近似式は以下のようになる。

この伝達関数は、インダクタンスＬｓに関して線形である。このようにして、実施形態によるフライバック誘導感知デバイスは、インダクタンス変化に比例して変化するコード値を生成することができる。これは、従来のアプローチとはまったく対照的である。

実施形態は、ゼロボルトレベル付近でインダクタンス関連の電圧（Ｖｍｏｄ）を変調しようとすることができるが、他の実施形態では、他の電圧レベル付近で変調電圧を生成することができる。図６は、そのような実施形態を示している。

図６は、別の実施形態によるインダクタンス感知デバイス６００を示している。インダクタンス感知デバイス６００は、図１Ｂのものと同様の要素を含むことができ、これは同様に動作させることができる。

図６の実施形態は、変調器ノード６０６が、フライバック電流によってＶＤＤＡよりも低いＶｍｏｄ電圧が生成された後、ＶＤＤＡに戻って駆動することができ、さらにフライバック区分１０６は、変調器ノードからフライバックセンス電流（Ｉｓｅｎ）を引き出す（すなわち、シンクする）ことができ、ＳＷ９は、変調器ノード６０６をＶＤＤＡに結合することができ、比較器６０８の非反転入力はＶＤＤＡに結合可能であるという点で図１Ｂとは異なる。それに応じて、平衡化区分６０４は、変調器ノード６０６へのソース電流である平衡化電流（Ｉｂａｌ）を生成することができる。

図７Ａ～図７Ｄは、図６に示されるものを含む、他の実施形態による誘導感知のための感知フェーズを示す一連の図である。

図７Ａは、励起フェーズＰｈ０を示している。１つ以上のスイッチ（例えばＳＷ３およびＳＷ４）の操作により、端子Ｂが励起電圧ＶＤＤＡに結合可能である。同時に、端子Ａはグランドに結合可能である。

図７Ｂは、任意のエネルギー回復フェーズ（Ｐｈ１）を示している。スイッチ（例えばＳＷ０およびＳＷ１）の操作により、端子ＡがＶＤＤＡに結合可能であり、端子Ｂはグランドに結合可能である。

図７Ｃは、電荷蓄積フェーズＰｈ２を示している。スイッチ（例えばＳＷ０およびＳＷ２）の操作により、端子Ｂは、フライバック電流の生成のために変調器キャパシタンス（Ｃｍｏｄ）に結合可能である。フライバック電流（Ｉｓｅｎ）のために、電荷は、Ｃｍｏｄにおいて放電可能である。結果として生じるＣｍｏｄ上の電圧は、Ｌｓを決定するために変調可能である。

図７Ｄは、任意のアイドルフェーズＰｈ３を示している。スイッチ（例えばＳＷ０およびＳＷ３）の操作により、端子ＡおよびＢはＶＤＤに結合可能である。

図１Ｂおよび図６の実施形態は、平衡化区分（例えば１０４，６０４）の動作により、スイッチトキャパシタ平衡化電流（Ｉｂａｌ）を生成することができる。平衡化区分には、４つのアナログスイッチと調整可能なキャパシタンスＣｒｅｆとを含めることができる。キャパシタンスＣｒｅｆは、デジタルコードＣｃｏｄｅで設定可能である。ノードＣａおよびＣｂを電源ノード（例えばＳＷ５，ＳＷ６，ＳＷ８）に結合するスイッチは、オープンドレインのプルアップ／プルダウンドライバであり得る。ノードＣｂを変調器ノード（例えば１０６，６０６）に結合するスイッチは、低いスイッチング注入電流を有するアナログスイッチであり得る。デュアルフェーズの非重畳信号（Ｐｈ０＿ｍｏｄ＿ｆｂ，Ｐｈ１＿ｍｏｄ＿ｆｂ）は、Ｉｂａｌを制御することができる。いくつかの実施形態では、Ｆｍｏｄ変調器のクロック周波数は、このシーケンスを定義することができる。さらに、このシーケンスは、変換器出力ビットストリーム信号（例えば１１２Ｂ，６１２）によって変調される。平衡化区分（例えば１０６，６０６）によって生成される平均電流は、以下の式によって与えられ得る。
Ｉ_ｂａｌ＝±Ｃ_ｒｅｆ・Ｖ_ｄｄａ・ｆ_ｍｏｄ・ＤＣ
ここで、ＤＣはビットストリーム信号の平均デューティサイクルである。

上記の式は、変調器のキャパシタンス（Ｃｍｏｄ）が十分に高く、電荷移動周期中の電圧降下が十分に無視できることを前提としている。変調器電圧（Ｖｍｏｄ）が、比較器の閾値電圧（例えば、図１Ｂのグランドまたは図６のＶＤＤＡ）にある場合、インダクタンス変換デバイス１００Ｂ／６００は、平衡化された動作点にあると見なすことができる。

一部のセンサ範囲および感度では、変調器出力（ビットストリーム）に応じて生成される平衡化電流（Ｉｂａｌ）が、所期の応答を提供することができる。ただし、一部のセンサ範囲および／または感度については、変調器ノードでのフライバック電流（Ｉｓｅｎ）を平衡化する付加的電流を生成することが望ましい場合もある。図８および図９は、そのような実施形態の概略図である。

図８は、別の実施形態によるインダクタンス感知デバイス８００を示している。感知デバイス８００は、図１Ｂのものと同様の要素を含むことができ、これは同様に動作させることができる。これは、値Ｃｃｏｄｅによって設定可能である基準キャパシタンスＣｒｅｆを有する平衡化区分８０４を含む。図８の実施形態は、付加的な補償区分８１７を含めることができ、補償電流Ｉｃｏｍｐを生成することができ、変調器ノード８０６における平衡状態の維持を支援するために使用可能であるという点で図１Ｂとは異なる。

補償区分８１７は、平衡化区分８０４と同じ一般的な形態をとることができ、アナログスイッチＳＷ１２～ＳＷ１５を含むことができる。補償区分８１７は、ノードＣｃおよびＣｄに可変キャパシタンスＣｃｏｍｐを含むことができる（または結合可能である）。Ｃｃｏｍｐの値は、Ｃｃｏｄｅｒ値を用いて確立可能である（ここで、Ｃｃｏｄｅｒは、平衡化区分８０４で使用されるＣｃｏｄｅとは異なる）。ＳＷ１２は、ＣｃをＶＤＤＡに結合するための信号Ｐｈ１＿ｍｏｄによって制御可能である。ＳＷ１３は、Ｃｃをグランドに結合するために信号Ｐｈ０＿ｍｏｄによって制御可能である。ＳＷ１４は、Ｃｄをグランドに結合するために信号Ｐｈ１＿ｍｏｄによって制御可能あり、ＳＷ１５は、Ｃｄを変調器ノード８０６に結合するために信号Ｐｈ０＿ｍｏｄによって制御可能である。

補償区分８１７は、平衡化区分（例えば１０４，６０４）と同じ一般的なやり方で動作させることができる。ただし、電流の生成は、ビットストリーム８１２によって変調されない。平衡化された回路図を生成する平均電流は、以下の式で計算される。
Ｉ_ｃｏｍｐ＝±Ｃ_ｃｏｍｐ・Ｖ_ｄｄａ・ｆ_ｍｏｄ
この実施形態では、Ｉｃｏｍｐの生成のためにＦｍｏｄクロック周波数（ｆ_ｍｏｄとして示される）が使用されるが、そのような配置構成は限定ではないことを理解されたい。任意の適切なスイッチトキャパシタタイミングは、キャパシタンスＣｃｏｍｐ、所期のＩｃｏｍｐおよび所期の過渡応答に基づいて使用可能である。

図９は、別の実施形態による感知デバイス９００を示している。この感知デバイス９００は、図６のものと同様の要素を含むことができ、これは同様に動作させることができる。図９の実施形態は、補償電流Ｉｍｏｐを生成する補償区分９１７を含むことができるという点で図６とは異なる。補償回路９１４は、図８と同じ一般的なやり方で動作させることができる。生成されたスイッチトキャパシタ基準電流Ｉｃｏｍｐは、シンクＩｓｅｎ電流に対抗するために変調器ノード９０６に供給することができる。

図１Ｂ、図６、図８および図９に示されるような実施形態は、シングルエンド型構成を有し、静的基準電圧（例えばＶＤＤＡ，グランド）から変化することができる変調器電圧Ｖｍｏｄを生成する。しかしながら、代替的な実施形態は、疑似差動型感知を含むことができる。いくつかの実施形態による疑似差動型インダクタンス－コード変換器は、上記のような２つのシングルエンド型構成の組み合わせとして概念化可能である。疑似差動型インダクタンス感知は、Ｐｈ０～Ｐｈ７の８つの動作フェーズを含めることができる。Ｐｈ０およびＰｈ４は、インダクタエネルギー蓄積周期であり得る。Ｐｈ１およびＰｈ５は、任意のインダクタエネルギー回復周期であり得る。Ｐｈ２およびＰｈ６は、変調器ノード電荷蓄積周期であり得る。Ｐｈ３およびＰｈ７は、任意のアイドル周期であり得る。

図１０Ａは、一実施形態による疑似差動型感知を利用する誘導感知デバイス１０００Ａの概略図である。デバイス１０００Ａは、フライバック区分１００２、平衡化区分１００４Ａ、変調器区分１００５、デジタルシーケンサ１０１５およびフィードバックロジック１０１４を含む、図１Ｂのものと同様の区分を含むことができる。

フライバック区分１００２は、センサセル１０１６の端子Ｒｘをそれぞれ変調器ノード１００６Ａおよび１００６Ｂにそれぞれ結合可能なスイッチＳＷ２ＡおよびＳＷ２Ｂを含むことができるという点で図１Ｂのものとは異なることができる。さらに、フライバック区分１００２は、上記で述べたように、８つのフェーズの誘導感知動作に従って動作することができる。スイッチＳＷ０は、第１のセンサノードＴｘをＶＤＤＡに結合するために信号Ｐｈ０／Ｐｈ５／Ｐｈ６／Ｐｈ７によって制御可能である。スイッチＳＷ１は、センサノードＲｘをグランドに結合するために信号Ｐｈ０／Ｐｈ３／Ｐｈ５によって制御可能である。スイッチＳＷ３は、ＲｘをＶＤＤＡに結合するために信号Ｐｈ１／Ｐｈ４／Ｐｈ７によって制御可能である。スイッチＳＷ４は、Ｔｘをグランドに結合するために信号Ｐｈ１／Ｐｈ２／Ｐｈ３／Ｐｈ４によって制御可能である。ＳＷ２Ａは、Ｒｘを変調器ノード１００６Ａに結合するために信号Ｐｈ２によって制御可能である。ＳＷ２Ｂは、Ｒｘを変調器ノード１００６Ｂに結合するために信号Ｐｈ６によって制御可能である。

平衡化区分１００４Ａは、アナログスイッチＳＷ５、ＳＷ７Ａ、ＳＷ７ＢおよびＳＷ８を含むことができるという点で図１Ｂのものとは異なることができる。ＳＷ５は、ＣａをＶＤＤＡに結合するために信号Ｐｈ１＿ｍｏｄによって制御可能である。ＳＷ８は、Ｃａをグランドに結合するために信号Ｐｈ０＿ｍｏｄによって制御可能である。ＳＷ７Ａは、Ｃｂを変調器ノード１００６Ａに結合するために信号Ｐｈ０＿ｍｏｄ＿ｆｂによって制御可能である。ＳＷ７Ｂは、Ｃｂを変調器ノード１００６Ｂに結合するために信号Ｐｈ１＿ｍｏｄ＿ｆｂによって制御可能である。平衡化区分１００４Ａは、感知動作のＰｈ２において変調器ノード１００６Ａから電流をシンクする第１の平衡化電流Ｉｂａｌ＿ｓｎを生成することができ、さらに感知動作のＰｈ６において変調器ノード１００６Ｂに電流を供給する第２の平衡化電流Ｉｂａｌ＿ｓｃを生成することができる。上記の実施形態のように、そのような平衡化電流（Ｉｂａｌ＿ｓｎ，Ｉｂａｌ＿ｓｃ）は、変調器出力ビットストリーム１０１２に依存している。

変調器区分１００５は、第１の変調器ノード１００６Ａが比較器１００８の非反転入力に結合可能であり、それに対して、第２の変調器ノード１００６Ｂは比較器１００８の反転入力に結合可能であるという点で図１Ｂのものとは異なることができる。変調器ノード１００６Ａは、第１の変調器キャパシタンスＣｍｏｄＡを有することができる。変調器ノード１００６Ｂは、第２の変調器キャパシタンスＣｍｏｄＢを有することができる。

デジタルシーケンサ１０１５は、８相感知シーケンスに従ってデバイス１０００を制御するためのさまざまな信号を生成することができる。フィードバックロジック１０１４は、本明細書に記載されているようなフィードバック信号Ｐｈ０＿ｍｏｄ＿ｆｂおよびＰｈ１＿ｍｏｄ＿ｆｂならびに同等のものを生成することができる。

動作中、疑似差動型誘導感知デバイス１０００は、比較器１００８の入力におけるコモンモード電圧をＶＤＤＡ／２に維持しようとすることができる。したがって、実施形態は、比較器１００８への入力をＶＤＤＡ／２にプリチャージする初期化および／または等化回路を含むことができる。平衡化区分１００４は、変調器入力ＶｍｏｄＡとＶｍｏｄＢとの間の差動電圧をゼロボルトに維持するように設計可能である。

図１０Ｂは、別の実施形態による疑似差動型感知を利用する誘導感知デバイス１０００Ｂの概略図である。デバイス１０００Ｂは、図１０Ａのものと同様の要素を含むことができ、そのような要素は、同じ一般的なやり方で動作させることができる。

図１０Ｂは、平衡化区分１００４Ｂが平衡化電流を生成するために電流デジタル－アナログ変換器（ｉＤＡＣ）１０２７ｓｃおよび１０２７ｓｎを利用することができるという点で、図１０Ａのものとは異なることができる。ｉＤＡＣ１０２７ｓｃ／ｓｎは、それぞれＤＡＣコードＩｃｏｄｅ＿ｓｃおよびＩｃｏｄｅ＿ｓｎに基づいて電流を供給するためにプログラミング可能である。図示の実施形態では、タイミング信号Ｐｈ０＿ｍｏｄ＿ｆｂの動作により、ｉＤＡＣ１０２７ｓｎは、変調器ノード１００６Ａからの平衡化電流Ｉｂａｌ＿ｓｎをシンクするためにＳＷ７Ａによって変調器ノード１００６Ａに結合可能である。タイミング信号Ｐｈ１＿ｍｏｄ＿ｆｂの動作により、ｉＤＡＣ１０２７ｓｃは、変調器ノード１００６Ｂへ平衡化電流Ｉｂａｌ＿ｓｃを供給するためにＳＷ７Ｂによって変調器ノード１００６Ｂに結合可能である。

本明細書に開示される任意の実施形態においては、平衡化電流および／または基準電流を生成するためにスイッチトキャパシタ回路の代わりにｉＤＡＣが使用可能であることも理解されたい。

図１１Ａ～図１１Ｈは、図１０Ａおよび図１０Ｂに示されるものを含む、疑似差動型の実施形態による誘導感知のための感知フェーズを示す一連の図である。

図１１Ａは、第１のフェーズ（Ｐｈ０）を示しており、これは第１の励起フェーズであり得る。Ｐｈ０では、１つ以上のスイッチ（例えばＳＷ０，ＳＷ１）の操作により、端子ＡがＶＤＤＡに結合可能である。同時に、端子Ｂはグランドに結合可能である。

図１１Ｂは、第２のフェーズ（Ｐｈ１）を示しており、これは任意のエネルギー回復フェーズであり得る。Ｐｈ１では、スイッチ（例えばＳＷ３およびＳＷ４）の操作により、端子Ａがグランドに結合可能であり、端子ＢはＶＤＤＡに結合可能である。

図１１Ｃは、第３のフェーズ（Ｐｈ２）を示しており、これは第１の電荷蓄積フェーズであり得る。Ｐｈ２では、Ｌｓからのフライバック電流の誘導のために、スイッチ（例えばＳＷ２Ａ，ＳＷ４）の操作により、端子Ｂが第１の変調器キャパシタンス（ＣｍｏｄＡ）に結合可能であり、端子Ａはグランドに結合可能である。フライバック電流（Ｉｓｅｎ＿ｓｃ）のために、電荷をＣｍｏｄＡ上に蓄積することができる。

図１１Ｄは、第４のフェーズ（Ｐｈ３）を示しており、これは任意のアイドルフェーズであり得る。Ｐｈ３では、スイッチ（例えばＳＷ１およびＳＷ４）の操作により、端子ＡおよびＢがグランドに接続可能である。

図１１Ｅは、第５のフェーズ（Ｐｈ４）を示しており、これは第２の励起フェーズであり得る。Ｐｈ４では、Ｌｓの励起のために１つまたはそれ以上のスイッチ（例えばＳＷ３，ＳＷ４）の操作により、端子ＢがＶＤＤＡに結合可能であり、端子Ａはグランドに結合可能である。

図１１Ｆは、第６のフェーズ（Ｐｈ５）を示しており、これは任意のエネルギー回復フェーズであり得る。Ｐｈ５では、スイッチ（例えばＳＷ０，ＳＷ１など）の操作により、端子ＡがＶＤＤＡに結合可能であり、端子Ｂはグランドに結合可能である。

図１１Ｇは、第７のフェーズ（Ｐｈ６）を示しており、これは第２の電荷蓄積フェーズであり得る。Ｐｈ６では、Ｌｓからのフライバック電流の誘導のために、スイッチ（例えばＳＷ０，ＳＷ２Ｂ）の操作により、端子Ｂが第２の変調器キャパシタンス（ＣｍｏｄＢ）に結合可能であり、端子ＡはＶＤＤＡに結合可能である。フライバック電流（Ｉｓｅｎ＿ｓｎ）のために、電流がＣｍｏｄＢから引き出し可能である。

図１１Ｈは、第８のフェーズ（Ｐｈ７）を示しており、これは任意のアイドルフェーズであり得る。Ｐｈ７では、スイッチ（例えばＳＷ０，ＳＷ３）の操作により、端子ＡおよびＢがＶＤＤＡに結合可能である。

図１２を参照すると、図１０Ａ／図１０Ｂに示されたものと同様のデバイスの動作についてのタイミング図が示されている。このタイミング図は、さまざまな感知フェーズＰｈ０，Ｐｈ２，Ｐｈ３，Ｐｈ４，Ｐｈ６，Ｐｈ７、インダクタ電圧ＶＬ、インダクタ電流ＩＬ、第１の変調器ノードで結果として生じる第１のフライバック電流Ｉｓｅｎ＿ｓｃ、第２の変調器ノードで結果として生じる第２のフライバック電流Ｉｓｅｎ＿ｓｎ、第１および第２の変調器ノードの両端の差動電圧、および結果として生じるビットストリームを示している。図１２は、任意のエネルギー回復フェーズＰｈ１およびＰｈ５を含まない動作を示していることに留意されたい。

これらのさまざまなフェーズは、図１１Ａ～図１１Ｈから理解される。

図１０Ａ／図１０Ｂのような実施形態では、変調器キャパシタンスＣｍｏｄＡおよびＣｍｏｄＢ上に蓄積された電荷は、平衡化区分（例えば１００４Ａ／１００４Ｂ）のスイッチキャパシタＣｒｅｆによって生成された電荷によって平衡化可能である。平衡化条件は、以下の式によって与えられ得る。
Ｑ_{ｐｈ２＿ｍａｘ}＋Ｑ_{ｐｈ６＿ｍａｘ}＜２・Ｖ_ＤＤＡ・Ｃ_ｒｅｆ・Ｎ_{ｂ＿ｍｉｎ}
Ｑ_{ｐｈ２＿ｍａｘ}は、感知サイクルＰｈ２で生成可能な最大電荷である。Ｑ_{ｐｈ６＿ｍａｘ}は、感知サイクルＰｈ６で生成可能な最大電荷である。Ｎ_{ｂ＿ｍｉｎ}は、平衡化の達成のために必要なＦｍｏｄサイクルの最小量であり得る。シングルエンド型構成と疑似差動型構成との間の違いは、Ｑｐｈ２およびＱｐｈ６の値から理解することができる。平衡化電流（Ｉｂａｌ）によって引き起こされる整定動作が変調ノードをＶＤＤＡ／２から離すように駆動するため、これらのフェーズ中にＩｓｅｎ電流の極性が変化する。特に、Ｐｈ２では、整定プロセスによってＶｍｏｄＡ電圧がグランドに向かう低下傾向の可能性がある。Ｐｈ６では、整定プロセスによってＶｍｏｄＢがＶＤＤＡに向かって駆動される傾向があり得る。これは、Ｑｐｈ２およびＱｐｈ６が、Ｐｈ２およびＰｈ６の周期中に交番し得ることを意味する。この特性は、以下の式、

によって与えられ得るインダクタンス－コード伝達関数によって理解されるように、Ｐｈ２およびＰｈ６の周期持続時間を制限することができる。

図１３は、別の実施形態による誘導感知デバイス１３００の概略図である。感知デバイス１３００は、容量性分圧器１３２０の使用により、上記のフェーズ持続時間の制限なしで差動感知を採用することができる。感知デバイス１３００は、図１０Ａのものと同様の要素を含むことができ、そのような要素は、同じ一般的なやり方で動作させることができる。

感知デバイス１３００は、フライバック区分１３０２が、スイッチＳＷ０およびＳＷ４の代わりにキャパシタンス分圧器１３２０を含むことができるという点で図１０Ａに示されているものとは異なることができる。キャパシタンス分圧器１３２０は、ＶＤＤＡとノードＴｘとの間に直列に配置された分圧器キャパシタンスＣｄ１および分圧器抵抗Ｒｄ１を含むことができ、ノードＴｘとグランドとの間に直列に配置された分圧器キャパシタンスＣｄ２および分圧器抵抗Ｒｄ２を含むことができる。

図１４Ａ～図１４Ｄは、図１３Ａに示されるものを含む、疑似差動型の実施形態による誘導感知のための感知フェーズを示す一連の図である。分圧器の動作により、センサノード端子ＡがＶＤＤＡとグランド（この場合はＶＤＤＡ／２）との間の電圧に維持可能である。

図１４Ａは、第１のフェーズ（Ｐｈ０）を示しており、これは第１の励起フェーズであり得る。Ｐｈ０では、センサインダクタンスＬｓを励起するために、１つ以上のスイッチ（例えばＳＷ１）の操作により、端子Ｂがグランドに結合可能であり、それに対して端子ＡはＶＤＤＡ／２に結合される。

図１４Ｂは、第２のフェーズ（Ｐｈ１）を示しており、これは第１の電荷蓄積フェーズであり得る。Ｐｈ１では、スイッチ（例えばＳＷ２Ａ）の操作により、端子Ｂが第１の変調器キャパシタンス（ＣｍｏｄＡ）に結合可能であり、それに対して端子ＡはＶＤＤＡ／２のままである。これにより、Ｌｓによって第１のフライバック電流を誘導することができる。フライバック電流（Ｉｓｅｎ＿ｓｃ）のために、電荷をＣｍｏｄＡ上に蓄積することができる。

図１４Ｃは、第３のフェーズ（Ｐｈ２）を示しており、これは、第２の励起フェーズであり得る。Ｐｈ０では、１つ以上のスイッチ（例えばＳＷ３）の操作により、端子ＢがＶＤＤＡに結合可能であり、それに対して端子ＡはＶＤＤＡ／２のままである。これにより、センサインダクタンスＬｓを励起することができる。

図１４Ｄは、第４のフェーズ（Ｐｈ３）を示しており、これは第２の電荷蓄積フェーズであり得る。Ｐｈ３では、スイッチ（例えばＳＷ２Ｂ）の操作により、端子Ｂが第２の変調器キャパシタンス（ＣｍｏｄＢ）に結合可能であり、それに対して端子ＡはＶＤＤＡ／２のままである。これにより、Ｐｈ１とは逆のＬｓで２番目のフライバック電流が発生する可能性がある。フライバック電流により、電荷がＣｍｏｄＢから引き出し可能である。

いくつかの実施形態では、エネルギー回復周期は、フェーズＰｈ０とＰｈ１との間、かつ／またはフェーズＰｈ２とＰｈ３との間に追加可能である。

図１５を参照すると、図１３に示されたものと同様のデバイスの動作についてのタイミング図が示されている。このタイミング図は、さまざまな感知フェーズＰｈ０～Ｐｈ３、インダクタ電圧ＶＬ、インダクタ電流ＩＬ、結果として生じる第１のセンス電流Ｉｓｅｎ＿ｓｃ、結果として生じる第２のセンス電流Ｉｓｅｎ＿ｓｎ、変調器ノードの両端の差動電圧、および結果として生じるビットストリームを示している。

これらのさまざまなフェーズは、図１４Ａ～図１４Ｄから理解される。

図１６Ａは、別の実施形態による誘導感知デバイス１６００Ａの概略図である。感知デバイス１６００Ａは、差動変調器ノードの両端のセンサインダクタンスに結合可能である。感知デバイス１６００Ａは、図１３のものと同様の要素を含むことができ、そのような要素は同じ一般的なやり方で動作させることができる。

感知デバイス１６００Ａは、フライバック区分１６０２Ａが、アナログスイッチＳＷ０，ＳＷ４をさらに含むことができ、ＳＷ２ＡおよびＳＷ２Ｂの代わりにＳＷ２およびＳＷ１６を含むことができるという点で図１３に示されているものとは異なることができる。ＳＷ０は、ノードＴｘをＶＤＤＡに結合するために信号Ｐｈ０／Ｐｈ５／Ｐｈ７によって制御可能である。ＳＷ４は、ノードＴｘをグランドに結合するために信号Ｐｈ１／Ｐｈ３／Ｐｈ４によって制御可能である。ＳＷ２は、ノードＲｘを変調器ノード１６０６Ａに結合するために信号Ｐｈ２／Ｐｈ６によって制御可能である。ＳＷ１６は、Ｔｘを変調器ノード１６０６Ｂに結合するために信号Ｐｈ２／Ｐｈ６によって制御可能である。感知動作の１つのフェーズ（すなわち、Ｐｈ２）では、誘導センサ１６１６は、フライバック電流を一方向に誘導するために変調器ノード１６０６Ａ／１６０６Ｂの両端に結合可能である。感知動作の別のフェーズ（すなわち、Ｐｈ６）では、誘導センサ１６１６は、変調器ノード１６０６Ａ／１６０６Ｂの両端に結合可能であり、フライバック電流を逆方向に誘導することができる。

図１６Ｂは、別の実施形態による誘導感知デバイス１６００Ｂの概略図である。感知デバイス１６００Ｂは、異なる構成において差動変調器ノードの両端のセンサインダクタンスに結合可能である。感知デバイス１６００Ｂは、図１６Ａのものと同様の要素を含むことができ、そのような要素は、同じ一般的なやり方で動作させることができる。

感知デバイス１６００Ｂは、フライバック区分１６０２Ｂが、ＳＷ２の代わりにアナログスイッチＳＷ２Ａ／ＳＷ２Ｂを含み、ＳＷ１６の代わりにスイッチ１６Ａ／１６Ｂを含み得るという点で図１６Ａのものとは異なることができる。ＳＷ２Ａは、ノードＲｘを変調器ノード１６０６Ａに結合するために信号Ｐｈ２によって制御可能である。ＳＷ２Ｂは、ノードＲｘを変調器ノード１６０６Ｂに結合するために信号Ｐｈ６によって制御可能である。ＳＷ１６Ａは、ノードＴｘを変調器ノード１６０６Ａに結合するために信号Ｐｈ６によって制御可能である。ＳＷ１６Ｂは、ノードＴｘを変調器ノード１６０６Ｂに結合するために信号Ｐｈ２によって制御可能である。感知動作の１つのフェーズ（すなわち、Ｐｈ２）では、誘導センサ１６１６は、第１の構成において変調器ノード１６０６Ａ／１６０６Ｂの両端に結合可能であり、それにより、フライバック電流が、第１および第２の変調器ノード１６０６Ａ／１６０６Ｂに関して一方向に流れる。感知動作の別のフェーズ（すなわち、Ｐｈ６）では、誘導センサ１６１６は、第２の構成において変調器ノード１６０６Ａ／１６０６Ｂの両端に結合可能であり、それによって、フライバック電流は、第１および第２の変調器ノード１６０６Ａ／１６０６Ｂに関して逆方向に流れる。

図１７Ａ～図１７Ｈは、図１６Ａと同様の実施形態による誘導感知動作の感知フェーズを示す一連の図である。

図１７Ａは、第１のフェーズ（Ｐｈ０）を示しており、これは、第１の励起フェーズであり得る。Ｐｈ０では、Ｌｓの励起のために、１つ以上のスイッチ（例えばＳＷ０，ＳＷ１）の操作によって、端子ＡがＶＤＤＡに結合可能であり、端子Ｂはグランドに結合可能である。

図１７Ｂは、第２のフェーズ（Ｐｈ１）を示しており、これは、任意のエネルギー回復フェーズであり得る。Ｐｈ１では、スイッチ（例えばＳＷ３，ＳＷ４）の操作により、端子Ａがグランドに結合可能であり、端子ＢはＶＤＤＡに結合可能である。

図１７Ｃは、第３のフェーズ（Ｐｈ２）を示しており、これは、第１の電荷蓄積フェーズであり得る。Ｐｈ２では、スイッチ（例えばＳＷ２，ＳＷ１６）の操作により、端子Ｂが、第１の変調器キャパシタンス（ＣｍｏｄＡ）に結合可能であり、端子Ａは、第２の変調器キャパシタンス（ＣｍｏｄＢ）に結合可能である。これにより、Ｌｓからフライバック電流を誘導することができる。フライバック電流（Ｉｓｅｎ＿ｓｃ）のために、電荷をＣｍｏｄＡ上に蓄積し、ＣｍｏｄＢから放電することができる。

図１７Ｄは、第４のフェーズ（Ｐｈ３）を示しており、これは、任意のアイドル期間であり得る。Ｐｈ２では、スイッチ（例えばＳＷ１，ＳＷ４）の操作により、端子ＡおよびＢがグランドに結合可能である。

図１７Ｅは、第５のフェーズ（Ｐｈ４）を示しており、これは、第２の励起フェーズであり得る。Ｐｈ４では、１つ以上のスイッチ（例えばＳＷ３，ＳＷ４）の操作により、端子Ａがグランドに結合可能であり、それに対して端子ＢはＶＤＤに結合可能である。

図１７Ｆは、第６のフェーズ（Ｐｈ５）を示しており、これは、任意のエネルギー回復フェーズであり得る。Ｐｈ５では、スイッチ（例えばＳＷ０，ＳＷ１）の操作により、端子ＡがＶＤＤに結合可能であり、それに対して端子Ｂはグランドに結合可能である。

図１７Ｇは、第７のフェーズ（Ｐｈ６）を示しており、これは、第２の電荷蓄積フェーズであり得る。Ｐｈ６では、スイッチ（例えばＳＷ２，ＳＷ１６）の操作により、端子Ｂが第１の変調器キャパシタンス（ＣｍｏｄＡ）に結合可能であり、端子Ａは第２の変調器キャパシタンス（ＣｍｏｄＢ）に結合可能である。これにより、Ｐｈ２からとは逆のＬｓからフライバック電流を誘導することができる。フライバック電流（Ｉｓｅｎ＿ｓｎ）のために、電荷をＣｍｏｄＢ上に蓄積し、ＣｍｏｄＡから放電することができる。

図１７Ｈは、第８のフェーズ（Ｐｈ７）を示しており、これは、任意のアイドル期間であり得る。Ｐｈ７では、スイッチ（ＳＷ０，ＳＷ３）の操作により、端子ＡおよびＢがＶＤＤＡに結合可能である。

平衡化最大電流が最大センス電流よりも高い場合、平衡化された状態に到達可能である。

図１７Ｉ～図１７Ｏは、図１６Ｂと同様の実施形態による誘導感知動作の感知フェーズを示す一連の図である。

図１７Ｉは、第１のフェーズ（Ｐｈ０）を示しており、これは第１の励起フェーズであり得る。Ｐｈ０では、Ｌｓの励起のために、１つ以上のスイッチ（例えばＳＷ０，ＳＷ１）の操作により、端子ＡがＶＤＤＡに結合可能であり、端子Ｂはグランドに結合可能である。

図１７Ｊは、第２のフェーズ（Ｐｈ１）を示しており、これは、任意のエネルギー回復フェーズであり得る。Ｐｈ１では、スイッチ（例えばＳＷ３，ＳＷ４）の操作により、端子Ａがグランドに結合可能であり、それに対して端子ＢはＶＤＤＡに結合可能である。

図１７Ｋは、第３のフェーズ（Ｐｈ２）を示しており、これは、第１の電荷蓄積フェーズであり得る。Ｐｈ２では、スイッチ（例えばＳＷ２Ａ，ＳＷ１６Ｂ）の操作により、端子Ｂが第１の変調器キャパシタンス（ＣｍｏｄＡ）に結合可能であり、端子Ａは第２の変調器キャパシタンス（ＣｍｏｄＢ）に結合可能である。これにより、Ｌｓからフライバック電流を誘導することができる。フライバック電流（Ｉｓｅｎ＿ｓｃ）のために、電荷をＣｍｏｄＡ上に蓄積し、ＣｍｏｄＢから放電することができる。

図１７Ｌは、第４のフェーズ（Ｐｈ３）を示しており、これは、任意のアイドル期間であり得る。Ｐｈ２では、スイッチ（例えばＳＷ１，ＳＷ４）の操作により、端子ＡおよびＢがグランドに結合可能である。

図１７Ｍは、第５のフェーズ（Ｐｈ４）を示しており、これは、第２の励起フェーズであり得る。図示の実施形態では、Ｐｈ４は、Ｐｈ０と同一であり得る。

図１７Ｎは、第６のフェーズ（Ｐｈ５）を示しており、これは、任意のエネルギー回復フェーズであり得る。図示の実施形態では、Ｐｈ５は、Ｐｈ１と同一であり得る。

図１７Ｏは、第７のフェーズ（Ｐｈ６）を示しており、これは、第２の電荷蓄積フェーズであり得る。Ｐｈ６では、スイッチ（例えばＳＷ２Ｂ，ＳＷ１６Ａ）の操作により、端子Ａが第２の変調器キャパシタンス（ＣｍｏｄＢ）に結合可能であり、端子Ｂは第１の変調器キャパシタンス（ＣｍｏｄＡ）に結合可能である。これにより、Ｌｓからフライバック電流を誘導することができる。フライバック電流（Ｉｓｅｎ＿ｓｃ）のために、電荷をＣｍｏｄＡ上に蓄積し、ＣｍｏｄＢから放電することができる。

図１７Ｐは、第７のフェーズ（Ｐｈ６）を示しており、これは、任意のアイドル期間であり得る。図示の実施形態では、Ｐｈ６は、同じＰｈ３であり得る。

疑似差動型感知を伴う実施形態は、シングルエンド型の実施形態について説明したように、補償電流を生成するための補償区分を含むことができる。そのような実施形態は、図１８に示されている。

図１８は、さらなる実施形態による誘導感知デバイス１８００の概略図である。感知デバイス１８００は、図１６Ｂのものと同様の要素を含むことができ、そのような要素は、同じ一般的なやり方で動作させることができる。

図１８は、補償区分１８１７を含むことができるという点で図１６Ｂとは異なる。補償区分１８１７は、スイッチＳＷ１７、ＳＷ１８、ＳＷ１９ＡおよびＳＷ１９Ｂを含むことができる。ＳＷ１７は、ノードＣｃをＶＤＤＡに結合するためにＰｈ１＿ｍｏｄによって制御可能である。ＳＷ１８は、ノードＣｃをグランドに結合するためにＰｈ０＿ｍｏｄによって制御可能である。ＳＷ１９Ａは、ノードＣｄを第１の変調器ノード１６０６Ａに結合するためにＰｈ０＿ｍｏｄによって制御可能である。ＳＷ１９Ｂは、ノードＣｄを第２の変調器ノード１６０６Ｂに結合するためにＰｈ１＿ｍｏｄによって制御可能である。スイッチトキャパシタ動作により、補償区分１８１７は、変調器ノード１８０６Ａから電流をシンクする第１の補償電流Ｉｃｏｍｐ＿ｓｃと、第２の変調器ノード１８０６Ｂに電流を供給する第２の補償電流Ｉｃｏｍｐ＿ｓｎと、を生成することができる。

図１８のものと同様の補償区分または同等のものは、本明細書に開示される任意の疑似差動型感知の実施形態にも含まれ得ることを理解されたい。

実施形態は、任意の適切な回路形態をとることができるが、いくつかの実施形態は、システムオンチップ（ＳｏＣ）などのより大きな集積回路（ＩＣ）デバイスの一部を形成することができる。図１９は、そのような実施形態のブロック図である。

図１９は、一実施形態によるシステム１９３０のブロック図である。システム１９３０は、ＩＣデバイス１９３２および１つ以上の誘導センサセル（２つは１９１６Ａ、１９１６Ｂとして示されている）を含むことができる。ＩＣデバイス１９３２は、誘導感知デバイスであり得る。いくつかの実施形態では、ＩＣデバイス１９３２はプログラミング可能であり、構成データを用いて、誘導性感知デバイスに構成することができる。

ＩＣデバイス１９３２は、アナログバスシステム１９４２を介して相互通信するアナログ相互接続部１９３４、構成可能なアナログスイッチ１９３８および構成可能なアナログ回路ブロック１９４０を含むことができる。ＩＣデバイス１９３２は、構成可能なデジタルブロック１９４６を含むこともでき、これはデジタルバスシステム１９４４によって、構成可能でプログラミング可能なアナログスイッチ１９３８と、構成可能なアナログ回路ブロック１９４０と、に結合可能である。

アナログ相互接続部１９３４は、外部接続部（１９０７として示されるもの）に結合可能であり、プログラミング可能な接続部（１９３６として示される部分）から形成されるマトリックスを含むことができる。相互接続部は、アナログ構成データ１９５２を用いてアナログ相互接続部１９３４内で確立可能である。構成可能なアナログスイッチ１９３８は、デジタルバス（ＰｈＸ＿ｍｏｄ＿ｆｂ，ＰｈＸ＿ｍｏｄ，ＰｈＸ）によって提供される信号により制御可能なアナログスイッチ（ＳＷｘとして示されるもの）を含むことができる。構成可能なアナログ回路ブロック１９４０は、１つ以上の比較器および１つ以上のプログラミング可能なキャパシタンス（および／またはＩＤＡＣ）を含むさまざまなアナログ回路ブロックを含むことができる。比較器からの１つ以上の出力（Ｖｏｕｔ）は、デジタルバスシステム１９４４に提供可能である。プログラミング可能なキャパシタンスは、デジタルバスシステム１９４４を介してＣａｐコードによってプログラミング可能である。

構成可能なデジタルブロック１９４６は、デジタル構成データ１９５４によってさまざまな算術論理関数に構成可能なデジタル回路を含むことができる。そのようなさまざまな算術論理関数は、本明細書に記載されるようにフィードバックロジック１９１４、デジタルシーケンサ１９１５およびＦＦ１９１０を含むことができる。構成可能なデジタルブロック１９４６は、キャパシタコントローラ１９５０を含むこともでき、これは構成可能なアナログ回路ブロック１９４０内のプログラミング可能なキャパシタンスにキャパシタンスコードを格納および提供することができる。

アナログ構成データ１９５２およびデジタル構成データ１９５４は、本明細書に開示される任意の実施形態によるさまざまな回路構成要素または同等のものを一緒に結合することによって、デバイス１９３２を誘導感知デバイスに構成することができる。

いくつかの実施形態では、システム１９３０は、複数のセンサセル１９１６Ａ／１９１６Ｂからのインダクタンスを感知することができる。そのような感知が同時でない場合、感知回路は共有可能である。単なる一例として、アナログスイッチの異なるセットがフライバック区分として構成可能であり、各センサセル１９１６Ａ／１９１６Ｂに結合可能である。ただし、アナログスイッチの１つのセットは、プログラミング可能なキャパシタンスを利用する平衡化区分に構成可能である。このプログラミング可能なキャパシタンスは、各センサセル１９１６Ａ／１９１６Ｂを用いて感知するためのキャパシタコードにより、異なる値に設定可能である。アナログスイッチのセットは、同様に補償区分に構成可能である。

図２０は、別の実施形態によるシステム２０３０の図である。システム２０３０は、回路基板２０３４上に形成された誘導センサ２０１６およびＩＣデバイス２０３２を含むことができる。ＩＣデバイス２０３２は、本明細書に示される任意の実施形態による誘導感知デバイス２０００、または同等のものを含むことができる。

いくつかの実施形態では、誘導センサ２０１６は、回路基板トレースで形成可能である。誘導センサ２０１６は、回路基板トレース２０３６Ａ、２０３６Ｂおよび２０３６ＣによってＩＣデバイス２０３２に結合可能である。回路基板トレース２０３６Ｃは、抵抗Ｒｅｘｔを含むことができる。いくつかの実施形態では、回路基板トレース２０３６Ａ、２０３６Ｂおよび２０３６Ｃは、図３に示されるような感知デバイス２０００への３点接続を形成することができる。いくつかの実施形態では、複数の誘導センサ２０１６は、回路基板２０３４上に形成可能であり、感知デバイス２０００に結合可能である。

さまざまなデバイスおよびシステムで複数の誘導感知方法を開示してきたが、ここで、付加的な方法を複数のフローチャートを参照して説明する。

図２１は、一実施形態による方法２１４０のフローチャートである。方法２１４０は、センサインダクタンスを励起するステップ２１４０－０を含むことができる。そのような動作は、集積回路デバイスの動作による誘導センサの両端の端子を電位に結合するステップを含むことができる。センサインダクタンスは、容量性変調器ノードにおいてフライバック電流の生成のために結合可能である２１４０－２。そのような動作は、一方の端子を変調器ノードに結合し、他方の端子をフライバック電流が誘導可能な電圧に結合するステップを含むことができる。いくつかの実施形態では、フライバック電流は、変調器ノードを充電することができる。いくつかの実施形態では、フライバック電流は、変調器ノードを放電することができる。方法２１４０は、変調器ノードにおける電圧をシグマデルタ変調することができる２１４０－４。そのような動作は、センサインダクタンスを表すビットストリームを生成するために、変調器ノードにおける変調器電圧を期間にわたって量子化するステップを含むことができる。いくつかの実施形態では、そのような量子化は、比較器の動作によって行うことができる。しかしながら、実施形態は、単一ビットの量子化への限定として解釈されるべきではない。

図２２は、別の実施形態による方法２２４０のフローチャートである。方法２２４０は、電圧の励起のためにセンサインダクタンスの第１のノードを結合するステップ２２４０－０を含むことができる。そのような動作は、センサインダクタンスの第１のノードを１つの電圧に結合し、それに対して、他のノードは異なる電圧に結合するステップを含むことができる。電圧を励起するための第１のノードの結合は、静的または動的に行うことが可能である。センサインダクタンスが励起された後、センサインダクタンスの第２のノードは、フライバック電流で変調器電圧を生成するために変調器キャパシタンスに結合可能である２２４０－２。

方法２２４０は、変調器ノードにおいて変調器電圧に応じてフライバック電流に対抗する平衡化電流を生成するステップ２２４０－４を含むこともできる。そのような動作は、サンプリング周期中に変調器電圧を低下させる平衡化電流を生成するステップ２２４０－４を含むことができる。いくつかの実施形態では、平衡化電流は、スイッチトキャパシタ動作で生成可能である。スイッチトキャパシタ動作は、第１のノードにおける電圧で基準キャパシタを充電し、次いで、第２のノードが変調器キャパシタンスに結合されている間に第１のノードにおける電圧を切り替えるステップを含むことができる。いくつかの実施形態では、基準キャパシタはプログラミング可能であり、平衡化電流は、基準キャパシタの設定によってプログラミング可能である。付加的または代替的に、平衡化電流は、スイッチトキャパシタのタイミングによって変更可能である。

方法２２４０は、変調器電圧からパルスストリーム（例えば高次の量子化から生成されたビットストリームまたはパルスストリーム）を生成するステップ２２４０－６を含むことができる。いくつかの実施形態では、そのような動作は、変調器電圧を比較器に供給し、クロック信号に従って比較器出力をラッチするステップを含むことができる。いくつかの実施形態では、平衡化電流は、パルスストリームによって変調されたスイッチング信号に応じて生成可能である。

デジタルコードは、センサインダクタンスを表すパルスストリームから生成可能である２２４０－８。いくつかの実施形態では、そのような動作は、パルスストリームでカウンタを起動させるステップを含むことができる。周期的に、カウンタ値はサンプリング可能であり、カウンタがリセットされる。格納されたカウンタ値は、センサインダクタンスを表すことができる。実施形態は、１つ以上のデジタルフィルタと、１次またはより高次のデシメータと、を含むこともできる。

図２３は、一実施形態による疑似差動型インダクタンス感知の方法２３４０のフローチャートである。方法２３４０は、電圧励起のためにセンサインダクタンスを結合するステップ２３４０－０を含むことができる。そのような結合は、静的または動的に行うことが可能である。センサインダクタンスが励起された後、センサインダクタンスは、第１の変調器キャパシタンスでの第１のフライバック電流の誘導のために第１の変調器キャパシタンスに結合可能である。第１の方向のフライバック電流は、第１の通流方向を有することができる。

方法２３４０は、２回目の電圧励起のためにセンサインダクタンスを結合するステップ２３４０－４を含むことができる。そのような結合は、静的または動的に行うことが可能である。そのような結合は、２３４０－０で行われた結合と同じであってもよいし、異なっていてもよい。センサインダクタンスは、第２の変調器キャパシタンスでの第２のフライバック電流の誘導のために第２の変調器キャパシタンスに結合可能である２３４０－６。第２のフライバック電流は、第１の方向とは逆の方向に通流可能である。

方法２３４０は、第１および第２の変調器キャパシタンスの両端に生じた差動電圧からビットストリームを生成するステップ２３４０－８を含むことができる。そのような動作は、本明細書に開示された任意の実施形態による、差動電圧を期間にわたって量子化するステップまたは同等のステップを含むことができる。

図２４は、別の実施形態による、センサインダクタンスの疑似差動型感知の方法２４４０のフローチャートである。方法２４４０は、センサインダクタンスを励起電圧に結合するステップ２４４０－０を含むことができる。そのような動作は、本明細書に開示された任意の形態または同等の形態をとることができる。センサインダクタンスが励起された後、センサインダクタンスのノードは、第１のフライバック電流の誘導のために第１および第２の変調器キャパシタンスに結合可能である２４４０－２。そのような動作は、センサインダクタンスの１つのノードを第１の変調器キャパシタンスに結合し、センサインダクタンスの別のノードを第２の変調器キャパシタンスに結合するステップを含むことができる。結果として生じるフライバック電流は、第１の変調器キャパシタンスを充電し、第２の変調器キャパシタンスを放電することができる。

方法２４４０は、センサインダクタンスを励起電圧に結合するステップ２４４０－４を含むことができる。そのような動作は、２４４０－０の動作と同じであってもよいし、異なっていてもよい。センサインダクタンスの第２の励起に続いて、センサインダクタンスのノードは、第２の方向のフライバック電流の誘導のために第１および第２の変調器キャパシタンスに結合可能である２４４０－６。そのような動作は、フライバック電流の生成のためにセンサインダクタンスのノードを第１および第２の変調器キャパシタンスに結合するステップを含むことができ、第１の変調器キャパシタンスを放電し、第２の変調器キャパシタンスを充電することができる。

方法２４４０は、第１および第２の変調器キャパシタンスの両端に生じた差動電圧からビットストリームを生成するステップ２３４０－８を含むことができる。そのような動作は、本明細書に開示された任意の実施形態（図１Ａを参照して説明したものなど）、または同等のものを含むことができる。

実施形態によれば、フライバック原理に基づくインダクタンス－コード変換器は、クロック周波数、電流源、ならびに供給および基準電圧の変化の影響を受けないことができる。そのような変換器アーキテクチャは、従来のアプローチよりもさらに柔軟であることができ、従来のアプローチに比べて、広範囲のセンサインダクタンスにわたって感知周波数、分解能および感度を調整することができる。

実施形態は、感度および解像度が広範囲に可変である誘導感知解決手段を提供することができる。いくつかの実施形態では、これは、所定のセンサインダクタンス変化のために生成される変調器電流を最大化するために、平衡化電流および／または基準電流の使用を含むことができる。

実施形態によれば、インダクタンス感知デバイスは、アナログスイッチと比較器のみを使用するインダクタンス感知用の簡素なアナログフロントエンドを有することができる。実施形態によれば、インダクタンス－コード変換は、逆二乗の関係を有する従来のアプローチとは対照的に、比較的線形であり得る。

実施形態によれば、簡素なハードウェアセット（例えばアナログスイッチ）は、可能な複数の感知モード（例えばシングルエンド型、キャパシタ分圧器、疑似差動型）、ならびに多様な感知（すなわち、複数のセンサのインダクタンスを感知する）を実装するために利用可能である。

実施形態によれば、インダクタンスセンサの励起周波数は、ユーザーによって決定可能であり、選択可能である。これは、センサインダクタンスが励起周波数の許容範囲を決定し得る従来のアプローチとは対照的である。さらに、いくつかの実施形態では、選択されたインダクタンスセンサの励起周波数は、キャパシタンスセンサなど、システムの他のセンサのために使用可能である。

実施形態によれば、インダクタンスセンサシステムは、電源レベルの予期される変化にかかわらず動作することができる。

疑似差動型構成を有する実施形態では、内部配線を対称にした場合、実質的にすべてのコモンモードノイズが比較器入力側で排除可能である。

実施形態は、簡素で正確な較正を提供することができる。基準インダクタンス値が既知であるならば、感知システムによって生成された絶対値は、変換伝達関数の較正のために使用可能である。

実施形態では、同じクロック（例えばＦｍｏｄ）に基づいてインダクタンスを励起し、フライバック電流を生成することを開示しているが、代替的な実施形態では、性能を最適化するために、そのようなフェーズの異なるタイミングを採用することができる。

実施形態は、従来のアプローチよりも低い電力消費でインダクタ感知を提供することができる。

本明細書全体を通じて「一実施形態」または「実施形態」への言及は、実施形態に関連して説明される特定の特徴、構造、または特性が、本発明の少なくとも１つの実施形態に含まれることを意味することを理解されたい。したがって、本明細書のさまざまな部分における「実施形態」または「一実施形態」または「代替的な実施形態」への２つ以上の言及は、必ずしもすべて同じ実施形態を指すものではないことが強調され、理解されるべきである。さらに、特定の特徴、構造、または特性は、本発明の１つ以上の実施形態において好適に組み合わされてもよい。

同様に、本発明の例示的な実施形態の前述の説明において、本発明のさまざまな特徴は、１つ以上のさまざまな発明態様の理解を助ける開示を合理化する目的で、単一の実施形態、図面、またはその説明にまとめている場合があることを理解されたい。しかしながら、この開示方法は、特許請求の範囲が各請求項に明示的に記載されている以上の特徴を要求する意図を反映するものとして解釈されるべきではない。むしろ、本発明の態様は、前述の単一の開示された実施形態のすべての特徴よりも少ないことにある。したがって、詳細な説明に続く特許請求の範囲は、これにより各請求項自体が本発明の別個の実施形態として独立した状態でこの詳細な説明に明示的に組み込まれる。

Claims

方法であって、
感知動作の第１のフェーズにおいて、センサインダクタンスを励起するために少なくとも第１のスイッチを制御するステップと、
前記第１のフェーズに続く前記感知動作の第２のフェーズにおいて、
前記センサインダクタンスから第１のフライバック電流を誘導するために、前記センサインダクタンスを第１の変調器キャパシタンスに結合するように少なくとも第２のスイッチを制御するステップであって、前記第１のフライバック電流は、前記第１の変調器キャパシタンスで第１の変調器電圧を生成するステップと、
前記第１の変調器電圧に応じて、第１の変調器ノードで前記第１のフライバック電流と逆方向に流れる平衡化電流を生成するために少なくとも第３のスイッチを制御するステップと、
前記第１の変調器キャパシタンスで第１の変調器電圧を生成するために、少なくとも前記第１および第２のフェーズを繰り返すステップと、
少なくとも前記第１の変調器電圧を、前記センサインダクタンスを表すデジタル値に変換するステップと、
を含む方法。
前記少なくとも第１のスイッチを制御するステップは、前記センサインダクタンスの第１の端子を、第１の電源に電気的に結合するステップを含み、
前記少なくとも第２のスイッチを制御するステップは、前記センサインダクタンスの第２の端子を、前記第１の変調器キャパシタンスに結合するステップを含む、
請求項１記載の方法。
前記方法は、
前記感知動作の前記第２のフェーズにおいて、
前記第１の変調器キャパシタンスで前記フライバック電流と逆方向の補償電流を生成するために少なくとも第４のスイッチを制御するステップをさらに含む、
請求項１記載の方法。
前記方法は、
感知動作の前記第１のフェーズにおいて、少なくとも前記第１のスイッチを用いて、前記センサインダクタンスの第１の端子を、第１の電源ノードに電気的に結合するステップと、
前記感知動作の前記第２のフェーズにおいて、少なくとも前記第２のスイッチを用いて、前記センサインダクタンスの第２の端子を、前記第１の変調器キャパシタンスに電気的に結合するステップと、
前記第２のフェーズに続く前記感知動作の第３のフェーズにおいて、前記センサインダクタンスの前記第２の端子を、前記第１の電源ノードに電気的に結合するステップと、
前記第３のフェーズに続く前記感知動作の第４のフェーズにおいて、第２のフライバック電流を誘導するために、前記センサインダクタンスの前記第２の端子を、第２の変調器キャパシタンスに電気的に結合するステップであって、前記第２のフライバック電流は、前記第２の変調器キャパシタンスで第２の変調器電圧を生成するステップと、
前記第１の変調器キャパシタンスと前記第２の変調器キャパシタンスとの間で差動電圧を生成するために、少なくとも前記第１のフェーズから前記第４のフェーズを繰り返すステップと、
前記差動電圧を、前記センサインダクタンスを表すデジタル値に変換するステップと、
をさらに含む、
請求項１記載の方法。
前記少なくとも第１のスイッチを制御するステップは、前記センサインダクタンスの第２のノードが基準電圧に結合されている間に、前記第１のスイッチによって前記センサインダクタンスの第２の端子を第１の電源ノードに電気的に結合するステップを含み、
前記少なくとも第２のスイッチを制御するステップは、前記センサインダクタンスの前記第２の端子を前記第１の変調器キャパシタンスに結合するステップを含む、
請求項１記載の方法。
前記方法は、
感知動作の前記第１のフェーズにおいて、第１の電源ノードに結合された前記センサインダクタンスの第１の端子を用いるステップと、
前記感知動作の前記第２のフェーズにおいて、少なくとも前記第２のスイッチを用いて、前記センサインダクタンスの第２の端子を、前記第１の変調器キャパシタンスに電気的に結合するステップと、
前記第２のフェーズに続く前記感知動作の第３のフェーズにおいて、前記センサインダクタンスに２回目の励起を行うステップと、
前記第３のフェーズに続く前記感知動作の第４のフェーズにおいて、前記センサインダクタンスの前記第２の端子を、第２の変調器キャパシタンスに電気的に結合するステップと、
前記第１の変調器キャパシタンスと前記第２の変調器キャパシタンスとの間で差動電圧を生成するために、少なくとも前記第１のフェーズから前記第４のフェーズを繰り返すステップと、
前記差動電圧を、前記センサインダクタンスを表すデジタル値に変換するステップと、
をさらに含む、
請求項１記載の方法。
前記方法は、
感知動作の前記第１のフェーズにおいて、第１の電源ノードに結合された前記センサインダクタンスの第１の端子を用いるステップと、
前記感知動作の前記第２のフェーズにおいて、
少なくとも第２のスイッチを用いて、前記センサインダクタンスの第２の端子を、前記第１の変調器キャパシタンスに電気的に結合するステップと、
少なくとも第４のスイッチを用いて、前記センサインダクタンスの前記第１の端子を、第２の変調器キャパシタンスに電気的に結合するステップと、
前記第２のフェーズに続く前記感知動作の第３のフェーズにおいて、前記センサインダクタンスに２回目の励起を行うステップと、
前記第３のフェーズに続く前記感知動作の第４のフェーズにおいて、
少なくとも第２のスイッチを用いて、前記センサインダクタンスの前記第２の端子を、前記第２の変調器キャパシタンスに電気的に結合するステップと、
少なくとも前記第４のスイッチを用いて、前記センサインダクタンスの前記第１の端子を、前記第１の変調器キャパシタンスに電気的に結合するステップと、
前記第１の変調器キャパシタンスと前記第２の変調器キャパシタンスとの間で差動電圧を生成するために、少なくとも前記第１のフェーズから前記第４のフェーズを繰り返すステップと、
前記差動電圧を、前記センサインダクタンスを表すデジタル値に変換するステップと、
をさらに含む、
請求項１記載の方法。
前記方法は、
感知動作の前記第１のフェーズにおいて、第１の電源ノードに結合された前記センサインダクタンスの第１の端子を用いるステップと、
前記感知動作の前記第２のフェーズにおいて、
少なくとも前記第２のスイッチを用いて、前記センサインダクタンスの第２の端子を、前記第１の変調器キャパシタンスに電気的に結合するステップと、
少なくとも第４のスイッチを用いて、前記センサインダクタンスの前記第１の端子を、第２の変調器キャパシタンスに電気的に結合するステップと、
前記第２のフェーズに続く前記感知動作の第３のフェーズにおいて、前記センサインダクタンスに２回目の励起を行うステップと、
前記第３のフェーズに続く前記感知動作の第４のフェーズにおいて、
少なくとも第５のスイッチを用いて、前記センサインダクタンスの前記第２の端子を、前記第２の変調器キャパシタンスに電気的に結合するステップと、
少なくとも第６のスイッチを用いて、前記センサインダクタンスの前記第１の端子を、前記第１の変調器キャパシタンスに電気的に結合するステップと、
前記第１の変調器キャパシタンスと前記第２の変調器キャパシタンスとの間で差動電圧を生成するために、少なくとも前記第１のフェーズから前記第４のフェーズを繰り返すステップと、
前記差動電圧を、前記センサインダクタンスを表すデジタル値に変換するステップと、
をさらに含む、
請求項１記載の方法。
複数の入力／出力側（Ｉ／Ｏ）と、複数のスイッチと、スイッチコントローラ回路と、アナログ／デジタル変換（ＡＤＣ）回路と、を含むデバイスであって、
前記複数の入力／出力側（Ｉ／Ｏ）は、少なくとも第１の誘導センサ端子に結合するように構成された第１のＩ／Ｏと、第２の誘導センサ端子に結合するように構成された第２のＩ／Ｏと、を含み、
前記スイッチコントローラ回路は、
感知動作の第１のフェーズでは、センサインダクタンスへの電流パスの有効化により、第１の誘導センサの前記センサインダクタンスを励起するように少なくとも第１のスイッチを操作し、
前記第１のフェーズに続く前記感知動作の第２のフェーズでは、
前記第２のＩ／Ｏを第１の変調器ノードに結合し、前記第１の変調器ノードで少なくとも第１の変調器電圧を生成する第１のフライバック電流を前記センサインダクタンスから誘導するように少なくとも第２のスイッチを操作し、
前記第１の変調器電圧に応じて、前記第１の変調器ノードで前記第１のフライバック電流から減算される平衡化電流を生成するように少なくとも第３のスイッチを操作する、
ように構成されており、
前記アナログ／デジタル変換（ＡＤＣ）回路は、
少なくとも前記第１の変調器電圧に応じてパルスストリームを生成するように構成された変調器回路と、
前記パルスストリームを、前記センサインダクタンスを表すデジタル値に符号化するように構成された符号器と、
を含むデバイス。
前記Ｉ／Ｏ、前記スイッチ、前記第１の変調器ノード、前記ＡＤＣ回路および前記スイッチコントローラ回路は、同じ集積回路デバイスの一部である、
請求項９記載のデバイス。
前記スイッチコントローラ回路は、プログラミング可能な平衡化キャパシタンスを設定するために平衡化キャパシタンスコードを供給し、前記平衡化電流は、前記プログラミング可能な平衡化キャパシタンスに応じて変化するように構成されている、
請求項９記載のデバイス。
前記デバイスは、スイッチコントローラ回路および変調器をさらに含んでおり、
前記スイッチコントローラ回路は、
前記第２のフェーズに続く前記感知動作の第３のフェーズにおいて、前記センサインダクタンスに２回目の励起を行うように少なくとも第４のスイッチを操作し、
前記第３のフェーズに続く前記感知動作の第４のフェーズにおいて、前記第２のＩ／Ｏを第２の変調器ノードに結合し、前記第２の変調器ノードで第２のフライバック電流を生成し、前記第２のフライバック電流は前記第１のフライバック電流とは異なる方向に流れるように少なくとも第５のスイッチを操作する、
ように構成されており、
前記変調器は、前記第１の変調器ノードと前記第２の変調器ノードとの間の差動電圧に応じて前記パルスストリームを生成するように構成されている、
請求項９記載のデバイス。
前記デバイスは、スイッチコントローラ回路および変調器をさらに含んでおり、
前記スイッチコントローラ回路は、
前記感知動作の前記第２のフェーズにおいて、第１のＩ／Ｏを第２の変調器ノードに結合し、前記第１のフライバック電流は前記第２の変調器ノードから前記第１の変調器ノードに流れるように少なくとも第４のスイッチを操作し、
前記第２のフェーズに続く前記感知動作の第３のフェーズにおいて、前記センサインダクタンスに２回目の励起を行うように少なくとも第５のスイッチを操作し、
前記第３のフェーズに続く前記感知動作の第４のフェーズにおいて、前記第２のＩ／Ｏを前記第２の変調器ノードに結合するように少なくとも第６のスイッチを操作し、
前記第１のＩ／Ｏを前記第１の変調器ノードに結合するように少なくとも第７のスイッチを操作する、
ように構成されており、
前記変調器は、前記第１の変調器ノードと前記第２の変調器ノードとの間の差動電圧に応じて前記パルスストリームを生成するように構成されている、
請求項９記載のデバイス。
前記スイッチコントローラ回路は、前記感知動作の前記第２のフェーズにおいて、前記第１の変調器ノードで前記第１のフライバック電流から減算される基準電流を生成するように少なくとも第４のスイッチを操作し、前記基準電流は、前記第１の変調器電圧に依存しないように構成されている、
請求項９記載のデバイス。
前記スイッチコントローラ回路は、プログラミング可能な基準キャパシタンスを設定するために基準キャパシタンスコードを供給し、前記基準電流は、前記プログラミング可能な基準キャパシタンスに応じて変化するように構成されている、
請求項１４記載のデバイス。
センサインダクタンス、第１の端子および第２の端子を有するセンサと、
誘導感知デバイスと、
を備えるシステムであって、
前記誘導感知デバイスは、
前記第１の端子に結合された第１のＩ／Ｏと、前記第２の端子に結合された第２のＩ／Ｏと、を含んだ複数の入力／出力側（Ｉ／Ｏ）と、
複数のスイッチと、
スイッチコントローラ回路と、
アナログ／デジタル変換（ＡＤＣ）回路と、
を含み、
前記スイッチコントローラ回路は、
感知動作の第１のフェーズにおいて、前記センサインダクタンスを励起するために少なくとも第１のスイッチを操作し、
前記第１のフェーズに続く前記感知動作の第２のフェーズにおいて、前記第２のＩ／Ｏを第１の変調器ノードに結合し、前記センサインダクタンスから前記第１の変調器ノード上に第１の変調器電圧を生成する第１のフライバック電流を誘導するために少なくとも第２のスイッチを操作する、
ように構成されており、
前記アナログ／デジタル変換（ＡＤＣ）回路は、
少なくとも前記第１の変調器電圧に応じてパルスストリームを生成するように構成された変調器と、
前記パルスストリームを、前記センサインダクタンスを表すデジタル値に符号化するように構成された符号器と、
を含むシステム。
前記スイッチコントローラ回路は、
感知動作の前記第１のフェーズにおいて、
少なくとも第１のスイッチを用いて、前記第１のＩ／Ｏを第１の電源ノードに結合し、
少なくとも第３のスイッチを用いて、前記第２のＩ／Ｏを第２の電源ノードに結合する、
ように構成されており、
前記第１の電源ノードは、高電源ノードと、前記高電源ノードと低電源ノードとの間の電圧を有する基準電源ノードと、のグループから選択される、
請求項１６記載のシステム。
前記誘導感知デバイスは、スイッチコントローラ回路および変調器を含んでおり、
前記スイッチコントローラ回路は、
前記第２のフェーズに続く前記感知動作の第３のフェーズにおいて、前記センサインダクタンスに２回目の励起を行うように少なくとも第３のスイッチを操作し、
前記第３のフェーズに続く前記感知動作の第４のフェーズにおいて、前記第２のＩ／Ｏを第２の変調器ノードに結合し、前記センサインダクタンスから前記第２の変調器ノード上に第２の変調器電圧を生成する第２のフライバック電流を誘導し、前記第２のフライバック電流は、前記センサインダクタンスに関して前記第１のフライバック電流とは逆方向に流れる電流を有するように少なくとも第４のスイッチを操作する、
ように構成されており、
前記変調器は、前記第１の変調器ノードと前記第２の変調器ノードとの間の差動電圧に応じて前記パルスストリームを生成するように構成されている、
請求項１６記載のシステム。
前記誘導感知デバイスは、コントローラ回路および変調器を含んでおり、
前記コントローラ回路は、
前記感知動作の前記第２のフェーズにおいて、前記第１のＩ／Ｏを第２の変調器ノードに結合し、前記第１のフライバック電流は前記第２の変調器ノードから前記第１の変調器ノードに流れるように少なくとも第３のスイッチを操作し、
前記第２のフェーズに続く前記感知動作の第３のフェーズにおいて、前記センサインダクタンスに２回目の励起を行うように少なくとも第４のスイッチを操作し、
前記第３のフェーズに続く前記感知動作の第４のフェーズにおいて、前記第２のＩ／Ｏを前記第２の変調器ノードに結合するように少なくとも第５のスイッチを操作し、前記第１のＩ／Ｏを前記第１の変調器ノードに結合し、前記第１のフライバック電流とは逆方向に流れる電流を有する第２のフライバック電流を前記センサインダクタンスから誘導するために少なくとも第６のスイッチを操作する、
ように構成されており、
前記変調器は、前記第１の変調器ノードと前記第２の変調器ノードとの間の差動電圧に応じて前記パルスストリームを生成するように構成されている、
請求項１６記載のシステム。
前記コントローラ回路は、
前記感知動作の前記第２のフェーズにおいて、
少なくとも前記第１の変調器電圧に応じて、平衡化電流を生成するために少なくとも第３のスイッチを操作するように構成されており、前記平衡化電流は、前記第１の変調器ノードで前記第１のフライバック電流から減算される、
請求項１６記載のシステム。
前記システムは、回路基板トレースを含んだ回路基板をさらに含み、
前記回路基板トレースは、
前記第１の端子と前記第１のＩ／Ｏとの間の第１の導電パスと、
前記第２の端子と前記第２のＩ／Ｏとの間の第２の導電パスと、
前記第２の端子と前記第２のＩ／Ｏとの間の第３の導電パスと、
を含み、前記第３の導電パスは、前記第２の導電パスよりも大きな抵抗を有している、
請求項１６記載のシステム。