JP2022096593A - マイクロ電子構造体におけるガイドされたビア - Google Patents

マイクロ電子構造体におけるガイドされたビア Download PDF

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Abstract

【課題】小さいフィーチャを信頼性高くパターニングするマイクロ電子構造体を提供する。【解決手段】マイクロ電子構造体１００は、導電線１２０と接する導電性ビア１６６を含む金属化層を含む。導電性ビア１６６の上面の中心は、導電性ビア１６６の底面の中心から側方にオフセットしており、導電性ビア１６６の角度θは４０度と９０度との間である。【選択図】図１Ａ

Description

従来のマイクロ電子製造技術は、特に小さいフィーチャを信頼性高くパターニングすることができない場合がある。結果的に、マイクロ電子デバイスの寸法および性能が限定されてきた。
添付図面と併せて以下の詳細な説明を読むことにより、実施形態が容易に理解されよう。この説明を容易にするために、同様の参照符号は、同様の構造要素を指す。添付図面の図において、実施形態は、限定としてではなく、例として示されている。
様々な実施形態に係るガイドされたビアを含むマイクロ電子構造体の様々な図である。 様々な実施形態に係るガイドされたビアを含むマイクロ電子構造体の様々な図である。
図１のマイクロ電子構造体を製造するための例示的なプロセスにおける段階を示す。 図１のマイクロ電子構造体を製造するための例示的なプロセスにおける段階を示す。 図１のマイクロ電子構造体を製造するための例示的なプロセスにおける段階を示す。 図１のマイクロ電子構造体を製造するための例示的なプロセスにおける段階を示す。 図１のマイクロ電子構造体を製造するための例示的なプロセスにおける段階を示す。 図１のマイクロ電子構造体を製造するための例示的なプロセスにおける段階を示す。 図１のマイクロ電子構造体を製造するための例示的なプロセスにおける段階を示す。 図１のマイクロ電子構造体を製造するための例示的なプロセスにおける段階を示す。 図１のマイクロ電子構造体を製造するための例示的なプロセスにおける段階を示す。 図１のマイクロ電子構造体を製造するための例示的なプロセスにおける段階を示す。 図１のマイクロ電子構造体を製造するための例示的なプロセスにおける段階を示す。 図１のマイクロ電子構造体を製造するための例示的なプロセスにおける段階を示す。
様々な実施形態に係るガイドされたビアを含む別のマイクロ電子構造体の様々な図である。 様々な実施形態に係るガイドされたビアを含む別のマイクロ電子構造体の様々な図である。
本明細書に開示されるマイクロ電子構造体のいずれかを含んでよいウェハおよびダイの上面図である。
本明細書に開示されるマイクロ電子構造体のいずれかを含んでよいマイクロ電子デバイスの側断面図である。
本明細書に開示されるマイクロ電子構造体のいずれかを含んでよいマイクロ電子パッケージの側断面図である。
本明細書に開示されるマイクロ電子構造体のいずれかを含んでよいマイクロ電子デバイスアセンブリの側断面図である。
本明細書に開示されるマイクロ電子構造体のいずれかを含んでよい例示的なコンピューティングデバイスのブロック図である。
マイクロ電子構造体におけるガイドされたビアが本明細書に開示される。例えば、マイクロ電子構造体は、導電線と接する導電性ビアを含む金属化層を含んでよく、導電性ビアの上面の中心は、導電性ビアの底面の中心から側方にオフセットしている。
既存の従来の極端紫外線（ＥＵＶ）技術のような既存の従来のリソグラフィ技術は、商用のマイクロ電子デバイスで用いられるために十分に小さいこと、および十分に欠陥が少ないことの両方を満たすフィーチャをパターニングすることができない場合がある。例えば、従来のＥＵＶリソグラフィは、きついピッチ（例えば、３２ナノメートル未満のピッチ）では、粗度が高く、ブリッジ欠陥が過剰という問題が生じることがあり、これが、ＥＵＶのパターニング技術（例えば、ＥＵＶリソグラフィによって画定されるレジスト「バックボーン」を有するスペーサベースのピッチ分割技術）を展開することを制限または大いに妨げることがある。従来のＥＵＶリソグラフィ技術は、ＥＵＶドーズとレジスト厚さとの間でトレードオフが生じるという問題もあった。より高いＥＵＶドーズは、より低い粗度で線をパターニングする可能性を有するものの、このようなより高いＥＵＶドーズは、所望の焦点深さを実現し、パターンの崩壊を回避するために、典型的には、より薄いレジスト層を必要とする。しかし、これらのより薄いレジスト層は、典型的には、より厚いレジストのようには、エッチング転写（すなわち、レジストのパターンを１または複数の下方の層に転写すること）に耐えることができない。これらの制約は、商用のマイクロ電子製造プロセスにおけるＥＵＶ技術の採用に大きな障害となっている。
本明細書に開示される実施形態のうち様々なものが、誘導自己組織化（ＤＳＡ）オペレーションを含む製造技術を用いることにより、従来のＥＵＶリソグラフィ技術の欠点を治癒することができる。ＤＳＡベースの技術は、いくつかの材料が、所定の条件下で特定のパターンに自己組織化する特性を利用してよく、これらのパターンは、マイクロ電子デバイスにおける小さく正確なフィーチャを製造するための様々な方法において利用されてよい。
以下の詳細な説明において、本明細書の一部を形成する添付図面を参照する。添付図面では、全体を通じて同様の符号は同様の部分を指し、実施され得る実施形態が例示として示される。本開示の範囲から逸脱することなく、他の実施形態が利用されてよく、かつ、構造的または論理的な変更がなされてよいことが理解されよう。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではない。
様々なオペレーションが、特許請求の範囲に記載される主題を理解する際に最も役立つ態様で、複数の別個の動作またはオペレーションとして順に説明され得る。しかしながら、説明の順序は、これらのオペレーションが必ず順序に依存することを示唆しているものと解釈されるべきではない。特に、これらのオペレーションは、提示の順序で実行されなくてもよい。説明されるオペレーションは、説明される実施形態とは異なる順序で実行され得る。様々な追加のオペレーションが実行されてよく、および／または、説明されるオペレーションは、追加の実施形態において省略されてよい。
本開示の目的において、「Ａおよび／またはＢ」という文言は、（Ａ）、（Ｂ）または（ＡおよびＢ）を意味する。本開示の目的において、「Ａ、Ｂおよび／またはＣ」という文言は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）または（Ａ、ＢおよびＣ）を意味する。「Ａ、ＢまたはＣ」という文言は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）または（Ａ、ＢおよびＣ）を意味する。図面は、必ずしも縮尺どおりではない。図面の多くは平坦な壁および直角のコーナーを有する直線的な構造を示しているが、これは、単に図示を容易にするためのものであり、これらの技術を用いて作られる実際のデバイスは、丸みを帯びたコーナー、表面粗度および他の特徴を示すことになる。
説明では、「実施形態において」または「複数の実施形態において」という文言を用いる。当該文言は各々、同じまたは異なる実施形態のうちの１または複数を指し得る。さらに、本開示の実施形態に関して用いられる「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｖｉｎｇ）」等の用語は、同義語である。本明細書で用いられる「導電性」材料は、別段規定されない限り、電気的に伝導性を有する材料を指す。寸法の範囲を説明するために用いられる場合、「ＸとＹとの間」という文言は、ＸおよびＹを含む範囲を表す。便宜上、「図１」という文言は、図１Ａから１Ｂという図面の集合を指すために用いられてよく、「図２」という文言は、図２Ａから２Ｂの図面の集合を指すために用いられてよく、他も同様であってよい。
図１Ａ－１Ｂは、ガイドされたビア１６６を含む例示的なマイクロ電子構造体１００の様々な図である。ガイドされたビア１６６は、下側誘電体層１０２－１において導電構造１２０（例えば導電線）にコンタクトするために、上側誘電体層１０２－２を通して延伸してよい。図１Ａは、図１ＢのＡ－Ａ断面を通るマイクロ電子構造体１００の側断面図であり、図１Ｂは、マイクロ電子構造体１００の上面図である。図１Ａのマイクロ電子構造体１００の導電構造１２０のフットプリントは、図１Ｂにおいて点線で示されている。いくつかの実施形態において、図１のマイクロ電子構造体１００は、（例えば、図１０を参照して後述されるように）マイクロ電子デバイスにおける金属化層の一部であってよい。
マイクロ電子構造体１００におけるガイドされたビア１６６の１または複数は、４０度と９０度との間（例えば、４０度と４５度との間、４０度と５０度との間、４０度と５５度との間、４０度と６０度との間、４０度と６５度との間、４０度と７０度との間、４０度と７５度との間、４０度と８０度との間、または４０度と８５度との間）の角度θに方向付けられていてよい。図１の具体例では、左端のガイドされたビア１６６は、９０度に等しい角度θに方向付けられていてよい（すなわち、左端のガイドされたビア１６６は、導電構造１２０の平面に垂直、および／または下側誘電体層１０２－１の平面に垂直、および／または上側誘電体層１０２－２の平面に垂直な長手方向軸を有する）。図１の具体例では、中間のガイドされたビア１６６は、９０度未満の角度θに方向付けられていてよい（すなわち、中間のガイドされたビア１６６は、導電構造１２０の平面に垂直ではない、および／または下側誘電体層１０２－１の平面に垂直ではない、および／または上側誘電体層１０２－２の平面に垂直ではない長手方向軸を有する）。図１の具体例では、右端のガイドされたビア１６６は、９０度未満（かつ中間のガイドされたビア１６６の角度θ未満）の角度θに方向付けられていてよい（すなわち、右端のガイドされたビア１６６は、導電構造１２０の平面に垂直ではない、および／または下側誘電体層１０２－１の平面に垂直ではない、および／または上側誘電体層１０２－２の平面に垂直ではない長手方向軸を有する）。マイクロ電子構造体１００におけるガイドされたビア１６６の異なるもの（例えば、誘電体層１０２の単一層におけるガイドされたビア１６６の異なるもの）が、同じまたは異なる角度θを有してよい。
ガイドされたビア１６６は、直線的な側壁を有していなくてよいが、それらの側壁に対していくらか湾曲した部分を有してよく、その結果、ガイドされたビア１６６の１または複数が角度をつけた向きになる。いくつかの実施形態において、図１に示されるように、垂直ではないガイドされたビア１６６（すなわち、中間および右端のガイドされたビア１６６）は、ガイドされたビア１６６の底面が対応する導電構造１２０の上面と接し、ガイドされたビア１６６の底面中心から側方にオフセットした中心を有する上面を有してよい。いくつかの実施形態において、図１に示されるように、垂直ではないガイドされたビア１６６（すなわち、中間および右端のガイドされたビア１６６）は、ガイドされたビア１６６の底面が対応する導電構造１２０の上面と接し、（すなわち、図１Ｂに示されるように）対応する導電構造１２０の上面中心から側方にオフセットした中心を有する上面を有してよい。いくつかの実施形態において、ガイドされたビア１６６の底面中心は、対応する導電構造１２０の上面中心と整合していてよい。いくつかの実施形態において、ガイドされたビア１６６の底面の側壁は、対応する導電構造１２０の上面の側壁と整合していてよい（例えば、ガイドされたビア１６６の底面は、それが止着する導電構造１２０の上面と「自己整合」してよい）。図１は、上面視でガイドされたビア１６６が円形断面を有するものとして示しているが、これは例に過ぎず、他の実施形態において、ガイドされたビア１６６は、他の断面形状（例えば、図９を参照して後述されるように、楕円形）を有してよい。
導電構造１２０は、任意の適切な材料を含んでよい。導電構造１２０は、線形材料および充填材料の１または複数の層のような、様々な材料の１または複数の層を含んでよい。いくつかの実施形態において、線形材料は、タンタル、窒化タンタル、チタン、窒化チタン、コバルト、またはルテニウム（例えばこれらの組み合わせ）を含んでよく、充填材料は、タングステン、コバルト（例えばコバルトシリサイドとして）、ルテニウム、モリブデン、銅、銀、ニッケル（例えばニッケルシリサイドとして）、金、アルミニウム、他の金属または合金、または材料の他の組み合わせを含んでよい。
下側誘電体層１０２－１および上側誘電体層１０２－２は、任意の適切な誘電体材料を含んでよく、同じまたは異なる材料組成を有してよい。さらに、下側誘電体層１０２－１および／または上側誘電体層１０２－２は、１または複数の層または異なる誘電体材料の他の構成を含んでよい（例えば、上側誘電体層１０２－２は、上側誘電体層１０２－２と下側誘電体層１０２－１との間の界面に１または複数の特定の誘電体材料を含み、上側誘電体層１０２－２の残りの領域に異なる誘電体材料を含んでよい。）例えば、いくつかの実施形態において、誘電体層１０２は、酸化ケイ素、カーボンドープされた酸化物、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、酸炭化ケイ素のような無機誘電体材料、または酸化ハフニウムおよび酸化ジルコニウムのような絶縁金属酸化物を含んでよい。
図２－８は、様々な実施形態に係る図１のマイクロ電子構造体１００を製造する例示的なプロセスの段階を示す。図２－８の方法のオペレーションは、本明細書に開示されるマイクロ電子構造体１００の具体的な実施形態を参照して示されてよいが、図２－８の方法は、任意の適切なマイクロ電子構造体１００を形成するために用いられてよい。オペレーションは、図２－８において各々一度、特定の順序で示されているが、オペレーションは適宜、順序変更および／または反復されてよい（例えば、複数のマイクロ電子構造体１００を同時に製造する場合は、異なるオペレーションが並行して実行される）。図２－８において、サブ図面「Ａ」は、サブ図面「Ｂ」のＡ－Ａ部を通る側断面図であり、サブ図面「Ｂ」は上面図である。
図２は、導電構造１２０を内部に有する下側誘電体層１０２－１を含むアセンブリを示す。上述したように、いくつかの実施形態において、導電構造１２０は導電線であってよいが、導電構造１２０は、任意の適切な導電構造（例えば、図１０を参照して後述されるように、トランジスタゲートコンタクトまたはトランジスタソース／ドレインコンタクト）を含んでよい。下側誘電体層１０２－１は、デバイス層の一部、または（例えば、図１０を参照して後述されるように）金属化層の一部であってよい。
図３は、図２のアセンブリ上にレジスト材料１１２を成膜およびパターニングするオペレーションの後のアセンブリを示す。レジスト材料１１２は、任意の適切なレジスト材料（例えばフォトレジスト）を含んでよく、任意の所望の態様（例えばスピンコーティング）で、図２のアセンブリに成膜されてよい。レジスト材料１１２は、（例えば、ＥＵＶのようなリソグラフィ技術を用いて）パターニングされ、下方の下側誘電体層１０２－１および導電構造１２０を露出させる開口を形成してよい。示されるように、開口は、導電構造１２０そのものよりも広く、リソグラフィの実現可能な精度への制約に起因して、（例えば、中間および右端の導電構造１２０について示されるように）導電構造１２０の中心に位置しないことがある。結果的に、いくつかの既存のプロセスを用いて行われるように、ビアがレジスト材料１１２の開口中心に形成された場合、ビアは導電構造１２０からオフセットし、それゆえ導電構造１２０とのコンタクト領域が限定的なことがある、または導電構造１２０とのコンタクトに完全に「失敗」することがある。
図４は、図３のアセンブリ上に複製ブラシ１９２を形成した後のアセンブリを示す。複製ブラシ１９２は、後述するように、ブロックコポリマー（ＢＣＰ）のＤＳＡのためのテンプレートとして機能する材料を含んでよい。複製ブラシ１９２は、第１複製ブラシコンポーネント１５６および第２複製ブラシコンポーネント１５８を含んでよい。第１複製ブラシコンポーネント１５６は導電構造１２０に優先的に付着してよく、第２複製ブラシコンポーネント１５８は下側誘電体層１０２－２およびレジスト材料１１２に優先的に付着してよく、自己組織化複製ブラシ１９２を形成する。いくつかの実施形態において、第１複製ブラシコンポーネント１５６（金属選択的ブラシ材料）は、ホスフィン、チオール、チオール酸、チオ酢酸、ジスルフィド、アルキルアジ化物、アリールアジ化物、ニトリル、リン酸塩、シリル、アルキルおよび他のホスホン酸エステル、ホスホンアミド、スルホンアミド、スルフェン酸、スルフィン酸、スルホン酸、ボロン酸、ホスホン酸、カルボン酸、二塩化リン、アルケン、またはアルキン材料を含む表面固定基を有してよい。いくつかの実施形態において、第２複製ブラシコンポーネント１５８（誘電体選択的ブラシ材料）は、ヒドロキシ、アミン、またはカルボン酸基の表面固定基を有してよい。本明細書で用いられる「ブラシ」は、ＤＳＡ材料の自身の上での自己組織化を促進する任意の材料を指してよく、大ポリマー、小ポリマー、自己組織化単分子膜（ＳＡＭ）、および他の適切な材料を含んでよい。複製ブラシ１９２は、示されるように、図３のアセンブリに対してコンフォーマルであってよい。
図５は、図４のアセンブリ上にＢＣＰを成膜し、複製ブラシ１９２によって提供されたテンプレートに従って、ＢＣＰを第１ＢＣＰコンポーネント１１６および第２ＢＣＰコンポーネント１１８に自己組織化させるように結果物のアセンブリを処理した後のアセンブリを示す。図５の具体的な実施形態において、ＢＣＰの自己組織化は、ＢＣＰがレジスト材料１１２の開口において、その第１ＢＣＰコンポーネント１１６および第２ＢＣＰコンポーネント１１８を同心状のバンドに自己分離することを含む。ＢＣＰは、第１ＢＣＰコンポーネント１１６／第２ＢＣＰコンポーネント１１８の自己組織化されたバンドの公称「固有」間隔を中心として「伸長」または「収縮」可能であってよく、偏差に対していくらかの許容範囲を持たせるとともに、第１ＢＣＰコンポーネント１１６／第２ＢＣＰコンポーネント１１８の自己組織化されたバンドの寸法の範囲を許容する。第１ＢＣＰコンポーネント１１６および第２ＢＣＰコンポーネント１１８の自己組織化は、下方の複製ブラシ１９２とともに、レジスト材料１１２の開口においてガイドされてよく、それゆえ結果的に、レジスト材料１１２の開口が導電構造１２０から側方にオフセットしている場合に、第１ＢＣＰコンポーネント１１６は、レジスト材料１１２の上面の平面とレジスト材料１１２の底面の平面との間で角度がつけられてよい。これらの角度は、上述したように、ガイドされたビア１６６の角度の形をとってよい。ＢＣＰは、任意の適切な数のコンポーネントを含んでよく、任意の適切な形をとってよい。本明細書に開示されるオペレーションにおいてＢＣＰとして機能し得るＢＣＰの一例は、ポリスチレン－コ－ポリ（メタクリル酸メチル）（ＰＳ－ＰＭＭＡ）である。ＢＣＰがＰＳ－ＰＭＭＡである場合、第１ＢＣＰコンポーネント１１６はポリスチレン（ＰＳ）であってよく、第２ＢＣＰコンポーネント１１８はポリ（メタクリル酸メチル）（ＰＭＭＡ）であってよい。
図６は、ガイドされたビア１６６を形成するために、図５のアセンブリの第２ＢＣＰコンポーネント１１８および第１複製ブラシコンポーネント１５６を導電性材料（および適宜他の材料）で置換した後のアセンブリを示す。ガイドされたビア１６６は、それゆえ、（例えば、第１複製ブラシコンポーネント１５６の導電構造１２０に対する優先的付着に起因して）導電構造１２０の上に止着してよく、（例えば、複製ブラシ１９２によって提供されるケモエピタキシャル力とレジスト材料１１２のオフセットした開口のグラフォエピタキシャル力との間の第２ＢＣＰコンポーネント１１８の角度付けに起因して）これらの底面からこれらの上面へと角度が付けられてよい。図５のアセンブリの第２ＢＣＰコンポーネント１１８および第１複製ブラシコンポーネント１５６は、任意の適切な選択的エッチング技術によって除去されてよく、ガイドされたビア１６６の材料が成膜されてよく、結果物のアセンブリは、（例えば、化学機械的平坦化（ＣＭＰ）技術を用いて）平坦化され、図６のアセンブリとなる。
図７は、図６のアセンブリの第１ＢＣＰコンポーネント１１６、第２複製ブラシコンポーネント１５８、およびレジスト材料１１２を上側誘電体層１０２－２の材料で置換した後のアセンブリを示す。第１ＢＣＰコンポーネント１１６、第２複製ブラシコンポーネント１５８、およびレジスト材料１１２は、任意の適切な選択的エッチング技術を用いて除去されてよく、上側誘電体層１０２－２の材料は、任意の適切な態様で成膜されてよい。図７のアセンブリは、図１のマイクロ電子構造体１００の形をとってよい。後続の製造オペレーションは、図７のアセンブリに対して実行されてよい（例えば、さらに後述されるように、追加の金属化層が形成されてよい）。
上述したように、いくつかの実施形態において、ガイドされたビア１６６は、円形の上部断面形状を有さなくてよい。例えば、図８は、図１のものと同様のマイクロ電子構造体１００を示すが、ここでは、ガイドされたビア１６６の上部断面形状は楕円形（例えば、長丸形状）である。図８Ａは、図８ＢのＡ－Ａ断面を通るマイクロ電子構造体１００の側断面図であり、図８Ｂは、マイクロ電子構造体１００の上面図である。図８のマイクロ電子構造体１００の要素は、図１のマイクロ電子構造体１００の対応する要素のいずれかの形をとってよい。図８のものと同様のガイドされたビア１６６は、当技術分野において公知の適切なＢＣＰを用いて形成されてよく、その自己組織化の結果、第２ＢＣＰコンポーネント１１８の断面形状が楕円形になる。より一般的には、ガイドされたビア１６６は、任意の適切な上部断面形状を有してよい。
本明細書に開示されるマイクロ電子構造体１００は、任意の適切な電子コンポーネントに含まれてよい。図９－１３は、本明細書に開示されるマイクロ電子構造体１００のいずれかを含んでよい装置の様々な例を示す。
図９は、本明細書に開示される実施形態のいずれかに係る１または複数のマイクロ電子構造体１００を含んでよいウェハ１５００およびダイ１５０２の上面図である。ウェハ１５００は、半導体材料から構成されてよく、ウェハ１５００の表面に形成されたマイクロ電子構造体を有する１または複数のダイ１５０２を含んでよい。ダイ１５０２の各々は、任意の適切なマイクロ電子構造体を含む半導体製品の繰り返し単位であってよい。半導体製品の製造が完了した後に、ウェハ１５００は、ダイ１５０２が互いに分離されて半導体製品の別個の「チップ」を提供するシンギュレーションプロセスを経てよい。ダイ１５０２は、任意の他の回路コンポーネントとともに、（例えば、図１０を参照して後述されるように）１または複数のマイクロ電子構造体１００、１または複数のトランジスタ（例えば、後述される図１０のトランジスタ１６４０のいくつか）および／または電気信号をトランジスタにルーティングする支持回路を含んでよい。いくつかの実施形態において、ウェハ１５００またはダイ１５０２は、メモリデバイス（例えば、スタティックＲＡＭ（ＳＲＡＭ）デバイス、磁気ＲＡＭ（ＭＲＡＭ）デバイス、抵抗ＲＡＭ（ＲＲＡＭ（登録商標））デバイス、導電性ブリッジＲＡＭ（ＣＢＲＡＭ）デバイスのようなランダムアクセスメモリ（ＲＡＭ））デバイス等）、ロジックデバイス（例えば、ＡＮＤ、ＯＲ、ＮＡＮＤまたはＮＯＲゲート）または任意の他の適切な回路要素を含んでよい。これらのデバイスのうちの複数が、単一のダイ１５０２上で組み合わせられてよい。例えば、複数のメモリデバイスにより形成されるメモリアレイが、処理デバイス（例えば、図１３の処理デバイス１８０２）または情報をメモリデバイスに格納するように、またはメモリアレイに格納された命令を実行するように構成された他のロジックとして同じダイ１５０２上に形成されてよい。
図１０は、本明細書に開示される実施形態のいずれかに係る１または複数のマイクロ電子構造体１００を含んでよいマイクロ電子デバイス１６００の側断面図である。マイクロ電子デバイス１６００のうちの１または複数は、１または複数のダイ１５０２（図９）に含まれてよい。マイクロ電子デバイス１６００は、基板１６０２（例えば、図９のウェハ１５００）上に形成されてよく、ダイ（例えば、図９のダイ１５０２）に含まれてよい。基板１６０２は、例えばｎ型またはｐ型の材料系（または両方の組み合わせ）を含む半導体材料系から構成される半導体基板であってよい。基板１６０２は、例えば、バルクシリコンまたはシリコンオンインシュレータ（ＳＯＩ）サブ構造を用いて形成された結晶性基板を含んでよい。いくつかの実施形態において、基板１６０２は、シリコンと組み合わせられてよいまたは組み合わせられなくてよい代替的な材料を用いて形成されてよく、代替的な材料としては限定されるものではないが、ゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウムまたはアンチモン化ガリウムを含む。さらに、ＩＩ－ＶＩ、ＩＩＩ‐ＶまたはＩＶ族として分類される材料も基板１６０２の形成に用いられてよい。基板１６０２が形成され得る材料の少数の例をここで説明するが、マイクロ電子デバイス１６００の基礎として機能し得る任意の材料が用いられてよい。基板１６０２は、シンギュレーション処理されたダイ（例えば、図９のダイ１５０２）またはウェハ（例えば、図９のウェハ１５００）の一部であってよい。
マイクロ電子デバイス１６００は、基板１６０２上に配置された１または複数のデバイス層１６０４を含んでよい。デバイス層１６０４は、基板１６０２上に形成された１または複数のトランジスタ１６４０（例えば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ））の特徴部を含んでよい。デバイス層１６０４は、例えば、１または複数のソースおよび／またはドレイン（Ｓ／Ｄ）領域１６２０、Ｓ／Ｄ領域１６２０間のトランジスタ１６４０における電流の流れを制御するためのゲート１６２２、および、電気信号を、Ｓ／Ｄ領域１６２０との間でルーティングするための１または複数のＳ／Ｄコンタクト１６２４を含んでよい。トランジスタ１６４０は、明確さのために図示しない、デバイス分離領域、ゲートコンタクト等のような追加の特徴部を含んでよい。トランジスタ１６４０は、図１０に示されたタイプおよび構成のものに限定されるものではなく、例えば、プレーナ型トランジスタ、非プレーナ型トランジスタまたはこれら両方の組み合わせのような多様な他のタイプおよび構成を含んでよい。プレーナ型トランジスタは、バイポーラ接合トランジスタ（ＢＪＴ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、または高電子移動度トランジスタ（ＨＥＭＴ）を含んでよい。非プレーナ型トランジスタは、ダブルゲートトランジスタまたはトリゲートトランジスタのようなＦｉｎＦＥＴトランジスタ、および、ナノリボンおよびナノワイヤトランジスタのようなラップアラウンド型またはオールアラウンド型ゲートトランジスタを含んでよい。
各トランジスタ１６４０は、ゲート誘電体およびゲート電極の少なくとも２つの層で形成されるゲート１６２２を含んでよい。ゲート誘電体は、１つの層または複数の層のスタックを含んでよい。１または複数の層は、酸化ケイ素、二酸化ケイ素、炭化ケイ素および／または高ｋ誘電体材料を含んでよい。高ｋ誘電体材料は、ハフニウム、シリコン、酸素、チタン、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオビウムおよび亜鉛のような元素を含んでよい。ゲート誘電体に用いられてよい高ｋ材料の例は、限定されるものではないが、酸化ハフニウム、ハフニウムケイ素酸化物、酸化ランタン、ランタンアルミニウム酸化物、酸化ジルコニウム、ジルコニウムケイ素酸化物、酸化タンタル、酸化チタン、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、および亜鉛ニオブ酸鉛を含む。いくつかの実施形態において、高ｋ材料が用いられる場合、その品質を向上させるために、ゲート誘電体にアニール処理が実行されてよい。
ゲート電極がゲート誘電体上に形成されてよく、ゲート電極は、トランジスタ１６４０がｐ型金属酸化膜半導体（ＰＭＯＳ）またはｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタのいずれになるかに応じて、少なくとも１つのｐ型仕事関数金属またはｎ型仕事関数金属を含んでよい。いくつかの実装において、ゲート電極は、２またはそれより多くの金属層のスタックで構成されてよく、１または複数の金属層は、仕事関数金属層であり、少なくとも１つの金属層は充填金属層である。さらに、金属層は、バリア層のような他の目的のために含まれてよい。ＰＭＯＳトランジスタの場合、ゲート電極に用いられてよい金属は、限定されるものではないが、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、導電性金属酸化物（例えば、ルテニウム酸化物）およびＮＭＯＳトランジスタを参照して後述される金属のいずれかを（例えば、仕事関数調整のために）含む。ＮＭＯＳトランジスタの場合、ゲート電極に用いられてよい金属は、限定されるものではないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、これらの金属の合金、これらの金属の炭化物（例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタルおよび炭化アルミニウム）、および（例えば、仕事関数調整のために）ＰＭＯＳトランジスタを参照して上述した金属のいずれかを含む。
いくつかの実施形態において、ソース－チャネル－ドレイン方向に沿って、トランジスタ１６４０の断面として見た場合、ゲート電極は、基板の面と実質的に平行な底部と、基板の上面に対し実質的に垂直な２つの側壁部とを含むＵ字形構造から構成されてよい。他の実施形態において、ゲート電極を形成する金属層の少なくとも１つは、単に、基板の上面と実質的に平行であり、且つ、基板の上面に対し実質的に垂直である側壁部を含まないプレーナ型層であってよい。他の実施形態において、ゲート電極は、Ｕ字形構造とプレーナ型の非Ｕ字形構造との組み合わせから構成されてよい。例えば、ゲート電極は、１または複数のプレーナ型の非Ｕ字形層の上に形成される１または複数のＵ字形金属層から構成されてよい。
いくつかの実施形態において、ゲートスタックを挟む側壁スペーサの対が、ゲートスタックの対向する側面上に形成されてよい。側壁スペーサは、窒化ケイ素、酸化ケイ素、炭化ケイ素、カーボンドープされた窒化ケイ素、および酸窒化シリコンのような材料から形成されてよい。側壁スペーサを形成するプロセスは、当技術分野において周知であり、概して、成膜およびエッチングプロセスのステップを含む。いくつかの実施形態において、複数のスペーサの対が用いられてよい。例えば、側壁スペーサの２つの対、３つの対、または４つの対が、ゲートスタックの対向する側面上に形成されてよい。
Ｓ／Ｄ領域１６２０は、各トランジスタ１６４０のゲート１６２２に隣接する基板１６０２の内部に形成されてよい。Ｓ／Ｄ領域１６２０は、例えば、注入／拡散プロセスまたはエッチング／成膜プロセスを用いて形成されてよい。前者のプロセスにおいては、ホウ素、アルミニウム、アンチモン、リンまたはヒ素のようなドーパントが基板１６０２にイオン注入されて、Ｓ／Ｄ領域１６２０が形成されてよい。ドーパントを活性化し、ドーパントを基板１６０２の深くに拡散させるアニール処理が、イオン注入プロセスに続いてよい。後者のプロセスにおいては、基板１６０２はまず、Ｓ／Ｄ領域１６２０の位置に凹部を形成するためにエッチングされてよい。次に、Ｓ／Ｄ領域１６２０を製造するために用いられる材料で凹部を充填するエピタキシャル成膜プロセスが実行されてよい。いくつかの実装において、Ｓ／Ｄ領域１６２０は、シリコンゲルマニウムまたは炭化ケイ素のようなシリコン合金を用いて製造されてよい。いくつかの実施形態において、エピタキシャル成膜されたシリコン合金は、ホウ素、ヒ素またはリンのようなドーパントで、インサイチューでドーピングされてよい。いくつかの実施形態において、Ｓ／Ｄ領域１６２０は、ゲルマニウムまたはＩＩＩ－Ｖ族材料もしくは合金のような１または複数の代替的な半導体材料を用いて形成されてよい。さらなる実施形態において、Ｓ／Ｄ領域１６２０を形成するために、金属および／または金属合金の１または複数の層が用いられてよい。
電力および／または入力／出力（Ｉ／Ｏ）信号のような電気信号が、デバイス層１６０４上に配置された１または複数の金属化層（金属化層１６０６－１６１０として図１０に示される）を通じて、デバイス層１６０４のデバイス（例えば、トランジスタ１６４０）へ、および／または当該デバイスからルーティングされてよい。例えば、デバイス層１６０４の導電性フィーチャ（例えば、ゲート１６２２およびＳ／Ｄコンタクト１６２４）は、金属化層１６０６－１６１０の相互接続構造１６２８と電気的に結合されてよい。１または複数の金属化層１６０６－１６１０は、マイクロ電子デバイス１６００の金属化スタック（「ＩＬＤ」スタックとも称される）１６１９を形成してよい。図１０は、金属化スタック１６１９の「Ｍ０」金属化層１６０６に含まれるマイクロ電子構造体１００を示すが、これは例示に過ぎず、本明細書に開示されるマイクロ電子構造体１００のいずれかが、要望に応じて、金属化スタック１６１９の金属化層のいずれかに含まれてよい。
相互接続構造１６２８は、金属化層１６０６－１６１０内で多様な設計に従って電気信号をルーティングするよう構成されてよい（特に、当該構成は、図１０に示される相互接続構造１６２８の特定の構成に限定されるものではない）。特定の数の金属化層１６０６－１６１０が図１０に示されているが、本開示の実施形態は、示されているものよりも多いかまたは少ない金属化層を有するマイクロ電子デバイスを含む。
いくつかの実施形態において、相互接続構造１６２８は、金属のような導電性材料で充填された線１６２８ａおよび／またはビア１６２８ｂを含んでよい。線１６２８ａは、デバイス層１６０４が形成されている基板１６０２の面と実質的に平行である平面の方向に電気信号をルーティングするように構成されてよい。例えば、線１６２８ａは、図１０の斜視図の紙面の中および外の方向へ電気信号をルーティングしてよい。ビア１６２８ｂは、デバイス層１６０４が形成される基板１６０２の表面に対し実質的に垂直である平面の方向に電気信号をルーティングするよう構成さされてよい。いくつかの実施形態において、ビア１６２８ｂは、異なる金属化層１６０６－１６１０の線１６２８ａを共に電気的に結合させてよい。
図１０に示されるように、金属化層１６０６－１６１０は、相互接続構造１６２８間に配置された誘電体材料１６２６を含んでよい。いくつかの実施形態において、金属化層１６０６－１６１０の異なるものにおける相互接続構造１６２８間に配置された誘電体材料１６２６は、異なる組成を有してよい。他の実施形態において、異なる金属化層１６０６－１６１０間の誘電体材料１６２６の組成は、同じであってよい。
第１金属化層１６０６は、デバイス層１６０４の上方に形成されてよい。示されるように、いくつかの実施形態において、第１金属化層１６０６は、線１６２８ａおよび／またはビア１６２８ｂを含んでよい。第１金属化層１６０６の線１６２８ａは、デバイス層１６０４のコンタクト（例えば、Ｓ／Ｄコンタクト１６２４）と結合されてよい。第１金属化層１６０６は、「Ｍ０」金属化層と称されてよい。いくつかの実施形態において、Ｍ０金属化層は、本明細書に開示されるマイクロ電子構造体１００のいずれかの任意の適切な部分を含んでよい。
第２金属化層１６０８は、第１金属化層１６０６の上方に形成されてよい。いくつかの実施形態において、第２金属化層１６０８は、第２金属化層１６０８の線１６２８ａを第１金属化層１６０６の線１６２８ａと結合させるためのビア１６２８ｂを含んでよい。線１６２８ａおよびビア１６２８ｂは、明確さのために、各金属化層内の（例えば、第２金属化層１６０８内の）線で構造的に描かれているが、いくつかの実施形態において、線１６２８ａおよびビア１６２８ｂは、構造的におよび／または物質的に連続的（例えば、デュアルダマシンプロセス中に同時に充填される）であってよい。第２金属化層１６０８は、「Ｍ１」金属化層と称されてよい。いくつかの実施形態において、Ｍ１金属化層は、本明細書に開示されるマイクロ電子構造体１００のいずれかの任意の適切な部分を含んでよい。
第３金属化層１６１０（および要望に応じて追加の金属化層）は、第２金属化層１６０８または第１金属化層１６０６に関連して説明したものと同様の技術および構成に従って、第２金属化層１６０８上に連続的に形成されてよい。第３金属化層１６１０は、「Ｍ２」金属化層と称されてよい。いくつかの実施形態において、Ｍ２金属化層は、本明細書に開示されるマイクロ電子構造体１００のいずれかの任意の適切な部分を含んでよい。いくつかの実施形態において、マイクロ電子デバイス１６００内の金属化スタック１６１９において「より高い」（すなわち、デバイス層１６０４からより遠く離れている）金属化層は、より厚くてよい。
マイクロ電子デバイス１６００は、金属化層１６０６－１６１０上に形成されたはんだレジスト材料１６３４（例えば、ポリイミドまたは同様の材料）および１または複数の導電性コンタクト１６３６を含んでよい。図１０において、導電性コンタクト１６３６は、ボンディングパッドの形をとるものとして示されている。導電性コンタクト１６３６は、相互接続構造１６２８と電気的に結合されてよく、トランジスタ１６４０および他の外部デバイスの電気信号をルーティングするように構成されてよい。例えば、はんだ接合が、マイクロ電子デバイス１６００を含むチップを別のコンポーネント（例えば回路基板）と機械的および／または電気的に結合するように、１または複数の導電性コンタクト１６３６上に形成されてよい。マイクロ電子デバイス１６００は、金属化層１６０６－１６１０からの電気信号をルーティングするための追加のまたは代替的な構造を含んでよい。例えば、導電性コンタクト１６３６は、電気信号を外部コンポーネントへルーティングする他の類似のフィーチャ（例えば、ポスト）を含んでよい。
図１１は、本明細書に開示される実施形態のいずれかに係る１または複数のマイクロ電子構造体１００を含んでよい例示的なマイクロ電子パッケージ１６５０の側断面図である。いくつかの実施形態において、マイクロ電子パッケージ１６５０は、システムインパッケージ（ＳｉＰ）であってよい。
パッケージ基板１６５２は、誘電体材料（例えば、セラミック、ビルドアップ膜、フィラー粒子を内部に有するエポキシ膜、ガラス、有機物、無機物、有機および無機物の組み合わせ、異なる材料で形成された埋め込み部分等）で形成されてよく、誘電体材料を通って面１６７２と面１６７４との間に、または面１６７２上の異なる位置間に、および／または面１６７４上の異なる位置間に延伸する導電性経路を有してよい。これらの導電性経路は、図１０を参照して上述された相互接続構造１６２８のいずれかの形をとってよい。
パッケージ基板１６５２は、パッケージ基板１６５２を通じて導電性経路（不図示）に結合されることでダイ１６５６および／またはインターポーザ１６５７内の回路が導電性コンタクト１６６４の様々なものに（またはパッケージ基板１６５２に含まれる他のデバイス（不図示）に）電気的に結合することを可能にする導電性コンタクト１６６３を含んでよい。
マイクロ電子パッケージ１６５０は、インターポーザ１６５７の導電性コンタクト１６６１と、第１レベル相互接続１６６５と、パッケージ基板１６５２の導電性コンタクト１６６３とを介してパッケージ基板１６５２に結合されたインターポーザ１６５７を含んでよい。図１１に示される第１レベル相互接続１６６５ははんだバンプであるが、任意の適切な第１レベル相互接続１６６５が用いられてよい。いくつかの実施形態において、インターポーザ１６５７はマイクロ電子パッケージ１６５０に含まれなくてよく、代わりに、ダイ１６５６が、第１レベル相互接続１６６５により、面１６７２において導電性コンタクト１６６３に直接結合されてよい。より一般的には、１または複数のダイ１６５６が、任意の適切な構造（例えば、シリコンブリッジ、有機ブリッジ、１または複数の導波路、１または複数のインターポーザ、ワイヤボンド等）を介してパッケージ基板１６５２に結合されてよい。
マイクロ電子パッケージ１６５０は、ダイ１６５６の導電性コンタクト１６５４と、第１レベル相互接続１６５８と、インターポーザ１６５７の導電性コンタクト１６６０とを介してインターポーザ１６５７に結合された１または複数のダイ１６５６を含んでよい。導電性コンタクト１６６０は、インターポーザ１６５７を通じて導電性経路（不図示）に結合されることで、ダイ１６５６内の回路が導電性コンタクト１６６１の様々なものに（またはインターポーザ１６５７に含まれる他のデバイス（不図示）に）電気的に結合することを可能にし得る。図１１に示される第１レベル相互接続１６５８ははんだバンプであるが、任意の適切な第１レベル相互接続１６５８が用いられてよい。本明細書で用いられる「導電性コンタクト」は、異なるコンポーネント間のインタフェースとして機能する導電性材料（例えば、金属）の一部を指してよい。導電性コンタクトは、あるコンポーネントの面において窪んでいてもよく、同一平面上にあってもよく、またはそこから離れるように延伸してもよく、かつ、任意の適切な形（例えば、導電性パッドまたはソケット）を取ってよい。
いくつかの実施形態において、アンダーフィル材料１６６６が、第１レベル相互接続１６６５の周囲のパッケージ基板１６５２とインターポーザ１６５７との間に配置されてよく、モールド化合物１６６８が、ダイ１６５６およびインターポーザ１６５７の周囲に配置され、パッケージ基板１６５２と接触してよい。いくつかの実施形態において、アンダーフィル材料１６６６は、モールド化合物１６６８と同じであってよい。アンダーフィル材料１６６６およびモールド化合物１６６８に用いられ得る例示的な材料は適宜、エポキシモールド材料である。第２レベル相互接続１６７０は、導電性コンタクト１６６４に結合されてよい。図１１に示される第２レベル相互接続１６７０は、（例えば、ボールグリッドアレイ構成用の）はんだボールであるが、任意の適切な第２レベル相互接続１６７７０（例えば、ピングリッドアレイ構成におけるピンまたはランドグリッドアレイ構成におけるランド）が用いられてよい。第２レベル相互接続１６７０は、回路基板（例えば、マザーボード）、インターポーザ、または当技術分野において公知であり、かつ、図１２を参照して後述する別のマイクロ電子パッケージのような別のコンポーネントにマイクロ電子パッケージ１６５０を結合させるために用いられてよい。
ダイ１６５６は、本明細書において説明するダイ１５０２の実施形態のいずれかの形をとってよい（例えば、マイクロ電子デバイス１６００の実施形態のいずれかを含んでよい。）マイクロ電子パッケージ１６５０が複数のダイ１６５６を含む実施形態において、マイクロ電子パッケージ１６５０は、マルチチップパッケージ（ＭＣＰ）と称されてよい。ダイ１６５６は、任意の所望の機能を実行するための回路を含んでよい。例えば、ダイ１６５６のうちの１または複数は、ロジックダイ（例えば、シリコン系ダイ）であってよく、ダイ１６５６のうちの１または複数は、メモリダイ（例えば、高帯域幅メモリ）であってよい。
図１１に示されているマイクロ電子パッケージ１６５０はフリップチップパッケージであるが、他のパッケージアーキテクチャが用いられてよい。例えば、マイクロ電子パッケージ１６５０は、埋め込みウェハレベルボールグリッドアレイ（ｅＷＬＢ）パッケージのようなボールグリッドアレイ（ＢＧＡ）パッケージであってよい。別の例において、マイクロ電子パッケージ１６５０は、ウェハレベルチップスケールパッケージ（ＷＬＣＳＰ）またはパネルファンアウト（ＦＯ）パッケージであってよい。２つのダイ１６５６が図１１のマイクロ電子パッケージ１６５０内に示されているが、マイクロ電子パッケージ１６５０は、任意の所望の数のダイ１６５６を含んでよい。マイクロ電子パッケージ１６５０は、パッケージ基板１６５２の第１面１６７２もしくは第２面１６７４またはインターポーザ１６５７のいずれかの面上に配置された表面実装型の抵抗器、キャパシタおよびインダクタのような追加のパッシブコンポーネントを含んでよい。より一般的には、マイクロ電子パッケージ１６５０は、当技術分野において公知である任意の他のアクティブまたはパッシブコンポーネントを含んでよい。
図１２は、本明細書に開示される実施形態のいずれかに係る１または複数のマイクロ電子構造体１００を含む１または複数のマイクロ電子パッケージまたは他の電子コンポーネント（例えば、ダイ）を含んでよいマイクロ電子デバイスアセンブリ１７００の側断面図である。マイクロ電子デバイスアセンブリ１７００は、回路基板１７０２（例えば、マザーボードであってよい）上に配置された多数のコンポーネントを含む。マイクロ電子デバイスアセンブリ１７００は、回路基板１７０２の第１面１７４０上および回路基板１７０２の対向する第２面１７４２上に配置された複数のコンポーネントを含み、一般的にコンポーネントは面１７４０および１７４２のうちの一方または両方に配置されてよい。マイクロ電子デバイスアセンブリ１７００を参照して後述されるマイクロ電子パッケージのいずれも、図１１を参照して上述したマイクロ電子パッケージ１６５０の実施形態のいずれかの形をとってよい（例えば、ダイにおいて１または複数のマイクロ電子構造体１００を含んでよい。）
いくつかの実施形態において、回路基板１７０２は、誘電体材料の層により互いに分離され、かつ、導電性ビアにより相互接続された複数の金属層を含むプリント回路基板（ＰＣＢ）であってよい。金属層のいずれか１または複数が、回路基板１７０２に結合されたコンポーネント間で電気信号をルーティング（任意選択的に、他の金属層と連携して）すべく、所望の回路パターンで形成されてよい。他の実施形態において、回路基板１７０２は非ＰＣＢ基板であってよい。
図１２に示されるマイクロ電子デバイスアセンブリ１７００は、結合コンポーネント１７１６によって回路基板１７０２の第１面１７４０に結合されたパッケージ－オン－インターポーザ構造１７３６を含む。結合コンポーネント１７１６は、パッケージ－オン－インターポーザ構造１７３６を回路基板１７０２に電気的かつ機械的に結合してよく、（図１２に示されるように）はんだボール、ソケットのオスおよびメス部分、接着剤、アンダーフィル材料、および／または任意の他の適切な電気的および／または機械的結合構造を含んでよい。
パッケージ－オン－インターポーザ構造１７３６は、結合コンポーネント１７１８によってパッケージインターポーザ１７０４に結合されたマイクロ電子パッケージ１７２０を含んでよい。結合コンポーネント１７１８は、例えば、結合コンポーネント１７１６を参照して上述したような形のような、用途にとって任意の適切な形をとってよい。単一のマイクロ電子パッケージ１７２０が図１２に示されているが、複数のマイクロ電子パッケージがパッケージインターポーザ１７０４に結合されてよく、実際には、追加のインターポーザがパッケージインターポーザ１７０４に結合されてよい。パッケージインターポーザ１７０４は、回路基板１７０２およびマイクロ電子パッケージ１７２０をブリッジするために用いられる介在基板を提供してよい。マイクロ電子パッケージ１７２０は、例えば、ダイ（図９のダイ１５０２）、マイクロ電子デバイス（例えば、図１０のマイクロ電子デバイス１６００）または任意の他の適切なコンポーネントであってよく、またはそれらを含んでよい。一般的に、パッケージインターポーザ１７０４は、接続をより広いピッチへ広げてよく、またはある接続を異なる接続に経路変更してよい。例えば、パッケージインターポーザ１７０４は、回路基板１７０２に結合するために、マイクロ電子パッケージ１７２０（例えば、ダイ）を結合コンポーネント１７１６のＢＧＡ導電性コンタクトのセットに結合させてよい。図１２に示される実施形態において、マイクロ電子パッケージ１７２０および回路基板１７０２は、パッケージインターポーザ１７０４の対向する側面に取り付けられる。他の実施形態において、マイクロ電子パッケージ１７２０および回路基板１７０２は、パッケージインターポーザ１７０４の同じ側面に取り付けられてよい。いくつかの実施形態において、３またはそれより多くのコンポーネントが、パッケージインターポーザ１７０４により相互接続されてよい。
いくつかの実施形態において、パッケージインターポーザ１７０４は、誘電体材料の層により互いに分離され、かつ、導電性ビアにより相互接続された複数の金属層を含むＰＣＢとして形成されてよい。いくつかの実施形態において、パッケージインターポーザ１７０４は、エポキシ樹脂、グラスファイバ強化エポキシ樹脂、無機フィラーを含むエポキシ樹脂、セラミック材料、またはポリイミドのようなポリマー材料で形成されてよい。いくつかの実施形態において、パッケージインターポーザ１７０４は、代替的な剛性または柔軟性材料で形成されてよい。当該材料は、シリコン、ゲルマニウムならびに他のＩＩＩ－Ｖ族材料およびＩＶ族材料のような、半導体基板に用いられる上述のものと同じ材料を含んでよい。パッケージインターポーザ１７０４は、金属線１７１０と、限定されるものではないがスルーシリコンビア（ＴＳＶ）１７０６を含むビア１７０８とを含んでよい。パッケージインターポーザ１７０４は、パッシブデバイスおよびアクティブデバイスの両方を含む埋め込みデバイス１７１４をさらに含んでよい。このようなデバイスは、限定されるものではないが、キャパシタ、デカップリングキャパシタ、抵抗器、インダクタ、ヒューズ、ダイオード、変圧器、センサ、静電気放電（ＥＳＤ）デバイス、およびメモリデバイスを含んでよい。無線周波数デバイス、電力増幅器、電力管理デバイス、アンテナ、アレイ、センサおよび微小電気機械システム（ＭＥＭＳ）デバイスのような、より複雑なデバイスもパッケージインターポーザ１７０４上に形成されてよい。パッケージ－オン－インターポーザ構造１７３６は、当技術分野において公知のパッケージ－オン－インターポーザ構造のいずれかの形をとってよい。
マイクロ電子デバイスアセンブリ１７００は、結合コンポーネント１７２２によって回路基板１７０２の第１面１７４０に結合されるマイクロ電子パッケージ１７２４を含んでよい。結合コンポーネント１７２２は、結合コンポーネント１７１６を参照して上述された実施形態のいずれかの形をとってよく、マイクロ電子パッケージ１７２４は、マイクロ電子パッケージ１７２０を参照して上述された実施形態のいずれかの形をとってよい。
図１２に示されるマイクロ電子デバイスアセンブリ１７００は、結合コンポーネント１７２８によって回路基板１７０２の第２面１７４２に結合されたパッケージ－オン－パッケージ構造１７３４を含む。パッケージ－オン－パッケージ構造１７３４は、結合コンポーネント１７３０によって互いに結合されたマイクロ電子パッケージ１７２６およびマイクロ電子パッケージ１７３２を含んでよく、これにより、マイクロ電子パッケージ１７２６が回路基板１７０２とマイクロ電子パッケージ１７３２との間に配置される。結合コンポーネント１７２８および１７３０は、上述された結合コンポーネント１７１６の実施形態のいずれかの形をとってよく、マイクロ電子パッケージ１７２６および１７３２は、上述されたマイクロ電子パッケージ１７２０の実施形態のいずれかの形をとってよい。パッケージ－オン－パッケージ構造１７３４は、当技術分野において公知のパッケージ－オン－パッケージ構造ののいずれかに係る構成であってよい。
図１３は、本明細書に開示される実施形態のいずれかに係る１または複数のマイクロ電子構造体１００を含んでよい例示的なコンピューティングデバイス１８００のブロック図である。例えば、コンピューティングデバイス１８００のコンポーネントの任意の適切なものは、本明細書に開示されるマイクロ電子デバイスアセンブリ１７００、マイクロ電子パッケージ１６５０、マイクロ電子デバイス１６００、またはダイ１５０２の１または複数を含んでよい。多数のコンポーネントがコンピューティングデバイス１８００に含まれるものとして図１３に示されているが、これらのコンポーネントのいずれか１または複数は、用途に応じて適宜省略または重複されてよい。いくつかの実施形態において、コンピューティングデバイス１８００に含まれるコンポーネントのいくつかまたは全ては、１または複数のマザーボードに取り付けられてよい。いくつかの実施形態において、これらのコンポーネントのいくつかまたは全ては、単一のシステムオンチップ（ＳｏＣ）ダイ上に製造される。
さらに、様々な実施形態において、コンピューティングデバイス１８００は、図１３に示されるコンポーネントのうちの１または複数を含まなくてよいが、コンピューティングデバイス１８００は、１または複数のコンポーネントを結合させるためのインタフェース回路を含んでよい。例えば、コンピューティングデバイス１８００は、ディスプレイデバイス１８０６を含まなくてよいが、ディスプレイデバイス１８０６が結合され得るディスプレイデバイスインタフェース回路（例えば、コネクタおよびドライバ回路）を含んでよい。別の一連の例において、コンピューティングデバイス１８００は、オーディオ入力デバイス１８２４またはオーディオ出力デバイス１８０８を含まなくてよいが、オーディオ入力デバイス１８２４またはオーディオ出力デバイス１８０８が結合され得るオーディオ入力または出力デバイスインタフェース回路（例えば、コネクタおよび支持回路）を含んでよい。
コンピューティングデバイス１８００は、処理デバイス１８０２（例えば、１または複数の処理デバイス）を含んでよい。本明細書で用いられる用語「処理デバイス」または「プロセッサ」は、レジスタおよび／またはメモリからの電子データを処理して、当該電子データをレジスタおよび／またはメモリに格納可能な他の電子データに変換する任意のデバイスまたはデバイスの一部を指してよい。処理デバイス１８０２は、１または複数のデジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ）、暗号プロセッサ（ハードウェア内で暗号アルゴリズムを実行する特殊プロセッサ）、サーバプロセッサまたは任意の他の適切な処理デバイスを含んでよい。コンピューティングデバイス１８００は、メモリ１８０４を含んでよく、これ自体は、揮発性メモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））、不揮発性メモリ（例えば、リードオンリメモリ（ＲＯＭ））、フラッシュメモリ、ソリッドステートメモリおよび／またはハードドライブのような１または複数のメモリデバイスを含んでよい。いくつかの実施形態において、メモリ１８０４は、処理デバイス１８０２を有するダイを共有するメモリを含んでよい。このメモリは、キャッシュメモリとして用いられてよく、埋め込みダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）またはスピントランスファトルクマグネティックランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ）を含んでよい。
いくつかの実施形態において、コンピューティングデバイス１８００は、通信チップ１８１２（例えば、１または複数の通信チップ）を含んでよい。例えば、通信チップ１８１２は、コンピューティングデバイス１８００との間でのデータの転送のための無線通信を管理するように構成されてよい。用語「無線」およびその派生語は、非固体媒体を通して変調された電磁放射を用いて、データを通信し得る回路、デバイス、システム、方法、技術、通信チャネル等を説明するために用いられてよい。当該用語は、関連するデバイスが一切の配線を含まないことを示唆するものではないが、いくつかの実施形態においてこれらが配線を含まないことはある。
通信チップ１８１２は、限定されるものではないが、Ｗｉ－Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリ）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６－２００５修正）、あらゆる修正、更新および／または改訂（例えば、アドバンストＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（「３ＧＰＰ２」とも称される）等）を伴うロングタームエボリューション（ＬＴＥ）プロジェクトを含む米国電気電子技術者協会（ＩＥＥＥ）規格を含む、多数の無線規格またはプロトコルのいずれかを実装してよい。ＩＥＥＥ８０２．１６と互換性のあるブロードバンド無線アクセス（ＢＷＡ）ネットワークは、一般的にＷｉＭＡＸ（登録商標）ネットワークとして称される。この頭字語はＷｏｒｌｄｗｉｄｅ Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ ｆｏｒ Ｍｉｃｒｏｗａｖｅ Ａｃｃｅｓｓを表し、これはＩＥＥＥ ８０２．１６規格の準拠性テストおよび相互運用性テストを通過した製品の認証マークである。通信チップ１８１２は、移動通信用グローバルシステム（ＧＳＭ（登録商標））、汎用パケット無線サービス（ＧＰＲＳ）、ユニバーサル移動体通信システム（ＵＭＴＳ）、高速パケットアクセス（ＨＳＰＡ）、進化型ＨＳＰＡ（Ｅ－ＨＳＰＡ）またはＬＴＥネットワークに従って動作してよい。通信チップ１８１２は、ＧＳＭ（登録商標）エボリューション用エンハンストデータ（ＥＤＧＥ）、ＧＳＭ（登録商標） ＥＤＧＥ無線アクセスネットワーク（ＧＥＲＡＮ）、ユニバーサル地上波無線アクセスネットワーク（ＵＴＲＡＮ）または進化型ＵＴＲＡＮ（Ｅ－ＵＴＲＡＮ）に従って動作してよい。通信チップ１８１２は、符号分割多重アクセス（ＣＤＭＡ）、時分割多重アクセス（ＴＤＭＡ）、デジタルエンハンストコードレス電気通信（ＤＥＣＴ）、エボリューションデータオプティマイズド（ＥＶ－ＤＯ）およびそれらの派生物、ならびに３Ｇ、４Ｇ、５Ｇおよびそれ以降のものとして指定される任意の他の無線プロトコルに従って動作してよい。他の実施形態において、通信チップ１８１２は、他の無線プロトコルに従って動作してよい。コンピューティングデバイス１８００は、無線通信を容易にするための、および／または（ＡＭまたはＦＭ無線伝送のような）他の無線通信を受信するためのアンテナ１８２２を含んでよい。
いくつかの実施形態において、通信チップ１８１２は、電気、光または任意の他の適切な通信プロトコル（例えば、Ｅｔｈｅｒｎｅｔ（登録商標））のような有線通信を管理してよい。上述したように、通信チップ１８１２は、複数の通信チップを含んでよい。例えば、第１通信チップ１８１２は、Ｗｉ－Ｆｉ（登録商標）またはＢｌｕｅｔｏｏｔｈ（登録商標）のような短距離無線通信専用であってよく、第２通信チップ１８１２は、全地球測位システム（ＧＰＳ）、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、ＥＶ－ＤＯ等のような長距離無線通信専用であってよい。いくつかの実施形態において、第１通信チップ１８１２は無線通信専用であってよく、第２通信チップ１８１２は、有線通信専用であってよい。
コンピューティングデバイス１８００は、バッテリ／電源回路１８１４を含んでよい。バッテリ／電源回路１８１４は、１または複数のエネルギー貯蔵デバイス（例えば、バッテリまたはキャパシタ）、および／またはコンピューティングデバイス１８００とは別個のエネルギー源（例えば、ＡＣ線電力）にコンピューティングデバイス１８００のコンポーネントを結合させるための回路を含んでよい。
コンピューティングデバイス１８００は、ディスプレイデバイス１８０６（または上述したように、対応するインタフェース回路）を含んでよい。ディスプレイデバイス１８０６は、ヘッドアップディスプレイ、コンピュータモニタ、プロジェクタ、タッチスクリーンディスプレイ、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイ、またはフラットパネルディスプレイのような任意の視覚インジケータを含んでよい。
コンピューティングデバイス１８００は、オーディオ出力デバイス１８０８（または上述したように、対応するインタフェース回路）を含んでよい。オーディオ出力デバイス１８０８は、スピーカ、ヘッドセットまたはイヤフォンのような可聴インジケータを生成する任意のデバイスを含んでよい。
コンピューティングデバイス１８００は、オーディオ入力デバイス１８２４（または上述したように、対応するインタフェース回路）を含んでよい。オーディオ入力デバイス１８２４は、マイクロフォン、マイクロフォンアレイ、またはデジタル機器（例えば、ＭＩＤＩ（ｍｕｓｉｃａｌ ｉｎｓｔｒｕｍｅｎｔ ｄｉｇｉｔａｌ ｉｎｔｅｒｆａｃｅ）出力を有する機器）のような、音を表現する信号を生成する任意のデバイスを含んでよい。
コンピューティングデバイス１８００は、ＧＰＳデバイス１８１８（または上述したように、対応するインタフェース回路）を含んでよい。ＧＰＳデバイス１８１８は、衛星ベースシステムと通信してよく、当技術分野において公知の方法でコンピューティングデバイス１８００の位置を受信してよい。
コンピューティングデバイス１８００は、他の出力デバイス１８１０（または上述したように、対応するインタフェース回路）を含んでよい。他の出力デバイス１８１０の例は、オーディオコーデック、ビデオコーデック、プリンタ、情報を他のデバイスに提供するための有線または無線の送信機、または追加のストレージデバイスを含んでよい。
コンピューティングデバイス１８００は、他の入力デバイス１８２０（または上述したように、対応するインタフェース回路）を含んでよい。他の入力デバイス１８２０の例は、加速度計、ジャイロスコープ、コンパス、イメージキャプチャデバイス、キーボード、マウスのようなカーソル制御デバイス、スタイラス、タッチパッド、バーコードリーダ、クイックレスポンス（ＱＲ）コードリーダ、任意のセンサ、または無線周波数識別（ＲＦＩＤ）リーダを含んでよい。
コンピューティングデバイス１８００は、ハンドヘルドまたはモバイルコンピューティングデバイス（例えば、携帯電話、スマートフォン、モバイルインターネットデバイス、音楽プレーヤ、タブレットコンピュータ、ラップトップコンピュータ、ネットブックコンピュータ、ウルトラブックコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルパーソナルコンピュータ等）、デスクトップコンピューティングデバイス、サーバコンピューティングデバイスまたは他のネットワークコンピューティングコンポーネント、車両コンピューティングデバイス（例えば、車両制御ユニットラップトップコンピューティングデバイス、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテインメント制御ユニット、車両制御ユニット、デジタルカメラ、デジタルビデオレコーダまたはウェアラブルコンピューティングデバイスのような任意の所望のフォームファクタを有してよい。いくつかの実施形態において、コンピューティングデバイス１８００は、データを処理する任意の他の電子デバイスであってよい。
以下の段落は、本明細書に開示される実施形態の様々な例を提供する。
例１は、導電線と接する導電性ビアを含む金属化領域を含むマイクロ電子構造体であって、導電線は導電線の平面にあり、導電性ビアの長手方向軸は平面と垂直に方向付けられていないマイクロ電子構造体である。
例２は、例１の主題を含み、導電性ビアが非円形フットプリントを有することをさらに規定する。
例３は、例１－２のいずれかの主題を含み、導電性ビアが楕円形フットプリントを有することをさらに規定する。
例４は、例１－３のいずれかの主題を含み、導電性ビアの長手方向軸の角度が４０度と９０度との間であることをさらに規定する。
例５は、例１－４のいずれかの主題を含み、導電性ビアの長手方向軸の角度が４０度と８５度との間であることをさらに規定する。
例６は、例１－５のいずれかの主題を含み、導電性ビアの長手方向軸の角度が４０度と８０度との間であることをさらに規定する。
例７は、例１－６のいずれかの主題を含み、導電性ビアの長手方向軸の角度が４０度と７５度との間であることをさらに規定する。
例８は、例１－７のいずれかの主題を含み、導電性ビアの長手方向軸の角度が４０度と７０度との間であることをさらに規定する。
例９は、例１－８のいずれかの主題を含み、導電性ビアの長手方向軸の角度が４０度と６５度との間であることをさらに規定する。
例１０は、例１－９のいずれかの主題を含み、導電性ビアの長手方向軸の角度が４０度と６０度との間であることをさらに規定する。
例１１は、例１－１０のいずれかの主題を含み、導電性ビアの長手方向軸の角度が４０度と５５度との間であることをさらに規定する。
例１２は、例１－１１のいずれかの主題を含み、導電性ビアの長手方向軸の角度が４０度と５０度との間であることをさらに規定する。
例１３は、例１－１２のいずれかの主題を含み、導電性ビアの長手方向軸の角度が４０度と４５度との間であることをさらに規定する。
例１４は、例１－１３のいずれかの主題を含み、導電性ビアは第１導電性ビアであり、導電線は第１導電線であり、金属化領域は、導電線の平面における第２導電線と接する第２導電性ビアをさらに含み、第２導電性ビアの長手方向軸は平面と垂直に方向付けられていないことをさらに規定する。
例１５は、例１４の主題を含み、第２導電性ビアが非円形フットプリントを有することをさらに規定する。
例１６は、例１４－１５のいずれかの主題を含み、第２導電性ビアが楕円形フットプリントを有することをさらに規定する。
例１７は、例１４－１６のいずれかの主題を含み、第２導電性ビアの長手方向軸の角度が４０度と９０度との間であることをさらに規定する。
例１８は、例１４－１７のいずれかの主題を含み、第２導電性ビアの長手方向軸の角度が４０度と８５度との間であることをさらに規定する。
例１９は、例１４－１８のいずれかの主題を含み、第２導電性ビアの長手方向軸の角度が４０度と８０度との間であることをさらに規定する。
例２０は、例１４－１９のいずれかの主題を含み、第２導電性ビアの長手方向軸の角度が４０度と７５度との間であることをさらに規定する。
例２１は、例１４－２０のいずれかの主題を含み、第２導電性ビアの長手方向軸の角度が４０度と７０度との間であることをさらに規定する。
例２２は、例１４－２１のいずれかの主題を含み、第２導電性ビアの長手方向軸の角度が４０度と６５度との間であることをさらに規定する。
例２３は、例１４－２２のいずれかの主題を含み、第２導電性ビアの長手方向軸の角度が４０度と６０度との間であることをさらに規定する。
例２４は、例１４－２３のいずれかの主題を含み、第２導電性ビアの長手方向軸の角度が４０度と５５度との間であることをさらに規定する。
例２５は、例１４－２４のいずれかの主題を含み、第２導電性ビアの長手方向軸の角度が４０度と５０度との間であることをさらに規定する。
例２６は、例１４－２５のいずれかの主題を含み、第２導電性ビアの長手方向軸の角度が４０度と４５度との間であることをさらに規定する。
例２７は、例１－２６のいずれかの主題を含み、第１導電性ビアの長手方向軸の角度が第２導電性ビアの長手方向軸の角度と異なることをさらに規定する。
例２８は、例１－２７のいずれかの主題を含み、導電性ビアの上面の中心は、導電線の長手方向軸に垂直な断面において、導電線の上面の中心から側方にオフセットしていることをさらに規定する。
例２９は、例１－２８のいずれかの主題を含み、金属化領域がＭ０金属化層であることをさらに規定する。
例３０は、例１－２９のいずれかの主題を含み、デバイス層と、金属化層とをさらに含み、金属化領域は、デバイス層と金属化層との間にある。
例３１は、導電線と接する導電性ビアを含む金属化領域を含むマイクロ電子構造体であって、導電性ビアの上面の中心は、導電性ビアの底面の中心から側方にオフセットしている、マイクロ電子構造体である。
例３２は、例３１の主題を含み、導電性ビアが非円形フットプリントを有することをさらに規定する。
例３３は、例３１－３２のいずれかの主題を含み、導電性ビアが楕円形フットプリントを有することをさらに規定する。
例３４は、例３１－３３のいずれかの主題を含み、導電線が導電線の平面にあり、平面に対する導電性ビアの角度が４０度と９０度との間であることをさらに規定する。
例３５は、例３１－３４のいずれかの主題を含み、導電線が導電線の平面にあり、平面に対する導電性ビアの角度が４０度と８５度との間であることをさらに規定する。
例３６は、例３１－３５のいずれかの主題を含み、導電線が導電線の平面にあり、平面に対する導電性ビアの角度が４０度と８０度との間であることをさらに規定する。
例３７は、例３１－３６のいずれかの主題を含み、導電線が導電線の平面にあり、平面に対する導電性ビアの角度が４０度と７５度との間であることをさらに規定する。
例３８は、例３１－３７のいずれかの主題を含み、導電線が導電線の平面にあり、平面に対する導電性ビアの角度が４０度と７０度との間であることをさらに規定する。
例３９は、例３１－３８のいずれかの主題を含み、導電線が導電線の平面にあり、平面に対する導電性ビアの角度が４０度と６５度との間であることをさらに規定する。
例４０は、例３１－３９のいずれかの主題を含み、導電線が導電線の平面にあり、平面に対する導電性ビアの角度が４０度と６０度との間であることをさらに規定する。
例４１は、例３１－４０のいずれかの主題を含み、導電線が導電線の平面にあり、平面に対する導電性ビアの角度が４０度と５５度との間であることをさらに規定する。
例４２は、例３１－４１のいずれかの主題を含み、導電線が導電線の平面にあり、平面に対する導電性ビアの角度が４０度と５０度との間であることをさらに規定する。
例４３は、例３１－４２のいずれかの主題を含み、導電線が導電線の平面にあり、平面に対する導電性ビアの角度が４０度と４５度との間であることをさらに規定する。
例４４は、例３１－４３のいずれかの主題を含み、導電性ビアは第１導電性ビアであり、導電線は第１導電線であり、金属化領域は、第２導電線と接する第２導電性ビアをさらに含み、第１導電線および第２導電線は、導電線の平面にあり、第２導電性ビアの上面の中心は第２導電性ビアの底面の中心から側方にオフセットしていることをさらに規定する。
例４５は、例４４の主題を含み、第２導電性ビアが非円形フットプリントを有することをさらに規定する。
例４６は、例４４－４５のいずれかの主題を含み、第２導電性ビアが楕円形フットプリントを有することをさらに規定する。
例４７は、例４４－４６のいずれかの主題を含み、平面に対する第２導電性ビアの角度が４０度と９０度との間であることをさらに規定する。
例４８は、例４４－４７のいずれかの主題を含み、平面に対する第２導電性ビアの角度が４０度と８５度との間であることをさらに規定する。
例４９は、例４４－４８のいずれかの主題を含み、平面に対する第２導電性ビアの角度が４０度と８０度との間であることをさらに規定する。
例５０は、例４４－４９のいずれかの主題を含み、平面に対する第２導電性ビアの角度が４０度と７５度との間であることをさらに規定する。
例５１は、例４４－５０のいずれかの主題を含み、平面に対する第２導電性ビアの角度が４０度と７０度との間であることをさらに規定する。
例５２は、例４４－５１のいずれかの主題を含み、平面に対する第２導電性ビアの角度が４０度と６５度との間であることをさらに規定する。
例５３は、例４４－５２のいずれかの主題を含み、平面に対する第２導電性ビアの角度が４０度と６０度との間であることをさらに規定する。
例５４は、例４４－５３のいずれかの主題を含み、平面に対する第２導電性ビアの角度が４０度と５５度との間であることをさらに規定する。
例５５は、例４４－５４のいずれかの主題を含み、平面に対する第２導電性ビアの角度が４０度と５０度との間であることをさらに規定する。
例５６は、例４４－５５のいずれかの主題を含み、平面に対する第２導電性ビアの角度が４０度と４５度との間であることをさらに規定する。
例５７は、例３１－５６のいずれかの主題を含み、第１導電性ビアの角度が第２導電性ビアの角度と異なることをさらに規定する。
例５８は、例３１－５７のいずれかの主題を含み、導電性ビアの上面の中心は、導電線の長手方向軸に垂直な断面において、導電線の上面の中心から側方にオフセットしていることをさらに規定する。
例５９は、例３１－５８のいずれかの主題を含み、金属化領域がＭ０金属化層であることをさらに規定する。
例６０は、例３１－５９のいずれかの主題を含み、デバイス層と、金属化層とをさらに含み、金属化領域は、デバイス層と金属化層との間にある。
例６１は、導電線と接する導電性ビアを含む金属化領域を含むマイクロ電子構造体であって、導電線は、導電線の平面にあり、導電性ビアの上面の中心は、導電線の長手方向軸に垂直な断面において、導電線の上面の中心から側方にオフセットしており、導電性ビアは、導電線上に止着するように角度付けられている、マイクロ電子構造体である。
例６２は、例６１の主題を含み、導電性ビアが非円形フットプリントを有することをさらに規定する。
例６３は、例６１－６２のいずれかの主題を含み、導電性ビアが楕円形フットプリントを有することをさらに規定する。
例６４は、例６１－６３のいずれかの主題を含み、平面に対する導電性ビアの長手方向軸の角度が４０度と９０度との間であることをさらに規定する。
例６５は、例６１－６４のいずれかの主題を含み、平面に対する導電性ビアの長手方向軸の角度が４０度と８５度との間であることをさらに規定する。
例６６は、例６１－６５のいずれかの主題を含み、平面に対する導電性ビアの長手方向軸の角度が４０度と８０度との間であることをさらに規定する。
例６７は、例６１－６６のいずれかの主題を含み、平面に対する導電性ビアの長手方向軸の角度が４０度と７５度との間であることをさらに規定する。
例６８は、例６１－６７のいずれかの主題を含み、平面に対する導電性ビアの長手方向軸の角度が４０度と７０度との間であることをさらに規定する。
例６９は、例６１－６８のいずれかの主題を含み、平面に対する導電性ビアの長手方向軸の角度が４０度と６５度との間であることをさらに規定する。
例７０は、例６１－６９のいずれかの主題を含み、平面に対する導電性ビアの長手方向軸の角度が４０度と６０度との間であることをさらに規定する。
例７１は、例６１－７０のいずれかの主題を含み、平面に対する導電性ビアの長手方向軸の角度が４０度と５５度との間であることをさらに規定する。
例７２は、例６１－７１のいずれかの主題を含み、平面に対する導電性ビアの長手方向軸の角度が４０度と５０度との間であることをさらに規定する。
例７３は、例６１－７２のいずれかの主題を含み、平面に対する導電性ビアの長手方向軸の角度が４０度と４５度との間であることをさらに規定する。
例７４は、例６１－７３のいずれかの主題を含み、導電性ビアは第１導電性ビアであり、導電線は第１導電線であり、金属化領域は、第２導電線と接する第２導電性ビアをさらに含み、第２導電線は、導電線の平面にあり、第２導電性ビアの上面の中心は、第２導電線の長手方向軸に垂直な断面において、第２導電線の上面の中心から側方にオフセットしており、第２導電性ビアは、第２導電線上に止着するように角度付けられていることをさらに規定する。
例７５は、例７４の主題を含み、第２導電性ビアが非円形フットプリントを有することをさらに規定する。
例７６は、例７４－７５のいずれかの主題を含み、第２導電性ビアが楕円形フットプリントを有することをさらに規定する。
例７７は、例７４－７６のいずれかの主題を含み、平面に対する第２導電性ビアの長手方向軸の角度が４０度と９０度との間であることをさらに規定する。
例７８は、例７４－７７のいずれかの主題を含み、平面に対する第２導電性ビアの長手方向軸の角度が４０度と８５度との間であることをさらに規定する。
例７９は、例７４－７８のいずれかの主題を含み、平面に対する第２導電性ビアの長手方向軸の角度が４０度と８０度との間であることをさらに規定する。
例８０は、例７４－７９のいずれかの主題を含み、平面に対する第２導電性ビアの長手方向軸の角度が４０度と７５度との間であることをさらに規定する。
例８１は、例７４－８０のいずれかの主題を含み、平面に対する第２導電性ビアの長手方向軸の角度が４０度と７０度との間であることをさらに規定する。
例８２は、例７４－８１のいずれかの主題を含み、平面に対する第２導電性ビアの長手方向軸の角度が４０度と６５度との間であることをさらに規定する。
例８３は、例７４－８２のいずれかの主題を含み、平面に対する第２導電性ビアの長手方向軸の角度が４０度と６０度との間であることをさらに規定する。
例８４は、例７４－８３のいずれかの主題を含み、平面に対する第２導電性ビアの長手方向軸の角度が４０度と５５度との間であることをさらに規定する。
例８５は、例７４－８４のいずれかの主題を含み、平面に対する第２導電性ビアの長手方向軸の角度が４０度と５０度との間であることをさらに規定する。
例８６は、例７４－８５のいずれかの主題を含み、平面に対する第２導電性ビアの長手方向軸の角度が４０度と４５度との間であることをさらに規定する。
例８７は、例６１－８６のいずれかの主題を含み、第１導電性ビアの長手方向軸の角度が第２導電性ビアの長手方向軸の角度と異なることをさらに規定する。
例８８は、例６１－８７のいずれかの主題を含み、導電性ビアの上面の中心は、導電線の長手方向軸に垂直な断面において、導電線の上面の中心から側方にオフセットしていることをさらに規定する。
例８９は、例６１－８８のいずれかの主題を含み、金属化領域がＭ０金属化層であることをさらに規定する。
例９０は、例６１－８９のいずれかの主題を含み、デバイス層と、金属化層とをさらに含み、金属化領域は、デバイス層と金属化層との間にある。
例９１は、コンピューティングデバイスであって、例１－９０のいずれかに記載のマイクロ電子構造体のいずれかを含むダイと、回路基板とを含み、ダイは、回路基板と通信可能に結合されている、コンピューティングデバイスである。
例９２は、例９１の主題を含み、ダイがパッケージに含まれ、パッケージが回路基板と通信可能に結合されていることをさらに規定する。
例９３は、例９２の主題を含み、パッケージが、はんだによって回路基板と通信可能に結合されていることをさらに規定する。
例９４は、例９１－９３のいずれかの主題を含み、回路基板がマザーボードであることをさらに規定する。
例９５は、例９１－９４のいずれかの主題を含み、ダイが処理デバイスまたはメモリデバイスの一部であることをさらに規定する。
例９６は、例９１－９５のいずれかの主題を含み、コンピューティングデバイスがモバイルコンピューティングデバイスであることをさらに規定する。
例９７は、例９１－９５のいずれかの主題を含み、コンピューティングデバイスがラップトップコンピューティングデバイスであることをさらに規定する。
例９８は、例９１－９５のいずれかの主題を含み、コンピューティングデバイスがデスクトップコンピューティングデバイスであることをさらに規定する。
例９９は、例９１－９５のいずれかの主題を含み、コンピューティングデバイスがウェアラブルコンピューティングデバイスであることをさらに規定する。
例１００は、例９１－９５のいずれかの主題を含み、コンピューティングデバイスがサーバコンピューティングデバイスであることをさらに規定する。
例１０１は、例９１－９５のいずれかの主題を含み、コンピューティングデバイスが車両コンピューティングデバイスであることをさらに規定する。
例１０２は、例９１－１０１のいずれかの主題を含み、コンピューティングデバイスは、回路基板と通信可能に結合されたディスプレイをさらに含むことをさらに規定する。
例１０３は、例９１－１０２のいずれかの主題を含み、コンピューティングデバイスは、回路基板と通信可能に結合されたアンテナをさらに含むことをさらに規定する。
例１０４は、例９１－１０３のいずれかの主題を含み、コンピューティングデバイスは、ダイおよび回路基板の周囲にハウジングをさらに含むことをさらに規定する。
例１０５は、例１０４の主題を含み、ハウジングがプラスチック材料を含むことをさらに規定する。
例１０６は、本明細書に開示される製造方法のいずれかを含む。
［他の可能な態様］
［項目１］
導電線と接する導電性ビアを含む金属化領域を備えるマイクロ電子構造体であって、上記導電線は導電線の平面にあり、上記導電性ビアの長手方向軸は上記平面と垂直に方向付けられていない、マイクロ電子構造体。
［項目２］
上記導電性ビアは、非円形フットプリントを有する、項目１に記載のマイクロ電子構造体。
［項目３］
上記導電性ビアは、楕円形フットプリントを有する、項目１に記載のマイクロ電子構造体。
［項目４］
上記導電性ビアの上記長手方向軸の角度は、４０度と９０度との間である、項目１に記載のマイクロ電子構造体。
［項目５］
上記導電性ビアは第１導電性ビアであり、上記導電線は第１導電線であり、上記金属化領域は、上記導電線の上記平面における第２導電線と接する第２導電性ビアをさらに含み、上記第２導電性ビアの長手方向軸は上記平面と垂直に方向付けられていない、項目１に記載のマイクロ電子構造体。
［項目６］
上記第１導電性ビアの上記長手方向軸の角度は、上記第２導電性ビアの上記長手方向軸の角度と異なる、項目５に記載のマイクロ電子構造体。
［項目７］上記導電性ビアの上面の中心は、上記導電線の上記長手方向軸に垂直な断面において、上記導電線の上面の中心から側方にオフセットしている、項目１に記載のマイクロ電子構造体。
［項目８］
上記金属化領域は、Ｍ０金属化層である、項目１に記載のマイクロ電子構造体。
［項目９］
デバイス層と、
金属化層と
をさらに備え、
上記金属化領域は、上記デバイス層と上記金属化層との間にある、項目１に記載のマイクロ電子構造体。
［項目１０］
導電線と接する導電性ビアを含む金属化領域を備えるマイクロ電子構造体であって、上記導電性ビアの上面の中心は、上記導電性ビアの底面の中心から側方にオフセットしている、マイクロ電子構造体。
［項目１１］
上記導電性ビアは、非円形フットプリントを有する、項目１０に記載のマイクロ電子構造体。
［項目１２］
上記導電性ビアは、楕円形フットプリントを有する、項目１０に記載のマイクロ電子構造体。
［項目１３］
上記導電性ビアは第１導電性ビアであり、上記導電線は第１導電線であり、上記金属化領域は、第２導電線と接する第２導電性ビアをさらに含み、上記第１導電線および上記第２導電線は、導電線の平面にあり、上記第２導電性ビアの上面の中心は上記第２導電性ビアの底面の中心から側方にオフセットしている、項目１０に記載のマイクロ電子構造体。
［項目１４］
上記第２導電性ビアは非円形フットプリントを有する、項目１３に記載のマイクロ電子構造体。
［項目１５］
導電線と接する導電性ビアを含む金属化領域を備えるマイクロ電子構造体であって、上記導電線は、導電線の平面にあり、上記導電性ビアの上面の中心は、上記導電線の長手方向軸に垂直な断面において、上記導電線の上面の中心から側方にオフセットしており、上記導電性ビアは、上記導電線上に止着するように角度付けられている、マイクロ電子構造体。
［項目１６］
上記導電性ビアは第１導電性ビアであり、上記導電線は第１導電線であり、上記金属化領域は、第２導電線と接する第２導電性ビアをさらに含み、上記第２導電線は、上記導電線の上記平面にあり、上記第２導電性ビアの上面の中心は、上記第２導電線の上記長手方向軸に垂直な断面において、上記第２導電線の上面の中心から側方にオフセットしており、上記第２導電性ビアは、上記第２導電線上に止着するように角度付けられている、項目１５に記載のマイクロ電子構造体。
［項目１７］
上記第１導電性ビアの長手方向軸の角度は、上記第２導電性ビアの長手方向軸の角度と異なる、項目１６に記載のマイクロ電子構造体。
［項目１８］
上記導電性ビアの上面の中心は、上記導電線の上記長手方向軸に垂直な断面において、上記導電線の上面の中心から側方にオフセットしている、項目１６に記載のマイクロ電子構造体。
［項目１９］
上記金属化領域は、Ｍ０金属化層である、項目１５に記載のマイクロ電子構造体。
［項目２０］
デバイス層と、
金属化層と
をさらに備え、
上記金属化領域は、上記デバイス層と上記金属化層との間にある、項目１５項に記載のマイクロ電子構造体。

Claims (20)

  1. 導電線と接する導電性ビアを含む金属化領域を備えるマイクロ電子構造体であって、前記導電線は導電線の平面にあり、前記導電性ビアの長手方向軸は前記平面と垂直に方向付けられていない、マイクロ電子構造体。
  2. 前記導電性ビアは、非円形フットプリントを有する、請求項１に記載のマイクロ電子構造体。
  3. 前記導電性ビアは、楕円形フットプリントを有する、請求項１または２に記載のマイクロ電子構造体。
  4. 前記導電性ビアの前記長手方向軸の角度は、４０度と９０度との間である、請求項１から３のいずれか一項に記載のマイクロ電子構造体。
  5. 前記導電性ビアは第１導電性ビアであり、前記導電線は第１導電線であり、前記金属化領域は、前記導電線の前記平面における第２導電線と接する第２導電性ビアをさらに含み、前記第２導電性ビアの長手方向軸は前記平面と垂直に方向付けられていない、請求項１から４のいずれか一項に記載のマイクロ電子構造体。
  6. 前記第１導電性ビアの前記長手方向軸の角度は、前記第２導電性ビアの前記長手方向軸の角度と異なる、請求項５に記載のマイクロ電子構造体。
  7. 前記導電性ビアの上面の中心は、前記導電線の前記長手方向軸に垂直な断面において、前記導電線の上面の中心から側方にオフセットしている、請求項１から６のいずれか一項に記載のマイクロ電子構造体。
  8. 前記金属化領域は、Ｍ０金属化層である、請求項１から７のいずれか一項に記載のマイクロ電子構造体。
  9. デバイス層と、
    金属化層と
    をさらに備え、
    前記金属化領域は、前記デバイス層と前記金属化層との間にある、請求項１から８のいずれか一項に記載のマイクロ電子構造体。
  10. 導電線と接する導電性ビアを含む金属化領域を備えるマイクロ電子構造体であって、前記導電性ビアの上面の中心は、前記導電性ビアの底面の中心から側方にオフセットしている、マイクロ電子構造体。
  11. 前記導電性ビアは、非円形フットプリントを有する、請求項１０に記載のマイクロ電子構造体。
  12. 前記導電性ビアは、楕円形フットプリントを有する、請求項１０または１１に記載のマイクロ電子構造体。
  13. 前記導電性ビアは第１導電性ビアであり、前記導電線は第１導電線であり、前記金属化領域は、第２導電線と接する第２導電性ビアをさらに含み、前記第１導電線および前記第２導電線は、導電線の平面にあり、前記第２導電性ビアの上面の中心は前記第２導電性ビアの底面の中心から側方にオフセットしている、請求項１０から１２のいずれか一項に記載のマイクロ電子構造体。
  14. 前記第２導電性ビアは非円形フットプリントを有する、請求項１３に記載のマイクロ電子構造体。
  15. 導電線と接する導電性ビアを含む金属化領域を備えるマイクロ電子構造体であって、前記導電線は、導電線の平面にあり、前記導電性ビアの上面の中心は、前記導電線の長手方向軸に垂直な断面において、前記導電線の上面の中心から側方にオフセットしており、前記導電性ビアは、前記導電線上に止着するように角度付けられている、マイクロ電子構造体。
  16. 前記導電性ビアは第１導電性ビアであり、前記導電線は第１導電線であり、前記金属化領域は、第２導電線と接する第２導電性ビアをさらに含み、前記第２導電線は、前記導電線の前記平面にあり、前記第２導電性ビアの上面の中心は、前記第２導電線の前記長手方向軸に垂直な断面において、前記第２導電線の上面の中心から側方にオフセットしており、前記第２導電性ビアは、前記第２導電線上に止着するように角度付けられている、請求項１５に記載のマイクロ電子構造体。
  17. 前記第１導電性ビアの長手方向軸の角度は、前記第２導電性ビアの長手方向軸の角度と異なる、請求項１６に記載のマイクロ電子構造体。
  18. 前記導電性ビアの上面の中心は、前記導電線の前記長手方向軸に垂直な断面において、前記導電線の上面の中心から側方にオフセットしている、請求項１６または１７に記載のマイクロ電子構造体。
  19. 前記金属化領域は、Ｍ０金属化層である、請求項１６から１８のいずれか一項に記載のマイクロ電子構造体。
  20. デバイス層と、
    金属化層と
    をさらに備え、
    前記金属化領域は、前記デバイス層と前記金属化層との間にある、請求項１６から１９のいずれか一項に記載のマイクロ電子構造体。
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