JP2022095471A - パワー部品内蔵基板及び部品内蔵基板形成方法 - Google Patents

Abstract

【課題】パワー半導体素子とゲートドライバ素子とを同一の絶縁層で支持して配置することで高機能化、高信頼性化及び小型化されたパワーデバイスを簡素化された製造工程で作成するパワー部品内蔵基板を提供する。【解決手段】パワー部品内蔵基板１において、絶縁樹脂１２に埋め込まれたパワー半導体素子（ＭＯＳＦＥＴ１０）と、ＭＯＳＦＥＴ１０が埋め込まれた絶縁樹脂と同一の絶縁樹脂に埋め込まれたゲートドライバ１１と、絶縁樹脂の表面側及び裏面側の両方の面にＭＯＳＦＥＴ１０の電極端子に接続する配線１４を備えると共に、絶縁樹脂の表面側又は裏面側のいずれか一方の面にゲートドライバ１１の電極端子に接続する配線１４とを備える。表面側又は裏面側のいずれか一方のめっき配線層２０が、ＭＯＳＦＥＴ１０の電極端子全面と直接接触して接続されており、他方の配線１４がＭＯＳＦＥＴ１０の電極端子とビア１５を介して接続されている。【選択図】図１

Description

本発明は、パワー半導体素子とその制御回路とを同一層内に内蔵したパワー部品内蔵基板に関する。

近年、温暖化防止、低炭素社会の実現のために省エネルギー化を実現するパワーデバイスの技術開発が期待されている。パワーデバイスをきめ細かく制御することで省エネルギーを実現することが可能となり、更なる低損失化が求められている。パワーデバイスの電力損失にはオン状態の電流経路に存在するオン抵抗による導通損失と、オン状態とオフ状態との切り替え時に発生するスイッチング損失がある。これらの損失を低減させるために、近年はＳｉパワーデバイスに代わりＷＢＧ（Wide Band Gap）半導体であるＧａＮ（窒化ガリウム）、ＳｉＣ（炭化ケイ素）、ＧａＯ（酸化ガリウム）等の半導体が実用化されて始めており、その制御回路が重要な要素となっている。

また、パワーデバイスのスイッチング周波数を大きくすることによってスイッチング損失を低減させる場合、実際には寄生成分の影響で過渡的に発生するサージやリンギングによってスイッチング損失が発生し、サージ電圧がパワーデバイスの許容電圧を超える場合、パワーデバイスの破壊につながる恐れもある。そのため、スイッチング周波数を大きくしてスイッチング損失を低減させる場合、寄生成分である寄生インダクタンスを小さくする回路設計が不可欠である。寄生インダクタンスは物理的配線のみであっても発生し、配線の長さの影響を大きく受ける。以上のようなことから、寄生インダクタンスを小さくするための自由な配線レイアウトを可能とし、且つ製造工程も簡素化できるパワーモジュールの開発が求められている。

非特許文献１に示す技術は、部品内蔵技術を用いたパワーデバイスに関するものであり、ガラスエポキシ樹脂層にパワーコンポーネントを埋め込み、上面側をビアで接続し下面側を銅めっきプロセスで接続する構造が開示されている。樹脂層には銅インレイ（銅ブロック）が埋め込まれている。

また、パワー半導体の機能を最大限に活かすために、ドライブ配線を極力短くし（ゲートドライバをパワー半導体のゲート端子とソース端子にできる限り近くに配置し）、ゲートループ電流とパワーループ電流とが互いに直交するように配置することで相互誘導を受けないようにするといったことが行われている（例えば、図１７を参照）。

H. Stahr, M. Morianz, S. Gross, M. Unger, J. Nicolics, L. Böttcher, "Investigation of a power module with double sided cooling using a new concept for chip embedding",9th International Conference on Integrated Power Electronics Systems, Nuremberg, Germany, 2016, pp. 1-10.

しかしながら、上述したように寄生インダクタンスなどの影響を考慮した設計や配置の制限などから十分に高機能化、高信頼性化、及び小型化されたパワーデバイスを少ない作業工程で作成するのは非常に困難性を有するものとなっている。

非特許文献１に示す技術は、パワー半導体素子を部品内蔵で実装するものであり、底面側を銅めっき、上面側をビアで接続することで製造工程を低減しつつ、小型化されたパワーデバイスを提供しているが、パワー半導体素子のドライブ回路の構造については開示されていない。

本発明は、パワー部品内蔵基板によりパワー半導体素子とゲートドライバ素子とを同一の絶縁層で支持して配置することで高機能化、高信頼性化、及び小型化されたパワーデバイスを簡素化された製造工程で作成することを可能とするパワー部品内蔵基板及び部品内蔵基板形成方法を提供する。

本発明に係るパワー部品内蔵基板は、絶縁層に埋め込まれたパワー半導体素子と、前記パワー半導体素子が埋め込まれた前記絶縁層と同一の絶縁層に埋め込まれた前記パワー半導体素子を制御するためのゲートドライバ素子と、前記絶縁層の表面側及び裏面側の両方の面に前記パワー半導体素子の電極端子に接続する配線を備えると共に、前記絶縁層の表面側又は裏面側のいずれか一方の面に前記ゲートドライバ素子の電極端子に接続する配線とを備え、前記パワー半導体素子の表面側又は裏面側のいずれか一方の配線が少なくとも前記パワー半導体素子の電極端子全面と直接接触して接続されており、他方の配線が前記パワー半導体素子の電極端子とビアを介して接続されているものである。

このように、本発明に係るパワー部品内蔵基板においては、絶縁層に埋め込まれたパワー半導体素子と、当該パワー半導体素子が埋め込まれた前記絶縁層と同一の絶縁層に埋め込まれた前記パワー半導体素子を制御するためのゲートドライバ素子と、前記絶縁層の表面側及び裏面側の両方の面に前記パワー半導体素子の電極端子に接続する配線を備えると共に、前記絶縁層の表面側又は裏面側のいずれか一方の面に前記ゲートドライバ素子の電極端子に接続する配線とを備えるため、パワー半導体素子とゲートドライバ素子とを可能な限り近づけて配置することができ、且つ表面実装が不要となることで基板の表裏の凹凸が発生せず、パワー半導体素子の表面及び裏面に対してヒートスプレッダを取付やすくなるという効果を奏する。

また、パワー半導体素子の表面側又は裏面側のいずれか一方の配線が少なくとも前記パワー半導体素子の電極端子全面と直接接触して接続されており、他方の配線が前記パワー半導体素子の電極端子とビアを介して接続されているため、一方の面におけるパワー半導体素子の配線との接触面積を最大にすることが可能となり、高電流密度、高放熱性、高信頼性、パワー半導体素子への応力低減を実現することができるという効果を奏する。

さらに、他方の面のみがビアでの接続になるため一方の面側でビアを形成する必要がなくなり絶縁樹脂のラミネート回数や裏面側の電極露出工程を削減して製造工程を簡素化することができるという効果を奏する。

本発明に係るパワー部品内蔵基板は、前記パワー半導体素子と前記ゲートドライバ素子との間のループ接続配線がツイスト状に形成されているものである。

このように、本発明に係るパワー部品内蔵基板においては、前記パワー半導体素子と前記ゲートドライバ素子との間のループ接続配線がツイスト状に形成されているため、パワー半導体素子とゲートドライバ素子との間のループの寄生インダクタンスを大幅に低減することが可能となり、スイッチング損失を減らすことができるという効果を奏する。

本発明に係るパワー部品内蔵基板は、前記ループ接続配線が、前記絶縁層の表面側と裏面側とに交互に配設されてツイストを形成するものである。

このように、本発明に係るパワー部品内蔵基板においては、ループ接続配線が、前記絶縁層の表面側と裏面側とに交互に配設されてツイストを形成するため、表面実装することなく部品内蔵工程で容易にツイスト配線を形成することができるという効果を奏する。

本発明に係るパワー部品内蔵基板は、前記ループ接続配線が、前記絶縁層の表面側又は裏面側のいずれか一方の面に複数の配線層をビアを介して交互に配設されてツイストを形成するものである。

このように、本発明に係るパワー部品内蔵基板においては、ループ接続配線が、前記絶縁層の表面側又は裏面側のいずれか一方の面に複数の配線層をビアを介して交互に配設されてツイストを形成するため、表面実装することなく部品内蔵工程で容易にツイスト配線を形成することができるという効果を奏する。

本発明に係るパワー部品内蔵基板は、前記配線の外側に配設される絶縁層と、当該絶縁層の外側に当該絶縁層を介して配設されるヒートスプレッダとを備えるものである。

このように、本発明に係るパワー部品内蔵基板においては、前記配線の外側に配設される絶縁層と、当該絶縁層の外側に当該絶縁層を介して配設されるヒートスプレッダとを備えるため、ヒートスプレッダを絶縁状態にすることができるという効果を奏する。特に、パワー半導体素子の表面又は裏面をめっき配線で直接接触して接続した場合には、非常に優れた放熱効果を実現することが可能となる。また、絶縁層を熱伝導率が高い絶縁樹脂で形成することで、セラミックスのように割れを防止するために厚みを厚くする必要なくなり小型化することができるという効果を奏する。

本発明に係るパワー部品内蔵基板は、前記ヒートスプレッダにダイヤモンドが複合されているものである。

このように、本発明に係るパワー部品内蔵基板においては、ヒートスプレッダにダイヤモンドが複合されているため、放熱性を向上させて高性能なパワー内蔵部品を実現することができるという効果を奏する。

本発明に係るパワー部品内蔵基板は、前記パワー半導体素子を配置する銅張積層板の配置領域に形成される第１開口部内に、中心部分に第２開口部を有する銅ブロックが配置され、前記第２開口部内に前記パワー半導体素子が配置されるものである。

このように、本発明に係るパワー部品内蔵基板においては、前記パワー半導体素子を配置する銅張積層板の配置領域に形成される第１開口部内に、中心部分に第２開口部を有する銅ブロックが配置され、前記第２開口部内に前記パワー半導体素子が配置されるため、銅の量を増大させて電流増加、高放熱性化及び剛性を強くすることができるという効果を奏する。

本発明に係る部品内蔵基板形成工程は、銅張積層板における少なくともパワー半導体素子及びゲートドライバ素子が内蔵される領域にキャビティ加工を行うキャビティ加工工程と、前記銅張積層板の裏面側に仮固定テープを配設する仮固定テープ貼付け工程と、前記キャビティ加工で形成された開口部に前記パワー半導体素子及びゲートドライバ素子を搭載して前記仮固定テープに固定する素子搭載工程と、前記銅張積層板の表面から絶縁樹脂を真空状態でラミネートするラミネート工程と、前記仮固定テープを剥離する仮固定テープ剥離工程と、前記銅張積層板の裏面側に平板状の配線層をめっきで形成すると共に、表面側にビア及び配線層をめっきで形成するめっき工程と、形成された前記配線層に配線パターン形成するパターン形成工程とを含むものである。

このように、本発明に係る部品内蔵基板形成工程においては、銅張積層板における少なくともパワー半導体素子及びゲートドライバ素子が内蔵される領域にキャビティ加工を行うキャビティ加工工程と、前記銅張積層板の裏面側に仮固定テープを配設する仮固定テープ貼付け工程と、前記キャビティ加工で形成された開口部に前記パワー半導体素子及びゲートドライバ素子を搭載して前記仮固定テープに固定する素子搭載工程と、前記銅張積層板の表面から絶縁樹脂を真空状態でラミネートするラミネート工程と、前記仮固定テープを剥離する仮固定テープ剥離工程と、前記銅張積層板の裏面側に平板状の配線層をめっきで形成すると共に、表面側にビア及び配線層をめっきで形成するめっき工程と、形成された前記配線層に配線パターン形成するパターン形成工程とを含むため、仮固定テープ側の面における絶縁樹脂のラミネート回数や電極露出工程を削減しつつ、パワー半導体素子とゲートドライバ素子とを同一の絶縁層に埋め込んだ部品内蔵基板を効率的に作成することができるという効果を奏する。

また、ラミネート工程において銅張積層板の表面から真空状態で絶縁樹脂をラミネートすることで、パワー半導体素子と仮固定テープとの間のボイドを確実に除去し、パワー半導体素子の裏面側に回り込む絶縁樹脂が原因となって生じるクラックの発生を抑制することができるという効果を奏する。

第１の実施形態に係るパワー部品内蔵基板の構造を示す第１の図である。 ゲート駆動素子の一例を示す回路図である。 内蔵された半導体素子に加わる応力の実験結果を示す図である。 第１の実施形態に係るパワー部品内蔵基板の構造を示す第２の図である。 第１の実施形態に係るパワー部品内蔵基板の製造工程を示す第１の図である。 第１の実施形態に係るパワー部品内蔵基板の製造工程を示す第２の図である。 第１の実施形態に係るパワー部品内蔵基板の製造工程を示す第３の図である。 第１の実施形態に係るパワー部品内蔵基板のいくつかの製造工程における実際の写真である。 第１の実施形態に係るパワー部品内蔵基板の他の製造方法を示す第１の図である。 第１の実施形態に係るパワー部品内蔵基板の他の製造方法を示す第２の図である。 第１の実施形態に係るパワー部品内蔵基板の他の製造方法を示す第３の図である。 第１の実施形態に係るパワー部品内蔵基板の他の製造方法を示す第４の図である。 第１の実施形態に係るパワー部品内蔵基板の他の製造方法を示す第５の図である。 第１の実施形態に係るパワー部品内蔵基板の他の製造方法を示す第６の図である。 第２の実施形態に係るパワー部品内蔵基板の構造を示す上面及び断面写真である。 第３の実施形態に係るパワー部品内蔵基板の構造を示す第１の図である。 従来のパワー半導体モジュールにおける表面実装の構造を示す図である。

（本発明の第１の実施形態）
本実施形態に係るパワー部品内蔵基板について、図１ないし図１４を用いて説明する。本実施形態に係るパワー部品内蔵基板は、パワー半導体素子とこのパワー半導体素子を制御する駆動回路とを同一の絶縁層内に埋め込む部品内蔵基板である。

図１は、本実施形態に係るパワー部品内蔵基板の構造を示す第１の図であり、パワー半導体素子であるＭＯＳＦＥＴ１０とその駆動を制御するゲートドライバ１１とが同一の絶縁層１２内に埋め込まれ、ＭＯＳＦＥＴ１０の裏面側の全面をめっき配線層２０で接続しているパワー部品内蔵基板１の構造を示す図である。図１（Ａ）はヒートスプレッダーがない場合、図１（Ｂ）はヒートスプレッダーなしでゲート駆動素子を有する場合、図１（Ｃ）はヒートスプレッダーがある場合のそれぞれの構造を示している。なお、図１（Ｂ）のゲート駆動素子については詳細を後述する。

図１（Ａ）において、絶縁層１２にＭＯＳＦＥＴ１０、ゲートドライバ１１及び銅ブロック１３が埋め込まれて支持されており、ＭＯＳＦＥＴ１０は表面側の配線１４にビア１５を介して接続され、裏面側はビアを介することなく裏面全面に接続されるめっき配線層２０が形成されている。ゲートドライバ１１は表面側の配線１４にビア１５を介して接続され、配線１４でＭＯＳＦＥＴ１０と電気的に接続されている。銅ブロック１３は、基板の剛性の向上、放熱性の向上及び表裏面の配線接続のために設けられており、裏面全面がめっき配線層２０と接続されている。また、配線１４のさらに表面側及び裏面側はソルダーレジスト１６で被覆されている。

図１（Ｂ）においても、図１（Ａ）と類似の構造となっているが、ＭＯＳＦＥＴ１０とゲートドライバ１１との間にゲート駆動素子１７を有している。ここで、ゲート駆動素子１７について説明する。図２は、ゲート駆動素子の一例を示す回路図である。ＭＯＳＦＥＴ１０の誤動作防止やターンオフ時間を短くするために、ゲートドライバ１１とＭＯＳＦＥＴ１０の間にはゲート駆動素子１７（例えば、抵抗等の受動部品からなる）が配設されており、ゲートドライバ１１とゲート駆動素子１７とでゲート駆動回路１８を形成し、ＭＯＳＦＥＴ１０に接続する。図１（Ｂ）はゲート駆動素子１７も含めたゲート駆動回路１８がＭＯＳＦＥＴ１０と同一の絶縁層内に埋め込まれた場合の部品内蔵基板の構造となっている。ゲートドライバ１１及びゲート駆動素子１７は、ビア１５を介して表面側の配線１４で電気的に接続される。

図１（Ｃ）は、図１（Ａ）の構造においてヒートスプレッダ１９を備える場合の構造である。部品内蔵基板の表裏面又はいずれか一方の面にヒートスプレッダー１９を配設する構造は一般的に知られた構造であるが、多くはセラミックスの絶縁層を介したものである。セラミックスを用いると放熱効果を高めることが可能であるが、割れを防止するためにどうしても厚みが必要となってしまう。本実施形態に係るパワー部品内蔵基板１においては、セラミックスではなく放熱性が高い樹脂を絶縁層２１に用いることで、放熱性を高めつつ厚みを薄くすることが可能となっている。具体的には、高分子絶縁材料に高い熱伝導率を持つフィラーを混合するコンポジット絶縁材料を用いることが可能である。例えば高分子絶縁材料として、熱硬化型のエポキシ樹脂、フェノール樹脂、シリコーン樹脂、ビスマレイミドトリアジン樹脂及び熱硬化性ポリイミド等を用いてもよく、高い熱伝導率を持つフィラーとして、アルミナ（Ａｌ_２０_３）やシリカ（ＳｉＯ_２）、窒化ホウ素（ＢＮ）のような無機セラミックス、ダイヤモンド及びカーボンナノチューブ等を用いてもよい。図１（Ｃ）においては、ＭＯＳＦＥＴ１０の配置位置に対応して、その表裏面に放熱性が高い絶縁材料を介してヒートスプレッダ１９が配設されることで放熱効果を高めている。

図１（Ａ）～（Ｃ）に示される通り、絶縁層１２の裏面側はビア１５が形成されておらず、ＭＯＳＦＥＴ１０や銅ブロック１３の裏面全面に接続されるめっき配線層２０が直接形成されている。ＭＯＳＦＥＴ１０は表裏面の間で通電する必要があり、表面側はビア１５を介して配線１４に接続し、裏面側はめっき配線層２０に直接接続している。ゲートドライバ１１やゲート駆動素子１７は表裏面の間で通電する必要がないため、表面側のみがビア１５を介して配線１４に接続し、裏面側は接続する必要がない。なお、銅ブロック１３については、必要に応じて表裏面の間で導通するように接続されてもよいし、裏面側のみがめっき配線層２０に接続するようにしてもよい。

図１において、内蔵される各構成部品の裏面側は、めっき配線層２０の面に沿って同一平面上に配置される。また、各構成部品の表面側は耐電圧を考慮する必要があるため、必ず絶縁材が充填される。つまり、各構成部品はそれぞれ異なる高さを有しているため、表面側は各構成部品の高さに応じたビア１５を介して配線１４に接続しつつ、配線１４との間の空間は絶縁樹脂で充填される。このような構造を形成するために、各構成部品を内蔵するフレームは、各構成部品の厚み以上の厚みを有するものとなっている。また、ＭＯＳＦＥＴ１０や銅ブロック１３の裏面全面をめっき接続するため、配線層２０はＭＯＳＦＥＴ１０や銅ブロック１３の裏面全体を包含するようなサイズで形成される。

このように裏面全体をめっきで配線することで、裏面側にビア１５を形成する必要がないため、絶縁樹脂のラミネート回数を減らし、ＭＯＳＦＥＴ１０の裏面側の電極露出工程を低減することが可能となる。また、裏面側におけるめっき配線層２０の平坦化とＭＯＳＦＥＴ１０の裏面全体を接続することによる高電流密度、高放熱性、高信頼性、ＭＯＳＦＥＴ１０への応力低減を実現することが可能となる。

ここで、上記のＭＯＳＦＥＴ１０への応力低減についてさらに詳細に説明する。図３は、内蔵された半導体素子に加わる応力の実験結果を示す図である。発明者らは配線１４（Ｃｕ配線）の厚みごとに、内蔵された半導体素子に加わる応力を調べた。図３（Ａ）の断面写真が示すように、表面及び裏面側をどちらもビア１５を介して配線１４に接続した場合は、配線１４の厚みが２０μｍを超えると半導体素子にクラックが入ってしまう。一方で、図３（Ｂ）の断面写真が示すように、半導体素子の裏面側全面にめっき配線層２０を形成した場合は、１００μｍの厚みでめっき配線層２０及び配線１４を形成した場合であってもクラックが生じないことが示された。

図３（Ａ）のように、両面をビア１５で接続した場合にクラックが入った原因として考えられるのが、表面側と裏面側とにおける電極の接続面積の差によるものである。図３（Ａ）に示す通り、クラックは接続面積が小さい表面側に向かって引っ張られるように入っていることがわかる。つまり、図３（Ａ）の場合は、裏面側に比べて表面側の電極の接続面積が小さいため、このようなクラックが生じたと考えられる。一方で、図３（Ｂ）においては表面側と裏面側とで接続面積が異なるにも関わらずクラックが生じていない。これは、図３（Ｂ）に示す端部領域Ｒにおける半導体素子とめっき配線層２０との接続状態に大きく依存していると考えられる。すなわち、半導体素子の裏面側における端部領域Ｒを含む裏面全面がめっき配線層２０に接続されることで、内蔵される半導体素子への応力を緩和することが可能であることが明らかとなった。これは、スイッチング用半導体素子やＲＦアンプに用いられる半導体素子のように、表面側と裏面側とで電極面積が異なるような部品内蔵基板において非常に有効な構造となる。また、半導体素子の裏面側端部におけるエッジ部分には応力が集中しやすくなるため、裏面側端部のエッジが露出しないように裏面側全面をめっき配線層２０に接合することで、配線にある程度の厚みがあっても半導体素子のクラックを防止することが可能となる。

図４は、本実施形態に係るパワー部品内蔵基板の構造を示す第２の図である。図１の場合と同様に、ＭＯＳＦＥＴ１０とゲートドライバ１１とが同一の絶縁層内に埋め込まれているパワー部品内蔵基板１の構造を示す図であるが、図１の場合と異なるのはＭＯＳＦＥＴ１０とゲートドライバ１１との間の接続配線をツイスト状に形成していることである。図４（Ａ）はコア層を介してツイスト配線を形成した場合、図４（Ｂ）は表面側でツイスト配線を形成した場合の構造を示し、図４（Ｃ）はツイスト配線構造の一例を示している。

図４においてゲート・ソースループをツイスト配線構造にしている。そのため、ゲートループの寄生インダクタンスを大幅に下げることが可能となっている。したがって、この構造によりスイッチング半導体素子のスイッチング損失を低減して高速なスイッチングが可能となる。図４（Ａ）の場合はコア層を介してのツイスト配線構造であり、コア層は銅ブロック１３又はビア１５で層間を貫通し（図４（Ａ）においては銅ブロック１３を使用した場合を示す）、表面側及び裏面側において配線１４でそれぞれの銅ブロック１３又はビア１５を接続することで図４（Ｃ）に示すようなツイスト配線構造を実現することが可能となっている。図４（Ｂ）の場合は表面側でツイスト配線構造を形成しており、コア層の表面側を第１層（ｎ１層とする）とし、その更に表面側の第２層（ｎ２層とする）との間でツイスト配線構造が形成されている。ｎ１層とｎ２層との間はビア１５で接続され、各ｎ１層及びｎ２層においてはビア１５同士を配線１４で接続することで図４（Ｃ）に示すようなツイスト配線構造を実現することが可能となっている。

図４（Ａ）の場合はコア層の厚みが２００～５００μｍであることからツイストの幅も同様のサイズとなる。これに対して図４（Ｂ）の場合は表面側のｎ１層及びｎ２層の厚みが２０μｍ程度となりツイストの幅も小さくなるため、図４（Ｂ）の構造の方が磁束の影響をより抑えることが可能になる。

次に、本実施形態に係るパワー部品内蔵基板の製造方法について説明する。ここでは、図１（Ａ）に示した構造の製造工程について説明する。図５ないし図７は、本実施形態に係るパワー部品内蔵基板の製造工程を示す図、図８は、本実施形態に係るパワー部品内蔵基板のいくつかの製造工程における実際の写真である。なお、以下の製造工程において、一般的なプリント基板プロセスとして知られているステップについては詳細に説明することを省略している。

まず、図５（Ａ）で銅張積層板（ＣＣＬ：Copper Clad Laminate）を用意する。銅張積層板に対してアラインメント用スルーホールを形成し、ドライフィルム（ＤＲＦ）ラミネート、プリント基板用露光機によるＤＲＦ露光、プリント基板用現像機によるＤＲＦ現像、ケミカルエッチング（例えば、水平搬送タイプで塩化銅を用いる）によるＣｕエッチング、レジスト剥離装置によるＤＲＦ剥離により、図５（Ｂ）のアラインメントマークを形成する。図５（Ｃ）でルータ加工、パンチング加工又はレーザ加工等により部品を搭載するための貫通孔のキャビティ加工を行う。ここまでの工程により図８（Ａ）のフレームが製造される。図５（Ｄ）で搭載する部品を仮固定するための仮固定テープを基板の裏面側に張り付ける。このときのフレーム厚は、搭載される部品のうち最も厚い（高さがある）部品の厚み以上のフレーム厚としておく。ここまでの工程により図８（Ｂ）が製造される。図５（Ｅ）で部品を搭載する。裏面側の接続を行うＭＯＳＦＥＴ１０はフェイスアップ搭載を行い、裏面側の接続が不要なゲートドライバ１１はフェイスダウン搭載を行う。本実施形態においては、ＭＯＳＦＥＴ１０やゲートドライバ１１以外にも、例えば半導体パッケージ、受動部品、銅ブロック１３等を含むその他部品等を搭載することが可能であり、それぞれは異なる厚みを有するものであってもよい。

図５（Ｅ）で部品が搭載されると、図６（Ａ）でフィルム状絶縁樹脂ラミネートを行う。ここでは、絶縁樹脂をラミネートする前にＭＯＳＦＥＴ１０やその他部品と仮固定テープとの間のボイドを抜いて密着性を向上させるために真空ラミネートを行う。図６（Ｂ）で仮固定テープを剥離してプラズマ洗浄する。仮固定テープを用いることでＭＯＳＦＥＴ１０の裏面側を研磨して露出させるといった作業が必要なくなり、製造効率を上げることが可能となっている。図６（Ｃ）で表現側にレーザービア加工をしてデスミア処理を行う。ここまでの工程により図８（Ｃ）が製造される。図６（Ｄ）で表面及び裏面に無電解銅めっきを行う。無電解銅めっき以外にもＴｉ／Ｃｕスパッタを表面及び裏面に行ってもよい。ここまでの工程により図８（Ｄ）が製造される。図６（Ｅ）で表面側及び裏面側の両面同時に電解銅めっきを行いパターンを形成し、ドライフィルムラミネートの密着性を良くするためにソフトエッチングを行う。ここまでの工程により図８（Ｅ）が製造される。

図６（Ｅ）でソフトエッチングが行われると、図７（Ａ）でドライフィルム（ＤＲＦ）ラミネートを行う。その後、プリント基板用露光機によるＤＲＦ露光、プリント基板用現像機によるＤＲＦ現像、ケミカルエッチング（例えば、水平搬送タイプで塩化銅を用いる）によるＣｕエッチング、レジスト剥離装置によるＤＲＦ剥離、オーブンによるベーキング処理を行うことで図７（Ｂ）のようなパターンが形成される。図７（Ｃ）でＣｕ配線の表面を粗化し、図７（Ｄ）でソルダーレジストラミネートを行う。その後、プリント基板用露光機によるソルダーレジスト露光、プリント基板用現像機によるソルダーレジスト現像を行い、オーブンでソルダーレジストキュアを行い、表面及び裏面にプラズマ洗浄を行う。そして、図７（Ｅ）で無電解Ｎｉ／Ａｕめっき装置による最終表面処理を行い、ピース分離して製造工程を完了する。

以上のような工程により本実施形態に係るパワー部品内蔵基板が製造される。なお、上記製造工程はあくまで一例を示したものであり、本実施形態に係るパワー部品内蔵基板の製造工程は上記に限定されるものではない。上記以外に例えば以下のような手法も実現可能である。

図９は、本実施形態に係るパワー部品内蔵基板の他の製造方法を示す第１の図である。ここでは、ＭＯＳＦＥＴ１０をフェイスダウン搭載する場合に、当該ＭＯＳＦＥＴ１０の裏面側（パワー部品内蔵基板の表面側）を全面接続する。図９（Ａ）では全面接続をしたいＭＯＳＦＥＴ１０の裏面側を上にして（フェイスダウンで）仮固定テープに部品を搭載する。図９（Ｂ）で絶縁樹脂をラミネートし部品を埋め込む。図９（Ｃ）で仮固定テープを剥がし、パワー部品内蔵基板の裏面側に絶縁樹脂をラミネートする。図９（Ｄ）で表面側はプラズマエッチング又はサンドブラストを行い、裏面側はレーザービア加工する。図９（Ｅ）で表層のパターンを形成する。なお、図９の製造工程において、他の製造工程は図５ないし図７に示した場合と同じであるため詳細な説明は省略する。

図１０は、本実施形態に係るパワー部品内蔵基板の他の製造方法を示す第２の図である。ここでは、ＭＯＳＦＥＴ１０等の半導体素子の表面側の電極をレーザービアを用いずに露出させる。図１０（Ａ）は全面接続したい面を仮固定テープ側にして部品搭載し、表面側の配線１４に接続するためのＣｕ電極体２２を半導体素子等の端子に配設する。この状態で図１０（Ｂ）で絶縁樹脂による部品埋め込みを行い、図１０（Ｃ）でＣｕ電極体２２が露出する程度に絶縁樹脂を切削又はプラズマエッチングを行う。これにより、レーザービアを用いずにパワー部品内蔵基板のパッケージを製造することが可能となる。

図１１は、本実施形態に係るパワー部品内蔵基板の他の製造方法を示す第３の図である。ここでは、銅張積層板のＣｕ配線を残したまま図５ないし図７の工程を行うことで銅量を増やし導電性と放熱性を向上させるものである。図５においては、図５（Ａ）から図５（Ｂ）の工程の間のＣｕエッチングにより銅張積層板の銅箔が除去されているが、図１１（Ａ）ではフレームに銅箔の配線パターンを残したまま部品搭載を行う。図１１（Ｂ）で部品の埋め込みを行い、図１１（Ｃ）でレーザービア加工を行う。この部品内蔵工程は図５ないし図７の場合と同じである。そして、図１１（Ｄ）においてフレームの銅箔と銅めっきを一体的にした表層パターンを形成することで、銅の量を増加したパワー部品内蔵基板の製造が可能となる。

図１２は、本実施形態に係るパワー部品内蔵基板の他の製造方法を示す第４の図である。ここでは、裏面接続が必要なＭＯＳＦＥＴ１０はフェイスアップ搭載を行い、表面接続のみが必要な半導体素子等についてはフェイスダウン搭載を行う。図１２（Ａ）の部品搭載時に、ＭＯＳＦＥＴ１０についてはフェイスアップで搭載し、例えばゲートドライバ１１についてはフェイスダウンで搭載する。図１２（Ｂ）で部品の埋め込みを行い、図１２（Ｃ）でレーザービア加工を行う。この部品内蔵工程は図５ないし図７の場合と同じである。そして、図１２（Ｄ）において表層の配線パターンを形成する。この手法を用いれば、部品搭載時にフェイスダウンとフェイスアップを混載することが可能となる。

図１３は、本実施形態に係るパワー部品内蔵基板の他の製造方法を示す第５の図である。ここでは、図１２と同様に、裏面接続が必要なＭＯＳＦＥＴ１０はフェイスアップ搭載を行い、表面接続のみが必要な半導体素子等についてはフェイスダウン搭載を行う。このとき、フェイスダウン側に一度絶縁層をラミネートして配線を行うことで半導体素子の絶縁性を確実に確保する。図１３（Ａ）～（Ｃ）は図１２（Ａ）～（Ｃ）と同じである。図１３（Ｄ）で表面接続が必要な半導体素子以外（例えばゲートドライバ１１以外）の配線について表層パターンを形成する。図１３（Ｅ）で裏面側に絶縁樹脂をラミネートし、表面接続する半導体素子の接続用にレーザービア加工する。そして、図１３（Ｆ）で裏面側配線を形成する。

図１４は、本実施形態に係るパワー部品内蔵基板の他の製造方法を示す第６の図である。ここでは、図１４（Ａ）～（Ｄ）の工程が図１３（Ａ）～（Ｄ）の工程と同じである。図１３（Ｅ）では裏面側にのみ絶縁樹脂をラミネートしたが、図１４（Ｅ）では表面側にも絶縁樹脂をラミネートしている。工程としては同じ処理であるため、図１４（Ｆ）に示すように、作業工数を増やすことなく銅の配線量を増やすことが可能になる。

このように、本実施形態に係るパワー部品内蔵基板においては、絶縁層１２に埋め込まれたＭＯＳＦＥＴ１０等のパワー半導体素子と、当該パワー半導体素子が埋め込まれた絶縁層１２と同一の絶縁層１２に埋め込まれたパワー半導体素子を制御するためのゲートドライバ１１と、絶縁層１２の表面側及び裏面側の両方の面にパワー半導体素子の電極端子に接続する配線１４を備えると共に、絶縁層１２の表面側又は裏面側のいずれか一方の面にゲートドライバ１１の電極端子に接続する配線１４とを備えることで、パワー半導体素子とゲートドライバ１１とを可能な限り近づけて配置することができ、且つ表面実装が不要となることで基板の表裏の凹凸が発生せず、パワー半導体素子の表面及び裏面に対してヒートスプレッダ１９を取付やすくなる。

また、ＭＯＳＦＥＴ１０の裏面側の配線が当該ＭＯＳＦＥＴ１０の電極端子全面と直接接触するめっき配線層２０で接続されており、他方の配線１４がパワー半導体素子の電極端子とビア１５を介して接続されているため、裏面側におけるパワー半導体素子のめっき配線層２０との接触面積を最大にすることが可能となり、高電流密度、高放熱性、高信頼性、パワー半導体素子への応力低減を実現することができる。また、表面側のみがビア１５での接続になるため裏面側でビア１５を形成する必要がなくなり絶縁樹脂のラミネート回数や裏面側の電極露出工程を削減して製造工程を簡素化することができる。

さらに、ＭＯＳＦＥＴ１０等のパワー半導体素子とゲートドライバ１１との間のループ接続配線がツイスト状に形成されているため、パワー半導体素子とゲートドライバ１１との間のループの寄生インダクタンスを大幅に低減することが可能となり、スイッチング損失を減らすことができる。

さらにまた、配線１４の外側に配設される放熱性が高い樹脂からなる絶縁層２１と、当該絶縁層２１の外側に当該絶縁層２１を介して配設されるヒートスプレッダ１９とを備えるため、ヒートスプレッダ１９を絶縁状態にすることが可能となる。特に、パワー半導体素子の表面又は裏面をめっき配線層２０で直接接触して接続した場合には、非常に優れた放熱効果を実現することが可能となる。また、絶縁層２１を熱伝導率が高い絶縁樹脂で形成することで、セラミックスのように割れを防止するために厚みを厚くする必要なくなり小型化することができる。

なお、銅ブロック１３は、必ずしもＣｕに限定するものではなく、Ｃｕ－Ｗ、Ｃｕ－Ｍｏ、ＣＰＣ、ｉｎｖａｒ、４２Ａｌｌｏｙ等を用いた合金を含む金属ブロックであればよい。このとき、周囲の絶縁受信や半導体素子の線膨張係数に合わせて適宜最適な金属ブロックを適用することで、応力を分散させてクラック等の発生を低減することができる。

（本発明の第２の実施形態）
本実施形態に係るパワー部品内蔵基板について、図１５を用いて説明する。本実施形態に係るパワー部品内蔵基板は、パワー半導体素子を配置する銅張積層板の配置領域のコア層に第１開口部を設け、その第１開口部に中心部分に第２開口部を有する銅ブロックを配置し、第２開口部内にパワー半導体素子を配置することで、銅の量を増加させて許容電流の増加と高放熱化を実現するものである。なお、本実施形態において前記第１の実施形態と重複する説明は省略する。

図１５は、本実施形態に係るパワー部品内蔵基板の構造を示す上面及び断面写真であり、図１５（Ａ）が上面写真、図１５（Ｂ）が断面写真である。図１５に示すように、銅張積層板３０におけるパワー半導体素子（ここでは、ＭＯＳＦＥＴ１０とする）が配置される配置領域Ｒ１のコア層に矩形状の第１開口部３１が形成されている。この第１開口部３１の中には当該第１開口部３１の矩形よりも僅かに小さい外形を有する銅ブロック３２が嵌入されており、銅ブロック３２の中心部分にはＭＯＳＦＥＴ１０を搭載するための矩形状の第２開口部３３が形成されている。第２開口部３３の矩形は、ＭＯＳＦＥＴ１０の外形より大きく形成されており、銅ブロック３２とＭＯＳＦＥＴ１０との間には絶縁樹脂が充填されている。このような構造により銅ブロック３２による許容電流の増加と高放熱性を実現することが可能となっている。

なお、ここでも、第１の実施形態において説明したようにＭＯＳＦＥＴ１０の裏面側端部のエッジが露出しないようにＭＯＳＦＥＴ１０の裏面側全面がめっき配線層２０と直接接触するようにめっき配線層２０が形成されることが望ましい。

また、銅ブロック３２は、第１の実施形態の場合と同様に必ずしもＣｕに限定するものではなく、Ｃｕ－Ｗ、Ｃｕ－Ｍｏ、ＣＰＣ、ｉｎｖａｒ、４２Ａｌｌｏｙ等を用いた合金を含む金属ブロックであればよい。

（本発明の第３の実施形態）
本実施形態に係るパワー部品内蔵基板について、図１６を用いて説明する。本実施形態に係るパワー部品内蔵基板は、ダイヤモンドを含有する銅めっきにより放熱性を向上させるものである。なお、本実施形態において前記各実施形態と重複する説明は省略する。

上記に示したようなＭＯＳＦＥＴ１０等のパワー半導体素子とゲートドライバ１１とを同一の絶縁層に埋め込む場合に、ＧａＮ基板（窒化ガリウム基板）を用いることで非常に高品質なパワー部品内蔵基板を実現することができる。この場合パワー半導体素子の裏面側の電極は、電気的には不要であるものの放熱のためには必要である。すなわち、熱伝導率が高い材料であれば抵抗が大きい材料であっても使用することが可能である。熱伝導率が高く放熱性が良い材料としては銀やダイヤモンドがあり、本実施形態においては銅めっきにダイヤモンドを複合させることでＧａＮ基板の裏面側の放熱性を高めるものである。また、本実施形態においてはヒートスプレッダ１９の銅板にダイヤモンドを含有させることで放熱性が高い埋め込み型のヒートスプレッダ１９とする。

図１６は、本実施形態に係るパワー部品内蔵基板の構造を示す図である。図１６（Ａ）はヒートスプレッダなしで裏面側のみをダイヤモンド含有銅めっきとした場合、図１６（Ｂ）は図１６（Ａ）においてゲート駆動素子１７を有する場合、図１６（Ｃ）はヒートスプレッダの銅めっきにダイヤモンドを含有する場合の構造を示している。

図１６に示すように、電気的な機能が必要ない箇所における銅めっき層にダイヤモンドを複合することで、放熱性を高めた配線及びヒートスプレッダを実現することが可能となる。

ここで、ダイヤモンドの熱伝導率と線膨張係数について説明する。ダイヤモンドの粒形に対する熱伝導率に関するデータが参考文献１（Katsuhito Yoshida, Hideaki Morigami, “Thermal properties of diamond/cupper composite material”, Microelectronics Reliability, Volume 44, Issue 2, February 2004, Pages 303-308.）に開示されている。参考文献１のＦｉｇ．３において、ダイヤモンドの粒形が２０－３０μｍの場合はダイヤモンドの量に応じて２００～４５０Ｗ／ｍｋ程度の熱伝導率を示し、ダイヤモンドの粒形が４０－６０μｍの場合はダイヤモンドの量に応じて５００～７００Ｗ／ｍｋ程度の熱伝導率を示し、ダイヤモンドの粒形が９０－１００μｍの場合はダイヤモンドの量に応じて５５０～７５０Ｗ／ｍｋ程度の熱伝導率を示すことが開示されている。

これらのデータから、銅の熱伝導率が４００Ｗ／ｍｋ程度であることを考えると、本実施形態において銅めっきに複合するダイヤモンドの粒形を２０μｍ以上とすることで銅よりも高い熱伝導率とすることができる。

なお、ダイヤモンドの粒形を２０μｍ以上とした場合に、銅めっきの配線の厚みに対して大きすぎるときは、粒形がナノサイズ（数ｎｍ～数十ｎｍ程度）のダイヤモンドが複合された銅めっき配線を形成するようにしてもよい。

また、ダイヤモンドの線膨張係数について、ダイヤモンドの量が増えるに連れて線膨張係数が反比例して小さくなるというデータがＦｉｇ．４に開示されており、ダイヤモンドの量が５０％の場合に１１．５ｐｐｍ／Ｋ程度の線膨張係数、ダイヤモンドの量が１０％増えるごとに２．５ｐｐｍ／Ｋ程度ずつの線膨張係数の低下を示すことが知られている。つまり、例えば銅（１８ｐｐｍ／Ｋ程度）とシリコン（３ｐｐｍ／Ｋ程度）との線膨張係数の差があった場合に、銅のめっき層にダイヤモンドを７０％程度複合すると銅＋ダイヤモンド（約６．５ｐｐｍ／Ｋ程度）とシリコン（３ｐｐｍ／Ｋ程度）との線膨張係数の差は３．５ｐｐｍ／Ｋ程度となり、線膨張係数の差による応力を格段に低減することができる。したがって、本実施形態においては、銅の線膨張係数１８ｐｐｍ／Ｋ程度よりも小さい線膨張係数となるようなダイヤモンドの含有量である２５％程度以上とすることが望ましい。

このように、本実施形態に係るパワー部品内蔵基板においては、パワー半導体素子の裏面側のめっき配線層２０やヒートスプレッダ１９にダイヤモンドが複合されているため、放熱性を向上させて高性能なパワー内蔵部品を実現することができる。

１ パワー部品内蔵基板
１０ ＭＯＳＦＥＴ
１１ ゲートドライバ
１２ 絶縁樹脂
１３ 銅ブロック
１４ 配線
１５ ビア
１６ ソルダーレジスト
１７ ゲート駆動素子
１８ ゲート駆動回路
１９ ヒートスプレッダ
２０ めっき配線層
２１ 絶縁層
２２ Ｃｕ電極体
３０ 銅張積層板
３１ 第１開口部
３２ 銅ブロック
３３ 第２開口部

Claims (8)

1. 絶縁層に埋め込まれたパワー半導体素子と、
   前記パワー半導体素子が埋め込まれた前記絶縁層と同一の絶縁層に埋め込まれた前記パワー半導体素子を制御するためのゲートドライバ素子と、
   前記絶縁層の表面側及び裏面側の両方の面に前記パワー半導体素子の電極端子に接続する配線を備えると共に、前記絶縁層の表面側又は裏面側のいずれか一方の面に前記ゲートドライバ素子の電極端子に接続する配線とを備え、
   前記パワー半導体素子の表面側又は裏面側のいずれか一方の配線が少なくとも前記パワー半導体素子の電極端子全面と直接接触して接続されており、他方の配線が前記パワー半導体素子の電極端子とビアを介して接続されていることを特徴とするパワー部品内蔵基板。
2. 請求項１に記載のパワー部品内蔵基板において、
   前記パワー半導体素子と前記ゲートドライバ素子との間のループ接続配線がツイスト状に形成されているパワー部品内蔵基板。
3. 請求項２に記載のパワー部品内蔵基板において、
   前記ループ接続配線が、前記絶縁層の表面側と裏面側とに交互に配設されてツイストを形成するパワー部品内蔵基板。
4. 請求項２に記載のパワー部品内蔵基板において、
   前記ループ接続配線が、前記絶縁層の表面側又は裏面側のいずれか一方の面に複数の配線層をビアを介して交互に配設されてツイストを形成するパワー部品内蔵基板。
5. 請求項１ないし４のいずれかに記載のパワー部品内蔵基板において、
   前記配線の外側に配設される絶縁層と、
   当該絶縁層の外側に当該絶縁層を介して配設されるヒートスプレッダとを備えるパワー部品内蔵基板。
6. 請求項５に記載のパワー部品内蔵基板において、
   前記ヒートスプレッダにダイヤモンドが複合されているパワー部品内蔵基板。
7. 請求項１ないし６のいずれかに記載のパワー部品内蔵基板において、
   前記パワー半導体素子を配置する銅張積層板の配置領域に形成される第１開口部内に、中心部分に第２開口部を有する金属ブロックが配置され、前記第２開口部内に前記パワー半導体素子が配置されるパワー部品内蔵基板。
8. 銅張積層板における少なくともパワー半導体素子及びゲートドライバ素子が内蔵される領域にキャビティ加工を行うキャビティ加工工程と、
   前記銅張積層板の裏面側に仮固定テープを配設する仮固定テープ貼付け工程と、
   前記キャビティ加工で形成された開口部に前記パワー半導体素子及びゲートドライバ素子を搭載して前記仮固定テープに固定する素子搭載工程と、
   前記銅張積層板の表面から絶縁樹脂を真空状態でラミネートするラミネート工程と、
   前記仮固定テープを剥離する仮固定テープ剥離工程と、
   前記銅張積層板の裏面側に平板状の配線層をめっきで形成すると共に、表面側にビア及び配線層をめっきで形成するめっき工程と、
   形成された前記配線層に配線パターン形成するパターン形成工程とを含むことを特徴とする部品内蔵基板形成方法。
   
   

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