JP2022084150A - 情報処理装置及び情報処理方法 - Google Patents

Abstract

【課題】システムを安定稼働させる情報処理装置及び情報処理方法を提供する。【解決手段】ステート保持レジスタ１０４は、ステートを保持し、保持するステートによりＦＰＧＡリセット信号生成ブロック１００が実行する処理を切り替える。出力回路１０７は、ステート保持レジスタ１０４が保持するステートに応じた値を有する制御信号を出力する。誤り検出部１０１は、ステート保持レジスタ１０４が保持するステートにおけるビット誤りを検出する。エラー検出レジスタ１２１～１２３は、誤り検出部１０１によるビット誤りの検出の結果をそれぞれが格納する。多数決論理回路１０３は、エラー検出レジスタ１２１～１２３に格納されたビット誤りの検出の結果を基に、ビット誤りが発生したか否かを判定し、ビット誤りが発生したと判定した場合、出力回路１０７により出力される制御信号の前記値を固定する。【選択図】図２

Description

本発明は、情報処理装置及び情報処理方法に関する。

入力条件と現在の状態との組み合わせによって次の状態を決定し、現在の状態から次の状態へ状態を遷移させるステートマシンと呼ばれる論理回路がある。ステートは、ステートマシンが動作するシステムの各動作状態を表す。従来のステートマシンでは、ステートを保持するレジスタに１ビットの奇数パリティが付加される。そして、従来のステートマシンには、１ビット誤りが検出されると、未定義のステートを遷移し、その後初期状態に遷移して処理を再開するといった動作を行うものがある。

ここで、特定のステートマシンのステートに依存して動作する論理回路の枠組みを、その特定のステートマシンが属するブロックと呼ぶ。ステートマシンの中には、自己のステートとは別の独立したステートで動作する他のステートマシンが動作する外のブロックへ出力する制御信号を生成するステートマシンも存在する。

ここで、レジスタの１ビット誤りが発生した場合に運用を継続する方法として、以下の２つの方法が一般的に採用されている。１つは、ステート保持レジスタを多重化して、いずれかのレジスタでエラーが発生した場合には、複数のレジスタで多数決を取り正常な運用を継続する方法である。他の１つは、ステート保持レジスタに誤り訂正符号（ＥＣＣ：Error Correction Code）を付与して、１ビット誤りが発生した場合には誤り訂正を行って運用を継続する方法である。

他にも複数ビットの誤りが発生した場合に運用を継続する技術として以下のような技術が提案されている。例えば、半導体集積回路においてメインステートマシン及びサブステートマシンを配置し、ソフトエラーなどによりメインステートマシンに複数ビットのエラーが発生した場合に、エラーがないサブステートマシンのビット値を選択して出力する従来技術がある。

特開２０１５－１７７４号公報

しかしながら、ステートマシンが他のブロックへ出力する制御信号を生成する場合、１ビット誤りが発生することで、以下の問題が発生するおそれがある。例えば、ステートを保持するレジスタで１ビット誤りが発生し予期せぬステートに遷移することにより、他のブロックに対する制御信号の値を変更してはいけないタイミングで、制御信号の値が変化してしまうことが考えられる。その場合、１ビット誤りが発生したステートが属するブロック以外の回路や、さらにはそのブロックが搭載されたチップの外の回路にまで動作の悪影響を与えてしまうおそれがある。特に、１ビット誤りが発生してステートが初期状態に戻ってしまった際に他のチップのリセットをアサートしてしまった場合には、他のチップにおいて予期せぬリセットが発生することになり、システム全体の誤動作につながるおそれがある。

従来のシステムでは、この問題に対する対応として、ステート保持レジスタの多重化やＥＣＣの付与が採用されている。ただし、これらの回路は１ビット誤り発生時の運用継続には有効だが、実装時には多くのレジスタ及び論理回路が用いられる。例えば、ステート保持レジスタを３重化する場合、３倍のレジスタと多数決論理回路が配置される。また、ＥＣＣにより重化を実現する場合には、最低でも６ビットのレジスタと計算のための複雑な組み合わせ回路が用いられる。このように多くのレジスタ及び論理回路を用いる構成では、使用できるリソースに限りがある場合には実装することが困難である。また、回路規模増大により故障率も増加する可能性が高い。そのため、回路規模を著しく増大させてまで誤りを訂正してステートによる処理を続行するほどの要件が存在しない場合の回路では、これらの方法を採用することは難しく、システムを安定稼働させることは困難である。

また、メインステートマシンとサブステートマシンとを用いる従来技術の場合、複数ビット誤りに対応することはできるが、回路規模は大きくなるため、上述したような条件では採用することは難しく、システムを安定稼働させることは困難である。

開示の技術は、上記に鑑みてなされたものであって、システムを安定稼働させる情報処理装置及び情報処理方法を提供することを目的とする。

本願の開示する情報処理装置及び情報処理方法の一つの態様において、ステート保持レジスタは、自装置が実行する処理に対応する自装置の状態を表すステートを保持し、保持する前記ステートにより自装置が実行する処理を切り替える。出力部は、前記ステート保持レジスタが保持する前記ステートに応じた値を有する制御信号を出力する。誤り検出部１０１は、前記ステート保持レジスタが保持する前記ステートにおけるビット誤りを検出する。複数のエラー検出レジスタは、前記誤り検出部による前記ビット誤りの検出の結果をそれぞれが格納する。制御部は、前記エラー検出レジスタに格納された前記ビット誤りの検出の結果を基に、前記ビット誤りが発生したか否かを判定し、前記ビット誤りが発生したと判定した場合、前記出力部により出力される前記制御信号の前記値を固定する。

１つの側面では、本発明は、システムを安定稼働させることができる。

図１は、実施例１に係るシステムボードのブロック図である。 図２は、実施例１に係るＣＰＬＤにおけるＦＰＧＡリセット信号生成ブロックの概要を表す回路図である。 図３は、ＦＰＧＡリセット信号がデアサート状態に遷移した後に１ビット誤りが発生した場合のステートの遷移を表すステート図である。 図４は、ＦＰＧＡリセット信号がデアサート状態に遷移した後に１ビット誤りが発生した場合の信号の変化を表すタイミングチャートである。 図５は、ＦＰＧＡリセット信号がデアサート状態に遷移する前に１ビット誤りが発生した場合のステートの遷移を表すステート図である。 図６は、ＦＰＧＡリセット信号がデアサート状態に遷移した後に１ビット誤りが発生した場合の信号の変化を表すタイミングチャートである。 図７は、ステートエラー発生に対応したＦＰＧＡリセット信号の制御のフローチャートである。 図８は、実施例２に係るＦＰＧＡにおけるブロックの概要を表す回路図である。 図９は、イネーブル信号が有効になった後に２ビット以上のエラーが発生した場合のステートの遷移を表すステート図である。 図１０は、イネーブル信号が有効になる前に２ビット以上のエラーが発生した場合のステートの遷移を表すステート図である。

以下に、本願の開示する情報処理装置及び情報処理方法の実施例を図面に基づいて詳細に説明する。なお、以下の実施例により本願の開示する情報処理装置及び情報処理方法が限定されるものではない。

図１は、実施例１に係るシステムボードのブロック図である。システムボード１は、サーバなどの情報処理装置に搭載される。システムボード１は、図１に示すように、ＣＰＬＤ（Complex Programmable Logic Device）１０、ＭＰＵ（Micro Processing Unit）２０、ＭＲＡＭ（Magnetoresistive Random Access Memory）３１、並びに、フラッシュメモリ３２及び３３が搭載される。また、システムボード１は、スイッチ４０、ＦＰＧＡ（Field Programmable Gate Array）５０、ＳＰＩ（Serial Peripheral Interface）フラッシュメモリ６０、並びに、負荷回路７１及び７２が搭載される。

ＣＰＬＤ１０は、リセット信号を送信する経路でＭＰＵ２０と接続される。また、ＣＰＬＤ１０は、ＭＲＡＭ３１、並びに、フラッシュメモリ３２及び３３とバスで接続される。また、ＣＰＬＤ１０は、データバスによりＦＰＧＡ５０及びＳＰＩフラッシュメモリ６０とスイッチ４０を介して接続される。また、ＣＰＬＤ１０は、負荷回路７１及び７２とバスで接続される。さらに、ＣＰＬＤ１０は、システムボード１を冗長化するための冗長システムボード２と接続される。

ＣＰＬＤ１０は、システムボード１の起動時にフラッシュメモリ３２などからＦＰＧＡ５０の設定が登録されたＦＰＧＡコンフィグデータを読み込む。そして、ＣＰＬＤ１０は、ＦＰＧＡコンフィグデータをＦＰＧＡ５０へスイッチ４０を介して送信することで、ＦＰＧＡ５０の設定を行う。

ＣＰＬＤ１０は、ＦＰＧＡ５０のリセットピンに対する接続を有する。ＣＰＬＤ１０は、ＦＰＧＡ５０のリセット信号を生成する。システムボード１に常駐電源が入り、ＣＰＬＤ１０が動作を開始した時点で、ＣＰＬＤ１０は、ＦＰＧＡ５０のリセット信号をアサート状態とする。そして、ＣＰＬＤ１０は、リセット状態のＦＰＧＡ５０へＦＰＧＡコンフィグデータを送信してコンフィグを実行する。その後、ＣＰＬＤ１０は、コンフィグが終了した後のステートに遷移することで、ＦＰＧＡ５０のリセット信号をデアサート状態に遷移させてリセットを解除する。ここでは、リセット信号がアサート状態の場合に、ＦＰＧＡ５０は動作が停止されており、リセット信号がデアサート状態になった場合に、ＦＰＧＡ５０は動作が許可されてリセットが行われ動作を開始する。

ＭＰＵ２０は、ＭＲＡＭ３１、並びに、フラッシュメモリ３２及び３３とデータバスにより接続される。また、ＭＰＵ２０は、ＣＰＬＤ１０とセット信号を送信する経路で接続される。ＭＰＵ２０は、ＭＲＡＭ３１、並びに、フラッシュメモリ３２及び３３を用いて演算処理を実行する。

図２は、実施例１に係るＣＰＬＤにおけるＦＰＧＡリセット信号生成ブロックの概要を表す回路図である。ＣＰＬＤ１０は、ＦＰＧＡ５０に対してリセット信号を送信してＦＰＧＡ５０のリセットを行うＦＰＧＡリセット信号生成ブロック１００を有する。他にも、ＣＰＬＤ１０は、ＦＰＧＡ５０に対するＦＰＧＡコンフィグデータの送信などのリセット以外の処理を行うブロック１８１及び１８２を有する。

ＦＰＧＡリセット信号生成ブロック１００は、他のブロック１８１及び１８２と接続される。ＦＰＧＡリセット信号生成ブロック１００は、ステート保持レジスタ１０４及び次ステート決定部１０８を含むステートマシンを有する。ここで、ステートとは、ＦＰＧＡリセット信号生成ブロック１００の動作状態を表す情報である。ステートマシンとは、ステート保持レジスタ１０４が保持するステートに応じて処理を切り替えて実行する構造である。言い換えれば、ステートとは、ステートマシンが搭載された装置が実行する処理に対応する装置の状態を表す情報である。

また、ＦＰＧＡリセット信号生成ブロック１００は、誤り検出部１０１、多数決論理回路１０３及びエラー検出レジスタ１２１～１２３を有する。また、ＦＰＧＡリセット信号生成ブロック１００は、リセット信号生成論理回路１０５、スイッチ１０６、出力回路１０７及び次ステート決定部１０８を有する。このＦＰＧＡリセット信号生成ブロック１００が、「情報処理装置」の一例にあたる。

以下では、ＦＰＧＡリセット信号生成ブロック１００が、ＦＰＧＡ５０に対して送信するＦＰＧＡリセット信号の制御について説明するが、ＦＰＧＡリセット信号生成ブロック１００は、ＦＰＧＡ５０との間で他の信号のやり取りを行ってもよい。また、ＦＰＧＡリセット信号生成ブロック１００は、他のブロック１８１及び１８２との間で信号の送受信を行ってもよい。

次ステート決定部１０８は、１つ又は複数の入力及び現在の状態から次のステートを決定する。そして、次ステート決定部１０８は、決定した次のステートの情報をステート保持レジスタ１０４へ出力する。

また、ステート保持レジスタ１０４が保持するステートの情報において１ビット誤りが発生した場合、次ステート決定部１０８は、未定義のステートを次のステートに決定して、その情報をステート保持レジスタ１０４へ出力する。以下では、ステートの情報におけるビット誤りを、「ステートエラー」と呼ぶ場合がある。その後、次ステート決定部１０８は、初期状態のステートを次のステートと決定して、その情報をステート保持レジスタ１０４へ出力する。

ステート保持レジスタ１０４は、ステートを保持しＦＰＧＡリセット信号生成ブロック１００の動作状態を管理する。ステート保持レジスタ１０４は、次ステート決定部１０８から入力された次のステートへ、保持するステートを遷移させる。ステート保持レジスタ１０４が保持するステートの情報は、リセット信号生成論理回路１０５へ出力される。

ステート保持レジスタ１０４が保持するステートの遷移の詳細を説明する。ステート保持レジスタ１０４が保持するステートは、システムボード１に常駐電源が投入されパワーオンされる際には、ＳＴＡＴＥ＃０である。ＳＴＡＴＥ＃０は、パワーオン時の初期状態のステートであり、ＦＰＧＡリセット信号の値は１でＦＰＧＡリセット信号はアサート状態となる。この場合、ＦＰＧＡ５０は、動作が不許可の状態となる。その後、直ぐにＭＰＵ２０からリセット信号が入力され、ステート保持レジスタ１０４が保持するステートが、ＳＴＡＴＥ＃１に遷移する。

次に、ステート保持レジスタ１０４が保持するステートは、次ステート決定部１０８からの指示を受けて、ＳＴＡＴＥ＃２に遷移する。ＳＴＡＴＥ＃２は、ＦＰＧＡ５０が動作可能であることが確認された状態である。ＳＴＡＴＥ＃２の場合、ＦＰＧＡリセット信号の値が０に変えられＦＰＧＡ５０がリセットされて動作可能な状態となる。

次に、ステート保持レジスタ１０４が保持するステートは、ステートエラーが発生しなければ、次ステート決定部１０８からの指示にしたがい、ＳＴＡＴＥ＃３～＃５へと順番に切り替えられていく。ステート保持レジスタ１０４の保持するステートは、次ステート決定部１０８からの次のステートの情報が入力されなければ、その時点のステートが維持される。

また、ステート保持レジスタ１０４が保持するステートの情報で１ビット誤りが発生した場合、次ステート決定部１０８からの指示を受けて、ステート保持レジスタ１０４が保持するステートは、未定義のステートに遷移する。その後、ステート保持レジスタ１０４が保持するステートは、次ステート決定部１０８からの指示を受けて、初期状態のＳＴＡＴＥ＃０に戻る。

リセット信号生成論理回路１０５は、システムボード１のパワーオン時から、値が１のＦＰＧＡリセット信号を生成して、出力回路１０７へ出力する。値が１のＦＰＧＡリセット信号は、ＦＰＧＡ５０の動作を不許可とする信号である。その後、リセット信号生成論理回路１０５は、ステート保持レジスタ１０４が保持するステートがＳＴＡＴＥ＃２に遷移すると、ＦＰＧＡ５０をリセットして動作可能とする値が０のＦＰＧＡリセット信号を生成して、出力回路１０７へ出力する。値が０のＦＰＧＡリセット信号は、ＦＰＧＡ５０の動作を許可する信号であり、ＦＰＧＡ５０をリセットさせて動作を開始させる。このＳＴＡＴＥ＃２のステートが、「所定のステート」の一例にあたる。

スイッチ１０６は、リセット信号生成論理回路１０５から出力された信号を出力回路１０７へ送信する信号伝送路上に配置される。スイッチ１０６がオンの場合、リセット信号生成論理回路１０５と出力回路１０７とが接続され、リセット信号生成論理回路１０５から出力された信号が出力回路１０７へ入力される状態となる。これに対して、スイッチ１０６がオフになると、リセット信号生成論理回路１０５と出力回路１０７とを結ぶ信号伝送路は遮断され、リセット信号生成論理回路１０５から出力された信号が出力回路１０７へ入力されなくなる。スイッチ１０６のオンオフは、多数決論理回路１０３から出力された制御信号により切り替えられる。

出力回路１０７は、ステート保持レジスタ１０４から出力されたＦＰＧＡリセット信号の値を保持して、保持した値のＦＰＧＡリセット信号をＦＰＧＡ５０へ出力する。スイッチ１０６がオンの場合、リセット信号生成論理回路１０５から出力されたＦＰＧＡリセット信号は出力回路１０７へ入力される。その場合、出力回路１０７は、リセット信号生成論理回路１０５から出力されたＦＰＧＡリセット信号と同じ値のＦＰＧＡリセット信号をＦＰＧＡ５０へ出力する。これに対して、スイッチ１０６がオフの場合、リセット信号生成論理回路１０５から出力されたＦＰＧＡリセット信号は出力回路１０７へ入力されない。その場合、出力回路１０７は、スイッチ１０６がオフになった後のリセット信号生成論理回路１０５から出力されたＦＰＧＡリセット信号に依存しない自己が保持する値のＦＰＧＡリセット信号をＦＰＧＡ５０へ出力する。

リセット信号生成論理回路１０５が、「信号生成部」の一例にあたる。また、リセット信号生成論理回路１０５、スイッチ１０６及び出力回路１０７が、「出力部」の一例にあたる。

出力回路１０７が、値が１のＦＰＧＡリセット信号をＦＰＧＡ５０へ出力した場合、ＦＰＧＡリセット信号はアサート状態であり、ＦＰＧＡ５０は動作が不許可の状態となる。また、出力回路１０７が、値が０のＦＰＧＡリセット信号をＦＰＧＡ５０へ出力した場合、ＦＰＧＡリセット信号はデアサートの状態となり、ＦＰＧＡ５０はリセットされ動作可能となる。

誤り検出部１０１は、ステート保持レジスタ１０４が保持する各ビットの値を取得する。そして、誤り検出部１０１は、ステート保持レジスタ１０４が保持する情報のパリティチェックを実行する。パリティチェックによりエラーが検出されなかった場合、誤り検出部１０１は、エラー検出レジスタ１２１～１２３のそれぞれの値を０に設定する。これに対して、パリティチェックにより１ビット誤りが検出された場合、誤り検出部１０１は、エラー検出レジスタ１２１～１２３のそれぞれの値を１に設定する。

エラー検出レジスタ１２１～１２３は、それぞれが１ビットの値を格納するレジスタである。エラー検出レジスタ１２１～１２３は、ステート保持レジスタ１０４が保持する情報において１ビット誤りが検出されていない場合は値が０に設定される。そして、ステート保持レジスタ１０４が保持する情報において１ビット誤りが検出された場合、エラー検出レジスタ１２１～１２３の値は１に設定される。

多数決論理回路１０３は、エラー検出レジスタ１２１～１２３のそれぞれの値を取得する。そして、多数決論理回路１０３は、エラー検出レジスタ１２１～１２３のそれぞれの値の多数決を取り、１ビット誤りが発生したか否かを決定する。具体的には、多数決の結果の値が０の場合、多数決論理回路１０３は、１ビット誤りは発生していないと判定する。その場合、多数決論理回路１０３は、スイッチ１０６をオンの状態のまま維持する。これに対して、多数決の結果の値が１の場合、多数決論理回路１０３は、１ビット誤りが発生したと判定する。その場合、多数決論理回路１０３は、スイッチ１０６をオフの状態に切り替える。このように、エラー検出レジスタ１２１～１２３のそれぞれの値の多数決により１ビット誤りの発生を判定することで、多数決論理回路１０３は、エラー検出レジスタ１２１～１２３におけるエラーの発生による誤った制御を回避する。

多数決論理回路１０３は、ステート保持レジスタ１０４が保持する情報において１ビット誤りが発生した場合、スイッチ１０６をオフにする。この後、リセット信号生成論理回路１０５により生成されたＦＰＧＡリセット信号は出力回路１０７へ入力されなくなる。このため、ステート保持レジスタ１０４が保持する情報において１ビット誤りが発生した後は、ＦＰＧＡ５０へ出力されるＦＰＧＡリセット信号は変化せずに値を維持し続ける。例えば、ステート保持レジスタ１０４が保持する情報において１ビット誤りが発生した時点で、ＦＰＧＡリセット信号がアサート状態であればその状態が維持され、その後はＦＰＧＡ５０のリセットは発生しない。これに対して、ステート保持レジスタ１０４が保持する情報において１ビット誤りが発生した時点で、ＦＰＧＡリセット信号がデアサート状態であればその状態が維持され、ＦＰＧＡ５０はリセット状態が継続する。この多数決論理回路１０３が、「制御部」の一例にあたる。

次に、図３を参照して、ＦＰＧＡリセット信号がデアサート状態に遷移した後に１ビット誤りが発生した場合のステートの遷移を説明する。図３は、ＦＰＧＡリセット信号がデアサート状態に遷移した後に１ビット誤りが発生した場合のステートの遷移を表すステート図である。

システムボード１に常駐電源が投入されパワーオンされる際には、ステート保持レジスタ１０４が保持するステートは、ＳＴＡＴＥ＃０の状態である。この場合、リセット信号生成論理回路１０５により生成されるＦＰＧＡリセット信号の値は１でありアサート状態である。すなわち、ＦＰＧＡ５０は、出力回路１０７から値が１のＦＰＧＡリセット信号の入力を受けて、動作が不許可の状態のまま動作の停止状態を継続する。ステート保持レジスタ１０４は、次ステート決定部１０８から次のステートの入力を受けるまでは、ＳＴＡＴＥ＃０のステートを保持する（ステップＳ１０１）。その後、ＭＰＵ２０からリセット信号がＣＰＬＤ１０に入力されて、ステート保持レジスタ１０４が保持するステートは、ＳＴＡＴＥ＃１に遷移する（ステップＳ１０２）。ステート保持レジスタ１０４は、次ステート決定部１０８から次のステートの入力を受けるまでは、ＳＴＡＴＥ＃１のステートを保持する（ステップＳ１０３）。

次に、ステート保持レジスタ１０４が保持するステートは、次ステート決定部１０８からの入力を受けて、ＳＴＡＴＥ＃２に遷移する（ステップＳ１０４）。この場合、リセット信号生成論理回路１０５により生成されるＦＰＧＡリセット信号の値は０に変化する。すなわち、ＦＰＧＡ５０は、出力回路１０７から値が０のＦＰＧＡリセット信号の入力を受けて、リセットが行われ動作を開始する。ステート保持レジスタ１０４は、次ステート決定部１０８から次のステートの入力を受けるまでは、ＳＴＡＴＥ＃２のステートを保持する（ステップＳ１０５）。

次に、ステート保持レジスタ１０４が保持するステートは、次ステート決定部１０８からの入力を受けて、ＳＴＡＴＥ＃３に遷移する（ステップＳ１０６）。１ビット誤りが発生しなければ、ステート保持レジスタ１０４が保持するステートは、この後、次ステート決定部１０８からの入力にしたがって、ＳＴＡＴＥ＃４及びＳＴＡＴＥ＃５へと順次遷移する（ステップＳ１０７～Ｓ１１１）。ただし、ここでは、この時点でステート保持レジスタ１０４が保持するステートの情報に１ビット誤りが発生した場合について説明する。

その場合、次ステート決定部１０８から次ステートの情報として未定義のステートの入力を受けて、ステート保持レジスタ１０４のステートは未定義のステートに遷移する（ステップＳ１１２）。図３では、未定義のステートを「ＵＮＫＮＯＷＮ」として表した。この場合、誤り検出部１０１は、１ビット誤りを検出してエラー検出レジスタ１２１～１２３の値を１に変更する。多数決論理回路１０３は、エラー検出レジスタ１２１～１２３の値の多数決をとることで値が１であることを確認して、スイッチ１０６をオフにする。これにより、リセット信号生成論理回路１０５がこの後に生成するＦＰＧＡリセット信号は、出力回路１０７に入力されなくなる。そして、出力回路１０７は、この時点で保持する値が０のＦＰＧＡリセット信号の出力をこの後は継続する。

ステート保持レジスタ１０４が保持するステートは、次ステート決定部１０８からのＳＴＡＴＥ＃０の情報の入力を受けて、未定義のステートに変化した後にＳＴＡＴＥ＃０へ戻る。ＳＴＡＴＥ＃０にステートが戻ると、リセット信号生成論理回路１０５は、値が１のＦＰＧＡリセット信号を生成して出力する。ただし、スイッチ１０６はオフされており、リセット信号生成論理回路１０５が新たに生成した値が１のＦＰＧＡリセット信号はＦＰＧＡ５０へ入力されず、出力回路１０７が出力する値が０のＦＰＧＡリセット信号のＦＰＧＡ５０への入力が継続する。

次に、図４を参照して、ＦＰＧＡリセット信号がデアサート状態に遷移した後に１ビット誤りが発生した場合の信号の変化をさらに説明する。図４は、ＦＰＧＡリセット信号がデアサート状態に遷移した後に１ビット誤りが発生した場合の信号の変化を表すタイミングチャートである。

図４における信号２０１は、システムクロックを表す。また、信号２０２は、ＭＰＵ２０からのリセット信号を表す。また、状態遷移２０３は、ステート保持レジスタ１０４が保持するステートを表す。また、状態遷移２０４は、次ステート決定部１０８が保持する次のステートを表す。また、ビット状態２０５は、エラー検出レジスタ１２１～１２３のビット値を表す。また、信号２０６は、ＦＰＧＡリセット信号の値を表す。

信号２０２、状態遷移２０３、状態遷移２０４、ビット状態２０５及び信号２０６は、システムクロックである信号２０１に同期して動作する。

システムボード１がパワーオンされる際は、状態遷移２０３及び２０４ともに、ＳＴＡＴＥ＃０である。この時点では誤り検出部１０１は１ビット誤りを検出していないので、ビット状態２０５は、エラー検出レジスタ１２１～１２３のビット値の多数決の値が０となる。

信号２０２の値が、０から１に遷移するとＣＰＬＤ１０にリセット信号が入力され、状態遷移２０４に示すように、次ステート決定部１０８が決定する次のステートはＳＴＡＴＥ＃１に遷移する。次のステートがＳＴＡＴＥ＃１にされることで、状態遷移２０３に示すように、ステート保持レジスタ１０４が保持するステートはＳＴＡＴＥ＃１に遷移する。

その後、状態遷移２０４に示すように、次ステート決定部１０８が決定する次のステートはＳＴＡＴＥ＃２～＃３へ順次遷移する。これを受けて、状態遷移２０３に示すように、ステート保持レジスタ１０４が保持するステートもＳＴＡＴＥ＃２～＃３へ順次遷移する。ステート保持レジスタ１０４が保持するステートがＳＴＡＴＥ＃３に遷移した直後の信号２０１の立ち上がりで、信号２０６に示すように、タイミング２１１でＦＰＧＡリセット信号の値が０に変化する。

このＳＴＡＴＥ＃３の状態でステート保持レジスタ１０４が保持するステートの情報に１ビット誤りが発生した場合、状態遷移２０４に示すように、次ステート決定部１０８が決定する次のステートは未定義のステートに遷移する。これを受けて、状態遷移２０３に示すように、ステート保持レジスタ１０４が保持するステートも未定義のステートへ遷移する。この場合、誤り検出部１０１が１ビット誤りを検出しエラー検出レジスタ１２１～１２３の値を１に変えることで、ビット状態２０５に示すように、タイミング２１２でエラー検出レジスタ１２１～１２３のビット値の多数決の値が１に変わる。これにより、多数決論理回路１０３によりスイッチ１０６がオフにされ、これ以降は、ＦＰＧＡ５０に入力されるリセット信号の値は、信号２０６に示すように０に固定される。

次に、図５を参照して、ＦＰＧＡリセット信号がデアサート状態に遷移する前に１ビット誤りが発生した場合のステートの遷移を説明する。図５は、ＦＰＧＡリセット信号がデアサート状態に遷移する前に１ビット誤りが発生した場合のステートの遷移を表すステート図である。

システムボード１に常駐電源が投入されパワーオンされる際には、ステート保持レジスタ１０４が保持するステートは、ＳＴＡＴＥ＃０の状態である。この場合、リセット信号生成論理回路１０５により生成されるＦＰＧＡリセット信号の値は１でありアサート状態である。すなわち、ＦＰＧＡ５０は、出力回路１０７から値が１のＦＰＧＡリセット信号の入力を受けて、動作が不許可の状態のまま動作の停止状態を継続する。ステート保持レジスタ１０４は、次ステート決定部１０８から次のステートの入力を受けるまでは、ＳＴＡＴＥ＃０のステートを保持する（ステップＳ２０１）。その後、ＭＰＵ２０からリセット信号がＣＰＬＤ１０に入力されて、ステート保持レジスタ１０４が保持するステートは、ＳＴＡＴＥ＃１に遷移する（ステップＳ２０２）。ステート保持レジスタ１０４は、次ステート決定部１０８から次のステートの入力を受けるまでは、ＳＴＡＴＥ＃１のステートを保持する（ステップＳ２０３）。

１ビット誤りが発生しなければ、この後にステートはＳＴＡＴＥ＃２～＃５へと順次遷移する（ステップＳ２０４～Ｓ２１１）。ただし、ここでは、この時点でステート保持レジスタ１０４が保持するステートの情報に１ビット誤りが発生した場合について説明する。

その場合、ステート保持レジスタ１０４のステートは未定義のステートに遷移する（ステップＳ２１２）。この場合、誤り検出部１０１は、１ビット誤りを検出してエラー検出レジスタ１２１～１２３の値を１に変更する。多数決論理回路１０３は、エラー検出レジスタ１２１～１２３の値の多数決をとり値が１であることを確認して、スイッチ１０６をオフにする。これにより、リセット信号生成論理回路１０５がこの後に生成するＦＰＧＡリセット信号は出力回路１０７に入力されなくなる。そして、出力回路１０７は、この時点で保持する値が１のＦＰＧＡリセット信号の出力をこの後は継続する。

ステート保持レジスタ１０４が保持するステートは、未定義のステートに変化した後にＳＴＡＴＥ＃０へ戻る。ＳＴＡＴＥ＃０にステートが戻ると、リセット信号生成論理回路１０５は、値が１のＦＰＧＡリセット信号を生成して出力する。ただし、スイッチ１０６はオフされており、リセット信号生成論理回路１０５が新たに生成した値が１のＦＰＧＡリセット信号はＦＰＧＡ５０へ入力されず、出力回路１０７が出力する値が１のＦＰＧＡリセット信号のＦＰＧＡ５０への入力が継続する。

次に、図６を参照して、ＦＰＧＡリセット信号がデアサート状態に遷移した後に１ビット誤りが発生した場合の信号の変化をさらに説明する。図６は、ＦＰＧＡリセット信号がデアサート状態に遷移した後に１ビット誤りが発生した場合の信号の変化を表すタイミングチャートである。

図６における信号２０１、信号２０２、状態遷移２０３、状態遷移２０４、ビット状態２０５及び信号２０６は、それぞれ図４と同様の信号、状態遷移及びビット状態を表す。

システムボード１がパワーオンされる際は、状態遷移２０３及び２０４ともに、ＳＴＡＴＥ＃０である。この時点では誤り検出部１０１は１ビット誤りを検出していないので、ビット状態２０５は、エラー検出レジスタ１２１～１２３のビット値の多数決の値が０となる。

信号２０２の値が、０から１に遷移するとＣＰＬＤ１０にリセット信号が入力され、状態遷移２０４に示すように、次ステート決定部１０８が決定する次のステートはＳＴＡＴＥ＃１に遷移する。次のステートがＳＴＡＴＥ＃１にされることで、その後、状態遷移２０３に示すように、ステート保持レジスタ１０４が保持するステートはＳＴＡＴＥ＃１に遷移する。

このＳＴＡＴＥ＃１の状態でステート保持レジスタ１０４が保持するステートの情報に１ビット誤りが発生した場合、状態遷移２０４に示すように、次ステート決定部１０８が決定する次のステートは未定義のステートに遷移する。これを受けて、状態遷移２０３に示すように、ステート保持レジスタ１０４が保持するステートも未定義のステートへ遷移する。この場合、誤り検出部１０１が１ビット誤りを検出しエラー検出レジスタ１２１～１２３の値を１に変えることで、ビット状態２０５に示すように、タイミング２１３でエラー検出レジスタ１２１～１２３のビット値の多数決の値が１に変わる。これにより、多数決論理回路１０３によりスイッチ１０６がオフにされ、これ以降は、ＦＰＧＡ５０に入力されるリセット信号の値は、信号２０６に示すように１に固定される。

次に、図７を参照して、ステートエラー発生に対応したＦＰＧＡリセット信号の制御の流れを説明する。図７は、ステートエラー発生に対応したＦＰＧＡリセット信号の制御のフローチャートである。

誤り検出部１０１は、ステート保持レジスタ１０４が保持するステートの情報の各ビットの値を取得してパリティチェックを行う（ステップＳ１）。

そして、誤り検出部１０１は、エラー検出結果をエラー検出レジスタ１２１～１２３に格納する（ステップＳ２）。

多数決論理回路１０３は、エラー検出レジスタ１２１～１２３に格納された各値を用いた多数決論理によりステート保持レジスタ１０４が保持するステートの情報における１ビット誤りの発生を確認する（ステップＳ３）。

そして、多数決論理回路１０３は、ステート保持レジスタ１０４が保持するステートの情報における１ビット誤りが発生したか否かを判定する（ステップＳ４）。

ステート保持レジスタ１０４が保持するステートの情報における１ビット誤りが発生していない場合（ステップＳ４：否定）、多数決論理回路１０３は、スイッチ１０６をオンの状態のまま維持する。

これに対して、ステート保持レジスタ１０４が保持するステートの情報における１ビット誤りが発生した場合（ステップＳ４：肯定）、多数決論理回路１０３は、スイッチ１０６をオフにして、ＦＰＧＡリセット信号の伝送経路を遮断する（ステップＳ５）。これにより、ＦＰＧＡ５０へ入力されるＦＰＧＡリセット信号の値は、その時点での値に固定される。

ここで、本実施例では３つのエラー検出レジスタ１２１～１２３を用いる場合で説明したが、この部分で発生するエラーを考慮しない場合、エラー検出レジスタ１２１を１つ配置した構成でもよい。また、エラー検出レジスタ１２１～１２３は、３つ以上配置されてもよく、その場合奇数個であることが好ましい。また、ここでは、ＣＰＬＤ１０内のブロックを例に説明したが、以上に説明したビット誤りが発生した場合に出力する制御信号の値を制御する構成は、ＦＰＧＡ５０など他のシステムに適用することも可能である。

なお、以上に説明した構成を適用するシステムは、以下の条件を満たすことが好ましい。１つは、構成が動作するブロックは、ステートで動作状態が管理され、且つ、そのステートに基づいてそのブロックの外に制御信号の出力を行うブロックであるという条件である。他の１つの条件は、各構成が動作するブロックにおいてステートでエラーが起きた場合も、システム全体の動作を継続することが望ましいシステムであるという条件である。また、残りの１つの条件は、構成が動作するブロックは、ステートの情報のビット誤りが発生した場合に、ステートによる処理を継続しなくてもよいブロックであるという条件である。

以上に説明したように、本実施例に係るステートマシンを含むＣＰＬＤは、ステートエラーが発生した場合に、自己が搭載されたブロック以外の外部のブロックや外部の装置へ出力する信号の値をその時点での値に固定する。これにより、外部のブロックや外部の装置へ、ステートエラーの影響が波及することを軽減できる。例えば、ステート保持レジスタに１ビット誤りが発生した場合でも、ＦＰＧＡのリセットが意図せずアサートされることを防ぐことが可能となる。このように、予期せぬステートの変化による誤作動がブロック外に伝搬することを防止でき、システムを安定稼働させることができる。また、エラー検出レジスタを３ビット用意することで、値が異なる場合にも正確な情報を用いて外部へ出力される信号の制御を行うことができ、適切な制御を行うことができる。

図８は、実施例２に係るＦＰＧＡにおけるブロックの概要を表す回路図である。本実施例では、ＦＰＧＡに搭載されたステートマシンの出力を制御する場合について説明する。本実施例に係るステート保持レジスタ１０４はＥＣＣ１４０を有することが実施例１と異なる。図８において、図２と同様の符号を有する各部は特に説明のない限り図２と同様の機能を有する。

ＦＰＧＡ５０は、ブロック５００、ブロック５０１及びブロック５０２を有する。ブロック５００は、ステートマシンを有する。ブロック５００は、ステートに応じてブロック５０１の動作のイネーブル信号を生成し、生成したイネーブル信号をブロック５０１へ送信することでブロック５０１の動作を開始させる。以下に、ブロック５００の詳細を説明する。

ブロック５００は、誤り検出部１０１、多数決論理回路１０３及びエラー検出レジスタ１２１～１２３を有する。また、ブロック５００は、ステート保持レジスタ１０４、動作イネーブル信号生成論理回路１０９、スイッチ１０６、出力回路１０７及び次ステート決定部１０８を有する。

ステート保持レジスタ１０４は、ＥＣＣ１４０を有する。ＥＣＣ１４０は、１ビット誤りを検出して訂正し、動作を継続させる。また、ＥＣＣ１４０は、２ビット以上の誤りの場合、エラー検出を行う。ＥＣＣ１４０は、訂正困難な２ビット以上のエラーの発生を誤り検出部１０１に通知する。

また、ステート保持レジスタ１０４は、ステートを保持しＦＰＧＡリセット信号生成ブロック１００の状態を管理する。ステート保持レジスタ１０４は、次ステート決定部１０８から指示された次のステートへ保持するステートを遷移させる。

ステート保持レジスタ１０４は、ＭＰＵ２０により動作するファームウェアからＦＰＧＡ５０がブロック５０１の動作開始指示を受けると、ステートの管理を開始する。ステートの管理開始時には、ステート保持レジスタ１０４は、ＳＴＡＴＥ＃０のステートを有する。その後、ステート保持レジスタ１０４は、次ステート決定部１０８からの次のステートの情報の入力を受けることで、保持するステートをＳＴＡＴＥ＃１～＃３へと順次遷移させる。ここでは、ＳＴＡＴＥ＃３が、シーケンスが完了するステートである場合で説明する。ステート保持レジスタ１０４が保持するステートがＳＴＡＴＥ＃３に遷移した後、ＦＰＧＡ５０がファームウェアからブロック５０１の停止指示を受けるまで、ステート保持レジスタ１０４が保持するステートは、ＳＴＡＴＥ＃３の状態が維持される。その後、ＦＰＧＡ５０がファームウェアからブロック５０１の停止指示を受けると、ステート保持レジスタ１０４は、次ステート決定部１０８から初期状態であるＳＴＡＴＥ＃０が次のステートである旨の通知を受けて、保持するステートをＳＴＡＴＥ＃０に遷移させて初期状態に戻す。

ここで、ＳＴＡＴＥ＃０～＃２のステートは、ブロック５０１の動作不許可の状態であり、これらのステートでは、ブロック５０１へ出力するイネーブル信号の値は０であり、ブロック５０１は動作を開始しない状態である。ＳＴＡＴＥ＃３のステートは、ブロック５０１の動作開始が許可された状態であり、このステートでは、ブロック５０１へ出力するイネーブル信号の値は１であり、ブロック５０１は動作を開始することができる。

また、ステート保持レジスタ１０４が保持するステートの情報で２ビット以上のエラーが発生した場合、次ステート決定部１０８からの通知を受けて、ステート保持レジスタ１０４が保持するステートは、未定義のステートに遷移する。その後、例えば、ステート保持レジスタ１０４が保持するステートは、次ステート決定部１０８からの通知を受けて、初期状態のＳＴＡＴＥ＃０に戻る。

次ステート決定部１０８は、現在のステート及び１つ又は複数の入力を基に次のステートを決定して、決定した次のステートの情報をステート保持レジスタ１０４へ出力する。ステート保持レジスタ１０４が保持するステートがＳＴＡＴＥ＃５へ遷移後、ＦＰＧＡ５０がファームウェアからブロック５０１の停止指示を受けると、次ステート決定部１０８は、次のステートを初期状態のＳＴＡＴＥ＃０と決定する。そして、次ステート決定部１０８は、ＳＴＡＴＥ＃０を次のステートの情報としてステート保持レジスタ１０４へ出力する。

また、ステート保持レジスタ１０４が保持するステートの情報において２ビット以上のエラーが発生した場合、次ステート決定部１０８は、未定義のステートを次のステートに決定して、その情報をステート保持レジスタ１０４へ出力する。その後、次ステート決定部１０８は、初期状態であるＳＴＡＴＥ＃０を次のステートと決定して、その情報をステート保持レジスタ１０４へ出力する。

動作イネーブル信号生成論理回路１０９は、ステート保持レジスタ１０４が保持するステートを監視し、ステートがＳＴＡＴＥ＃０～＃２の場合、ブロック５０１の動作を不許可とする値が０のイネーブル信号を生成して出力する。また、動作イネーブル信号生成論理回路１０９は、ステートがＳＴＡＴＥ＃３に遷移すると、ブロック５０１の動作を許可する値が１のイネーブル信号を生成して出力する。その後、ステートがＳＴＡＴＥ＃０に戻ると、動作イネーブル信号生成論理回路１０９が生成して出力するイネーブル信号の値も「０」に戻る。

誤り検出部１０１は、訂正困難な２ビット以上のエラーの発生の通知をステート保持レジスタ１０４から受ける。訂正困難な２ビット以上のエラーの発生の通知を受けた場合、誤り検出部１０１は、エラーの発生を検出して、エラー検出レジスタ１２１～１２３の値を１に変更する。

多数決論理回路１０３は、エラー検出レジスタ１２１～１２３のそれぞれの値を用いて多数決を取り、２ビット以上のエラーの発生の検出に用いる。多数決論理回路１０３は、２ビット以上のエラーの発生を検出しない状態では、多数決論理回路１０３は、スイッチ１０６をオンの状態に維持する。これに対して、２ビット以上のエラーの発生を検出すると、スイッチ１０６をオフにする。これにより、動作イネーブル信号生成論理回路１０９から出力されたイネーブル信号が出力回路１０７へ入力される経路が遮断され、ブロック５０１へ入力されるイネーブル信号の値が固定される。

スイッチ１０６をオフの状態にした場合、エラー検出レジスタ１２１～１２３の値がクリアされて０に戻らない限り、多数決論理回路１０３は、スイッチ１０６のオフの状態を維持する。エラー検出レジスタ１２１～１２３の値がクリアされて０に戻ると、多数決論理回路１０３は、スイッチ１０６をオンの状態に戻す。これにより、動作イネーブル信号生成論理回路１０９から出力されたイネーブル信号が出力回路１０７へ入力されることになり、ブロック５０１へ入力されるイネーブル信号の値が変化可能となる。

出力回路１０７は、スイッチ１０６がオンの場合、動作イネーブル信号生成論理回路１０９が生成したイネーブル信号の入力を受ける。そして、出力回路１０７は、入力されたイネーブル信号の値を保持して、保持する値を有するイネーブル信号をブロック５０１へ出力する。また、スイッチ１０６がオフの場合、出力回路１０７は、ステート保持レジスタ１０４からのイネーブル信号の入力を受けない。その場合、出力回路１０７は、保持する値のイネーブル信号のブロック５０１への送信を継続する。すなわち、ステート保持レジスタ１０４が保持するステートの情報において２ビット以上のエラーが発生した場合、それ以降、出力回路１０７は、その時点で保持する値のイネーブル信号の送信を継続する。

次に、図９を参照して、イネーブル信号が有効になった後に２ビット以上のエラーが発生した場合のステートの遷移を説明する。図９は、イネーブル信号が有効になった後に２ビット以上のエラーが発生した場合のステートの遷移を表すステート図である。

ファームウェアからＦＰＧＡ５０がブロック５０１の動作開始指示を受けた際には、ステート保持レジスタ１０４が保持するステートは、ＳＴＡＴＥ＃０の状態である。この場合、動作イネーブル信号生成論理回路１０９により生成されるイネーブル信号の値は０である。すなわち、ブロック５０１は、出力回路１０７から値が０であり無効を示すイネーブル信号の入力を受けて、動作が不許可の状態のまま動作の停止状態を継続する。ステート保持レジスタ１０４は、次ステート決定部１０８から次のステートの入力を受けるまでは、ＳＴＡＴＥ＃０のステートを保持する（ステップＳ３０１）。その後、次ステート決定部１０８からの入力にしたがい、ステート保持レジスタ１０４が保持するステートはＳＴＡＴＥ＃１～ＳＴＡＴＥ＃３へと順次遷移する（ステップＳ３０２～Ｓ３０７）。ステート保持レジスタ１０４が保持するステートがＳＴＡＴＥ＃３に遷移すると、動作イネーブル信号生成論理回路１０９は、値が１のイネーブル信号を生成して、出力回路１０７へ送信する。出力回路１０７は、値が１のネーブル信号を保持し、且つ、値が１のネーブル信号をブロック５０１へ送信する。ブロック５０１は、値が１のイネーブル信号を受信して動作を開始する。

ここでは、ＳＴＡＴＥ＃３へ遷移後にステート保持レジスタ１０４が保持するステートの情報に２ビット以上のエラーが発生した場合について説明する。その場合、ステート保持レジスタ１０４のステートは未定義のステートに遷移する（ステップＳ３０８）。この場合、ＥＣＣ１４０は、２ビット以上のエラーの発生を検出して誤り検出部１０１に通知する。誤り検出部１０１は、２ビット以上のエラーの発生を検出の通知をＥＣＣ１４０から受けて、エラー検出レジスタ１２１～１２３の値を１に変更する。多数決論理回路１０３は、エラー検出レジスタ１２１～１２３の値の多数決をとることで値が１であることを確認して、スイッチ１０６をオフにする。これにより、動作イネーブル信号生成論理回路１０９がこの後に生成するイネーブル信号は出力回路１０７に入力されなくなる。そして、出力回路１０７は、この時点で保持する値が１のイネーブル信号の出力をこの後は継続する。

ステート保持レジスタ１０４が保持するステートは、未定義のステートに変化した後にＳＴＡＴＥ＃０へ戻る。ＳＴＡＴＥ＃０にステートが戻ると、動作イネーブル信号生成論理回路１０９は、値が０のイネーブル信号を生成して出力する。ただし、スイッチ１０６はオフされており、動作イネーブル信号生成論理回路１０９が新たに生成した値が０のイネーブル信号はブロック５０１へ送信されず、出力回路１０７が送信する値が１のイネーブル信号のブロック５０１への入力が継続する。

次に、図１０を参照して、イネーブル信号が有効になる前に２ビット以上のエラーが発生した場合のステートの遷移を説明する。図１０は、イネーブル信号が有効になる前に２ビット以上のエラーが発生した場合のステートの遷移を表すステート図である。

ファームウェアからＦＰＧＡ５０がブロック５０１の動作開始指示を受けた際には、ステート保持レジスタ１０４が保持するステートは、ＳＴＡＴＥ＃０の状態である。この場合、動作イネーブル信号生成論理回路１０９により生成されるイネーブル信号の値は０である。その後、ステート保持レジスタ１０４は、次ステート決定部１０８から次のステートの入力を受けるまでは、ＳＴＡＴＥ＃０のステートを保持する（ステップＳ４０１）。

次に、ステート保持レジスタ１０４は、次ステート決定部１０８から次のステートとしてＳＴＡＴＥ＃１の情報の入力を受けて、保持するステートをＳＴＡＴＥ＃１に遷移させる（ステップＳ４０２）。この場合も、動作イネーブル信号生成論理回路１０９により生成されるイネーブル信号の値は０である。その後、ステート保持レジスタ１０４は、次ステート決定部１０８から次のステートの入力を受けるまでは、ＳＴＡＴＥ＃１のステートを保持する（ステップＳ４０３）。

ここでは、ステート保持レジスタ１０４が保持するステートがＳＴＡＴＥ＃１の時点で、ステート保持レジスタ１０４が保持するステートの情報に２ビット以上のエラーが発生した場合で説明する。その場合、ステート保持レジスタ１０４のステートは未定義のステートに遷移する（ステップＳ４０４）。この場合、ＥＣＣ１４０は、２ビット以上のエラーの発生を検出して誤り検出部１０１に通知する。誤り検出部１０１は、２ビット以上のエラーの発生を検出の通知をＥＣＣ１４０から受けて、エラー検出レジスタ１２１～１２３の値を１に変更する。多数決論理回路１０３は、エラー検出レジスタ１２１～１２３の値の多数決をとることで値が１であることを確認して、スイッチ１０６をオフにする。これにより、動作イネーブル信号生成論理回路１０９がこの後に生成するイネーブル信号は出力回路１０７に入力されなくなる。そして、出力回路１０７は、この時点で保持する値が０のイネーブル信号の出力をこの後は継続する。

以上に説明したように、本実施例に係るステートマシンを搭載した装置は、ステート保持レジスタにＥＣＣを備え、１ビット誤りであればエラー訂正を行って動作を継続し、２ビット以上のエラーが発生した場合にエラーを検出する。そして、ステート保持レジスタが保持するステートの情報において２ビット以上のエラーの発生を検出した場合、エラーが発生したブロックは、自己が搭載されたブロック以外の外部のブロックや外部の装置へ出力する信号の値をその時点での値に固定する。これにより、外部のブロックや外部の装置へ、ステートエラーの影響が波及することを軽減できる。このように、ＥＣＣで１ビット誤りを訂正して動作を継続するとともに、訂正困難な２ビット以上のエラー発生時の予期せぬステートの変化による誤作動がブロック外に伝搬することを防止でき、システムを安定稼働させることができる。

１ システムボード
２ 冗長システムボード
１０ ＣＰＬＤ
２０ ＭＰＵ
３１ ＭＲＡＭ
３２，３３ フラッシュメモリ
４０ スイッチ
５０ ＦＰＧＡ
６０ ＳＰＩフラッシュメモリ
７１，７２ 負荷回路
１００ ＦＰＧＡリセット信号生成ブロック
１０１ 誤り検出部
１０３ 多数決論理回路
１０４ ステート保持レジスタ
１０５ リセット信号生成論理回路
１０６ スイッチ
１０７ 出力回路
１０８ 次ステート決定部
１０９ 動作イネーブル信号生成論理回路
１２１，１２２，１２３ エラー検出レジスタ
１８１，１８２，５００，５０１，５０２ ブロック

Claims (8)

1. 自装置が実行する処理に対応する自装置の状態を表すステートを保持し、保持する前記ステートにより自装置が実行する処理を切り替えるステート保持レジスタと、
   前記ステート保持レジスタが保持する前記ステートに応じた値を有する制御信号を出力する出力部と、
   前記ステート保持レジスタが保持する前記ステートにおけるビット誤りを検出する誤り検出部と、
   前記誤り検出部による前記ビット誤りの検出の結果をそれぞれが格納する複数のエラー検出レジスタと、
   前記エラー検出レジスタに格納された前記ビット誤りの検出の結果を基に、前記ビット誤りが発生したか否かを判定し、前記ビット誤りが発生したと判定した場合、前記出力部により出力される前記制御信号の前記値を固定する制御部と
   を備えたことを特徴とする情報処理装置。
2. 前記エラー検出レジスタは、奇数個であることを特徴とする請求項１に記載の情報処理装置。
3. 前記制御部は、前記エラー検出レジスタに格納された前記ビット誤りの検出の結果の多数決により前記ビット誤りが発生したか否かを判定することを特徴とする請求項１又は２に記載の情報処理装置。
4. 前記出力部は、自装置の外部装置に前記制御信号を送信することを特徴とする請求項１～３のいずれか一つに記載の情報処理装置。
5. 前記出力部は、
   前記制御信号の値を決定して生成する信号生成部と、
   前記信号生成部から前記制御信号を取得して保持し、保持した前記制御信号を出力する出力回路と、
   前記信号生成部と前記出力回路とを結ぶ前記制御信号の伝送経路の導通と遮断とを切り替えるスイッチを有し、
   前記制御部は、前記スイッチにより前記伝送経路を遮断することで、前記出力回路が保持する前記制御信号の値を固定することで、前記出力部により出力される前記制御信号の前記値を固定する
   ことを特徴とする請求項１～４のいずれか一つに記載の情報処理装置。
6. 前記出力部は、前記ステート保持レジスタが保持する前記ステートが所定のステートになった場合に、出力する制御信号の値を変化させることを特徴とする請求項１～５のいずれか一つに記載の情報処理装置。
7. 前記ステート保持レジスタは、１ビット誤りの訂正機構を備え、
   前記誤り検出部は、２ビット以上のビット誤りを検出する
   ことを特徴とする請求項１～６のいずれか一つに記載の情報処理装置。
8. 情報処理装置が実行する処理に対応する前記情報処理装置の状態を表すステートをステート保持レジスタに保持させて、前記ステート保持レジスタが保持する前記ステートにより前記情報処理装置が実行する処理を切り替え、
   前記ステート保持レジスタが保持する前記ステートに応じた値を有する制御信号を出力し、
   前記ステート保持レジスタが保持する前記ステートの情報におけるビット誤りを検出し、
   前記ビット誤りの検出の結果を複数のエラー検出レジスタに格納させ、
   複数の前記エラー検出レジスタに格納された前記ビット誤りの検出の結果を基に、前記ビット誤りが発生したか否かを判定し、
   前記ビット誤りが発生したと判定した場合、前記制御信号の前記値を固定する
   ことを特徴とする情報処理方法。

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