JP2022072431A - マイクロ発光ダイオードディスプレイのダイ構造 - Google Patents

Abstract

【課題】高密度及び高輝度に対応するマイクロ発光ダイオードのダイ構造を提供する。【解決手段】少なくとも１つの発光ダイオード素子６０及び少なくとも１つの金属酸化膜半導体電界効果トランジスタ７０は実装基板に配置され、且つ少なくとも１つの金属酸化膜半導体電界効果トランジスタはそれぞれコモン電極によって入力電圧が接続されるソースと、主制御回路３０に接続されるゲート７２と、ドレイン７３とを有し、少なくとも１つの発光ダイオード素子の一端は接続ラインによって少なくとも１つのドレインに接続され少なくとも１つの発光ダイオード素子の他端は独立してソース駆動（Ｓｏｕｒｃｅ Ｄｒｉｖｅ）回路４０に接続される。本発明では、少なくとも１つの金属酸化膜半導体電界効果トランジスタが当該実装基板に設けられてダイ構造に組み込まれることによって、優れた熱放散の効果が得られ、高密度及び高輝度の使用ニーズが満たされる。【選択図】図３

Description

本発明は、マイクロ発光ダイオードディスプレイに関し、特にマイクロ発光ダイオードディスプレイのダイ構造に関する。

マイクロ発光ダイオード（Ｍｉｃｒｏ ＬＥＤ）ディスプレイでは、例えば、特許文献１等に記載されるように、各マイクロ発光ダイオードは別々に設けられるため、単独な発光モジュールと見なされてもよく、自発光の表示特性を有し、しかも構造がシンプルで、バックライト素子がないため、低エネルギー消費及び高輝度の特性を有し、従来のディスプレイの電力消費及び輝度に関する問題を解決でき、その幅広い利用が期待できる。

また、図１及び図２に示すように、マイクロ発光ダイオードディスプレイの駆動回路は、カソードコモン駆動（図１参照）及びアノードコモン駆動（図２参照）の２種に大別される。図１に示すカソードコモン駆動では、マイクロ発光ダイオードにより発光ダイオードアレイ１（ＬＥＤ ａｒｒａｙ）が形成された後、位置が隣接する異色（一般にはＲ、Ｇ、Ｂ各１つ）の発光ダイオードは同一の画素２とされ、且つコモン電極によってＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）３が接続され、ＮチャネルＭＯＳＦＥＴ ３によって電流が通過するかどうかを制御でき、同一の画素２の発光ダイオードでは、異なるソース駆動（Ｓｏｕｒｃｅ Ｄｒｉｖｅ）ＩＣ ４によって異色の発光ダイオードの通過電流量（電子の流れ）を制御して、異色の発光ダイオードの発光輝度を制御し、そのため、光の混合により画素をフルカラーで表示することができる。図２に示すアノードコモン駆動では、画素２はコモン電極によってＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）５が接続され、ＰチャネルＭＯＳＦＥＴ ５によって電流が通貨するかどうかを制御でき、異色の発光ダイオードもまた、異なるソース駆動（Ｓｏｕｒｃｅ Ｄｒｉｖｅ）ＩＣ ４によって異色の発光ダイオードの通過電流量（電子の流れ）を制御する。

前記駆動構造では、電流が通過するかどうかを制御するＮチャネルＭＯＳＦＥＴ ３又はＰチャネルＭＯＳＦＥＴ ５はゲート駆動ＩＣに組み込まれ、且つ当該ゲート駆動ＩＣは集積回路であり、マイクロ発光ダイオードに高密度及び高輝度が求められる場合に、当該ゲート駆動ＩＣは高い電流に対応することとなり、即ち当該ゲート駆動ＩＣには大寸法のダイ（ｄｉｅ）が必要とされ、そのために、当該ゲート駆動ＩＣのゲートチャネル（Ｇａｔｅ ｃｈａｎｎｅｌ）の数を控えたほうがよく、さもなければ熱放散及び歩留まりに関連する問題が生じ、複数の当該ゲート駆動ＩＣを必要とするため高コストになる。

米国登録特許第ＵＳ１０，０６２，６７５Ｂ２号

よって、本発明の主な目的は、高密度及び高輝度に対応するマイクロ発光ダイオードのダイ構造を開示することである。

本発明は、入力電圧、主制御回路及びソース駆動（Ｓｏｕｒｃｅ Ｄｒｉｖｅ）回路が接続され、実装基板と、少なくとも１つの発光ダイオード素子と、少なくとも１つの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、接続ラインとを含むマイクロ発光ダイオードディスプレイのダイ構造である。

ただし、当該少なくとも１つの発光ダイオード素子は当該実装基板に配置され、当該少なくとも１つの金属酸化膜半導体電界効果トランジスタは当該実装基板に配置され、且つ各当該金属酸化膜半導体電界効果トランジスタはソースと、ゲートと、ドレインとを有し、当該少なくとも１つのソースにコモン電極によって当該入力電圧が接続され、当該少なくとも１つのゲートが当該主制御回路に接続される。当該少なくとも１つの発光ダイオード素子の一端は当該接続ラインによって当該少なくとも１つのドレインに接続され、且つ当該少なくとも１つの発光ダイオード素子の他端は独立してソース駆動回路に接続される。

本発明では、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）がダイ構造に組み込まれ、当該主制御回路によってＭＯＳＦＥＴのオンオフを制御するものであるため、ゲート駆動ＩＣのコストを節約できる。また、一般には集積型ＭＯＳＦＥＴ回路が各ダイに分散され、各ダイ内のＭＯＳＦＥＴは単一のダイ内の発光ダイオード素子に必要な電流に対応するだけで済み、つまり、各ダイ内のＭＯＳＦＥＴには小さい電流が対応し、さらに、当該実装基板による熱放散が可能であり、効果的に熱放散することができ、マイクロ発光ダイオードに高密度及び高輝度が求められる場合に利用できる。

従来のカソードコモン駆動式回路の概略図である。 従来のアノードコモン駆動式回路の概略図である。 本発明のダイ構造の回路概略図である。 本発明のダイ構造の上面から見た概略図である。 本発明のダイ構造の側面から見た概略図である。 本発明の別のダイ構造の回路概略図である。 本発明の第１実施例の回路概略図である。 本発明の第２実施例の回路概略図である。 本発明の第３実施例の回路概略図である。 本発明の第４実施例の回路概略図である。 本発明の第５実施例の回路概略図である。 本発明の第６実施例の回路概略図である。 本発明の第７実施例の回路概略図である。

本発明の特徴、目的及び利点の一層の理解のために、好ましい実施例を示し、図面を参照して説明する。

図３、図４Ａ及び図４Ｂに示すように、本発明は、入力電圧２０、主制御回路３０、ソース駆動（Ｓｏｕｒｃｅ Ｄｒｉｖｅ）回路４０が接続され、実装基板５０と、少なくとも１つの発光ダイオード素子６０と、少なくとも１つの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）７０と、接続ライン８０とを含むマイクロ発光ダイオードディスプレイのダイ構造である。図３に示すように、一実施例では、少なくとも１つの金属酸化膜半導体電界効果トランジスタ７０は１つであり、少なくとも１つの発光ダイオード素子６０は３つであり、それぞれ赤色（Ｒ）ダイオード、緑色（Ｇ）ダイオード、青色（Ｂ）ダイオードである。実施に際しては、少なくとも１つの発光ダイオード素子６０は使用上のニーズに応じて、１つであってもよく、単色又は特定の色であってもよい。

さらに、少なくとも１つの発光ダイオード素子６０は実装基板５０に配置され、且つ少なくとも１つの金属酸化膜半導体電界効果トランジスタ７０は実装基板５０に配置される。各金属酸化膜半導体電界効果トランジスタ７０はソース７１と、ゲート７２と、ドレイン７３とを有し、ただし、ソース７１にはコモン電極によって入力電圧２０が接続され、ゲート７２は主制御回路３０に接続される。少なくとも１つの発光ダイオード素子６０の一端は接続ライン８０によってドレイン７３に接続され、且つ少なくとも１つの発光ダイオード素子６０の他端は独立してソース駆動回路４０に接続される。実施に際しては、各発光ダイオード素子６０は第１接続ライン８１によって、独立してソース駆動回路４０に接続され、各ゲート７２は第２接続ライン８２によって主制御回路３０に接続される。

図４Ａ及び図４Ｂに示すように、一実施例では、少なくとも１つの発光ダイオード素子６０及び少なくとも１つの金属酸化膜半導体電界効果トランジスタ７０は実装基板５０にフリップチップ接続され、且つ接続ライン８０は電気銅めっき法によって製造される。具体的に言えば、接続ライン８０の量産化のために、従来のワイヤーボンディング法の代わりに、電気銅めっき法を採用している。さらに、入力電圧２０、主制御回路３０及びソース駆動回路４０を接続させるための接点及びラインはパッケージング工程によって実装基板５０に設けられ、これに関する詳細な説明は省略する。また、図３に示す回路構造では、各発光ダイオード素子６０を静電破壊から保護するために、ゲート７２及びソース７１に静電保護ダイオード９０が接続され、これによって寄生容量の影響が緩和され画質が高められるとともに、輝度及び電力消費速度の最適化が図られ、電力の使用効率が向上する。

図５に示すように、本発明の別のダイ構造の回路概略図である。少なくとも１つの発光ダイオード素子６０は複数で、且つ異色で複数の画素９１からなる群に分けられ、複数の画素９１はＡ×Ｂ行列のように配列される（図５に示すのは２×２行列）。少なくとも１つの金属酸化膜半導体電界効果トランジスタ７０はＡ個であり、且つ同列の発光ダイオード素子６０は同じ金属酸化膜半導体電界効果トランジスタ７０のドレイン７３に接続される。つまり、同列の発光ダイオード素子６０は同じ金属酸化膜半導体電界効果トランジスタ７０を共有しており、コストが削減される。他の実施例では、同行の発光ダイオード素子６０が同じ金属酸化膜半導体電界効果トランジスタ７０を共有し、又は所定数の発光ダイオード素子６０が行列のように配列されるように設計してもよい。例えば、２×２行列又は３×３行列における発光ダイオード素子６０が同じ金属酸化膜半導体電界効果トランジスタ７０を共有する。回路の接続設計を変更させるだけでこれは実現できる。又は、各金属酸化膜半導体電界効果トランジスタ７０のゲート７２及びソース７１に静電保護ダイオード９０が接続され、寄生容量の影響が緩和される。

次に、本発明の可能な実施例をいくつか示し、これらの実施例は本発明の一部の実施形態に過ぎず、本発明の実施形態を限定するものではない。

図６は、本発明の第１実施例の回路概略図を示す。本実施例では、カソードコモン駆動を採用している。少なくとも１つの発光ダイオード素子６０は複数で、且つ異色で行列のように配列された複数の画素からなる群に分けられ、且つ少なくとも１つの金属酸化膜半導体電界効果トランジスタ７０にはＮチャネルＭＯＳＦＥＴを使用し、且つ少なくとも１つの金属酸化膜半導体電界効果トランジスタ７０の数量は少なくとも１つの発光ダイオード素子６０の数量に等しく、少なくとも１つの発光ダイオード素子６０は少なくとも１つの金属酸化膜半導体電界効果トランジスタ７０と一対一に接続される。

図７は、本発明の第２実施例の回路概略図を示す。本実施例では、第１実施例と同様な構成とされ、ただしアノードコモン駆動を採用している。少なくとも１つの発光ダイオード素子６０は複数で、且つ異色で行列のように配列された複数の画素からなる群に分けられる。少なくとも１つの金属酸化膜半導体電界効果トランジスタ７０ＡにはＰチャネルＭＯＳＦＥＴを使用し、且つ少なくとも１つの金属酸化膜半導体電界効果トランジスタ７０Ａの数量は少なくとも１つの発光ダイオード素子６０の数量に等しく、少なくとも１つの発光ダイオード素子６０は少なくとも１つの金属酸化膜半導体電界効果トランジスタ７０Ａと一対一に接続される。

図８は、本発明の第３実施例の回路概略図を示す。本実施例は第１実施例のカソードコモン駆動に基づき、静電破壊（Electrical Static Discharge, ＥＳＤ）保護を加えたものである。当該実施例では、第１接続ライン８１と接地端子９３との間に静電保護ダイオード９０が接続される。

図９は、本発明の第４実施例の回路概略図を示す。本実施例は第１実施例のカソードコモン駆動に基づき、静電破壊（ＥＳＤ）保護を加えたものである。当該実施例では、各発光ダイオード素子６０に静電保護ダイオード９０が並列して接続される。

図１０は、本発明の第５実施例の回路概略図を示す。本実施例ではカソードコモン駆動を採用し、少なくとも１つの発光ダイオード素子６０は複数で、且つ異色で行列のように配列された複数の画素９１からなる群に分けられる。少なくとも１つの金属酸化膜半導体電界効果トランジスタ７０の数量は複数の画素９１の数量に等しく、各画素９１では、少なくとも１つの発光ダイオード素子６０は画素９１に対応する同じ金属酸化膜半導体電界効果トランジスタ７０に接続される。

図１１は、本発明の第６実施例の回路概略図を示す。本実施例は第５実施例のカソードコモン駆動に基づき、静電破壊（ＥＳＤ）保護を加えたものである。当該実施例では、各金属酸化膜半導体電界効果トランジスタ７０のゲート７２及びソース７１は静電保護ダイオード９０に接続される。

図１２は、本発明の第７実施例の回路概略図を示す。本実施例は第５実施例のカソードコモン駆動に基づき、静電破壊（ＥＳＤ）保護を加えたものである。当該実施例では、第２接続ライン８２と接地端子９３との間に静電保護ダイオード９０が接続される。

上述したように、本発明は少なくとも次の利点を有する。
１．少なくとも１つの金属酸化膜半導体電界効果トランジスタは実装基板に設けられて各ダイ構造に分散して設置されることによって、各ダイ内のＭＯＳＦＥＴは単一のダイ内の発光ダイオード素子に必要な電流に対応するだけで済み、つまり、各ダイ内のＭＯＳＦＥＴには小さい電流が対応し、さらに、実装基板による熱放散が可能であり、効果的に熱放散することができ、マイクロ発光ダイオードにおける高密度（ドットピッチが０．５ｍｍより小さい）又は高輝度（１０００ｎｉｔより大きい）の使用ニーズを満たすことができる。

２．静電保護ダイオードがダイ構造に組み込まれることによって、寄生容量の影響が緩和され画質が高められるとともに、輝度及び電力消費速度の最適化が図られ、電力の使用効率が向上する。

３．従来のゲート駆動ＩＣに代わって、主制御回路でゲートのオンオフを制御することができ、コストが節約される。

４．電気銅めっき法を用いると、コストが削減され、生産効率が高められ、信頼性が向上し、しかもワイヤーボンディング（Ｗｉｒｅ ｂｏｎｄｉｎｇ）や銅ピラー素子が不要である。

１ 発光ダイオードアレイ
２ 画素
３ ＮチャネルＭＯＳＦＥＴ
４ 駆動ＩＣ
５ ＰチャネルＭＯＳＦＥＴ
２０ 入力電圧
３０ 主制御回路
４０ ソース駆動（Ｓｏｕｒｃｅ Ｄｒｉｖｅ）回路
５０ 実装基板
６０ 発光ダイオード素子
７０、７０Ａ 金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）
７１ ソース
７２ ゲート
７３ ドレイン
８０ 接続ライン
８１ 第１接続ライン
８２ 第２接続ライン
９０ 静電保護ダイオード
９１ 画素
９３ 接地端子

Claims (14)

1. 入力電圧、主制御回路及びソース駆動（Ｓｏｕｒｃｅ Ｄｒｉｖｅ）回路が接続され、
   実装基板と、
   前記実装基板に配置される少なくとも１つの発光ダイオード素子と、
   少なくとも１つの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であって、前記実装基板に配置され、且つそれぞれコモン電極によって前記入力電圧が接続されるソースと、前記主制御回路に接続されるゲートと、ドレインとを有する少なくとも１つの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、
   接続ラインであって、前記少なくとも１つの発光ダイオード素子の一端は前記接続ラインによって前記ドレインに接続され、前記少なくとも１つの発光ダイオード素子の他端は独立してソース駆動回路に接続される接続ラインとを含むマイクロ発光ダイオードディスプレイのダイ構造。
2. 前記少なくとも１つの金属酸化膜半導体電界効果トランジスタは１つである請求項１に記載のダイ構造。
3. 前記ゲート及び前記ソースに静電保護ダイオードが接続される請求項２に記載のダイ構造。
4. 前記少なくとも１つの発光ダイオード素子は３つであり、それぞれ赤色ダイオード、緑色ダイオード、青色ダイオードである請求項２に記載のダイ構造。
5. 前記ゲート及び前記ソースに静電保護ダイオードが接続される請求項４に記載のダイ構造。
6. 前記少なくとも１つの発光ダイオード素子及び前記少なくとも１つの金属酸化膜半導体電界効果トランジスタは前記実装基板にフリップチップ接続され、前記接続ラインは電気銅めっき法によって製造される請求項１に記載のダイ構造。
7. 前記少なくとも１つの発光ダイオード素子は複数で、且つ異色で複数の画素からなる群に分けられ、前記複数の画素はＡ×Ｂ行列のように配列され、ただし、前記少なくとも１つの金属酸化膜半導体電界効果トランジスタはＡ個であり、且つ同列の前記発光ダイオード素子は同じ前記金属酸化膜半導体電界効果トランジスタの前記ドレインに接続される請求項１に記載のダイ構造。
8. 各前記金属酸化膜半導体電界効果トランジスタの前記ゲート及び前記ソースに静電保護ダイオードが接続される請求項７に記載のダイ構造。
9. 前記少なくとも１つの発光ダイオード素子は複数で、且つ異色で行列のように配列された複数の画素からなる群に分けられ、前記少なくとも１つの金属酸化膜半導体電界効果トランジスタの数量は前記少なくとも１つの発光ダイオード素子の数量に等しく、前記複数の発光ダイオード素子は対応する前記金属酸化膜半導体電界効果トランジスタと一対一に接続される請求項１に記載のダイ構造。
10. 各前記発光ダイオード素子は第１接続ラインによって、独立して前記ソース駆動回路に接続され、前記第１接続ラインと接地端子との間に静電保護ダイオードが接続される請求項９に記載のダイ構造。
11. 各前記発光ダイオード素子に静電保護ダイオードが並列して接続される請求項９に記載のダイ構造。
12. 前記少なくとも１つの発光ダイオード素子は複数で、異色で行列のように配列された複数の画素からなる群に分けられ、且つ前記少なくとも１つの金属酸化膜半導体電界効果トランジスタの数量は前記複数の画素の数量に等しく、各前記画素の前記少なくとも１つの発光ダイオード素子は前記画素に対応する同じ前記金属酸化膜半導体電界効果トランジスタに接続される請求項１に記載のダイ構造。
13. 各前記金属酸化膜半導体電界効果トランジスタの前記ゲート及び前記ソースに静電保護ダイオードが接続される請求項１２に記載のダイ構造。
14. 各前記ゲートは第２接続ラインによって前記主制御回路に接続され、且つ前記第２接続ラインと接地端子との間に静電保護ダイオードが接続される請求項１２に記載のダイ構造。

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