JP2022061436A - 半導体記憶装置、及び半導体記憶装置の動作方法 - Google Patents

Abstract

【課題】より効率的に記憶素子にデータを書き込むことが可能な半導体記憶装置、及び半導体記憶装置の動作方法を提供する。【解決手段】ビット線及びソース線の間で電圧が印加される複数のメモリセルを備え、前記メモリセルの各々は、第１端子で前記ビット線と電気的に接続し、抵抗値の変化によってデータを記憶する記憶素子と、前記記憶素子の第２端子とドレインにて電気的に接続し、前記ソース線とソースにて電気的に接続する選択トランジスタとを含み、前記記憶素子では、前記第１端子から前記第２端子に向かう第１方向に電流を流した際の抵抗値の変化容易性のほうが前記第２端子から前記第１端子に向かう第２方向に電流を流した際の抵抗値の変化容易性よりも低い、半導体記憶装置。【選択図】図１

Description

本開示は、半導体記憶装置、及び半導体記憶装置の動作方法に関する。

近年、次世代の不揮発性メモリとして、スピン注入書き込み方式を用いたＳＴＴ－ＭＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ－Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が注目されている。磁性体の磁化方向によってデータを記憶するＳＴＴ－ＭＲＡＭは、ほぼ無限回かつ高速のデータ書き換えが可能であるため、コードストレージ又はワーキングメモリ等への展開が期待されている。

具体的には、ＳＴＴ－ＭＲＡＭは、記憶素子としてＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子を含む。ＳＴＴ－ＭＲＡＭは、ＭＴＪ素子の互いに対向する磁性体の磁化方向を平行状態又は反平行状態に制御することで、「０」又は「１」のデータを記憶することができる。

このようなＳＴＴ－ＭＲＡＭでは、ＭＴＪ素子に書き込み電流を流すことでデータの書き換えが行われる。ＳＴＴ－ＭＲＡＭでは、書き込み電流の大きさに応じてＭＴＪ素子へのデータの書き込み不良が発生するため、該書き込み不良の抑制が検討されている（例えば、特許文献１）。

特開２０１４－１４６４１４号公報

一方で、ＳＴＴ－ＭＲＡＭなどのような不揮発性メモリでは、消費電力のさらなる低減が望まれている。そのため、ＳＴＴ－ＭＲＡＭでは、ＭＴＪ素子により効率的に書き込み電流を流すことが望まれている。

よって、より効率的に記憶素子にデータを書き込むことが可能な半導体記憶装置、及び半導体記憶装置の動作方法を提供することが望ましい。

本開示の一実施形態に係る半導体記憶装置は、ビット線及びソース線の間で電圧が印加されるメモリセルを備え、前記メモリセルは、第１端子で前記ビット線と電気的に接続し、抵抗値の変化によってデータを記憶する記憶素子と、前記記憶素子の第２端子とドレインにて電気的に接続し、前記ソース線とソースにて電気的に接続する選択トランジスタとを含み、前記記憶素子では、前記第１端子から前記第２端子に向かう第１方向に電流を流した際の抵抗値の変化容易性のほうが前記第２端子から前記第１端子に向かう第２方向に電流を流した際の抵抗値の変化容易性よりも低い。

また、本開示の他の実施形態に係る半導体記憶装置の動作方法は、第１端子から第２端子に向かう第１方向に電流を流した際の抵抗値の変化容易性のほうが前記第２端子から前記第１端子に向かう第２方向に電流を流した際の抵抗値の変化容易性よりも低く、前記第１端子でビット線と電気的に接続し、かつ前記第２端子で選択トランジスタのドレインと電気的に接続する記憶素子をそれぞれ含む複数のメモリセルに対して、行列状に配列された複数列の前記メモリセルすべての前記記憶素子に前記第１方向から電流を流し、データをリセットすることと、所定の前記メモリセルの前記記憶素子に前記第２方向から個別に電流を流し、データを書き込むこととを含む。

本開示の一実施形態に係る半導体記憶装置、及び半導体記憶装置の動作方法によれば、記憶素子は、第１端子にてビット線と電気的に接続し、第２端子にて選択トランジスタのドレインと電気的に接続し、かつ第１端子から第２端子に向かう第１方向に電流を流した際の抵抗値の変化容易性のほうが第２端子から第１端子に向かう第２方向に電流を流した際の抵抗値の変化容易性よりも低くなるように設けられる。これにより、半導体記憶装置は、電流を流す方向によって回路構成上生じる記憶素子への電流の流し易さの非対称性を記憶素子の抵抗状態の変化し易さの非対称性にて相殺することができる。

半導体記憶装置の一具体例に係るメモリセルの構成を示す模式的な回路図である。 記憶素子に印加される電圧に対する記憶素子の抵抗値の変化を示すグラフ図である。 半導体記憶装置の一具体例に係るメモリセルアレイの構成を示す模式的な回路図である。 メモリセルアレイのメモリセルに個別にデータを書き込む際の電流の流れを示す回路図である。 メモリセルアレイの複数のメモリセルに一括でデータを書き込む際の電流の流れを示す回路図である。 半導体記憶装置の一具体例に係るメモリセルアレイへのデータの書き込み動作の流れを示すフローチャート図である。

以下、本開示における実施形態について、図面を参照して詳細に説明する。以下で説明する実施形態は本開示の一具体例であって、本開示にかかる技術が以下の態様に限定されるわけではない。また、本開示の各構成要素の配置、寸法、及び寸法比等についても、各図に示す様態に限定されるわけではない。

なお、説明は以下の順序で行う。
１．メモリセルの構成例
２．メモリセルアレイの構成例
３．メモリセルアレイへの書き込み動作例

＜１．メモリセルの構成例＞
まず、図１を参照して、本開示の一実施形態に係る半導体記憶装置の一具体例であるメモリセルについて説明する。図１は、本具体例に係るメモリセル１の構成を示す模式的な回路図である。

図１に示すように、メモリセル１は、記憶素子１０と、選択トランジスタＮＴとを含む。メモリセル１は、ソース線ＳＬ及びビット線ＢＬの間で電圧が印加されることで、データの書き込み及び読み出しを行うことができる。

記憶素子１０は、第１端子ｎ１及び第２端子ｎ２を含み、第１端子ｎ１にてビット線ＢＬと電気的に接続し、第２端子ｎ２にて選択トランジスタＮＴのドレインと電気的に接続する。記憶素子１０は、第１端子ｎ１子及び第２端子ｎ２の間の電気抵抗値の高低によってデータを記憶することができる。例えば、記憶素子１０は、高抵抗状態となることで「０」のデータを記憶し、低抵抗状態となることで「１」のデータを記憶してもよい。

具体的には、記憶素子１０は、磁化方向が固定された固定層Ｐと、磁化方向が可変である自由層Ｆと、固定層及び自由層の間に挟持された極薄のトンネル絶縁層Ｂとを含むＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子であってもよい。

ＭＴＪ素子は、自由層Ｆの磁化方向と、固定層Ｐの磁化方向とが平行状態又は反平行状態のいずれであるのかによって電気抵抗値が変化する。したがって、記憶素子１０は、自由層Ｆの磁化方向を変化させることによって、電気抵抗値（すなわち、記憶するデータ）を変化させることができる。例えば、ＭＴＪ素子では、所定方向に電流が流れることで、自由層Ｆの電子スピンに対して反対向きにスピンの向きが揃った電子が自由層Ｆに注入される。これにより、注入電子のスピントルクによって自由層Ｆの電子スピンが反転させられるため、自由層Ｆの磁化方向が反転する。したがって、ＭＴＪ素子を含む記憶素子１０は、電流を流す方向によって電気抵抗値（すなわち、記憶するデータ）を変化させることができる。すなわち、記憶素子１０を含むメモリセル１は、ＳＴＴ－ＭＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ－Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として構成されてもよい。

選択トランジスタＮＴは、例えば、ワード線ＷＬを介してゲートに印加された電圧によってオン状態及びオフ状態が制御されるｎ型ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。選択トランジスタＮＴは、ドレインにて記憶素子１０の第２端子ｎ２と電気的に接続し、ソースにてソース線ＳＬと電気的に接続する。

なお、ソース線ＳＬ及びビット線ＢＬは、互いに平行となるように同一方向に延在して設けられる。また、ワード線ＷＬは、ソース線ＳＬ及びビット線ＢＬと直交する方向に延在して設けられる。

ここで、本実施形態では、記憶素子１０は、「０」又は「１」の一方のデータよりも「０」又は「１」の他方のデータのほうが書き込みの容易性がより高くなる（すなわち、書き込みがより容易となる）非対称性を有するように設けられる。具体的には、記憶素子１０は、第２端子ｎ２から第１端子ｎ１に向かう第２方向ｄ２に電流を流した際の抵抗の変化容易性が第１端子ｎ１から第２端子ｎ２に向かう第１方向ｄ１に電流を流した際の抵抗の変化容易性よりもより高くなるように設けられる。

例えば、ＭＴＪ素子では、自由層Ｆ及び固定層Ｐの磁化方向を平行状態から反平行状態に変化させる際に流す電流は、自由層Ｆ及び固定層Ｐの磁化方向を反平行状態から平行状態に変化させる際に流す電流よりも大きくなる。したがって、ＭＴＪ素子を含む記憶素子１０は、第１方向ｄ１に電流を流した際に自由層Ｆの磁化方向が固定層Ｐの磁化方向と反平行状態となり、第２方向ｄ２に電流を流した際に自由層Ｆの磁化方向が固定層Ｐの磁化方向と平行状態となるように設けられることで、上記の非対称性を実現することができる。なお、ＭＴＪ素子における上記の非対称性は、固定層Ｐの磁化方向、及び自由層Ｆの磁気特性によって制御することができる。

このような場合、記憶素子１０の電気特性は、図２に示すようになる。図２は、記憶素子１０に印加される電圧Ｖｍｔｊに対する記憶素子１０の抵抗値ＴＭＲの変化を示すグラフ図である。図２では、記憶素子１０に対して第１方向ｄ１に電流が流れた際の抵抗値の変化を負側の領域にて示し、記憶素子１０に対して第２方向ｄ２に電流が流れた際の抵抗値の変化を正側の領域にて示す。

図２に示すように、記憶素子１０では、正側の領域（すなわち、第２方向ｄ２に電流が流れる場合）にて高抵抗状態から低抵抗状態に変化する際の印加電圧の絶対値のほうが負側の領域（すなわち、第１方向ｄ１に電流が流れる場合）にて低抵抗状態から高抵抗状態に変化する際の印加電圧の絶対値よりも小さくなる。したがって、記憶素子１０では、第２方向ｄ２に電流を流すほうが第１方向ｄ１に電流を流すよりもより容易に抵抗状態を変化させることが可能である。

本実施形態では、選択トランジスタＮＴのドレインに記憶素子１０の第２端子ｎ２が電気的に接続されている。そのため、第２端子ｎ２から第１端子ｎ１に向かって（すなわち、第２方向ｄ２に向かって）記憶素子１０に電流が流れる場合、記憶素子１０には選択トランジスタＮＴを介して電流が流れるため、選択トランジスタＮＴのソースフォロア効果によって記憶素子１０に流れる電流量が減少してしまう。一方、第１端子ｎ１から第２端子ｎ２に向かって（すなわち、第１方向ｄ１に向かって）記憶素子１０に電流が流れる場合、選択トランジスタＮＴのソースフォロア効果は発生しないため、記憶素子１０に流れる電流量は減少しない。

本実施形態では、記憶素子１０は、記憶素子１０に印加される電圧が相対的に低くなる第２方向ｄ２に電流を流す際に、抵抗状態をより容易に変化させ易くなるように設けられる。すなわち、記憶素子１０は、記憶素子１０に印加される電圧が相対的に高くなる第１方向ｄ１に電流を流す際に、第２方向ｄ２に電流を流す際よりも抵抗状態を変化させにくくなるように設けられる。

これによれば、メモリセル１は、電流を流す方向によって回路構成上生じる記憶素子１０への電流の流し易さの非対称性を、記憶素子１０の抵抗状態の変化し易さの非対称性にて相殺することができる。したがって、メモリセル１は、記憶素子１０に記憶されたデータをより効率的に書き換えることが可能となる。

また、メモリセル１は、記憶素子１０に流れる電流をより大きくするために選択トランジスタＮＴのサイズを大きくすることを避けることができるため、セルサイズをより小さくすることができるようになる。さらに、メモリセル１は、記憶素子１０に記憶されたデータをより効率的に書き換えることが可能になるため、記憶素子１０へのデータの書き込み不良が発生することをより抑制することができる。

＜２．メモリセルアレイの構成例＞
次に、図３～図５を参照して、本実施形態に係る半導体記憶装置の一具体例であるメモリセルアレイについて説明する。図３は、本具体例に係るメモリセルアレイ１００の構成を示す模式的な回路図である。図４は、メモリセルアレイ１００のメモリセル１に個別にデータを書き込む際の電流の流れを示す回路図である。図５は、メモリセルアレイ１００の複数のメモリセル１に一括でデータを書き込む際の電流の流れを示す回路図である。

図４に示すように、メモリセルアレイ１００は、図１に示すメモリセル１を行列状に複数配置したアレイ構造を備える。具体的には、メモリセル１がＹ方向に繰り返し配列されることで１単位のカラムＣＬが構成され、カラムＣＬがＸ方向に繰り返し配列されることでメモリセルアレイ１００が構成される。

１単位のカラムＣＬのメモリセル１の各々に電気的に接続されたソース線ＳＬは、カラムＣＬごとに設けられたｐ型ＭＯＳＦＥＴのカラムスイッチＣＳに電気的に接続される。また、１単位のカラムＣＬのメモリセル１の各々に電気的に接続されたビット線ＢＬは、他の複数のカラムＣＬのビット線と共にｐ型ＭＯＳＦＥＴであるリセットトランジスタＲＳＴに電気的に接続される。ワード線ＷＬは、Ｙ方向に延在し、複数のカラムＣＬのメモリセル１と電気的に接続される。

なお、ソース線ＳＬは、リセットトランジスタＲＳＴに対応して複数のカラムＣＬごとに設けられたｎ型ＭＯＳＦＥＴのリセットトランジスタＲＳＴ′と電気的に接続される。また、ビット線ＢＬは、カラムスイッチＣＳに対応してカラムＣＬごとに設けられたｎ型ＭＯＳＦＥＴのカラムスイッチＣＳ′と電気的に接続される。

次に、図４及び図５を参照して、図３に示すメモリセルアレイ１００へのデータの書き込み動作について説明する。なお、電圧Ｌは、電圧Ｈよりも低い印加電圧を示す。

まず、スタンバイ状態のメモリセルアレイ１００では、ワード線ＷＬに電圧Ｌが印加される。また、リセットトランジスタＲＳＴ、及びカラムスイッチＣＳは、ウェル電位が電圧Ｈとなるため、ゲートに電圧Ｈが印加されることでオフ状態に制御され、リセットトランジスタＲＳＴ′及びカラムスイッチＣＳ′は、ゲートに電圧Ｌが印加されることでオフ状態に制御される。

図４に示すように、記憶素子１０の抵抗状態を高抵抗状態から低抵抗状態とする場合、メモリセルアレイ１００は、第２端子ｎ２から第１端子ｎ１に向かって（第２方向ｄ２に向かって）メモリセルＣＬ内の記憶素子１０に電流を流す。具体的には、ワード線ＷＬに電圧Ｈが印加され、選択されたカラムＣＬのカラムスイッチＣＳは、ゲートに電圧Ｌが印加されることでオン状態に制御され、カラムスイッチＣＳ′は、ゲートに電圧Ｈが印加されることでオン状態に制御される。

これにより、メモリセルアレイ１００では、経路Ｗｒｉｔｅ０に沿って、選択された１つのメモリセル１の記憶素子１０に第２方向ｄ２に向かって電流を流すことができる。第２方向ｄ２に向かって電流が流れることにより、記憶素子１０では、固定層Ｐ及び自由層Ｆの磁化方向が反平行状態から平行状態となるため、記憶素子１０の抵抗状態を高抵抗状態から低抵抗状態に変化させることができる。

図５に示すように、記憶素子１０の抵抗状態を低抵抗状態から高抵抗状態とする場合、メモリセルアレイ１００は、第１端子ｎ１から第２端子ｎ２に向かって（第１方向ｄ１に向かって）メモリセルＣＬ内の記憶素子１０に電流を流す。具体的には、ワード線ＷＬに電圧Ｈが印加され、リセットトランジスタＲＳＴは、ゲートに電圧Ｌが印加されることでオン状態に制御され、リセットトランジスタＲＳＴ′は、ゲートに電圧Ｈが印加されることでオン状態に制御される。なお、カラムスイッチＣＳ及びカラムスイッチＣＳ′は、スタンバイ状態と同様にそれぞれオフ状態に制御される。

これにより、メモリセルアレイ１００では、経路Ｗｒｉｔｅ１に沿って、複数のカラムＣＬの全てのメモリセル１の記憶素子１０に第１方向ｄ１に向かって電流を流すことができる。第１方向ｄ１に向かって電流が流れることにより、記憶素子１０では、固定層Ｐ及び自由層Ｆの磁化方向が平行状態から反平行状態となるため、記憶素子１０の抵抗状態を低抵抗状態から高抵抗状態に変化させることができる。

以上にて説明したように、メモリセルアレイ１００では、ソース線ＳＬから記憶素子１０に電流を流す経路にカラムＣＬの各々ごとにカラムスイッチＣＳ，ＣＳ′が設けられ、ビット線ＢＬから記憶素子１０に電流を流す経路に複数のカラムＣＬごとにリセットトランジスタＲＳＴ，ＲＳＴ′が設けられる。これによれば、メモリセルアレイ１００は、ビット線ＢＬから記憶素子１０に電流を流す経路におけるスイッチの数を削減することができるため、アレイのサイズをより小さくすることができる。

また、メモリセルアレイ１００は、リセットトランジスタＲＳＴ，ＲＳＴ′をカラムスイッチＣＳ，ＣＳ′よりも大きいサイズにて設けることで、第１方向ｄ１から記憶素子１０に電流を流す際にリセットトランジスタＲＳＴからより大電流を流すことが可能となる。これによれば、メモリセルアレイ１００は、記憶素子１０にデータを書き込みにくい第１方向ｄ１における記憶素子１０への書き込み不良の発生を抑制することができる。また、メモリセルアレイ１００は、記憶素子１０にデータを書き込みやすい第２方向ｄ２では、選択トランジスタＮＴのソースフォロア効果による影響を記憶素子１０への書き込み易さで相殺することができる。したがって、メモリセルアレイ１００は、第２方向ｄ２における記憶素子１０への書き込み不良の発生を抑制することも可能である。

＜３．メモリセルアレイへの書き込み動作例＞
続いて、図６を参照して、本実施形態に係る半導体記憶装置の一具体例であるメモリセルアレイへのデータの書き込みについて説明する。図６は、本具体例に係るメモリセルアレイ１００へのデータの書き込み動作の流れを示すフローチャート図である。

図６に示すように、メモリセルアレイ１００にデータが書き込まれる場合、所定のアドレスにて、まず、リセットトランジスタＲＳＴをオン状態として、複数のカラムＣＬの全ての記憶素子１０に第１方向ｄ１から電流が流れる。これにより、所定のアドレスの複数のカラムＣＬの全ての記憶素子１０が高抵抗状態に変化するため、これらの記憶素子１０に、例えば「０」のデータが書き込まれる（Ｓ２０１）。

次に、リセットトランジスタＲＳＴをオフ状態とし、選択されたカラムＣＬのカラムスイッチＣＳをオン状態として、選択されたメモリセル１の記憶素子１０に第２方向ｄ２から電流が流れる。これにより、選択されたメモリセル１の記憶素子１０が低抵抗状態に変化するため、記憶素子１０に、例えば「１」のデータが書き込まれる（Ｓ２０２）。

メモリセルアレイ１００は、ステップＳ２０２の動作を「１」のデータが書き込まれるメモリセル１の各々の記憶素子１０に対して個別に実行する。その後、メモリセルアレイ１００は、次のアドレスに移行して（Ｓ２０３）、上記のステップＳ２０１及びステップＳ２０２の動作を繰り返し実行する。これにより、メモリセルアレイ１００にデータが書き込まれる。

したがって、メモリセルアレイ１００は、リセットトランジスタＲＳＴを用いて複数のカラムＣＬの記憶素子１０に対して一括してリセット（すなわち、「０」書き込み）を行った後、該複数のカラムＣＬの記憶素子１０の各々に対して個別にアクセスしてデータ書き込み（すなわち、「１」書き込み）を行うことができる。

これによれば、メモリセルアレイ１００は、データを書き込みしやすい第２方向ｄ２では、カラムスイッチＣＳにてメモリセル１ごとのアクセスを行うことができる。また、メモリセルアレイ１００は、データを書き込みにくい第１方向ｄ１では、複数のカラムＣＬに対して大電流を流すことでリセットを一括して行うことができる。したがって、メモリセルアレイ１００は、アレイ全体の面積を小さくしたまま、データの書き込み不良が発生することを抑制することができる。

以上、実施形態及び具体例を挙げて、本開示にかかる技術を説明した。ただし、本開示にかかる技術は、上記実施の形態等に限定されるわけではなく、種々の変形が可能である。

例えば、記憶素子１０に含まれるＭＴＪ素子の構造は、上記の固定層Ｐ、トンネル絶縁層Ｂ、及び自由層Ｆの積層構造に限定されない。記憶素子１０に含まれるＭＴＪ素子は、ボトムピン構造又はトップピン構造のいずれであってもよい。固定層Ｐ及び自由層Ｆは、複数層で構成されてもよい。

また、メモリセル１は、抵抗状態でデータを記憶し、抵抗値の変化容易性に非対称性を有する記憶素子１０を含むのであれば、ＳＴＴ－ＭＲＡＭ以外の半導体記憶装置で構成されてもよい。例えば、メモリセル１は、電界誘起巨大抵抗変化（ＣＥＲ効果）を有するＣＥＲ膜を記憶素子１０とするＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成されてもよい。

さらに、実施形態で説明した構成および動作の全てが本開示の構成および動作として必須であるとは限らない。たとえば、実施形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素は、任意の構成要素として理解されるべきである。

本明細書および添付の特許請求の範囲全体で使用される用語は、「限定的でない」用語と解釈されるべきである。例えば、「含む」又は「含まれる」という用語は、「含まれるとして記載された様態に限定されない」と解釈されるべきである。「有する」という用語は、「有するとして記載された様態に限定されない」と解釈されるべきである。

本明細書で使用した用語には、単に説明の便宜のために用いており、構成及び動作を限定する目的で使用したわけではない用語が含まれる。たとえば、「右」、「左」、「上」、「下」などの用語は、参照している図面上での方向を示しているにすぎない。また、「内側」、「外側」という用語は、それぞれ、注目要素の中心に向かう方向、注目要素の中心から離れる方向を示しているにすぎない。これらに類似する用語や同様の趣旨の用語についても同様である。

なお、本開示にかかる技術は、以下のような構成を取ることも可能である。以下の構成を備える本開示にかかる技術によれば、電流を流す方向によって回路構成上生じる記憶素子への電流の流し易さの非対称性を記憶素子の抵抗状態の変化し易さの非対称性にて相殺することができる。よって、半導体記憶装置は、より効率的に記憶素子にデータを書き込むことが可能となる。本開示にかかる技術が奏する効果は、ここに記載された効果に必ずしも限定されるわけではなく、本開示中に記載されたいずれの効果であってもよい。
（１）
ビット線及びソース線の間で電圧が印加されるメモリセルを備え、
前記メモリセルは、
第１端子で前記ビット線と電気的に接続し、抵抗値の変化によってデータを記憶する記憶素子と、
前記記憶素子の第２端子とドレインにて電気的に接続し、前記ソース線とソースにて電気的に接続する選択トランジスタと
を含み、
前記記憶素子では、前記第１端子から前記第２端子に向かう第１方向に電流を流した際の抵抗値の変化容易性のほうが前記第２端子から前記第１端子に向かう第２方向に電流を流した際の抵抗値の変化容易性よりも低い、半導体記憶装置。
（２）
前記記憶素子は、磁化の向きが固定された固定層、磁化の向きが可変である自由層、及び前記固定層と前記自由層との間に挟持されたトンネル絶縁層を含む、上記（１）に記載の半導体記憶装置。
（３）
前記記憶素子では、前記自由層の磁化の向きは、前記第１方向に電流が流れることで前記固定層の磁化の向きと反平行状態となり、前記第２方向に電流が流れることで前記固定層の磁化の向きと平行状態となる、上記（２）に記載の半導体記憶装置。
（４）
前記メモリセルは、複数備えられ、
複数の前記メモリセルは、行列状に配列される、上記（１）～（３）のいずれか一項に記載の半導体記憶装置。
（５）
前記メモリセルの列ごとに設けられたカラムスイッチをさらに備え、
前記カラムスイッチを介して、前記メモリセルの前記記憶素子に前記第２方向から電流が流れる、上記（４）に記載の半導体記憶装置。
（６）
前記メモリセルの複数列ごとに設けられたリセットトランジスタをさらに備え、
前記リセットトランジスタを介して、前記複数列の前記メモリセルすべての前記記憶素子に前記第１方向から電流が流れる、上記（４）又は（５）に記載の半導体記憶装置。
（７）
同一方向に延在する前記ビット線及び前記ソース線と直交する方向に延在するワード線をさらに備え、
前記ワード線は、前記選択トランジスタのゲートと電気的に接続する、上記（１）～（６）のいずれか一項に記載の半導体記憶装置。
（８）
第１端子から第２端子に向かう第１方向に電流を流した際の抵抗値の変化容易性のほうが前記第２端子から前記第１端子に向かう第２方向に電流を流した際の抵抗値の変化容易性よりも低く、前記第１端子でビット線と電気的に接続し、かつ前記第２端子で選択トランジスタのドレインと電気的に接続する記憶素子をそれぞれ含む複数のメモリセルに対して、
行列状に配列された複数列の前記メモリセルすべての前記記憶素子に前記第１方向から電流を流し、データをリセットすることと、
所定の前記メモリセルの前記記憶素子に前記第２方向から個別に電流を流し、データを書き込むことと
を含む、半導体記憶装置の動作方法。

１…メモリセル、１０…記憶素子、１００…メモリセルアレイ、ｎ１…第１端子、ｎ２…第２端子、ｄ１…第１方向、ｄ２…第２方向、Ｆ…自由層、Ｂ…トンネル絶縁層、Ｐ…固定層、ＮＴ…選択トランジスタ、ＢＬ…ビット線、ＳＬ…ソース線、ＷＬ…ワード線、ＣＳ，ＣＳ′…カラムスイッチ、ＲＳＴ，ＲＳＴ′…リセットトランジスタ

Claims (8)

1. ビット線及びソース線の間で電圧が印加されるメモリセルを備え、
   前記メモリセルは、
   第１端子で前記ビット線と電気的に接続し、抵抗値の変化によってデータを記憶する記憶素子と、
   前記記憶素子の第２端子とドレインにて電気的に接続し、前記ソース線とソースにて電気的に接続する選択トランジスタと
   を含み、
   前記記憶素子では、前記第１端子から前記第２端子に向かう第１方向に電流を流した際の抵抗値の変化容易性のほうが前記第２端子から前記第１端子に向かう第２方向に電流を流した際の抵抗値の変化容易性よりも低い、半導体記憶装置。
2. 前記記憶素子は、磁化の向きが固定された固定層、磁化の向きが可変である自由層、及び前記固定層と前記自由層との間に挟持されたトンネル絶縁層を含む、請求項１に記載の半導体記憶装置。
3. 前記記憶素子では、前記自由層の磁化の向きは、前記第１方向に電流が流れることで前記固定層の磁化の向きと反平行状態となり、前記第２方向に電流が流れることで前記固定層の磁化の向きと平行状態となる、請求項２に記載の半導体記憶装置。
4. 前記メモリセルは、複数備えられ、
   複数の前記メモリセルは、行列状に配列される、請求項１に記載の半導体記憶装置。
5. 前記メモリセルの列ごとに設けられたカラムスイッチをさらに備え、
   前記カラムスイッチを介して、前記メモリセルの前記記憶素子に前記第２方向から電流が流れる、請求項４に記載の半導体記憶装置。
6. 前記メモリセルの複数列ごとに設けられたリセットトランジスタをさらに備え、
   前記リセットトランジスタを介して、前記複数列の前記メモリセルすべての前記記憶素子に前記第１方向から電流が流れる、請求項４に記載の半導体記憶装置。
7. 同一方向に延在する前記ビット線及び前記ソース線と直交する方向に延在するワード線をさらに備え、
   前記ワード線は、前記選択トランジスタのゲートと電気的に接続する、請求項１に記載の半導体記憶装置。
8. 第１端子から第２端子に向かう第１方向に電流を流した際の抵抗値の変化容易性のほうが前記第２端子から前記第１端子に向かう第２方向に電流を流した際の抵抗値の変化容易性よりも低く、前記第１端子でビット線と電気的に接続し、かつ前記第２端子で選択トランジスタのドレインと電気的に接続する記憶素子をそれぞれ含む複数のメモリセルに対して、
   行列状に配列された複数列の前記メモリセルすべての前記記憶素子に前記第１方向から電流を流し、データをリセットすることと、
   所定の前記メモリセルの前記記憶素子に前記第２方向から個別に電流を流し、データを書き込むことと
   を含む、半導体記憶装置の動作方法。

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