JP2022057537A - 表示装置および電子機器 - Google Patents

Abstract

【課題】横電界による表示品位の低下を抑える。
【解決手段】１フレームをＡ、Ｂ、Ｃ、Ｄのサブフレームに分割し、各サブフレームにおいて２×２の表示画素を４つのパネル画素でシフトしながら表現する。このため、表示装置は、データ線と、データ線に供給されたデータ信号を取得するデータ信号取得回路と、少なくとも第１画素電極、第２画素電極、第４画素電極、第６画素電極、第８画素電極および第９画素電極を選択可能であり、当該選択した画素電極に、データ信号取得回路で取得されたデータ信号を供給するセレクターと、を含み、一のサブフレームにおいて、第１セレクターは、少なくとも第１画素電極、第２画素電極および第４画素電極を選択し、一のサブフレームとは異なるサブフレームにおいて、第１セレクターは、少なくとも第６画素電極、第８画素電極および第９画素電極を選択する。
【選択図】図３

Description

本発明は、表示装置および電子機器に関する。

例えば表示素子として液晶素子を用いた表示装置では、一定の間隙に保たれた一対の基板によって液晶が挟持される。詳細には、一方の基板において画素毎に画素電極がマトリクス状に配列し、他方の基板にコモン電極が各画素にわたって共通となるように設けられ、画素電極とコモン電極とで液晶が挟持される。このような表示装置において、画素電極とコモン電極との間において、階調レベルに応じた電圧が印加・保持されると、液晶の配向状態が画素電極毎に定まり、透過率または反射率が制御される。したがって、このような表示装置では、液晶分子に作用する電界のうち、画素電極からコモン電極に向かう方向（またはその反対方向）、すなわち、基板面に対して垂直方向（縦方向）の成分だけが、
透過率または反射率の制御に寄与する、ということができる。

ところで、近年のように小型化、高精細化のために画素ピッチが狭くなると、互いに隣り合う画素電極同士で生じる電界、すなわち基板面に対して平行方向（横方向）の電界が生じて、その影響が無視できなくなりつつある。例えばＶＡ（Vertical Alignment）方式や、ＴＮ（Twisted Nematic）方式などのように縦方向の電界により配向されるべき液晶に対して、横電界が加わると、液晶の配向不良が発生し、表示上の不具合が発生してしまう、という問題が生じた。
このような配向不良による表示上の不具合を抑えるために、上位装置から供給される映像データが所定条件を満たす場合、画素電極への印加電圧を補正する技術が提案されている（例えば特許文献１参照）。

特開２０１１－０５３４１７号公報

しかしながら、上記技術において、画素電極への印加電圧を補正すると、文字や線図などの境界部分がぼやけて視認されることがある。そもそも画素電極への印加電圧を補正することは、上位装置から供給される映像データとは異なる映像を視認させることにつながる。

上記課題を達成するために、本開示の一態様に係る表示装置は、データ線と、前記データ線に供給された第１データ信号を取得する第１データ信号取得回路と、前記データ線に供給された第２データ信号を取得する第２データ信号取得回路と、マトリクス状に配列する第１乃至第９画素電極と、少なくとも前記第２画素電極、前記第３画素電極、前記第４画素電極、第６画素電極、第８画素電極および第９画素電極を選択可能であり、当該選択した画素電極に、前記第１データ信号取得回路で取得された第１データ信号を供給する第１セレクターと、少なくとも前記第２画素電極および第３画素電極を選択可能であり、当該選択した画素電極に前記第２データ信号取得回路で取得された第２データ信号を供給する第２セレクターと、を含み、一のサブフレームにおいて、前記第１セレクターは、少なくとも前記第１画素電極、前記第２画素電極および前記第４画素電極を選択し、前記第２セレクターは、少なくとも前記第７画素電極および前記第８画素電極を選択し、前記一のサブフレームとは異なるサブフレームにおいて、前記第１セレクターは、少なくとも前記第６画素電極、前記第８画素電極および前記第９画素電極を選択する。

第１実施形態に係る表示装置を適用したプロジェクターの構成を示す図である。 プロジェクターの電気的な構成を示すブロック図である。 表示画素の配列とパネル画素の配列との関係等を示す図である。 表示装置の構成を示す斜視図である。 表示装置の電気的な構成を示すブロック図である。 表示装置における表示領域における画素電極の配置を示す図である。 表示領域におけるデータ信号取得回路の配置を示す図である。 データ信号取得回路と画素電極との接続を示す図である。 表示領域の構成を示す回路図である。 表示領域の構成を示す回路図である。 表示領域の動作を示す図である。 表示領域の動作を示す図である。 表示領域におけるパネル画素のシフトを示す図である。 表示領域におけるパネル画素のシフトを示す図である。 表示領域におけるパネル画素のシフトを示す図である。 表示領域におけるパネル画素のシフトを示す図である。 表示装置の表示例を示す図である。 比較例において配向不良が発生する場所を示す図である。 データ信号取得回路と画素電極との接続を示す図である。 表示領域の構成を示す回路図である。 表示領域の構成を示す回路図である。 表示領域の動作を示す図である。 表示領域の動作を示す図である。 表示領域におけるパネル画素のシフトを示す図である。 表示領域におけるパネル画素のシフトを示す図である。 第１変形例に係る画素電極の配列を示す図である。 第２変形例に係る画素電極の配列を示す図である。 第３変形例に係る画素電極の配列を示す図である。 第４変形例に係る表示装置の表示領域の構成を示す回路図である。 第５変形例に係る表示装置の表示領域の構成を示す回路図である。

以下、実施形態に電気光学装置について図面を参照して説明する。なお、各図において、各部の寸法および縮尺は、実際のものと適宜に異ならせてある。また、以下に述べる実施の形態は、好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本開示の範囲は、以下の説明において特に本開示を限定する旨の記載がない限り、これらの形態に限られるものではない。

＜第１実施形態＞
図１は、第１実施形態に係る表示装置を適用したプロジェクター２０の光学的な構成を示す図である。この図に示されるように、電子機器の一例であるプロジェクター２０は、第１実施形態に係る反射型の表示装置を、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に１つずつ用いた３板式である。プロジェクター２０には、偏光照明装置２１０が光軸ＰＬに沿って配置している。この偏光照明装置２１０において、ランプ２１２からの出射光は、リフレクター２１４による反射で略平行な光束となって、第１のインテグレータレンズ２２０に入射する。この第１のインテグレータレンズ２２０により、ランプ２１２からの出射光は、複数の中間光束に分割される。この分割された中間光束は、第２のインテグレータレンズを光入射側に有する偏光変換素子２３０によって、偏光方向がほぼ揃った一種類の偏光光束（ｓ偏光光束）に変換されて、偏光照明装置２１０から出射される。

偏光照明装置２１０から出射されたｓ偏光光束は、偏光ビームスプリッタ２４０のｓ偏光光束反射面２４１によって反射される。この反射光束のうち、青色光（Ｂ）の光束がダイクロイックミラー２５１の青色光反射層にて反射され、反射型の表示装置１０Ｂによって変調される。また、ダイクロイックミラー２５１の青色光反射層を透過した光束のうち、赤色光（Ｒ）の光束は、ダイクロイックミラー２５２の赤色光反射層にて反射され、反射型の表示装置１０Ｒによって変調される。一方、ダイクロイックミラー２５１の青色光反射層を透過した光束のうち、緑色光（Ｇ）の光束は、ダイクロイックミラー２５２の赤色光反射層を透過して、反射型の表示装置１０Ｇによって変調される。

表示装置１０Ｒによって変調された赤色の光、表示装置１０Ｇによって変調された緑色の光、および、表示装置１０Ｂによって変調された青色の光は、ダイクロイックミラー２５２、２５１、偏光ビームスプリッタ２４０によって順次合成された後、光学系２６０によって、スクリーンＳに投写される。
なお、表示装置１０Ｒ、１０Ｂおよび１０Ｇには、ダイクロイックミラー２５１、２５２によって、Ｒ、Ｇ、Ｂの各原色に分離された光束が入射するので、表示装置１０Ｒ、１０Ｂおよび１０Ｇへの入射光を着色するカラーフィルターを設ける必要がない。

図２は、プロジェクター２０の電気的な構成を示すブロック図である。プロジェクター２０は、上述した表示装置１０Ｒ、１０Ｇおよび１０Ｂのほか、処理回路２５を含む。

処理回路２５には、図示省略されたホスト装置などの上位装置から、映像データＶinが同期信号Ｓyncに同期して供給される。映像データＶinは、表示すべき画像における画素の階調レベルを、例えばＲＧＢ毎に８ビットで指定する。同期信号Ｓyncには、映像データＶinの垂直走査開始を指示する垂直同期信号や、水平走査開始を指示する水平同期信号、および、映像データＶinにおいて１つの表示画素が供給されるタイミングを示すクロック信号が含まれる。

処理回路２５は、上位装置からの映像データＶinを、１または複数フレーム期間分を記憶する。処理回路２５は、蓄積した映像データＶinのうち、表示装置１０Ｒには赤成分の映像データＶdata(R)を、表示装置１０Ｇには緑成分の映像データＶdata(G)を、表示装置１０Ｂには青成分の映像データＶdata(B)を、それぞれ供給する。

処理回路２５は、表示装置１０Ｒ、１０Ｇおよび１０Ｂを制御するための制御信号Ｃtrを、同期信号Ｓyncに基づいて生成し、制御信号Ｃtrを表示装置１０Ｒ、１０Ｇおよび１０Ｂに供給する。

映像データＶinにより階調レベルが指定される画像の画素を表示画素と呼び、表示装置１０Ｒ、１０Ｇおよび１０Ｂで表現される画像の画素をパネル画素と呼ぶことにする。
表示装置１０Ｒ、１０Ｇおよび１０Ｂについては入射する光束の色が異なるだけで、構造上の相違はない。そこで、表示装置１０Ｒ、１０Ｇおよび１０Ｂについて、色を特定しないで一般的に説明する場合には、表示装置１０と表記する。同様に、処理回路２５が出力する映像データＶdata(R)、Ｖdata(G)およびＶdata(B)について、色を特定しないで一般的に説明する場合には、映像データＶdataと表記する。

図３は、表示画素の配列とパネル画素の配列との関係等を説明するための図である。なお、図における表示画素の配列は、映像データＶinで指定される画像のうち、一部だけが抜き出されている。同様に、パネル画素の配列は、表示装置１０のうち、一部だけが抜き出されている。
図において左欄の表示画素については２×２に区切られて、Ａ、Ｂ、Ｃ、Ｄの符号が便宜的に付与される。
また、図において右欄において細線の四角枠が表示装置１０における画素電極を示す。表示装置１０では、当該画素電極とコモン電極とで液晶が挟持されて、液晶素子が構成されるので、当該画素電極で示される四角枠が表示装置１０における表示の最小単位であり、当該液晶素子がパネル画素となる。

表示装置１０では、ＡサブフレームにおいてＡ表示画素が太線の四角枠で示される２×２の４つのパネル画素で表現される。
表示装置１０では、Ａサブフレームに続くＢサブフレームにおいてＢ表示画素がＡサブフレームにおける４つのパネル画素から１つのパネル画素分だけ図において右方向にシフトした２×２の４つのパネル画素で表現される。なお、ここでいうシフトとは、画素電極が物理的または光学的に移動するのではなく、表現に用いる４つ画素電極の組み合わせが移動する、という意味である。
表示装置１０では、Ｂサブフレームに続くＣサブフレームにおいてＣ表示画素がＢサブフレームにおける４つのパネル画素から１つのパネル画素分だけ下方向にシフトした２×２のパネル画素で表現される。表示装置１０では、Ｃサブフレームに続くＤサブフレームにおいてＤ表示画素がＣサブフレームにおける４つのパネル画素から１つのパネル画素分だけ左方向にシフトした２×２のパネル画素で表現される。なお、表示装置１０では、Ｄサブフレームでは、再びＡサブフレームにおいてＡ表示画素がＤサブフレームにおける４つのパネル画素から１つのパネル画素分だけ上方向にシフトした２×２のパネル画素で表現される。

１フレームの期間とは、映像データＶinで指定される映像の１コマを表示するのに要する期間をいう。本実施形態では、当該映像の１コマがＡからＤまでの４つのサブフレームを使って表現されるので、等倍速であれば、１フレームの期間長イコール４サブフレームの期間長となる。
このため、同期信号Ｓyncに垂直同期信号の周波数が例えば６０Ｈｚであって、表示装置１０における表示が垂直同期信号と等倍速であれば、映像データＶinの１コマ分が供給される期間は、６０Ｈｚの逆数である１６．７ミリ秒となる。このため、１サブフレームの期間長は、１６．７ミリ秒の１／４である４．２ミリ秒である。

図４は、表示装置１０の構成を示す斜視図である。表示装置１０は、表示領域で開口する枠状のケース１９２に収納される。表示装置１０には、ＦＰＣ（Flexible Printed Circuits）基板１９４の一端が接続される。ＦＰＣ基板１９４の他端には、上位装置に接続するための複数の端子１９６が設けられる。表示装置１０には、当該上位装置から映像データＶdataおよび制御信号Ｃtrが複数の端子１９６およびＦＰＣ基板１９４を介して供給される。

図５は、表示装置１０の構成を示すブロック図である。
表示装置１０は、表示領域１００、走査線駆動回路１２０およびデータ信号出力回路１４０に大別される。
表示領域１００では、ｑ行の走査線１２が図３において左右のＸ軸に沿って設けられ、ｐ列のデータ線１４が、上下のＹ軸に沿って、かつ、各走査線１２と互いに電気的に絶縁を保つように設けられる。なお、ｐ、ｑは、２以上の整数である。
表示領域１００には、データ信号取得回路１６が、図に示されるように、ｑ行の走査線１２と、ｐ列のデータ線１４との交差に対応して設けられる。

走査線駆動回路１２０は、制御信号Ｃtrにしたがって、１、２、…、（ｑ－１）、ｑ行目の走査線１２に、走査信号Ｇwrt(1)、Ｇwrt(2)、…、Ｇwrt(q-1)、Ｇwrt(q)を供給する。一般的には、ｎ行目の走査線１２に供給される走査信号がＧwrt(n)と表記される。
なお、走査線駆動回路１２０は、各サブフレームにおいて、１～ｑ行目の走査線１２を順番に１行ずつ選択し、選択した走査線１２への走査信号をＨレベルとし、他の走査線１２への走査信号をＬレベルとする。
また、走査線駆動回路１２０は、走査信号Ｇwrt(1)～Ｇwrt(q)のほかにも、当該走査信号に同期した制御信号Ｓel(1)_1～Ｓel(1)_9からＳel(q)_1～Ｓel(q)_9までを各行に対応して生成して表示領域１００に供給するが、図５では省略されている。

データ信号出力回路１４０は、処理回路２５から出力される映像データＶdataをアナログに変換して、制御信号Ｃtrにしたがって１、２、…、（ｐ－１）、ｐ列目のデータ線１４に、この順でデータ信号Ｄata(1)、Ｄata(2)、…、Ｄata(p-1)、Ｄata(p)として供給する。一般的には、ｍ列目のデータ線１４に供給されるデータ信号がＤata(m)と表記される。なお、具体的には、走査信号Ｇwrt(n)がＨレベルになっている場合に、データ信号出力回路１４０は、ｍ列目のデータ線１４に、ｎ行ｍ列のデータ信号取得回路１６に対応するデータ信号Ｄata(m)を出力する。
また、映像データＶdataのアナログへの変換は、データ信号出力回路１４０に限られず、別途のＤＡ変換器でもよいし、処理回路２５で変換してもよい。

本実施形態では、２×２の表示画素を１単位とし、当該１単位がｎ行ｍ列で配列する場合、表示装置１０では、データ信号取得回路１６がｎ行ｍ列で配列し、画素電極が２ｎ行２ｍ列で配列する。
ここで、ｎ行ｍ列のデータ信号取得回路１６に対応するデータ信号Ｄata(m)とは、Ａサブフレームであれば、映像データＶinで指定されるｎ行ｍ列の２×２表示画素のうち、Ａ表示画素に対応するデータを、アナログに変換した信号である。また、データ信号Ｄata(m)とは、Ｂサブフレームであれば、同２×２表示画素のうち、Ｂ表示画素に対応するデータを、アナログに変換した信号である。同様に、Ｃサブフレームであれば、同２×２表示画素のうち、Ｃ表示画素に対応するデータを、アナログに変換した信号であり、Ｄサブフレームであれば、同２×２表示画素のうち、Ｄ表示画素に対応するデータを、アナログに変換した信号である。

図６および図７は、表示領域１００におけるデータ信号取得回路１６と画素電極との位置関係について説明するための図である。なお、図６では、画素電極が太い実線枠で示され、データ信号取得回路１６の領域が細い鎖線枠で示される。反対に、図７では、画素電極が細い鎖線枠で示され、データ信号取得回路１６の領域が太い実線枠で示される。

本実施形態において、画素電極の形状は例えば略正方形であり、画素電極の一辺がＸ軸に沿って、かつ、当該画素電極のうち、当該一辺に隣り合う辺がＹ軸に沿って、マトリクス状に配列する。
また、データ信号取得回路１６が設けられる領域は、画素電極が２×２で配列する領域の大きさとほぼ等しい。
なお、データ信号取得回路１６が設けられる領域の四隅は、３×３で配列する画素電極のうち、図６において上左端、上右端、下左端および下右端の画素電極の中心にほぼ位置する。図６および図７において黒点が画素電極の中心である。

便宜的に、３×３で配列する画素電極のうち、データ信号取得回路１６が設けられる領域に含まれる画素電極の符号をＰ５とし、他の画素電極の符号として、図６に示されるようにＰ１～Ｐ４、Ｐ６～Ｐ９とする。３×３で配列する画素電極Ｐ１～Ｐ９は、データ信号取得回路１６の出力端に対して次のように３分類される。

第１に、３×３の配列の中心に位置する画素電極Ｐ５は、データ信号取得回路１６の出力端に常時接続される。そこで、画素電極Ｐ５に対応するデータ信号取得回路１６を、便宜的に着目データ信号取得回路１６と呼ぶことがある。

第２に、３×３の配列の四隅に位置する画素電極Ｐ１、Ｐ３、Ｐ７、Ｐ９は、着目データ信号取得回路１６の出力端、または、他の３つのデータ信号取得回路１６のいずれかの出力端に接続可能となっている。
例えば、画素電極Ｐ１は、着目データ信号取得回路１６の出力端、当該着目データ信号取得回路１６に対して上方で隣り合うデータ信号取得回路１６の出力端、当該着目データ信号取得回路１６に対して左斜め上方で隣り合うデータ信号取得回路１６の出力端、または、当該着目データ信号取得回路１６に対して左方で隣り合うデータ信号取得回路１６の出力端、のいずれかに接続可能となっている。
画素電極Ｐ３は、着目データ信号取得回路１６の出力端、当該着目データ信号取得回路１６に対して右方で隣り合うデータ信号取得回路１６の出力端、当該着目データ信号取得回路１６に対して右斜め上方で隣り合うデータ信号取得回路１６の出力端、または、当該着目データ信号取得回路１６に対して上方で隣り合うデータ信号取得回路１６の出力端、のいずれかに接続可能となっている。
画素電極Ｐ７は、着目データ信号取得回路１６の出力端、当該着目データ信号取得回路１６に対して左方で隣り合うデータ信号取得回路１６の出力端、当該着目データ信号取得回路１６に対して左斜め下方で隣り合うデータ信号取得回路１６の出力端、または、当該着目データ信号取得回路１６に対して下方で隣り合うデータ信号取得回路１６の出力端、のいずれかに接続可能となっている。
画素電極Ｐ９は、着目データ信号取得回路１６の出力端、当該着目データ信号取得回路１６に対して下方で隣り合うデータ信号取得回路１６の出力端、当該着目データ信号取得回路１６に対して右斜め下方で隣り合うデータ信号取得回路１６の出力端、または、当該着目データ信号取得回路１６に対して右方で隣り合うデータ信号取得回路１６の出力端、のいずれかに接続可能となっている。

第３に、３×３の配列のうち、残りの画素電極Ｐ２、Ｐ４、Ｐ６、Ｐ８は、着目データ信号取得回路１６の出力端、または、当該着目データ信号取得回路１６の上、左、右または下方に隣り合うデータ信号取得回路１６の出力端のいずれかに接続可能となっている。
例えば、画素電極Ｐ２は、着目データ信号取得回路１６の出力端、または、当該着目データ信号取得回路１６に対して上方で隣り合うデータ信号取得回路１６の出力端、のいずれかに接続可能となっている。
画素電極Ｐ４は、着目データ信号取得回路１６の出力端、または、当該着目データ信号取得回路１６に対して左方で隣り合うデータ信号取得回路１６の出力端、のいずれかに接続可能となっている。
画素電極Ｐ６は、着目データ信号取得回路１６の出力端、または、当該着目データ信号取得回路１６に対して右方で隣り合うデータ信号取得回路１６の出力端、のいずれかに接続可能となっている。
画素電極Ｐ８は、着目データ信号取得回路１６の出力端、または、当該着目データ信号取得回路１６に対して下方で隣り合うデータ信号取得回路１６の出力端、のいずれかに接続可能となっている。

なお、画素電極Ｐ１～Ｐ９（Ｐ５を除く）の符号は、あるデータ信号取得回路１６について着目した場合の便宜的なものである。
例えば、着目データ信号取得回路１６からみた画素電極Ｐ２は、当該着目データ信号取得回路１６に対して上方で隣り合うデータ信号取得回路１６からみれば画素電極Ｐ８である。
また、着目データ信号取得回路１６からみた画素電極Ｐ１は、当該着目データ信号取得回路１６に対して上方で隣り合うデータ信号取得回路１６からみれば画素電極Ｐ７であり、左斜め上方で隣り合うデータ信号取得回路１６からみれば画素電極Ｐ９であり、左方で隣り合うデータ信号取得回路１６からみれば画素電極Ｐ３である。

図８は、データ信号取得回路１６と画素電極との接続の関係を示す図である。図において、データ信号取得回路１６の出力端を起点とする矢印は、当該データ信号取得回路１６の出力端に接続可能な画素電極を示している。
本実施形態では、上述したように、データ信号取得回路１６の出力端は、当該データ信号取得回路１６が設けられる領域の中心に対して八方の画素電極Ｐ１～Ｐ９（Ｐ５を除く）のいずれかと接続可能となっている。なお、八方とは、左斜め上方、上方、右斜め上方、左方、右方、左斜め下方、下方、および、右斜め下方である。
なお、データ信号取得回路１６の出力端と画素電極とを接続するのは、次に説明するセレクターである。

図９は、ｎ行目の走査線１２とｍ列目のデータ線１４との交差に対応して設けられるデータ信号取得回路１６と、当該データ信号取得回路１６を着目データ信号取得回路１６とした場合の画素電極Ｐ１～Ｐ９と、およびこれらの周辺を含めて示す回路図である。
この図に示されるように、データ信号取得回路１６は、例えばｎチャネル型のトランジスターである。当該トランジスターにおいて、ソースノードがデータ線１４に接続され、ゲートノードが走査線１２に接続され、ドレインノードがデータ信号取得回路１６の出力端Ｎｄとなっている。

なお、図において二点鎖線の正方形は、画素電極Ｐ１～Ｐ９の大きさを簡易的に示すためのものである。画素電極Ｐ１～Ｐ９は電気的には液晶素子１８の一端である。１個の液晶素子１８は、周知のように画素電極Ｐ１～Ｐ９のいずれかとコモン電極とで液晶を挟持した素子である。１個の液晶素子１８には１個の蓄積容量１９が並列に接続されている。

セレクターの領域は、図面の複雑化を避けるために示されていないが、スイッチＳｗ１～Ｓｗ４およびＳｗ６～Ｓｗ９を含む。スイッチＳｗ１は画素電極Ｐ１に対応して設けられる。同様に、スイッチＳｗ２、Ｓｗ３、Ｓｗ４、Ｓｗ６、Ｓｗ７、Ｓｗ８、Ｓｗ９は、それぞれ順番に画素電極Ｐ２、Ｐ３、Ｐ４、Ｐ６、Ｐ７、Ｐ８、Ｐ９に対応して設けられる。
スイッチＳｗ１～Ｓｗ４およびＳｗ６～Ｓｗ９の各一端は、出力端Ｎｄに共通接続される。スイッチＳｗ１～Ｓｗ４およびＳｗ６～Ｓｗ９の各他端は、それぞれ順番に対応する画素電極Ｐ１～Ｐ４、Ｐ６～Ｐ９に接続される。
なお、上述したように画素電極Ｐ５は、データ信号取得回路１６の出力端Ｎｄに常時接続されるので、画素電極Ｐ５に対応するスイッチＳｗ５は設けられていない。

１行目からｑ行目までに対応して、制御信号Ｓel(1)_1～Ｓel(1)_4およびＳel(1)_6～Ｓel(1)_9から制御信号Ｓel(q)_1～Ｓel(q)_4およびＳel(q)_6～Ｓel(q)_9までが走査線駆動回路１２０から供給される。
ここで、一般にｎ行目に対応して供給される制御信号がＳel(n)_1～Ｓel(q)_4およびＳel(n)_6～Ｓel(n)_9と表記される。
ｎ行目に対応して設けられるスイッチＳｗ１は、制御信号Ｓel(n)_1がＨレベルであればオンし、Ｌレベルであればオフする。同様に、ｎ行目に対応して設けられるスイッチＳｗ２、Ｓｗ３、Ｓｗ４、Ｓｗ６、Ｓｗ７、Ｓｗ８、Ｓｗ９は、それぞれ順番に制御信号Ｓel(n)_2、Ｓel(n)_3、Ｓel(n)_4、Ｓel(n)_6、Ｓel(n)_7、Ｓel(n)_8、Ｓel(n)_9に応じてオンまたはオフする。

上述したように、ｎ行ｍ列のデータ信号取得回路１６からみた画素電極Ｐ２は、上方で隣り合う（ｎ－１）行ｍ列のデータ信号取得回路１６からみれば画素電極Ｐ８である。このため、ｎ行ｍ列のデータ信号取得回路１６からみた画素電極Ｐ２は、（ｎ－１）行ｍ列のデータ信号取得回路１６の出力端（図示省略）とは、当該（ｎ－１）行目に対応したスイッチＳｗ２を介して接続される。
また、ｎ行ｍ列のデータ信号取得回路１６からみた画素電極Ｐ１は、（ｎ－１）行ｍ列のデータ信号取得回路１６からみれば画素電極Ｐ７であり、左斜め上方で隣り合う（ｎ－１）行（ｍ－１）列のデータ信号取得回路１６からみれば画素電極Ｐ９であり、左方で隣り合うｎ行（ｍ－１）列のデータ信号取得回路１６からみれば画素電極Ｐ３である。
このため、ｎ行ｍ列のデータ信号取得回路１６からみた画素電極Ｐ１は、（ｎ－１）行ｍ列のデータ信号取得回路１６の出力端とは、当該（ｎ－１）行目に対応したスイッチＳｗ７を介して接続され、（ｎ－１）行（ｍ－１）列のデータ信号取得回路１６の出力端とは、当該（ｎ－１）行目に対応したスイッチＳｗ９を介して接続され、ｎ行（ｍ－１）列のデータ信号取得回路１６の出力端とは、当該ｎ行目に対応したスイッチＳｗ３を介して接続される。

なお、図１０は、図９のうち、ｎ行ｍ列のデータ信号取得回路１６と、スイッチＳｗ１～Ｓｗ４およびＳｗ６～Ｓｗ９と、当該データ信号取得回路１６からみた画素電極Ｐ１～Ｐ９とのみに着目して示し、他の要素を省略して示す図である。

次に、本実施形態に係る表示装置１０の動作をついて説明する。図１１は、走査線駆動回路１２０から出力される走査信号Ｇwrt(1)～Ｇwrt(q)の一例を示すタイミングチャートである。
この図に示されるように、Ａサブフレーム、Ｂサブフレーム、ＣサブフレームおよびＤサブフレームの各サブフレームにおいて、走査信号Ｇwrt(1)、Ｇwrt(2)、…、Ｇwrt(n)、…、Ｇwrt(q-1)、Ｇwrt(q)が、この順番で排他的にＨレベルとなる。

図１２は、（ｎ－１）行目、ｎ行目、（ｎ＋１）行目の連続する３行の動作を説明するための図である。詳細には、（ｎ－１）行目に対応する制御信号Ｓel(n-1)_1～Ｓel(n-1)_4およびＳel(n-1)_6～Ｓel(n-1)_9と、ｎ行目に対応する制御信号Ｓel(n)_1～Ｓel(n)_4およびＳel(n)_6～Ｓel(n)_9と、（ｎ＋１）行目に対応する制御信号Ｓel(n+1)_1～Ｓel(n+1)_4およびＳel(n+1)_6～Ｓel(n+1)_9との一例を示すタイミングチャートである。

まず、Ａサブフレームの動作について説明する。走査信号Ｇwrt(n)がＨレベルになると、ｎ行目のデータ信号取得回路１６であるトランジスターがオンする。また、Ａサブフレームにおいて走査信号Ｇwrt(n)がＨレベルとなると、制御信号Ｓel(n)_1、Ｓel(n)_2およびＳel(n)_4がＨレベルとなるので、ｎ行目のスイッチＳｗ１、Ｓｗ２およびＳｗ４がオンする。
ｎ行ｍ列で代表させて説明すれば、当該ｎ行ｍ列のデータ信号取得回路１６に対応する画素電極Ｐ１、Ｐ２、Ｐ４およびＰ５に、ｍ列目のデータ線１４に供給されたデータ信号Ｄata(m)が供給される。このときのデータ信号Ｄata(m)は、上述したように、映像データＶinで指定されるｎ行ｍ列の２×２表示画素のうち、Ａ表示画素に対応するデータを、アナログに変換した信号である。このため、ｎ行ｍ列のデータ信号取得回路１６に対応する画素電極Ｐ１、Ｐ２、Ｐ４およびＰ５の４つが同電位となり、Ａ表示画素に対応した反射率となる。

図１３は、Ａサブフレームにおける表示装置１０の表示例を示す図である。当該ｎ行ｍ列のデータ信号取得回路１６が、図において太い二点鎖線で示される場合、当該ｎ行ｍ列のデータ信号取得回路１６に対応する画素電極Ｐ１、Ｐ２、Ｐ４およびＰ５の４つに、データ信号Ｄata(m)が供給されて、同じ電位となる。
ｎ行目であって、ｍ列目以外の他のデータ信号取得回路１６についても、対応する画素電極Ｐ１、Ｐ２、Ｐ４およびＰ５が同様に同電位となる。なお、画素電極Ｐ１、Ｐ２、Ｐ４およびＰ５が同電位となるので、画素電極Ｐ１、Ｐ２、Ｐ４およびＰ５同士の隙間では、横電界が発生しないが、それ以外の画素電極同士の隙間では、表示内容によっては横電界が発生し得る。図１３における幅広の黒線枠（黒色部分）は、横電界が発生し得る領域を示す。図１４、図１５および図１６における幅広の黒線枠についても同様である。なお、横電界が発生し得る領域の詳細については後述する。
また、図１３乃至図１６における細い二点鎖線は、ｎ行ｍ列以外のデータ信号取得回路１６を示し、細い実線は画素電極を示す。図１３乃至図１６における右欄の鎖線は、シフトの軌跡を示し、このうち、矢印は直前サブフレームからのシフト方向を示す。図１３の例でいえば、Ａサブフレームでは、直前のＤサブフレームからほぼパネル画素の１つ分、図において上方向にシフトしたことを示す。
なお、図１３では、例えば画素電極Ｐ１において、右辺および下辺は細い実線で示されているが、左辺および上辺は黒線枠と重なっている。また、図６乃至図８のスケールと、図１３乃至図１６のスケールとは同じであるが、図１３乃至図１６では、より多くのパネル画素を示すために、図６乃至図８の位置をずらし、画素電極数を多くしている。

Ａサブフレームにおいて走査信号Ｇwrt(n)がＨレベルになる前に、走査信号Ｇwrt(n-1)がＨレベルになるとき、制御信号Ｓel(n-1)_1、Ｓel(n-1)_2およびＳel(n-1)_4がＨレベルとなるので、当該（ｎ－１）行目のスイッチＳｗ１、Ｓｗ２およびＳｗ４がオンする。このため、（ｎ－１）行目のデータ信号取得回路１６についても、対応する画素電極Ｐ１、Ｐ２、Ｐ４およびＰ５が同様に同電位となる。
また、Ａサブフレームにおいて走査信号Ｇwrt(n)がＨレベルになった後に、走査信号Ｇwrt(n+1)がＨレベルになるとき、制御信号Ｓel(n+1)_1、Ｓel(n+1)_2およびＳel(n+1)_4がＨレベルとなるので、当該（ｎ＋１）行目のスイッチＳｗ１、Ｓｗ２およびＳｗ４がオンする。このため、（ｎ＋１）行目のデータ信号取得回路１６についても、対応する画素電極Ｐ１、Ｐ２、Ｐ４およびＰ５が同様に同電位となる。
さらに、ここでは（ｎ－１）行目、ｎ行目、（ｎ＋１）行目の連続する３行について説明したが、１～ｐ行目についても同様であり、データ信号取得回路１６の各々について、対応する画素電極Ｐ１、Ｐ２、Ｐ４およびＰ５が同電位となる。

このようにＡサブフレームにおいて、映像データＶinで指定されるｎ行ｍ列の２×２表示画素のうち、Ａ表示画素に対応するデータ信号は、表示領域における画素電極Ｐ１、Ｐ２、Ｐ４およびＰ５に供給される。
なお、黒色枠は、上述したように横電界が発生し得る領域を示すが、Ａサブフレームでは、画素電極Ｐ１、Ｐ２、Ｐ４およびＰ５が同電位となるので、２×２のパネル画素によって表現される領域の区切り線の意味も併せ持つ。

次に、Ｂサブフレームの動作について説明する。
Ｂサブフレームにおいて走査信号Ｇwrt(n)がＨレベルとなると、制御信号Ｓel(n)_2、Ｓel(n)_3およびＳel(n)_6がＨレベルとなるので、ｎ行目のスイッチＳｗ２、Ｓｗ３およびＳｗ６がオンする。
ｎ行ｍ列でいえば、当該ｎ行ｍ列のデータ信号取得回路１６に対応する画素電極Ｐ２、Ｐ３、Ｐ５およびＰ６に、ｍ列目のデータ線１４に供給されたデータ信号Ｄata(m)が供給される。このときのデータ信号Ｄata(m)は、上述したように、映像データＶinで指定されるｎ行ｍ列の２×２表示画素のうち、Ｂ表示画素に対応するデータを、アナログに変換した信号である。
このため、ｎ行ｍ列のデータ信号取得回路１６に対応する画素電極Ｐ２、Ｐ３、Ｐ５およびＰ６の４つが同電位となり、Ｂ表示画素に対応した反射率となる。

図１４は、Ｂサブフレームにおける表示装置１０の表示例を示す図である。
ｎ行ｍ列でいえば、当該ｎ行ｍ列のデータ信号取得回路１６に対応する画素電極Ｐ２、Ｐ３、Ｐ５およびＰ６の４つに、データ信号Ｄata(m)が供給されて、同じ電位となる。なお、ｎ行目であって、ｍ列目以外の他のデータ信号取得回路１６についても、対応する画素電極Ｐ２、Ｐ３、Ｐ５およびＰ６が同様に同電位となる。

Ｂサブフレームにおいて走査信号Ｇwrt(n-1)がＨレベルになるとき、制御信号Ｓel(n-1)_2、Ｓel(n-1)_3およびＳel(n-1)_6がＨレベルとなり、また、走査信号Ｇwrt(n+1)がＨレベルになるとき、制御信号Ｓel(n+1)_2、Ｓel(n+1)_3およびＳel(n+1)_6がＨレベルとなる。
また、（ｎ－１）行目、ｎ行目、（ｎ＋１）行目に限らず、１～ｐ行目についても同様である。このため、Ｂサブフレームにおいて、各行においてスイッチＳｗ２、Ｓｗ３およびＳｗ６がオンするので、各行のデータ信号取得回路１６おいて、対応する画素電極Ｐ２、Ｐ３、Ｐ５およびＰ６が同様に同電位となる。

Ｂサブフレームにおいて、映像データＶinで指定されるｎ行ｍ列の２×２表示画素のうち、Ｂ表示画素に対応するデータ信号が供給される画素電極Ｐ２、Ｐ３、Ｐ５およびＰ６は、Ａサブフレームにおいて、Ａ表示画素に対応するデータ信号が供給されていた画素電極Ｐ１、Ｐ２、Ｐ４およびＰ５に対して、画素電極の１つ分、右方向にシフトすることになる。

続いて、Ｃサブフレームの動作について説明する。
Ｃサブフレームにおいて走査信号Ｇwrt(n)がＨレベルとなると、制御信号Ｓel(n)_6、Ｓel(n)_8およびＳel(n)_9がＨレベルとなるので、ｎ行目のスイッチＳｗ６、Ｓｗ８およびＳｗ９がオンする。
ｎ行ｍ列でいえば、当該ｎ行ｍ列のデータ信号取得回路１６に対応する画素電極Ｐ５、Ｐ６、Ｐ８およびＰ９に、ｍ列目のデータ線１４に供給されたデータ信号Ｄata(m)が供給される。このときのデータ信号Ｄata(m)は、映像データＶinで指定されるｎ行ｍ列の２×２表示画素のうち、Ｃ表示画素に対応するデータを、アナログに変換した信号である。
このため、ｎ行ｍ列のデータ信号取得回路１６に対応する画素電極Ｐ５、Ｐ６、Ｐ８およびＰ９の４つが同電位となり、Ｃ表示画素に対応した反射率となる。

図１５は、Ｃサブフレームにおける表示装置１０の表示例を示す図である。
ｎ行ｍ列でいえば、当該ｎ行ｍ列のデータ信号取得回路１６に対応する画素電極Ｐ５、Ｐ６、Ｐ８およびＰ９の４つに、データ信号Ｄata(m)が供給されて、同じ電位となる。なお、ｎ行目であって、ｍ列目以外の他のデータ信号取得回路１６についても、対応する画素電極Ｐ５、Ｐ６、Ｐ８およびＰ９が同様に同電位となる。

Ｃサブフレームにおいて走査信号Ｇwrt(n-1)がＨレベルになるとき、制御信号Ｓel(n-1)_6、Ｓel(n-1)_8およびＳel(n-1)_9がＨレベルとなり、また、走査信号Ｇwrt(n+1)がＨレベルになるとき、制御信号Ｓel(n+1)_6、Ｓel(n+1)_8およびＳel(n+1)_9がＨレベルとなる。
また、（ｎ－１）行目、ｎ行目、（ｎ＋１）行目に限らず、１～ｐ行目についても同様である。このため、Ｃサブフレームにおいて、各行においてスイッチＳｗ６、Ｓｗ８およびＳｗ９がオンするので、各行のデータ信号取得回路１６おいて、対応する画素電極Ｐ５、Ｐ６、Ｐ８およびＰ９が同様に同電位となる。

Ｃサブフレームにおいて、映像データＶinで指定されるｎ行ｍ列の２×２表示画素のうち、Ｃ表示画素に対応するデータ信号が供給される画素電極Ｐ５、Ｐ６、Ｐ８およびＰ９は、Ｂサブフレームにおいて、Ｂ表示画素に対応するデータ信号が供給されていた画素電極Ｐ２、Ｐ３、Ｐ５およびＰ６に対して、画素電極の１つ分、下方向にシフトすることになる。

Ｄサブフレームの動作について説明する。
Ｄサブフレームにおいて走査信号Ｇwrt(n)がＨレベルとなると、制御信号Ｓel(n)_4、Ｓel(n)_7およびＳel(n)_8がＨレベルとなるので、ｎ行目のスイッチＳｗ４、Ｓｗ７およびＳｗ８がオンする。
ｎ行ｍ列でいえば、当該ｎ行ｍ列のデータ信号取得回路１６に対応する画素電極Ｐ４、Ｐ５、Ｐ７およびＰ８に、ｍ列目のデータ線１４に供給されたデータ信号Ｄata(m)が供給される。このときのデータ信号Ｄata(m)は、映像データＶinで指定されるｎ行ｍ列の２×２表示画素のうち、Ｄ表示画素に対応するデータを、アナログに変換した信号である。
このため、ｎ行ｍ列のデータ信号取得回路１６に対応する画素電極Ｐ４、Ｐ５、Ｐ７およびＰ８の４つが同電位となり、Ｄ表示画素に対応した反射率となる。

図１６は、Ｄサブフレームにおける表示装置１０の表示例を示す図である。
ｎ行ｍ列でいえば、当該ｎ行ｍ列のデータ信号取得回路１６に対応する画素電極Ｐ４、Ｐ５、Ｐ７およびＰ８の４つに、データ信号Ｄata(m)が供給されて、同じ電位となる。なお、ｎ行目であって、ｍ列目以外の他のデータ信号取得回路１６についても、対応する画素電極Ｐ４、Ｐ５、Ｐ７およびＰ８が同様に同電位となる。

Ｄサブフレームにおいて走査信号Ｇwrt(n-1)がＨレベルになるとき、制御信号Ｓel(n-1)_4、Ｓel(n-1)_7およびＳel(n-1)_8がＨレベルとなり、また、走査信号Ｇwrt(n+1)がＨレベルになるとき、制御信号Ｓel(n+1)_4、Ｓel(n+1)_7およびＳel(n+1)_8がＨレベルとなる。
また、（ｎ－１）行目、ｎ行目、（ｎ＋１）行目に限らず、１～ｐ行目についても同様である。このため、Ｃサブフレームにおいて、各行においてスイッチＳｗ４、Ｓｗ７およびＳｗ８がオンするので、各行のデータ信号取得回路１６おいて、対応する画素電極Ｐ４、Ｐ５、Ｐ７およびＰ８が同様に同電位となる。

Ｄサブフレームにおいて、映像データＶinで指定されるｎ行ｍ列の２×２表示画素のうち、Ｄ表示画素に対応するデータ信号が供給される画素電極Ｐ４、Ｐ５、Ｐ７およびＰ８は、Ｃサブフレームにおいて、Ｃ表示画素に対応するデータ信号が供給されていた画素電極Ｐ５、Ｐ６、Ｐ８およびＰ９に対して、画素電極の１つ分、左方向にシフトすることになる。
なお、Ｄサブフレームの後、Ａサブフレームに戻る。Ａサブフレームにおいて、Ａ表示画素に対応するデータ信号が供給される画素電極Ｐ１、Ｐ２、Ｐ４およびＰ５は、Ｄサブフレームにおいて、Ｄ表示画素に対応するデータ信号が供給されていた画素電極Ｐ４、Ｐ５、Ｐ７およびＰ８に対して、画素電極の１つ分、上方向にシフトすることになる。

図１７は、映像データＶinで指定される表示画素と、表示装置１０によって表示されたパネル画素によって、どのように視認されるかを説明するための図である。
映像データＶinで示される画像が、例えば図に示されるように白背景とした黒の斜め線の静止画である場合、詳細には、一部の２×２の表示画素のうち、ＡおよびＣ表示画素が黒であり、ＢおよびＤ表示画素が白であり、背景である他の２×２の表示画素が、すべて白である場合について検討する。

この場合、Ａサブフレームにおいて、表示装置１０において、一部の２×２の表示画素に対応する４つの画素電極に相当する領域で黒表示となり、背景となる４つの画素電極に相当する領域で白表示となる。
なお、図では、表示装置における４つの画素電極に相当する領域が太線の黒枠で示される。

Ｂサブフレームにおいて、表示画素に対応する２×２の４つの画素電極が右方向に１つの画素電極に相当する分、シフトする。なお、Ｂサブフレームでは、すべて白表示となる。ここでは４つの画素電極について着目しているが、表示装置１０においては２×２の画素電極の組み合わせが表示領域１００において全体移動する。
Ｃサブフレームにおいて、表示画素に対応する４つの画素電極が下方向に１つの画素電極に相当する分、シフトする。表示装置１０では、一部の２×２の表示画素に対応する４つの画素電極に相当する領域で黒表示となり、背景となる４つの画素電極に相当する領域で白表示となる。
Ｄサブフレームにおいて、表示画素に対応する４つの画素電極が左方向に１つの画素電極に相当する分、シフトするが、すべて白表示となる。
なお、Ｄサブフレームの後、Ａサブフレームに戻り、４つの画素電極が上方向に１つの画素電極に相当する分、シフトする。

このように表示装置１０において表現される表示は、ＡサブフレームからＤサブフレームまでの４つのサブフレームを単位期間とした場合、図に示されるような合成画像として視認される。
このように本実施形態では、データ信号取得回路１６が、表示画素に対して縦半分および横半分で配列しても、４つのサブフレームを単位期間として視認される合成画像を、映像データＶinで指定される画像とほぼ同解像度にすることが可能となる。

例えば表示画素と画素電極とを一対一に配列させ、等速であればフレーム毎に、画素電極に表示画素に対応するデータ信号を供給する構成では、シフトさせなくも、本実施形態と同解像度の表示が可能である。具体的には、図１８に示される比較例のように、白色領域を画素電極とする構成とすればシフトさせなくても、本実施形態と同解像度の表示が可能である。
なお、本実施形態では、３×３の９つの画素電極に相当する領域で、２×２の４つの表示画素を４つのサブフレームに分割して表現する。本実施形態における３×３の９つの画素電極に相当する領域と、比較例における２×２の画素電極の領域とがほぼ同サイズとなる。
画素電極同士の隙間は、比較のため、図１８と、図１３乃至図１６とで同一としてある。また、図１８において白色部分が画素電極の領域であるので、黒色部分が画素電極同士の隙間に相当する。換言すれば、表示画素と画素電極とを一対一に配列させた構成では、図において黒色部分で横電界が発生する可能性があることを意味する。

これに対して、本実施形態では、例えば図１３に示されるように、ｎ行ｍ列のデータ信号取得回路１６に対応する画素電極Ｐ１、Ｐ２、Ｐ４およびＰ５は、同電位となるので、これらの画素電極同士の隙間において横電界は発生しない。逆にいえば図１３において黒色枠（黒色部分）では、横電界が発生する可能性があることを示している。
本実施形態における３×３の画素電極に相当する領域は、比較例では、２×２の画素電極に相当する領域である。本実施形態では、３×３の画素電極に相当する領域において、黒色部分における縦本数は１．５本であり、縦本数は１．５本であるのに対し、図１８で示される比較例では、２×２の９つの画素電極に相当する領域において縦本数は２本であり、縦本数は２本となる。このため、単位面積当たりの黒色部分、すなわち横電界が発生し得る領域の密度について、本実施形態は、比較例よりも低くなる。
また、本実施形態では、特許文献１に記載された技術のような補正を実行しないので、上位装置から供給される映像データＶinで指定された映像を表示することができる。
このため、本実施形態では、横電界による表示品位の低下を比較例よりも抑えた上で、上位装置から供給される映像データＶinで指定された映像を表示することができる。

また、映像データＶinで指定される画像が静止画である場合、図１８の比較例では、横電界が発生する可能性のある黒色部分が固定化する。このため、比較例では、明暗差の大きな静止画を表示する場合に、当該明暗差の部分で発生した表示品位の低下が残留しやすい。
これに対して、本実施形態では、映像データＶinで指定される画像が静止画である場合、図１３乃至図１６に示されるように、横電界が発生する可能性のある黒色部分が時間経過とともに移動する。このため、本実施形態では、明暗差の大きな静止画を表示する場合に、比較例よりも、当該明暗差の部分で発生した表示品位の低下が残留しにくい、または、表示品位の低下が解消しやすい。

本実施形態では、表示画素を表現するための４つの画素電極の組み合わせを移動させることで、パネル画素をシフトさせて視認させる。このようなパネル画素のシフトは、表示装置１０からの出射光の光軸を、光学素子でシフトさせることによっても実現することができる。
しかしながら、光学素子でのシフトは、表示装置のパネル画素に一斉に（一律に）作用する。
このため、１行目からｐ行目までの順次走査線１２が選択される構成において、例えば最終のｐ行目の選択後から次のサブフレームにおいて１行目が選択されるまでの帰線期間において光学素子によりシフトさせると、次のような問題が生じる。具体的には、このような構成において、先頭１行目のパネル画素は光学素子でシフトされる前の状態がほぼ視認されるのに対し、最終ｐ行目のパネル画素は光学素子でシフトされた後の状態がほぼ視認され、差が生じる。すなわち、光学素子によるシフトの状態が行毎に異なって視認される。

これに対して本実施形態に係る表示装置１０では、データ信号取得回路１６で取得されたデータ信号を、供給する画素電極をスイッチＳｗ１～Ｓｗ４およびＳｗ６～Ｓｗ９で切り換えることで、パネル画素がシフトする。すなわち、表示装置１０では、画素電極にデータ信号を供給した時点でパネル画素がシフトするので、シフトの状態が行毎に異なって視認されるという不都合が原理的に発生しない。

なお、第１実施形態では、Ａサブフレーム→Ｂサブフレーム→Ｃサブフレーム→Ｄサブフレーム（→Ａサブフレーム）という順序であったが、この順序とは逆に、Ｄサブフレーム→Ｃサブフレーム→Ｂサブフレーム→Ａサブフレーム（→Ｄサブフレーム）という順序であってもよい。また、フレームの起点となるサブフレームは、Ａサブフレーム、Ｂサブフレーム、ＣサブフレームまたはＤサブフレームのいずれであってもよい。

＜第２実施形態＞
第１実施形態では、４つの画素電極に相当するパネル画素をＸ軸およびＹ軸の２軸でシフトする構成であったが、Ｘ軸またはＹ軸に対して４５度斜めの１軸でシフトする構成も可能である。
そこで次に１軸でシフトさせる第２実施形態について説明する。なお、第２実施形態に係る表示装置は、第１実施形態に係る表示装置において、例えばＡサブフレームとＣサブフレームとを交互に繰り返すことで簡易的に実現できる。

逆にいえば、ＡサブフレームとＣサブフレームとを交互に繰り返すのみの構成であれば、ＢサブフレームとＤサブフレームとで表示を行うための要素が不要なる。
そこで、第１実施形態に係る表示装置１０からＢサブフレームとＤサブフレームとで表示を行うための要素を省略した第２実施形態について説明する。

図１９は、第２実施形態に係る表示装置１０において、データ信号取得回路１６と画素電極との接続の関係を示す図である。図における矢印の意味は、図８と同様である。
第２実施形態では、上述したように、データ信号取得回路１６の出力端は、当該データ信号取得回路１６が設けられる領域の中心に対して八方のうち、右斜め上方および左斜め下方を除いた画素電極Ｐ１、Ｐ２、Ｐ４、Ｐ６、Ｐ８およびＰ９のいずれかと接続可能となっている。

図２０は、ｎ行目の走査線１２とｍ列目のデータ線１４との交差に対応して設けられるデータ信号取得回路１６と、当該データ信号取得回路１６を着目データ信号取得回路１６とした場合の画素電極Ｐ１～Ｐ９と、およびこれらの周辺を含めて示す回路図である。

第２実施形態では、データ信号取得回路１６の出力端Ｎｄを画素電極Ｐ３およびＰ７に接続しなくてもよいので、図９に示される構成と比較して、スイッチＳｗ３およびＳｗ７を有していない。このため、スイッチＳｗ３への制御信号Ｓel(1)_3～Ｓel(q)_3およびスイッチＳｗ９への制御信号Ｓel(1)_7～Ｓel(q)_7についても、走査線駆動回路１２０から供給されない。

なお、図２１は、図２０のうち、ｎ行ｍ列のデータ信号取得回路１６と、スイッチＳｗ１、Ｓｗ２、Ｓｗ４、Ｓｗ６、Ｓｗ８およびＳｗ９と、当該データ信号取得回路１６からみた画素電極Ｐ１～Ｐ９とのみに着目して示し、他の要素を省略して示す図である。

次に、第２実施形態に係る表示装置１０の動作をついて説明する。図２２は、走査線駆動回路１２０から出力される走査信号Ｇwrt(1)～Ｇwrt(q)の一例を示すタイミングチャートである。
この図に示されるように、ＡサブフレームおよびＣサブフレームにおいて、走査信号Ｇwrt(1)、Ｇwrt(2)、…、Ｇwrt(n)、…、Ｇwrt(q-1)、Ｇwrt(q)が、この順番で排他的にＨレベルとなる。

図２３は、（ｎ－１）行目、ｎ行目、（ｎ＋１）行目の連続する３行の動作を説明するための図である。
第２実施形態では、第１実施形態と比較して、スイッチＳｗ３およびＳｗ７を有さず、制御信号Ｓel(1)_3～Ｓel(q)_3およびＳel(1)_7～Ｓel(q)_7が不要であって、１フレームにおいてＡサブフレームとＣサブフレームとを交互に繰り返したものとなる。
このため、第１実施形態における図１２が、第２実施形態では、図２３に示される通りとなる。

図２４は、第２実施形態に係る表示装置１０についてＡサブフレームの表示例を示す図である。Ａサブフレームでは、ｎ行ｍ列のデータ信号取得回路１６に対応する画素電極Ｐ１、Ｐ２、Ｐ４およびＰ５の４つに、データ信号Ｄata(m)が供給されて、同電位となる。
図２５は、Ｃサブフレームの表示例を示す図である。Ｃサブフレームでは、ｎ行ｍ列のデータ信号取得回路１６に対応する画素電極Ｐ５、Ｐ６、Ｐ８およびＰ９の４つに、データ信号Ｄata(m)が供給されて、同電位となる。

第２実施形態によれば、ＡサブフレームおよびＣサブフレームにおいて表示に用いる４つのパネル画素が４５度斜めの１軸でシフトし、かつ、４つのパネル画素における画素電極同士の隙間において横電界が発生しないので、表示装置１０における解像度を擬似的に高めつつ、横電界による表示品位の低下を抑えた上で、上位装置から供給される映像データＶinで指定された映像を表示することができる。

なお、第２実施形態では、ＡサブフレームおよびＣサブフレームを用いる際に、１フレームの開始をＡサブフレームとしたが、１フレームの開始をＣサブフレームとしてもよい。Ｃサブフレームを１フレームの開始とする第１変形例の場合、ｎ行ｍ列のデータ信号取得回路１６に対応する画素電極を、図２６に示されるように付番すればよい。
これにより、Ｃサブフレームを１フレームの開始とする場合、ｎ行ｍ列のデータ信号取得回路１６に開始のサブフレームにおいて画素電極Ｐ１、Ｐ２、Ｐ４およびＰ５にデータ信号Ｄata(m)が供給され、画素電極Ｐ７、Ｐ８にデータ信号Ｄata(m)とは異なるデータ信号が供給される点において、Ａサブフレームを１フレームの開始とする場合と同様になる。

また、ＢサブフレームおよびＤサブフレームを用いてもよい。すなわち、４５度斜めの１軸の方向を、図２４または図２５のシフト方向を、時計回り（または反時計回り）９０度回転させた位置としてもよい。
なお、ＢサブフレームおよびＤサブフレームを用いる際に、１フレームの開始をＢサブフレームとする第２変形例とする場合、ｎ行ｍ列のデータ信号取得回路１６に対応する画素電極を、図２７に示されるように付番すればよい。

また、ＢサブフレームおよびＤサブフレームを用いる際に、１フレームの開始をＤサブフレームとする第３変形例とする場合、ｎ行ｍ列のデータ信号取得回路１６に対応する画素電極を、図２８に示されるように付番すればよい。
いずれの場合も、ｎ行ｍ列のデータ信号取得回路１６に開始のサブフレームにおいて画素電極Ｐ１、Ｐ２、Ｐ４およびＰ５にデータ信号Ｄata(m)が供給され、画素電極Ｐ７、Ｐ８には、データ信号Ｄata(m)とは異なるデータ信号が供給される点において、Ａサブフレームを１フレームの開始とする場合と同様になる。

第１実施形態および第２実施形態では、ｎ行ｍ列のデータ信号取得回路１６に対応する画素電極が当該ｎ行ｍ列のデータ信号取得回路１６の出力端Ｎｄに接続される構成としたが、ｎ行ｍ列のデータ信号取得回路１６に対応する画素電極については、画素電極Ｐ５を除いてスイッチＳｗを介してｎ列目のデータ線１４に接続される構成としてもよい（第４変形例）。
具体的には、第４変形例では、図２９に示されるように、画素電極Ｐ１～Ｐ４およびＰ６～Ｐ９と、ｎ列目のデータ線１４との間に、順番にスイッチＳｗ１～Ｓｗ４およびＳｗ５～Ｓｗ９が設けられる構成としてもよい。
なお、画素電極Ｐ５をｎ列目に接続するデータ信号取得回路１６は、他の画素電極と同様に、画素電極Ｐ５をｎ列目のデータ線１４に接続するＳｗ５と考えることができる。したがって、この第４変形例においてセレクターは、スイッチＳｗ１～Ｓｗ４、Ｓｗ５～Ｓｗ９およびデータ信号取得回路１６を含むと考えてもよい。
この構成において、例えばＡサブフレームでは、画素電極Ｐ１、Ｐ２、Ｐ４およびＰ５にデータ信号Ｄata(m)が供給され、画素電極Ｐ７、Ｐ８には、１つ後の行が選択されるタイミングでデータ信号Ｄata(m+1)が供給される。次のＢサブフレームでは、画素電極Ｐ２、Ｐ３、Ｐ５およびＰ６が選択され、続くＣサブフレームでは、画素電極Ｐ５、Ｐ６、Ｐ８およびＰ９が選択される。

また、図３０に示される第５変形例のように、画素電極Ｐ１、Ｐ２、Ｐ４、Ｐ６、Ｐ８およびＰ９と、ｎ列目のデータ線１４との間に、順番にスイッチＳｗ１、Ｓｗ２、Ｓｗ４、Ｓｗ６、Ｓｗ８およびＳｗ９が設けられる構成としてもよい。
なお、第５変形例においてセレクターは、第４変形例と同様に、スイッチＳｗ１、Ｓｗ２、Ｓｗ４、Ｓｗ６、Ｓｗ８およびＳｗ９に加えて、データ信号取得回路１６を含むと考えてもよい。
この構成において、例えばＡサブフレームでは、画素電極Ｐ１、Ｐ２、Ｐ４およびＰ５にデータ信号Ｄata(m)が供給され、画素電極Ｐ７、Ｐ８に１つ後の行が選択されるタイミングでデータ信号Ｄata(m+1)が供給される。次のＣサブフレームでは、上述したように画素電極Ｐ５、Ｐ６、Ｐ８およびＰ９が選択される。

また、上述した実施形態等では、表示装置１０を反射型としたが、画素電極同士の隙間が狭いと、透過型でも同様に横電界による表示品位の低下が発生する。このため、表示装置１０については、反射型に限られず、透過型でも同様に適用可能である。

以上に例示した形態から、例えば以下の態様が把握される。

ひとつの態様（態様１）に係る表示装置は、データ線と、前記データ線に供給された第１データ信号を取得する第１データ信号取得回路と、前記データ線に供給された第２データ信号を取得する第２データ信号取得回路と、マトリクス状に配列する第１乃至第９画素電極と、少なくとも前記第１画素電極、前記第２画素電極、前記第４画素電極、第６画素電極、第８画素電極および第９画素電極を選択可能であり、当該選択した画素電極に、前記第１データ信号取得回路で取得された第１データ信号を供給する第１セレクターと、少なくとも前記第７画素電極および第８画素電極を選択可能であり、当該選択した画素電極に前記第２データ信号取得回路で取得された第２データ信号を供給する第２セレクターと、を含み、一のサブフレームにおいて、前記第１セレクターは、少なくとも前記第１画素電極、前記第２画素電極および前記第４画素電極を選択し、前記第２セレクターは、少なくとも前記第７画素電極および前記第８画素電極を選択し、前記一のサブフレームとは異なるサブフレームにおいて、前記第１セレクターは、少なくとも前記第６画素電極、前記第８画素電極および前記第９画素電極を選択する。
この態様によれば、一のサブフレームでは、第１データ信号が少なくとも第１画素電極、第２画素電極、第４画素電極に印加されるので、これらの画素電極同士が同電位となり、第２データ信号が第７画素電極および第８画素電極に印加されるので、これらの画素電極同士も同電位となる。また、一のサブフレームと異なるサブフレームでは、第６画素電極、第８画素電極および第９画素電極が同電位となる。このため、同電位となる画素電極同士では横電界の発生が抑えられる。
なお、あるデータ信号取得回路と、他のデータ信号取得回路とが、データ線に沿って隣り合う場合に、当該あるデータ信号取得回路が第１データ信号取得回路の一例となり、当該他のデータ信号取得回路が第２データ信号取得回路の一例となる。
また、画素電極Ｐ１は第１画素電極の一例であり、画素電極Ｐ２～Ｐ９は順に第２画素電極～第９画素電極の一例である。

態様１の具体的な態様（態様２）では、前記第１セレクターは、前記第３画素電極および前記第７画素電極も選択可能であり、前記第２セレクターは、前記第９画素電極も選択可能である。
この態様によれば、第１データ信号または第２データ信号を供給する画素電極を、柔軟に選択することが可能となる。

態様２の具体的な態様（態様３）では、前記一のサブフレームは、第１サブフレームであり、前記異なるサブフレームは、第３サブフレームであり、前記第１サブフレームの次の第２サブフレームにおいて、前記第１セレクターは、前記第２画素電極、前記第３画素電極および前記第６画素電極を選択し、前記第２セレクターは、前記第８画素電極および前記第９画素電極を選択し、前記第３サブフレームの次の第４サブフレームにおいて、前記第１セレクターは、前記第４画素電極、前記第７画素電極および前記第８画素電極を選択する。
この態様によれば、パネル画素を異なる４位置にシフトさせて視認させることが可能となる。
なお、Ａサブフレームは第１サブフレームの一例である。Ｂ、ＣおよびＤサブフレームは順に第２、第３および第４サブフレームの一例である。

態様３の具体的な態様（態様４）では、前記第１セレクターは、取得された第１データ信号が出力される第１データ信号取得回路の出力端と、前記第１画素電極との間でオンまたはオフする第１スイッチと、前記出力端と前記第２画素電極との間でオンまたはオフする第２スイッチと、前記出力端と前記第３画素電極との間でオンまたはオフする第３スイッチと、前記出力端と前記第４画素電極との間でオンまたはオフする第４スイッチと、前記出力端と前記第６画素電極との間でオンまたはオフする第６スイッチと、前記出力端と前記第７画素電極との間でオンまたはオフする第７スイッチと、前記出力端と前記第８画素電極との間でオンまたはオフする第８スイッチと、前記出力端と前記第９画素電極との間でオンまたはオフする第９スイッチと、を含む。
この態様によれば、第１データ信号が、第１、第２、第３、第４、第６、第７、第８および第９画素電極に供給可能となる。
なお、スイッチＳｗ１は第１スイッチの一例である。スイッチＳｗ２、Ｓｗ３、Ｓｗ４、Ｓｗ６、Ｓｗ７、Ｓｗ８、Ｓｗ９は、順に第２、第３、第４、第６、第７、第８、第９スイッチの一例である。

態様１の具体的な別の態様（態様５）では、前記一のサブフレームと前記異なるサブフレームとは交互に現れる。
この態様によれば、パネル画素を異なる２位置にシフトさせて視認させることが可能となる。

態様１または態様５の具体的な態様（態様６）では、前記第１セレクターは、取得された第１データ信号が出力される第１データ信号取得回路の出力端と、前記第１画素電極との間でオンまたはオフする第１スイッチと、前記出力端と前記第２画素電極との間でオンまたはオフする第２スイッチと、前記出力端と前記第４画素電極との間でオンまたはオフする第４スイッチと、前記出力端と前記第６画素電極との間でオンまたはオフする第６スイッチと、前記出力端と前記第８画素電極との間でオンまたはオフする第８スイッチと、前記出力端と前記第９画素電極との間でオンまたはオフする第９スイッチと、を含む。
この態様によれば、第１データ信号が、第１、第２、第４、第６、第８および第９画素電極に供給可能となる。

態様４または態様６の具体的な態様（態様７）では、前記第５画素電極は、前記第１データ信号取得回路の出力端に接続される。この態様によれば、第５画素電極の周辺を含む４つの画素電極が同電位となるので、横電界の発生を抑えることができる。

別の態様（態様８）に係る表示装置は、データ線と、前記データ線に供給された第１データ信号を取得する第１データ信号取得回路と、前記データ線に供給された第２データ信号を取得する第２データ信号取得回路と、マトリクス状に配列する第１乃至第９画素電極と、少なくとも前記第１画素電極、前記第２画素電極、前記第４画素電極、第６画素電極、第８画素電極および第９画素電極を選択可能であり、当該選択した画素電極に、前記第１データ信号取得回路で取得された第１データ信号を供給する第１セレクターと、少なくとも前記第７画素電極および第８画素電極を選択可能であり、当該選択した画素電極に前記第２データ信号取得回路で取得された第２データ信号を供給する第２セレクターと、を含み、前記第１セレクターは、取得された第１データ信号が出力される第１データ信号取得回路の出力端と、前記第１画素電極との間でオンまたはオフする第１スイッチと、前記出力端と前記第２画素電極との間でオンまたはオフする第２スイッチと、前記出力端と前記第４画素電極との間でオンまたはオフする第４スイッチと、前記出力端と前記第６画素電極との間でオンまたはオフする第６スイッチと、前記出力端と前記第８画素電極との間でオンまたはオフする第８スイッチと、前記出力端と前記第９画素電極との間でオンまたはオフする第９スイッチと、を含む。

別の態様（態様９）に係る表示装置は、データ線と、前記データ線に供給された第１データ信号を取得する第１データ信号取得回路と、前記データ線に供給された第２データ信号を取得する第２データ信号取得回路と、マトリクス状に配列する第１乃至第９画素電極と、少なくとも前記第１画素電極、前記第２画素電極、前記第３画素電極、前記第４画素電極、第６画素電極、前記第７画素電極、第８画素電極および第９画素電極を選択可能であり、当該選択した画素電極に、前記第１データ信号取得回路で取得された第１データ信号を供給する第１セレクターと、少なくとも前記第７画素電極および第８画素電極を選択可能であり、当該選択した画素電極に前記第２データ信号取得回路で取得された第２データ信号を供給する第２セレクターと、を含み、前記第１セレクターは、取得された第１データ信号が出力される第１データ信号取得回路の出力端と、前記第１画素電極との間でオンまたはオフする第１スイッチと、前記出力端と前記第２画素電極との間でオンまたはオフする第２スイッチと、前記出力端と前記第３画素電極との間でオンまたはオフする第３スイッチと、前記出力端と前記第４画素電極との間でオンまたはオフする第４スイッチと、前記出力端と前記第６画素電極との間でオンまたはオフする第６スイッチと、前記出力端と前記第７画素電極との間でオンまたはオフする第７スイッチと、前記出力端と前記第８画素電極との間でオンまたはオフする第８スイッチと、前記出力端と前記第９画素電極との間でオンまたはオフする第９スイッチと、を含む。

別の態様（態様１０）に係る表示装置は、データ線と、マトリクス状に配列する第１乃至第９画素電極と、少なくとも前記第１画素電極、前記第２画素電極、前記第４画素電極、第５画素電極、第６画素電極、第８画素電極および第９画素電極を選択可能であり、前記データ線に供給された第１データ信号を、当該選択した画素電極に供給する第１セレクターと、少なくとも前記第７画素電極および第８画素電極を選択可能であり、前記データ線に供給された第２データ信号を、当該選択した画素電極に供給する第２セレクターと、を含み、一のサブフレームにおいて、前記第１セレクターは、前記第１画素電極、前記第２画素電極、前記第４画素電極および前記第５画素電極を選択し、前記第２セレクターは、少なくとも前記第７画素電極および前記第８画素電極を選択し、前記一のサブフレームとは異なるサブフレームにおいて、前記第１セレクターは、前記第５画素電極、第６画素電極、前記第８画素電極および前記第９画素電極を選択する。

態様１１に係る電子機器は、態様１乃至１０のいずれかの表示装置を含む。

１０、１０Ｒ、１０Ｇ、１０Ｂ…表示装置、１２…走査線、１４…データ線、１６…データ信号取得回路、２０…プロジェクター、２５…処理回路、１００…表示領域、１２０…走査線駆動回路、１４０…データ信号出力回路、Ｐ１～Ｐ９…画素電極。

Claims (11)

1. データ線と、
   前記データ線に供給された第１データ信号を取得する第１データ信号取得回路と、
   前記データ線に供給された第２データ信号を取得する第２データ信号取得回路と、
   マトリクス状に配列する第１乃至第９画素電極と、
   少なくとも前記第１画素電極、前記第２画素電極、前記第４画素電極、前記第６画素電極、前記第８画素電極および前記第９画素電極を選択可能であり、当該選択した画素電極に、前記第１データ信号取得回路で取得された第１データ信号を供給する第１セレクターと、
   少なくとも前記第７画素電極および前記第８画素電極を選択可能であり、当該選択した画素電極に前記第２データ信号取得回路で取得された第２データ信号を供給する第２セレクターと、
   を含み、
   一のサブフレームにおいて、
   前記第１セレクターは、少なくとも前記第１画素電極、前記第２画素電極および前記第４画素電極を選択し、
   前記第２セレクターは、少なくとも前記第７画素電極および前記第８画素電極を選択し、
   前記一のサブフレームとは異なるサブフレームにおいて、
   前記第１セレクターは、少なくとも前記第６画素電極、前記第８画素電極および前記第９画素電極を選択する、
   表示装置。
2. 前記第１セレクターは、
   前記第３画素電極および前記第７画素電極も選択可能であり、
   前記第２セレクターは、
   前記第９画素電極も選択可能である、
   請求項１に記載の表示装置。
3. 前記一のサブフレームは、第１サブフレームであり、
   前記異なるサブフレームは、第３サブフレームであり、
   前記第１サブフレームの次の第２サブフレームにおいて、
   前記第１セレクターは、前記第２画素電極、前記第３画素電極および前記第６画素電極を選択し、
   前記第２セレクターは、前記第８画素電極および前記第９画素電極を選択し、
   前記第３サブフレームの次の第４サブフレームにおいて、
   前記第１セレクターは、前記第４画素電極、前記第７画素電極および前記第８画素電極を選択する、
   請求項２に記載の表示装置。
4. 前記第１セレクターは、
   取得された第１データ信号が出力される第１データ信号取得回路の出力端と、前記第１画素電極との間でオンまたはオフする第１スイッチと、
   前記出力端と前記第２画素電極との間でオンまたはオフする第２スイッチと、
   前記出力端と前記第３画素電極との間でオンまたはオフする第３スイッチと、
   前記出力端と前記第４画素電極との間でオンまたはオフする第４スイッチと、
   前記出力端と前記第６画素電極との間でオンまたはオフする第６スイッチと、
   前記出力端と前記第７画素電極との間でオンまたはオフする第７スイッチと、
   前記出力端と前記第８画素電極との間でオンまたはオフする第８スイッチと、
   前記出力端と前記第９画素電極との間でオンまたはオフする第９スイッチと、
   を含む請求項２または３に記載の表示装置。
5. 前記一のサブフレームと前記異なるサブフレームとは交互に現れる
   請求項１に記載の表示装置。
6. 前記第１セレクターは、
   取得された第１データ信号が出力される第１データ信号取得回路の出力端と、前記第１画素電極との間でオンまたはオフする第１スイッチと、
   前記出力端と前記第２画素電極との間でオンまたはオフする第２スイッチと、
   前記出力端と前記第４画素電極との間でオンまたはオフする第４スイッチと、
   前記出力端と前記第６画素電極との間でオンまたはオフする第６スイッチと、
   前記出力端と前記第８画素電極との間でオンまたはオフする第８スイッチと、
   前記出力端と前記第９画素電極との間でオンまたはオフする第９スイッチと、
   を含む請求項１または５に記載の表示装置。
7. 前記第５画素電極は、前記第１データ信号取得回路の出力端に接続される、
   請求項４または６に記載の表示装置。
8. データ線と、
   前記データ線に供給された第１データ信号を取得する第１データ信号取得回路と、
   前記データ線に供給された第２データ信号を取得する第２データ信号取得回路と、
   マトリクス状に配列する第１乃至第９画素電極と、
   少なくとも前記第１画素電極、前記第２画素電極、前記第４画素電極、前記第６画素電極、前記第８画素電極および前記第９画素電極を選択可能であり、当該選択した画素電極に、前記第１データ信号取得回路で取得された第１データ信号を供給する第１セレクターと、
   少なくとも前記第７画素電極および前記第８画素電極を選択可能であり、当該選択した画素電極に前記第２データ信号取得回路で取得された第２データ信号を供給する第２セレクターと、
   を含み、
   前記第１セレクターは、
   取得された第１データ信号が出力される第１データ信号取得回路の出力端と、前記第１画素電極との間でオンまたはオフする第１スイッチと、
   前記出力端と前記第２画素電極との間でオンまたはオフする第２スイッチと、
   前記出力端と前記第４画素電極との間でオンまたはオフする第４スイッチと、
   前記出力端と前記第６画素電極との間でオンまたはオフする第６スイッチと、
   前記出力端と前記第８画素電極との間でオンまたはオフする第８スイッチと、
   前記出力端と前記第９画素電極との間でオンまたはオフする第９スイッチと、
   を含む表示装置。
9. データ線と、
   前記データ線に供給された第１データ信号を取得する第１データ信号取得回路と、
   前記データ線に供給された第２データ信号を取得する第２データ信号取得回路と、
   マトリクス状に配列する第１乃至第９画素電極と、
   少なくとも前記第１画素電極、前記第２画素電極、前記第３画素電極、前記第４画素電極、前記第６画素電極、前記第７画素電極、第８画素電極および前記第９画素電極を選択可能であり、当該選択した画素電極に、前記第１データ信号取得回路で取得された第１データ信号を供給する第１セレクターと、
   少なくとも前記第７画素電極および前記第８画素電極を選択可能であり、当該選択した画素電極に前記第２データ信号取得回路で取得された第２データ信号を供給する第２セレクターと、
   を含み、
   前記第１セレクターは、
   取得された第１データ信号が出力される第１データ信号取得回路の出力端と、前記第１画素電極との間でオンまたはオフする第１スイッチと、
   前記出力端と前記第２画素電極との間でオンまたはオフする第２スイッチと、
   前記出力端と前記第３画素電極との間でオンまたはオフする第３スイッチと、
   前記出力端と前記第４画素電極との間でオンまたはオフする第４スイッチと、
   前記出力端と前記第６画素電極との間でオンまたはオフする第６スイッチと、
   前記出力端と前記第７画素電極との間でオンまたはオフする第７スイッチと、
   前記出力端と前記第８画素電極との間でオンまたはオフする第８スイッチと、
   前記出力端と前記第９画素電極との間でオンまたはオフする第９スイッチと、
   を含む表示装置。
10. データ線と、
    マトリクス状に配列する第１乃至第９画素電極と、
    少なくとも前記第１画素電極、前記第２画素電極、前記第４画素電極、前記第５画素電極、前記第６画素電極、前記第８画素電極および前記第９画素電極を選択可能であり、前記データ線に供給された第１データ信号を、当該選択した画素電極に供給する第１セレクターと、
    少なくとも前記第７画素電極および前記第８画素電極を選択可能であり、前記データ線に供給された第２データ信号を、当該選択した画素電極に供給する第２セレクターと、
    を含み、
    一のサブフレームにおいて、
    前記第１セレクターは、
    前記第１画素電極、前記第２画素電極、前記第４画素電極および前記第５画素電極を選択し、
    前記第２セレクターは、
    少なくとも前記第７画素電極および前記第８画素電極を選択し、
    前記一のサブフレームとは異なるサブフレームにおいて、
    前記第１セレクターは、
    前記第５画素電極、第６画素電極、前記第８画素電極および前記第９画素電極を選択する、
    表示装置。
11. 請求項１乃至１０のいずれかに記載の表示装置を含む電子機器。

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