JP2022050052A - ディスク装置 - Google Patents

Abstract

【課題】配線間のノイズの伝播を抑制可能なディスク装置を提供する。【解決手段】ＨＤＤ１０は、記録媒体（磁気ディスク１２）と、サスペンション３７と、磁気ヘッド１４と、マイクロアクチュエータ４７、４８と、回路基板（ＰＣＢ１９）と、ＦＰＣ１８と、プリアンプ７１と、ＭＡドライバ７２とを備える。磁気ヘッド及びアクチュエータは、サスペンションに搭載される。回路基板には、制御回路が設けられる。ＦＰＣは、サスペンションと回路基板とに接続される。プリアンプは、ＦＰＣに搭載され、磁気ヘッドが記録媒体に書き込む情報に対応したライト信号を当該磁気ヘッドへ出力し、磁気ヘッドが記録媒体から読み込んだ情報に対応したリード信号が当該磁気ヘッドから入力される。ＭＡドライバは、プリアンプから離間してＦＰＣに搭載され、アクチュエータを駆動させる駆動信号を当該アクチュエータへ出力する。【選択図】図４

Description

本発明の実施形態は、ディスク装置に関する。

ハードディスクドライブのようなディスク装置は、サスペンションに搭載された磁気ヘッドにより記録媒体に対して情報を読み書きする。ディスク装置は、例えば、サスペンションが取り付けられたアームを回転させることで、磁気ヘッドを目標位置へ移動させる。さらに、ディスク装置は、サスペンションに設けられたアクチュエータにより、磁気ヘッドを目標位置へ移動させることができる。

米国特許第６９９２８５０号明細書

アクチュエータを駆動させるドライバは、高い電圧の駆動信号をアクチュエータに印加する。このため、ドライバとアクチュエータとの間の配線は、インピーダンスが高くなり、他の配線との間でノイズの伝播を生じやすい。

本発明が解決する課題の一例は、配線間のノイズの伝播を抑制可能なディスク装置を提供することである。

一つの実施形態に係るディスク装置は、ディスク状の記録媒体と、サスペンションと、磁気ヘッドと、アクチュエータと、回路基板と、フレキシブルプリント配線板と、プリアンプと、アクチュエータドライバとを備える。前記磁気ヘッドは、前記サスペンションに搭載され、前記記録媒体に対して情報を読み書きするよう構成される。前記アクチュエータは、前記サスペンションに搭載され、前記磁気ヘッドを移動させる。前記回路基板は、前記磁気ヘッド及び前記アクチュエータを制御する制御回路が設けられる。前記フレキシブルプリント配線板は、前記サスペンションに接続された第１の接続部と、前記回路基板に接続された第２の接続部と、を有する。前記プリアンプは、前記フレキシブルプリント配線板に搭載され、前記磁気ヘッドが前記記録媒体に書き込む情報に対応したライト信号を当該磁気ヘッドへ出力し、前記磁気ヘッドが前記記録媒体から読み込んだ情報に対応したリード信号が当該磁気ヘッドから入力される。前記アクチュエータドライバは、前記プリアンプから離間して前記フレキシブルプリント配線板に搭載され、前記アクチュエータを駆動させる駆動信号を当該アクチュエータへ出力する。

図１は、第１の実施形態に係るハードディスクドライブを示す例示的な斜視図である。 図２は、第１の実施形態のサスペンションの一部を示す例示的な斜視図である。 図３は、第１の実施形態のフレキシブルプリント配線板を概略的に示す例示的な平面図である。 図４は、第１の実施形態のハードディスクドライブの機能を模式的に示す例示的なブロック図である。 図５は、第１の実施形態のシステムオンチップが出力するシリアル信号の一例を示す例示的なタイムチャートである。 図６は、第２の実施形態に係るハードディスクドライブの機能を模式的に示す例示的なブロック図である。 図７は、第３の実施形態に係るシステムオンチップが出力するシリアル信号の一例を示す例示的なタイムチャートである。 図８は、第４の実施形態に係るシステムオンチップが出力するシリアル信号の一例を示す例示的なタイムチャートである。 図９は、第５の実施形態に係るシステムオンチップが出力するシリアル信号の一例を示す例示的なタイムチャートである。 図１０は、第６の実施形態に係るハードディスクドライブの機能を模式的に示す例示的なブロック図である。 図１１は、第７の実施形態に係るハードディスクドライブの機能を模式的に示す例示的なブロック図である。

（第１の実施形態）
以下に、第１の実施形態について、図１乃至図５を参照して説明する。なお、本明細書において、実施形態に係る構成要素及び当該要素の説明が、複数の表現で記載されることがある。構成要素及びその説明は、一例であり、本明細書の表現によって限定されない。構成要素は、本明細書におけるものとは異なる名称でも特定され得る。また、構成要素は、本明細書の表現とは異なる表現によっても説明され得る。

図１は、第１の実施形態に係るハードディスクドライブ（ＨＤＤ）１０を示す例示的な斜視図である。ＨＤＤ１０は、ディスク装置の一例であり、電子機器、記憶装置、外部記憶装置、又は磁気ディスク装置とも称され得る。

ＨＤＤ１０は、筐体１１と、複数の磁気ディスク１２と、スピンドルモータ１３と、複数の磁気ヘッド１４と、アクチュエータアセンブリ１５と、ボイスコイルモータ（ＶＣＭ）１６と、ランプロード機構１７と、フレキシブルプリント配線板（ＦＰＣ）１８と、プリント配線板（ＰＣＢ）１９とを有する。磁気ディスク１２は、記録媒体の一例である。ＰＣＢ１９は、回路基板の一例である。

筐体１１は、ベース２１と、内カバー２２と、外カバー２３とを有する。ベース２１は、有底の容器であり、底壁２５と側壁２６とを有する。底壁２５は、略矩形（四角形）の板状に形成されている。側壁２６は、底壁２５の縁から突出している。底壁２５と側壁２６とは、例えば、アルミニウム合金のような金属材料によって作られ、一体に形成されている。

内カバー２２及び外カバー２３は、例えば、アルミニウム合金のような金属材料によって作られる。内カバー２２は、例えば、ネジによって側壁２６の端部に取り付けられている。外カバー２３は、内カバー２２を覆うとともに、例えば溶接によって側壁２６の端部に気密に固定されている。

筐体１１の内部は密封されている。筐体１１の内部に、磁気ディスク１２、スピンドルモータ１３、磁気ヘッド１４、アクチュエータアセンブリ１５、ＶＣＭ１６、ランプロード機構１７、及びＦＰＣ１８が配置されている。

内カバー２２に通気口２２ａが設けられる。さらに、外カバー２３に、通気口２３ａが設けられる。ベース２１の内部に部品が取り付けられ、ベース２１に内カバー２２及び外カバー２３が取り付けられた後、通気口２２ａ，２３ａから筐体１１の内部の空気が抜かれる。さらに、筐体１１の内部に、空気とは異なる気体が充填される。

筐体１１の内部に充填される気体は、例えば、空気よりも密度が低い低密度ガスや、反応性の低い不活性ガス等である。例えば、ヘリウムが筐体１１の内部に充填される。なお、他の流体が筐体１１の内部に充填されても良い。また、筐体１１の内部は、真空、真空に近い低圧、又は大気圧よりも低い陰圧に保たれても良い。

外カバー２３の通気口２３ａは、シール２８により塞がれる。シール２８は、通気口２３ａを気密に密封し、筐体１１の内部に充填された流体が通気口２３ａから漏れることを防ぐ。

磁気ディスク１２は、例えば、上面及び下面のような表面１２ａに設けられた磁気記録層を有するディスクである。磁気ディスク１２の直径は、例えば、３．５インチであるが、この例に限られない。

スピンドルモータ１３は、表面１２ａが向く方向に間隔を介して重ねられた複数の磁気ディスク１２を支持するとともに回転させる。複数の磁気ディスク１２は、例えば、クランプバネによってスピンドルモータ１３のハブに保持される。

磁気ヘッド１４は、磁気ディスク１２の記録層に対して、情報の記録及び再生を行う。言い換えると、磁気ヘッド１４は、磁気ディスク１２に対して情報を読み書きする。磁気ヘッド１４は、アクチュエータアセンブリ１５に搭載される。

アクチュエータアセンブリ１５は、磁気ディスク１２から離間した位置に配置された支持軸３１に、回転可能に支持される。ＶＣＭ１６は、アクチュエータアセンブリ１５を回転させ、所望の位置に配置する。ＶＣＭ１６によるアクチュエータアセンブリ１５の回転により磁気ヘッド１４が磁気ディスク１２の最外周に移動すると、ランプロード機構１７は、磁気ディスク１２から離間したアンロード位置に磁気ヘッド１４を保持する。

アクチュエータアセンブリ１５は、アクチュエータブロック３５と、複数のアーム３６と、複数のヘッドサスペンションアセンブリ３７とを有する。ヘッドサスペンションアセンブリ３７は、サスペンションの一例であり、以下ではサスペンション３７と称される。サスペンション３７は、ヘッドジンバルアセンブリ（ＨＧＡ）とも称され得る。

アクチュエータブロック３５は、例えば、軸受を介して、支持軸３１に回転可能に支持される。複数のアーム３６は、アクチュエータブロック３５から、支持軸３１と略直交する方向に突出している。なお、アクチュエータアセンブリ１５が分割され、複数のアクチュエータブロック３５のそれぞれからアーム３６が突出しても良い。

複数のアーム３６は、支持軸３１が延びる方向に、間隔を介して配置される。アーム３６はそれぞれ、隣り合う磁気ディスク１２の間に進入可能な板状に形成される。複数のアーム３６は、略平行に延びている。

アクチュエータブロック３５及び複数のアーム３６は、例えばアルミニウムにより一体に形成される。なお、アクチュエータブロック３５及びアーム３６の材料は、この例に限られない。

アクチュエータブロック３５からアーム３６の反対側に突出した突起に、ＶＣＭ１６のボイスコイルが設けられる。ＶＣＭ１６は、一対のヨークと、当該ヨークの間に配置されたボイスコイルと、ヨークに設けられた磁石と、を有する。

上述のように、ＶＣＭ１６は、アクチュエータアセンブリ１５を回転させる。言い換えると、ＶＣＭ１６は、アクチュエータブロック３５、アーム３６、及びサスペンション３７を一体的に回転（移動）させる。

サスペンション３７は、対応するアーム３６の先端部分に取り付けられ、当該アーム３６から突出する。これにより、複数のサスペンション３７は、支持軸３１が延びる方向に、間隔を介して配置される。

図２は、第１の実施形態のサスペンション３７の一部を示す例示的な斜視図である。図２に示すように、複数のサスペンション３７はそれぞれ、ベースプレート４１と、ロードビーム４２と、フレキシャ４３とを有する。さらに、サスペンション３７の先端部３７ａに磁気ヘッド１４が搭載される。先端部３７ａは、アーム３６及びサスペンション３７が延びる方向（長手方向）Ｄｌにおけるサスペンション３７の両端部のうち、アーム３６に取り付けられた端部の反対側の端部である。

ベースプレート４１及びロードビーム４２は、例えば、ステンレスにより作られる。なお、ベースプレート４１及びロードビーム４２の材料は、この例に限られない。ベースプレート４１は、板状に形成され、アーム３６の先端部に取り付けられる。ロードビーム４２は、ベースプレート４１よりも薄い板状に形成される。ロードビーム４２は、ベースプレート４１の先端部に取り付けられ、ベースプレート４１から突出する。

フレキシャ４３は、細長い帯状に形成される。なお、フレキシャ４３の形状は、この例に限られない。フレキシャ４３は、ステンレス等の金属板（裏打ち層）と、金属板上に形成された絶縁層と、絶縁層上に形成され複数の配線（配線パターン）を構成する導電層と、導電層を覆う保護層（絶縁層）と、を有する積層板である。

フレキシャ４３の一方の端部に、ロードビーム４２の上に位置するとともに変位可能なジンバル部（弾性支持部）４５が設けられる。ジンバル部４５は、サスペンション３７の先端部３７ａに設けられる。磁気ヘッド１４は、ジンバル部４５に搭載される。フレキシャ４３の他方の端部は、ＦＰＣ１８に接続される。これにより、ＦＰＣ１８は、フレキシャ４３の配線を介して、磁気ヘッド１４に電気的に接続される。

サスペンション３７に、一対の第１のマイクロアクチュエータ（ＭＡ）４７と、一対の第２のマイクロアクチュエータ（ＭＡ）４８とが搭載される。第１のＭＡ４７及び第２のＭＡ４８はそれぞれ、アクチュエータ及びアクチュエータ素子の一例である。

第１のＭＡ４７及び第２のＭＡ４８は、圧電素子である。第１のＭＡ４７及び第２のＭＡ４８は、例えば、バルク型、バルク積層型、又は薄膜型のピエゾ素子である。なお、第１のＭＡ４７及び第２のＭＡ４８は、この例に限られない。

一対の第１のＭＡ４７はそれぞれ、例えば、ベースプレート４１とロードビーム４２とを接続する。言い換えると、第１のＭＡ４７の一方の端部はベースプレート４１に取り付けられ、他方の端部はロードビーム４２に取り付けられる。なお、第１のＭＡ４７は、この例に限られない。一対の第１のＭＡ４７は、長手方向Ｄｌと直交し且つ磁気ディスク１２の表面１２ａに沿う方向（幅方向）Ｄｗに、互いに離間して配置される。

一対の第１のＭＡ４７が個別に伸縮することで、サスペンション３７のうち第１のＭＡ４７よりも先端部３７ａに近い部分は、磁気ディスク１２の表面１２ａに沿う方向に弾性的に曲がる。これにより、第１のＭＡ４７は、サスペンション３７の先端部３７ａに搭載された磁気ヘッド１４を移動させる。

一対の第２のＭＡ４８は、サスペンション３７の先端部３７ａの近傍に配置される。言い換えると、一対の第２のＭＡ４８はそれぞれ、第１のＭＡ４７よりも磁気ヘッド１４に近い位置で、サスペンション３７に搭載される。例えば、第２のＭＡ４８は、ジンバル部４５に搭載される。なお、第２のＭＡ４８は、この例に限られず、例えば、ロードビーム４２に搭載されても良い。

一対の第２のＭＡ４８は、幅方向Ｄｗに互いに離間して配置される。一対の第２のＭＡ４８が個別に伸縮することで、サスペンション３７の先端部３７ａは、磁気ディスク１２の表面１２ａに沿う方向に弾性的に曲がる。これにより、第２のＭＡ４８は、サスペンション３７の先端部３７ａに搭載された磁気ヘッド１４を移動させる。

上述のように、本実施形態のＨＤＤ１０は、ＶＣＭ１６と、第１のＭＡ４７と、第２のＭＡ４８とによって磁気ヘッド１４を移動させる、いわゆる三段アクチュエータ（Ｔｒｉｐｌｅ Ｓｔａｇｅ Ａｃｔｕａｔｏｒ：ＴＳＡ）方式で磁気ヘッド１４の位置を調整する。なお、ＨＤＤ１０は、この例に限られず、ＶＣＭ１６と第１のＭＡ４７とによって磁気ヘッド１４を移動させる、いわゆる二段アクチュエータ（Ｄｕａｌ Ｓｔａｇｅ Ａｃｔｕａｔｏｒ：ＤＳＡ）方式で磁気ヘッド１４の位置を調整しても良い。

図１に示すＰＣＢ１９は、例えば、ガラスエポキシ基板等のリジッド基板であり、多層基板又はビルドアップ基板等である。ＰＣＢ１９は、筐体１１の外部に配置され、ベース２１の底壁２５の外部に取り付けられる。ＰＣＢ１９は、例えば、複数のネジによって底壁２５に取り付けられる。

ＰＣＢ１９は、底壁２５に向く実装面１９ａを有する。実装面１９ａに、例えば、インターフェース（Ｉ／Ｆ）コネクタ５１と、複数の電子部品５２と、中継コネクタ５３とが搭載される。

Ｉ／Ｆコネクタ５１は、Ｓｅｒｉａｌ ＡＴＡのようなインターフェース規格に準拠したコネクタであり、ホストコンピュータのＩ／Ｆコネクタに接続される。ＨＤＤ１０は、Ｉ／Ｆコネクタ５１を通じて、ホストコンピュータから電力の供給を受けるとともに、ホストコンピュータとの間で種々のデータを送受信する。

複数の電子部品５２は、例えば、システムオンチップ（ＳｏＣ）５５を含む。さらに、複数の電子部品５２は、例えば、スピンドルモータ１３及びＶＣＭ１６を駆動させるサーボコンボＩＣ（ＳＶＣ）と、ＲＡＭ、ＲＯＭ、及びバッファメモリのような種々のメモリと、コイル及びコンデンサのような他の電子部品と、を含む。

ＳｏＣ５５は、例えば、リードライトチャネル（ＲＷＣ）、ハードディスクコントローラ（ＨＤＣ）、及びプロセッサを有する。なお、ＲＷＣ、ＨＤＣ、及びプロセッサは、別々の部品であっても良い。

ＳｏＣ５５のプロセッサは、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）である。プロセッサは、例えば、ＲＯＭに予め記憶されたファームウェアに従って、ＨＤＤ１０の全体的な制御を行う。例えば、プロセッサは、ＲＯＭのファームウェアをＲＡＭにロードし、ロードされたファームウェアに従って、磁気ヘッド１４、ＲＷＣ、ＨＤＣ、及び他の部分の制御を実行する。

ＰＣＢ１９に、ＳｏＣ５５を含む複数の電子部品５２と、ＰＣＢ１９に設けられた配線のような導体パターンとを含む、制御回路５６が設けられる。制御回路５６は、スピンドルモータ１３、磁気ヘッド１４、ＶＣＭ１６、第１のＭＡ４７、及び第２のＭＡ４８を制御する。なお、制御回路５６は、ＰＣＢ１９とは異なる部分に設けられた他の回路を制御することで、スピンドルモータ１３、磁気ヘッド１４、ＶＣＭ１６、第１のＭＡ４７、及び第２のＭＡ４８を間接的に制御しても良い。

中継コネクタ５３は、例えば、底壁２５に設けられたコネクタを通じて、筐体１１の内部に配置された種々の部品に電気的に接続される。これにより、ＰＣＢ１９は、筐体１１の内部に配置されたスピンドルモータ１３、磁気ヘッド１４、アクチュエータアセンブリ１５、ＶＣＭ１６、ＦＰＣ１８、第１のＭＡ４７、及び第２のＭＡ４８に、電気的に接続される。

図３は、第１の実施形態のＦＰＣ１８を概略的に示す例示的な平面図である。ＦＰＣ１８は、例えば、ポリイミドのような絶縁材料で作られた絶縁層と、絶縁層上に設けられた導電層と、導電層を覆う絶縁性の保護層とを有する。図３に示すように、ＦＰＣ１８は、略Ｌ字状に形成される。なお、ＦＰＣ１８の形状は、この例に限られない。ＦＰＣ１８は、第１の接続部６１と、第２の接続部６２と、第３の接続部６３とを有する。

第１の接続部６１は、例えば、ＦＰＣ１８が延びる方向におけるＦＰＣ１８の一方の端部に設けられる。第１の接続部６１には、複数の端子６５が設けられる。端子６５は、例えば、ＦＰＣ１８の表面に設けられたパッドである。複数の端子６５は、例えば導電性接着剤又は半田によりフレキシャ４３の複数の端子に接続される。これにより、第１の接続部６１は、サスペンション３７のフレキシャ４３に接続される。

第２の接続部６２は、例えば、ＦＰＣ１８が延びる方向におけるＦＰＣ１８の他方の端部に設けられる。第２の接続部６２は、ＦＰＣ１８の表面から突出するコネクタ６６を有する。コネクタ６６は、例えば、筐体１１の底壁２５に設けられたコネクタを通じて、ＰＣＢ１９の中継コネクタ５３に電気的に接続される。これにより、第２の接続部６２は、ＰＣＢ１９に接続される。なお、コネクタ６６は、ＰＣＢ１９の中継コネクタ５３に直接的に接続されても良い。

第３の接続部６３は、例えば、第１の接続部６１の近傍に設けられる。第３の接続部６３は、複数のＶＣＭ端子６７を有する。ＶＣＭ端子６７は、例えば、ＦＰＣ１８の表面に設けられたパッドである。ＶＣＭ端子６７は、例えば導電性接着剤又は半田によりＶＣＭ１６のボイスコイルの複数の端子に接続される。これにより、第３の接続部６３は、ＶＣＭ１６に接続される。

コネクタ６６は、当該コネクタ６６の端子である複数のピン６８を有する。ピン６８が底壁２５のコネクタの端子に接続されることで、ＦＰＣ１８がＰＣＢ１９に電気的に接続される。

ＦＰＣ１８は、複数の配線６９をさらに有する。配線６９は、例えば、ＦＰＣ１８の導電層に設けられた配線パターンである。複数の配線６９は、例えば、複数のピン６８と、複数の端子６５又は複数のＶＣＭ端子６７と、を接続する。

ＦＰＣ１８にはプリアンプ７１と、複数のＭＡドライバ７２とが搭載される。プリアンプ７１は、ヘッドアンプとも称される。ＭＡドライバ７２は、アクチュエータドライバ、ドライバ素子、及び電子部品の一例である。プリアンプ７１とＭＡドライバ７２とは、互いに離間してＦＰＣ１８に搭載される。すなわち、プリアンプ７１と複数のＭＡドライバ７２とは、別々の部品である。

図４は、第１の実施形態のＨＤＤ１０の機能を模式的に示す例示的なブロック図である。図４に示すように、プリアンプ７１は、シリアルインターフェース（Ｉ／Ｆ）８１と、ロジック回路８２と、アンプ８３とを有する。なお、プリアンプ７１は、他の部品及び回路を有しても良い。

プリアンプ７１は、複数の配線６９のうち少なくとも一つを通じて、図３の端子６５に接続される。これにより、図４に示すように、プリアンプ７１は、フレキシャ４３を介して磁気ヘッド１４に電気的に接続される。プリアンプ７１は、例えば、磁気ヘッド１４のリード素子１４ａ、ライト素子１４ｂ、及びＨＤＩ素子１４ｃに電気的に接続される。

リード素子１４ａは、磁気ディスク１２から情報を読み込むことでリード信号を出力する。ライト素子１４ｂは、入力されたライト信号に基づき磁気ディスク１２に情報を書き込む。ＨＤＩ素子１４ｃは、例えば、入力された信号に基づき発熱して、磁気ディスク１２の表面１２ａから浮上した磁気ヘッド１４の高さを調整する。また、ＨＤＩ素子１４ｃは、例えば、磁気ヘッド１４が磁気ディスク１２の表面１２ａに衝突した場合に、衝突を検出するための信号を出力する。

プリアンプ７１は、複数の配線６９のうち少なくとも一つを通じて、図３のコネクタ６６のピン６８に接続される。これにより、図４に示すように、プリアンプ７１は、ＰＣＢ１９を介して制御回路５６に電気的に接続される。プリアンプ７１は、例えば、ＲＷＣを含むＳｏＣ５５に電気的に接続される。

ＲＷＣは、信号処理回路であり、ＳｏＣ５５のＨＤＣから転送されたライトデータを符号化してライト信号に変換し、ライト信号をプリアンプ７１に出力する。また、ＲＷＣは、磁気ヘッド１４から出力されたリード信号を復号化してリードデータに変換し、リードデータをＨＤＣに出力する。

プリアンプ７１は、アンプ８３によってＳｏＣ５５のＲＷＣから出力されたライト信号を増幅して、磁気ヘッド１４のライト素子１４ｂへ伝送する。ライト素子１４ｂは、当該ライト信号に基づき、情報を磁気ディスク１２に書き込む。言い換えると、プリアンプ７１は、磁気ヘッド１４が磁気ディスク１２に書き込む情報に対応したライト信号を当該磁気ヘッド１４へ出力する。

プリアンプ７１は、リード素子１４ａから出力されたリード信号をアンプ８３によって増幅して、ＳｏＣ５５のＲＷＣへ伝送する。言い換えると、プリアンプ７１は、磁気ヘッド１４が磁気ディスク１２から読み込んだ情報に対応したリード信号が当該磁気ヘッド１４から入力される。

プリアンプ７１は、シリアルＩ／Ｆ８１により、制御回路５６のＳｏＣ５５との間でシリアル信号のようなデジタル信号を送受信する。例えば、ＳｏＣ５５は、シリアルＩ／Ｆ８１へ、書き込みのパワー又は電流の制御信号、ＨＤＩ素子１４ｃの制御信号、及びアンプ８３のゲインの制御信号を出力する。なお、デジタル信号はこれらの例に限られない。ロジック回路８２は、これらのデジタル信号を処理する。

また、プリアンプ７１は、ＳｏＣ５５との間でアナログ信号も送受信する。例えば、プリアンプ７１は、ＳｏＣ５５のＲＷＣが出力したライト信号を受信するとともに、ＲＷＣへリード信号を送信する。

例えば、アンプ８３は、リード素子１４ａから受信したリード信号を増幅し、ＳｏＣ５５のＲＷＣへ出力する。また、アンプ８３は、ＲＷＣから受信したライト信号を増幅してライト素子１４ｂへ出力する。なお、アンプ８３は、他の信号を増幅しても良い。

ＭＡドライバ７２は、シリアルインターフェース（Ｉ／Ｆ）８５と、ロジック回路８６と、複数のデジタルアナログコンバータ（ＤＡＣ）８７と、複数のＭＡアンプ８８とを有する。ＭＡアンプ８８は、増幅器の一例である。なお、ＭＡドライバ７２は、他の部品及び回路を有しても良い。

ＭＡドライバ７２は、複数の配線６９のうち少なくとも一つを通じて、図３の端子６５に接続される。これにより、図４に示すように、複数のＭＡドライバ７２は、フレキシャ４３を介して第１のＭＡ４７及び第２のＭＡ４８に電気的に接続される。

ＭＡドライバ７２は、複数の配線６９のうち少なくとも一つを通じて、図３のコネクタ６６のピン６８に接続される。これにより、図４に示すように、ＭＡドライバ７２は、ＰＣＢ１９を介して制御回路５６に電気的に接続される。ＭＡドライバ７２は、例えば、ＳｏＣ５５に電気的に接続される。

ＭＡドライバ７２は、シリアルＩ／Ｆ８５を通じて、制御回路５６のＳｏＣ５５との間でシリアル信号のようなデジタル信号を送受信する。シリアルＩ／Ｆ８５は、ＳｏＣ５５が出力した種々のデジタル信号を送受信する。例えば、ＳｏＣ５５は、シリアルＩ／Ｆ８５へ、第１のＭＡ４７又は第２のＭＡ４８を制御するためのシリアル信号を出力する。なお、デジタル信号はこの例に限られない。

ロジック回路８６は、種々のシリアル信号を処理する。例えば、ロジック回路８６は、シリアルＩ／Ｆ８５が受信したシリアル信号を、複数のＤＡＣ８７のうち当該シリアル信号に対応する一つへ出力する。なお、ロジック回路８６は、他の処理を行っても良い。

ＤＡＣ８７は、ロジック回路８２から入力されたシリアル信号を、対応する第１のＭＡ４７又は第２のＭＡ４８を駆動するためのアナログ信号（駆動信号）に変換する。ＤＡＣ８７は、変換された駆動信号を対応するＭＡアンプ８８へ出力する。

複数のＭＡアンプ８８は、対応するＤＡＣ８７と、対応する第１のＭＡ４７又は第２のＭＡ４８とに電気的に接続される。ＭＡアンプ８８は、対応するＤＡＣ８７から入力された駆動信号を増幅して、対応する第１のＭＡ４７又は第２のＭＡ４８へ出力する。すなわち、ＭＡドライバ７２は、第１のＭＡ４７又は第２のＭＡ４８を駆動させる駆動信号を、当該第１のＭＡ４７又は第２のＭＡ４８へ出力する。

ＭＡアンプ８８の数は、例えば、第１のＭＡ４７及び第２のＭＡ４８の数に等しく、本実施形態では四つである。また、ＤＡＣ８７の数は、例えば、ＭＡアンプ８８の数に等しく、本実施形態では四つである。なお、ＤＡＣ８７及びＭＡアンプ８８の数は、これらの例に限られない。

例えば、ＤＡＣ８７の数は、差動信号を用いる場合、ＭＡアンプ８８の数の半分であっても良い。また、アクチュエータ（第１のＭＡ４７及び第２のＭＡ４８）が一括して制御される場合、ＤＡＣ８７の数は一つであっても良い。

制御回路５６は、スイッチング電源９１と、アンプ電源９２と、ＶＣＭドライバ９３とをさらに有する。スイッチング電源９１、アンプ電源９２、及びＶＣＭドライバ９３は、例えば、ＳＶＣに含まれる。なお、スイッチング電源９１、アンプ電源９２、及びＶＣＭドライバ９３は、この例に限られない。

スイッチング電源９１は、例えば、プリアンプ７１に－３Ｖの電力を供給する電源回路である。アンプ電源９２は、ＭＡドライバ７２のＭＡアンプ８８に電力（＋Ｖ，－Ｖ）を供給する電源回路である。ＶＣＭドライバ９３は、ＶＣＭ１６を駆動させる信号を、当該ＶＣＭ１６へ出力する。

図３に示すように、ＦＰＣ１８は、第１のドライバ端子１０１と、第２のドライバ端子１０２と、プリアンプ端子１０３とを有する。第１のドライバ端子１０１は、第１の端子の一例である。プリアンプ端子１０３は、第２の端子の一例である。第１のドライバ端子１０１、第２のドライバ端子１０２、及びプリアンプ端子１０３は、例えば、ＦＰＣ１８の表面に設けられたパッドである。

第１のドライバ端子１０１に、ＭＡドライバ７２の端子７２ａが例えば導電性接着剤又は半田により接続される。端子７２ａは、ＭＡドライバ７２のＭＡアンプ８８に接続される。図３は、一つのＭＡドライバ７２に対して模式的に一つの端子７２ａ及び一つの第１のドライバ端子１０１を示すが、ＭＡドライバ７２は複数のＭＡアンプ８８に対応する複数の端子７２ａを有する。さらに、ＦＰＣ１８は、複数の端子７２ａに対応する複数の第１のドライバ端子１０１を有する。

第２のドライバ端子１０２に、ＭＡドライバ７２の端子７２ｂが例えば導電性接着剤又は半田により接続される。端子７２ｂは、ＭＡドライバ７２のシリアルＩ／Ｆ８５に接続される。

プリアンプ端子１０３に、プリアンプ７１の端子７１ａが例えば導電性接着剤又は半田により接続される。また、ＶＣＭ端子６７に、ＶＣＭ１６の端子が例えば導電性接着剤又は半田により接続される。

複数の配線６９は、第１のドライバ配線１１１と、第２のドライバ配線１１２と、電源配線１１３と、二つのＶＣＭ配線１１４とを含む。第１のドライバ配線１１１は、第１の配線及び第４の配線の一例である。第２のドライバ配線１１２は、第５の配線の一例である。電源配線１１３は、第２の配線の一例である。二つのＶＣＭ配線１１４は、第３の配線の一例である。

第１のドライバ配線１１１は、第１のドライバ端子１０１と、第１の接続部６１の複数の端子６５のうち少なくとも一つとを接続する。このため、第１のドライバ配線１１１は、ＭＡドライバ７２の端子７２ａと、第１の接続部６１の端子６５とを接続する。

第２のドライバ配線１１２は、第２のドライバ端子１０２と、第２の接続部６２のコネクタ６６の一つのピン６８とを接続する。このため、第２のドライバ配線１１２は、ＭＡドライバ７２の端子７２ｂと第２の接続部６２のピン６８とを接続する。

電源配線１１３は、プリアンプ端子１０３と、第２の接続部６２のコネクタ６６の一つのピン６８とを接続する。スイッチング電源９１は、第２の接続部６２及び電源配線１１３を通じて、プリアンプ端子１０３に接続されたプリアンプ７１に電源を供給する。すなわち、電源配線１１３は、プリアンプ７１に電力を供給する。

ＶＣＭ配線１１４は、第３の接続部６３の二つのＶＣＭ端子６７と、第２の接続部６２のコネクタ６６のピン６８とを接続する。また、複数の配線６９は、プリアンプ７１と第１の接続部６１の端子６５とを接続する配線と、プリアンプ７１と第２の接続部６２のコネクタ６６のピン６８とを接続する配線と、を含む。図３において、複数の配線６９のうち幾つかは、説明のため省略されている。例えば、複数の配線６９は、アンプ電源９２とＭＡドライバ７２とを接続してＭＡアンプ８８に電力を供給する配線、ＳｏＣ５５のＲＷＣとプリアンプ７１とを接続してリード信号及びライト信号を伝送する配線、及び他の種々の配線を含む。

プリアンプ７１及びＭＡドライバ７２は第１の接続部６１の近傍に配置される。このため、ＭＡドライバ７２は、第２の接続部６２よりも第１の接続部６１の方に近い。言い換えると、ＭＡドライバ７２と第１の接続部６１との間の距離は、ＭＡドライバ７２と第２の接続部６２との間の距離よりも短い。したがって、第１のドライバ配線１１１は、第２のドライバ配線１１２よりも短い。

ＭＡドライバ７２は、プリアンプ７１よりも第１の接続部６１に近い。言い換えると、ＭＡドライバ７２と第１の接続部６１との間の距離は、プリアンプ７１と第１の接続部６１との間の距離よりも短い。なお、ＭＡドライバ７２は、プリアンプ７１よりも第１の接続部６１から遠くても良い。

第１のドライバ端子１０１は、プリアンプ端子１０３よりも第１の接続部６１に近い。このため、第１のドライバ端子１０１から延びる第１のドライバ配線１１１は、プリアンプ端子１０３から延びる電源配線１１３と並んで延びない。言い換えると、第１のドライバ配線１１１は、電源配線１１３と隣り合わない。

第１のドライバ端子１０１は、第３の接続部６３のＶＣＭ端子６７よりも第１の接続部６１に近い。このため、第１のドライバ端子１０１から延びる第１のドライバ配線１１１は、ＶＣＭ端子６７から延びるＶＣＭ配線１１４と並んで延びない。言い換えると、第１のドライバ配線１１１は、ＶＣＭ配線１１４と隣り合わない。

第１のドライバ配線１１１は、ＭＡアンプ８８によって電圧を増幅された駆動信号を伝送する。駆動信号の電流は電圧に比して低いため、第１のドライバ配線１１１のインピーダンスは高くなる。一方、第２のドライバ配線１１２は、シリアル信号のようなデジタル信号を伝送する。このため、第２のドライバ配線１１２は、第１のドライバ配線１１１よりもインピーダンスが低い。

本実施形態では、第２のドライバ配線１１２は、分岐しており、プリアンプ７１と、ＭＡドライバ７２と、第２の接続部６２とを接続する。このため、図４に示すように、ＳｏＣ５５と、プリアンプ７１のシリアルＩ／Ｆ８１と、ＭＡドライバ７２のシリアルＩ／Ｆ８５とが互いに電気的に接続される。

図５は、第１の実施形態のＳｏＣ５５が出力するシリアル信号の一例を示す例示的なタイムチャートである。ＳｏＣ５５は、プリアンプ７１のシリアルＩ／Ｆ８１と、ＭＡドライバ７２のシリアルＩ／Ｆ８５とへ、図５に示す共通のシリアル信号を出力する。

例えば、ＳｏＣ５５と、プリアンプ７１のシリアルＩ／Ｆ８１と、ＭＡドライバ７２のシリアルＩ／Ｆ８５とは、三つの配線によって並列に接続される。ＳｏＣ５５は、プリアンプ７１のシリアルＩ／Ｆ８１と、ＭＡドライバ７２のシリアルＩ／Ｆ８５とへ、イネーブル信号ＳＤＥＮと、クロック信号ＳＣＬＫと、データ信号ＳＤＡＴＡとを出力する。なお、シリアル信号はこの例に限られない。

データ信号ＳＤＡＴＡは、アドレスＡＤを含む。アドレスＡＤは、プリアンプ７１のためのアドレスである第１のアドレスＡＤ１、又はＭＡドライバ７２のためのアドレスである第２のアドレスＡＤ２として設定される。言い換えると、制御回路５６のＳｏＣ５５は、第１のアドレスＡＤ１又は第２のアドレスＡＤ２を含むデジタル信号を出力する。なお、アドレスＡＤはこの例に限られない。シリアルＩ／Ｆ８１，８５がデータ信号ＳＤＡＴＡを受信すると、ロジック回路８２，８６はアドレスＡＤに基づき動作する。

プリアンプ７１のロジック回路８２は、第１のアドレスＡＤ１を含むデータ信号ＳＤＡＴＡに基づき動作する。例えば、ロジック回路８２は、第１のアドレスＡＤ１を含むデータ信号ＳＤＡＴＡに基づいて、アンプ８３を通じて種々の制御信号を磁気ヘッド１４へ出力する。例えば、ロジック回路８２は、アンプ８３を通じて、書き込みのパワー又は電流の制御信号、又はＨＤＩ素子１４ｃの制御信号を、磁気ヘッド１４へ出力する。また、ロジック回路８２は、ゲインの制御信号に基づき、アンプ８３のゲインを制御する。一方、ロジック回路８２は、第２のアドレスＡＤ２を含むデータ信号ＳＤＡＴＡを受信した場合、当該データ信号ＳＤＡＴＡを無視する。

ＭＡドライバ７２のロジック回路８６は、第２のアドレスＡＤ２を含むデータ信号ＳＤＡＴＡを、当該第２のアドレスＡＤ２に対応するＤＡＣ８７へ出力する。これにより、ＤＡＣ８７は、対応する第２のアドレスＡＤ２を含むデジタル信号をアナログ信号としての駆動信号に変換する。一方、ロジック回路８２は、第１のアドレスＡＤ１を含むデータ信号ＳＤＡＴＡを受信した場合、当該データ信号ＳＤＡＴＡを無視する。

以上のように、ＳｏＣ５５は、プリアンプ７１に磁気ヘッド１４の制御信号を出力させるためのデータ信号ＳＤＡＴＡに、第１のアドレスＡＤ１を付す。また、ＳｏＣ５５は、ＭＡドライバ７２に駆動信号を出力させるためのデータ信号ＳＤＡＴＡに、第２のアドレスＡＤ２を付す。これにより、プリアンプ７１とＭＡドライバ７２とが共通のデジタル信号を受信しても、プリアンプ７１とＭＡドライバ７２とは自身に対応するアドレスＡＤを含むデータ信号ＳＤＡＴＡに応じて動作するため、通信干渉が生じることを抑制できる。

上述のように、第２のドライバ配線１１２は、分岐している。図３に示すように、プリアンプ７１及びＭＡドライバ７２へシリアル信号を伝送する第２のドライバ配線１１２は、ＦＰＣ１８において分岐している。このため、コネクタ６６において当該シリアル信号を伝送するピン６８の数は、個別の配線がプリアンプ７１及びＭＡドライバ７２へシリアル信号を伝送する場合、及びプリアンプ７１及びＭＡドライバ７２へシリアル信号を伝送する配線がＰＣＢ１９において分岐する場合に比べ、低減される。

また、一つのＭＡドライバ７２は、複数の第１のＭＡ４７及び第２のＭＡ４８に並列に接続されている。上述のように、ＭＡドライバ７２のロジック回路８６は、第２のアドレスＡＤ２に応じて信号の送信先を変える。このため、ＭＡドライバ７２は、当該ＭＡドライバ７２に接続されるアクチュエータ（第１のＭＡ４７及び第２のＭＡ４８）の数にかかわらず、ＭＡドライバ７２のシリアルＩ／Ｆ８５に接続される配線の数を一定にすることができる。

以上のＨＤＤ１０において、図４のスイッチング電源９１がノイズを発生させることがある。スイッチング電源９１が発生させたノイズは、スイッチング電源９１とプリアンプ７１とを接続する配線Ｗ１から、他の配線へ伝播する虞がある。配線Ｗ１は、電源配線１１３と、当該電源配線１１３に接続されるＰＣＢ１９の配線とを含む電気経路である。

インピーダンスが高い配線は、他の配線との間でノイズを伝播させやすい。例えば、ノイズは、配線Ｗ１から、ＶＣＭドライバ９３とＶＣＭ１６とを接続する配線Ｗ２に伝播する虞がある。配線Ｗ２は、ＶＣＭ配線１１４と、当該ＶＣＭ配線１１４に接続されるＰＣＢ１９の配線とを含む電気経路である。

一方、デジタル信号を伝送する配線は、他の配線との間でノイズを伝播させにくい。ＳｏＣ５５、プリアンプ７１、及びＭＡドライバ７２を接続する配線Ｗ３は、シリアル信号を伝送するため、インピーダンスが低い。また、アンプ電源９２とＭＡドライバ７２とを接続する配線Ｗ４も、インピーダンスが低い。このため、配線Ｗ３，Ｗ４は、ノイズが配線Ｗ１，Ｗ２から当該配線Ｗ３，Ｗ４に伝播することを抑制できる。配線Ｗ３は、第２のドライバ配線１１２と、当該第２のドライバ配線１１２に接続されるＰＣＢ１９の配線とを含む電気経路である。

ＭＡドライバ７２と第１のＭＡ４７又は第２のＭＡ４８とを接続する配線Ｗ５は、インピーダンスが高い。配線Ｗ５は、第１のドライバ配線１１１と、当該第１のドライバ配線１１１に接続されるフレキシャ４３の配線とを含む電気経路である。しかし、上述のように、第１のドライバ配線１１１は、電源配線１１３及びＶＣＭ配線１１４とは隣り合わない。従って、第１のドライバ配線１１１（配線Ｗ５）は、ノイズが電源配線１１３（配線Ｗ１）及びＶＣＭ配線１１４（配線Ｗ２）から当該第１のドライバ配線１１１に伝播することを抑制できる。また、配線Ｗ５が短くなるため、配線Ｗ５は、他の要因でノイズを得ることも抑制できる。

以上のようにノイズの伝播が抑制されるため、例えば、ＳｏＣ５５とリード素子１４ａ及びライト素子１４ｂとを接続する配線にノイズが伝播することが抑制される。リード信号にノイズが混入すると、プリアンプ７１でノイズが増幅され、ＨＤＤ１０における情報の読み込みが困難になったり、サーボ信号による位置制御が困難になったりする虞がある。また、ライト信号にノイズが混入すると、ＨＤＤ１０における情報の正確な書き込みが困難になる虞がある。これに対し、本実施形態のＨＤＤ１０は、上述のように配線間のノイズの伝播を抑制できるため、ノイズが情報の読み書き及び位置制御を阻害することを抑制できる。

第１のドライバ配線１１１が伝送する駆動信号は、電圧が高い。一般的に、高電圧の配線は、耐圧を確保するために、他の配線から離間するように設計される。しかし、本実施形態では、第１のドライバ配線１１１が短いため、ＦＰＣ１８における第１のドライバ配線１１１を含む配線６９のレイアウト設計が容易となる。

以上説明された第１の実施形態に係るＨＤＤ１０において、ＭＡドライバ７２は、プリアンプ７１から離間してＦＰＣ１８に搭載される。ＭＡドライバ７２は、第１のＭＡ４７（第２のＭＡ４８）を駆動させる駆動信号を当該第１のＭＡ４７（第２のＭＡ４８）へ出力する。ピエゾ素子のような第１のＭＡ４７（第２のＭＡ４８）を駆動させる駆動信号は、一般的に電圧が高く電流が低い。このため、ＭＡドライバ７２と第１のＭＡ４７（第２のＭＡ４８）との間の配線Ｗ５は、インピーダンスが高く、他の配線との間でノイズの伝播を生じやすい。しかし、本実施形態では、ＭＡドライバ７２がＦＰＣ１８に搭載されるため、ＭＡドライバ７２がＰＣＢ１９に搭載される場合に比べ、ＭＡドライバ７２と第１のＭＡ４７（第２のＭＡ４８）との間の配線Ｗ５が短くなる。従って、ＭＡドライバ７２と第１のＭＡ４７（第２のＭＡ４８）との間の配線Ｗ５が、他の配線との間でノイズの伝播を生じることを抑制される。例えば、ＭＡドライバ７２と第１のＭＡ４７（第２のＭＡ４８）との間の配線Ｗ５から、磁気ヘッド１４とプリアンプ７１との間の配線、又は制御回路５６とプリアンプ７１との間の配線にノイズが伝播することが抑制され、ひいては磁気ヘッド１４が読み書きする情報にノイズが混じることが抑制される。さらに、ＭＡドライバ７２は、プリアンプ７１から離間してＦＰＣ１８に搭載される。言い換えると、ＭＡドライバ７２は、プリアンプ７１とは異なる部品である。このため、第１のＭＡ４７（第２のＭＡ４８）の数が互いに異なる複数種類のＨＤＤ１０が、それぞれの第１のＭＡ４７（第２のＭＡ４８）の数に応じたＭＡドライバ７２を搭載されることで、ＭＡドライバ７２の設計を共通化することができる。

また、ＭＡドライバ７２がＰＣＢ１９に搭載される場合、ＭＡドライバ７２とアクチュエータ（第１のＭＡ４７及び第２のＭＡ４８）とを接続する配線の数が、例えば、アクチュエータの数の増加や、アクチュエータの機能の増加によって増加することがある。例えば、ＨＤＤ１０が、ＴＳＡ方式を採用したり、アクチュエータのオフセット制御を行ったり、セルフサーボライト（ＳＳＷ）のためのアクチュエータ制御を行ったりすることで、当該配線が増加する。配線の数が増加するに従って、例えば、第２の接続部６２のコネクタ６６のピン６８の数が増加し、コネクタ６６が大型化する。しかし、本実施形態では、ＭＡドライバ７２がＦＰＣ１８に接続される。ＭＡドライバ７２を制御するための制御信号の配線は、ＭＡドライバ７２から出力される駆動信号の配線に比べて、低減しやすい。このため、コネクタ６６のピン６８の数が多くなることが抑制され、コネクタ６６が小型化可能となる。

ＭＡドライバ７２は、プリアンプ７１から離間してＦＰＣ１８に搭載される。第１のドライバ配線１１１は、ＦＰＣ１８に設けられ、第１の接続部６１とＭＡドライバ７２とを接続する。第２のドライバ配線１１２は、ＦＰＣ１８に設けられ、第２の接続部６２とＭＡドライバ７２とを接続し、第１のドライバ配線１１１配線よりもインピーダンスが低い。すなわち、第１のドライバ配線１１１は、インピーダンスが高く、他の配線との間でノイズの伝播を生じやすい。しかし、本実施形態では、ＭＡドライバ７２がＦＰＣ１８に搭載されるため、ＭＡドライバ７２がＰＣＢ１９に搭載される場合に比べ、ＭＡドライバ７２に接続されたインピーダンスが高い第１のドライバ配線１１１が短くなる。従って、ＭＡドライバ７２に接続された第１のドライバ配線１１１と他の配線との間でノイズの伝播を生じることを抑制される。

ＭＡドライバ７２は、第２の接続部６２よりも第１の接続部６１の方に近い。このため、ＭＡドライバ７２と第１のＭＡ４７（第２のＭＡ４８）との間の配線Ｗ５が短くなる。従って、ＭＡドライバ７２と第１のＭＡ４７（第２のＭＡ４８）との間の配線Ｗ５が、他の配線との間でノイズの伝播を生じることを抑制される。

ＦＰＣ１８は、ＭＡドライバ７２が接続された第１のドライバ端子１０１と、第１のドライバ端子１０１と第１の接続部６１とを接続する第１のドライバ配線１１１と、プリアンプ７１が接続されたプリアンプ端子１０３と、プリアンプ端子１０３と第２の接続部６２とを接続するとともにプリアンプ７１に電力を供給する電源配線１１３と、を有する。第１のドライバ端子１０１は、プリアンプ端子１０３よりも第１の接続部６１に近い。このため、第１のドライバ配線１１１と電源配線１１３とは、これらの配線が延びる方向と直交する方向（横方向）に隣り合わない。従って、第１のドライバ配線１１１と電源配線１１３との間でノイズが伝播することが抑制される。第１のドライバ配線１１１は、駆動信号を伝送するため、上述のようにインピーダンスが高い。また、例えば、電源配線１１３がスイッチング電源により生成された電力をプリアンプ７１に供給するため、ノイズが電源配線１１３を流れる虞がある。しかし、本実施形態のＨＤＤ１０では、電源配線１１３から第１のドライバ配線１１１にノイズが伝播することが抑制される。従って、第１のドライバ配線１１１が、磁気ヘッド１４とプリアンプ７１との間の配線、又は制御回路５６とプリアンプ７１との間の配線にノイズを伝播することを抑制され、ひいては磁気ヘッド１４が読み書きする情報にノイズが混じることが抑制される。

ＦＰＣ１８は、ＶＣＭ１６に接続された第３の接続部６３と、第２の接続部６２と第３の接続部６３とを接続するＶＣＭ配線１１４と、を有する。第１のドライバ端子１０１は、第３の接続部６３よりも第１の接続部６１に近い。このため、第１のドライバ配線１１１とＶＣＭ配線１１４とは、これらの配線が延びる方向と直交する方向（横方向）に隣り合わない。従って、第１のドライバ配線１１１とＶＣＭ配線１１４との間でノイズが伝播することが抑制される。

制御回路５６のＳｏＣ５５は、第１のアドレスＡＤ１又は第２のアドレスＡＤ２を含むデジタル信号を出力する。プリアンプ７１は、第１のアドレスＡＤ１を含むデジタル信号に基づき動作する。ＭＡドライバ７２は、第２のアドレスＡＤ２を含むデジタル信号をアナログ信号としての駆動信号に変換するＤＡＣ８７を有する。ＭＡドライバ７２は、駆動信号を増幅して第１のＭＡ４７（第２のＭＡ４８）へ出力するＭＡアンプ８８を有する。すなわち、プリアンプ７１とＭＡドライバ７２とは、共通のデジタル信号に基づき動作する。従って、本実施形態のＨＤＤ１０は、制御回路５６がプリアンプ７１とＭＡドライバ７２とへ個別のデジタル信号を出力する場合に比べ、第２の接続部６２に設けられるピン６８の数を低減することができる。また、プリアンプ７１とＭＡドライバ７２とは、第１のアドレスＡＤ１又は第２のアドレスＡＤ２に基づいて動作し、通信干渉による誤動作を抑制することができる。

（第２の実施形態）
以下に、第２の実施形態について、図６を参照して説明する。なお、以下の複数の実施形態の説明において、既に説明された構成要素と同様の機能を持つ構成要素は、当該既述の構成要素と同じ符号が付され、さらに説明が省略される場合がある。また、同じ符号が付された複数の構成要素は、全ての機能及び性質が共通するとは限らず、各実施形態に応じた異なる機能及び性質を有していても良い。

図６は、第２の実施形態に係るＨＤＤ１０の機能を模式的に示す例示的なブロック図である。図６に示すように、第２の実施形態のプリアンプ７１は、ロジック回路８２の代わりに、ロジック回路２０２及び複数のデジタルアナログコンバータ（ＤＡＣ）２０３を有する。なお、プリアンプ７１は、他の部品及び回路を有しても良い。

第２の実施形態のＭＡドライバ７２は、シリアルＩ／Ｆ８５、ロジック回路８６、及びＤＡＣ８７を有さず、複数のＤＡＣ２０３に対応する複数のＭＡアンプ８８を有する。なお、ＭＡドライバ７２は、他の部品及び回路を有しても良い。

第２の実施形態において、配線Ｗ３の代わりに、配線Ｗ６がＳｏＣ５５とプリアンプ７１のシリアルＩ／Ｆ８１とを接続する。配線Ｗ６は、ＦＰＣ１８の配線６９と、当該配線６９に接続されるＰＣＢ１９の配線とを含む電気回路である。

ＳｏＣ５５は、プリアンプ７１のシリアルＩ／Ｆ８１へ、配線Ｗ６を通じてシリアル信号を出力する。プリアンプ７１は、データ信号ＳＤＡＴＡのアドレスＡＤに応じて、制御信号を磁気ディスク１２へ出力し、又は駆動信号をＭＡドライバ７２へ出力する。

例えば、プリアンプ７１のロジック回路２０２は、第１のアドレスＡＤ１を含むデータ信号ＳＤＡＴＡに基づき動作する。例えば、ロジック回路２０２は、第１のアドレスＡＤ１を含むデータ信号ＳＤＡＴＡに基づいて、アンプ８３を通じて種々の制御信号を磁気ヘッド１４へ出力する。

一方、ロジック回路２０２は、第２のアドレスＡＤ２を含むデータ信号ＳＤＡＴＡを、当該第２のアドレスＡＤ２に対応するＤＡＣ２０３へ出力する。これにより、ＤＡＣ２０３は、対応する第２のアドレスＡＤ２を含むデジタル信号をアナログ信号としての駆動信号に変換する。ＤＡＣ２０３は、変換された駆動信号を、ＭＡドライバ７２の対応するＭＡアンプ８８へ出力する。ＭＡアンプ８８は、対応するＤＡＣ２０３から入力された駆動信号を増幅して、対応する第１のＭＡ４７又は第２のＭＡ４８へ出力する。

以上説明された第２の実施形態のＨＤＤ１０において、プリアンプ７１がＤＡＣ２０３を有する。これにより、ＭＡドライバ７２が小型化できる。また、配線Ｗ６が分岐しないため、ＦＰＣ１８の配線６９が単純化し得る。

（第３の実施形態）
以下に、第３の実施形態について、図７を参照して説明する。図７は、第３の実施形態に係るＳｏＣ５５が出力するシリアル信号の一例を示す例示的なタイムチャートである。

第３の実施形態は、シリアル信号が第１の実施形態及び第２の実施形態と異なる。第３の実施形態におけるＨＤＤ１０の構成は、第１の実施形態と同じであっても良く、第２の実施形態と同じであっても良い。以下、ＨＤＤ１０の構成が第１の実施形態と同じである場合の例について説明する。

第３の実施形態において、例えば、ＳｏＣ５５と、プリアンプ７１のシリアルＩ／Ｆ８１と、ＭＡドライバ７２のシリアルＩ／Ｆ８５とは、四つの配線によって並列に接続される。図７に示すように、ＳｏＣ５５は、プリアンプ７１のシリアルＩ／Ｆ８１と、ＭＡドライバ７２のシリアルＩ／Ｆ８５とへ、イネーブル信号ＳＤＥＮと、クロック信号ＳＣＬＫと、データ信号ＳＤＡＴＡと、判別信号ＳＬＥＶとを出力する。

判別信号ＳＬＥＶは、Ｈｉｇｈ、Ｌｏｗ、及びＯｐｅｎのような、複数の電圧レベルで切り替え可能な信号である。なお、判別信号ＳＬＥＶは、二つ又は四つ以上の電圧レベルで切り替え可能であっても良いし、複数の電流レベルで切り替え可能であっても良い。

第３の実施形態において、データ信号ＳＤＡＴＡの第２のアドレスＡＤ２は、例えば、一方の第１のＭＡ４７を示すアドレス、他方の第１のＭＡ４７を示すアドレス、一方の第２のＭＡ４８を示すアドレス、及び他方の第２のＭＡ４８を示すアドレスのうち少なくとも一つを含む。なお、第２のＭＡ４８はこの例に限られない。

ＭＡドライバ７２のロジック回路８６は、第２のアドレスＡＤ２を含むデータ信号ＳＤＡＴＡを受信した場合、判別信号ＳＬＥＶの電圧レベルによって使用するアドレスを決定する。すなわち、ロジック回路８６は、第２のアドレスＡＤ２のうち、判別信号ＳＬＥＶの電圧レベルに対応したアドレスを使用し、当該アドレスに対応するＤＡＣ８７へシリアル信号を出力する。

ＤＡＣ８７は、ロジック回路８２から入力されたシリアル信号を、対応する第１のＭＡ４７又は第２のＭＡ４８を駆動するためのアナログ信号（駆動信号）に変換する。ＤＡＣ８７は、変換された駆動信号を対応するＭＡアンプ８８へ出力する。

ＭＡアンプ８８は、対応するＤＡＣ８７から入力された駆動信号を増幅して、対応する第１のＭＡ４７又は第２のＭＡ４８へ出力する。すなわち、ＭＡアンプ８８は、駆動信号を増幅して、第１のＭＡ４７及び第２のＭＡ４８のうち、判別信号ＳＬＥＶの電圧レベルに対応する一つへ出力する。

以下、ＨＤＤ１０の構成が第２の実施形態と同じである場合の例について説明する。この場合、ＳｏＣ５５と、プリアンプ７１のシリアルＩ／Ｆ８１とが、上述の四つの配線によって並列に接続される。

プリアンプ７１のロジック回路２０２は、第２のアドレスＡＤ２を含むデータ信号ＳＤＡＴＡを受信した場合、判別信号ＳＬＥＶの電圧レベルによって使用するアドレスを決定する。すなわち、ロジック回路２０２は、第２のアドレスＡＤ２のうち、判別信号ＳＬＥＶの電圧レベルに対応したアドレスを使用し、当該アドレスに対応するＤＡＣ２０３へシリアル信号を出力する。

ＤＡＣ２０３は、ロジック回路２０２から入力されたシリアル信号を、対応する第１のＭＡ４７又は第２のＭＡ４８を駆動するためのアナログ信号（駆動信号）に変換する。ＤＡＣ２０３は、変換された駆動信号をＭＡドライバ７２の対応するＭＡアンプ８８へ出力する。

ＭＡアンプ８８は、対応するＤＡＣ８７から入力された駆動信号を増幅して、対応する第１のＭＡ４７又は第２のＭＡ４８へ出力する。すなわち、ＭＡアンプ８８は、駆動信号を増幅して、第１のＭＡ４７及び第２のＭＡ４８のうち、判別信号ＳＬＥＶの電圧レベルに対応する一つへ出力する。

以上説明された第３の実施形態のＨＤＤ１０において、ＭＡアンプ８８は、駆動信号を増幅して、第１のＭＡ４７及び第２のＭＡ４８のうち判別信号ＳＬＥＶのレベルに対応する一つへ出力する。これにより、サスペンション３７に複数のアクチュエータ（第１のＭＡ４７及び第２のＭＡ４８）が搭載される場合であっても、ＭＡドライバ７２は、所望のアクチュエータへ駆動信号を出力することができる。

（第４の実施形態）
以下に、第４の実施形態について、図８を参照して説明する。図８は、第４の実施形態に係るＳｏＣ５５が出力するシリアル信号の一例を示す例示的なタイムチャートである。

第４の実施形態は、シリアル信号が第１の実施形態及び第２の実施形態と異なる。第４の実施形態におけるＨＤＤ１０の構成は、第１の実施形態と同じであっても良く、第２の実施形態と同じであっても良い。以下、ＨＤＤ１０の構成が第１の実施形態と同じである場合の例について説明する。

第４の実施形態において、例えば、ＳｏＣ５５と、プリアンプ７１のシリアルＩ／Ｆ８１と、ＭＡドライバ７２のシリアルＩ／Ｆ８５とは、クロック信号ＳＣＬＫと、データ信号ＳＤＡＴＡとを伝送する二つの配線によって並列に接続される。

ＳｏＣ５５とシリアルＩ／Ｆ８１とは、プリアンプ７１のための第１のイネーブル信号ＳＤＥＮ（ＰＡ）を伝送する配線によって接続される。さらに、ＳｏＣ５５とシリアルＩ／Ｆ８５とは、ＭＡドライバ７２のための第２のイネーブル信号ＳＤＥＮ（ＭＡ）を伝送する配線によって接続される。すなわち、制御回路５６のＳｏＣ５５は、第１のイネーブル信号ＳＤＥＮ（ＰＡ）及び第２のイネーブル信号ＳＤＥＮ（ＭＡ）を含むデジタル信号を出力する。

第１のイネーブル信号ＳＤＥＮ（ＰＡ）及び第２のイネーブル信号ＳＤＥＮ（ＭＡ）は、アクティブ状態及びインアクティブ状態の二つの電圧レベルで切り替え可能な信号である。第１のイネーブル信号ＳＤＥＮ（ＰＡ）と第２のイネーブル信号ＳＤＥＮ（ＭＡ）とは、互いに独立して電圧レベルを切り替えられる。本実施形態では、ＳｏＣ５５は、第１のイネーブル信号ＳＤＥＮ（ＰＡ）と第２のイネーブル信号ＳＤＥＮ（ＭＡ）とを互いに異なる電圧レベルに設定する。

プリアンプ７１のロジック回路８２は、第１のイネーブル信号ＳＤＥＮ（ＰＡ）がアクティブ状態である場合に、データ信号ＳＤＡＴＡに基づき動作する。ロジック回路８２は、第１のイネーブル信号ＳＤＥＮ（ＰＡ）がアクティブ状態である間に受信したデータ信号ＳＤＡＴＡに基づいて、種々の制御信号を磁気ヘッド１４へ出力する。一方、ロジック回路８２は、第１のイネーブル信号ＳＤＥＮ（ＰＡ）がインアクティブ状態である場合、データ信号ＳＤＡＴＡを無視する。

ＭＡドライバ７２のロジック回路８６は、第２のイネーブル信号ＳＤＥＮ（ＭＡ）がインアクティブ状態である場合、データ信号ＳＤＡＴＡを無視する。一方、ロジック回路８６は、第２のイネーブル信号ＳＤＥＮ（ＭＡ）がアクティブ状態である場合に、データ信号ＳＤＡＴＡを、ＤＡＣ８７へ出力する。これにより、ＤＡＣ８７は、第２のイネーブル信号ＳＤＥＮ（ＭＡ）がアクティブ状態である場合に、デジタル信号をアナログ信号としての駆動信号に変換する。ロジック回路８６は、例えば、複数のＤＡＣ８７のうち、データ信号ＳＤＡＴＡのアドレスＡＤに応じた一つへデータ信号ＳＤＡＴＡを出力する。

ＤＡＣ８７は、変換された駆動信号を対応するＭＡアンプ８８へ出力する。ＭＡアンプ８８は、対応するＤＡＣ８７から入力された駆動信号を増幅して、対応する第１のＭＡ４７又は第２のＭＡ４８へ出力する。

以下、ＨＤＤ１０の構成が第２の実施形態と同じである場合の例について説明する。この場合、ＳｏＣ５５と、プリアンプ７１のシリアルＩ／Ｆ８１とが、四つの配線によって接続される。ＳｏＣ５５は、プリアンプ７１のシリアルＩ／Ｆ８１へ、第１のイネーブル信号ＳＤＥＮ（ＰＡ）と、第２のイネーブル信号ＳＤＥＮ（ＭＡ）と、クロック信号ＳＣＬＫと、データ信号ＳＤＡＴＡとを出力する。

プリアンプ７１のロジック回路２０２は、第１のイネーブル信号ＳＤＥＮ（ＰＡ）がアクティブ状態である場合に、データ信号ＳＤＡＴＡに基づき動作する。ロジック回路２０２は、第１のイネーブル信号ＳＤＥＮ（ＰＡ）がアクティブ状態である間に受信したデータ信号ＳＤＡＴＡに基づいて、種々の制御信号を磁気ヘッド１４へ出力する。

一方、ロジック回路２０２は、第２のイネーブル信号ＳＤＥＮ（ＭＡ）がアクティブ状態である場合に、データ信号ＳＤＡＴＡをＤＡＣ２０３へ出力する。これにより、ＤＡＣ２０３は、第２のイネーブル信号ＳＤＥＮ（ＭＡ）がアクティブ状態である場合に、デジタル信号をアナログ信号としての駆動信号に変換する。ＤＡＣ２０３は、変換された駆動信号を、ＭＡドライバ７２の対応するＭＡアンプ８８へ出力する。ＭＡアンプ８８は、対応するＤＡＣ２０３から入力された駆動信号を増幅して、対応する第１のＭＡ４７又は第２のＭＡ４８へ出力する。

以上説明された第４の実施形態のＨＤＤ１０において、制御回路５６は、第１のイネーブル信号ＳＤＥＮ（ＰＡ）と、第２のイネーブル信号ＳＤＥＮ（ＭＡ）とを含むデジタル信号を出力する。プリアンプ７１は、第１のイネーブル信号ＳＤＥＮ（ＰＡ）がアクティブ状態である場合にデジタル信号に基づき動作する。プリアンプ７１又はＭＡドライバ７２は、第２のイネーブル信号ＳＤＥＮ（ＭＡ）がアクティブ状態である場合にデジタル信号をアナログ信号としての駆動信号に変換するＤＡＣ８７，２０３を有する。ＭＡドライバ７２は、駆動信号を増幅して第１のＭＡ４７（第２のＭＡ４８）へ出力するＭＡアンプ８８を有する。すなわち、プリアンプ７１とＭＡドライバ７２とは、共通のデジタル信号（データ信号ＳＤＡＴＡ）に基づき動作する。従って、本実施形態のＨＤＤ１０は、制御回路５６がプリアンプ７１とＭＡドライバ７２とへ個別のデジタル信号（データ信号ＳＤＡＴＡ）を出力する場合に比べ、第２の接続部６２に設けられるピン６８の数を低減することができる。また、プリアンプ７１とＭＡドライバ７２とは、第１のイネーブル信号ＳＤＥＮ（ＰＡ）及び第２のイネーブル信号ＳＤＥＮ（ＭＡ）に基づいて動作し、通信干渉による誤動作を抑制することができる。

（第５の実施形態）
以下に、第５の実施形態について、図９を参照して説明する。図９は、第５の実施形態に係るＳｏＣ５５が出力するシリアル信号の一例を示す例示的なタイムチャートである。

第５の実施形態は、ロジック回路８２，８６，２０２の動作が第１の実施形態及び第２の実施形態と異なる。第５の実施形態におけるＨＤＤ１０の構成は、第１の実施形態と同じであっても良く、第２の実施形態と同じであっても良い。以下、ＨＤＤ１０の構成が第１の実施形態と同じである場合の例について説明する。

第５の実施形態において、例えば、ＳｏＣ５５と、プリアンプ７１のシリアルＩ／Ｆ８１と、ＭＡドライバ７２のシリアルＩ／Ｆ８５とは、三つの配線によって並列に接続される。図９に示すように、ＳｏＣ５５は、プリアンプ７１のシリアルＩ／Ｆ８１と、ＭＡドライバ７２のシリアルＩ／Ｆ８５とへ、イネーブル信号ＳＤＥＮと、クロック信号ＳＣＬＫと、データ信号ＳＤＡＴＡとを出力する。

イネーブル信号ＳＤＥＮは、図９に実戦で示すアクティブ状態と、図９に破線で示すインアクティブ状態の二つの電圧レベルで切り替え可能な信号である。アクティブ状態は、第１の状態の一例である。インアクティブ状態は、第２の状態の一例である。なお、アクティブ状態が第２の状態の、インアクティブ状態が第１の状態の一例であっても良い。

プリアンプ７１のロジック回路８２は、イネーブル信号ＳＤＥＮがアクティブ状態である場合に、データ信号ＳＤＡＴＡに基づき動作する。ロジック回路８２は、イネーブル信号ＳＤＥＮがアクティブ状態である間に受信したデータ信号ＳＤＡＴＡに基づいて、種々の制御信号を磁気ヘッド１４へ出力する。一方、ロジック回路８２は、イネーブル信号ＳＤＥＮがインアクティブ状態である場合、データ信号ＳＤＡＴＡを無視する。

ＭＡドライバ７２のロジック回路８６は、イネーブル信号ＳＤＥＮがアクティブ状態である場合、データ信号ＳＤＡＴＡを無視する。一方、ロジック回路８６は、イネーブル信号ＳＤＥＮがインアクティブ状態である場合に、データ信号ＳＤＡＴＡを、ＤＡＣ８７へ出力する。これにより、ＤＡＣ８７は、イネーブル信号ＳＤＥＮがインアクティブ状態である場合に、デジタル信号をアナログ信号としての駆動信号に変換する。ロジック回路８６は、例えば、複数のＤＡＣ８７のうち、データ信号ＳＤＡＴＡのアドレスＡＤに応じた一つへデータ信号ＳＤＡＴＡを出力する。

ＤＡＣ８７は、変換された駆動信号を対応するＭＡアンプ８８へ出力する。ＭＡアンプ８８は、対応するＤＡＣ８７から入力された駆動信号を増幅して、対応する第１のＭＡ４７又は第２のＭＡ４８へ出力する。

以下、ＨＤＤ１０の構成が第２の実施形態と同じである場合の例について説明する。この場合、ＳｏＣ５５と、プリアンプ７１のシリアルＩ／Ｆ８１とが、三つ配線によって接続される。ＳｏＣ５５は、プリアンプ７１のシリアルＩ／Ｆ８１へ、イネーブル信号ＳＤＥＮと、クロック信号ＳＣＬＫと、データ信号ＳＤＡＴＡとを出力する。

プリアンプ７１のロジック回路２０２は、イネーブル信号ＳＤＥＮがアクティブ状態である場合に、データ信号ＳＤＡＴＡに基づき動作する。ロジック回路２０２は、イネーブル信号ＳＤＥＮがアクティブ状態である間に受信したデータ信号ＳＤＡＴＡに基づいて、種々の制御信号を磁気ヘッド１４へ出力する。

一方、ロジック回路２０２は、イネーブル信号ＳＤＥＮがインアクティブ状態である場合に、データ信号ＳＤＡＴＡをＤＡＣ２０３へ出力する。ロジック回路８６は、例えば、複数のＤＡＣ２０３のうち、データ信号ＳＤＡＴＡのアドレスＡＤに応じた一つへデータ信号ＳＤＡＴＡを出力する。これにより、ＤＡＣ２０３は、イネーブル信号ＳＤＥＮがインアクティブ状態である場合に、デジタル信号をアナログ信号としての駆動信号に変換する。

ＤＡＣ２０３は、変換された駆動信号を、ＭＡドライバ７２の対応するＭＡアンプ８８へ出力する。ＭＡアンプ８８は、対応するＤＡＣ２０３から入力された駆動信号を増幅して、対応する第１のＭＡ４７又は第２のＭＡ４８へ出力する。

以上説明された第５の実施形態のＨＤＤ１０において、制御回路５６のＳｏＣ５５は、イネーブル信号ＳＤＥＮを含むデジタル信号を出力する。プリアンプ７１は、イネーブル信号ＳＤＥＮがアクティブ状態である場合にデジタル信号に基づき動作する。プリアンプ７１又はＭＡドライバ７２は、イネーブル信号ＳＤＥＮがインアクティブ状態である場合にデジタル信号をアナログ信号としての駆動信号に変換するＤＡＣ８７，２０３を有する。ＭＡドライバ７２は、駆動信号を増幅して第１のＭＡ４７（第２のＭＡ４８）へ出力するＭＡアンプ８８を有する。すなわち、プリアンプ７１とＭＡドライバ７２とは、共通のデジタル信号に基づき動作する。従って、本実施形態のＨＤＤ１０は、制御回路５６がプリアンプ７１とＭＡドライバ７２とへ個別のデジタル信号を出力する場合に比べ、第２の接続部６２に設けられるピン６８の数を低減することができる。また、プリアンプ７１とＭＡドライバ７２とは、イネーブル信号ＳＤＥＮの互いに異なる二つの状態に基づいて動作し、通信干渉による誤動作を抑制することができる。

（第６の実施形態）
以下に、第６の実施形態について、図１０を参照して説明する。図１０は、第６の実施形態に係るＨＤＤ１０の機能を模式的に示す例示的なブロック図である。図１０に示すように、第６の実施形態は、ＦＰＣ１８に複数の調整部２５１，２５２が設けられる点が、第１の実施形態と異なる。

複数の調整部２５１，２５２の数は、複数のＭＡドライバ７２の数と同一である。なお、複数の調整部２５１，２５２の数は、この例に限られない。調整部２５１，２５２は、例えば、電気抵抗である。複数の調整部２５１，２５２の抵抗値は、互いに異なる。

配線Ｗ４は、アンプ電源９２と複数のＭＡドライバ７２とを並列に接続する。さらに、本実施形態における配線Ｗ４は、分岐しており、アンプ電源９２と調整部２５１，２５２とをさらに接続する。

調整部２５１は、複数のＭＡドライバ７２のうち対応する一つの所定の端子（ピン）に接続される。このため、調整部２５１は、アンプ電源９２から供給される電圧を所定の電圧に低減させ、対応するＭＡドライバ７２に印加する。例えば、調整部２５１は、１Ｖの電圧を対応するＭＡドライバ７２に印加する。ＭＡドライバ７２は、調整部２５１から供給される電圧を、判別用の信号（判別信号）として利用する。

調整部２５２は、複数のＭＡドライバ７２のうち対応する一つの所定の端子（ピン）に接続される。このため、調整部２５２は、アンプ電源９２から供給される電圧を所定の電圧に低減させ、対応するＭＡドライバ７２に印加する。例えば、調整部２５２は、２Ｖの電圧を対応するＭＡドライバ７２に印加する。このように、複数のＭＡドライバ７２は、互いに異なる電圧を印加される。ＭＡドライバ７２は、調整部２５２から供給される電圧を、判別信号として利用する。

調整部２５１，２５２は、所定の電圧を対応するＭＡドライバ７２に常時印加する。なお、調整部２５１，２５２がＭＡドライバ７２に供給する電圧は、変化しても良い。また、調整部２５１，２５２は、アンプ電源９２に限らず、スイッチング電源９１のような他の電源の電圧を所定の電圧に低減しても良い。

第６の実施形態において、データ信号ＳＤＡＴＡの第２のアドレスＡＤ２は、例えば、調整部２５１に接続されたＭＡドライバ７２に対応するアドレスと、調整部２５２に接続されたＭＡドライバ７２に対応するアドレスと、を含む。なお、第２のＭＡ４８はこの例に限られない。

それぞれのＭＡドライバ７２のロジック回路８６は、第２のアドレスＡＤ２を含むデータ信号ＳＤＡＴＡを受信した場合、調整部２５１，２５２から印加される電圧によって使用するアドレスを決定する。すなわち、それぞれのＭＡドライバ７２のロジック回路８６は、第２のアドレスＡＤ２のうち、調整部２５１，２５２から印加される電圧に対応したアドレスを使用し、当該アドレスに対応するＤＡＣ８７へデジタル信号を出力する。

ＤＡＣ８７は、ロジック回路８２から入力されたデジタル信号を、対応する第１のＭＡ４７又は第２のＭＡ４８を駆動するためのアナログ信号（駆動信号）に変換する。ＤＡＣ８７は、変換された駆動信号を対応するＭＡアンプ８８へ出力する。

ＭＡアンプ８８は、対応するＤＡＣ８７から入力された駆動信号を増幅して、対応する第１のＭＡ４７又は第２のＭＡ４８へ出力する。以上のように、複数のＭＡドライバ７２はそれぞれ、第２のアドレスＡＤ２の複数のアドレスのうち、調整部２５１，２５２から印加される電圧に対応する一つに応じて、第１のＭＡ４７及び第２のＭＡ４８のうち対応する一つへ駆動信号を出力する。

以上説明された第６の実施形態のＨＤＤ１０において、複数のＭＡドライバ７２はそれぞれ、第２のアドレスＡＤ２の複数のアドレスのうち印加される電圧に対応する一つに応じて、第１のＭＡ４７及び第２のＭＡ４８のうち対応する一つへ駆動信号を出力する。これにより、サスペンション３７に複数のアクチュエータ（第１のＭＡ４７及び第２のＭＡ４８）が搭載される場合であっても、所望のＭＡドライバ７２が所望のアクチュエータへ駆動信号を出力することができる。また、複数のＭＡドライバ７２の回路設計が互いに同一であっても、複数のＭＡドライバ７２は、個別に印加される電圧に応じて個別に所望のアクチュエータへ駆動信号を出力することができる。これにより、複数のＭＡドライバ７２が共通化され、ＨＤＤ１０のコストが低減され得る。

（第７の実施形態）
以下に、第７の実施形態について、図１１を参照して説明する。図１１は、第７の実施形態に係るＨＤＤ１０の機能を模式的に示す例示的なブロック図である。図１１に示すように、第７の実施形態は、リードライトチャンネル（ＲＷＣ）３０１がＦＰＣ１８に搭載される点が、第１の実施形態と異なる。

第１の実施形態では、ＳｏＣ５５がＲＷＣを含む。これに対し、第７の実施形態では、ＲＷＣ３０１がＳｏＣ５５とは異なる部品として、ＦＰＣ１８に搭載される。ＲＷＣ３０１は、ＳｏＣ５５と、プリアンプ７１のシリアルＩ／Ｆ８１とに電気的に接続される。

ＲＷＣ３０１は、信号処理回路であり、ＳｏＣ５５のＨＤＣから転送されたライトデータを符号化してライト信号に変換し、ライト信号をプリアンプ７１のシリアルＩ／Ｆ８１に出力する。また、ＲＷＣ３０１は、磁気ヘッド１４から出力されたリード信号を復号化してリードデータに変換し、リードデータをＨＤＣへ出力する。ＳｏＣ５５とＲＷＣ３０１とは、例えば、差動信号を用いた高速インターフェースを介して互いに通信する。

以上説明された第７の実施形態のＨＤＤ１０のように、ＲＷＣ３０１のようなＰＣＢ１９に搭載される種々の部品及び回路が、ＦＰＣ１８に搭載されても良い。なお、以上の記載では、第１の実施形態の構成においてＲＷＣ３０１がＦＰＣ１８に搭載される例について説明したが、第２の実施形態の構成においてＲＷＣ３０１がＦＰＣ１８に搭載されていても良い。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…ハードディスクドライブ（ＨＤＤ）、１２…磁気ディスク、１４…磁気ヘッド、１６…ボイスコイルモータ（ＶＣＭ）、１８…フレキシブルプリント配線板（ＦＰＣ）、１９…プリント配線板（ＰＣＢ）、３７…ヘッドサスペンションアセンブリ（サスペンション）、４７…第１のマイクロアクチュエータ（第１のＭＡ）、４８…第２のマイクロアクチュエータ（第２のＭＡ）、５６…制御回路、６１…第１の接続部、６２…第２の接続部、６３…第３の接続部、７１…プリアンプ、７２…ＭＡドライバ、８７…デジタルアナログコンバータ（ＤＡＣ）、８８…ＭＡアンプ、１０１…第１のドライバ端子、１０２…第２のドライバ端子、１０３…プリアンプ端子、１１１…第１のドライバ配線、１１２…第２のドライバ配線、１１３…電源配線、１１４…ＶＣＭ配線、２０３…デジタルアナログコンバータ（ＤＡＣ）、ＡＤ１…第１のアドレス、ＡＤ２…第２のアドレス。

Claims (10)

1. ディスク状の記録媒体と、
   サスペンションと、
   前記サスペンションに搭載され、前記記録媒体に対して情報を読み書きするよう構成された磁気ヘッドと、
   前記サスペンションに搭載され、前記磁気ヘッドを移動させるアクチュエータと、
   前記磁気ヘッド及び前記アクチュエータを制御する制御回路が設けられた回路基板と、
   前記サスペンションに接続された第１の接続部と、前記回路基板に接続された第２の接続部と、を有するフレキシブルプリント配線板と、
   前記フレキシブルプリント配線板に搭載され、前記磁気ヘッドが前記記録媒体に書き込む情報に対応したライト信号を当該磁気ヘッドへ出力し、前記磁気ヘッドが前記記録媒体から読み込んだ情報に対応したリード信号が当該磁気ヘッドから入力される、プリアンプと、
   前記プリアンプから離間して前記フレキシブルプリント配線板に搭載され、前記アクチュエータを駆動させる駆動信号を当該アクチュエータへ出力する、アクチュエータドライバと、
   を具備するディスク装置。
2. 前記アクチュエータドライバは、前記第２の接続部よりも前記第１の接続部の方に近い、請求項１のディスク装置。
3. 前記フレキシブルプリント配線板は、前記アクチュエータドライバが接続された第１の端子と、前記第１の端子と前記第１の接続部とを接続する第１の配線と、前記プリアンプが接続された第２の端子と、前記第２の端子と前記第２の接続部とを接続するとともに前記プリアンプに電力を供給する第２の配線と、を有し、
   前記第１の端子は、前記第２の端子よりも前記第１の接続部に近い、
   請求項１又は請求項２のディスク装置。
4. 前記サスペンションが取り付けられるアームと、
   前記アームを移動させるボイスコイルモータと、
   をさらに具備し、
   前記フレキシブルプリント配線板は、前記ボイスコイルモータに接続された第３の接続部と、前記第２の接続部と前記第３の接続部とを接続する第３の配線と、を有し、
   前記第１の端子は、前記第３の接続部よりも前記第１の接続部に近い、
   請求項３のディスク装置。
5. 前記制御回路は、第１のアドレス又は第２のアドレスを含むデジタル信号を出力し、
   前記プリアンプは、前記第１のアドレスを含む前記デジタル信号に基づき動作し、
   前記プリアンプ又は前記アクチュエータドライバは、前記第２のアドレスを含む前記デジタル信号をアナログ信号としての前記駆動信号に変換するデジタルアナログコンバータを有し、
   前記アクチュエータドライバは、前記駆動信号を増幅して前記アクチュエータへ出力する増幅器を有する、
   請求項１乃至請求項４のいずれか一つのディスク装置。
6. 前記アクチュエータは、複数のアクチュエータ素子を含み、
   前記デジタル信号は、複数のレベルで切り替え可能な判別信号を含み、
   前記増幅器は、前記駆動信号を増幅して、前記複数のアクチュエータ素子のうち前記判別信号の前記レベルに対応する一つへ出力する、
   請求項５のディスク装置。
7. 前記アクチュエータは、複数のアクチュエータ素子を含み、
   前記アクチュエータドライバは、互いに異なる電圧を印加される複数のドライバ素子を含み、
   前記制御回路は、第１のアドレス又は第２のアドレスを含むデジタル信号を出力し、
   前記第２のアドレスは、前記複数のドライバ素子に対応する複数のアドレスを含み、
   前記プリアンプは、前記第１のアドレスを含む前記デジタル信号に基づき動作し、
   前記複数のドライバ素子はそれぞれ、前記第２のアドレスの前記複数のアドレスのうち前記電圧に対応する一つに応じて、前記複数のアクチュエータ素子のうち対応する一つへ前記駆動信号を出力する、
   請求項１乃至請求項４のいずれか一つのディスク装置。
8. 前記制御回路は、第１のイネーブル信号及び第２のイネーブル信号を含むデジタル信号を出力し、
   前記プリアンプは、前記第１のイネーブル信号がアクティブ状態である場合に前記デジタル信号に基づき動作し、
   前記プリアンプ又は前記アクチュエータドライバは、前記第２のイネーブル信号がアクティブ状態である場合に前記デジタル信号をアナログ信号としての前記駆動信号に変換するデジタルアナログコンバータを有し、
   前記アクチュエータドライバは、前記駆動信号を増幅して前記アクチュエータへ出力する増幅器を有する、
   請求項１乃至請求項４のいずれか一つのディスク装置。
9. 前記制御回路は、イネーブル信号を含むデジタル信号を出力し、
   前記プリアンプは、前記イネーブル信号が第１の状態である場合に、前記デジタル信号に基づき動作し、
   前記プリアンプ又は前記アクチュエータドライバは、前記イネーブル信号が第２の状態である場合に前記デジタル信号をアナログ信号としての前記駆動信号に変換するデジタルアナログコンバータを有し、
   前記アクチュエータドライバは、前記駆動信号を増幅して前記アクチュエータへ出力する増幅器と、を有する、
   請求項１乃至請求項４のいずれか一つのディスク装置。
10. ディスク状の記録媒体と、
    サスペンションと、
    前記サスペンションに搭載され、前記記録媒体に対して情報を読み書きするよう構成された磁気ヘッドと、
    前記磁気ヘッドを制御する制御回路が設けられた回路基板と、
    前記サスペンションに接続された第１の接続部と、前記回路基板に接続される第２の接続部と、を有するフレキシブルプリント配線板と、
    前記フレキシブルプリント配線板に搭載され、前記磁気ヘッドが前記記録媒体に書き込む情報に対応したライト信号を当該磁気ヘッドへ出力し、前記磁気ヘッドが前記記録媒体から読み込んだ情報に対応したリード信号が当該磁気ヘッドから入力される、プリアンプと、
    前記プリアンプから離間して前記フレキシブルプリント配線板に搭載された電子部品と、
    前記フレキシブルプリント配線板に設けられ、前記第１の接続部と前記電子部品とを接続する第４の配線と、
    前記フレキシブルプリント配線板に設けられ、前記第２の接続部と前記電子部品とを接続し、前記第４の配線よりもインピーダンスが低い、第５の配線と、
    を具備するディスク装置。

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