JP2022049155A - メモリシステムおよび容量値の測定方法 - Google Patents
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Abstract
【課題】メモリシステムに使用するキャパシタの容量値を高い精度で測定する。【解決手段】メモリシステムは、電源の喪失時に不揮発性半導体メモリとコントローラに電荷を供給するキャパシタと、キャパシタから一定電流で電荷を引き抜く定電流回路と、キャパシタの両端の端子電圧を測定する測定回路と、測定回路が端子電圧を測定する間の時間を測定するタイマー回路を備える。コントローラは、キャパシタが自然放電する第1期間と定電流回路がキャパシタから電荷を引き抜く第2期間のそれぞれにおけるキャパシタの端子電圧の時間的変化に基づき、キャパシタのリーク電流が流れるリーク抵抗の抵抗値を変数に含む数式を用いてキャパシタの容量値を算出する。【選択図】図1
Description
本発明の実施形態は、メモリシステムおよびメモリシステムが備えるキャパシタの容量値の測定方法に関する。
不揮発性半導体メモリを含むメモリシステムとして、Solid State Drive(SSD)などが使用されている。このようなメモリシステムには、様々な用途の種々のキャパシタが実装されている。種々のキャパシタのうち特定の用途のキャパシタの容量値を高い精度で測定する方法が検討されている。
本発明の実施形態が解決しようとする課題は、メモリシステムに使用するキャパシタの容量値を高い精度で測定することである。
実施形態に係るメモリシステムは、外部装置から供給される電源の電力で動作するメモリシステムであって、電源の喪失時に不揮発性半導体メモリとコントローラに電荷を供給するキャパシタと、キャパシタから一定電流で電荷を引き抜く定電流回路と、キャパシタの両端の端子電圧を測定する測定回路と、測定回路が端子電圧を測定する間の時間を測定するタイマー回路を備える。コントローラは、キャパシタが自然放電する第1期間と定電流回路がキャパシタから電荷を引き抜く第2期間のそれぞれにおけるキャパシタの端子電圧の時間的変化に基づき、キャパシタのリーク電流が流れるリーク抵抗の抵抗値を変数に含む数式を用いてキャパシタの容量値を算出する。
以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。
(第1の実施形態)
本発明の第1の実施形態に係るメモリシステム1は、図1に示すように、基板100を備える。基板100には、コントローラ110、不揮発性半導体メモリ120、電源管理回路130、キャパシタ140、インターフェースコネクタ150、およびDynamic Random Access Memory(DRAM)170が実装される。メモリシステム1は、例えばSolid State Drive(SSD)やUniversal Flash Storage(UFS)である。
本発明の第1の実施形態に係るメモリシステム1は、図1に示すように、基板100を備える。基板100には、コントローラ110、不揮発性半導体メモリ120、電源管理回路130、キャパシタ140、インターフェースコネクタ150、およびDynamic Random Access Memory(DRAM)170が実装される。メモリシステム1は、例えばSolid State Drive(SSD)やUniversal Flash Storage(UFS)である。
コントローラ110は、System-on-a-Chip(SoC)のような回路で構成され得る。コントローラ110は、メモリシステム1の動作を統括的に制御する。コントローラ110の各機能は、コントローラ110がファームウェアを実行することにより実現されてもよい。コントローラ110の各機能は、コントローラ110内の専用ハードウェアにより実現されてもよい。不揮発性半導体メモリ120は、例えばNAND型フラッシュメモリである。
メモリシステム1は、インターフェースコネクタ150を介して、ホスト機器(図示略)に接続する。インターフェースコネクタ150とコントローラ110とはバス160を介して接続される。すなわち、ホスト機器とメモリシステム1のコントローラ110との間で転送されるデータは、インターフェースコネクタ150およびバス160を介して伝搬する。
コントローラ110は、ホスト機器とメモリシステム1との間の通信を制御する。例えば、コントローラ110は、ホスト機器からのコマンドを受信し、書き込み動作や読み出し動作を実行するように、DRAM170を利用しながら不揮発性半導体メモリ120を制御する。或いは、コントローラ110は、記憶したデータを消去する消去動作を実行するように、DRAM170を利用しながら不揮発性半導体メモリ120を制御する。以下において、不揮発性半導体メモリ120が実行する書き込み動作、読み出し動作および消去動作を「不揮発性半導体メモリ120の動作」とも総称する。コントローラ110の各機能は、コントローラ110がファームウェアを実行することにより実現されてもよい。コントローラ110の各機能は、コントローラ110内の専用ハードウェアにより実現されてもよい。
電源管理回路130は、不揮発性半導体メモリ120およびコントローラ110への電力の供給を制御する。また、電源管理回路130は、キャパシタ140の充放電を制御する。キャパシタ140は、メモリシステム1に外部装置から供給される電力が喪失した場合にメモリシステム1を保護するPower Loss Protection(PLP)処理において、メモリシステム1に電力を供給するためのコンデンサである。PLP処理の間は、電源管理回路130の制御により、コントローラ110や不揮発性半導体メモリ120などの基板100に実装された電子部品に、キャパシタ140に蓄積された電荷の量に応じた電力が供給される。キャパシタは、電解コンデンサ、積層コンデンサ、タンタルコンデンサ、電気二重層コンデンサ、高分子コンデンサ、又は電池、などである。
電源管理回路130は、定電流回路10、測定回路20、タイマー回路30、および昇降圧回路131を備える。コントローラ110は、算出回路40を備える。算出回路40の機能は、コントローラ110がプログラムを実行することにより実現してもよい。
定電流回路10は、キャパシタ140から一定電流で電荷を引き抜く。一定電流で電荷を引き抜くことは、換言すると、一定の大きさの電流で、又は、単位時間あたり一定の電荷量で、電子を引き抜くこと、あるいは、蓄えられた電荷量を減らすことである。測定回路20は、キャパシタ140の両端の端子間の電圧(以下、「端子電圧」とも称する。)を測定する。タイマー回路30は、測定回路20がキャパシタ140の端子電圧を測定する間に種々の時間を測定する。算出回路40は、変数として、キャパシタ140のリーク電流が流れる抵抗(以下、リーク抵抗とも称する)の抵抗値を少なくとも含む数式を用いて、キャパシタ140の容量値を算出する。定電流回路10、測定回路20、タイマー回路30および算出回路40の動作の詳細は後述する。
DRAM170は、不揮発性半導体メモリ120の動作の制御に用いられる管理情報の管理や、ホスト機器との間で伝送されるデータのキャッシュに使用される。例えば、コントローラ110は、ホスト機器から送信されて不揮発性半導体メモリ120に記憶するデータを一時格納するために、DRAM170を使用する。また、コントローラ110は、不揮発性半導体メモリ120から読み出してホスト機器に送信するデータを一時格納するために、DRAM170を使用する。
また、メモリシステム1の起動時或いはコントローラ110がホスト機器から読み出しコマンドや書き込みコマンドを受信した場合などに、不揮発性半導体メモリ120に記憶されている管理情報の一部または全部が、DRAM170にロード(キャッシュ)される。コントローラ110は、DRAM170にロードされた管理情報を更新し、所定のタイミングで不揮発性半導体メモリ120にバックアップする。この管理情報は、例えば、不揮発性半導体メモリ120のデータ保存位置を参照するための対応表であるLook Up Table(LUT)などを含む。
電源管理回路130に、インターフェースコネクタ150を介して、メモリシステム1の外部から電力(以下において「外部電力P0」とも称する。)が供給される。電源管理回路130は、メモリシステム1の動作に応じて、コントローラ110、不揮発性半導体メモリ120、およびDRAM170への電力PWの供給のオンオフを制御する。電源管理回路130は、集積化したICとして構成され、Power Management IC(PMIC)とも称される。外部電力P0および電力PWは、限られた電流を流すことが可能な電圧として供給される。
また、電源管理回路130は、キャパシタ140の充放電を制御する。電源管理回路130は、電力PCによりキャパシタ140を充電する。キャパシタ140に蓄積する電荷の量に対応するエネルギーを増やすために、電源管理回路130は、供給された外部電力P0の電圧を昇圧し、昇圧した電圧でキャパシタ140を充電してもよい。電源管理回路130は、昇降圧回路131により、外部電力P0の電圧を昇圧してキャパシタ140を充電する。
電源管理回路130は、メモリシステム1の電源喪失時に、コントローラ110、不揮発性半導体メモリ120、およびDRAM170にキャパシタ140に蓄積された電荷を供給する。「電源喪失時」は、メモリシステム1が正常に動作するのに必要な電力PWを電源管理回路130がコントローラ110や不揮発性半導体メモリ120などに供給できない程度に、外部電力P0が不十分になった状態である。
電源管理回路130は、メモリシステム1の動作中に外部電力P0を監視し、電源喪失時にキャパシタ140を放電させる。これにより、電源管理回路130を経由して、キャパシタ140に蓄積された電荷が、不揮発性半導体メモリ120やコントローラ110に供給される。このとき、外部電力P0の電圧を昇圧してキャパシタ140を充電していた場合には、電源管理回路130は、昇降圧回路131により、キャパシタ140が供給する電力PDに応じた電圧を所定の電圧まで降圧する。そして、電源管理回路130は、降圧した後の電圧に応じた電力PWをコントローラ110や不揮発性半導体メモリ120に供給する。
キャパシタ140が供給する電荷によりメモリシステム1が動作する期間に、メモリシステム1は、通常のシャットダウン時と同様の電源遮断の動作を実行する。例えば、コントローラ110の制御により、DRAM170が記憶するキャッシュバッファの内容を不揮発性半導体メモリ120に書き込む動作を実行したり、LUTを更新したりする。このように、キャパシタ140を有するメモリシステム1では、電源喪失による意図しないシャットダウン時においても、電源遮断のための所定の動作を実行する。これにより、不揮発性半導体メモリ120に記憶すべきデータが保護される。
高いデータ信頼性を保証するため、メモリシステム1では、電源喪失時にデータを保護できるように大容量のキャパシタ140をPLP処理のためのコンデンサとして搭載する。既に述べたように、キャパシタ140の役割は、停電などによりメモリシステム1への電源供給が突然に失われたり、断線や接触不良などにより瞬間的に電源供給が遮断されたりしたときに、記憶すべきデータを喪失することなくすべて退避するバックアップ動作を実施することである。このため、バックアップ動作するための電力が、キャパシタ140に蓄積される。不揮発性半導体メモリ120での書き込み動作には非常に大きなエネルギーを要するため、キャパシタ140に蓄積する電荷の量に応じたエネルギーは大きいほどよい。
しかし、大容量値を有するキャパシタは経年劣化により容量値が減少する。経年劣化によりキャパシタ140の容量値が大きく減少すると、バックアップ動作に要するエネルギーが不足し、バックアップ動作を保証できない。
このため、メモリシステム1は、キャパシタ140の容量値を監視するために、定期的にキャパシタ140の容量値を測定する。そして、メモリシステム1は、キャパシタ140の容量値が規定値を下回ったら、新規の書き込み動作を停止するモードに移行する。このため、キャパシタ140の容量値が規定値に低下するまでの期間を、メモリシステム1の実質的な製品寿命とみなしてもよい。キャパシタ140の容量値の規定値は、メモリシステム1のバックアップ動作が可能な電力に応じて設定される。
上記のように、測定されたキャパシタ140の容量値に応じて、メモリシステム1を使用できる時間が決定される。したがって、キャパシタ140の容量値の測定の精度は高いほどよい。
キャパシタ140の容量値は、キャパシタ140から一定電流で電荷を引き抜く定電流測定により測定することができる。このとき、キャパシタ140の容量値を正確に測定するには、キャパシタ140のリーク電流を考慮する必要がある。キャパシタ140のリーク電流が流れる経路の電気抵抗を「リーク抵抗」とも称する。リーク抵抗は、キャパシタ140の端子に接続される回路の抵抗なども含む。ここで図2を用いて、キャパシタ140の容量値を測定する方法について説明する。図2は、キャパシタ140の容量値の測定方法の例を示す模式的な回路図である。図2に示すように、リーク抵抗とキャパシタ140の並列接続の一方の接続点と他方の接続点との間に定電流源が接続される。定電流源は一定電流Iconstによりキャパシタ140から電荷を引き抜く。このような回路構成に基づいて、キャパシタ140の容量値を正確に測定することができる。キャパシタ140の容量値Ctotalは、以下の式(1)を用いて算出される:
Ctotal=-dt/{Rleak×ln(1-dV/(V0+Rleak×Iconst))} ・・・(1)
式(1)で、Rleakはリーク抵抗の抵抗値、Iconstはキャパシタ140から電荷を引き抜く一定電流の値である。また、V0は測定開始時のキャパシタ140の端子電圧、dtは端子電圧の測定時間、dVは測定時間dtに対応する端子電圧の変化量である。
Ctotal=-dt/{Rleak×ln(1-dV/(V0+Rleak×Iconst))} ・・・(1)
式(1)で、Rleakはリーク抵抗の抵抗値、Iconstはキャパシタ140から電荷を引き抜く一定電流の値である。また、V0は測定開始時のキャパシタ140の端子電圧、dtは端子電圧の測定時間、dVは測定時間dtに対応する端子電圧の変化量である。
Rleak×Iconst>>V0、dVの場合には、式(1)のテーラー展開により、式(2)が得られる:
Ctotal=(Iconst+V0/Rleak)×(dt/dV) ・・・(2)
Ctotal=(Iconst+V0/Rleak)×(dt/dV) ・・・(2)
ここで、リーク電流による影響を考慮しない場合には、キャパシタ140の容量値Ctotalは以下の式(3)を用いて算出される:
Ctotal=Iconst×(dt/dV) ・・・(3)
Ctotal=Iconst×(dt/dV) ・・・(3)
しかし、後述するように、リーク電流による影響を考慮しないで算出された容量値Ctotalからは、メモリシステム1の製品寿命が短く見積もられる。
これに対し、メモリシステム1によれば、以下に説明するように、リーク電流を考慮することで、キャパシタ140の容量値を正確に測定することができる。
メモリシステム1によるキャパシタ140の容量値の測定方法は、キャパシタ140が自然放電する間のうち第1期間における測定と、キャパシタ140から一定電流で電荷を引き抜く間のうち第2期間における測定を組み合わせている。第1期間と第2期間における測定方法のそれぞれについて説明する。
以下において、第1期間での測定を「自然放電測定」とも称する。まず、図3および図4を参照して、自然放電測定を説明する。図3は、メモリシステム1による自然放電測定を説明するための回路ブロック図である。図4は、自然放電測定におけるキャパシタ140の端子電圧の時間的変化を示すグラフである。第1期間では、キャパシタ140を自然放電させながら、キャパシタ140の端子電圧の時間的変化を測定する。
自然放電測定は、コントローラ110が自然放電測定を指示する制御信号Sc1を電源管理回路130に送信することにより開始する。制御信号Sc1を受信した電源管理回路130は、キャパシタ140の充電を停止した状態で、自然放電測定を開始する。自然放電測定の間は、定電流回路10の動作はオフである。
自然放電測定では、図4に示すように、時間の経過に伴い、キャパシタ140の端子電圧Vcapが次第に低下する。このとき、リーク抵抗を流れるリーク電流の影響により、端子電圧Vcapの時間的変化は直線的ではない。具体的には、自然放電の開始直後は単位時間あたりの電圧低下が大きい。
測定回路20は、自然放電測定の開始時刻t01の電圧V01から予め設定された第1差分電圧dV1だけ低下するまで端子電圧Vcapを測定する。タイマー回路30は、開始時刻t01から端子電圧Vcapが第1差分電圧dV1だけ低下する時間までの第1経過時間dt1を測定する。電源管理回路130は、第1差分電圧dV1および第1経過時間dt1を含むデータ信号Sd1を、算出回路40に出力する。
以下において、第2期間での測定を「定電流測定」とも称する。次に、図5および図6を参照して、定電流測定を説明する。図5は、メモリシステム1による定電流測定を説明するための回路ブロック図である。図6は、定電流測定におけるキャパシタ140の端子電圧の時間的変化を示すグラフである。第2期間では、キャパシタ140から一定電流で電荷を引き抜きながら、キャパシタ140の端子電圧の時間的変化を測定する。
定電流測定は、コントローラ110が定電流測定を指示する制御信号Sc2を電源管理回路130に送信することにより開始する。制御信号Sc2を受信した電源管理回路130は、キャパシタ140の充電を停止した状態で、定電流測定を開始する。具体的には、定電流回路10が一定電流でキャパシタ140から電荷を引き抜きながら、測定回路20がキャパシタ140の端子電圧Vcapを測定する。
定電流測定における端子電圧Vcapの時間的変化を、図6に示す。測定回路20は、定電流測定の開始時刻t02の電圧V02から予め設定された第2差分電圧dV2だけ低下するまで端子電圧Vcapを測定する。タイマー回路30は、開始時刻t02から端子電圧Vcapが第2差分電圧dV2だけ低下する時間まで第2経過時間dt2を測定する。電源管理回路130は、第2差分電圧dV2および第2経過時間dt2を含むデータ信号Sd2を、算出回路40に出力する。
算出回路40は、第1差分電圧dV1、第1経過時間dt1、第2差分電圧dV2、および第2経過時間dt2を用いて、リーク抵抗の抵抗値とキャパシタ140の容量値を算出する。リーク抵抗の抵抗値とキャパシタ140の容量値の算出方法の詳細は後述する。
次に、図7のフローチャートを参照して、メモリシステム1におけるキャパシタ140の容量値を測定する方法を説明する。
S10において、コントローラ110は、キャパシタ140が自然放電する第1期間における第1差分電圧dV1と、キャパシタ140から一定電流で電荷を引き抜く第2期間における第2差分電圧dV2を設定する。例えば、コントローラ110は、第1期間と第2期間を連続して設定する。
S20において、コントローラ110は、制御信号Sc1を電源管理回路130に送信する。これにより、メモリシステム1は自然放電測定を実行する。自然放電測定では、図3と図4を参照して説明したように、第1差分電圧dV1に対応する第1経過時間dt1が測定される。第1差分電圧dV1および第1経過時間dt1は、算出回路40に出力される。
S30において、コントローラ110は、制御信号Sc2を電源管理回路130に送信する。これにより、メモリシステム1は定電流測定を実行する。定電流測定では、図5と図6を参照して説明したように、第2差分電圧dV2に対応する第2経過時間dt2が測定される。第2差分電圧dV2および第2経過時間dt2は、算出回路40に出力される。
S40において、算出回路40は、第1差分電圧dV1、第2差分電圧dV2、第1経過時間dt1、および第2経過時間dt2を用いて、キャパシタ140の容量値およびキャパシタ140に接続するリーク抵抗の抵抗値を算出する。具体的には、以下の式(4)および式(5)の関係式を用いて、算出回路40はリーク抵抗の抵抗値Rleakおよびキャパシタ140の容量値Ctotalを算出する:
Rleak=-dt1×dV2/{Iconst×dt2×ln(1-dV1/V0)}-(V0-dV1)/Iconst ・・・(4)
Ctotal=-dt1/{Rleak×ln(1-dV1/V0)} ・・・(5)
式(4)および式(5)において、V0は測定開始時のキャパシタ140の端子電圧である。
Rleak=-dt1×dV2/{Iconst×dt2×ln(1-dV1/V0)}-(V0-dV1)/Iconst ・・・(4)
Ctotal=-dt1/{Rleak×ln(1-dV1/V0)} ・・・(5)
式(4)および式(5)において、V0は測定開始時のキャパシタ140の端子電圧である。
なお、コントローラ110が第1期間と第2期間を連続して設定しているため、図8に示すように、自然放電測定が終了した状態から定電流測定が開始される。図8は、第1期間と第2期間とを連続して設定した例である。つまり、定電流測定の初期電圧は、自然放電測定の開始時刻t0における初期電圧V0から第1差分電圧dV1だけ低下した電圧(V0-dV1)である。
以上に説明したように、算出回路40は、第1期間と第2期間のそれぞれの期間におけるキャパシタ140の端子電圧Vcapの時間的変化に基づき、キャパシタ140の容量値を算出する。メモリシステム1におけるキャパシタ140の容量値Ctotalの測定方法では、リーク抵抗の抵抗値Rleakが考慮される。このため、メモリシステム1によれば、キャパシタ140の容量値Ctotalを正確に測定することができる。
なお、式(4)と式(5)は、定電流測定で得られる式(6)と自然放電測定で得られる式(7)との連立方程式を解き、変形することで得られる:
Ctotal=(Iconst+(V0-dV1)/Rleak)×dt2/dV2 ・・・(6)
Rleak=-dt1/{Ctotal×ln(1-dV1/V0)} ・・・(7)
式(6)と式(7)で、V0は測定開始時のキャパシタ140の端子電圧、dt1は第1経過時間、dt2は第2経過時間、dV1とdV2はそれぞれ第1経過時間dt1と第2経過時間dt2に対応する端子電圧の変化量である。
Ctotal=(Iconst+(V0-dV1)/Rleak)×dt2/dV2 ・・・(6)
Rleak=-dt1/{Ctotal×ln(1-dV1/V0)} ・・・(7)
式(6)と式(7)で、V0は測定開始時のキャパシタ140の端子電圧、dt1は第1経過時間、dt2は第2経過時間、dV1とdV2はそれぞれ第1経過時間dt1と第2経過時間dt2に対応する端子電圧の変化量である。
なお、以下の連立方程式を解くことにより、リーク抵抗の抵抗値Rleakとキャパシタ140の容量値Ctotalをより厳密に算出できる:
Ctotal=-dt2/(Rleak×ln{1-dV2/(V0-dV1+Rleak×Iconst)})
Ctotal=-dt1/(Rleak×ln{1-dV1/V0})
上記の連立方程式を解くと、以下の式が求まる:
Rleak=dV2/(Iconst×{1-(1―dV1/V0)dt2/dt1})-(V0-dV1)/Iconst
Ctotal=-dt1/(Rleak×ln{1-dV1/V0})
Ctotal=-dt2/(Rleak×ln{1-dV2/(V0-dV1+Rleak×Iconst)})
Ctotal=-dt1/(Rleak×ln{1-dV1/V0})
上記の連立方程式を解くと、以下の式が求まる:
Rleak=dV2/(Iconst×{1-(1―dV1/V0)dt2/dt1})-(V0-dV1)/Iconst
Ctotal=-dt1/(Rleak×ln{1-dV1/V0})
キャパシタ140は、複数のキャパシタを並列接続して構成してもよい。その場合、容量値Ctotalは、複数のキャパシタで構成されたキャパシタ140の容量値の総和である。
キャパシタ140は、例えば、積層セラミックコンデンサであってもよいし、アルミコンデンサであってもよい。或いは、メモリシステム1の小型化のために、キャパシタ140はタンタルコンデンサであってもよい。
メモリシステム1において算出する抵抗値Rleakは、キャパシタ140に接続するすべてのリーク抵抗の抵抗値の合成である。例えば、リーク抵抗は、キャパシタ140自身に流れるリーク電流に関するリーク抵抗だけでなく、キャパシタ140に直列的にまたは並列的に接続する回路素子に流れるリーク電流に関するリーク抵抗を含む。
それぞれの測定のための第1期間と第2期間の長さは、任意に設定可能である。例えば、第1期間や第2期間が長いほど、測定精度が上がる。一方、キャパシタ140の容量値を測定中は不揮発性半導体メモリ120の動作が停止している。このため、不揮発性半導体メモリ120の停止時間を短くするためには、第1期間と第2期間は短いほどよい。
つまり、測定精度と不揮発性半導体メモリ120の停止時間とはトレードオフの関係である。したがって、容量値を精密に測定したい場合には第1期間と第2期間を長くする。一方、測定精度がある程度低下しても不揮発性半導体メモリ120の停止時間を短くしたい場合には、第1期間と第2期間を短く設定する。
なお、第1期間と第2期間の順番を逆に設定してもよい。すなわち、第2期間を先に、第1期間を後に設定してもよい。
ここで、比較例の測定方法として、キャパシタ140のリーク電流の影響を無視してキャパシタ140の容量値を測定する方法について検討する。比較例の測定方法では、定電流測定により、キャパシタ140の容量値を測定する。
図9に、比較例の定電流測定での端子電圧Vcapの時間的変化を示す。キャパシタ140の容量値の測定においてリーク電流が発生しない場合には、図9に破線で示した特性S1のように、端子電圧Vcapの時間的変化は直線的である。比較例の定電流測定では、式(2)でリーク電流の影響を無視して容量値Ctotalを算出する。すなわち、測定時間dtaの間に変化する端子電圧Vcapの変化量dVaを用いて、容量値Ctotalを以下の式(8)により算出する:
Ctotal=Iconst×dta/dVa ・・・(8)
Ctotal=Iconst×dta/dVa ・・・(8)
しかし、実際にはキャパシタ140のリーク電流が発生するため、図9に実線で示した特性S2のように、端子電圧Vcapの時間的変化は直線的にならない。したがって、リーク電流が大きいときには、キャパシタ140の容量値が実際の値よりも小さく測定される。このため、端子電圧Vcapの時間的変化が特性S2である期間の測定結果を用いた場合には、メモリシステムの製品寿命が実際よりも短く予測されてしまう。
上記のように、キャパシタ140のリーク電流を考慮しないで容量値Ctotalを算出する比較例の測定方法では、容量値Ctotalが実際の値よりも小さく算出される。したがって、比較例の測定方法でキャパシタ140の容量値を算出した場合は、図7および図8を参照して説明した測定方法によりキャパシタ140の容量値を算出した場合よりも、メモリシステム1の製品寿命の予測が短くなる。つまり、リーク電流を考慮しないでキャパシタ140の容量値を測定した場合は、メモリシステム1を使用する期間が、実際に使用できる期間よりも短くなる可能性がある。
以上に説明したように、第1の実施形態に係るメモリシステム1では、自然放電での測定と定電流での測定を組み合わせることにより、キャパシタ140の容量値を精度よく測定できる。このため、メモリシステム1によるキャパシタ140の容量値の測定方法によれば、リーク電流を無視した(考慮しない)比較例の測定方法のようにキャパシタ140の容量値を実際の値よりも小さく算出することを避けられる。したがって、メモリシステム1によれば、メモリシステム1の製品寿命を高い精度で予測できる。特に、メモリシステム1に搭載するキャパシタ140の個数が増えるほど、リーク電流を無視した比較例の測定方法よりも予測される製品寿命が長くなる。このため、メモリシステム1を使用する期間を長くできる。
ところで、キャパシタ140のリーク抵抗の減少などを検知することによって、キャパシタ140の端子間のショート不良の発生を予測することは重要である。これは、キャパシタ140の端子間のショート不良が発生すると、キャパシタ140の充電ができなくなるためである。そして、メモリシステム1の動作中にキャパシタ140のショート不良が発生すると、キャパシタ140に充電された電荷が一気に放電されるため、発熱によってメモリシステム1が炎上する可能性がある。例えば、キャパシタ140にタンタルコンデンサを使用した場合、タンタルコンデンサの不良モードはショート不良が多い。
また、キャパシタ140のリーク抵抗が小さくなると、リーク電流の発生により、キャパシタ140を十分に充電できない場合が生じる。キャパシタ140を十分に充電できない場合には、電源喪失時におけるメモリシステム1のバックアップ動作を保証できない。このため、不揮発性半導体メモリ120に記憶したデータを消失したり、メモリシステム1が故障したりする。
第1の実施形態に係るメモリシステム1によれば、キャパシタ140につながるリーク抵抗の抵抗値を精度よく算出できる。このため、リーク抵抗の低下を早い段階で検知し、リーク電流の増大やショート不良によるメモリシステム1の故障を防止できる。
<変形例>
図8には、第1期間と第2期間を連続して設定した場合を示した。しかし、図10に示すように、第1期間と第2期間の間をあけてもよい。図10に示すように第1期間と第2期間の間に中間期間を設定した場合にも、第1期間と第2期間における測定は、図7を参照して説明した測定方法と同様である。
図8には、第1期間と第2期間を連続して設定した場合を示した。しかし、図10に示すように、第1期間と第2期間の間をあけてもよい。図10に示すように第1期間と第2期間の間に中間期間を設定した場合にも、第1期間と第2期間における測定は、図7を参照して説明した測定方法と同様である。
すなわち、自然放電測定において、第1差分電圧dV1に対応する第1経過時間dt1を測定する。定電流測定において、第2差分電圧dV2に対応する第2経過時間dt2を測定する。第1差分電圧dV1、第1経過時間dt1、第2差分電圧dV2、および第2経過時間dt2は、算出回路40に出力される。算出回路40は、以下の式(9)および式(10)の関係式を用いて、キャパシタ140の容量値Ctotalとリーク抵抗の抵抗値Rleakを算出する:
Rleak=-dt1×dV2/{Iconst×dt2×ln(1-dV1/V0)}-V0/Iconst ・・・(9)
Ctotal=-dt1/{Rleak×ln(1-dV1/V0)} ・・・(10)
Rleak=-dt1×dV2/{Iconst×dt2×ln(1-dV1/V0)}-V0/Iconst ・・・(9)
Ctotal=-dt1/{Rleak×ln(1-dV1/V0)} ・・・(10)
図10に示すように、第1期間と第2期間との間に電源管理回路130がキャパシタ140を充電し、端子電圧Vcapは初期電圧V0まで戻る。つまり、定電流測定の開始前の初期電圧は、自然放電測定の開始前の初期電圧と同じである。このため、式(9)は、式(4)と右辺の第2項が異なる。式(10)と式(5)は同一である。
なお、以下の連立方程式を解くことにより、第1期間と第2期間の間をあけた場合のリーク抵抗の抵抗値Rleakとキャパシタ140の容量値Ctotalをより厳密に算出できる:
Ctotal=-dt2/(Rleak×ln{1-dV2/(V0+Rleak×Iconst)})
Ctotal=-dt1/(Rleak×ln{1-dV1/V0})
上記の連立方程式を解くと、以下の式が求まる:
Rleak=dV2/(Iconst×{1-(1―dV1/V0)dt2/dt1})-V0/Iconst
Ctotal=-dt1/(Rleak×ln{1-dV1/V0})
Ctotal=-dt2/(Rleak×ln{1-dV2/(V0+Rleak×Iconst)})
Ctotal=-dt1/(Rleak×ln{1-dV1/V0})
上記の連立方程式を解くと、以下の式が求まる:
Rleak=dV2/(Iconst×{1-(1―dV1/V0)dt2/dt1})-V0/Iconst
Ctotal=-dt1/(Rleak×ln{1-dV1/V0})
変形例の測定方法によれば、第1期間と第2期間とを連続して設定した場合よりも、定電流測定の初期電圧を高くできる。このため、第1期間および第2期間をそれぞれ長く設定できる。これにより、測定精度を高くできる。
一方、第1期間と第2期間とを連続して設定した場合は、変形例の測定方法よりも測定時間が短い。このため、不揮発性半導体メモリ120の停止時間を短縮できる。
(第2の実施形態)
図1に示すメモリシステム1では、電源管理回路130によりキャパシタ140の端子電圧を測定する。これに対し、電源管理回路130を使用せずにキャパシタ140の端子電圧を測定してもよい。例えば、コントローラ110が内蔵するアナログデジタル変換器を測定回路20に使用してもよい。
図1に示すメモリシステム1では、電源管理回路130によりキャパシタ140の端子電圧を測定する。これに対し、電源管理回路130を使用せずにキャパシタ140の端子電圧を測定してもよい。例えば、コントローラ110が内蔵するアナログデジタル変換器を測定回路20に使用してもよい。
図11に、第2の実施形態に係るメモリシステム1aを示す。メモリシステム1aは、図1に示したメモリシステム1における測定回路20として機能するアナログデジタル変換器111を内蔵するコントローラ110aを有する。コントローラ110aは、タイマー回路30も内蔵する。また、メモリシステム1aは、電源管理回路130aに内蔵されない定電流回路10を備える。なお、図1に示したメモリシステム1における電源管理回路130と同様に、メモリシステム1aにおいても、電源管理回路130aは、昇降圧回路131により、外部電力P0の電圧を昇圧してキャパシタ140を充電する。
メモリシステム1aにおいても、第1の実施形態に係るメモリシステム1と同様に、自然放電測定と定電流測定を組み合わせてキャパシタ140の容量値を測定する。以下に、自然放電測定を示す図12および定電流測定を示す図13を参照して、メモリシステム1aを用いるキャパシタ140の容量値の測定方法について説明する。図12は、メモリシステム1aによる自然放電測定を説明するための回路ブロック図である。図13は、メモリシステム1aによる定電流測定を説明するための回路ブロック図である。
図12および図13に示すように、直列に接続した第1分圧抵抗181と第2分圧抵抗182が、キャパシタ140と並列に接続されている。これにより、メモリシステム1aでは、キャパシタ140に充電された電圧が、キャパシタ140の一方の端子に接続する第1分圧抵抗181と、GND電位となる配線に接続する第2分圧抵抗182により分圧される。アナログデジタル変換器111は、第1分圧抵抗181と第2分圧抵抗182との接続点での電圧を測定する。キャパシタ140の端子電圧を分圧するのは、外部電力P0の電圧を昇圧してキャパシタ140を充電するため、キャパシタ140の端子電圧をコントローラ110aに入力できないためである。すなわち、キャパシタ140に充電された電圧が、アナログデジタル変換器111の耐圧よりも大きい場合、アナログデジタル変換器111が破損しないように、キャパシタ140の端子電圧を分圧する必要が生じる。
まず、図12を参照して、メモリシステム1aによる自然放電測定を説明する。自然放電測定では、スイッチSW1をオフして電源管理回路130aによるキャパシタ140の充電を停止する。また、スイッチSW2をオフして、定電流回路10によるキャパシタ140からの電荷の引き抜きをオフする。例えば、コントローラ110aの制御により、スイッチSW1およびスイッチSW2のオンオフを制御する。
この状態で、アナログデジタル変換器111は、自然放電測定の開始時の初期電圧から第1差分電圧dV1だけ低下するまで端子電圧Vcapを測定する。タイマー回路30は、測定開始から端子電圧Vcapが第1差分電圧dV1だけ低下するまでの第1経過時間dt1を測定する。
次に、図13を参照して、メモリシステム1aによる定電流測定を説明する。定電流測定では、スイッチSW1をオフして電源管理回路130aによるキャパシタ140の充電を停止する。また、スイッチSW2をオンして、定電流回路10によるキャパシタ140から電荷の引き抜きをオンする。そして、定電流回路10が一定電流でキャパシタ140から電荷を引き抜く状態で、アナログデジタル変換器111がキャパシタ140の端子電圧を測定する。
すなわち、アナログデジタル変換器111は、定電流測定の開始時の初期電圧から第2差分電圧dV2だけ低下するまで端子電圧Vcapを測定する。タイマー回路30は、測定開始から端子電圧Vcapが第2差分電圧dV2だけ低下するまでの第2経過時間dt2を測定する。
その後、算出回路40が、第1差分電圧dV1、第2差分電圧dV2、第1経過時間dt1、および第2経過時間dt2を用いて、キャパシタ140の容量値およびキャパシタ140に接続するリーク抵抗の抵抗値を算出する。
第2の実施形態に係るメモリシステム1aでは、コントローラ110aが内蔵するアナログデジタル変換器111を、キャパシタ140の端子電圧の測定に使用する。このため、電源管理回路130aの構成をシンプルにできる。他は、第1の実施形態に係るメモリシステム1と実質的に同様であり、重複する記載を省略する。
なお、スイッチSW1やスイッチSW2に、電界効果トランジスタ(FET)をスイッチとして使用してもよい。リレーをスイッチに使用してもよいが、リレーをスイッチに用いた場合は、FETをスイッチに使用する場合よりもスイッチの応答速度が遅い。
通常、SSDなどのコントローラには汎用の入出力ピンとしてGeneral Purpose Input/ Output(GPIO)ピンが搭載されている。GPIOピンは、ハイレベル、ローレベル、ハイインピーダンスレベルの信号を出力できる。このため、GPIOピンを使用して、スイッチのオンオフを制御することが可能である。例えば、図14に示すように、GPIOピンに接続したnチャネル型MOSトランジスタNMOSをスイッチに使用する場合には、信号を伝搬させるためにGPIOピンとnチャネル型MOSトランジスタNMOSの間にレベル変換回路190が必要である。或いは、GPIOピンに接続したpチャネル型MOSトランジスタPMOSをスイッチに使用する場合には、図14に示すpチャネル型MOSトランジスタPMOSと抵抗Rpの組み合わせによりスイッチを実現できる。
(その他の実施形態)
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、書き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、書き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
例えば、メモリシステム1はSSDやUFSに限定されない。また、上記では、キャパシタ140がPLP処理のためのコンデンサである場合を説明したが、PLP処理のためのコンデンサ以外のキャパシタ140の容量値の測定に実施形態に係る測定方法を適用してもよい。例えば、電源ノイズの対策のためにメモリシステム1に実装されるバイパスコンデンサの容量値を、実施形態に係る測定方法により測定できる。
1、1a…メモリシステム
10…定電流回路
20…測定回路
30…タイマー回路
40…算出回路
100…基板
110、110a…コントローラ
111…アナログデジタル変換器
120…不揮発性半導体メモリ
130、130a…電源管理回路
131…昇降圧回路
140…キャパシタ
10…定電流回路
20…測定回路
30…タイマー回路
40…算出回路
100…基板
110、110a…コントローラ
111…アナログデジタル変換器
120…不揮発性半導体メモリ
130、130a…電源管理回路
131…昇降圧回路
140…キャパシタ
Claims (10)
- 外部装置から供給される電源の電力で動作するメモリシステムであって、
不揮発性半導体メモリと、
前記不揮発性半導体メモリを制御するコントローラと、
前記電源の喪失時に前記不揮発性半導体メモリおよび前記コントローラに電荷を供給するキャパシタと、
前記キャパシタから一定電流で電荷を引き抜く定電流回路と、
前記キャパシタの両端の端子電圧を測定する測定回路と、
前記測定回路が前記端子電圧を測定する間の時間を測定するタイマー回路と、
を備え、
前記コントローラは、前記キャパシタが自然放電する第1期間および前記定電流回路が前記キャパシタから電荷を引き抜く第2期間のそれぞれにおける、前記測定回路の測定および前記タイマー回路の測定により得られる前記端子電圧の時間的変化に基づき、前記キャパシタのリーク電流が流れるリーク抵抗の抵抗値を変数に含む数式を用いて前記キャパシタの容量値を算出する、
メモリシステム。 - 前記測定回路は、前記第1期間において測定開始から第1差分電圧だけ低下するまで前記端子電圧を測定し、前記第2期間において測定開始から第2差分電圧だけ低下するまで前記端子電圧を測定し、
前記タイマー回路は、前記第1期間において前記測定開始から前記端子電圧が前記第1差分電圧だけ低下する第1経過時間、および、前記第2期間において前記測定開始から前記端子電圧が前記第2差分電圧だけ低下する第2経過時間を測定し、
前記コントローラは、前記第1差分電圧、前記第2差分電圧、前記第1経過時間、および前記第2経過時間を用いて、前記キャパシタの容量値および前記リーク抵抗の抵抗値を算出する、
請求項1に記載のメモリシステム。 - 前記コントローラは、
前記第1期間および前記第2期間それぞれの前記測定開始時の前記端子電圧をV0、前記一定電流をIconst、前記第1差分電圧をdV1、前記第2差分電圧をdV2、前記第1経過時間をdt1、前記第2経過時間をdt2として、前記キャパシタの容量値Ctotalおよび前記リーク抵抗の抵抗値Rleakを、
Rleak=-dt1×dV2/{Iconst×dt2×ln(1-dV1/V0)}-V0/Iconst
Ctotal=-dt1/{Rleak×ln(1-dV1/V0)}
の関係式を用いて算出する、請求項2に記載のメモリシステム。 - 前記コントローラが、前記第1期間と前記第2期間を連続して設定する、請求項2に記載のメモリシステム。
- 前記コントローラは、
前記第1期間の前記測定開始時の前記端子電圧をV0、前記一定電流をIconst、前記第1差分電圧をdV1、前記第2差分電圧をdV2、前記第1経過時間をdt1、前記第2経過時間をdt2として、前記キャパシタの容量値Ctotalおよび前記リーク抵抗の抵抗値Rleakを、
Rleak=-dt1×dV2/{Iconst×dt2×ln(1-dV1/V0)}-(V0-dV1)/Iconst
Ctotal=-dt1/{Rleak×ln(1-dV1/V0)}
の関係式を用いて算出する、請求項4に記載のメモリシステム。 - 前記不揮発性半導体メモリおよび前記コントローラへの電力の供給および前記キャパシタの充放電をそれぞれ制御する電源管理回路を更に備え、
前記電源管理回路は、前記電源の喪失時に、前記不揮発性半導体メモリおよび前記コントローラに前記キャパシタに蓄積された電荷を供給する、
請求項1乃至5のいずれか1項に記載のメモリシステム。 - 前記電源管理回路が、前記定電流回路、前記測定回路、および前記タイマー回路を内蔵する、請求項6に記載のメモリシステム。
- 前記コントローラが、前記測定回路および前記タイマー回路を内蔵する、請求項1乃至6のいずれか1項に記載のメモリシステム。
- 前記不揮発性半導体メモリがNAND型フラッシュメモリである、請求項1乃至8のいずれか1項に記載のメモリシステム。
- 不揮発性半導体メモリ、前記不揮発性半導体メモリを制御するコントローラ、および電源喪失時に前記不揮発性半導体メモリおよび前記コントローラに電荷を供給するキャパシタを有するメモリシステムにおける前記キャパシタの容量値の測定方法であって、
前記キャパシタが自然放電する第1期間と前記キャパシタが一定電流で電荷を引き抜かれる第2期間のそれぞれにおける、前記キャパシタの両端の端子電圧を測定し、
前記端子電圧を測定する間の時間を測定し、
前記第1期間および前記第2期間のそれぞれにおける、前記端子電圧の測定および前記時間の測定により得られる前記キャパシタの前記端子電圧の時間的変化に基づき、前記キャパシタのリーク電流が流れるリーク抵抗の抵抗値を変数に含む数式を用いて前記キャパシタの容量値を算出する、
容量値の測定方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020155223A JP2022049155A (ja) | 2020-09-16 | 2020-09-16 | メモリシステムおよび容量値の測定方法 |
TW110102053A TWI769670B (zh) | 2020-09-16 | 2021-01-20 | 記憶體系統及電容值之測定方法 |
CN202110196297.3A CN114267398A (zh) | 2020-09-16 | 2021-02-22 | 存储系统以及电容值的测定方法 |
US17/185,434 US11380407B2 (en) | 2020-09-16 | 2021-02-25 | Memory system and method for measuring capacitance value |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020155223A JP2022049155A (ja) | 2020-09-16 | 2020-09-16 | メモリシステムおよび容量値の測定方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2022049155A true JP2022049155A (ja) | 2022-03-29 |
Family
ID=80627923
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020155223A Pending JP2022049155A (ja) | 2020-09-16 | 2020-09-16 | メモリシステムおよび容量値の測定方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US11380407B2 (ja) |
JP (1) | JP2022049155A (ja) |
CN (1) | CN114267398A (ja) |
TW (1) | TWI769670B (ja) |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8093868B2 (en) * | 2008-09-04 | 2012-01-10 | International Business Machines Corporation | In situ verification of capacitive power support |
US9523730B2 (en) * | 2009-04-08 | 2016-12-20 | Analog Devices, Inc. | Architecture and method to determine leakage impedance and leakage voltage node |
WO2012086072A1 (ja) * | 2010-12-24 | 2012-06-28 | 富士通株式会社 | ストレージ装置,制御装置および制御方法 |
US8638634B2 (en) * | 2011-03-01 | 2014-01-28 | Agiga Tech Inc. | Apparatus and method to measure energy capacity of a backup power supply without compromising power delivery |
US9614258B2 (en) * | 2012-12-28 | 2017-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Power storage device and power storage system |
KR102637021B1 (ko) | 2014-12-23 | 2024-02-16 | 인텔 코포레이션 | 다수의 위치에 기초한 배터리 수명 추정 |
KR102367055B1 (ko) * | 2015-03-19 | 2022-02-24 | 삼성전자주식회사 | 전자 장치 및 전자 장치에서의 배터리 정보 제공 방법 |
JP6875866B2 (ja) * | 2017-01-20 | 2021-05-26 | 矢崎総業株式会社 | 電池状態検出装置 |
KR102371184B1 (ko) | 2017-03-06 | 2022-03-08 | 삼성전자주식회사 | 배터리의 이상 여부를 확인하는 전자 장치 및 전자 장치 제어 방법 |
KR102298069B1 (ko) * | 2017-03-10 | 2021-09-03 | 삼성전자주식회사 | 전자 장치의 배터리 관리 방법 및 그 장치 |
WO2018222261A1 (en) | 2017-06-01 | 2018-12-06 | Florida Atlantic University Board Of Trustees | Systems and methods for federated power management |
US11656257B2 (en) * | 2020-01-28 | 2023-05-23 | Kioxia Corporation | Systems and methods for PLP capacitor health check |
-
2020
- 2020-09-16 JP JP2020155223A patent/JP2022049155A/ja active Pending
-
2021
- 2021-01-20 TW TW110102053A patent/TWI769670B/zh active
- 2021-02-22 CN CN202110196297.3A patent/CN114267398A/zh active Pending
- 2021-02-25 US US17/185,434 patent/US11380407B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
CN114267398A (zh) | 2022-04-01 |
TWI769670B (zh) | 2022-07-01 |
US11380407B2 (en) | 2022-07-05 |
TW202213367A (zh) | 2022-04-01 |
US20220084604A1 (en) | 2022-03-17 |
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