JP2019053673A - 電子機器およびディスチャージ方法 - Google Patents

Abstract

【課題】残留電圧のディスチャージ時間を短縮することのできる電子機器を提供することである。【解決手段】実施形態によれば、電子機器は、電源回路と、コンデンサと、スイッチ回路と、コントローラとを具備する。前記電源回路は、電源供給遮断時における電源ライン上の残留電圧を排出するためのディスチャージ機構を有する。前記コンデンサは、前記電源ライン上の電源変動を抑制する。前記スイッチ回路は、前記コンデンサと前記電源ラインとの間に介在させて設けられ、前記コンデンサを前記電源ラインから切り離し、または、前記コンデンサを前記電源ラインに接続する。前記コントローラは、前記電源供給遮断が行われる場合、前記コンデンサを前記電源ラインから切り離すように前記スイッチ回路を制御する。【選択図】図４

Description

本発明の実施形態は、電子機器およびディスチャージ方法に関する。

たとえばＳＳＤ（Solid State Drive）などの電子機器の多くが、非動作時の消費電力を節約するための低消費電力モード（Low Power Mode）を備えている。

特開２０１６−１８０９６７号公報

Low Power Modeに関しては、一部のコンポーネント（部品）の動作を停止させる状態に移行した直後であっても、これらの動作を即時に再開させることができるようにするために、電源供給回路配線上の残留電圧を短時間で排出（ディスチャージ）することが要求される。

本発明が解決しようとする課題は、残留電圧のディスチャージ時間を短縮することのできる電子機器およびディスチャージ方法を提供することである。

実施形態によれば、電子機器は、電源回路と、コンデンサと、スイッチ回路と、コントローラとを具備する。前記電源回路は、電源供給遮断時における電源ライン上の残留電圧を排出するためのディスチャージ機構を有する。前記コンデンサは、前記電源ライン上の電源変動を抑制する。前記スイッチ回路は、前記コンデンサと前記電源ラインとの間に介在させて設けられ、前記コンデンサを前記電源ラインから切り離し、または、前記コンデンサを前記電源ラインに接続する。前記コントローラは、前記電源供給遮断が行われる場合、前記コンデンサを前記電源ラインから切り離すように前記スイッチ回路を制御する。

第１実施形態の電子機器の構成の一例を示す図。 一般的なディスチャージ手法を説明するための第１の図。 一般的なディスチャージ手法を説明するための第２の図。 第１実施形態の電子機器内において構築される電源供給のための回路構成の一例を示す図。 第２実施形態の電子機器の省電力状態から通常状態へ復帰する場合の動作手順を説明するための図。 第２実施形態の電子機器の省電力状態から通常状態へ復帰する場合の動作手順を示すフローチャート。 第３実施形態の電子機器内において構築される電源供給のための回路構成の一例を示す図。 第４実施形態の電子機器内において構築される電源供給のための回路構成の一例を示す図。 第５実施形態の電子機器内において構築される電源供給のための回路構成の一例を示す図。 第６実施形態の電子機器内において構築される電源供給のための回路構成の一例を示す図。 第７実施形態の電子機器内において構築される電源供給のための回路構成の一例を示す図。 第８実施形態の電子機器の通常状態から省電力状態へ移行する場合の動作手順を説明するための図。 第８実施形態の電子機器の通常状態から省電力状態へ移行する場合の動作手順を示すフローチャート。

以下、実施の形態について図面を参照して説明する。
（第１実施形態）
まず、第１実施形態について説明する。
図１は、本実施形態に係る電子機器１の構成の一例を示す図である。ここでは、電子機器１が、ホスト装置２のたとえばメインストレージとして利用されるＳＳＤとして実現されているものと想定する。なお、後述する、本実施形態のディスチャージ手法は、ＳＳＤなどのストレージに限らず、様々な電子機器において適用され得る。ホスト装置２は、ＰＣ（Personal Computer）やサーバなどの情報処理装置である。

図１に示すように、ＳＳＤ１は、コントローラ１１、揮発性メモリ１２、不揮発性メモリ１３および電源回路１４を有している。
コントローラ１１は、ホスト装置２からのライト／リードコマンドを受け付け、揮発性メモリ１２をキャッシュとして使用しながら、ホスト装置２から転送されるデータの不揮発性メモリ１３への書き込み、ホスト装置２から要求されたデータの不揮発性メモリ１３からの読み出しを行う処理回路である。コントローラ１１は、たとえばＣＰＵ（Central Processing Unit）を内蔵するＳｏＣ（System on Chip）である。不揮発性メモリ１３の所定の領域には、ＳＳＤ１に様々な手順を実行させるためのプログラムが格納されている。このプログラムは、たとえばＳＳＤ１の起動時などに、その一部または全部が揮発性メモリ１２にロードされ、ＳｏＣ１１内のＣＰＵによって実行される。

揮発性メモリ１２は、たとえばＤＲＡＭ（Dynamic RAM[Random Access Memory]）である。また、不揮発性メモリ１３は、たとえばＮＡＮＤ型のフラッシュメモリ（以下、ＮＡＮＤと称する）である。
電源回路１４は、たとえば、ＳｏＣ１１の制御の下、ＳＳＤ１内の各コンポーネントへの電源供給を行うＰＭＩＣ（Power Management IC）である。

ここでは、ＳＳＤ１が、Low Power Modeを備えていることを想定する。Low Power Modeにおいては、ＳＳＤ１は、たとえば、ホスト装置２からのライト／リードコマンドが一定期間を超えて途絶えた場合、ＰＳ（Power State）０の通常状態からＰＳ１〜ＰＳ５の省電力状態に移行する。ＳＳＤ１の状態は、たとえば、ホスト装置２からのライト／リードコマンドが途絶えた期間に応じて、ＰＳ１〜ＰＳ５間（ＰＳ１での消費電力量＞ＰＳ５での消費電力量）で移行する。たとえばＰＳ５では、一部のコンポーネントの動作を停止し、そのコンポーネントへの電源供給を遮断することで、消費電力を低減させる。ここでは、ＰＳ５への移行時、ＳｏＣ１１の制御の下、たとえばＤＲＡＭ１２およびＮＡＮＤ１３へのＰＭＩＣ１４からの電源供給が遮断されるものと想定する。より詳細には、ＰＳ５への移行時、ＳｏＣ１１からＤＲＡＭ１２およびＮＡＮＤ１３に対して動作停止指令が発行され、また、ＳｏＣ１１からＰＭＩＣ１４に対してＤＲＡＭ１２およびＮＡＮＤ１３への電源供給停止を含む電源供給停止指令が発行される。動作停止指令を受けたＤＲＡＭ１２およびＮＡＮＤ１３は、電源供給停止に備えた処理を実行した上で動作を終了し、一方、電源供給停止指令を受けたＰＭＩＣ１４は、ＤＲＡＭ１２およびＮＡＮＤ１３への電源供給を遮断する。なお、ＰＭＩＣ１４に対する電源供給停止指令の発行は、通常、ＤＲＡＭ１２およびＮＡＮＤ１３に対する動作停止指令の発行後、ＤＲＡＭ１２およびＮＡＮＤ１３が電源供給停止に備えた処理の実行を完了するための猶予期間を置いて行われる。

ＰＳ１〜ＰＳ５のいずれかである状況下で、ホスト装置２からライト／リードコマンドが発行されたとすると、ＳＳＤ１は、ＰＳ０に復帰する。ＳｏＣ１１は、ＰＭＩＣ１４に対してＤＲＡＭ１２およびＮＡＮＤ１３への電源供給再開を含む電源供給再開指令を発行し、また、ＤＲＡＭ１２およびＮＡＮＤ１３に対して動作再開指令を発行する。

ＰＳ５に移行した直後、ホスト装置２からライト／リードコマンドが発行された場合を想定すると、ＤＲＡＭ１２およびＮＡＮＤ１３へのＰＭＩＣ１４からの電源供給を遮断した直後、ＤＲＡＭ１２およびＮＡＮＤ１３へのＰＭＩＣ１４からの電源供給を再開することになる。一方で、ＤＲＡＭ１２およびＮＡＮＤ１３へのＰＭＩＣ１４からの電源供給を再開するには、ＤＲＡＭ１２およびＮＡＮＤ１３へのＰＭＩＣ１４からの電源供給を遮断した際におけるＰＭＩＣ１４−ＤＲＡＭ１２間の電源ライン上の残留電圧と、ＰＭＩＣ１４−ＮＡＮＤ１３間の電源ライン上の残留電圧とが、それぞれで定められるしきい値以下に下がっていなければならないこととなっている。つまり、これら電源ライン上の残留電圧がしきい値以下に下がるまでの期間、ＳＳＤ１は、ＰＳ５からＰＳ０へは復帰することができない。そこで、ＰＭＩＣ１４は、通常、電源ライン上の残留電圧を能動的に排出するためのディスチャージ機構を有している。

ここで、本実施形態のディスチャージ手法の理解を助けるために、図２および図３を参照して、一般的なディスチャージ手法について説明する。
図２に、ＳＳＤ１内において構築されるＰＭＩＣ１４からＮＡＮＤ１３へ電源供給するための回路構成の一例を示す。ここでは、説明を分かり易くするために、本実施形態のディスチャージ手法に関わる構成要素と、一般的なディスチャージ手法に関わる構成要素との間で共通する同一の構成要素については、同一の符号を使用する。

図２に示すように、ＰＭＩＣ１４は、ディスチャージ機構１４０を有している。ＳｏＣ１１は、ＮＡＮＤ１３についての電源供給停止指令を発行する際、ほぼ同時に、ディスチャージ機構１４０を作動させるためのディスチャージ指令を発行する。図２に示されるディスチャージ機構１４０は、ＰＭＩＣ１４−ＮＡＮＤ１３間の電源ライン２１上の残留電圧を能動的に排出されために設けられる回路である。より詳細には、ディスチャージ機構１４０は、たとえば、スイッチ（Ｎ型ＦＥＴ）１４１と、抵抗１４２とによって、ディスチャージ指令が発行されると、電源ライン２１上の残留電圧をＧＮＤへ逃がすように構成される。

電源ライン２１上の残留電圧が排出される速度（所要時間）は、ディスチャージ機構１４０内の抵抗１４２の抵抗値によって決まる。この速度を速めるには、より低い抵抗値の抵抗１４２を用いることが好ましい。しかしながら、ＰＭＩＣ１４内における設置スペースの制約から、体積が大きく抵抗値の低い抵抗１４２を配置することは困難である。これが、電源ライン２１上の残留電圧の排出に時間がかかっている要因となっている。

また、ＰＭＩＣ１４からＮＡＮＤ１３へ安定した電源を供給するために、図２に示すように、ＰＭＩＣ１４−ＮＡＮＤ１３間の電源ライン２１上の電源変動を抑制するためのコンデンサ２２が電源ライン２１に接続される。ＰＭＩＣ１４がＮＡＮＤ１３への電源供給を遮断した時点においては、このコンデンサ２２が充電状態にある。コンデンサ２２が蓄えている電力も、ディスチャージ機構１４０によって排出すべき対象となる。つまり、電源揺れ防止用のコンデンサ２２の存在も、電源ライン２１上の残留電圧の排出に時間がかかっている要因となっている。

なお、図２には、ＰＭＩＣ１４からＮＡＮＤ１３へ電源供給するための回路構成を一例として示したが、これに限らず、たとえばＰＭＩＣ１４からＤＲＡＭ１２へ電源供給するための回路構成などにおいても同様である。
図３に、ＳＳＤ１の状態をＰＳ０からＰＳ５へ移行させた場合におけるＰＭＩＣ１４の供給電圧の時間推移の一例を示す。

図３中、「P1P8VB」は、ＤＲＡＭ１２へ供給される電源であり、「P2P5V」は、ＮＡＮＤ１３へ供給される電源である。また、「GPIO20」は、電源供給停止指令であって、立下りの部分が発行された時点を示している。ここでは、ＳＳＤ１は、ＰＳ５の場合、ＰＭＩＣ１４が電源供給している８チャンネルの電源のうち、「P1P8VB」および「P2P5V」を含む５チャンネルの電源を遮断することで、低消費電力化を図っているものと想定する。

図３に示すように、「P1P8VB」および「P2P5V」を含むＰＭＩＣ１４の供給電圧は、電源供給停止指令が発行された後の立下り方が、ステップ波形状ではなく、ゆっくりと立ち下がっていることが分かる。ここで、「P1P8VB」の供給を再開するためには、０．３Ｖまで電圧が下がらなければならず、「P2P5V」の供給を再開するためには、０．５Ｖまで電圧が下がらなければならないと定められているものと想定する。その場合、この条件を満たすまでには約５ｍｓかかり、その間、ＰＳ０への復帰ができないこととなる。

以上を踏まえて、電源供給停止指令が発行された場合における残留電圧のディスチャージ時間を短縮できるようにした本実施形態のディスチャージ手法について詳述する。
図４は、本実施形態のＳＳＤ１内において構築されるＰＭＩＣ１４からＮＡＮＤ１３へ電源供給するための回路構成の一例を示す図である。

図４に示すように、本実施形態のＳＳＤ１においては、ＮＡＮＤ１３への電源供給を遮断する場合に、ＰＭＩＣ１４−ＮＡＮＤ１３間の電源ライン２１上の電源変動を抑制するためのコンデンサ２２を当該電源ライン２１から切り離すためのスイッチ（Ｐ型ＦＥＴ）２３を設ける。つまり、電源ライン２１とコンデンサ２２との間にスイッチ２３を介在させる。また、ＳｏＣ１１から発行されるディスチャージ指令（ａ１）が、スイッチ２３に対しては、コンデンサ２２を電源ライン２１から切り離す信号として入力されるように回路を構成する。なお、スイッチ２３に供給される、コンデンサ２２を電源ライン２１から切り離す信号は、ディスチャージ指令（ａ１）とは別に設けられてもよい。つまり、ＳｏＣ１１−スイッチ２３間と、ＳｏＣ１１−ディスチャージ機構１４０間とは、独立した配線としてもよい。

コンデンサ２２を切り離すことにより、ディスチャージ機構１４０によって排出すべき電気量自体を減らすことができ、電源ライン２１上の残留電圧の排出時間を大幅に短縮することができる。また、これまではＧＮＤへ逃がしていた、コンデンサ２２に蓄えられた電力を有効活用することができる。

（第２実施形態）
次に、第２実施形態について説明する。
前述した第１実施形態の回路構成（図４参照）の場合、ＳＳＤ１がＰＳ５へ移行し、ＮＡＮＤ１３への電源供給が遮断された状況下におけるコンデンサ２２は、電源ライン２１から切り離され、ディスチャージ機構１４０による残留電圧の排出対象から外れ、充電されたままの状態にある。この状態で、ＳＳＤ１をＰＳ０へ復帰させると、より詳細には、たとえばＮＡＮＤ１３への電力供給を再開するために、ＰＭＩＣ１４−ＮＡＮＤ１３間の電源ライン２１上の電源変動を抑制するためのコンデンサ２２を当該電源ライン２１へ再接続させると、０Ｖである電源ライン２１へ一気に大電流が流れ込む。これは、たとえばＮＡＮＤ１３や周辺回路などに悪影響を与えるおそれがある。

そこで、本実施形態においては、ＳＳＤ１をＰＳ５からＰＳ０へ復帰させる場合、ＳｏＣ１１は、図５に示した、ＰＭＩＣ１４に対する電源供給再開指令（ｂ１）の発行と、スイッチ２３に対する接続指令（ｂ２：コンデンサ２２を電源ライン２１へ接続する信号）の発行とのタイミングを工夫する。なお、接続指令（ｂ２）は、ディスチャージ機構１４０に対しては、その作動を停止させる信号として入力される。前述したように、ＳｏＣ１１−スイッチ２３間と、ＳｏＣ１１−ディスチャージ機構１４０間とは、独立した配線としてもよい。

より詳細には、ＳｏＣ１１は、コンデンサ２２を電源ライン２１へ再接続する一定時間前に、ＰＭＩＣ１４によるＮＡＮＤ１３への電源供給を再開するために、電源供給再開指令（ｂ１）の発行後、一定期間が経過したら、接続指令（ｂ２）を発行する。なお、ＳｏＣ１１は、電源供給再開指令（ｂ１）および接続指令（ｂ２）の発行後、ＮＡＮＤ１３に対して、動作再開指令を発行する。

これにより、まず、ＰＭＩＣ１４によるＮＡＮＤ１３への電源供給再開によって、電源ライン２１の電圧が上がり、その後、概ね同じ電圧に充電されているコンデンサ２２が電源ライン２１へ再接続されることになるので、電源ライン２１へ一気に大電流が流れ込むことを防止できる。

図６は、本実施形態のＳＳＤ１がＰＳ５からＰＳ０へ復帰する場合におけるＳｏＣ１１の動作手順を示すフローチャートである。
ＳＳＤ１をＰＳ５からＰＳ０へ復帰させる場合、ＳｏＣ１１は、まず、ＰＭＩＣ１４に対して、電源供給再開指令を発行する（ステップＡ１）。電源供給再開指令を発行すると、ＳｏＣ１１は、一定期間が経過するのを待機する（ステップＡ２）。そして、一定期間が経過すると（ステップＡ２のＹＥＳ）、ＳｏＣ１１は、スイッチ２３に対して、接続指令を発行し、コンデンサ２２を電源ライン２１へ再接続する（ステップＡ３）。

このように、本実施形態のＳＳＤ１においては、電源ライン２１へ大電流が流入する懸念を払拭することができる。
（第３実施形態）
次に、第３実施形態について説明する。
図７は、本実施形態のＳＳＤ１内において構築されるＰＭＩＣ１４からＮＡＮＤ１３へ電源供給するための回路構成の一例を示す図である。

本実施形態のＳＳＤ１も、第２実施形態と同様、コンデンサ２２の電源ライン２１への再接続時における当該電源ライン２１への大電流の流入を防止する仕組みを備えるものである。
図７に示すように、本実施形態のＳＳＤ１では、コンデンサ２２の電源ライン２１への再接続時に一気に大電流が流れ込まないようにするための抵抗２４をさらに備える。つまり、電源ライン２１とコンデンサ２２との間に抵抗２４を介在させる。

抵抗２４を配置することで、コンデンサ２２の電源ライン２１への再接続時、当該電源ライン２１へ一気に大電流が流れ込むことを防止できる。なお、抵抗２４の抵抗値は、コンデンサ２２による電源ライン２１上の電源変動抑制の効果を保つために、極力小さい値であることが好ましい（たとえば４７Ωなど）。

また、抵抗２４を配置することと併せて、ＳｏＣ１１が、第２実施形態において説明したように、コンデンサ２２を電源ライン２１へ再接続する一定時間前に、ＰＭＩＣ１４によるＮＡＮＤ１３への電源供給を再開する制御を行ってもよい。
（第４実施形態）
次に、第４実施形態について説明する。

図８は、本実施形態のＳＳＤ１内において構築されるＰＭＩＣ１４からＮＡＮＤ１３へ電源供給するための回路構成の一例を示す図である。
本実施形態のＳＳＤ１も、第２実施形態および第３実施形態と同様、コンデンサ２２の電源ライン２１への再接続時における当該電源ライン２１への大電流の流入を防止する仕組みを備えるものである。

図８に示すように、本実施形態のＳＳＤ１では、ＳｏＣ１１が接続指令（ｂ２）として発行する、コンデンサ２２を電源ライン２１へ再接続するスイッチ２３（Ｐ型ＦＥＴ）への入力信号の波形を、ステップ波形からなだらかな波形に変換するためのフィルタ回路２５をさらに備える。

フィルタ回路２５を配置することで、コンデンサ２２の電源ライン２１への再接続時、当該電源ライン２１へ電流はゆっくり流入するようになる。つまり、電源ライン２１へ一気に大電流が流れ込むことを防止できる。
また、フィルタ回路２５を配置することと併せて、ＳｏＣ１１が、第２実施形態において説明したように、コンデンサ２２を電源ライン２１へ再接続する一定時間前に、ＰＭＩＣ１４によるＮＡＮＤ１３への電源供給を再開する制御を行ってもよい。

（第５実施形態）
次に、第５実施形態について説明する。
図９は、本実施形態のＳＳＤ１内において構築されるＰＭＩＣ１４からＮＡＮＤ１３へ電源供給するための回路構成の一例を示す図である。
本実施形態のＳＳＤ１も、第２実施形態乃至第４実施形態と同様、コンデンサ２２の電源ライン２１への再接続時における当該電源ライン２１への大電流の流入を防止する仕組みを備えるものである。

図９に示すように、本実施形態のＳＳＤ１では、コンデンサ２２用のディスチャージ機構２６をさらに備える。このディスチャージ機構２６は、たとえば、スイッチ（Ｎ型ＦＥＴ）２６１と、抵抗２６２とによって、ディスチャージ指令が発行されると、スイッチ２３によって電源ライン２１から切り離されたコンデンサ２２の残留電圧をＧＮＤへ逃がすように構成される。つまり、このＳＳＤ１では、ＳｏＣ１１から発行されるディスチャージ指令（ａ１）が、スイッチ１４１に加えて、スイッチ２７１にも供給されるように回路を構成する。なお、ＳｏＣ１１−ディスチャージ機構２６間と、ＳｏＣ１１−ディスチャージ機構１４０間とは、独立した配線としてもよい。

これにより、コンデンサ２２の電源ライン２１への再接続時、当該電源ライン２１へ一気に大電流が流れ込むことを防止できる。コンデンサ２２に蓄えられた電力の有効活用は図れなくなるが、この電力は、元々、ＮＡＮＤ１３への電力供給の遮断時、ＧＮＤに逃がしていた電力である。

（第６実施形態）
次に、第６実施形態について説明する。
図１０は、本実施形態のＳＳＤ１内において構築されるＰＭＩＣ１４からＮＡＮＤ１３へ電源供給するための回路構成の一例を示す図である。
図１０に示すように、本実施形態のＳＳＤ１では、ＰＭＩＣ１４内のディスチャージ機構１４０に加えて、ＰＭＩＣ１４−ＮＡＮＤ１３間の電源ライン２１上の残留電圧を能動的に排出されためのディスチャージ機構２７を、ＰＭＩＣ１４のパッケージ外かつＮＡＮＤ１３のパケージ外の基板上にさらに設ける。ディスチャージ機構２７は、たとえば、スイッチ（Ｎ型ＦＥＴ）２７１と、抵抗２７２とによって、ディスチャージ指令が発行されると、電源ライン２１上の残留電圧をＧＮＤへ逃がすように構成される。つまり、このＳＳＤ１では、ＳｏＣ１１から発行されるディスチャージ指令（ａ１）が、スイッチ１４１に加えて、スイッチ２７１にも供給されるように回路を構成する。なお、ＳｏＣ１１−ディスチャージ機構27間と、ＳｏＣ１１−ディスチャージ機構１４０間とは、独立した配線としてもよい。

前述したように、ＰＭＩＣ１４のディスチャージ機構１４０においては、ＰＭＩＣ１４内における設置スペースの制約から、体積が大きく抵抗値の低い抵抗１４２を配置することは困難である。そこで、設置スペースの制約が緩和されることが期待される基板上に設けられるディスチャージ機構２７については、ディスチャージ機構１４０と同じ構造で抵抗２７２の抵抗値のみを低くする。

ＰＭＩＣ１４のディスチャージ機構１４０に加えて、抵抗値の低い抵抗２７２を含むディスチャージ機構２７によって、ＰＭＩＣ１４−ＮＡＮＤ１３間の電源ライン２１上の残留電圧を排出することで、当該電源ライン２１上の残留電圧の排出時間を大幅に短縮することができる。なお、追加で設けるディスチャージ機構２７について抵抗２７２の抵抗値を低くすることは必須ではない。

（第７実施形態）
次に、第７実施形態について説明する。
図１１は、本実施形態のＳＳＤ１内において構築されるＰＭＩＣ１４からＮＡＮＤ１３へ電源供給するための回路構成の一例を示す図である。
図１１に示すように、本実施形態のＳＳＤ１では、ＰＭＩＣ１４内のディスチャージ機構１４０に加えて、ＰＭＩＣ１４−ＮＡＮＤ１３間の電源ライン２１上の残留電圧を能動的に排出されためのディスチャージ機構１３０を、ＮＡＮＤ１３のパケージ内にさらに設ける。ディスチャージ機構１３０は、たとえば、スイッチ（Ｎ型ＦＥＴ）１３１と、抵抗１３２とによって、ディスチャージ指令が発行されると、電源ライン２１上の残留電圧をＧＮＤへ逃がすように構成される。つまり、このＳＳＤ１では、ＳｏＣ１１から発行されるディスチャージ指令（ａ１）が、スイッチ１４１に加えて、スイッチ１３１にも供給されるように回路を構成する。なお、ＳｏＣ１１−ディスチャージ機構１３０間と、ＳｏＣ１１−ディスチャージ機構１４０間とは、独立した配線としてもよい。

前述したように、ＰＭＩＣ１４のディスチャージ機構１４０においては、ＰＭＩＣ１４内における設置スペースの制約から、体積が大きく抵抗値の低い抵抗１４２を配置することは困難である。これに対し、ＮＡＮＤ１３のみならず、ＤＲＡＭ１２などの部品側のパッケージ内においては、設置スペースの制約が緩和されることが期待される。そこで、当該パッケージ内に設けられるディスチャージ機構１３０については、ディスチャージ機構１４０と同じ構造で抵抗１３２の抵抗値のみを低くする。

ＰＭＩＣ１４のディスチャージ機構１４０に加えて、抵抗値の低い抵抗１３２を含むディスチャージ機構１３０によって、ＰＭＩＣ１４−ＮＡＮＤ１３間の電源ライン２１上の残留電圧を排出することで、当該電源ライン２１上の残留電圧の排出時間を大幅に短縮することができる。なお、追加で設けるディスチャージ機構１３０について抵抗１３２の抵抗値を低くすることは必須ではない。

（第８実施形態）
次に、第８実施形態について説明する。
たとえば第１実施形態では、コンデンサ２２を電源ライン２１から切り離すためのスイッチ２３を設けて（図５参照）、また、たとえば第６実施形態や第７実施形態では、追加でディスチャージ機構２７，１３０を設けて（図１０，１１参照）、ＮＡＮＤ１３への電源供給遮断時におけるＰＭＩＣ１４−ＮＡＮＤ１３間の電源ライン２１上の残留電圧の排出時間を短縮する。これに対して、本実施形態では、ＳｏＣ１１による制御の手順を工夫することで、ＮＡＮＤ１３への電源供給遮断時におけるＰＭＩＣ１４−ＮＡＮＤ１３間の電源ライン２１上の残留電圧の排出時間を短縮する。図１２を参照して、本実施形態のＳｏＣ１１がＳＳＤ１をたとえばＰＳ０からＰＳ５へ移行させる場合における制御手順について説明する。
なお、本第８実施形態を含む第１実施形態乃至第８実施形態における（ＮＡＮＤ１３などへの）電源供給遮断時には、（１）停電等によって予期せず電源が遮断されるいわゆる不正電源断のケース、（２）ホスト装置２からの電源オフ命令により電子機器１が電源オフするケース、（３）電子機器１が自発的に電源オフするケース、等が含まれ得る。

前述したように、ＰＳ５への移行時、ＳｏＣ１１は、通常、ＮＡＮＤ１３に対して動作停止指令（ｃ２）を発行し、ＮＡＮＤ１３が電源供給停止に備えた処理の実行を完了するための猶予期間を置いて、ＰＭＩＣ１４に対して電源供給停止指令（ｃ１）を発行する。ここで、ＮＡＮＤ１３が電源供給停止に備えた処理を実行するために消費する電力は概ね一定である。そこで、本実施形態のＳｏＣ１１は、ＮＡＮＤ１３に対して動作停止指令（ｃ２）を発行する前に、ＰＭＩＣ１４に対して電源供給停止指令（ｃ１）を発行する。換言すれば、ＳｏＣ１１は、まず、ＰＭＩＣ１４に対して電源供給停止指令（ｃ１）を発行し、その次に、ＮＡＮＤ１３に対して動作停止指令（ｃ２）を発行する。

この場合、ＮＡＮＤ１３が電源供給停止に備えた処理を実行するための電力は、コンデンサ２２に蓄えられた電力によって賄われることになる。ＳｏＣ１１は、ＰＭＩＣ１４に対して電源供給停止指令（ｃ１）を発行し、たとえばその直後に、ＮＡＮＤ１３に対して動作停止指令（ｃ２）を発行した後、ＮＡＮＤ１３が電源供給停止に備えた処理の実行を完了するための猶予期間を置いて、ディスチャージ指令（ａ１）を発行する。

ディスチャージ指令（ａ１）が発行される時点においては、ディスチャージ機構１４０によって排出すべき電源ライン２１上の残留電圧は低い状態となっているので、電源ライン２１上の残留電圧の排出時間を大幅に短縮することができる。
図１３は、本実施形態のＳＳＤ１がＰＳ０からＰＳ５へ移行する場合におけるＳｏＣ１１の動作手順を示すフローチャートである。
ＳＳＤ１をＰＳ０からＰＳ５へ移行させる場合、ＳｏＣ１１は、まず、ＰＭＩＣ１４に対して、電源供給停止指令を発行する（ステップＢ１）。そして、この電源供給停止指令を発行した後に、ＳｏＣ１１は、ＮＡＮＤ１３に対して動作停止指令を発行する（ステップＢ２）。動作停止命令を発行すると、ＳｏＣ１１は、一定期間が経過するのを待機する（ステップＢ３）。一定期間が経過すると（ステップＢ３のＹＥＳ）、ＳｏＣ１１は、ＰＭＩＣ１４のディスチャージ機構１４０に対して、ディスチャージ指令を発行する（ステップＢ４）。
なお、以上の説明では、電子機器としてＳＳＤ１を想定し、また、ＳＳＤ１内におけるＰＭＩＣ１４−ＮＡＮＤ１３間の電源ライン２１上の残留電圧の排出を挙げたが、各実施形態で説明したディスチャージ手法は、これに限らず、様々なＩＣ部品の電気回路などにおいて適用することが可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…電子機器（ＳＳＤ）、２…ホスト装置、１１…コントローラ、１２…揮発性メモリ（ＤＲＡＭ）、１３…不揮発性メモリ（ＮＡＮＤ）、１４…電源回路（ＰＭＩＣ）、２１…電源ライン、２２…コンデンサ、２３…コンデンサ対策用のスイッチ、２４…コンデンサ対策用の抵抗、２５…コンデンサ対策用のフィルタ回路、２６…コンデンサ対策用のディスチャージ機構、２７…（基板上の）追加のディスチャージ機構、１３０…（ＮＡＮＤパッケージ内の）追加のディスチャージ機構、１４０…ＰＭＩＣ内蔵のディスチャージ機構。

Claims (13)

1. 電源供給遮断時における電源ライン上の残留電圧を排出するためのディスチャージ機構を有する電源回路と、
   前記電源ライン上の電源変動を抑制するためのコンデンサと、
   前記コンデンサと前記電源ラインとの間に介在させて設けられる、前記コンデンサを前記電源ラインから切り離し、または、前記コンデンサを前記電源ラインに接続するためのスイッチ回路と、
   前記電源供給遮断が行われる場合、前記コンデンサを前記電源ラインから切り離すように前記スイッチ回路を制御するコントローラと、
   を具備する電子機器。
2. 前記ディスチャージ機構は、スイッチ回路と抵抗とが直列に接続され、一端が前記電源ラインに接続されて、他端が接地される請求項１に記載の電子機器。
3. 前記コントローラは、電源供給再開が行われる場合、前記電源供給再開から一定期間経過後、前記コンデンサを前記電源ラインに接続するように前記スイッチ回路を制御する請求項１に記載の電子機器。
4. 前記コンデンサと前記電源ラインとの間に介在させて設けられる抵抗をさらに具備する請求項１に記載の電子機器。
5. 前記スイッチ回路は、ＦＥＴ（Field-effect transistor）であり、
   前記コントローラと前記ＦＥＴとの間に介在させて設けられる、前記コントローラから前記ＦＥＴへ供給される入力信号の波形をステップ波形からなだらかな波形に変換するためのフィルタ回路をさらに具備する請求項１に記載の電子機器。
6. 前記コンデンサ上の残留電圧を排出するためのコンデンサ用ディスチャージ機構をさらに具備し、
   前記コントローラは、前記電源供給遮断が行われる場合、前記コンデンサ用ディスチャージ機構を作動させる、
   請求項１に記載の電子機器。
7. 前記コンデンサ用ディスチャージ機構は、スイッチ回路と抵抗とが直列に接続され、一端が前記電源ラインと前記コンデンサとを繋ぐラインに接続されて、他端が接地される請求項６に記載の電子機器。
8. 電源供給遮断時における電源ライン上の残留電圧を排出するための第１のディスチャージ機構を有する電源回路と、
   前記電源ライン上の電源変動を抑制するためのコンデンサと、
   前記電源供給遮断時における前記電源ライン上の残留電圧を排出するための第２のディスチャージ機構と、
   を具備する電子機器。
9. 前記第１のディスチャージ機構と前記第２のディスチャージ機構とは、スイッチ回路と抵抗とが直列に接続され、一端が前記電源ラインに接続されて、他端が接地される請求項８に記載の電子機器。
10. 前記第１のディスチャージ機構と前記第２のディスチャージ機構とは、抵抗を含む同一の構造を有し、前記第２のディスチャージ機構の抵抗の抵抗値は、前記第１のディスチャージ機構の抵抗の抵抗値よりも低い請求項８に記載の電子機器。
11. 前記第２のディスチャージ機構は、前記電源回路から電源供給を受ける電子部品のパケージ外の基板上に設けられる請求項８乃至１０のいずれか１項に記載の電子機器。
12. 前記第２のディスチャージ機構は、前記電源回路から電源供給を受ける電子部品のパッケージ内に設けられる請求項８乃至１０のいずれか１項に記載の電子機器。
13. 電源供給遮断時における電源ライン上の残留電圧を排出するためのディスチャージ機構を有する電源回路と、前記電源ライン上の電源変動を抑制するためのコンデンサとを具備する電子機器において実行されるディスチャージ方法であって、
    前記電源供給遮断が行われる場合、前記電源回路に対して、前記電源回路から電源供給を受ける所定の電子部品への電源供給停止を含む電源供給停止指令を発行することと、
    前記電源供給停止指令を発行した後、前記電子部品に対して、動作停止指令を発行することと、
    前記動作停止指令を発行して一定期間が経過した後、前記ディスチャージ機構を作動させることと、
    を具備するディスチャージ方法。

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