JP2022043722A - Ｓｎ－Ｉｎ系低融点接合部材およびその製造方法ならびに半導体電子回路およびその実装方法 - Google Patents

Ｓｎ－Ｉｎ系低融点接合部材およびその製造方法ならびに半導体電子回路およびその実装方法 Download PDF

Info

Publication number
JP2022043722A
JP2022043722A JP2020149167A JP2020149167A JP2022043722A JP 2022043722 A JP2022043722 A JP 2022043722A JP 2020149167 A JP2020149167 A JP 2020149167A JP 2020149167 A JP2020149167 A JP 2020149167A JP 2022043722 A JP2022043722 A JP 2022043722A
Authority
JP
Japan
Prior art keywords
plating
mass
melting point
layer
low melting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020149167A
Other languages
English (en)
Inventor
弘敏 西
Hirotoshi Nishi
毅 沢井
Takeshi Sawai
謙一郎 城川
Kenichiro Shirokawa
聡一朗 尾前
Soichiro Omae
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinryo Corp
Original Assignee
Shinryo Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinryo Corp filed Critical Shinryo Corp
Priority to JP2020149167A priority Critical patent/JP2022043722A/ja
Priority to PCT/JP2021/031507 priority patent/WO2022050186A1/ja
Priority to TW110132626A priority patent/TW202217075A/zh
Publication of JP2022043722A publication Critical patent/JP2022043722A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K35/00—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting
    • B23K35/02—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting characterised by mechanical features, e.g. shape
    • B23K35/0205—Non-consumable electrodes; C-electrodes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K35/00—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting
    • B23K35/22—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting characterised by the composition or nature of the material
    • B23K35/24—Selection of soldering or welding materials proper
    • B23K35/26—Selection of soldering or welding materials proper with the principal constituent melting at less than 400 degrees C
    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C13/00—Alloys based on tin
    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C28/00—Alloys based on a metal not provided for in groups C22C5/00 - C22C27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body

Landscapes

  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

Figure 2022043722000001
【課題】半導体部品の実装において、Ｐｂフリーの導電性接合方法に用いられ、低温接合ができるＳｎ－Ｉｎ系低融点接合部材およびその製造方法を提供する。
【解決手段】少なくともＳｎめっきおよびＩｎめっきを含むめっき処理を行い、ＳｎとＩｎとの合計を１００質量％としたとき、Ｓｎを４６質量％以上５１質量％以下、Ｉｎを４９質量％以上５４質量％以下含む積層めっき層を、被めっき物上に形成するめっき工程を有するＳｎ－Ｉｎ系低融点接合部材の製造方法。ＳｎとＩｎを含むＳｎＩｎ層を含み、ＳｎとＩｎとの合計を１００質量％としたとき、Ｓｎを４６質量％以上５１質量％以下、Ｉｎを４９質量％以上５４質量％以下含む積層めっき層を有するＳｎ－Ｉｎ系低融点接合部材およびこれを加熱させてなるＳｎ－Ｉｎ系低融点接合部材。
【選択図】 図１

Description

本発明は、半導体実装時の鉛フリーはんだ材料に関し、特に低温領域で使用可能なＳｎ－Ｉｎ系低融点接合部材およびその製造方法に関する。また、これらを用いた半導体電子回路およびその実装方法に関する。
近年、ＲｏＨＳ規制等により環境への有害物質に対する規制がますます厳しくなってきており、半導体チップを含む電子部品をプリント配線板（ＰＷＢ）に接合する目的で使用されるはんだ合金も規制対象になる。これらのはんだ成分には古くから主成分として鉛（Ｐｂ）が使用されてきたため、鉛を含まないはんだ合金（以下、「Ｐｂフリーはんだ合金」とも称する）の開発が活発に行われている。
電子部品をプリント配線板に接合する際に使用するはんだ合金等の導電性接合材料は、その使用限界温度によって高温用（約２６０℃～４００℃）と中低温用（約１４０℃～２３０℃）とに大別される。その中で、低温用のはんだ合金は、一般的に、Ｐｂ－６３Ｓｎの共晶合金の融点１８３℃よりも融点が低いはんだ合金を指すものとされている。
しかしながら、最近は電子部品の中には、フレキシブル性を有する樹脂基板や圧電セラミックスのＰＺＴ（チタン酸ジルコン酸鉛）基板などの耐熱性が非常に低く、高温に晒されるとその機能が劣化したり破壊されたりするものがある。そのような電子部品の実装時の接合温度は１４０℃以下の低温ではんだ付けする必要があるため、より融点の低い低温用のはんだ合金が求められている。
また、集積回路はＣＭＯＳ技術の微細化による機能あたりのコスト低減が進められ、実装工程でも最近は微細化チップをパッケージレベルで集積して単位面積当たりの多チップ化、多層化、複合化による高集積化が進んでいる。実装での接合方法もリード線からはんだボール、はんだバンプ接合へ進展しており、実装時のはんだ接合の簡便性、低コスト化が望まれている。
従来、Ｐｂフリーはんだとしては、Ｓｎ－３．５Ａｇ（融点＝２２１℃）やＳｎ－０．７Ｃｕ（融点＝２２７℃）、Ｓｎ－Ａｇ－Ｃｕ（融点＝２１７℃）などが使用されている。しかしながら、これらのはんだ合金は融点が２００℃以上と高く、半導体実装時のはんだ付け温度１４０℃以下での使用は困難である。
Ｐｂフリーの低温用はんだ合金としては、特許文献１には、Ｓｎ３７～４７質量％、Ａｇ０．１質量％以上１．０質量％未満、Ｂｉが残部の低温接合用はんだ合金が記載されている。
特許文献２には、Ｓｎ４０質量％、Ｂｉ５５質量％、Ｉｎ５質量％とからなるはんだ合金や、Ｓｎ３４質量％、Ｂｉ４６質量％、Ｉｎ２０質量％とからなるはんだ合金が記載されている。また、前記はんだ合金を、球体形成としたはんだ粉末や、はんだペースト、これらを用いたはんだ付け方法などが記載されている。
特許文献３には、まず第１層の錫／インジウム層をめっきし、次にこの錫／インジウム層の上に第２層の光沢錫／ビスマス層をめっきし、続いて第１及び第２めっき層をリフローするＳｎ－Ｉｎ－Ｂｉはんだ合金めっき層の形成方法が記載されている。
特許第３３４７５１２号公報 特許第３２２４１８５号公報 特開２００１－２１９２６７号公報
特許文献１記載のＳｎ－Ｂｉ－Ａｇ系はんだ合金は、融点が１３７～１３９℃である。実装時の接合温度は融点＋２０℃程度必要な場合が多いため、実装時の接合温度が１５７℃以上は必要で１４０℃以下では接合できない。
特許文献２記載のＳｎ－Ｂｉ－Ｉｎ系はんだ合金については、融点が１１７～１３９℃であり、実装時の接合温度ははんだ合金の融点より２０℃程度、高い温度で行われるのが通常のため、少なくても１３７～１５９℃は必要となる。当該はんだ合金は一部分の限られた組成を選択すれば１４０℃以下での接合が可能な範囲が含まれる。しかしながら、当該はんだ合金はＳｎ－Ｂｉ－Ｉｎの３種類の金属を配合して、電気炉（４００℃）で加熱溶融して作製した物を用いており「金属の配合→加熱溶融」の工程およびはんだ材料とするために次工程として「粉砕→はんだペースト化」の工程を必要とするため生産性に乏しい。なお、当該はんだ合金を被めっき物の表面にめっき加工処理したことのみが記載されているが、そのめっき処理の詳細は示されていない。
特許文献３記載のめっき方法で得られるＳｎ－Ｉｎ－Ｂｉはんだ合金めっき層は、Ｂｉが１０質量％以下、Ｉｎが２０質量％以下、残部がＳｎの組成で、融点が１８０～２２０℃のため、リフロー温度が２６０℃程度と非常に高く、実装時の接合温度が１４０℃以下では接合することができない。
また、スマートフォンやセンサー類の高機能化需要に向けてフレキシブル基板やストレッチャブル基板に使用される樹脂基板、圧電素子ＣｄＴｅ半導体素子、ＣＣＤ素子、フォログラム素子などの耐熱性の低い配線基板や電子素子の需要増が予想されており、これに伴い実装工程で低温接合（１４０℃以下）できる導電性接合材料およびその接合方法の開発が求められている。
更に、これらの導電性接合材料を用いた電子製品は、通常の使用環境下では、季節変動、屋内外、電子製品の作動による自己発熱などによって６０～８０℃程度まで温度上昇しうることを考慮すると、接合材料の融点が８０℃以下だと接合強度の低下などの耐久性に問題が生じる可能性がある。そのため、接合材料としての融点はこれ以上、好ましくは８５℃以上は必要と考える。
前述した様に、近年はＲｏＨＳ規制等による有害物質に対する規制が厳しくなってきており、従来から半導体製品の製造工程で導電性接合材料として使用されてきたＰｂ含有はんだ合金も規制対象となるため、Ｐｂフリーはんだ合金への転換が求められている。
また、集積回路は微細化の進展に伴い、実装時の接合精度の向上および接合工程の簡便性の向上などの高信頼性、低コスト化が求められている。
本発明は、このような課題を鑑みてなされたものであり、１４０℃以下での低温接合が可能で、かつ、電子製品の通常の使用環境下における耐久性を有する信頼性の高い、Ｐｂフリーの導電性接合部材やその簡便な製造方法を提供することにある。
従来のＰｂフリーの導電性接合材料であるＳｎ－Ａｇ系、Ｓｎ－Ｃｕ系、Ｓｎ－Ａｇ－Ｃｕ系の融点は２００℃以上、Ｓｎ－Ｂｉ系、Ｓｎ－Ｂｉ－Ｉｎ系の融点は約１２０℃以上である。実装時のリフロー温度（接合温度）はこれらの融点よりも約２０℃以上高くする必要がある。そのため、少なくとも１４０℃以上のリフロー温度となり、必ずしも低温の接合方法に適しているとは言えるものでなかった。また、はんだ成分の金属を混合、溶融してはんだ合金とした後、解砕、粉砕したはんだ合金微粒子をペースト化して用いるため、煩雑で手間とコストを要し生産性に乏しいことも課題であった。
しかしながら、本発明者らは、鋭意検討を重ねた結果、被めっき物の表面にＳｎ－Ｉｎを特定の組成範囲で各々単独で積層めっき処理することで低融点の積層めっき層を形成できること、この積層めっき層またはこの積層めっき層を加熱リフローしてバンプ化したものを用いることで電子部品実装工程の簡便性が向上し、かつ１４０℃以下での低温実装ができることを見出し本発明の完成に至った。
即ち、本発明の要旨は、以下の通りである。
＜１＞ 少なくともＳｎめっきおよびＩｎめっきを含むめっき処理を行い、ＳｎとＩｎとの合計を１００質量％としたとき、Ｓｎを４６質量％以上５１質量％以下、Ｉｎを４９質量％以上５４質量％以下含む積層めっき層を、被めっき物上に形成するめっき工程を有するＳｎ－Ｉｎ系低融点接合部材の製造方法。
＜２＞ 前記被めっき物が、その表面に、Ｔｉ、Ｎｉ、Ｃｕ、Ａｕ、Ｓｎ、Ａｇ、Ｃｒ、Ｐｄ、Ｐｔ、Ｗ、Ｃｏ、ＴｉＷ、ＮｉＰ、ＮｉＢ、ＮｉＣｏ、およびＮｉＶからなる群から選択される１以上を含むアンダーメタルの層を有し、前記めっき工程において、前記アンダーメタルの層の上に前記積層めっき層を形成する前記＜１＞に記載の製造方法。
＜３＞ 前記めっき工程において、Ｓｎめっきを行った後にＩｎめっきを行い、前記積層めっき層を形成させる前記＜１＞または＜２＞に記載の製造方法。
＜４＞ 前記積層めっき層が、Ａｇ、Ｃｕ、Ｎｉ、Ｚｎ、およびＳｂからなる群から選択される１以上の混合成分を含み、前記積層めっき層に対する前記混合成分の合計質量が０．００１質量％以上３．０質量％以下である前記＜１＞から＜３＞のいずれかに記載の製造方法。
＜５＞ 前記被めっき物が、大きさが１ｍｍ以下である、微小金属ボール、導電性の金属の被覆層を有する微小樹脂ボール、はんだ合金の被覆層を有する微小樹脂ボール、および微小ピン部材からなる群から選択されるいずれかの微小コア部材であり、前記めっき工程おいて、前記微小コア部材が前記積層めっき層で被覆された微小部材を製造する前記＜１＞から＜４＞のいずれかに記載の製造方法。
＜６＞ 導電性接合部の上に配置された前記＜１＞から＜５＞のいずれかに記載の製造方法で製造された低融点接合部材を、加熱リフローしてバンプを形成するＳｎ－Ｉｎ系低融点接合部材の製造方法。
＜７＞ 配線基板と、半導体チップ表面との間に配置された前記＜１＞から＜６＞のいずれかに記載の製造方法により製造されたＳｎ－Ｉｎ系低融点接合部材を、１３７～１４０℃で加熱リフローして、前記配線基板と前記半導体チップを接合する半導体電子回路の実装方法。
＜８＞ ＳｎとＩｎを含むＳｎＩｎ層を含み、ＳｎとＩｎとの合計を１００質量％としたとき、Ｓｎを４６質量％以上５１質量％以下、Ｉｎを４９質量％以上５４質量％以下含む積層めっき層を有するＳｎ－Ｉｎ系低融点接合部材。
＜９＞ Ｔｉ、Ｎｉ、Ｃｕ、Ａｕ、Ｓｎ、Ａｇ、Ｃｒ、Ｐｄ、Ｐｔ、Ｗ、Ｃｏ、ＴｉＷ、ＮｉＰ、ＮｉＢ、ＮｉＣｏ、およびＮｉＶからなる群から選択される１以上を含むアンダーメタルの層の上に、前記積層めっき層が形成された前記＜８＞に記載のＳｎ－Ｉｎ系低融点接合部材。
＜１０＞ 前記積層めっき層が、Ａｇ、Ｃｕ、Ｎｉ、Ｚｎ、およびＳｂからなる群から選択される１以上の混合成分を含み、前記積層めっき層に対する前記混合成分の合計質量が０．００１質量％以上３．０質量％以下である前記＜８＞または＜９＞に記載のＳｎ－Ｉｎ系低融点接合部材。
＜１１＞ 大きさが１ｍｍ以下である、微小金属ボール、導電性の金属の被覆層を有する微小樹脂ボール、はんだ合金の被覆層を有する微小樹脂ボール、および微小ピン部材からなる群から選択されるいずれかの微小コア部材が前記積層めっき層で被覆された微小部材を有する前記＜８＞から＜１０＞のいずれかに記載のＳｎ－Ｉｎ系低融点接合部材。
＜１２＞ 前記＜８＞から＜１１＞のいずれかに記載のＳｎ－Ｉｎ系低融点接合部材を加熱リフローさせてなるＳｎ－Ｉｎ系低融点接合部材。
＜１３＞ 前記＜８＞から＜１２＞のいずれかに記載のＳｎ－Ｉｎ系低融点接合部材を有することを特徴とする半導体電子回路。
本発明のＳｎ－Ｉｎ系低融点接合部材は、Ｐｂフリーの組成を容易に調整でき、低温での接合が可能で低温実装性に優れる。また、本発明のＳｎ－Ｉｎ系低融点接合部材の製造方法は、このような接合部材の簡便な製造方法を提供するものである。
Ｓｎ－Ｉｎ二元系状態図である。 本発明にかかるはんだ合金バンプを形成するまでの製造工程フロー図である。 本発明にかかるはんだ合金バンプによる実装工程の概念図である。 実施例１のＤＳＣ測定プロファイルである。 実施例２のＤＳＣ測定プロファイルである。 実施例４のＤＳＣ測定プロファイルである。 比較例２のＤＳＣ測定プロファイルである。 比較例３のＤＳＣ測定プロファイルである。 実施例７のめっき積層物の外観ＳＥＭ写真である。 実施例７のめっき積層物の断面ＳＥＭ－ＥＤＸである。 実施例７のバンプ外観ＳＥＭ写真である。 実施例７のバンプ断面ＳＥＭ－ＥＤＸである。 シェア強度試験の概念図である。
以下に本発明について詳述するが、本発明は、以下の実施の形態に限定されるものではなく、その要旨の範囲内で種々に変更して実施することができる。なお、本明細書において「～」という表現を用いる場合、その前後の数値又は物性値を含む表現として用いるものとする。
＜Ｓｎ－Ｉｎ系低融点接合部材の製造方法＞
本発明は、少なくともＳｎめっきおよびＩｎめっきを含むめっき処理を行い、ＳｎとＩｎとの合計を１００質量％としたとき、Ｓｎを４６質量％以上５１質量％以下、Ｉｎを４９質量％以上５４質量％以下含む積層めっき層を、被めっき物上に形成するめっき工程を有するＳｎ－Ｉｎ系低融点接合部材の製造方法（以下、「本発明の製造方法」と記載する場合がある。）に関する。
本発明の製造方法は、Ｐｂフリーの組成を容易に調整できる。また得られる接合部材は、低温で接合でき低温実装性に優れる。また、それぞれの元素をめっきにより積層することで積層めっき層の組成の再現性が得られると共に、ＳｎとＩｎとの合計を１００質量％としたとき、Ｓｎが４６～５１質量％、Ｉｎが４９～５４質量％の組成範囲内となるように任意に制御しやすい。また、合金化とそのバンプ化が一気に行えるため簡便性および接合信頼性に優れ、工業的に有用である。
＜Ｓｎ－Ｉｎ系低融点接合部材＞
本発明は、ＳｎとＩｎを含むＳｎＩｎ層を含み、ＳｎとＩｎとの合計を１００質量％としたとき、Ｓｎを４６質量％以上５１質量％以下、Ｉｎを４９質量％以上５４質量％以下含む積層めっき層を有するＳｎ－Ｉｎ系低融点接合部材に関する。
また、本発明は、ＳｎとＩｎを含むＳｎＩｎ層を含み、ＳｎとＩｎとの合計を１００質量％としたとき、Ｓｎを４６質量％以上５１質量％以下、Ｉｎを４９質量％以上５４質量％以下含む積層めっき層を有するＳｎ－Ｉｎ系低融点接合部材を加熱リフローさせてなるＳｎ－Ｉｎ系低融点接合部材に関する。
以下、これらのＳｎ－Ｉｎ系低融点接合部材をまとめて、「本発明の接合部材」と記載する場合がある。
本発明の接合部材は、本発明の製造方法により製造することができ、Ｐｂフリーの組成を容易に調整でき、低温で接合でき低温実装性に優れる。
本願において、本発明の製造方法と本発明の接合部材のそれぞれに対応する構成は相互に利用することができる。
また、本願において、本発明の接合部材やその製造方法において、前述したＳｎやＩｎの質量濃度は、積層めっき層やはんだ合金、微小部材の被覆層の部分のＳｎおよびＩｎの合計質量を１００質量％としたときの各元素が占める割合（質量分率）により規定したものである。
図１は、Ｓｎ－Ｉｎ系積層めっき層の組成を説明するためのＳｎ－Ｉｎ二元状態図である。本発明の接合部材やその製造方法では、Ｓｎ－Ｉｎ二元状態図で、Ｓｎが４６～５１質量％、Ｉｎが４９～５４質量％の範囲内にＳｎ（スズ）、Ｉｎ（インジウム）の濃度を制御した積層めっき層を利用する。この範囲内の組成であれば、積層めっき層は、その融点が１１７～１２０℃となる。そのため、ＳｎとＩｎを含むＳｎＩｎ層を含み、ＳｎとＩｎとの合計を１００質量％としたとき、Ｓｎを４６質量％以上５１質量％以下、Ｉｎを４９質量％以上５４質量％以下含む積層めっき（Ｓｎ－Ｉｎ系積層めっき層）を有する接合部材は、集積回路の低温実装の実現に大きく寄与できる。また、この積層めっき層は１３７～１４０℃で加熱溶融することで容易にＳｎ－Ｉｎ系低融点はんだ合金とできる。
本発明において、「融点」は、ＤＳＣ（示差走査熱量計）を用いて求められる。ＤＳＣの昇温過程の吸熱プロファイルにおいて、各成分の融解熱が吸熱ピークとして表れ、測定サンプルの組成によって単独または複数の吸熱ピークとなる。本発明では、便宜的に各吸熱ピークのトップ温度をその成分の融点として扱い、複数のピークがある場合は、最も低い温度の吸熱ピークを最低融点（固相線温度）、最も高い温度の吸熱ピークを最高融点（液相線温度）として扱う。
さらに、積層めっき層中のＳｎが４６～５１質量％、Ｉｎが４９～５４質量％の組成の範囲内であれば、ＤＳＣ測定における吸熱プロファイルで単独ピークを示し、融点の温度範囲がシャープとなる。そのため、実装時の加熱リフローの短時間化でき、かつ接合信頼性を高める効果が期待できる。
なお、形成される積層めっき層中、ＳｎおよびＩｎの合計に対するＳｎが、４６質量％未満の場合は、積層めっき層のＤＳＣ測定の結果から１２５℃近傍および残留Ｉｎと思われる１５７℃近傍、更には残留Ｓｎと思われる２３２℃近傍に吸熱ピークを有する高融点成分が含まれてくるため、１４０℃の加熱リフローでは未溶融物が残留し、接合強度や寸法精度等の接合材料としての信頼性低下が懸念されて好ましくない。
一方、形成される積層めっき層中、ＳｎおよびＩｎの合計に対するＳｎが５１質量％を超える場合も同様で、積層めっき層のＤＳＣ測定の結果から前記の１５７℃近傍の吸熱ピークが認められると共に残留Ｓｎと思われる２３２℃近傍の吸熱ピークが増加することから、これらの高融点成分が含まれるため、１４０℃の加熱リフローでは未溶融物が残留し、接合強度や寸法精度等の接合材料としての信頼性低下が懸念されて好ましくない。
また、本発明の製造方法では、このような接合部材を効率よく製造することができる。さらに、低温で処理できるため実装時に消費するエネルギーも低減することができる。
また、めっきにより製造するため、合金化のための熱処理に消費するエネルギーも低減することができる。
以下、Ｓｎ－Ｉｎ系低融点接合部材の製造方法およびＳｎ－Ｉｎ系低融点接合部材について詳しく説明する。
＜Ｓｎ－Ｉｎ系低融点接合部材の製造方法＞
前述の通り、本発明の製造方法は、少なくともＳｎめっきおよびＩｎめっきを含むめっき処理を行い、ＳｎとＩｎとの合計を１００質量％としたとき、Ｓｎを４６質量％以上５１質量％以下、Ｉｎを４９質量％以上５４質量％以下含む積層めっき層を、被めっき物上に形成するめっき工程を有する。
［被めっき物］
（基板）
被めっき物としては、ＬＳＩや半導体チップなどの半導体電子部品、半導体電子部品またはこれを複数搭載して回路構成されたパッケージやモジュールとするためのプリント配線板などの配線基板などが挙げられる。これらの被めっき物は、必要に応じてその表面をフォトリソグラフィー等により所要の導電性接合部（パッド）がパターン形成されたものを使用できる。
（アンダーメタルの形成）
被めっき物は、導電性接合部がパターン形成された基板の表面に、必要に応じてＴｉ（チタン）、Ｎｉ（ニッケル）、Ｃｕ（銅）、Ａｕ（金）、Ｓｎ（スズ）、Ａｇ（銀）、Ｃｒ（クロム）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｗ（タングステン）、Ｃｏ（コバルト）、ＴｉＷ（チタン－タングステン）、ＮｉＰ（ニッケル－リン）、ＮｉＢ（ニッケル－ホウ素）、ＮｉＣｏ（ニッケル－コバルト）、ＮｉＶ（ニッケル－バナジウム）からなる群から選択される１以上のアンダーメタルを含むアンダーメタルの層を有する基板（アンダーメタルを成膜したもの）を用いることも可能である。これらのアンダーメタルは、単独または複数を積層して用いても構わない。成膜方法は、蒸着、ＰＶＤ、めっき法などから適応可能な方法を適時選択して用いれば良い。成膜の膜厚は、各々で０．０１～１０μｍの範囲で適時設定すれば良い。
（導電性ポストの形成）
集積回路の微細化に伴って導電性接合材料のはんだ合金を狭い間隔（狭ピッチ）で並べることによる実装時（加熱リフロー時）のショート防止などの目的で設けられる円柱状の導電性ポストをアンダーメタル上に形成したものを被めっき物として用いることも可能である。円柱状のポスト材としては、Ｃｕ、Ａｇ、Ｎｉなどの導電性金属から適時選択すれば良い。円柱状ポストの形成は、ＰＶＤ、めっき法などから適応可能な方法を適時選択して用いれば良い。円柱状ポストの高さは、１～２００μｍの範囲が通常であり、その必要に応じて適時設定すれば良い。
（微小コア部材）
以下に説明するように、大きさが１ｍｍ以下である、微小金属ボール、導電性の金属の被覆層を有する微小樹脂ボール、はんだ合金の被覆層を有する微小樹脂ボール、および微小ピン部材からなる群から選択されるいずれかの微小コア部材を被めっき物とすることもできる。これらを被めっき物とすることで、微小部材の接合部材を得ることができる。
被めっき物としてボールグリッドアレイ（ＢＧＡ）等の微小ボール搭載型の導電性接合材料のコアボールとして用いられる微小ボールを被めっき物として用いることも可能である。微小ボールは、直径１ｍｍ以下であり、微小金属ボールまたは微小樹脂ボールを使用できる。特に微小樹脂ボールは電子回路部品の軽量化、熱応力緩和（弾性変形が可能）などに有効なコアボール材として用いられている。
微小金属ボールとしては、例えば、直径が０．０５～１．０ｍｍのＣｕ、Ｎｉ－Ｃｏ－Ｆｅ合金、Ｎｉ－Ｆｅ合金などの導電性金属球であればいずれも用いることができる。また、必要に応じてその表面に厚み０.１～３０μｍのＮｉ、Ｃｕ、はんだなどの導電性被覆を施した微小金属ボールの使用も可能である。
微小樹脂ボールとしては、例えば、直径が０．０５～１．０ｍｍのアクリル樹脂、ポリプロピレン樹脂、塩化ビニル樹脂、ポリフェニレンサルファイト、ジビニルベンゼン架橋重合体などの一般的な樹脂で微小ボール化が可能なものであればいずれも用いることができる。なお、これらの微小樹脂ボールは非導電性のため、その表面に無電解めっき等により０．５～５．０μｍ程度のＮｉ、Ｃｕ、はんだなどの導電性金属または合金等で被覆したものを使用する。
また、コア部材はボール状に限られず、円柱状や角柱状、錘状、またこれらの角を面取りした形状などの微小ピンを用いることもできる。微小ピンは、前述の微小金属ボールや微小樹脂ボールに準じる材質や大きさ等を有する微小金属ピンや微小樹脂ピンを用いることができる。なお、微小ピンの場合、最も小さい辺を、微小金属ボールや微小樹脂ボールにおける直径に相当するものとする。
［被めっき物の表面洗浄・乾燥］
本発明の製造方法では、めっき工程の前に、被めっき物の表面洗浄・乾燥を行ってもよい。
被めっき物の表面洗浄は、被めっき物の表面の付着物を除去して清浄化することが目的であり、付着物除去が可能な溶媒を選定して用いる。例えば、有機溶媒としてはメタノール、エタノール、イソプロピルアルコール等の低級アルコール類、アセトン、メチルエチルケトン（ＭＥＫ）、イソブチルケトン（ＭＩＢＫ）等のケトン類などが挙げられる。水系溶媒としては、アンモニア、有機アミン化合物等と過酸化水素水の併用、アニオン系、カチオン系、ノニオン系の界面活性剤などが添加された水溶液が挙げられる。これらの溶媒のうち、被めっき物の材質を侵さないことを考慮して適時選択して用いる。
被めっき物の表面洗浄は、室温～１００℃の範囲内でこれらの溶媒中に浸漬または溶媒でのシャワー洗浄などの方法で洗浄する。溶媒洗浄後は、表面に付着した溶媒成分を水洗して、表面を清浄化すれば良い。次に、被めっき物の乾燥であるが、室温～１００℃の範囲で加温乾燥または通風乾燥すれば良い。なお、乾燥工程は省略して次めっき工程に進めることも可能である。
［めっき工程］
めっき工程は、少なくともＳｎめっきおよびＩｎめっきを含むめっき処理を行い、ＳｎとＩｎとの合計を１００質量％としたとき、Ｓｎを４６質量％以上５１質量％以下、Ｉｎを４９質量％以上５４質量％以下含む積層めっき層を、被めっき物上に形成する工程である。
具体的には、各めっき処理で形成されるめっき層がそれぞれ所望の厚みとなるように、各めっき液の濃度やめっき処理時間などを調整することで、めっき層の組成を制御することができる。
めっき方法は、電解めっきまたは無電解めっきのいずれの方法でも可能であるが、めっき所要時間や生産性などを考慮すると電解めっきが好ましい。
使用可能なめっき装置を電解めっきの場合を例に述べると、用いる各めっき液に対して耐蝕性を有する材質で構成されためっき槽に、撹拌翼、揺動、スキージ撹拌などの撹拌機能と電流値を所定の範囲で制御できる整流器を備えたものを使用して、陽極に溶解性アノードや不溶性アノードなどを用いて、陰極に被めっき物をセットできるめっき装置を用いることができる。
（Ｓｎめっき）
Ｓｎめっきは、被めっき物をめっきする主たる成分としてＳｎを含むめっき液等を用いて行うめっき処理である。Ｓｎめっき液は、市販のものを使用すれば良く、例えば石原ケミカル社のＳｎめっき液などが挙げられる。めっき条件としては、例えば撹拌翼、揺動、スキージ撹拌などを用いた撹拌下で、温度５～５０℃、めっき液中のＳｎイオン濃度１～７０ｇ／Ｌ、電流密度０．１～２０．０Ａ／ｄｍ2の範囲内で任意に設定すれば良い。Ｓｎめっき量は、設定条件下でのめっき処理時間（めっき液浸漬時間）で制御可能である。
（Ｉｎめっき）
Ｉｎめっきは、被めっき物をめっきする主たる成分としてＩｎを含むめっき液等を用いて行うめっき処理である。Ｉｎめっき液は、市販のものを使用すれば良く、例えば石原ケミカル社のＩｎめっき液などが挙げられる。めっき条件としては、例えば撹拌翼、揺動、スキージ撹拌などを用いた撹拌下で、温度５～５０℃、めっき液中のＩｎイオン濃度１～７０ｇ／Ｌ、電流密度０．１～２０．０Ａ／ｄｍ2の範囲内で任意に設定すれば良い。Ｉｎめっき量は、設定条件下でのめっき処理時間（めっき液浸漬時間）で制御可能である。
なお、これらのＳｎめっき、およびＩｎめっきは、後述する任意で用いる混合成分等の他のめっき成分を含むものを用いてもよい。めっき液等のめっき用組成物において、他のめっき成分の総量は、主たる成分に対して（他のめっき成分の総量（ｇ／Ｌ）／主たる成分（ｇ／Ｌ））、５０質量％以下が好ましく、３０質量％以下が好ましく、２０質量％以下が好ましい。例えば、Ｓｎめっきに、任意の混合成分であるＣｕを混合したＳｎ・Ｃｕ複合めっき液や、Ａｇを混合したＳｎ・Ａｇ複合めっき液を、主成分としてＳｎを含むことからＳｎめっきとして用いてもよい。Ｉｎめっきも同様である。
（微量金属の添加）
本発明のＳｎ－Ｉｎ系低融点接合部材の製造方法では、積層めっき層の皮膜の平滑性、密着性、酸化抑制などの物性向上の目的で、必要に応じて得られる積層めっき層の融点が１２０℃を超えない範囲でＡｇ、Ｃｕ、Ｎｉ、Ｚｎ、およびＳｂからなる群から選択される１以上を添加してもよい。Ａｇ、Ｃｕ、Ｎｉ、Ｚｎ、およびＳｂからなる群から選択される１以上の混合成分を含み、積層めっき層に対する前記混合成分の合計質量が占める割合（混合成分の合計質量／積層めっき層の合計質量）が、０．００１～３．０質量％である積層めっき層を形成することも可能である。積層めっき層に対する混合成分の合計質量が占める割合は、０．００５質量％以上や、０．０１質量％以上、０．０５質量％以上、０．１質量％以上としてもよい。また、積層めっき層に対する混合成分の合計質量が占める割合は、２．５質量％以下や、２．０質量％以下、１．５質量％以下、１．０質量％以下としてもよい。
これらの特定の混合成分の添加の方法は、目的物のＳｎ－Ｉｎ系積層めっき層中の含有量が所定量になる様に、Ｓｎ、Ｉｎのいずれかのめっき液中に添加してＳｎまたはＩｎ被膜中に導入することができる。また、混合成分自体のめっき液を用いて、単独めっきして積層めっき層に導入することも可能である。
なお、錯化剤等により、析出電位を調整して添加金属との合金めっきを得る観点からＳｎめっき液中に添加することが好ましい。Ｓｎめっき液中へのこれらの添加金属の添加量は、Ｓｎの重量濃度に対して１／１０００～１／１０濃度の範囲で、得られる積層めっき層中で所定濃度になる様に適時選定して用いれば良い。
（めっき積層順番）
ＳｎめっきとＩｎめっきのいずれも行うものであれば、めっき積層の順序は任意でよい。具体的には、被めっき物の表面から順に、Ｓｎ→Ｉｎ、Ｉｎ→Ｓｎの順のいずれの順番でも可能である。電解めっきでＳｎ－Ｉｎを所定の組成で安定的に積層するには、標準電極電位が高くイオン化傾向の小さいものからめっきした方が好ましい。そのため、「Ｓｎ→Ｉｎ」の順番でめっきすることがより好ましい。
なお、２５℃、１０5パスカル（Ｐａ）で標準水素電極を基準した場合の標準電極電位は、Ｓｎ＝－０．１３８Ｖ、Ｉｎ＝－０．３３８Ｖである。電位の低いＩｎめっきを１つ目のめっきとすると、Ｉｎは２つ目のＳｎめっき操作中に電解めっき浴中でイオン化して溶出し、最終目的物の積層めっき層中における濃度が設定条件よりも低下し易い。よって、Ｓｎめっきを行った後にＩｎめっきを行い、積層めっき層を形成させることが好ましい。
（積層めっき層）
積層めっき層は、ＳｎめっきおよびＩｎめっきを逐次行う積層めっき処理により形成される層であり、ＳｎとＩｎを含むＳｎＩｎ層を含み、積層めっき層中のＳｎとＩｎとの合計を１００質量％としたとき、Ｓｎが４６～５１質量％であり、Ｉｎが４９～５４質量％以下である。積層めっき層が形成される過程で、Ｓｎの層にＩｎが拡散した合金層やＩｎの層にＳｎが拡散した合金層が形成されることで、Ｓｎ（融点２３２℃）、Ｉｎ（融点１５７℃）各々の単独の融点よりも大幅に低い１１７～１２０℃の低融点のめっき積層物にできることが特徴である。
Ｓｎ－Ｉｎ系積層めっき層は、Ｓｎ、Ｉｎの濃度が異なる少なくとも２層を有する構成であればよい。各層において、ＳｎおよびＩｎは均一に分布しても、不均一に分布してもよい。例えば、ＳｎとＩｎの濃度が異なる複数のＳｎＩｎ層を有する構成であってよい。ＳｎＩｎ層は、後述のとおり、Ｓｎめっきによる層にＩｎが拡散したＳｎＩｎ層および／またはＩｎめっきによる層にＳｎが拡散したＳｎＩｎ層である。また、各層は厚みが均一であっても、不均一であってもよい。
なお、積層めっき層における各元素の濃度は、積層めっき層を被めっき物から剥離して、酸溶解後、高周波誘導結合プラズマ－発光分析装置によって定量分析して、その濃度を求めることができる。各層は、その層の主たる金属となるＳｎやＩｎを含み、ＳｎＩｎ層はＳｎとＩｎを含む。
各層は、その層の金属元素に加えて、原料や製造工程上、不可避的に含まれる不純物を含むものでもよい。このような不純物としては、Ｆｅ（鉄）やＣ（炭素）などがあげられる。また、前述のとおり、積層めっき層は混合元素として含まれる任意添加元素を含んでもよい。
例えば、Ｓｎ－Ｉｎ系積層めっき層は、Ｓｎ、Ｉｎ、混合成分および不可避的に含まれる不純物からなるものとしてもよい。
なお、Ｐｂフリーとして使用するためにＰｂの混合量を低減することが好ましく、積層めっき層におけるＰｂの濃度は０．１質量％以下が好ましく、０．０５質量％以下、０．０１質量％以下がより好ましい。Ｐｂは検出下限以下であることがさらに好ましい。
また、積層めっき層において、Ｓｎ、Ｉｎの合計量が占める割合（ＳｎとＩｎとの合計質量／積層めっき層の全質量）は、７０質量％以上が好ましく、８０質量％以上がより好ましく、９０質量%以上であることがさらに好ましく、９５質量％以上が特に好ましい。また、９７質量％以上や、９８質量％以上、９９質量％以上としてもよい。
（Ｓｎの層）
Ｓｎめっきにより得られるＳｎの層は、Ｓｎを含む層である。Ｓｎの層は、Ｉｎを除いてＳｎを主たる成分として含んでおり、この層におけるＩｎを除く元素におけるＳｎ濃度は、７０質量％以上が好ましく、８０質量％以上がより好ましく、９０質量％以上であることがさらに好ましい。このＳｎの層は、Ｓｎめっきにより得ることができる。
また、Ｓｎの層は、Ｉｎも含む、ＳｎＩｎ層としてもよい。このＳｎＩｎ層は、その層の主たる成分として、ＳｎおよびＩｎを含み、ＳｎとＩｎの合計が、その層における７０質量％以上や、８０質量％以上、９０質量％以上、９５質量％以上とすることができる。ＳｎＩｎ層は、双方を含み、Ｓｎ：Ｉｎの質量比率が、１：９９～９９：１であり、５：９５～９５：５や、１０：９０～９０：１０、２０：８０～８０：２０などとすることもできる。
（Ｉｎの層）
Ｉｎめっきにより積層めっき層に含まれるＩｎは、めっき処理中にＳｎの層中に拡散し易いため、Ｉｎ単独を主成分とした単独層は形成し難く、ＳｎＩｎ合金の形態で形成される場合がある。
Ｉｎの層は、Ｓｎも含む、ＳｎＩｎ層としてもよい。このＳｎＩｎ層は、その層の主たる成分として、ＳｎおよびＩｎを含み、ＳｎとＩｎの合計が、その層における７０質量％以上や、８０質量％以上、９０質量％以上、９５質量％以上とすることができる。ＳｎＩｎ層は、双方を含み、Ｓｎ：Ｉｎの質量比率が、１：９９～９９：１であり、５：９５～９５：５や、１０：９０～９０：１０、２０：８０～８０：２０などとすることもできる。
（めっき積層数）
めっき積層数は、特に限定されず、Ｓｎ、Ｉｎの濃度が異なる少なくとも２層あれば良い。なお、被めっき物とめっき成分の相互作用による双方の成分の合金化や拡散防止などの目的により、前記の２成分の濃度が異なる層を形成させて、３層、４層または５層などの積層も可能である。
（各めっき工程後の水洗・乾燥）
各めっき工程後の水洗の目的は、めっき浴から引上げた時に被めっき物の表面に付着しためっき液の除去であり、水中に浸漬または水シャワーにより水洗して清浄化する。その後の乾燥は、積層めっき層の融点未満の温度で乾燥すれば良い。積層めっき層の融点を考慮したうえで水分除去が目的ならば、通常は室温～１００℃の範囲で適時設定して加温乾燥または通風乾燥すれば良い。なお、次工程で残存水分があっても問題なければ、乾燥工程は省略して次工程に進めることも可能である。
以上のめっき工程を行うことで、Ｓｎ－Ｉｎ系積層めっき層を有するＳｎ－Ｉｎ系低融点接合部材が得られる。この方法で得られたＳｎ－Ｉｎ系低融点接合部材の積層めっき層の最も高い融点は、１１７～１２０℃と低融点である。
当該積層めっき層は、被めっき物として基板等を用いて製造し、被めっき物に配置された積層めっき層のまま実装工程で接合部材として用いても良い。後述する低融点はんだ合金バンプ化や微小部材搭載バンプ化して実装工程で用いても良い。また、適宜、被めっき物から積層めっき層を離隔して、接合部材として用いてもよい。
［バンプ化工程］
また、本発明の接合部材の製造方法は、Ｓｎ－Ｉｎ系積層めっき層を有するＳｎ－Ｉｎ系低融点接合部材を加熱リフローさせてなるＳｎ－Ｉｎ系低融点接合部材の製造方法とできる。これにより、バンプを有するＳｎ－Ｉｎ系低融点接合部材が製造できる。バンプは、Ｓｎ－Ｉｎ系積層めっき層を加熱リフローすることで形成されるＳｎ－Ｉｎ系はんだ合金バンプの形態や、後述する微小部材を加熱リフローすることで形成される微小部材搭載型バンプの形態とできる。
このようなバンプを有する接合部材の製造方法とするとき、本発明の製造方法は、めっき工程の後に、バンプ化工程を有してよい。バンプ化工程は、導電性接合部の上に形成されたＳｎ－Ｉｎ系積層めっき層を、加熱リフローしてＳｎ－Ｉｎ系はんだバンプを形成する工程、または、導電性接合部の上に配置された微小部材（Ｓｎ－Ｉｎ系積層めっき層で被覆された微小コア材）を、加熱リフローして微小部材搭載型のバンプを形成する工程である。加熱リフローは還元雰囲気下で行われる。例えば、後述するように、ギ酸ガス雰囲気下で行うことができる。
はんだ合金バンプなどのバンプを製造するにあたっては、Ｓｎ－Ｉｎ系低融点接合部材に係る積層めっき層を加熱リフローすることで製造することができる。
一般的に加熱リフローによるはんだ合金バンプなどのバンプの形成では、合金組成が均一で表面凹凸が無く、均一な球状または半球状の形状物性が求められる。また、実装物性としては、被めっき物との接合強度が３ｍｇ／μｍ2以上、ヒートサイクル耐久性などが必要である。これらの要求物性に悪影響する因子は、はんだ合金そのものの基本物性や、加熱リフロー前の合金成分の自然酸化膜や、不純物の付着や混入などが挙げられる。
バンプ化工程では、加熱リフロー時の低温での自然酸化膜除去を目的に「ぎ酸ガス還元法」を用いることが好ましい。自然酸化膜の除去方法としては、一般的には以下に示す「ぎ酸ガス還元法」と「水素ガス還元法」があり、後者は２３０℃以上で、前者は１５０℃付近で還元反応が生じるため、低温領域に適応でき、安全性、信頼性、コスト面で優位な「ぎ酸ガス還元法」の適応が好ましい。すなわち、バンプ化工程は、ギ酸ガス雰囲気下で行うことが好ましい。
・ぎ酸ガス還元法 ＭｅＯ ＋ ＨＣＯＯＨ → Ｍｅ ＋ ＣＯ2 ＋Ｈ2Ｏ
・水素ガス還元法 ＭｅＯ ＋ Ｈ2 → Ｍｅ ＋ Ｈ2Ｏ
バンプ化工程は、「ぎ酸ガス還元法」を用いて、還元剤：ぎ酸、圧力：２０～４００ｍｂａｒ、昇温速度：１０～１５０℃／ｍｉｎ、トップ温度：１３７～１４０℃、トップ温度保持時間：２０～３００秒の範囲で、Ｓｎ－Ｉｎ系接合部材に係る積層めっき層の組成見合いで適時選定すれば良い。こうして得られるはんだ合金バンプなどのバンプは、実装時の加熱リフロー温度が１３７～１４０℃の低温領域での接合が可能であるため低温実装に適することが特徴である。
なお、当該積層めっき層を形成したり、微小部材を配置したりする対象物となる半導体素子または配線基板の耐熱性が１４０℃以上の場合は、１４０℃以上の温度から、半導体素子または配線基板の耐熱温度以下の温度範囲内で加熱リフローしてバンプ化や後述する接合実装することも可能である。
また、被めっき物によって、めっき工程とバンプ化工程との間にその他の工程を有してもよい。被めっき物がレジスト膜を有する基板の場合には、めっき工程とバンプ化工程との間に、レジスト膜を除去する工程を有してよい。被めっき物が微小コア部材である場合には、めっき工程を行うことで、微小コア部材が積層めっき層で被覆された微小部材が得られるため、この微小部材を基板上に配置する工程を行って後、バンプ工程を行ってよい。
＜Ｓｎ－Ｉｎ系低融点接合部材＞
前述のように、本発明の接合部材は、ＳｎとＩｎを含むＳｎＩｎ層を含み、ＳｎとＩｎとの合計を１００質量％としたとき、Ｓｎを４６質量％以上５１質量％以下、Ｉｎを４９質量％以上５４質量％以下含む積層めっき層（Ｓｎ－Ｉｎ系積層めっき層）を有するＳｎ－Ｉｎ系低融点接合部材に関するものである。
Ｓｎ－Ｉｎ系積層めっき層を有するＳｎ－Ｉｎ系低融点接合部材は、めっき工程を有する本発明の製造方法により効率的に製造することができる。
Ｓｎ－Ｉｎ系積層めっき層は、融点が１１７～１２０℃のため、この融点以上の温度で溶融し、２０～３０℃程度の常温付近では固体である。そのため、積層めっき層は、接合部として機能する。
このような本発明の接合部材は、Ｓｎ－Ｉｎ系積層めっき層そのものであってもよい。また、基板と、基板上に形成されたＳｎ－Ｉｎ系積層めっき層とを有するものとしてもよい。例えば、本発明の接合部材は、Ｔｉ、Ｎｉ、Ｃｕ、Ａｕ、Ｓｎ、Ａｇ、Ｃｒ、Ｐｄ、Ｐｔ、Ｗ、Ｃｏ、ＴｉＷ、ＮｉＰ、ＮｉＢ、ＮｉＣｏ、およびＮｉＶからなる群から選択される１以上を含むアンダーメタルの層を有する基板と、アンダーメタルの層の上に形成されたＳｎ－Ｉｎ系積層めっき層を有するものとできる。アンダーメタルの層を有する基板としては、半導体チップなどが挙げられる。また、微小コア部材がＳｎ－Ｉｎ系積層めっき層で被覆された微小部材を有するものとしてもよい。
また、前述のとおり、本発明の接合部材は、Ｓｎ－Ｉｎ系積層めっき層を有するＳｎ－Ｉｎ系低融点接合部材を加熱リフローさせてなるＳｎ－Ｉｎ系低融点接合部材に関するものである。
Ｓｎ－Ｉｎ系積層めっき層を有するＳｎ－Ｉｎ系低融点接合部材を加熱リフローさせてなるＳｎ－Ｉｎ系低融点接合部材は、めっき工程とバンプ化工程とを有する本発明の製造方法により効率的に製造することができる。
このような本発明の接合部材は、Ｓｎ－Ｉｎ系はんだ合金バンプそのものであってもよい。また、導電性接合部と、導電性接合部上に形成されたＳｎ－Ｉｎ系はんだ合金バンプとを有するものとしてもよい。また、基板と、基板上に配置されたＳｎ－Ｉｎ系はんだ合金で被覆された微小部材とを有するものとしてもよい。例えば、Ｓｎ－Ｉｎ系積層めっき層で被覆された微小コア部材を、導電性接合部が設けられた基板の導電性接合部の上に配置し、加熱リフローすることで、導電性接合部上に微小部材が実装された接合部材とできる。また、導電性接合部上に微小部材が実装された接合部材は、導電性接合部が設けられた基板と、導電性接合部の上に接合された微小部材搭載型バンプを有するものとなる。
このＳｎ－Ｉｎ系はんだ合金バンプや微小部材搭載型バンプも、Ｓｎ－Ｉｎ系積層めっき層と同様に接合部として機能する。
次に、本発明の製造方法および本発明の製造方法により得られる接合部材について、より具体的な例を説明する。
＜導電性接合部上への積層めっき層およびはんだ合金バンプの形成＞
本発明の製造方法は、パターン形成された導電性接合部と、導電性接合部が露出する開口部が設けられたレジスト膜とを有する基板を被めっき物として、めっき工程とレジスト膜除去工程とを有する製造方法とすることができる。この製造方法により、導電性接合部の上にＳｎ－Ｉｎ系積層めっき層が形成されたＳｎ－Ｉｎ系低融点接合部材を得ることができる。
また、本発明の製造方法は、パターン形成された導電性接合部と、導電性接合部が露出する開口部が設けられたレジスト膜とを有する基板を被めっき物として、めっき工程とレジスト膜除去工程とバンプ化工程とを有する製造方法とすることができる。この製造方法により、導電性接合部の上にＳｎ－Ｉｎ系はんだ合金バンプが形成されたＳｎ－Ｉｎ系低融点接合部材を得ることができる。
（めっき工程）
めっき工程において、導電性接合部の上に、Ｓｎ－Ｉｎ系積層めっき層を形成させる。めっき工程の方法は、前述の通りである。
（レジスト膜除去工程）
めっき工程の後にレジスト膜除去工程を行うことで、導電性接合部の上に、Ｓｎ－Ｉｎ系めっき層が接合部として形成された接合部材が得られる。
レジスト膜除去工程は、めっき工程の後に行われる工程であり、基板上に設けられたレジスト膜（「レジスト」、または「レジストパターン」と記載する場合もある）を除去する工程である。
レジストパターン除去は、Ｓｎ－Ｉｎ系積層めっき層を侵さずにレジスト除去できる薬液に浸漬またはシャワー洗浄などの公知の湿式法、または酸素プラズマによるアッシング処理などの公知の乾式法などの方法を用いて除去することが可能である。
湿式法の場合に用いる薬液としては、例えば、主成分がジメチルスルホキシドなどの有機溶媒、水酸化カリウムなどの水系溶媒などが挙げられ、レジスト材料の除去性やめっき析出物の耐性を考慮して適時選択すれば良い。
薬液でのレジスト除去後に、被めっき物を水中に浸漬または水シャワーにより水洗して清浄化した後、室温～１００℃の範囲で加温乾燥または通風乾燥する。
（バンプ化工程）
レジスト膜除去工程の後に、導電性接合部の上に形成されたＳｎ－Ｉｎ系積層めっき層を、加熱リフローすることで、導電性接合部の上に、Ｓｎ－Ｉｎ系はんだ合金バンプが接合部として形成される。バンプ化工程は、前述の通りである。
めっき工程において、Ｓｎ→Ｉｎの順で積層する場合を例に説明すると「被めっき物の表面洗浄・乾燥→Ｓｎめっき→水洗・乾燥→Ｉｎめっき→水洗・乾燥→レジスト除去→水洗・乾燥→はんだ合金バンプ化（加熱リフロー）」の順で各工程を行うことで、導電性接合部がパターン形成された基板の導電性接合部の上に、Ｓｎ－Ｉｎ系はんだ合金バンプが形成された接合部材が得られる。
以上が、導電性接合部上にＳｎ－Ｉｎ系積層めっき層またはＳｎ－Ｉｎ系はんだ合金バンプを有する接合部材の製造方法である。
また、同様の方法で、導電性接合部の上に、アンダーメタルの層および／または導電ポストが形成された基板を被めっき物として用いて、アンダーメタルの層または導電性ポストの上にＳｎ－Ｉｎ系めっき層やＳｎ－Ｉｎ系はんだ合金バンプを形成させることもできる。
これにより、例えば、Ｓｎ－Ｉｎ系積層めっき層またはＳｎ－Ｉｎ系はんだ合金バンプがパターン形成された半導体チップや配線基板の製造することができる。
従来、はんだ合金の製造方法は、各々の合金成分を粉砕または破砕し、表面洗浄・乾燥して所定の組成になる様に配合混合したものを、配合成分中で最も融点が高い成分の融点以上で加熱溶融して合金化したものを塊状で取り出し、更にこれを粉砕して合金微粒子とし、フラックス成分などと調合してはんだ合金ペースト等にしたものを被めっき物に塗布して加熱リフローにより実装するのが主流となっている。しかし、この方法は、工程が多く手間が掛かることから生産性が悪いと共に、集積回路の微細化に伴う配線接合の狭ピッチ化に伴う寸法信頼性への適応が難しいなどの問題がある。
本発明の製造方法は、従来のはんだ合金の製造方法の工程を大幅に軽減し、かつ微細なパターン形成表面に直接、めっき工法で導電性接合部材（導電性接合材料）を形成することができる。また、寸法信頼性が高いことや、得られる当該積層めっき層が１１７～１２０℃の低融点であるため、加熱リフロー温度が１３７～１４０℃の低温領域での接合が可能であり、低温実装に適することが特徴である。
＜微小コア部材が積層めっき層で被覆された微小部材の形成＞
本発明の製造方法は、被めっき物が、大きさが１ｍｍ以下である、微小金属ボール、導電性の金属の被覆層を有する微小樹脂ボール、はんだ合金の被覆層を有する微小樹脂ボール、および微小ピン部材からなる群から選択されるいずれかの微小コア部材であり、めっき工程おいて、微小コア部材が積層めっき層で被覆された微小部材を製造する製造方法とすることができる。この製造方法により、前記微小コア部材が積層めっき層で被覆された微小部材を有するＳｎ－Ｉｎ系低融点接合部材を得ることができる。
微小金属ボールなどの微小コア部材のめっき方法としては、円周方向に回転する円柱状めっき槽で、めっき槽内中央部に陽極、槽内円周部に陰極が配設され、回転軸が水平軸による垂直方向回転あるいは傾斜軸による傾斜回転ができる装置を用いて、５～２００ｒｐｍ程度の回転数でめっき処理を行う。具体的には、槽内にめっき液と被めっき物のボール等を入れて、所定のめっき厚みになる様に電流密度および通電時間を設定してめっき処理を行い、終了すれば回転円周部よりめっき処理されたボール等およびめっき液が排出される回転型めっき装置（バレルめっき法）を用いることができる。また、これを微小金属ボールのめっき用に改良された特開平１０－１８０９６号公報や、特開平１０－２７０８３６号公報に記載の回転型めっき装置や、更には特開平１１－９２９９４号公報に記載の回転型めっき装置を用いることができる。
微小コア部材の表面などにＳｎ－Ｉｎ系積層めっき層を形成する場合は、前記したバレルめっき法（回転型めっき装置）等の公知の装置を用いることができる。めっき方法は、前述のめっき工程と同様の条件でめっきすれば良い。めっき処理の順番は特に限定されないが、最初（最下層）にＳｎめっきを行い、最後（最上層）にＩｎめっきを行う方法が好ましい。また、めっき膜の平滑性、密着性向上、またはめっき処理中のボール相互の凝集防止などの物性向上の目的で前述した（特定の微量金属添加）と同様の微量金属を添加することができる。
以上が、微小金属ボールや微小樹脂ボール、微小ピン部材など微小コア部材の表面にＳｎ－Ｉｎ系積層めっき層を形成する方法である。この方法で得られた微小部材である接合部材は、表層の積層めっき層の融点が１１７～１２０℃の低温領域であり、そのまま実装工程で用いても良い。また、これを後述する微小ボール搭載型バンプなどの微小部材搭載型バンプとして実装工程で用いても良い。
＜微小部材搭載バンプの形成＞
本発明の製造方法は、大きさが１ｍｍ以下である、微小金属ボール、導電性の金属の被覆層を有する微小樹脂ボール、はんだ合金の被覆層を有する微小樹脂ボール、および微小ピン部材からなる群から選択されるいずれかを微小コア部材を被めっき物として、めっき工程と導電性接合部上に微小部材を配置する工程とバンプ化工程とを有する製造方法とすることができる。この製造方法により、導電性接合部の上に微小部材搭載型バンプを有するＳｎ－Ｉｎ系低融点接合部材を得ることができる。
例えば、ＢＧＡ用プリント配線板のパット上にフラックスを塗布し、その上に前記したＳｎ－Ｉｎ系積層めっき層で被覆された微小部材を配置する。次いで、前述のバンプ化工程と同様の方法と同様の方法で加熱リフローすることで、導電性接合部の上に、ＢＧＡなどの微小部材搭載バンプの形成が可能である。
＜半導体電子回路の実装＞
本発明は、配線基板と、半導体チップ表面との間に配置された本発明の製造方法により製造されたＳｎ－Ｉｎ系低融点接合部材を、１３７～１４０℃で加熱リフローして、配線基板と半導体チップを接合する半導体電子回路の実装方法に関するものとできる。本発明の半導体電子回路の実装方法により、本発明の接合部材を有する半導体電子回路が作製できる。
具体的には、Ｓｎ－Ｉｎ系積層めっき層、Ｓｎ－Ｉｎ系はんだ合金バンプ、および微小部材搭載型バンプからなる群から選択されるいずれかを介して配線基板と半導体チップ表面とが接触するように半導体チップと配線基板とを重ねた状態で、低温領域（１３７～１４０℃）で加熱リフローすることで、半導体電子回路の実装を行うことができる。
Ｓｎ－Ｉｎ系積層めっき層およびこれを加熱リフローしたバンプが、実装時の接合強度を発現するためには液相線温度まで加熱して溶融接合することが好ましい。本発明の接合部材では、Ｓｎ－Ｉｎ系積層めっき層およびこれを加熱リフローしたバンプの最も高い温度の吸熱ピークの最高融点（液相線温度）が１１７～１２０℃であるため、液相線温度まで加熱しても低温領域（１３７～１４０℃）での接合が可能である。
半導体電子回路の実装時の加熱リフローは、前述のバンプ化工程の加熱リフローと同様にギ酸などの還元雰囲気中で行うことができる。圧力や昇温速度、トップ温度、トップ温度保持時間などの条件も、前述のバンプ化工程の加熱リフローの条件と同様にできる。
この実装は、例えば、Ｓｎ－Ｉｎ系積層めっき層やＳｎ－Ｉｎ系はんだ合金バンプを形成した半導体チップを準備し、配線基板の接続用の電極部に重ねて、ギ酸などの還元雰囲気中で１３７～１４０℃の範囲内で加熱リフローして両者を接合する。
Ｓｎ－Ｉｎ系積層めっき層またはＳｎ－Ｉｎ系はんだ合金バンプがパターン形成された半導体チップは、半導体チップを被めっき物として、本発明の製造方法により製造することができる。半導体チップ上にパターン形成されたＳｎ－Ｉｎ系積層めっき層またはＳｎ－Ｉｎ系はんだ合金バンプと、配線基板の接続用の電極部とを重ねた状態で、還元雰囲気下で加熱リフローすることで、半導体チップと配線基板とを接合することができる。
Ｓｎ－Ｉｎ系積層めっき層やＳｎ－Ｉｎ系はんだ合金バンプは、配線基板側に形成しても良く、その場合、半導体チップ側に接続用の電極部に接合する。
Ｓｎ－Ｉｎ系積層めっき層またはＳｎ－Ｉｎ系はんだ合金バンプがパターン形成された配線基板は、配線基板を被めっき物として、本発明の製造方法により製造することができる。この場合、配線基板上にパターン形成されたＳｎ－Ｉｎ系積層めっき層またはＳｎ－Ｉｎ系はんだ合金バンプめっき層と、半導体チップの接続用の電極部とを重ねた状態で、還元雰囲気下で加熱リフローすることで、半導体チップと配線基板とを接合することができる。
Ｓｎ－Ｉｎ系積層めっき層やＳｎ－Ｉｎ系はんだ合金バンプは、半導体チップ側、配線基板側ともに形成させても良い。この場合、配線基板上にパターン形成されＳｎ－Ｉｎ系積層めっき層またはＳｎ－Ｉｎ系はんだ合金バンプと、半導体チップ上にパターン形成されたＳｎ－Ｉｎ系積層めっき層またはＳｎ－Ｉｎ系はんだ合金バンプとを重ねた状態で、還元雰囲気下で加熱リフローすることで、両者を接合することができる。
また、微小部材搭載型バンプがパターン形成された半導体チップや、微小部材搭載型バンプがパターン形成された配線基板を用いてもよい。
また、Ｓｎ－Ｉｎ系積層めっき層、Ｓｎ－Ｉｎ系はんだ合金バンプ、および微小部材搭載型バンプを利用した接合は、半導体チップや配線基板などの電子回路基板以外のはんだ付けにも適用できる。
本発明のＳｎ－Ｉｎ系低融点接合部材にかかる積層めっき層およびそのはんだ合金バンプの製造工程の概念図を図２に、その実装概念図を図３に、参考として示す。
図２は、本発明のはんだ合金バンプ形成までの製造工程の概念図の一例である。
１）加工前ウエハに示すように、まず、基板１（シリコン、化合物半導体、圧電素子、樹脂基板等）上に、パッド３（Ａｕ、Ａｌ－Ｃｕ等）が配置され、保護膜２（ＳｉＮ、ポリイミド等）を有している。
２）給電膜形成に示すように、次に、保護膜２やパッド３上に、給電膜４（Ｔｉ／Ｃｕ等）を形成する。
３）レジスト膜塗布に示すように、次に、給電膜４の上に、レジスト膜５を塗布する。
４）露光・現像に示すように、次に、レジスト膜５に所定のパターンで露光・現像を行い、レジスト膜５の一部を除去する。この時、通常、パッド３に対応する位置に露光を行う。
５）アンダーメタル形成に示すように、次に、レジスト膜５を露光・現像して孔が形成された部分にアンダーメタル６（Ｎｉ、Ｃｕ等）を形成する。
次いで、本発明の製造方法により、６）～９）を行う。
６）めっき積層に示すように、積層めっき層７（Ｓｎ、Ｉｎ）を形成する。
７）レジスト剥離に示すように、次に、残存していたレジスト膜５も除去する。これにより、パッド３上に積層めっき層７が形成された状態となる。
８）給電膜エッチングに示すように、次に、給電膜４をエッチングにより除去する。
そして、９）バンプ形成に示すように、加熱リフローすることで、積層めっき層７から、はんだ合金バンプ８（Ｓｎ／Ｉｎ）が形成され、接合部材として用いることができる。
なお、８）給電膜エッチング後の積層めっき層７をそのまま接合部材として用いることもできる。
この様にして得られた接合部材を次に実装する場合は、一例として図３に示した実装概念図で説明すると、はんだ合金バンプ９を形成した半導体チップを、相対する配線基板等の接合用の金属膜１０（Ａｕ）に接触するように位置合せして配置（図３上部参照）し、１３７～１４０℃の範囲内で加熱リフローして、半導体チップと配線基板等とを接合することができる（図３下部参照）。
以下、実施例により本発明を更に詳細に説明するが、本発明は、その要旨を変更しない限り以下の実施例に限定されるものではない。
（めっき積層物およびはんだ合金バンプの組成測定）
実施例１～６、比較例１～４で得られためっき積層物（積層めっき層）をＳＵＳ基板から剥離して、酸溶解後、ＩＣＰ－ＯＥＳ（高周波誘導結合プラズマ－発光分光分析装置）にて、定量分析を行った。また、実施例７、参考例１～３については、めっき積層物（積層めっき層）を加熱リフローしたはんだ合金バンプを前記と同様に測定した。使用機器及び測定条件は以下の通りである。
・測定機器Ｔｈｅｒｍｏ Ｆｉｓｈｅｒ Ｓｃｉｅｎｔｉｆｉｃ社ＩＣＰ発光分光分析装置 形式：ＩＣＡＰ６３００Ｄｕｏ
・測定条件 検量線法による定量分析
測定波長：Ｓｎ１８８．９ｎｍ、Ｉｎ３２５．６ｎｍ
（めっき積層物の融点測定）
実施例１～６、比較例１～４で得られためっき積層物をＳＵＳ基板から剥離、粉砕したサンプルを測定サンプルとして、ＤＳＣ（示差走査熱量計）を用いて昇温過程における吸熱プロファイルを測定した。昇温過程のＤＳＣ測定においては、各成分の融解熱が吸熱ピークとして表れ、測定サンプルの組成によって単独または複数の吸熱ピークとなる。本発明では、便宜的に各吸熱ピークのトップ温度をその成分の融点として扱い、複数のピークがある場合は、最も低い温度の吸熱ピークを最低融点（固相線温度）、最も高い温度の吸熱ピークを最高融点（液相線温度）とした。使用機器及び測定条件は以下の通りである。
・測定機器 セイコーインスツル株式会社ＤＳＣ装置 形式：ＤＳＣ６２２０型
・測定条件 サンプル量：１０～１５ｍｇ
測定パン：アルミニウム
雰囲気：窒素ガス
測定温度範囲：室温～３００℃，昇温速度：１０℃／分
（バンプ直径の測定）
実施例７、参考例１～３で得られたはんだ合金バンプのバンプ直径を画像計測にて測定した。使用機器及び測定条件は以下の通りである。
・測定機器 キーエンス社レーザー顕微鏡 形式：ＶＫ－Ｘ１５０
・測定条件 画像計測：２００倍画像からの測長
（バンプのシェア強度測定）
実施例７、参考例１～３で得られたはんだ合金バンプのシェア強度をシェア強度試験機にて測定した。使用機器及び測定条件は以下の通りである。
・測定機器 ＤＡＧＥ社ボンドテスター 形式：４０００
・測定条件 シェアスピード：１５０μｍ／Ｓ、シェア位置：はんだ部
［実施例１］
脱脂洗浄したＳＵＳ３０４板（１００ｍｍ×４０ｍｍ×厚み０．３ｍｍ）の裏面の全面にテフロン（登録商標）テープを張り付け、一方の表面にテフロン（登録商標）テープを張り付けてＳＵＳ板開口部が４０ｍｍ×４０ｍｍとして被めっき物とした。めっき浴としては、ガラス製１Ｌビーカーを用い、各々のめっき液を約５００ｍｌ入れて、陽極には白金を使用した。Ｓｎ、Ｉｎ各々のめっき液は以下のものを使用した。
・Ｓｎめっき液 石原ケミカル社製（Ｓｎ濃度 ５ｇ／Ｌ）
・Ｉｎめっき液 ＥＥＪＡ社製（Ｉｎ濃度 ２５ｇ／Ｌ）
第１層目はＳｎめっきを行った。条件は、前記の被めっき物をＳｎめっき液に浸漬して揺動しながら、温度２０℃、電流密度１Ａ／ｄｍ2一定で、所定のめっき厚を得るために必要な時間、めっき処理した後、引上げて、直ぐに水槽に浸漬し、これを引上げて水シャワー洗浄した。これを通風乾燥器中で５０℃×５分間乾燥して、Ｓｎめっき物を得た。
続いて、第２層目のＩｎめっきを行った。Ｓｎめっき処理された被めっき物をＩｎめっき液に浸漬して揺動しながら、温度２０℃、電流密度３Ａ／ｄｍ2一定で、所定のめっき厚を得るために必要な時間、めっき処理した後、引上げて、直ぐに水槽に浸漬し、引上げて水シャワー洗浄した。これを通風乾燥器中で５０℃×５分間乾燥して、Ｓｎ－Ｉｎ系めっき積層物（Ｓｎ－Ｉｎ系積層めっき層）を得た。
得られたＳｎ－Ｉｎ系積層物をＳＵＳ板から剥ぎ取り粉砕したサンプルの組成を、Ｔｈｅｒｍｏ Ｆｉｓｈｅｒ Ｓｃｉｅｎｔｉｆｉｃ社ＩＣＰ発光分光分析装置を用いて測定し、融点を、セイコーインスツル株式会社ＤＳＣ装置を用いて測定した。
［実施例２～４、比較例１～４］
実施例１と同様の方法で、各めっき成分のめっき処理時間を変えて、種々のＳｎ－Ｉｎ組成に調製しためっき積層物サンプルを作製した。
表１（めっき積層物の組成分析と融点測定結果）に、実施例１～４および比較例１～４で得られたＳｎ－Ｉｎ系めっき積層物の組成分析結果および融点測定結果を示す。また、実施例１、２、４、比較例２、３の融点測定時のＤＳＣ測定プロファイルを図４～８に示す。
実施例１～４のＤＳＣ測定の結果から、１１７～１２０℃で単独の吸熱ピークを示すことが確認できた。積層めっき層のＳｎとＩｎの組成をＳｎが４６～５１質量％、Ｉｎが４９～５４質量％である特定の範囲内に制御することで、融点が１１７～１２０℃の低融点めっき積層物が得られることが判る。
一方、Ｓｎが４６質量％未満、残部Ｉｎである比較例１、２では、残留Ｉｎ起因と思われる１５７℃近傍と１２５℃付近の吸熱ピークと、Ｓｎ起因と思われる２３２℃付近の吸熱ピークが観察され、高融点成分の存在が確認された。
また、Ｓｎが５１質量％を超え、残部がＩｎである比較例３、４も同様に、ＩｎとＳｎ起因と思われる１６０℃付近と２３２℃付近の吸熱ピークが観察され、高融点成分の存在が確認された。
これらの結果から、特定の組成範囲内に制御する本発明の製造方法で得られる低融点めっき積層物は、集積回路の低温実装の実現に大きく寄与できると判断する。
更に、本発明の製造方法は、煩雑な合金製造工程が省略できると共に、めっき時間（めっき液浸漬時間）を変えるだけの操作でＳｎ－Ｉｎ組成を任意に制御できるため、従来のはんだ合金の製造工程を著しく簡便に行うことができる。
Figure 2022043722000002
［混合成分の添加について］
［実施例５］
Ｓｎめっき液にＣｕを添加して、Ｓｎ＝６０ｇ／Ｌ、Ｃｕ＝１ｇ／Ｌの複合めっき液を調製し、これを用いて、Ｓｎ・Ｃｕ→Ｉｎの順番でめっき積層した以外は実施例１と同様の操作を行い、微量のＣｕ添加系めっき積層物を得た。このめっき積層物をＳＵＳ板から剥ぎ取り粉砕したサンプルの組成を、Ｔｈｅｒｍｏ Ｆｉｓｈｅｒ Ｓｃｉｅｎｔｉｆｉｃ社ＩＣＰ発光分光分析装置を用いて測定し、融点を、セイコーインスツル株式会社ＤＳＣ装置を用いて測定した。結果を表２（Ｃｕ、Ａｇ微量添加系めっき積層物の組成分析と融点測定結果）に示す。
［実施例６］
Ｓｎめっき液にＡｇを添加して、Ｓｎ＝４０ｇ／Ｌ、Ａｇ＝２．５ｇ／Ｌの複合めっき液を調製し、これを用いて、Ｓｎ・Ａｇ→Ｉｎの順番でめっき積層した以外は実施例１と同様の操作を行い、微量のＡｇ添加系めっき積層物を得た。このめっき積層物をＳＵＳ板から剥ぎ取り粉砕したサンプルの組成を、Ｔｈｅｒｍｏ Ｆｉｓｈｅｒ Ｓｃｉｅｎｔｉｆｉｃ社ＩＣＰ発光分光分析装置を用いて測定し、融点を、セイコーインスツル株式会社ＤＳＣ装置を用いて測定した。結果を表２（Ｃｕ、Ａｇ微量添加系めっき積層物の組成分析と融点測定結果）に示す。
実施例５～６のＤＳＣ測定の結果から、微量のＣｕまたはＡｇを添加したＳｎ－Ｉｎ系めっき積層物の融点は微量のＣｕを添加した実施例５は１１８℃、また微量のＡｇを添加した実施例６は１１６℃であり、何れも１２０℃以下の低融点領域であることがわかる。この結果から、微量のＣｕまたはＡｇが添加されたＳｎ－Ｉｎ系めっき積層物が低温実装用の導電性接合材料としての使用できることが確認された。
Figure 2022043722000003
［バンプシェア強度の測定（実施例７、参考例１～３）］
［実施例７］
酸化膜付きのシリコンウェハ表面に、スパッタで厚み０．１μｍのＴｉ膜と０．３μｍのＣｕ膜を成膜し、フォトリソグラフィーにて配線接続用の開口部（３０μｍφ×高さ2０μｍ：１００００００個、ピッチ間隔：５０μｍ）が設けられたレジストパターンが形成されたシリコンウェハを作製した。続いて、電解めっきでＮｉを３μｍ厚みで成膜して、アンダーメタル付きのパターン形成被めっき物を作製した。
前記のパターン形成被めっき物を用いて、「Ｓｎ→Ｉｎ」の順番でめっき積層物を作製した。めっき浴としては、３０Ｌの塩化ビニル樹脂製のめっき槽を用い、各々のめっき液を２５Ｌほど入れて、Ｓｎめっきの陽極はスズ、Ｉｎめっきの陽極は白金を使用した。
Ｓｎめっき、Ｉｎめっき各々のめっき液は以下のものを使用した。
・Ｓｎめっき液 石原ケミカル社製（Ｓｎ濃度 ２０ｇ／Ｌ）
・Ｉｎめっき液 石原ケミカル社製（Ｉｎ濃度 ２０ｇ／Ｌ）
第１層目はＳｎめっきを行った。条件は、前記の被めっき物をＳｎめっき液に浸漬して揺動しながら、温度２０℃、電流密度１．５Ａ／ｄｍ２の定電流で、所定のめっき厚を得るために必要な時間、めっき処理を行った。めっき処理後、引上げて、シャワーにて水洗を行った。
続いて、第２層目のＩｎめっきを行った。Ｓｎめっき処理を行った被めっき物をＩｎめっき液に浸漬して揺動しながら、温度２０℃、電流密度１．５Ａ／ｄｍ２の定電流で、所定のめっき厚を得るために必要な時間、めっき処理を行った。めっき処理後、引上げて、シャワーにて水洗を行った。
これを恒温乾燥機にて、５０℃で５分間乾燥した後、これをレジスト剥離液に浸漬して、レジスト除去した。
続いて、Ｃｕエッチング液に浸漬し、めっき積層物が形成されいない部分のＣｕをエッチングした。引き続いて、Ｔｉエッチング液に浸漬し、めっき積層物が形成されいない部分のＴｉをエッチングしてＳｎ－Ｉｎ系めっき積層物を作製した。
続いて、このＳｎ－Ｉｎ系低融点めっき積層物をシンアペックス社製ＶＳＵ－２００リフロー装置を用いて、下記条件でリフローしてＳｎ－Ｉｎ系低融点はんだ合金バンプを作製した。
・還元剤 ：ギ酸
・圧力 ：２００ｍｂａｒ
・昇温速度 ：２０℃／ｍｉｎ
・トップ温度：１４０℃（キープ時間１８０ｓｅｃ）
Ｓｎ－Ｉｎ系低融点めっき積層物の外観写真を図９に示す。更にその断面をＳＥＭ－ＥＤＸ観察した結果を図１０に示す。
Ｓｎ－Ｉｎ系低融点めっき積層物を加熱リフローして作製したＳｎ－Ｉｎ系低融点はんだ合金バンプ外観写真を図１１に示す。また、そのバンプ断面をＳＥＭ－ＥＤＸ観察した結果を図１２に示す。
［参考例１～３］
参考例１～３は、公知のＰｂフリーはんだ合金とのバンプシェア強度の比較の目的で作製した、公知のＰｂフリーはんだ合金バンプである。実施例７と同様のレジストパターン（但し、接続用の開口部が、参考例１は、６０μｍφ×高さ６０μｍ、参考例２は、５０μｍφ×高さ３５μｍ、参考例３は、２００μｍφ×高さ１０μｍ）が形成されたシリコンウェハを用いて、同様の操作で表３に示すアンダーメタルを成膜した。但し、参考例１は、Ｎｉめっき層の下に電解めっきで１０μｍのＣｕポスト形成、参考例２は、Ｎｉめっき層を５μｍ形成、参考例３は、Ｎｉめっき層を省略した。そして、その上に、参考例１、参考例２では、公知のＳｎ・Ａｇめっき液を用いてＳｎＡｇめっき処理した。参考例３では、公知のＩｎめっき液を用いてＩｎめっき処理した。これらをそれぞれ乾燥して、実施例７と同様のレジスト除去操作を行った後、同様のリフロー装置を用いて表３記載のリフロー温度以外は同様の操作条件ではんだ合金バンプを作製した。
表３に、実施例７および参考例１～３のバンプ組成とシェア強度測定結果を示す。なお、表中のめっき積層厚みは所定の組成にするための目標値である。参考までに、シェア強度試験機の概念図を図１３に示す。
公知のＰｂフリーはんだ合金バンプのうち、参考例３のインジウム単独系はバンプシェア強度が０．３ｍｇ／μｍ2と著しく低いため実用できないが、Ｐｂフリーはんだ合金として通常的に用いられている参考例１～２のＳｎＡｇ系のバンプシェア強度は３．３ｍｇ／μｍ2であった。
Ｓｎ－Ｉｎ系低融点めっき積層物の形状については、図９に示した実施例７のめっき積層物のＳＥＭ外観写真から、レジストパターンに相応した円柱状のめっき積層物を形成していることが判る。また、これはＣｕ／Ｎｉのアンダーメタル上にＳｎ→Ｉｎの順に積層めっきしたものであるが、図１０に示したこのめっき積層物の断面ＳＥＭ－ＥＤＸから、Ｓｎ層にＩｎがほぼ均一に拡散しているのが観察された。また、Ｉｎ層にＳｎがほぼ均一拡散しているのが観察され、Ｓｎ層にＩｎが拡散したＳｎＩｎ層と、Ｉｎ層にＳｎが拡散したＳｎＩｎ層との積層構造を形成していることがわかる。この様に、最終物のめっき積層物では、ＳｎおよびＩｎが相互に拡散してＳｎＩｎの合金を形成することで、Ｓｎ、Ｉｎ各々単独の融点よりも大幅に低い融点を示すと考えられる。また、加熱リフロー段階でもめっき積層物のＳｎＩｎ合金化が進行し、更に低融点化が進むものと考えられる。
図１１に示しためっき積層物を１４０℃で加熱リフローして作製したＳｎ－Ｉｎ系低融点はんだ合金バンプのバンプ外観ＳＥＭ写真から、Ｃｕ／Ｎｉアンダーメタル上に半球状のはんだ合金バンプが形成されているのが判る。また、図１２に示したこのバンプ断面のＳＥＭ－ＥＤＸ写真から、加熱リフローすることで形成されたはんだ合金バンプは、Ｓｎが高濃度な部分とＩｎが高濃度の部分があるものの、ＳｎとＩｎを含むＳｎＩｎ合金で形成されていることがわかる。
また、表３（バンプ組成とシェア強度）に示した実施例７の本発明の製造方法で得られるＳｎ－Ｉｎ系低融点めっき積層物のはんだ合金バンプのシェア強度はいずれも公知のＰｂフリーはんだ合金バンプのシェア強度と同等で、「３ｍｇ／μｍ2以上」と十分な接合強度を有しており、接合材料として実用的にも十分使用できることが判明した。
Figure 2022043722000004
本発明の接合部材およびその製造方法は、半導体電子部品と配線基板のＰｂフリーのはんだ付け実装用途に好適に利用することができる。また、特に低温接合が可能であることからフレキシブル基板（樹脂基板）や圧電素子ＣＤＴｅ半導体素子、ＣＣＤ素子、フォログラム素子などの耐熱性の低い電子部品の低温実装の方法に、好適に用いることができる。
１ 基板
２ 保護膜
３ パッド
４ 給電膜
５ レジスト膜
６ アンダーメタル
７ 積層めっき層
８ はんだ合金バンプ
９ はんだ合金バンプ
１０ 接合用の金属膜（Ａｕ）

Claims (13)

  1. 少なくともＳｎめっきおよびＩｎめっきを含むめっき処理を行い、ＳｎとＩｎとの合計を１００質量％としたとき、Ｓｎを４６質量％以上５１質量％以下、Ｉｎを４９質量％以上５４質量％以下含む積層めっき層を、被めっき物上に形成するめっき工程を有するＳｎ－Ｉｎ系低融点接合部材の製造方法。
  2. 前記被めっき物が、その表面に、Ｔｉ、Ｎｉ、Ｃｕ、Ａｕ、Ｓｎ、Ａｇ、Ｃｒ、Ｐｄ、Ｐｔ、Ｗ、Ｃｏ、ＴｉＷ、ＮｉＰ、ＮｉＢ、ＮｉＣｏ、およびＮｉＶからなる群から選択される１以上を含むアンダーメタルの層を有し、
    前記めっき工程において、前記アンダーメタルの層の上に前記積層めっき層を形成する請求項１に記載の製造方法。
  3. 前記めっき工程において、Ｓｎめっきを行った後にＩｎめっきを行い、前記積層めっき層を形成させる請求項１または２に記載の製造方法。
  4. 前記積層めっき層が、Ａｇ、Ｃｕ、Ｎｉ、Ｚｎ、およびＳｂからなる群から選択される１以上の混合成分を含み、
    前記積層めっき層に対する前記混合成分の合計質量が０．００１質量％以上３．０質量％以下である請求項１～３のいずれかに記載の製造方法。
  5. 前記被めっき物が、大きさが１ｍｍ以下である、微小金属ボール、導電性の金属の被覆層を有する微小樹脂ボール、はんだ合金の被覆層を有する微小樹脂ボール、および微小ピン部材からなる群から選択されるいずれかの微小コア部材であり、
    前記めっき工程おいて、前記微小コア部材が前記積層めっき層で被覆された微小部材を製造する請求項１～４のいずれかに記載の製造方法。
  6. 導電性接合部の上に配置された請求項１～５のいずれかに記載の製造方法で製造された低融点接合部材を、加熱リフローしてバンプを形成するＳｎ－Ｉｎ系低融点接合部材の製造方法。
  7. 配線基板と、半導体チップ表面との間に配置された請求項１～６のいずれかに記載の製造方法により製造されたＳｎ－Ｉｎ系低融点接合部材を、１３７～１４０℃で加熱リフローして、前記配線基板と前記半導体チップを接合する半導体電子回路の実装方法。
  8. ＳｎとＩｎを含むＳｎＩｎ層を含み、ＳｎとＩｎとの合計を１００質量％としたとき、Ｓｎを４６質量％以上５１質量％以下、Ｉｎを４９質量％以上５４質量％以下含む積層めっき層を有するＳｎ－Ｉｎ系低融点接合部材。
  9. Ｔｉ、Ｎｉ、Ｃｕ、Ａｕ、Ｓｎ、Ａｇ、Ｃｒ、Ｐｄ、Ｐｔ、Ｗ、Ｃｏ、ＴｉＷ、ＮｉＰ、ＮｉＢ、ＮｉＣｏ、およびＮｉＶからなる群から選択される１以上を含むアンダーメタルの層の上に、前記積層めっき層が形成された請求項８に記載のＳｎ－Ｉｎ系低融点接合部材。
  10. 前記積層めっき層が、Ａｇ、Ｃｕ、Ｎｉ、Ｚｎ、およびＳｂからなる群から選択される１以上の混合成分を含み、
    前記積層めっき層に対する前記混合成分の合計質量が０．００１質量％以上３．０質量％以下である請求項８または９に記載のＳｎ－Ｉｎ系低融点接合部材。
  11. 大きさが１ｍｍ以下である、微小金属ボール、導電性の金属の被覆層を有する微小樹脂ボール、はんだ合金の被覆層を有する微小樹脂ボール、および微小ピン部材からなる群から選択されるいずれかの微小コア部材が前記積層めっき層で被覆された微小部材を有する請求項８～１０のいずれかに記載のＳｎ－Ｉｎ系低融点接合部材。
  12. 請求項８～１１のいずれかに記載のＳｎ－Ｉｎ系低融点接合部材を加熱リフローさせてなるＳｎ－Ｉｎ系低融点接合部材。
  13. 請求項８～１２のいずれかに記載のＳｎ－Ｉｎ系低融点接合部材を有することを特徴とする半導体電子回路。
JP2020149167A 2020-09-04 2020-09-04 Ｓｎ－Ｉｎ系低融点接合部材およびその製造方法ならびに半導体電子回路およびその実装方法 Pending JP2022043722A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2020149167A JP2022043722A (ja) 2020-09-04 2020-09-04 Ｓｎ－Ｉｎ系低融点接合部材およびその製造方法ならびに半導体電子回路およびその実装方法
PCT/JP2021/031507 WO2022050186A1 (ja) 2020-09-04 2021-08-27 Ｓｎ－Ｉｎ系低融点接合部材およびその製造方法ならびに半導体電子回路およびその実装方法
TW110132626A TW202217075A (zh) 2020-09-04 2021-09-02 Ｓｎ－Ｉｎ系低融點接合構件及其製造方法以及半導體電子電路及安裝方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020149167A JP2022043722A (ja) 2020-09-04 2020-09-04 Ｓｎ－Ｉｎ系低融点接合部材およびその製造方法ならびに半導体電子回路およびその実装方法

Publications (1)

Publication Number Publication Date
JP2022043722A true JP2022043722A (ja) 2022-03-16

Family

ID=80491746

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020149167A Pending JP2022043722A (ja) 2020-09-04 2020-09-04 Ｓｎ－Ｉｎ系低融点接合部材およびその製造方法ならびに半導体電子回路およびその実装方法

Country Status (3)

Country Link
JP (1) JP2022043722A (ja)
TW (1) TW202217075A (ja)
WO (1) WO2022050186A1 (ja)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62287647A (ja) * 1986-06-06 1987-12-14 Matsushita Electric Ind Co Ltd 半導体チツプの接続バンプ
JP4136844B2 (ja) * 2002-08-30 2008-08-20 富士電機ホールディングス株式会社 電子部品の実装方法
JP3924552B2 (ja) * 2003-06-16 2007-06-06 シャープ株式会社 導電性ボールおよびそれを用いた電子部品の外部電極形成方法
JP2005064303A (ja) * 2003-08-15 2005-03-10 Sony Corp 光電気複合基板装置及びその製造方法
JP2007044718A (ja) * 2005-08-09 2007-02-22 Millenium Gate Technology Co Ltd 金属ボール、金属ボールの作製方法、めっき構造物および半田付け方法
JP2013031864A (ja) * 2011-08-01 2013-02-14 Hitachi Metals Ltd はんだボールおよびはんだボールを用いた半導体装置
KR101778498B1 (ko) * 2014-10-10 2017-09-13 이시하라 케미칼 가부시키가이샤 합금 범프의 제조방법
JP2017107955A (ja) * 2015-12-09 2017-06-15 富士通株式会社 電子装置及び電子装置の製造方法

Also Published As

Publication number Publication date
WO2022050186A1 (ja) 2022-03-10
TW202217075A (zh) 2022-05-01

Similar Documents

Publication Publication Date Title
JP2000260801A (ja) 半導体素子およびその製造方法
JP7091405B2 (ja) Ｓｎ－Ｂｉ－Ｉｎ系低融点接合部材および、その製造方法、ならびに半導体電子回路およびその実装方法
JP2005294827A (ja) 無鉛はんだを用い反応バリア層を有するフリップ・チップ用相互接続
KR20090007770A (ko) 솔더 페이스트
JP7091406B2 (ja) Ｓｎ－Ｂｉ－Ｉｎ系低融点接合部材、微小部材および半導体電子回路、バンプの製造方法ならびに半導体電子回路の実装方法
TW201246489A (en) Printed circuit board for semiconductor package
US11587858B2 (en) Zinc-cobalt barrier for interface in solder bond applications
Zheng et al. Intermetallic growth on PWBs soldered with Sn3. 8Ag0. 7Cu
WO2006017327A2 (en) Electrocodeposition of lead free tin alloys
WO2004105053A1 (ja) 導電性ボール、電子部品の電極の形成方法および電子部品ならびに電子機器
WO2021049437A1 (ja) Ｓｎ－Ｂｉ－Ｉｎ系低融点接合部材およびその製造方法、ならびに半導体電子回路およびその実装方法
JP2010040691A (ja) 鉛フリーバンプ形成方法
WO2022050186A1 (ja) Ｓｎ－Ｉｎ系低融点接合部材およびその製造方法ならびに半導体電子回路およびその実装方法
JP7080939B2 (ja) 低融点接合部材およびその製造方法ならびに半導体電子回路およびその実装方法
JP7080867B2 (ja) Ｓｎ－Ｂｉ－Ｉｎ系低融点接合部材、微小部材および半導体電子回路、バンプの製造方法ならびに半導体電子回路の実装方法
Gupte et al. Effect of solder paste volume and reflow parameters on solder paste wicking and joint shear strength of Ni–Au-coated Cu spheres
US20040020045A1 (en) Method for connecting electronic parts
JP5690554B2 (ja) はんだボールの製造方法
JP2007044718A (ja) 金属ボール、金属ボールの作製方法、めっき構造物および半田付け方法
Arshad et al. Under bump metallurgy (UBM)-A technology review for flip chip packaging
Karim et al. Lead-free bump interconnections for flip-chip applications
Aisha et al. Effect of reflow soldering profile on intermetallic compound formation
JP2002331385A (ja) はんだ材料及びその製造方法、並びにはんだペースト
Azlina et al. Comparison between SAC405 lead-free solders and EN (P) EPIG and EN (B) EPIG surface finishes
JP3980473B2 (ja) 電子部品の製造方法