JP2022038992A - 光トランシーバおよびその制御方法 - Google Patents

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Abstract

【課題】 搭載先の伝送装置に応じてプログラムを容易に切り替えることができる光トランシーバおよびその制御方法を提供する。【解決手段】 光トランシーバは、第１および第２信号をそれぞれ送信する第１および第２伝送装置に対し着脱され、伝送レート設定値に一致する信号からクロック再生を行うクロック再生回路と、伝送レートの第１値および第２値をそれぞれ含む第１および第２プログラムとを記憶するメモリと、ブート時に高優先度のプログラムを実行するプロセッサとを備え、プロセッサは、実行中のプログラムの伝送レートの値を伝送レート設定値に設定してクロック再生回路を動作させ、伝送装置からの割込要求に応じ、クロック再生の成否に基づき、第１および第２プログラムのうち、クロック再生の確立が失敗したプログラムの優先度が、非実行中の他方のプログラムの優先度より低くなるように優先度の変更を行って、ブートする。【選択図】図１Ａ

Description

本開示は、光トランシーバおよびその制御方法に関する。
伝送装置に着脱可能な光トランシーバ（例えば特許文献１および特許文献２を参照）には、例えばＭＳＡ（Ｍｕｌｔｉ－Ｓｏｕｒｃｅ Ａｇｒｅｅｍｅｎｔ）により規定されているＳＦＰ（Ｓｍａｌｌ Ｆｏｒｍ－Ｆａｃｔｏｒ Ｐｌｕｇｇａｂｌｅ）、ＱＳＦＰ（Ｑｕａｄ Ｓｍａｌｌ Ｆｏｒｍ－Ｆａｃｔｏｒ Ｐｌｕｇｇａｂｌｅ）、およびＣＦＰ（Ｃ Ｆｏｒｍ－Ｆａｃｔｏｒ Ｐｌｕｇｇａｂｌｅ）などの種類が存在する。例えばＱＳＦＰを例に挙げると、伝送レートなどが相違するＱＳＦＰ－ＤＤおよびＱＳＦＰ２８などの規格が定められている。
特開２０１７－９２７６９号公報 特開２００５－２２９２９８号公報
光トランシーバを搭載する伝送装置は、回線需要の変化に対応して、運用の途中で他の種類の伝送装置に切り替えられることがある。例えば、運用当初、回線需要に合わせてＱＳＦＰ２８に準拠する伝送装置を利用し、回線需要の高まりにあわせてＱＳＦＰ－ＤＤに準拠する伝送装置に切り替えて利用する場合を考えられる。光トランシーバの搭載先をＱＳＦＰ２８に準拠する伝送装置からＱＳＦＰ－ＤＤに準拠する伝送装置に切り替える場合に、ＱＳＦＰ２８に準拠する伝送装置に搭載していた光トランシーバを、ＱＳＦＰ－ＤＤに準拠する伝送装置でも再利用できることが望ましい。
しかし、ＱＳＦＰ－ＤＤに準拠する光トランシーバおよび伝送装置のマネジメントインターフェースにはＣＭＩＳ（Ｃｏｍｍｏｎ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｒｆａｃｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ）が用いられ、ＱＳＦＰ２８に準拠する光トランシーバおよび伝送装置のマネジメントインターフェースにはＳＦＦ（Ｓｍａｌｌ Ｆｏｒｍ－Ｆａｃｔｏｒ）－８６３６が用いられる。つまり、ＱＳＦＰ－ＤＤおよびＱＳＦＰ２８に用いられるマネジメントインターフェースの仕様は相違する。
このため、ＱＳＦＰ－ＤＤに準拠する各光トランシーバとＱＳＦＰ２８に準拠する各光トランシーバとの間では、制御するプログラムの動作は相違し、Ｉ２Ｃ（Ｉｎｔｅｒ－Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を介したホストコントローラと光トランシーバの間の通信のためのメモリ空間内のレジスタ構成やアドレス割り当ても相違する。したがって、ＱＳＦＰ２８に準拠する伝送装置に搭載していた光トランシーバを、プログラムを書き換えすることなくそのままでＱＳＦＰ－ＤＤに準拠する伝送装置で再利用することはできない。
また、ＱＳＦＰ２８に準拠する伝送装置に搭載していた光トランシーバを、ＱＳＦＰ－ＤＤに準拠する伝送装置で再利用する際に、光トランシーバに、伝送装置に応じたプログラムをダウンロードして書き換えることが考えられる。しかしながら、ユーザにダウンロード作業の手間をかけるため、やはりプログラムの切り替えが容易ではない。
そこで本開示は、搭載先の伝送装置に応じてプログラムを容易に切り替えることができる光トランシーバおよびその制御方法を提供することを目的とする。
本開示の光トランシーバは、伝送レートとして第１値を有する第１信号を送信する第１伝送装置、および伝送レートとして前記第１値とは異なる第２値を有する第２信号を送信する第２伝送装置のそれぞれに対し着脱可能な光トランシーバであって、伝送レート設定値を有し、前記第１信号および前記第２信号のいずれか一方の信号から伝送レート設定値に従ってクロック再生を行うクロック再生回路と、前記伝送レートの値として前記第１値を含む第１プログラムと、伝送レートの値として前記第２値を含む第２プログラムとを記憶するメモリと、ブートするとき、前記第１プログラムおよび前記第２プログラムのうち、優先度が高いプログラムを前記メモリから読み込んで実行するプロセッサと、を備え、前記クロック再生回路は、前記伝送レート設定値が前記一方の信号の有する前記伝送レートと等しいときに前記クロック再生を確立し、前記伝送レート設定値が前記一方の信号の有する前記伝送レートと異なるときに前記クロック再生の確立を失敗し、前記プロセッサは、前記光トランシーバが前記第１伝送装置および前記第２伝送装置のいずれか一方の伝送装置に装着されたとき、前記第１プログラムおよび前記第２プログラムのいずれか一方のプログラムを実行することによって、実行中の前記一方のプログラムが含む前記伝送レートの値を前記伝送レート設定値に設定して前記クロック再生回路を動作させ、前記一方の伝送装置からの割り込み要求に応じ、前記クロック再生の確立の成否に基づいて、前記クロック再生の確立が失敗した前記一方のプログラムの前記優先度が、前記第１プログラムおよび前記第２プログラムのうち、非実行中の他方のプログラムの前記優先度より低くなるように前記優先度の変更を行って、ブートする。
本開示の光トランシーバの制御方法は、伝送レートとして第１値を有する第１信号を送信する第１伝送装置、および伝送レートとして前記第１値とは異なる第２値を有する第２信号を送信する第２伝送装置のそれぞれに対し着脱可能な光トランシーバの制御方法であって、前記光トランシーバは、伝送レート設定値を有し、前記第１信号および前記第２信号のいずれか一方の信号から前記伝送レート設定値に従ってクロック再生を行うクロック再生回路と、伝送レートの値として前記第１値を含む第１プログラムと、伝送レートの値として前記第２値を含む第２プログラムとを記憶するメモリと、ブートするとき、前記第１プログラムおよび前記第２プログラムのうち、優先度が高いプログラムを前記メモリから読み込んで実行するプロセッサと、を備え、前記クロック再生回路は、前記伝送レート設定値が前記一方の信号の有する前記伝送レートと等しいときに前記クロック再生を確立し、前記伝送レート設定値が前記一方の信号の有する前記伝送レートと異なるときに前記クロック再生の確立を失敗し、前記光トランシーバが前記第１伝送装置および前記第２伝送装置のいずれか一方の伝送装置に装着されたとき、前記第１プログラムおよび前記第２プログラムのいずれか一方のプログラムを実行することによって、実行中の前記一方のプログラムが含む前記伝送レートの値を前記伝送レート設定値に設定して前記クロック再生回路を動作させ、前記一方の伝送装置からの割り込み要求に応じ、前記クロック再生の確立の成否に基づいて、前記クロック再生の確立が失敗した前記一方のプログラムの前記優先度が、前記第１プログラムおよび前記第２プログラムのうち、非実行中の他方のプログラムの前記優先度より低くなるように前記優先度の変更を行って、ブートする、処理を前記プロセッサが実行する方法である。
本開示によれば、搭載先の伝送装置に応じて光トランシーバのプログラムを容易に切り替えることができる。
図１Ａは、１００（Ｇｂｐｓ）の伝送レートを有する伝送装置に接続された光トランシーバの一例を示す図である。 図１Ｂは、２００（Ｇｂｐｓ）の伝送レートを有する伝送装置に接続された光トランシーバの一例を示す図である。 図１Ｃは、光トランシーバのＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路の一例の構成を示すブロック図である。 図２は、１００（Ｇｂｐｓ）の伝送レートを有する伝送装置のコネクタの一例を示す断面図である。 図３は、光トランシーバのコネクタの一方の面のパッドの信号割り当ての一例を示す図である。 図４は、光トランシーバのコネクタの他方の面のパッドの信号割り当ての一例を示す図である。 図５は、２００（Ｇｂｐｓ）の伝送レートを有する伝送装置のコネクタの一例を示す断面図である。 図６は、ＱＳＦＰ－ＤＤに従った他の光トランシーバのコネクタの一方の面のパッドの信号割り当ての一例を示す図である。 図７は、ＱＳＦＰ－ＤＤに従った他の光トランシーバのコネクタの他方の面のパッドの信号割り当ての一例を示す図である。 図８は、１００Ｇ設定のプログラムにおけるＩ２Ｃバスのメモリマップの一例を示す図である。 図９は、２００Ｇ設定のプログラムにおけるＩ２Ｃバスのメモリマップの一例を示す図である。 図１０は、マイクロコントローラの一例を示す構成図である。 図１１は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）のメモリマップの一例を示す図である。 図１２は、ブートプログラムの処理の一例を示すフローチャートである。 図１３は、アプリケーションプログラムの処理の一例を示すフローチャートである。 図１４は、１００Ｇ設定のアプリケーションプログラムの割り込み処理の一例を示すフローチャートである。 図１５は、２００Ｇ設定のアプリケーションプログラムの割り込み処理の一例を示すフローチャートである。
[本開示の実施形態の説明]
最初に本開示の実施形態の内容を列記して説明する。
本開示の光トランシーバは、（１）伝送レートとして第１値を有する第１信号を送信する第１伝送装置、および伝送レートとして前記第１値とは異なる第２値を有する第２信号を送信する第２伝送装置のそれぞれに対し着脱可能な光トランシーバであって、伝送レート設定値を有し、前記第１信号および前記第２信号のいずれか一方の信号から前記伝送レート設定値に従ってクロック再生を行うクロック再生回路と、伝送レートの値として前記第１値を含む第１プログラムと、伝送レートの値として前記第２値を含む第２プログラムとを記憶するメモリと、ブートするとき、前記第１プログラムおよび前記第２プログラムのうち、優先度が高いプログラムを前記メモリから読み込んで実行するプロセッサと、を備え、前記クロック再生回路は、前記伝送レート設定値が前記一方の信号の有する前記伝送レートと等しいときに前記クロック再生を確立し、前記伝送レート設定値が前記一方の信号の有する前記伝送レートと異なるときに前記クロック再生の確立を失敗し、前記プロセッサは、前記光トランシーバが前記第１伝送装置および前記第２伝送装置のいずれか一方の伝送装置に装着されたとき、前記第１プログラムおよび前記第２プログラムのいずれか一方のプログラムを実行することによって、実行中の前記一方のプログラムが含む前記伝送レートの値を前記伝送レート設定値に設定して前記クロック再生回路を動作させ、前記一方の伝送装置からの割り込み要求に応じ、前記クロック再生の確立の成否に基づいて、前記クロック再生の確立が失敗した前記一方のプログラムの前記優先度が、前記第１プログラムおよび前記第２プログラムのうち、非実行中の他方のプログラムの前記優先度より低くなるように前記優先度の変更を行って、ブートする、光トランシーバである。
このため、光トランシーバは、搭載先の伝送装置に応じてプログラムを容易に切り替えることができる。
（２）前記クロック再生回路は、前記クロック再生の確立の結果を示す第１アラーム信号を前記プロセッサに出力し、前記プロセッサは、前記クロック再生回路からの前記第１アラーム信号に基づき前記クロック再生の確立の成否を判定してもよい。
このため、プロセッサは、クロック再生回路から適切なタイミングで位相同期の成否の通知を受けることができる。
（３）前記プロセッサは、前記クロック再生の確立が失敗したと判定した場合、ブートする前に前記クロック再生回路をリセットしてもよい。
このため、プロセッサは、クロック再生回路の再起動のタイミングと第１プログラムまたは第２プログラムの実行のタイミングとの関係を適切に制御することができる。
（４）前記プロセッサは、前記第１伝送装置および前記第２伝送装置のうち、前記光トランシーバの搭載先の伝送装置から前記クロック再生回路に前記第１信号または前記第２信号が入力されているか否かを示す第２アラーム信号を受信し、前記割り込み要求に応じ、前記第２アラーム信号に基づき、前記クロック再生回路に前記第１信号または前記第２信号が入力され、かつ、前記クロック再生の確立が失敗した場合、前記一方のプログラムの前記優先度が前記他方のプログラムの前記優先度より低くなるように前記優先度の変更を行って、ブートし、前記クロック再生回路に前記第１信号および前記第２信号のいずれも入力されていない場合、前記一方のプログラムの前記優先度が前記他方のプログラムの前記優先度より高い状態を維持して、ブートしてもよい。
このため、例えば第１伝送装置および第２伝送装置が起動中で第１信号およびは第２信号をそれぞれ出力できない場合に誤った動作設定のプログラムが実行されることが防止される。
（５）前記プロセッサは、前記第１プログラムを実行中、監視制御に関する情報を第１の仕様に従って前記第１伝送装置と送受信し、前記第２プログラムを実行中、監視制御に関する情報を第２の仕様に従って前記第２伝送装置と送受信してもよい。
このため、プロセッサは、第１プログラムおよび第２プログラムの切り替えにより、第１仕様および第２仕様のうち、伝送装置の伝送レートに応じた仕様に従い監視制御を行うことができる。
本開示の光トランシーバの制御方法は、（６）伝送レートとして第１値を有する第１信号を送信する第１伝送装置、および伝送レートとして前記第１値とは異なる第２値を有する第２信号を送信する第２伝送装置のそれぞれに対し着脱可能な光トランシーバの制御方法であって、前記光トランシーバは、伝送レート設定値を有し、前記第１信号および前記第２信号のいずれか一方の信号から前記伝送レート設定値に従ってクロック再生を行うクロック再生回路と、伝送レートの値として前記第１値を含む第１プログラムと、伝送レートの値として前記第２値を含む第２プログラムとを記憶するメモリと、ブートするとき、前記第１プログラムおよび前記第２プログラムのうち、優先度が高いプログラムを前記メモリから読み込んで実行するプロセッサと、を備え、前記クロック再生回路は、前記伝送レート設定値が前記一方の信号の有する前記伝送レートと等しいときに前記クロック再生を確立し、前記伝送レート設定値が前記一方の信号の有する前記伝送レートと異なるときに前記クロック再生の確立を失敗し、前記光トランシーバが前記第１伝送装置および前記第２伝送装置のいずれか一方の伝送装置に装着されたとき、前記第１プログラムおよび前記第２プログラムのいずれか一方のプログラムを実行することによって、実行中の前記一方のプログラムが含む前記伝送レートの値を前記伝送レート設定値に設定して前記クロック再生回路を動作させ、前記一方の伝送装置からの割り込み要求に応じ、前記クロック再生の確立の成否に基づいて、前記クロック再生の確立が失敗した前記一方のプログラムの前記優先度が、前記第１プログラムおよび前記第２プログラムのうち、非実行中の他方のプログラムの前記優先度より低くなるように前記優先度の変更を行って、ブートする、処理を前記プロセッサが実行する、光トランシーバの制御方法である。
このため、光トランシーバの制御方法は、光トランシーバの搭載先の伝送装置に応じてプログラムを容易に切り替えることができる。
［本開示の実施形態の詳細］
本開示の実施形態に係る光トランシーバ１とその制御方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明は以下の例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本実施例では、ＱＳＦＰ２８に準拠する伝送装置２ａおよびＱＳＦＰ－ＤＤに準拠する伝送装置２ｂのそれぞれに着脱可能な光トランシーバ１を挙げる。光トランシーバ１は、搭載先の伝送装置に応じてプログラムを切り替えることにより、搭載先の伝送装置２ａまたは伝送装置２ｂに応じて伝送レートを切り替えることができる。以下に光トランシーバ１の構成例を説明する。
図１Ａは、１００（Ｇｂｐｓ）の伝送レートを有する伝送装置に接続された光トランシーバの一例を示す図である。また、図１Ｂは、２００（Ｇｂｐｓ）の伝送レートを有する伝送装置に接続された光トランシーバの一例を示す図である。なお、本開示において、伝送レートを下位の桁を切り捨てるなどして公称値として示す場合がある。
図１Ａには、光トランシーバ１が搭載される伝送装置２ａの構成も示されている。また、図１Ｂには、光トランシーバ１が搭載される伝送装置２ｂの構成も示されている。伝送装置２ａおよび伝送装置２ｂは、例えばクラウドサービスを提供するデータセンタ内に設置され、他のデータセンタとの通信、またはサーバ同士の通信に用いられる。
最初に、光トランシーバ１が搭載される伝送装置２ａと伝送装置２ｂの送信データ信号、受信データ信号について説明する。なお、伝送装置２ａは第１伝送装置の一例であり、伝送装置２ｂは第２伝送装置の一例である。
（伝送装置２ａの送信データ信号および受信データ信号）
伝送装置２ａは、ＱＳＦＰ２８に準拠する。伝送装置２ａは、伝送レートが１００Ｇ（ｂｐｓ）の送信データ信号ＴｘＤＡＴＡａを送信する。また、伝送装置２ａは、伝送レートが１００Ｇ（ｂｐｓ）の受信データ信号ＲｘＤＡＴＡａを受信する。
送信データ信号ＴｘＤＡＴＡａは、２５（Ｇｂａｕｄ）の伝送レートを有する４つのＮＲＺ（Ｎｏｎ－Ｒｅｔｕｒｎ－Ｔｏ－Ｚｅｒｏ）信号ＴｘＤＡＴＡａ１、ＴｘＤＡＴＡａ２、ＴｘＤＡＴＡａ３、ＴｘＤＡＴＡａ４を有する。すなわち、伝送装置２ａは、１レーンあたり２５（Ｇｂａｕｄ）の伝送レートを有するＮＲＺ信号ＴｘＤＡＴＡａ１、ＴｘＤＡＴＡａ２、ＴｘＤＡＴＡａ３、ＴｘＤＡＴＡａ４を、合計４レーン送信する。
送信データ信号ＴｘＤＡＴＡａと同様に、受信データ信号ＲｘＤＡＴＡａは、２５（Ｇｂａｕｄ）の伝送レートを有する４つのＮＲＺ信号ＲｘＤＡＴＡａ１、ＲｘＤＡＴＡａ２、ＲｘＤＡＴＡａ３、ＲｘＤＡＴＡａ４を有する。すなわち、伝送装置２ａは、１レーンあたり２５（Ｇｂａｕｄ）の伝送レートを有するＮＲＺ信号ＲｘＤＡＴＡａ１、ＲｘＤＡＴＡａ２、ＲｘＤＡＴＡａ３、ＲｘＤＡＴＡａ４を、合計４レーン受信する。
伝送装置２ａは、送信データ信号ＴｘＤＡＴＡａを送信し、受信データ信号ＲｘＤＡＴＡａを受信することにより、伝送装置２ａは１００Ｇ（ｂｐｓ）の伝送レートを有する。なお、ＮＲＺ信号ＴｘＤＡＴＡａ１、ＴｘＤＡＴＡａ２、ＴｘＤＡＴＡａ３、ＴｘＤＡＴＡａ４のそれぞれは第１信号の一例である。
（伝送装置２ｂの送信データ信号および受信データ信号）
伝送装置２ｂは、ＱＳＦＰ－ＤＤに準拠する。伝送装置２ｂは、伝送レートが２００Ｇ（ｂｐｓ）の送信データ信号ＴｘＤＡＴＡｂを送信する。また、伝送装置２ｂは、伝送レートが２００Ｇ（ｂｐｓ）の受信データ信号ＲｘＤＡＴＡｂを受信する。
送信データ信号ＴｘＤＡＴＡｂは、２６（Ｇｂａｕｄ）の伝送レートを有する４つのＰＡＭ（Ｐｕｌｓｅ Ａｍｐｌｉｆｉｅｒ Ｍｏｄｕｌａｔｉｏｎ）４信号ＴｘＤＡＴＡｂ１、ＴｘＤＡＴＡｂ２、ＴｘＤＡＴＡｂ３、ＴｘＤＡＴＡｂ４を有する。すなわち、伝送装置２ａは、１レーンあたり２６（Ｇｂａｕｄ）の伝送レートを有するＰＡＭ４信号ＴｘＤＡＴＡｂ１、ＴｘＤＡＴＡｂ２、ＴｘＤＡＴＡｂ３、ＴｘＤＡＴＡｂ４を、合計４レーン送信する。
送信データ信号ＴｘＤＡＴＡｂと同様に、受信データ信号ＲｘＤＡＴＡｂは、２６（Ｇｂａｕｄ）の伝送レートを有する４つのＰＡＭ４信号ＲｘＤＡＴＡｂ１、ＲｘＤＡＴＡｂ２、ＲｘＤＡＴＡｂ３、ＲｘＤＡＴＡｂ４を有する。すなわち、伝送装置２ｂは、１レーンあたり２６（Ｇｂａｕｄ）の伝送レートを有するＰＡＭ４信号ＲｘＤＡＴＡｂ１、ＲｘＤＡＴＡｂ２、ＲｘＤＡＴＡｂ３、ＲｘＤＡＴＡｂ４を、合計４レーン受信する。
伝送装置２ｂは、送信データ信号ＴｘＤＡＴＡｂを送信し、受信データ信号ＲｘＤＡＴＡｂを受信することにより、伝送装置２ｂは２００Ｇ（ｂｐｓ）の伝送レートを有する。なお、ＰＡＭ４信号ＴｘＤＡＴＡｂ１、ＴｘＤＡＴＡｂ２、ＴｘＤＡＴＡｂ３、ＴｘＤＡＴＡｂ４のそれぞれは第２信号の一例である。
（光トランシーバ１の構成）
次に、光トランシーバ１について説明する。
光トランシーバ１は、伝送装置２ａおよび伝送装置２ｂのそれぞれに着脱可能である。光トランシーバ１は、伝送装置２ａまたは伝送装置２ｂに装着、つまり搭載される。
光トランシーバ１は、マイクロコントローラ１０、送信回路１１、および受信回路１２を備える。また、光トランシーバ１は、伝送装置２ａおよび伝送装置２ｂのそれぞれに接続可能なコネクタ１７を備える。
マイクロコントローラ１０は、プログラムを実行することにより光トランシーバ１の監視や光トランシーバ１全体の制御を行う。例えば、マイクロコントローラ１０は、送信回路１１や受信回路１２の動作の設定を行う。また、マイクロコントローラ１０は、送信回路１１や受信回路１２から送信回路１１や受信回路１２の状態情報を収集する。さらに、マイクロコントローラ１０は、搭載された伝送装置２ａまたは伝送装置２ｂとの通信を行う。
送信回路１１は、搭載された伝送装置２ａおよび伝送装置２ｂのいずれかから送信された送信データ信号から送信光信号を生成する送信処理を行う。送信回路１１は、電気的な送信データ信号ＴｘＤＡＴＡａまたは送信データ信号ＴｘＤＡＴＡｂから送信光信号ＴｘＳを生成する。
送信回路１１は、ＣＤＲ回路１１０、ＬＤＤ（Ｌａｓｅｒ Ｄｉｏｄｅ Ｄｒｉｖｅｒ）回路１１１、およびＴＯＳＡ（Ｔｒａｎｓｍｉｔｔｅｒ Ｏｐｔｉｃａｌ Ｓｕｂａｓｓｅｍｂｌｙ）１１２を含む。送信回路１１の内部では、一例として、送信データ信号ＴｘＤＡＴＡａまたは送信データ信号ＴｘＤＡＴＡｂを４つのレーンに分けてパラレルに伝送する。
受信回路１２は、受信した受信光信号から搭載された伝送装置２ａおよび伝送装置２ｂのいずれかに受信データ信号を生成する受信処理を行う。受信回路１２は、受信光信号ＲｘＳから電気的な受信データ信号ＲｘＤＡＴＡａまたは受信データ信号ＲｘＤＡＴＡｂを生成する。
受信回路１２は、ＣＤＲ回路１２０、ＴＩＡ（Ｔｒａｎｓｉｍｐｅｄａｎｃｅ Ａｍｐｌｉｆｉｅｒ）１２１、およびＲＯＳＡ（Ｒｅｃｅｉｖｅｒ Ｏｐｔｉｃａｌ Ｓｕｂａｓｓｅｍｂｌｙ）１２２を含む。受信回路１２の内部では、一例として、受信データ信号ＲｘＤＡＴＡａまたは受信データ信号ＲｘＤＡＴＡｂを４つのレーンに分けて伝送する。
光トランシーバ１は、コネクタ１７を介して搭載された伝送装置２ａおよび伝送装置２ｂのいずれかと電気的に接続される。光トランシーバ１が伝送装置２ａに搭載された場合、送信データ信号ＴｘＤＡＴＡａは、伝送装置２ａからコネクタ１７を介して送信回路１１に入力される。また、受信データ信号ＲｘＤＡＴＡａは、受信回路１２からコネクタ１７を介して伝送装置２ａに出力される。
また、光トランシーバ１が伝送装置２ｂに搭載された場合、送信データ信号ＴｘＤＡＴＡｂは、伝送装置２ｂからコネクタ１７を介して送信回路１１に入力される。また、受信データ信号ＲｘＤＡＴＡｂは、受信回路１２からコネクタ１７を介して伝送装置２ｂに出力される。
光トランシーバ１は、コネクタ１７を介して伝送装置２ａまたは伝送装置２ｂと電気的に接続される。送信データ信号ＴｘＤＡＴＡａまたは送信データ信号ＴｘＤＡＴＡｂは、伝送装置２ａまたは伝送装置２ｂからコネクタ１７を介して送信回路１１に入力される。受信データ信号ＲｘＤＡＴＡａまたは受信データ信号ＲｘＤＡＴＡｂは、受信回路１２からコネクタ１７を介して伝送装置２ａまたは伝送装置２ｂに出力される。
（伝送装置２ａおよび伝送装置２ｂ）
伝送レートが１００（Ｇｂｐｓ）の伝送装置２ａは、ホストコントローラ２０ａ、主信号送信回路２１ａ、および主信号受信回路２２ａを備える。また、伝送装置２ａは、光トランシーバ１と接続するためのコネクタ２３ａを備える。伝送レートが２００（Ｇｂｐｓ）の伝送装置２ｂは、ホストコントローラ２０ｂ、主信号送信回路２１ｂ、および主信号受信回路２２ｂを備える。また、伝送装置２ｂは、光トランシーバ１と接続するためのコネクタ２３ｂを備える。
光トランシーバ１のコネクタ１７は、伝送装置２ａのコネクタ２３ａ、または伝送装置２ｂのコネクタ２３ｂに対して着脱される。光トランシーバ１のコネクタ１７が、伝送装置２ａのコネクタ２３ａに装着されることにより、主信号送信回路２１ａはＣＤＲ回路１１０に電気的に接続され、主信号受信回路２２ａはＣＤＲ回路１２０に電気的に接続され、ホストコントローラ２０ａはマイクロコントローラ１０に電気的に接続される。
また、光トランシーバ１のコネクタ１７が、伝送装置２ｂのコネクタ２３ｂに装着されることにより、主信号送信回路２１ｂはＣＤＲ回路１１０に電気的に接続され、主信号受信回路２２ｂはＣＤＲ回路１２０に電気的に接続され、ホストコントローラ２０ｂはマイクロコントローラ１０に電気的に接続される。
主信号送信回路２１ａは、１レーン当たりの伝送レートが２５（Ｇｂｐｓ）のＮＲＺ信号ＴｘＤＡＴＡａ１、ＴｘＤＡＴＡａ２、ＴｘＤＡＴＡａ３、ＴｘＤＡＴＡａ４、すなわち、伝送レートが１００（Ｇｂｐｓ）の送信データ信号ＴｘＤＡＴＡａを、コネクタ２３ａを介してパラレルにＣＤＲ回路１１０に送信する。主信号送信回路２１ｂは、１レーン当たりの伝送レートが２６（Ｇｂａｕｄ）（５２（Ｇｂｐｓ））のＰＡＭ４信号ＴｘＤＡＴＡｂ１、ＴｘＤＡＴＡｂ２、ＴｘＤＡＴＡｂ３、ＴｘＤＡＴＡｂ４、すなわち、伝送レートが２００（Ｇｂｐｓ）の送信データ信号ＴｘＤＡＴＡｂを、コネクタ２３ｂを介してパラレルにＣＤＲ回路１１０に送信する。
主信号受信回路２２ａは、ＣＤＲ回路１２０から、１レーン当たりの伝送レートが２５（Ｇｂｐｓ）のＮＲＺ信号ＲｘＤＡＴＡａ１、ＲｘＤＡＴＡａ２、ＲｘＤＡＴＡａ３、ＲｘＤＡＴＡａ４、すなわち、伝送レートが１００（Ｇｂｐｓ）の受信データ信号ＲｘＤＡＴＡａを、コネクタ２３ａを介してパラレルに受信する。主信号受信回路２２ｂは、ＣＤＲ回路１２０から、１レーン当たりの伝送レートが２６（Ｇｂａｕｄ）（５２（Ｇｂｐｓ））のＰＡＭ４信号ＲｘＤＡＴＡｂ１、ＲｘＤＡＴＡｂ２、ＲｘＤＡＴＡｂ３、ＲｘＤＡＴＡｂ４、すなわち、伝送レートが２００（Ｇｂｐｓ）の受信データ信号ＲｘＤＡＴＡｂを、コネクタ２３ｂを介してパラレルに受信する。
ホストコントローラ２０ａは主信号送信回路２１ａおよび主信号受信回路２２ａを制御する。また、ホストコントローラ２０ｂは主信号送信回路２１ｂおよび主信号受信回路２２ｂを制御する。ホストコントローラ２０ａおよびホストコントローラ２０ｂのそれぞれは、マイクロコントローラ１０との間で各種の制御信号を送受信する。
ホストコントローラ２０ａおよびホストコントローラ２０ｂのそれぞれは、リセット信号ＲｅｓｅｔＬをマイクロコントローラ１０に出力する。リセット信号ＲｅｓｅｔＬはマイクロコントローラ１０の割り込み要求ポートＩＲＱに入力される。
マイクロコントローラ１０は、リセット信号ＲｅｓｅｔＬが割り込み要求ポートＩＲＱに入力されると割り込み処理を実行する。ここで、リセット信号ＲｅｓｅｔＬは、割り込み処理を要求するために割り込み要求の一例である。
ホストコントローラ２０ａは、例えば光トランシーバ１のコネクタ１７がコネクタ２３ａに接続されたことを電気的に検出したとき、リセット信号ＲｅｓｅｔＬを出力する。ホストコントローラ２０ａは、光トランシーバ１のコネクタ１７がコネクタ２３ａに接続されたことを電気的に検出したとき、主信号送信回路２１ａから送信データ信号ＴｘＤＡＴＡａを送信させる。
また、ホストコントローラ２０ｂは、例えば光トランシーバ１のコネクタ１７がコネクタ２３ｂに接続されたことを電気的に検出したとき、リセット信号ＲｅｓｅｔＬを出力する。ホストコントローラ２０ｂは、光トランシーバ１のコネクタ１７がコネクタ２３ｂに接続されたことを電気的に検出したとき、主信号送信回路２１ｂから送信データ信号ＴｘＤＡＴＡｂを送信させる。
マイクロコントローラ１０は、後述するように、リセット信号ＲｅｓｅｔＬに応じて割り込み処理を実行することにより、リブート後に伝送装置２ａに対応するプログラムまたは伝送装置２ｂに対応するプログラムを実行する。マイクロコントローラ１０は、伝送装置２ａに対応するプログラムと、伝送装置２ｂに対応するプログラムを保持している。
ホストコントローラ２０ａおよびホストコントローラ２０ｂのそれぞれと、マイクロコントローラ１０とはＩ２Ｃを介して通信する。マイクロコントローラ１０は、送信回路１１および受信回路１２の異常を検出した場合、アラーム信号ＩｎｔＬを接続先のホストコントローラ２０ａまたはホストコントローラ２０ｂに出力する。また、ホストコントローラ２０ａおよびホストコントローラ２０ｂのそれぞれは、光トランシーバ１を低消費電力モードで動作させるモード信号ＬＰＭｏｄｅをマイクロコントローラ１０に出力する。
ＣＤＲ回路１１０は、伝送レート設定値を有し、主信号送信回路２１ａまたは主信号送信回路２１ｂからの送信データ信号ＴｘＤＡＴＡａまたはＴｘＤＡＴＡｂの各レーンの信号から伝送レート設定値の伝送レートに従ってクロック信号を抽出するとともに、送信データ信号ＴｘＤＡＴＡａまたはＴｘＤＡＴＡｂの各レーンの信号のタイミングを再生（クロック再生）する。
図１Ｃは、光トランシーバ１のＣＤＲ回路１１０の一例の構成を示すブロック図である。ＣＤＲ回路１１０は、波形整形回路１１０ｆ１～１１０ｆ４と、タイミング再生回路１１０ｇ１～１１０ｇ４と、出力回路１１０ｈ１～１１０ｈ１と、制御回路１１０ｄと、を備える。ＣＤＲ回路１１０は、各レーンのそれぞれに波形整形回路、タイミング再生回路、出力回路を備える。
具体的には、ＣＤＲ回路１１０は、第１レーンのＮＲＺ信号ＴｘＤＡＴＡａ１またはＰＡＭ４信号ＴｘＤＡＴＡｂ１を処理する波形整形回路１１０ｆ１、タイミング再生回路１１０ｇ１、出力回路１１０ｈ１を備える。また、ＣＤＲ回路１１０は、第２レーンのＮＲＺ信号ＴｘＤＡＴＡａ２またはＰＡＭ４信号ＴｘＤＡＴＡｂ２を処理する波形整形回路１１０ｆ２、タイミング再生回路１１０ｇ２、および出力回路１１０ｈ２を備える。
第１レーンおよび第２レーンと同様に、ＣＤＲ回路１１０は、第３レーンのＮＲＺ信号ＴｘＤＡＴＡａ３またはＰＡＭ４信号ＴｘＤＡＴＡｂ３を処理する波形整形回路１１０ｆ３、タイミング再生回路１１０ｇ３、出力回路１１０ｈ３を備える。ＣＤＲ回路１１０は、第４レーンのＮＲＺ信号ＴｘＤＡＴＡａ４またはＰＡＭ４信号ＴｘＤＡＴＡｂ４を処理する波形整形回路１１０ｆ４、タイミング再生回路１１０ｇ４、および出力回路１１０ｈ４を備える。
波形整形回路１１０ｆ１～１１０ｆ４は、例えばイコライザ回路であり、伝送装置２ａまたは伝送装置２ｂから送信された信号の波形を整形する。また、波形整形回路１１０ｆ１～１１０ｆ４は、入力された信号の信号強度が所定値以下の場合、ＬＯＳ（Ｌｏｓｓ ｏｆ Ｓｉｇｎａｌ）信号Ｓ＿ＬＯＳを制御回路１１０ｄに出力する。
例えば、波形整形回路１１０ｆ１は、伝送装置２ａまたは伝送装置２ｂから送信されるＮＲＺ信号ＴｘＤＡＴＡａ１またはＰＡＭ４信号ＴｘＤＡＴＡｂ１の波形を整形する。また、波形整形回路１１０ｆ１は、伝送装置２ａまたは伝送装置２ｂから送信されるＮＲＺ信号ＴｘＤＡＴＡａ１またはＰＡＭ４信号ＴｘＤＡＴＡｂ１の信号強度が所定値以下であるかを判定する。
そして、伝送装置２ａまたは伝送装置２ｂから送信されるＮＲＺ信号ＴｘＤＡＴＡａ１またはＰＡＭ４信号ＴｘＤＡＴＡｂ１の信号強度が所定値以下の場合は、ＬＯＳ（Ｌｏｓｓ ｏｆ Ｓｉｇｎａｌ）信号Ｓ＿ＬＯＳを制御回路１１０ｄに出力する。波形整形回路１１０ｆ２から波形整形回路１１０ｆ４についても同様である。
タイミング再生回路１１０ｇ１～１１０ｇ４は、波形整形回路１１０ｆ１～１１０ｆ４から入力された信号からＰＬＬ（Ｐｈａｓｅ ｌｏｃｋｅｄ Ｌｏｏｐ）回路を用いてクロック信号を生成し、生成したクロック信号を用いてタイミングを再生する。タイミング再生回路１１０ｇ１～１１０ｇ４は、それぞれ、設定された周波数で発信する発振器などを含むＰＬＬ回路１１０ｇｐ１～１１０ｇｐ４を備える。タイミング再生回路１１０ｇ１～１１０ｇ４のそれぞれのＰＬＬ回路１１０ｇｐ１～１１０ｇｐ４は、制御回路１１０ｄから制御信号Ｃ＿ＴＲＣにより、それぞれの内部の発振器の周波数が設定される。
ＰＬＬ回路１１０ｇｐ１～１１０ｇｐ４は、波形整形回路１１０ｆ１～１１０ｆ４から入力された信号の位相にそれぞれ発振器の位相をロックする。例えば、設定された内部の発振器の周波数に対して、入力される信号の周波数が所定の周波数範囲内である場合には、ＰＬＬ回路はロックする。
タイミング再生回路１１０ｇ１～１１０ｇ４のそれぞれは、それぞれのＰＬＬ回路１１０ｇｐ１～１１０ｇｐ４が設定された周波数でロックしていないときには、ＬＯＬ（Ｌｏｓｓ ｏｆ Ｌｏｃｋ）信号Ｓ＿ＬＯＬを制御回路１１０ｄに出力する。例えば、設定された内部の発振器の周波数に対して、入力される信号の周波数が所定の周波数範囲外である場合には、ＰＬＬ回路はロックせず、ＬＯＬ信号Ｓ＿ＬＯＬを出力する。
なお、ＰＬＬ回路１１０ｇｐ１～１１０ｇｐ４に、入力する信号の種類（例えば、ＮＲＺとＰＡＭ４、等）を設定して、設定した信号の種類と、実際に入力される信号の種類とが異なる場合に、ＰＬＬ回路がロックしないようにしてもよい。すなわち、タイミング再生回路１１０ｇ１～１１０ｇ４のそれぞれは、入力する信号の種類によって伝送レートの違いを判別してもよい。
出力回路１１０ｈ１～１１０ｈ４は、信号のレベルを変換して、ＬＤＤ回路１１１に出力する。
制御回路１１０ｄは、ＣＤＲ回路１１０全体の制御を行う。制御回路１１０ｄは、マイクロコントローラ１０との間で通信や信号の送受を行う。
制御回路１１０ｄは、波形整形回路１１０ｆ１～１１０ｆ４からＬＯＳ信号Ｓ＿ＬＯＳを受信する。制御回路１１０ｄは、受信したＬＯＳ信号Ｓ＿ＬＯＳに基づいて、アラーム信号であるＬＯＳ信号ＴｘＬＯＳをマイクロコントローラ１０に出力する。例えば、制御回路１１０ｄは、波形整形回路１１０ｆ１～１１０ｆ４のすくなくとも一つからＬＯＳ信号Ｓ＿ＬＯＳを受信した場合に、ＬＯＳ信号ＴｘＬＯＳをＬｏｗレベルとしてもよい。いいかえると制御回路１１０ｄは、すべての波形整形回路１１０ｆ１～１１０ｆ４からＬＯＳ信号Ｓ＿ＬＯＳを受信しなかった場合は、ＬＯＳ信号ＴｘＬＯＳをＨｉｇｈレベルとしてもよい。なお、ＬＯＳ信号ＴｘＬＯＳは、光トランシーバ１の搭載先の伝送装置２ａまたは伝送装置２ｂからＣＤＲ回路１１０に送信データ信号ＴｘＤＡＴＡａまたは送信データ信号ＴｘＤＡＴＡｂが入力されているか否かを示す第２アラーム信号の一例である。
また、制御回路１１０ｄは、タイミング再生回路１１０ｇ１～１１０ｇ４からＬＯＬ信号Ｓ＿ＬＯＬを受信する。制御回路１１０ｄは、受信したＬＯＬ信号Ｓ＿ＬＯＬに基づいて、アラーム信号であるＬＯＬ信号ＴｘＬＯＬをマイクロコントローラ１０に出力する。例えば、制御回路１１０ｄは、タイミング再生回路１１０ｇ１～１１０ｇ４のすくなくとも一つからＬＯＬ信号Ｓ＿ＬＯＬを受信した場合に、ＬＯＬ信号ＴｘＬＯＬをＬｏｗレベルとしてもよい。いいかえると制御回路１１０ｄは、すべてのタイミング再生回路１１０ｇ１～１１０ｇ４からＬＯＬ信号Ｓ＿ＬＯＬを受信しなかった場合は、ＬＯＬ信号ＴｘＬＯＬをＨｉｇｈレベルとしてもよい。なお、ＬＯＬ信号ＴｘＬＯＬは、クロック再生の確立の結果を示す第１アラーム信号の一例である。
制御回路１１０ｄは、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）バスを介して、マイクロコントローラ１０から伝送レート設定値等を受信する。制御回路１１０ｄは、マイクロコントローラ１０から受信した伝送レート設定値に基づいて、タイミング再生回路１１０ｇ１～１１０ｇ４に、制御信号Ｃ＿ＴＲＣを用いてＰＬＬ回路の周波数の設定を行う。また、制御回路１１０ｄは、マイクロコントローラ１０から受信した伝送レート設定値に基づいて、タイミング再生回路１１０ｇ１～１１０ｇ４に、入力する信号の種類の設定を行ってもよい。これにより、ＣＤＲ回路１１０は、送信データ信号ＴｘＤＡＴＡａまたは送信データ信号ＴｘＤＡＴＡｂの各レーンの信号から伝送レート設定値に従ってクロック再生を行う。ＣＤＲ回路１１０は、伝送レート設定値が送信データ信号ＴｘＤＡＴＡａまたは送信データ信号ＴｘＤＡＴＡｂの各レーンの信号の有する伝送レートと等しいとき、ＰＬＬ回路１１０ｇｐ１～１１０ｇｐ４の位相がロックし、クロック再生を確立する。一方、ＣＤＲ回路１１０は、伝送レート設定値が送信データ信号ＴｘＤＡＴＡａまたは送信データ信号ＴｘＤＡＴＡｂの各レーンの信号の有する伝送レートと異なるとき、ＰＬＬ回路１１０ｇｐ１～１１０ｇｐ４の位相がロックせずに、クロック再生の確立を失敗する。なお、ＣＤＲ回路１１０はクロック再生回路の一例である。
制御回路１１０ｄは、マイクロコントローラ１０からリセット信号ＴｘＲＳＴが入力されると、ＣＤＲ回路１１０のリセットを行う。
ＬＤＤ回路１１１は、送信データ信号ＴｘＤＡＴＡａまたは送信データ信号ＴｘＤＡＴＡｂから、発光素子（レーザダイオード）を駆動する駆動信号をレーンごとに生成してＴＯＳＡ１１２に出力する。ＴＯＳＡ１１２は、駆動信号に従って駆動されたレーザダイオードの光から送信光信号ＴｘＳを生成する。ＴＯＳＡ１１２は、レーンごとの駆動信号により、波長の相違する４つの光を変調して光カプラなどにより波長多重することによって波長多重光信号として送信光信号ＴｘＳを生成する。送信光信号ＴｘＳはＴＯＳＡ１１２から光ファイバなどの伝送路を経由して搭載先の伝送装置２ａおよび伝送装置２ｂのいずれかの通信先の装置に送信される。
また、光トランシーバ１には、通信先の装置から波長多重光信号である受信光信号ＲｘＳが伝送路を介して入力される。ＲＯＳＡ１２２は、受信光信号ＲｘＳを光スプリッタなどにより波長ごとの光に分離し、その光をフォトダイオードにより電気信号に変換することにより、電流信号を生成する。ＲＯＳＡ１２２は４つのレーンの電流信号を生成する。ＲＯＳＡ１２２により生成された４つのレーンの電流信号は、パラレルに伝送されてＴＩＡ１２１に入力される。ＴＩＡ１２１は、ＲＯＳＡ１２２により生成された４つのレーンの電流信号を電圧信号に変換してＣＤＲ回路１２０に出力する。
ＣＤＲ回路１２０は、ＴＩＡ１２１から出力された４つのレーンの信号から設定された伝送レートのクロックをレーンごとに抽出するとともに、タイミングを再生する。ＣＤＲ回路１２０は、ＣＤＲ回路１１０と同様の構成となっている。なお、ＣＤＲ回路１２０は、ＬＯＳ信号は出力せず、ＬＯＬ信号ＲｘＬＯＬを出力する。
マイクロコントローラ１０は、送信回路１１および受信回路１２から各種のモニタ信号を受信する。モニタ信号には、例えば送信光信号ＴｘＳのパワー、送信光信号ＴｘＳのバイアス値、および受信光信号ＲｘＳのパワーが含まれる。マイクロコントローラ１０は、モニタ信号に基づき送信回路１１および受信回路１２の状態を監視して、その監視結果に応じて、送信回路１１および受信回路１２を制御し、アラームやワーニングを、接続先のホストコントローラ２０ａまたはホストコントローラ２０ｂに出力する。
また、マイクロコントローラ１０は、ＳＰＩバスを介してＣＤＲ回路１１０，１２０、ＬＤＤ回路１１１、およびＴＩＡ１２１と接続されている。マイクロコントローラ１０は、ＳＰＩを介してＣＤＲ回路１１０，１２０、ＬＤＤ回路１１１、およびＴＩＡ１２１に、伝送装置２ａに対応する１００Ｇ設定、または、伝送装置２ｂに対応する２００Ｇ設定を行う。
例えば、１００Ｇ設定を行う場合には、マイクロコントローラ１０は、ＣＤＲ回路１１０の伝送レート設定値を、ＮＲＺ信号ＴｘＤＡＴＡａ１～ＴｘＤＡＴＡａ４の伝送レートの値に設定する。ＣＤＲ回路１１０の制御回路１００ｄは、タイミング再生回路１１０ｇ１～１１０ｇ４の設定周波数を、送信データ信号ＴｘＤＡＴＡａの対応するＮＲＺ信号ＴｘＤＡＴＡａ１～ＴｘＤＡＴＡａ４に適合する周波数に設定する。タイミング再生回路１１０ｇ１～１１０ｇ４の設定周波数をＮＲＺ信号ＴｘＤＡＴＡａ１～ＴｘＤＡＴＡａ４に適合する周波数に設定されると、ＣＤＲ回路１１０は、ＮＲＺ信号ＴｘＤＡＴＡａ１～ＴｘＤＡＴＡａ４のタイミング再生ができる。一方、タイミング再生回路１１０ｇ１～１１０ｇ４の設定周波数をＮＲＺ信号ＴｘＤＡＴＡａ１～ＴｘＤＡＴＡａ４に適合する周波数に設定されると、ＣＤＲ回路１１０は、ＰＡＭ４信号ＴｘＤＡＴＡｂ１～ＴｘＤＡＴＡｂ４のタイミング再生ができない。
例えば、２００Ｇ設定を行う場合には、マイクロコントローラ１０は、ＣＤＲ回路１１０の伝送レート設定値を、ＰＡＭ４信号ＴｘＤＡＴＡｂ１～ＴｘＤＡＴＡｂ４の伝送レートの値に設定する。ＣＤＲ回路１１０の制御回路１００ｄは、タイミング再生回路１１０ｇ１～１１０ｇ４の設定周波数を、送信データ信号ＴｘＤＡＴＡｂの対応するＰＡＭ４信号ＴｘＤＡＴＡｂ１～ＴｘＤＡＴＡｂ４に適合する周波数に設定する。タイミング再生回路１１０ｇ１～１１０ｇ４の設定周波数をＰＡＭ４信号ＴｘＤＡＴＡｂ１～ＴｘＤＡＴＡｂ４に適合する周波数に設定されると、ＣＤＲ回路１１０は、ＰＡＭ４信号ＴｘＤＡＴＡｂ１～ＴｘＤＡＴＡｂ４のタイミング再生ができる。一方、タイミング再生回路１１０ｇ１～１１０ｇ４の設定周波数をＰＡＭ４信号ＴｘＤＡＴＡｂ１～ＴｘＤＡＴＡｂ４に適合する周波数に設定されると、ＣＤＲ回路１１０は、ＮＲＺ信号ＴｘＤＡＴＡａ１～ＴｘＤＡＴＡａ４のタイミング再生ができない。
なお、タイミング再生回路１１０ｇ１～１１０ｇ４の設定として、更に信号の種類（例えば、ＮＲＺ、ＰＡＭ４等）を設定して、設定と異なる信号が入力された場合にタイミング再生できないようにしてもよい。
また、マイクロコントローラ１０は、ＳＰＩを介して送信回路１１および受信回路１２に、それぞれ、送信回路１１の送信処理および受信回路１２の受信処理に関する制御を行う。
また、マイクロコントローラ１０は、ＣＤＲ回路１１０からＬＯＳ信号ＴｘＬＯＳおよびＬＯＬ信号ＴｘＬＯＬを受信する。
ＬＯＳ信号ＴｘＬＯＳは、搭載先の伝送装置２ａまたは伝送装置２ｂから光トランシーバ１に対して送信データ信号ＴｘＤＡＴＡａまたは送信データ信号ＴｘＤＡＴＡｂが入力されているか否かをマイクロコントローラ１０に通知する信号である。
ＬＯＬ信号ＴｘＬＯＬは、搭載先の伝送装置２ａまたは伝送装置２ｂから入力される送信データ信号ＴｘＤＡＴＡａまたは送信データ信号ＴｘＤＡＴＡｂに対するクロック再生の確立の成否をマイクロコントローラ１０に通知する信号である。
マイクロコントローラ１０は、ＬＯＬ信号ＴｘＬＯＬに基づきＣＤＲ回路１１０のクロック再生の確立の成否の成否を判定する。このため、マイクロコントローラ１０は、ＣＤＲ回路１１０から適切なタイミングでクロック再生の成否の通知を受けることができる。
マイクロコントローラ１０は、搭載先の伝送装置２ａまたは伝送装置２ｂのホストコントローラ２０ａまたはホストコントローラ２０ｂからリセット信号ＲｅｓｅｔＬが入力される。マイクロコントローラ１０は、リセット信号ＲｅｓｅｔＬが入力されたときに、ＬＯＬ信号ＴｘＬＯＬがＬｏｗレベルである場合、クロック再生の確立が失敗したと判定し、リブートすることにより他の伝送装置２ａまたは伝送装置２ｂに対応するプログラムに切り替えて起動する。
これにより、送信回路１１および受信回路１２の動作設定が、搭載先の伝送装置２ａまたは伝送装置２ｂの伝送レートに合わせて１００Ｇ設定または２００Ｇ設定に切り替わる。このとき、マイクロコントローラ１０は、リセット信号ＴｘＲＳＴをＣＤＲ回路１１０に出力することによりＣＤＲ回路１１０を再起動する。これにより、ＣＤＲ回路１１０は、切換後の動作設定で動作する。
また、マイクロコントローラ１０は、アラームまたはワーニングに応じてＬＤＤ回路１１１に発光停止信号ＴｘＤＩＳを出力する。ＬＤＤ回路１１１は、発光停止信号ＴｘＤＩＳを受信するとＴＯＳＡ１１２からの光出力を停止する。これにより、異常な送信光信号ＴｘＳの送信が防止される。
また、ＴＩＡ１２１は、ＲＯＳＡ１２２に受信光信号ＲｘＳが入力されて、ＴＩＡ１２１に電気信号を出力しているか否かを示すＬＯＳ信号ＲｘＬＯＳをマイクロコントローラ１０に出力する。これにより、マイクロコントローラ１０は、搭載先の伝送装置２ａまたは伝送装置２ｂの通信先の装置からの光入力断を検出することができる。
また、マイクロコントローラ１０は、ＣＤＲ回路１２０からＬＯＬ信号ＲｘＬＯＬを受信する。ＬＯＬ信号ＲｘＬＯＬは、ＴＩＡ１２１から入力される受信データ信号ＲｘＤＡＴＡａまたは受信データ信号ＲｘＤＡＴＡｂに対するクロック再生の確立の成否をマイクロコントローラ１０に通知する。ＬＯＬ信号ＲｘＬＯＬは、受信データ信号ＲｘＤＡＴＡａのＮＲＺ信号ＲｘＤＡＴＡａ１～ＲｘＤＡＴＡａ４または受信データ信号ＲｘＤＡＴＡｂのＰＡＭ４信号ＲｘＤＡＴＡｂ１～ＲｘＤＡＴＡｂ４のそれぞれの位相に、内蔵するＰＬＬ回路内の発振器の位相がロックしたか否かに基づいて通知される。これにより、マイクロコントローラ１０は、伝送装置２ａおよび伝送装置２ｂの通信先の装置からの光の異常を検出することができる。
マイクロコントローラ１０は、リブートする前に、ＣＤＲ回路１２０にリセット信号ＲｘＲＳＴを出力する。これにより、ＣＤＲ回路１２０は、切換後の動作設定で動作する。
（コネクタ１７の構成）
光トランシーバ１は、コネクタ１７を介して伝送装置２ａおよび伝送装置２ｂのいずれにも着脱可能である。伝送装置２ａのコネクタ２３ａと伝送装置２ｂのコネクタ２３ｂとは、形状が異なる。光トランシーバ１のコネクタ１７はコネクタ２３ａおよびコネクタ２３ｂのいずれにも接続可能な形状を有する。
図２は、１００（Ｇｂｐｓ）の伝送レートを有する伝送装置２ａのコネクタ２３ａの一例を示す断面図である。図２には、伝送装置２ａのコネクタ２３ａに光トランシーバ１のコネクタ１７が接続された様子が示されている。
光トランシーバ１のコネクタ１７は、伝送装置２ａのコネクタ２３ａに設けられた挿入孔２３０ａに対して挿入方向Ｄｉｎに挿入される。コネクタ１７は板形状を有し、ＱＳＦＰ２８に従ってコネクタ１７の各面にはそれぞれ複数のパッド（端子）１７０，１７１が設けられている。複数のパッド１７０，１７１は、それぞれ、挿入方向Ｄｉｎに対して直交する方向に配列され、コネクタ１７の板面を正面視した場合に互いに重なり合うように配置されている。
各パッド１７０，１７１は、挿入孔２３０ａ内に設けられた板バネ状の複数の端子２３１，２３２にそれぞれ接触する。複数の端子２３１，２３２は、それぞれ、挿入方向Ｄｉｎに対して直交する方向に配列され、パッド１７０，１７１を上下から挟み込むようにしてパッド１７０，１７１とそれぞれ接触する。これにより、コネクタ１７とコネクタ２３ａが互いに電気的に接続される。
図３は、光トランシーバ１のコネクタ１７の一方の面のパッド１７１の信号割り当ての一例を示す図である。また、図４は、光トランシーバ１のコネクタ１７の他方の面のパッド１７０の信号割り当ての一例を示す図である。図３および図４は、コネクタ１７の各板面を正面視した場合のパッド１７０，１７１の配置を示す。
本例では、ＭＳＡで規定されたＱＳＦＰ２８のパッド配置および信号割り当てが挙げられている。ＱＳＦＰ２８の場合、一例のパッド１７０，１７１が各面に並んで配置されている。
一方の面にはパッドＮｏ．１～１９のパッド１７１が並んでいる。上述したように、例えばリセット信号ＲｅｓｅｔＬはマイクロコントローラ１０に対する割り込み要求に用いられる。信号ＳＣＬおよびＳＤＡは、マイクロコントローラ１０およびホストコントローラ２０ａの間のＩ２Ｃの通信に用いられる。また、信号Ｔｘ２ｎ，Ｔｘ２ｐ，Ｔｘ４ｎ，Ｔｘ４ｐは送信データ信号ＴｘＤＡＴＡａまたは送信データ信号ＴｘＤＡＴＡｂに該当し、信号Ｒｘ３ｎ，Ｒｘ３ｐ，Ｒｘ１ｎ，Ｒｘ１ｐは受信データ信号ＲｘＤＡＴＡａまたは受信データ信号ＲｘＤＡＴＡｂに該当する。信号ＭｏｄＳｅｌＬは、モジュールの選択に用いられる。なお、信号ＧＮＤは接地信号である。
他方の面にはパッドＮｏ．２０～３８のパッド１７０が並んでいる。上述したように、例えばアラーム信号ＩｎｔＬはホストコントローラ２０ａに対する光トランシーバ１の異常通知に用いられ、モード信号ＬＰＭｏｄｅは、光トランシーバ１を低消費電力モードで動作させるときに用いられる。信号Ｔｘ１ｎ，Ｔｘ１ｐ，Ｔｘ３ｎ，Ｔｘ３ｐは送信データ信号ＴｘＤＡＴＡａまたは送信データ信号ＴｘＤＡＴＡｂに該当し、信号Ｒｘ２ｎ，Ｒｘ２ｐ，Ｒｘ４ｎ，Ｒｘ４ｐは受信データ信号ＲｘＤＡＴＡａまたは受信データ信号ＲｘＤＡＴＡｂに該当する。信号ＭｏｄＰｒｓＬは、モジュールが接続されているかどうか示す信号である。
このように、コネクタ１７は、ＱＳＦＰ２８に従った１列のパッド配置形態を有するが、２列のパッド配置形態に対応する他方の伝送装置２ｂのコネクタ２３ｂにも接続可能である。
図５は、２００（Ｇｂｐｓ）の伝送レートを有する伝送装置２ｂのコネクタ２３ｂの一例を示す断面図である。図５には、伝送装置２ｂのコネクタ２３ｂに光トランシーバ１のコネクタ１７が接続された様子が示されている。
伝送装置２ｂのコネクタ２３ｂは、ＭＳＡで規定されたＱＳＦＰ－ＤＤに従った端子配置を有する。光トランシーバ１のコネクタ１７は、伝送装置２ｂのコネクタ２３ｂに設けられた挿入孔２３０ｂに対して挿入方向Ｄｉｎに挿入される。挿入孔２３０ｂは、上述したコネクタ２３ａの挿入孔２３０ａより深く、挿入孔２３０ｂ内には、入口側に板バネ状の複数の端子２３５，２３６が設けられ、奥側に板バネ状の複数の端子２３３，２３４が設けられている。つまり、伝送装置２ｂのコネクタ２３ｂは、他の伝送装置２ａのコネクタ２３ａとは異なり、２列の端子配置形態を有する。
光トランシーバ１のコネクタ１７は１列のパッド配置形態を有するため、コネクタ２３ｂの入口側の端子２３５，２３６のみと接触する。複数の端子２３５，２３６は、それぞれ、挿入方向Ｄｉｎに対して直交する方向に配列され、パッド１７０，１７１を上下から挟み込むようにしてパッド１７０，１７１とそれぞれ接触する。これにより、コネクタ１７とコネクタ２３ｂが互いに電気的に接続される。
図５には、ＱＳＦＰ－ＤＤに従って２列のパッド配置形態を有する他の光トランシーバのコネクタ１７ａも示されている。コネクタ１７ａは、上記のＱＳＦＰ２８に従ったコネクタ１７と比べると、パッド１７２，１７３が追加されている。パッド１７２，１７３は、板形状のコネクタ１７ａの先端側の各面に設けられて、伝送装置２ｂの端子２３３，２３４に挟み込まれるように接触する。また、パッド１７０，１７１は、コネクタ１７ａの後端側の各面に設けられて、コネクタ１７のパッド１７０，１７１と同様に、伝送装置２ｂの端子２３５，２３６に挟み込まれるように接触する。
図６は、ＱＳＦＰ－ＤＤに従った他の光トランシーバのコネクタ１７ａの一方の面のパッド１７１，１７３の信号割り当ての一例を示す図である。また、図７は、ＱＳＦＰ－ＤＤに従った他の光トランシーバのコネクタ１７ａの他方の面のパッド１７０，１７２の信号割り当ての一例を示す図である。図６および図７は、コネクタ１７ａの各板面を正面視した場合のパッド１７０～１７３の配置を示す。
コネクタ１７ａは、ＱＳＦＰ－ＤＤに従って２列のパッド配置形態を有する。コネクタ１７ａの一方の面にはパッドＮｏ．１～１９のパッド１７１、およびパッドＮｏ．３９～５７のパッド１７３が互いに平行に並んでいる。
ここで、パッド１７０，１７１の信号割り当ては、ＱＳＦＰ２８に従ったコネクタ１７のパッド１７０，１７１と同様である。このため、コネクタ１７は、伝送装置２ａのコネクタ２３ａだけでなく、伝送装置２ｂのコネクタ２３ｂにも接続可能である。
光トランシーバ１は、ファームウェア、つまりマイクロコントローラ１０のプロセッサを駆動するプログラムとしては、伝送装置２ａに対応するプログラム（１００Ｇ設定のプログラム）と伝送装置２ｂに対応するプログラム（２００Ｇ設定のプログラム）を別々に備える。
（プログラムのメモリマップ）
図８は、１００Ｇ設定のプログラムにおけるＩ２Ｃバスのメモリマップ８０の一例を示す図である。メモリマップ８０は、ＳＦＦ－８６３６に準拠しており、Ｉ２Ｃによるホストコントローラ２０ａとの通信処理に用いられる。
符号８１は、メモリマップ８０の「Ｍｏｄｕｌｅ Ｍｏｎｉｔｏｒｓ」および「Ｃｈａｎｎｅｌ Ｍｏｎｉｔｏｒｓ」の各領域のマップを示す。「Ｍｏｄｕｌｅ Ｍｏｎｉｔｏｒｓ」および「Ｃｈａｎｎｅｌ Ｍｏｎｉｔｏｒｓ」は光トランシーバ１内の温度、および送信データ信号ＴｘＤＡＴＡａまたは送信データ信号ＴｘＤＡＴＡｂ、および受信データ信号ＲｘＤＡＴＡａまたは受信データ信号ＲｘＤＡＴＡｂの監視に用いられる。
また、メモリマップ８０内の「Ｐａｓｓｗｏｒｄ Ｅｎｔｒｙ」領域には、マイクロコントローラ１０内のＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ）に主信号の補正用キャリブレーション情報などを書き込むためのパスワードが書き込まれる。メモリマップ８０内の「Ｐａｇｅ Ｓｅｌｅｃｔ Ｂｙｔｅ」領域には、メモリのページの選択情報が書き込まれる。符号８２で示されるように、「Ｐａｇｅ Ｓｅｌｅｃｔ Ｂｙｔｅ」領域の選択情報に応じ、「Ｐａｇｅ ００ｈ」～「Ｐａｇｅ ０３ｈ」のレジスタへのアクセスが可能となる。例えば「Ｐａｇｅ ０２ｈ」が選択されると、ＥＥＰＲＯＭへのアクセスが可能となる。
図９は、２００Ｇ設定のプログラムにおけるＩ２Ｃバスのメモリマップ９０の一例を示す図である。メモリマップ９０は、ＣＭＩＳに準拠しており、Ｉ２Ｃによるホストコントローラ２０ｂとの通信処理に用いられる。
符号９１は、メモリマップ９０の「Ｍｏｄｕｌｅ Ｍｏｎｉｔｏｒｓ」領域のマップを示す。メモリマップ９０の「Ｍｏｄｕｌｅ Ｍｏｎｉｔｏｒｓ」領域はメモリマップ８０の「Ｍｏｄｕｌｅ Ｍｏｎｉｔｏｒｓ」に該当し、メモリマップ９０の「Ｐａｓｓｗｏｒｄ Ｅｎｔｒｙ」領域はメモリマップ８０の「Ｐａｓｓｗｏｒｄ Ｅｎｔｒｙ」に該当する。
また、メモリマップ９０内の「Ｐａｇｅ Ｓｅｌｅｃｔ Ｂｙｔｅ」領域は、メモリマップ８０内の「Ｐａｇｅ Ｓｅｌｅｃｔ Ｂｙｔｅ」領域に該当する。符号９２で示されるように、「Ｐａｇｅ Ｓｅｌｅｃｔ Ｂｙｔｅ」領域の選択情報に応じ、「Ｐａｇｅ ００ｈ」～「Ｐａｇｅ １２ｈ」のレジスタへのアクセスが可能となる。例えば「Ｐａｇｅ ０３ｈ」が選択されると、ＥＥＰＲＯＭへのアクセスが可能となる。また、符号９３は、「Ｐａｇｅ １１ｈ」の「Ｌａｎｅ Ｄｙｎａｍｉｃ Ｉｎｆｏｒｍａｔｉｏｎ」領域のマップを示す。「Ｌａｎｅ Ｄｙｎａｍｉｃ Ｉｎｆｏｒｍａｔｉｏｎ」領域は、メモリマップ８０の「Ｃｈａｎｎｅｌ Ｍｏｎｉｔｏｒｓ」領域に該当する。
このように、１００Ｇ設定のプログラムと２００Ｇ設定のプログラムにおけるＩ２Ｃバスの各メモリマップは共通する内容を含むが、準拠するマネジメントインターフェースの仕様が相違（ＳＦＦ－８６３６とＣＭＩＳ）するため、レジスタ構成やアドレス割り当てが相違する。例えばメモリマップ８０内の「Ｐａｓｓｗｏｒｄ Ｅｎｔｒｙ」領域はアドレス「１２３－１２６」であるが、メモリマップ９０内の「Ｐａｓｓｗｏｒｄ Ｅｎｔｒｙ」領域はアドレス「１２２－１２５」である。また、メモリマップ８０内の「Ｐａｇｅ Ｓｅｌｅｃｔ」領域で選択可能なＥＥＰＲＯＭのページは「Ｐａｇｅ ００ｈ」～「Ｐａｇｅ ０３ｈ」であるが、メモリマップ９０内の「Ｐａｇｅ Ｓｅｌｅｃｔ」領域で選択可能なＥＥＰＲＯＭのページは「Ｐａｇｅ ００ｈ」～「Ｐａｇｅ １２ｈ」である。
したがって、ホストコントローラ２０ａまたはホストコントローラ２０ｂは、光トランシーバ１がそれぞれに対応するプログラムで動作していない場合は、Ｉ２Ｃを介した通信により設定変更等を行うことができない。また、光トランシーバ１の搭載先の伝送装置２ａまたは伝送装置２ｂが変更されたとき、ユーザが搭載先の伝送装置２ａまたは伝送装置２ｂに対応したマイクロコントローラ１０は適切なプログラムをダウンロードして、光トランシーバ１のプログラムを書き換えることができるが、ユーザにダウンロード作業などの手間をかけてしまう。
そこで、マイクロコントローラ１０は、光トランシーバ１が搭載された伝送装置２ａまたは伝送装置２ｂの伝送レートをＬＯＬ信号ＴｘＬＯＬにより判定し、その判定結果に応じ、１００Ｇ設定および２００Ｇ設定のプログラムのうち、実行中のプログラムを停止して他方のプログラムを起動する。
（マイクロコントローラ１０の構成）
図１０は、マイクロコントローラ１０の一例を示す構成図である。マイクロコントローラ１０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などのプロセッサ１００、記憶回路１０１、温度センサ１０２、ホスト通信回路１０３、内部通信回路１０４、タイマ回路１０５、およびＡＤＣ（Ａｎａｌｏｇ－Ｔｏ－Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）１０６を有する。プロセッサ１００は、記憶回路１０１、温度センサ１０２、ホスト通信回路１０３、内部通信回路１０４、タイマ回路１０５、およびＡＤＣ１０６と、バス１０９を介してデータを送受信する。
プロセッサ１００は、実施例の光トランシーバ１の全体を制御する。プロセッサ１００は、各種の信号を入出力する入力ポートおよび出力ポートを備える。プロセッサ１００には、接続先のホストコントローラ２０ａまたはホストコントローラ２０ｂからコネクタ１７を介してリセット信号ＲｅｓｅｔＬおよびモード信号ＬＰＭｏｄｅが入力される。リセット信号ＲｅｓｅｔＬはプロセッサ１００の割り込み要求用のＩＲＱポートに入力される。
リセット信号ＲｅｓｅｔＬはプロセッサ１００の割り込み要求用のＩＲＱポートに入力されるため、プロセッサ１００は、１００Ｇ設定または２００Ｇ設定のプログラムの実行中、リセット信号ＲｅｓｅｔＬを割り込み要求と認識し、割り込み処理を実行する。プロセッサ１００は、割り込み処理の実行中、ＣＤＲ回路１１０でのクロック再生の確立の成否に応じてプログラムの切り替えを行う。
また、プロセッサ１００は、コネクタ１７を介して接続されたホストコントローラ２０ａまたはホストコントローラ２０ｂにアラーム信号ＩｎｔＬを出力する。さらにプロセッサ１００は、送信回路１１との間でＬＯＳ信号ＴｘＬＯＳ、ＬＯＬ信号ＴｘＬＯＬ、リセット信号ＴｘＲＳＴ、および発光停止信号ＴｘＤＩＳを送信または受信する。また、プロセッサ１００は、受信回路１２との間でＬＯＳ信号ＲｘＬＯＳ、ＬＯＬ信号ＲｘＬＯＬ、およびリセット信号ＲｘＲＳＴを送信または受信する。
温度センサ１０２は、光トランシーバ１の温度を検出する。プロセッサ１００は、バス１０９を介して温度センサ１０２から温度を取得し、温度に応じて送信回路１１および受信回路１２を制御する。
ホスト通信回路１０３は、接続先のホストコントローラ２０ａまたはホストコントローラ２０ｂとのＩ２Ｃによる通信を処理する。Ｉ２Ｃの通信には、信号ＳＣＬおよび信号ＳＤＡが用いられる。プロセッサ１００は、バス１０９およびホスト通信回路１０３を介して接続されたホストコントローラ２０ａまたはホストコントローラ２０ｂとメッセージを送受信する。
内部通信回路１０４は、ＣＤＲ回路１１０，１２０、ＬＤＤ回路１１１、およびＴＩＡ１２１とのＳＰＩによる通信を処理する。プロセッサ１００は、バス１０９および内部通信回路１０４を介してＣＤＲ回路１１０，１２０、ＬＤＤ回路１１１、およびＴＩＡ１２１とデータを送受信する。例えばプロセッサ１００は、ＣＤＲ回路１１０，１２０、ＬＤＤ回路１１１、およびＴＩＡ１２１にＳＰＩを介して１００Ｇ設定または２００Ｇ設定を行う。なお、内部通信回路１０４は、ＳＰＩに代えてＩ２Ｃによる通信を処理してもよい。
タイマ回路１０５は、カウンタにより時間を計時する。プロセッサ１００は、バス１０９を介してタイマ回路１０５から時間を取得し、例えば周期的な処理の実行を管理する。
ＡＤＣ１０６は、送信回路１１および受信回路１２からアナログ信号として入力されるモニタ信号をデジタル信号に変換する。プロセッサ１００は、バス１０９を介してＡＤＣ１０６からモニタ信号を取得する。
記憶回路１０１は、ＲＯＭ１０１ａおよびＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１０１ｂを含む。プロセッサ１００は、バス１０９を介してＲＯＭ１０１ａおよびＲＡＭ１０１ｂにアクセスする。
ＲＯＭ１０１ａには、ブロック＃０およびブロック＃１の２面構成の記憶領域が設けられている。プロセッサ１００は、ブロック＃０およびブロック＃１のそれぞれにアクセスすることができる。ブロック＃０には１００Ｇ設定用のデータ＃０およびプログラム＃０が記憶されている。ブロック＃１には２００Ｇ設定用のデータ＃１およびプログラム＃１が記憶されている。ＲＯＭ１０１ａは、フラッシュＲＯＭ、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ）等の書き換え可能な不揮発性メモリにより構成される。
ＲＡＭ１０１ｂには、プロセッサ１００のブート時に、後述するプログラムの優先度を示すキーコードに基づいて、プログラム＃０およびプログラム＃１のうち、実行対象のプログラムがロードされる。プロセッサ１００は、ブート中にプログラム＃０およびプログラム＃１の一方を実行対象のプログラムとして選択してＲＡＭ１０１ｂに展開する。
（ＲＯＭ１０１ａのメモリマップ）
図１１は、ＲＯＭ１０１ａのメモリマップの一例を示す図である。ブロック＃０には、キーコード３０、アプリケーションデータ３１、アプリケーションプログラム３２、およびブートプログラム３３が記憶されている。アプリケーションデータ３１およびアプリケーションプログラム３２はデータ＃０およびプログラム＃０にそれぞれ該当する。
ブロック＃１には、キーコード４０、アプリケーションデータ４１、アプリケーションプログラム４２、およびブートプログラム４３が記憶されている。アプリケーションデータ４１およびアプリケーションプログラム４２はデータ＃１およびプログラム＃１にそれぞれ該当する。
アプリケーションプログラム３２は、マイクロコントローラ１０のブート後に送信回路１１および受信回路１２に１００Ｇ設定を行う。ＣＤＲ回路１１０は、マイクロコントローラ１０がブートしてアプリケーションプログラム３２がロードされた後、送信データ信号ＴｘＤＡＴＡａのＮＲＺ信号ＴｘＤＡＴＡａ１～ＴｘＤＡＴＡａ４の伝送レートで処理するように設定される。具体的には、後述するアプリケーションデータ３１に含まれるＮＲＺ信号の伝送レートを、ＣＤＲ回路１１０に設定する。
また、アプリケーションプログラム３２は、図８を参照して述べたように、ＳＦＦ－８６３６の仕様に従って光トランシーバ１の監視制御を実行する。なお、ＳＦＦ－８６３６は第１の仕様の一例である。
アプリケーションデータ３１は、アプリケーションプログラム３２の実行中に用いられるデータである。アプリケーションデータ３１には、１００Ｇ設定の場合のトランシーバコード、アラーム検出用の閾値、モニタ換算用パラメータ、およびＮＲＺ信号ＴｘＤＡＴＡａ１～ＴｘＤＡＴＡａ４を送受信するための各種の設定値などが含まれている。ＮＲＺ信号ＴｘＤＡＴＡａ１～ＴｘＤＡＴＡａ４を送受信するための各種の設定値には、ＣＤＲ回路１１０に設定するＮＲＺ信号ＴｘＤＡＴＡａ１～ＴｘＤＡＴＡａ４それぞれの伝送レートの値が含まれる。なお、アプリケーションデータ３１およびアプリケーションプログラム３２は第１プログラムの一例である。
アプリケーションプログラム４２は、マイクロコントローラ１０のブート後に送信回路１１および受信回路１２に２００Ｇ設定を行う。ＣＤＲ回路１１０は、マイクロコントローラ１０がブートしてアプリケーションプログラム４２がロードされた後、送信データ信号ＴｘＤＡＴＡｂのＰＡＭ４信号ＴｘＤＡＴＡｂ１～ＴｘＤＡＴＡｂ４の伝送レートで処理するように設定される。具体的には、後述するアプリケーションデータ４１に含まれるＰＡＭ４信号の伝送レートを、ＣＤＲ回路１１０に設定する。
また、アプリケーションプログラム４２は、図８を参照して述べたようにＣＭＩＳの仕様に従って光トランシーバ１の監視制御を実行する。なお、ＣＭＩＳは第２の仕様の一例である。
アプリケーションデータ４１は、アプリケーションプログラム４２の実行中に用いられるデータである。アプリケーションデータ４１には、２００Ｇ設定の場合のトランシーバコード、アラーム検出用の閾値、モニタ換算用パラメータ、およびＰＡＭ４信号ＴｘＤＡＴＡｂ１～ＴｘＤＡＴＡｂ４およびＰＡＭ４信号ＲｘＤＡＴＡｂ１～ＲｘＤＡＴＡｂ４を送受信するための各種の設定値などが含まれている。ＰＡＭ４信号ＴｘＤＡＴＡｂ１～ＴｘＤＡＴＡｂ４を送受信するための各種の設定値には、ＣＤＲ回路１１０に設定するＰＡＭ４信号ＴｘＤＡＴＡｂ１～ＴｘＤＡＴＡｂ４それぞれの伝送レートの値が含まれる。なお、ＲＯＭ１０１ａは、第１プログラムおよび第２プログラムを記憶するメモリの一例である。なお、アプリケーションデータ４１およびアプリケーションプログラム４２は第２プログラムの一例である。
プロセッサ１００は、ブート後、ＲＡＭ１０１ｂにロードされたアプリケーションプログラム３２またはアプリケーションプログラム４２のいずれか一方だけを実行する。キーコード３０とキーコード４０は、アプリケーションプログラム３２およびアプリケーションプログラム４２のうち、どちらのプログラムを優先して実行対象のプログラムとするのかを示しており、プログラムの優先度を表す。キーコード３０とキーコード４０は、第１プログラムおよび第２プログラムのうち、プロセッサ１００の実行対象プログラムを示す実行情報の一例である。
例えば、優先度を示す対象のプログラム数が二つである場合、キーコード３０，４０は、優先度の高い実行対象のプログラムを示す「ＡＣＴ」、または優先度の低い非実行対象のプログラムを示す「ＤＥＡＣＴ」を示す。なお、「ＡＣＴ」、「ＤＥＡＣＴ」は、ビットであらわしてもよいし、数値、文字列で表してもよい。
プロセッサ１００は、ブート時にキーコード３０およびキーコード４０を参照する。そして、プロセッサ１００は、キーコード３０が「ＡＣＴ」であり、キーコード４０が「ＤＥＡＣＴ」である場合、アプリケーションプログラム３２をＲＯＭ１０１ａから読み出しＲＡＭ１０１ｂにロードし実行する。また、プロセッサ１００は、キーコード３０が「ＤＥＡＣＴ」であり、キーコード４０が「ＡＣＴ」である場合、アプリケーションプログラム４２をＲＯＭ１０１ａから読み出しＲＡＭ１０１ｂにロードし実行する。
したがって、ブート時に最初に実行されるディフォルトプログラムが１００Ｇ設定のアプリケーションプログラム３２である場合、キーコード３０は「ＡＣＴ」であり、キーコード４０は「ＤＥＡＣＴ」である。なお、ディフォルトプログラムは２００Ｇ設定のアプリケーションプログラム４２であってもよい。
プロセッサ１００は、光トランシーバ１が伝送装置２ａのコネクタ２３ａまたは伝送装置２ｂのコネクタ２３ｂに接続されて電源オンされたとき、またはアプリケーションプログラム３２またはアプリケーションプログラム４２の実行中にリブートしたとき、アプリケーションプログラム３２，４２より先にブートプログラム３３，４３のいずれかを実行する。ブートプログラム３３，４３は、互いに差異が無く、キーコード３０，４０に基づいて、アプリケーションプログラム３２およびアプリケーションプログラム４２のいずれか一方をＲＯＭ１０１ａから読み出しＲＡＭ１０１ｂにロードし実行する。
（ブートプログラム３３，４３の処理）
図１２は、ブートプログラム３３およびブートプログラム４３の処理の一例を示すフローチャートである。本実施形態ではブートプログラム３３とブートプログラム４３は、同じプログラムとなっている。プロセッサ１００は、光トランシーバ１の電源オンなどのブート時、およびアプリケーションプログラム３２，４２の実行中のリブート時、ブートプログラム３３またはブートプログラム４３のいずれかを実行する。なお、マイクロコントローラ１０のブート時には、記憶回路１０１のＲＡＭ１０１ｂは初期化されている状態であるとする。
プロセッサ１００は、ＲＯＭ１０１ａからキーコード３０およびキーコード４０を読み出す（ステップＳｔ４１）。次にプロセッサ１００は、キーコード３０が「ＡＣＴ」であり、かつ、キーコード４０が「ＤＥＡＣＴ」であるか否かを判定する（ステップＳｔ４２）。
プロセッサ１００は、キーコード３０が「ＡＣＴ」であり、かつ、キーコード４０が「ＤＥＡＣＴ」である場合（ステップＳｔ４２のＹｅｓ）、アプリケーションプログラム３２をＲＯＭ１０１ａから読み出しＲＡＭ１０１ｂにロードし実行する（ステップＳｔ４３）。
また、プロセッサ１００は、キーコード３０が「ＡＣＴ」ではない、もしくは、キーコード４０が「ＤＥＡＣＴ」ではない場合（ステップＳｔ４２のＮｏ）、キーコード３０が「ＤＥＡＣＴ」であり、かつ、キーコード４０が「ＡＣＴ」であるか否かを判定する（ステップＳｔ４４）。
プロセッサ１００は、キーコード３０が「ＤＥＡＣＴ」であり、かつ、キーコード４０が「ＡＣＴ」である場合（ステップＳｔ４４のＹｅｓ）、アプリケーションプログラム４２をＲＯＭ１０１ａから読み出しＲＡＭ１０１ｂにロードし実行する（ステップＳｔ４５）。
また、プロセッサ１００は、キーコード３０が「ＤＥＡＣＴ」ではない、もしくは、キーコード４０が「ＡＣＴ」ではない場合（ステップＳｔ４４のＮｏ）、エラーを出力する（ステップＳｔ４６）。このとき、プロセッサ１００は、例えば不図示のＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｓｓｉｏｎ Ｄｉｏｄｅ）を発光させることよりエラーを出力する。またエラーは、アラーム信号ＩｎｔＬにより通知されてもよい。
このように、プロセッサ１００は、ブート中、ＲＯＭ１０１ａからキーコード３０およびキーコード４０を読み出し、キーコード３０およびキーコード４０に基づきアプリケーションプログラム３２およびアプリケーションプログラム４２の一方をＲＯＭ１０１ａから読み出しＲＡＭ１０１ｂにロードし実行する。
なお、本実施形態のブートプログラム３３およびブートプログラム４３では、キーコード３０およびキーコード４０に基づいて処理を行っているが、キーコード３０およびキーコード４０のいずれか一方に基づいて処理を行ってもよい。プロセッサ１００は、例えば、キーコード３０を読みだして、キーコード３０が「ＡＣＴ」の場合、アプリケーションプログラム３２をＲＯＭ１０１ａから読み出しＲＡＭ１０１ｂにロードし実行してもよい。そして、キーコード３０が「ＤＥＡＣＴ」の場合、プロセッサ１００は、アプリケーションプログラム４２をＲＯＭ１０１ａから読み出しＲＡＭ１０１ｂにロードし実行してもよい。キーコード４０に基づく処理も上記と同様である。
（アプリケーションプログラム３２，４２の処理）
図１３は、アプリケーションプログラム３２およびアプリケーションプログラム４２の処理の一例を示すフローチャートである。アプリケーションプログラム３２およびアプリケーションプログラム４２のそれぞれは、ブートプログラム３３またはブートプログラム４３の実行後にＲＯＭ１０１ａから読み出しＲＡＭ１０１ｂにロードされて実行される。アプリケーションプログラム３２およびアプリケーションプログラム４２は、動作設定およびマネジメントインターフェースの仕様が相違するが、以下の説明では共通する処理の流れを説明する。
プロセッサ１００は、ホストコントローラ２０ａ，２０ｂ、送信回路１１、および受信回路１２との間で各種の信号を入出力するための入力ポートおよび出力ポートを設定する（ステップＳｔ１）。次にプロセッサ１００は、リセット信号ＲｅｓｅｔＬがＨｉｇｈレベルであるか否かを判定する（ステップＳｔ２）。ここで、リセット信号ＲｅｓｅｔＬは、ホストコントローラ２０ａ，２０ｂからのリセット状態の解除（Ｈｉｇｈレベル）または維持（Ｌｏｗレベル）の指示とみなされる。
プロセッサ１００は、リセット信号ＲｅｓｅｔＬがＬｏｗレベルである場合（ステップＳｔ２のＮｏ）、ホストコントローラ２０ａ，２０ｂからリセット状態の維持の指示を受けたとみなして、再びステップＳｔ２を実行する。また、プロセッサ１００は、リセット信号ＲｅｓｅｔＬがＨｉｇｈレベルである場合（ステップＳｔ２のＹｅｓ）、ホストコントローラ２０ａ，２０ｂからリセット状態の解除の指示を受けたとみなして、送信回路１１および受信回路１２の動作設定を行う（ステップＳｔ３）。
このとき、プロセッサ１００は、アプリケーションプログラム３２を実行中である場合、１００Ｇ設定を行う。例えば、プロセッサ１００は、アプリケーションプログラム３２を実行することにより、ＣＤＲ回路１１０の伝送レートをアプリケーションデータ３１に含まれるＮＲＺ信号ＴｘＤＡＴＡａ１～ＴｘＤＡＴＡａ４の伝送レートの値に設定する。具体的には、ＣＤＲ回路１１０の各タイミング再生回路１１０ｇ１～１１０ｇ４がそれぞれ備えるＰＬＬ回路１１０ｇｐ１～１１０ｇｐ４の内部発振器の設定周波数をＮＲＺ信号ＴｘＤＡＴＡａ１～ＴｘＤＡＴＡａ４に適合する周波数に設定する。
また、プロセッサ１００は、アプリケーションプログラム４２を実行中である場合、２００Ｇ設定を行う。例えば、プロセッサ１００は、アプリケーションプログラム４２を実行することにより、ＣＤＲ回路１１０の伝送レートをアプリケーションデータ４１に含まれるＰＡＭ４信号ＴｘＤＡＴＡｂ１～ＴｘＤＡＴＡｂ４の伝送レートの値に設定する。具体的には、ＣＤＲ回路１１０の各タイミング再生回路１１０ｇ１～１１０ｇ４がそれぞれ備えるＰＬＬ回路１１０ｇｐ１～１１０ｇｐ４の内部発振器の設定周波数をＰＡＭ４信号ＴｘＤＡＴＡｂ１～ＴｘＤＡＴＡｂ４に適合する周波数に設定する。
次にプロセッサ１００は、リセット信号ＲｅｓｅｔＬによる割り込み判定を開始する（ステップＳｔ４）。なお、割り込み処理については後述する。
次にプロセッサ１００は、タイマ回路１０５のタイマを起動する（ステップＳｔ５）。プロセッサ１００は、タイマによりステップＳｔ７～Ｓｔ１２のルーチン処理を実行する周期を管理する。
次にプロセッサ１００は、タイマに基づき上記のルーチン処理の周期が到来したか否かを判定する（ステップＳｔ６）。プロセッサ１００は、周期が到来していない場合（ステップＳｔ６のＮｏ）、再びステップＳｔ６の処理を実行する。また、プロセッサ１００は、周期が到来している場合（ステップＳｔ６のＹｅｓ）、ステップＳｔ７～Ｓｔ１２の各処理を順次に実行する。
ルーチン処理において、プロセッサ１００は、接続先のホストコントローラ２０ａまたはホストコントローラ２０ｂと間のＩ２Ｃの通信を処理する（ステップＳｔ７）。ホストコントローラ２０ａまたはホストコントローラ２０ｂは、各種のコマンドメッセージなどを、Ｉ２Ｃを介してマイクロコントローラ１０に送信する。プロセッサ１００は、コマンドメッセージに対してレスポンスメッセージを生成して、Ｉ２Ｃを介してホストコントローラ２０ａまたはホストコントローラ２０ｂに送信する。
このとき、プロセッサ１００は、アプリケーションプログラム３２を実行中である場合、ＳＦＦ－８６３６に従って接続先のホストコントローラ２０ａまたはホストコントローラ２０ｂと通信する。したがって、プロセッサ１００は、アプリケーションプログラム３２を実行中である場合は、ＣＭＩＳに従って通信するホストコントローラ２０ｂとは正しく通信することができない。
また、プロセッサ１００は、アプリケーションプログラム４２を実行中である場合、ＣＭＩＳに従って接続先のホストコントローラ２０ａまたはホストコントローラ２０ｂと通信する。したがって、アプリケーションプログラム３２を実行中である場合は、ＳＦＦ－８６３６に従って通信するホストコントローラ２０ａとは正しく通信することができない。
次にプロセッサ１００は、ホストコントローラ２０ａまたはホストコントローラ２０ｂから入力されるモード信号ＬＰＭｏｄｅを確認する（ステップＳｔ８）。プロセッサ１００は、モード信号ＬＰＭｏｄｅが低消費電力モードである場合、送信回路１１および受信回路１２の低消費電力モードを低消費電力モードにするように制御する。
次にプロセッサ１００は、ＡＤＣ１０６から入力されるモニタ信号を解析する（ステップＳｔ９）。プロセッサ１００は、例えばモニタ信号から温度、電源電圧、送信光信号ＴｘＳのパワー、受信光信号ＲｘＳのパワー、およびＬＤＤ回路１１１のバイアス値などを解析し、その結果に基づいてアラームやワーニングを判定する。
次にプロセッサ１００は、ＬＤＤ回路１１１に対してＡＰＣ（Ａｕｔｏｍａｔｉｃ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ）制御を実行する（ステップＳｔ１０）。このとき、プロセッサ１００は、モニタ信号から取得した送信光信号ＴｘＳのパワーを目標値と比較して、比較結果に応じてＬＤＤ回路１１１に駆動信号の電流のバイアス値を調整する。
次にプロセッサ１００は、送信回路１１および受信回路１２から入力されるＬＯＳ信号ＴｘＬＯＳ，ＲｘＬＯＳおよびＬＯＬ信号ＴｘＬＯＬ，ＲｘＬＯＬの値を取得する（ステップＳｔ１１）。ＬＯＳ信号ＴｘＬＯＳおよびＬＯＬ信号ＴｘＬＯＬは、後述する割り込み処理に用いられる。
次にプロセッサ１００は、ステップＳｔ８～Ｓｔ１１の処理結果に基づいてアラームおよびワーニングの出力処理を実行する（ステップＳｔ１２）。アラームやワーニングは、アラーム信号ＩｎｔＬによりホストコントローラ２０ａまたはホストコントローラ２０ｂに通知される。また、プロセッサ１００は、例えば不図示のＬＥＤを発光させることよりエラーを出力してもよい。
プロセッサ１００は、ステップＳｔ８～Ｓｔ１２の処理により光トランシーバ１の監視制御を実行する。監視制御は、アプリケーションプログラム３２の場合、ＳＦＦ－８６３６に従って実行され、アプリケーションプログラム４２の場合、ＣＭＩＳに従って実行される。
プロセッサ１００は、ステップＳｔ７の処理により光トランシーバ１の監視制御に関する各種の情報をメッセージとして送受信する。メッセージの送受信は、アプリケーションプログラム３２の場合、ＳＦＦ－８６３６に従って実行され、アプリケーションプログラム４２の場合、ＣＭＩＳに従って実行される。このため、プロセッサ１００は、後述するアプリケーションプログラム３２とアプリケーションプログラム４２の切り替えにより、ＳＦＦ－８６３６およびＣＭＩＳのうち、搭載先の伝送装置２ａまたは伝送装置２ｂの伝送レートに応じた仕様に従い、ホストコントローラ２０ａまたはホストコントローラ２０ｂを介した監視制御を行うことができる。
（１００Ｇ設定のアプリケーションプログラム３２の割り込み処理）
図１４は、１００Ｇ設定のアプリケーションプログラム３２の割り込み処理の一例を示すフローチャートである。本処理は、アプリケーションプログラム３２によるステップＳｔ６～Ｓｔ１２の実行中、リセット信号ＲｅｓｅｔＬによる割込みに応じて実行される。
プロセッサ１００は、リセット信号ＲｅｓｅｔＬがＬｏｗレベルになると、割込みが発生する。そして、プロセッサ１００に割込みが発生すると、アプリケーションプログラム３２では、発生した割込みに応じて、図１４のフローチャートに示す割込み処理を行う。
まずプロセッサ１００は、ＣＤＲ回路１１０から入力されるＬＯＳ信号ＴｘＬＯＳのレベルを判定する（ステップＳｔ２２）。これにより、プロセッサ１００は、伝送装置２ａまたは伝送装置２ｂから送信回路１１に、送信データ信号ＴｘＤＡＴＡａのＮＲＺ信号ＴｘＤＡＴＡａ１～ＴｘＤＡＴＡａ４、または送信データ信号ＴｘＤＡＴＡｂのＰＡＭ４信号ＴｘＤＡＴＡｂ１～ＴｘＤＡＴＡｂ４が入力されているか否かを判定する。
ＬＯＳ信号ＴｘＬＯＳがＨｉｇｈレベルである場合（ステップＳｔ２２のＹｅｓ）、プロセッサ１００は、ＣＤＲ回路１１０から入力されるＬＯＬ信号ＴｘＬＯＬのレベルを判定する（ステップＳｔ２３）。これにより、プロセッサ１００は、ＣＤＲ回路１１０の送信データ信号ＴｘＤＡＴＡａの各ＮＲＺ信号または送信データ信号ＴｘＤＡＴＡｂの各ＰＡＭ４信号に対するタイミング再生（クロック再生）の確立の成否を判定する。なお、ＣＤＲ回路１１０におけるタイミング再生の確立の成否の判定手段は、ＬＯＬ信号ＴｘＬＯＬに限定されず、例えばプロセッサ１００は、ＣＤＲ回路１１０のレジスタを、ＳＰＩを介して読み出すことでＣＤＲ回路１１０におけるタイミング再生の確立の成否を判定してもよい。
プロセッサ１００は、ＬＯＬ信号ＴｘＬＯＬがＬｏｗレベルである場合（ステップＳｔ２３のＹｅｓ）、現在の１００Ｇ設定が搭載先の伝送装置２ａ，２ｂの伝送レートに合っていないと判断して、２００Ｇ設定のアプリケーションプログラム４２が実行されるようにキーコード３０を「ＤＥＡＣＴ」に更新し、キーコード４０を「ＡＣＴ」に更新する（ステップＳｔ２４）。
ＣＤＲ回路１１０は、アプリケーションプログラム３２により１００Ｇ設定がなされた場合、１００（Ｇｂｐｓ）の送信データ信号ＴｘＤＡＴＡａのＮＲＺ信号ＴｘＤＡＴＡａ１～ＴｘＤＡＴＡａ４にはタイミング再生を確立することができるが、２００（Ｇｂｐｓ）の送信データ信号ＴｘＤＡＴＡｂのＰＡＭ４信号ＴｘＤＡＴＡｂ１～ＴｘＤＡＴＡｂ４にはタイミング再生を確立することができない。このため、プロセッサ１００は、ＣＤＲ回路１１０でのタイミング再生の成否に基づき１００Ｇ設定が接続先の伝送装置２ａまたは伝送装置２ｂの伝送レートに合っているか否かを判定することができる。プロセッサ１００は、１００Ｇ設定が伝送レートに合っていない場合、キーコード３０およびキーコード４０を更新することで２００Ｇ設定のアプリケーションプログラム４２を実行対象のプログラムに変更する。
次にプロセッサ１００は、リセット信号ＴｘＲＳＴによりＣＤＲ回路１１０およびＣＤＲ回路１２０をリセットする（ステップＳｔ２５）。これにより、ＣＤＲ回路１１０，１２０の動作設定が解除される。
次にプロセッサ１００はリブートを実行する（ステップＳｔ２６）。これにより、プロセッサ１００は、アプリケーションプログラム３２の動作を停止してブートプログラム３３を実行する。これにより、更新後のキーコード３０およびキーコード４０に従って２００Ｇ設定のアプリケーションプログラム４２が実行される。
このように、プロセッサ１００は、ＣＤＲ回路１１０でタイミング再生の確立が失敗したと判定した場合、リブートする前にＣＤＲ回路１１０のタイミング再生回路１１０ｇ１～１１０ｇ４における各ＰＬＬ回路１１０ｇｐ１～１１０ｇｐ４をリセットする。このため、プロセッサ１００は、ＰＬＬ回路１１０ｇｐ１～１１０ｇｐ４の再起動のタイミングと、アプリケーションプログラム４２の実行のタイミングとの関係を適切に制御することができる。
また、プロセッサ１００は、ＬＯＳ信号ＴｘＬＯＳがＬｏｗレベルである場合（ステップＳｔ２２のＮｏ）、送信データ信号ＴｘＤＡＴＡａおよび送信データ信号ＴｘＤＡＴＡｂのいずれも送信回路１１に入力されておらず、１００Ｇ設定が伝送レートに合っているか否かを判定できないため、キーコード３０およびキーコード４０の更新処理（ステップＳｔ２４）を実行せずにステップＳｔ２５，Ｓｔ２６を実行する。
このため、ブートプログラム３３の実行後、再び１００Ｇ設定のアプリケーションプログラム３２が実行される。つまり、プロセッサ１００は、送信データ信号ＴｘＤＡＴＡａおよび送信データ信号ＴｘＤＡＴＡｂのいずれも入力されていない場合、１００Ｇ設定のアプリケーションプログラム３２の優先度が２００Ｇ設定のアプリケーションプログラム４２より高い状態を維持してブートする。したがって、例えば搭載先の伝送装置２ａまたは伝送装置２ｂが起動中で送信データ信号ＴｘＤＡＴＡａまたは送信データ信号ＴｘＤＡＴＡｂを出力できない場合に誤って２００Ｇ設定のアプリケーションプログラム４２が実行されることが防止される。
また、プロセッサ１００は、ＬＯＬ信号がＨｉｇｈレベルである場合（ステップＳｔ２３のＮｏ）、現在の１００Ｇ設定が搭載先の伝送装置２ａ，２ｂの伝送レートに合っていると判断して、キーコード３０およびキーコード４０の更新処理（ステップＳｔ２４）を実行せずにステップＳｔ２５，Ｓｔ２６を実行する。このため、搭載先の伝送装置２ａ，２ｂの伝送レートに合わない２００Ｇ設定のアプリケーションプログラム４２が実行されることが防止される。
（２００Ｇ設定のアプリケーションプログラム４２の割り込み処理）
図１５は、２００Ｇ設定のアプリケーションプログラム４２の割り込み処理の一例を示すフローチャートである。本処理は、アプリケーションプログラム４２によるステップＳｔ６～Ｓｔ１２の実行中、リセット信号ＲｅｓｅｔＬによる割込みに応じて実行される。
プロセッサ１００は、リセット信号ＲｅｓｅｔＬがＬｏｗレベルになると、割込みが発生する。そして、プロセッサ１００に割込みが発生すると、アプリケーションプログラム４２では、発生した割込みに応じて、図１５のフローチャートに示す割込み処理を行う。
まずプロセッサ１００は、ＣＤＲ回路１１０から入力されるＬＯＳ信号ＴｘＬＯＳのレベルを判定する（ステップＳｔ３２）。これにより、プロセッサ１００は、伝送装置２ａまたは伝送装置２ｂから送信回路１１に、送信データ信号ＴｘＤＡＴＡａのＮＲＺ信号ＴｘＤＡＴＡａ１～ＴｘＤＡＴＡａ４またはＰＡＭ４信号ＴｘＤＡＴＡｂ１～ＴｘＤＡＴＡｂ４が入力されているか否かを判定する。
ＬＯＳ信号ＴｘＬＯＳがＨｉｇｈレベルである場合（ステップＳｔ３２のＹｅｓ）、プロセッサ１００は、ＣＤＲ回路１１０から入力されるＬＯＬ信号ＴｘＬＯＬのレベルを判定する（ステップＳｔ３３）。これにより、プロセッサ１００は、ＣＤＲ回路１１０の送信データ信号ＴｘＤＡＴＡａまたは送信データ信号ＴｘＤＡＴＡｂに対するタイミング再生の確立の成否を判定する。
プロセッサ１００は、ＬＯＬ信号ＴｘＬＯＬがＬｏｗレベルである場合（ステップＳｔ３３のＹｅｓ）、現在の２００Ｇ設定が搭載先の伝送装置２ａ，２ｂの伝送レートに合っていないと判断して、１００Ｇ設定のアプリケーションプログラム４２が実行されるようにキーコード３０を「ＡＣＴ」に更新し、キーコード４０を「ＤＥＡＣＴ」に更新する（ステップＳｔ３４）。
ＣＤＲ回路１１０は、アプリケーションプログラム４２により２００Ｇ設定がなされた場合、２００（Ｇｂｐｓ）の送信データ信号ＴｘＤＡＴＡｂのＰＡＭ４信号ＴｘＤＡＴＡｂ１～ＴｘＤＡＴＡｂ４にはタイミング再生を確立することができるが、１００（Ｇｂｐｓ）の送信データ信号ＴｘＤＡＴＡａのＮＲＺ信号ＴｘＤＡＴＡａ１～ＴｘＤＡＴＡａ４のタイミング再生を確立することができない。このため、プロセッサ１００は、ＣＤＲ回路１１０でのタイミング再生の成否に基づき２００Ｇ設定が接続先の伝送装置２ａまたは伝送装置２ｂの伝送レートに合っているか否かを判定することができる。プロセッサ１００は、２００Ｇ設定が伝送レートに合っていない場合、キーコード３０およびキーコード４０を更新することで１００Ｇ設定のアプリケーションプログラム３２を実行対象のプログラムに変更する。
次にプロセッサ１００は、リセット信号ＴｘＲＳＴによりＣＤＲ回路１１０およびＣＤＲ回路１２０をリセットする（ステップＳｔ３５）。これにより、ＣＤＲ回路１１０，１２０の動作設定が解除される。
次にプロセッサ１００はリブートを実行する（ステップＳｔ３６）。これにより、プロセッサ１００は、アプリケーションプログラム４２の動作を停止してブートプログラム４３を実行する。これにより、更新後のキーコード３０およびキーコード４０に従って１００Ｇ設定のアプリケーションプログラム３２が実行される。
このように、プロセッサ１００は、ＣＤＲ回路１１０でタイミング再生の確立が失敗したと判定した場合、リブートする前にＣＤＲ回路１１０のタイミング再生回路１１０ｇ１～１１０ｇ４における各ＰＬＬ回路１１０ｇｐ１～１１０ｇｐ４をリセットする。このため、プロセッサ１００は、ＰＬＬ回路１１０ｇｐ１～１１０ｇｐ４の再起動のタイミングと、アプリケーションプログラム３２の実行のタイミングとの関係を適切に制御することができる。
また、プロセッサ１００は、ＬＯＳ信号ＴｘＬＯＳがＬｏｗレベルである場合（ステップＳｔ３２のＮｏ）、送信データ信号ＴｘＤＡＴＡａおよび送信データ信号ＴｘＤＡＴＡｂのいずれも送信回路１１に入力されておらず、２００Ｇ設定が伝送レートに合っているか否かを判定できないため、キーコード３０およびキーコード４０の更新処理（ステップＳｔ３４）を実行せずにステップＳｔ３５，Ｓｔ３６を実行する。
このため、ブートプログラム４３の実行後、再び２００Ｇ設定のアプリケーションプログラム４２が実行される。つまり、プロセッサ１００は、送信データ信号ＴｘＤＡＴＡａおよび送信データ信号ＴｘＤＡＴＡｂのいずれも入力されていない場合、２００Ｇ設定のアプリケーションプログラム４２の優先度が１００Ｇ設定のアプリケーションプログラム４２より高い状態を維持してブートする。したがって、例えば搭載先の伝送装置２ａまたは伝送装置２ｂが起動中で送信データ信号ＴｘＤＡＴＡａまたは送信データ信号ＴｘＤＡＴＡｂを出力できない場合に誤って１００Ｇ設定のアプリケーションプログラム３２が実行されることが防止される。
また、プロセッサ１００は、ＬＯＬ信号ＴｘＬＯＬがＨｉｇｈレベルである場合（ステップＳｔ３３のＮｏ）、現在の２００Ｇ設定が搭載先の伝送装置２ａ，２ｂの伝送レートに合っていると判断して、キーコード３０およびキーコード４０の更新処理（ステップＳｔ３４）を実行せずにステップＳｔ３５，Ｓｔ３６を実行する。このため、搭載先の伝送装置２ａ，２ｂの伝送レートに合わない１００Ｇ設定のアプリケーションプログラム３２が実行されることが防止される。
これまで述べたように、プロセッサ１００は、アプリケーションプログラム３２およびアプリケーションプログラム４２のうち、優先度の高い一方のアプリケーションプログラム３２，４２を実行したとき、伝送装置２ａ，２ｂからの割り込み要求に応じ、ＣＤＲ回路１１０の送信データ信号ＴｘＤＡＴＡａまたは送信データ信号ＴｘＤＡＴＡｂに対するタイミング再生の確立の成否を判定する。プロセッサ１００は、ＣＤＲ回路１１０でのタイミング再生の確立が失敗したと判定した場合、アプリケーションプログラム３２およびアプリケーションプログラム４２のうち、実行中のアプリケーションプログラム３２，４２の優先度を、非実行中のアプリケーションプログラム４２，３２の優先度より低くなるように優先度の変更を行う。そして、プロセッサ１００はリブートする。
このため、プロセッサ１００は、接続先のホストコントローラ２０ａまたはホストコントローラ２０ｂとＩ２Ｃの通信を行うことなく、接続先のホストコントローラ２０ａホストコントローラ２０ｂからの割り込み要求に応じて、送信データ信号ＴｘＤＡＴＡａまたは送信データ信号ＴｘＤＡＴＡｂのタイミング再生の確立の成否により搭載先の伝送装置２ａまたは伝送装置２ｂの伝送レートが現在の動作設定に合っているか否かを判定することができる。
プロセッサ１００は、搭載先の伝送装置２ａまたは伝送装置２ｂの伝送レートが現在の動作設定に合っていない場合、実行中の一方のアプリケーションプログラム３２またはアプリケーションプログラム４２の優先度を、非実行中の他方のアプリケーションプログラム３２またはアプリケーションプログラム４２の優先度より低くなるように優先度の変更を行ってリブートすることにより伝送レートに合ったアプリケーションプログラム３２またはアプリケーションプログラム４２への切り替えを行うことができる。優先度を変更する際に、プロセッサ１００は、実行中の一方のアプリケーションプログラム３２またはアプリケーションプログラム４２の優先度を変更してもよい。また、優先度を変更する際に、プロセッサ１００は、非実行中の他方のアプリケーションプログラム３２またはアプリケーションプログラム４２の優先度を変更してもよい。さらに、優先度の変更する際に、プロセッサ１００は、実行中または非実行中のアプリケーションプログラム３２およびアプリケーションプログラム４２の両方の優先度を変更してもよい。
これにより、光トランシーバ１は、伝送装置２ａおよび伝送装置２ｂの一方から他方に搭載先が変更されたとき、プログラムのダウンロードを行うことなく、伝送装置２ａおよび伝送装置２ｂの他方の伝送レートに応じた動作設定のアプリケーションプログラム３２またはアプリケーションプログラム４２を実行することができる。したがって、光トランシーバ１は、搭載先の伝送装置２ａまたは伝送装置２ｂに応じて伝送レートを容易に切り替えることができる。
また、プロセッサ１００は、ブート中、ＲＯＭ１０１ａからキーコード３０およびキーコード４０を読み出し、キーコード３０およびキーコード４０に基づきアプリケーションプログラム３２およびアプリケーションプログラム４２の一方を実行する。プロセッサ１００は、ＣＤＲ回路１１０でのタイミング再生の確立が失敗したと判定した場合、アプリケーションプログラム３２およびアプリケーションプログラム４２の他方が実行対象のプログラムとなるようにキーコード３０およびキーコード４０を更新してブートする。
また、実行対象のプログラムを示す優先度であるキーコード３０およびキーコード４０については、「ＡＣＴ」および「ＤＥＡＣＴ」の情報に限定されず、例えばＲＯＭ１０１ａの一方のブロック＃０，＃１に実行対象のプログラムを示す識別子を記憶しておき、プロセッサ１００は識別子に従ってアプリケーションプログラム３２，４２を切り替えてもよい。また、キーコード３０，４０は、優先度を数値で示してもよい。優先度を数値で示す場合、プロセッサ１００はキーコード３０およびキーコード４０の数値の大小を比較して、その結果に基づき実行対象のプログラムを決定する。なお、優先度を数値で示す場合、数値の大小と優先度の高低との関係について、大きい数値ほど高い優先度を示すようにしてもよいし、小さい数値ほど高い優先度を示すようにしてもよい。
また、プロセッサ１００は、送信回路１１に送信データ信号ＴｘＤＡＴＡａまたは送信データ信号ＴｘＤＡＴＡｂが入力され、かつ、タイミング再生の確立が失敗したと判定した場合、アプリケーションプログラム３２およびアプリケーションプログラム４２の間で実行対象のプログラムを切り替える。一方、プロセッサ１００は、送信回路１１に送信データ信号ＴｘＤＡＴＡａおよび送信データ信号ＴｘＤＡＴＡｂのいずれも入力されていない場合、実行中のアプリケーションプログラム３２またはアプリケーションプログラム４２の実行を継続する。
このため、例えば搭載先の伝送装置２ａまたは伝送装置２ｂが起動中で送信データ信号ＴｘＤＡＴＡａまたは送信データ信号ＴｘＤＡＴＡｂを出力できない場合に誤ってアプリケーションプログラム３２およびアプリケーションプログラム４２との間でプログラムの切り替えが実行されることが防止される。
なお、本例の光トランシーバ１は、送信回路１１および受信回路１２を備えるが、送信回路１１のみを備えてもよい。また、送信回路１１および受信回路１２は、互いに同一の動作設定に従った伝送レートで送信データ信号ＴｘＤＡＴＡａ、送信データ信号ＴｘＤＡＴＡｂ、受信データ信号ＲｘＤＡＴＡａ、および受信データ信号ＲｘＤＡＴＡｂをそれぞれ処理するが、互いに異なる動作設定により別々の伝送レートで送信データ信号ＴｘＤＡＴＡａ、送信データ信号ＴｘＤＡＴＡｂ、受信データ信号ＲｘＤＡＴＡａ、および受信データ信号ＲｘＤＡＴＡｂをそれぞれ処理してもよい。
本例では、マイクロコントローラ１０を用いたが、これに限定されない。マイクロコントローラ１０に代えて、例えば、プロセッサおよびメモリを内蔵するＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）が用いられてもよいし、個別のチップとしてそれぞれ形成されたプロセッサおよびメモリが用いられてもよい。
また、本実施形態のＣＤＲ回路１１０では、タイミング再生回路１１０ｇ１～１１０ｇ４のそれぞれに対応してＰＬＬ回路１１０ｇｐ１～１１０ｇｐ４の４つのＰＬＬ回路を備えるが、例えば、１つのＰＬＬ回路で再生したクロックを４レーンで共有してもよい。
また、ＣＤＲ回路１１０における、ＬＯＬ信号ＴｘＬＯＬの判定方法については、本実施形態に示した判定方法に限らない。例えば、ＣＤＲ回路１１０の制御回路１１０ｄは、タイミング再生回路１１０ｇ１～１１０ｇ４のすべてからＬＯＬ信号Ｓ＿ＬＯＬを受信した場合に、ＬＯＬ信号ＴｘＬＯＬをＬｏｗレベルとしてもよい。また、ＣＤＲ回路１１０の制御回路１１０ｄは、タイミング再生回路１１０ｇ１～１１０ｇ４の特定のタイミング再生回路（例えば、タイミング再生回路１１０ｇ１）からＬＯＬ信号Ｓ＿ＬＯＬを受信した場合に、ＬＯＬ信号ＴｘＬＯＬをＬｏｗレベルとしてもよい。
上述した本開示は好適な実施の例である。但し、これに限定されるものではなく、本開示の要旨を逸脱しない範囲内において種々変形して実施可能である。
１ 光トランシーバ
２ａ，２ｂ 伝送装置
１０ マイクロコントローラ
１１ 送信回路
１２ 受信回路
１７，１７ａ，２３ａ，２３ｂ コネクタ
２０ａ，２０ｂ ホストコントローラ
２１ａ，２１ｂ 主信号送信回路
２２ａ，２２ｂ 主信号受信回路
３０，４０ キーコード
３１，４１ アプリケーションデータ
３２，４２ アプリケーションプログラム
３３，３４ ブートプログラム
１００ プロセッサ
１０１ 記憶回路
１０１ａ ＲＯＭ
１０１ｂ ＲＡＭ
１０２ 温度センサ
１０３ ホスト通信回路
１０４ 内部通信回路
１０５ タイマ回路
１０６ ＡＤＣ
１１０，１２０ ＣＤＲ回路
１１０ｇｐ１～１１０ｇｐ４ ＰＬＬ回路
１１１ ＬＤＤ回路
１１２ ＴＯＳＡ
１２１ ＴＩＡ
１２２ ＲＯＳＡ
１７０～１７３ パッド
２３０ａ，２３０ｂ 挿入孔
２３１～２３６ 端子

Claims (6)

  1. 伝送レートとして第１値を有する第１信号を送信する第１伝送装置、および伝送レートとして前記第１値とは異なる第２値を有する第２信号を送信する第２伝送装置のそれぞれに対し着脱可能な光トランシーバであって、
    伝送レート設定値を有し、前記第１信号および前記第２信号のいずれか一方の信号から前記伝送レート設定値に従ってクロック再生を行うクロック再生回路と、
    伝送レートの値として前記第１値を含む第１プログラムと、伝送レートの値として前記第２値を含む第２プログラムとを記憶するメモリと、
    ブートするとき、前記第１プログラムおよび前記第２プログラムのうち、優先度が高いプログラムを前記メモリから読み込んで実行するプロセッサと、を備え、
    前記クロック再生回路は、前記伝送レート設定値が前記一方の信号の有する前記伝送レートと等しいときに前記クロック再生を確立し、前記伝送レート設定値が前記一方の信号の有する前記伝送レートと異なるときに前記クロック再生の確立を失敗し、
    前記プロセッサは、
    前記光トランシーバが前記第１伝送装置および前記第２伝送装置のいずれか一方の伝送装置に装着されたとき、前記第１プログラムおよび前記第２プログラムのいずれか一方のプログラムを実行することによって、実行中の前記一方のプログラムが含む前記伝送レートの値を前記伝送レート設定値に設定して前記クロック再生回路を動作させ、
    前記一方の伝送装置からの割り込み要求に応じ、前記クロック再生の確立の成否に基づいて、前記クロック再生の確立が失敗した前記一方のプログラムの前記優先度が、前記第１プログラムおよび前記第２プログラムのうち、非実行中の他方のプログラムの前記優先度より低くなるように前記優先度の変更を行って、ブートする、
    光トランシーバ。
  2. 前記クロック再生回路は、前記クロック再生の確立の結果を示す第１アラーム信号を前記プロセッサに出力し、
    前記プロセッサは、前記クロック再生回路からの前記第１アラーム信号に基づき前記クロック再生の確立の成否を判定する、
    請求項１に記載の光トランシーバ。
  3. 前記プロセッサは、前記クロック再生の確立が失敗したと判定した場合、ブートする前に前記クロック再生回路をリセットする、
    請求項２に記載の光トランシーバ。
  4. 前記プロセッサは、
    前記第１伝送装置および前記第２伝送装置のうち、前記光トランシーバの搭載先の伝送装置から前記クロック再生回路に前記第１信号または前記第２信号が入力されているか否かを示す第２アラーム信号を受信し、
    前記割り込み要求に応じ、前記第２アラーム信号に基づき、前記クロック再生回路に前記第１信号または前記第２信号が入力され、かつ、前記クロック再生の確立が失敗した場合、前記一方のプログラムの前記優先度が前記他方のプログラムの前記優先度より低くなるように前記優先度の変更を行って、ブートし、
    前記クロック再生回路に前記第１信号および前記第２信号のいずれも入力されていない場合、前記一方のプログラムの前記優先度が前記他方のプログラムの前記優先度より高い状態を維持して、ブートする、
    請求項１から請求項３のいずれか一項に記載の光トランシーバ。
  5. 前記プロセッサは、
    前記第１プログラムを実行中、監視制御に関する情報を第１の仕様に従って前記第１伝送装置と送受信し、
    前記第２プログラムを実行中、監視制御に関する情報を第２の仕様に従って前記第２伝送装置と送受信する、
    請求項１から請求項４のいずれか一項に記載の光トランシーバ。
  6. 伝送レートとして第１値を有する第１信号を送信する第１伝送装置、および伝送レートとして前記第１値とは異なる第２値を有する第２信号を送信する第２伝送装置のそれぞれに対し着脱可能な光トランシーバの制御方法であって、
    前記光トランシーバは、
    伝送レート設定値を有し、前記第１信号および前記第２信号のいずれか一方の信号から前記伝送レート設定値に従ってクロック再生を行うクロック再生回路と、
    伝送レートの値として前記第１値を含む第１プログラムと、伝送レートの値として前記第２値を含む第２プログラムとを記憶するメモリと、
    ブートするとき、前記第１プログラムおよび前記第２プログラムのうち、優先度が高いプログラムを前記メモリから読み込んで実行するプロセッサと、を備え、
    前記クロック再生回路は、前記伝送レート設定値が前記一方の信号の有する前記伝送レートと等しいときに前記クロック再生を確立し、前記伝送レート設定値が前記一方の信号の有する前記伝送レートと異なるときに前記クロック再生の確立を失敗し、
    前記光トランシーバが前記第１伝送装置および前記第２伝送装置のいずれか一方の伝送装置に装着されたとき、前記第１プログラムおよび前記第２プログラムのいずれか一方のプログラムを実行することによって、実行中の前記一方のプログラムが含む前記伝送レートの値を前記伝送レート設定値に設定して前記クロック再生回路を動作させ、
    前記一方の伝送装置からの割り込み要求に応じ、前記クロック再生の確立の成否に基づいて、前記クロック再生の確立が失敗した前記一方のプログラムの前記優先度が、前記第１プログラムおよび前記第２プログラムのうち、非実行中の他方のプログラムの前記優先度より低くなるように前記優先度の変更を行って、ブートする、
    処理を前記プロセッサが実行する、
    光トランシーバの制御方法。

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