JP2020017866A - 光トランシーバ - Google Patents

Abstract

【課題】複数の処理部を備える光トランシーバの各々の処理部の負荷を低減する。【解決手段】光トランシーバ１００において、ＬＤＤ２３ａおよび２３ｂは、信号処理回路２０が処理した電気信号を増幅してＴＯＳＡ２４ａおよび２４ｂを駆動するための駆動信号を生成する。ＴＯＳＡ２４ａおよび２４ｂは、それぞれＬＤＤ２３ａおよび２３ｂから入力された駆動信号によって対応するレーンの光信号を変調し、変調された光信号を多重化して光ファイバ等の光導波路に出力する。光信号は波長分割多重信号となる。光受信回路２２は、光ファイバ等の光導波路から光信号を８レーンの電気信号に変換して出力する。【選択図】図２

Description

本発明は、光トランシーバに関する。

光トランシーバは、入力された電気信号を光信号に変換して送信し、受信した光信号を電気信号に変換して出力する。光トランシーバは、ホスト装置による監視・制御に対応するための通信機能や光トランシーバ内部の複雑化した制御を実現するために、複数の処理部を有することが知られている（例えば特許文献１および２）。

特開２００４−２９７６８２号公報 特開２０１０−７３１２０号公報

光トランシーバに複数の処理部を設けることにより、各々の処理部の情報処理の負荷の増大を抑制できる。複数の処理部の分担として、１つの処理部が外部（例えば、ホスト装置）との通信を制御し、他の処理部が内部（例えば、レーザダイオードや受光素子等）の制御することが考えられる。この場合、互いに独立したデータストリームを送受信するためのレーン数（チャネル数）が増加すると他の処理部の負荷が増大する。

本願発明の一実施形態は、複数の処理部を備える光トランシーバの各々の処理部の負荷を低減することを目的とする。

本願発明の一実施形態は、複数の送信電気信号と、前記複数の送信電気信号に一対一で対応する複数の送信光信号と、を含む第１送信レーン、および、前記第１送信レーンと異なる複数の送信電気信号と、前記第１送信レーンと異なる複数の送信電気信号に一対一で対応する複数の送信光信号と、を含む第２送信レーンにおいて、それぞれの複数の送信電気信号をそれぞれの複数の送信光信号に変換する送信回路と、複数の受信光信号と、前記複数の受信光信号に一対一で対応する複数の受信電気信号と、を含む第１受信レーン、および、前記第１受信レーンと異なる複数の受信光信号と、前記第１受信レーンと異なる複数の受信光信号に一対一で対応する複数の受信電気信号と、を含む第２受信レーンにおいて、それぞれの複数の受信光信号をそれぞれの複数の受信電気信号に変換する受信回路と、前記送信回路における前記第１送信レーンに関する制御、前記受信回路における前記第１受信レーンに関する制御、および第１通信バスを介して接続された外部装置との通信の制御を実行する第１処理部と、前記送信回路における前記第２送信レーンに関する制御および前記受信回路における前記第２受信レーンに関する制御を実行し、前記第１通信バスおよび前記第１通信バスとの接続または遮断が可能な第２通信バスを介して接続された前記外部装置との通信の制御を実行する第２処理部と、備える光トランシーバである。

本願発明の一実施形態によれば、複数の処理部を備える光トランシーバの各々の処理部の負荷を低減することができる。

図１は、実施例１に係る光トランシーバの構成を示すブロック図である。 図２は、実施例１に係る光トランシーバの構成を示すブロック図である。 図３は、実施例１における光トランシーバの処理部のファームウェアの構成を示す図である。 図４は、実施例１における光トランシーバの処理部の処理を示すシーケンス図である。 図５は、実施例１における光トランシーバの処理部の内部メモリに割り当てられたデータ領域を示す図である。 図６は、実施例１における光トランシーバのメモリ内の領域を示す図である。 図７は、実施例１における光トランシーバの処理部のファームウェアの実装方法を示すフローチャートである。 図８は、実施例１における光トランシーバの処理部と外部の制御装置との接続部分のブロック図である。 図９は、実施例１の変形例１に係る光トランシーバの構成を示すブロック図である。

［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。
（１）本願発明の一実施形態は、複数の送信電気信号と、前記複数の送信電気信号に一対一で対応する複数の送信光信号と、を含む第１送信レーン、および、前記第１送信レーンと異なる複数の送信電気信号と、前記第１送信レーンと異なる複数の送信電気信号に一対一で対応する複数の送信光信号と、を含む第２送信レーンにおいて、それぞれの複数の送信電気信号をそれぞれの複数の送信光信号に変換する送信回路と、複数の受信光信号と、前記複数の受信光信号に一対一で対応する複数の受信電気信号と、を含む第１受信レーン、および、前記第１受信レーンと異なる複数の受信光信号と、前記第１受信レーンと異なる複数の受信光信号に一対一で対応する複数の受信電気信号と、を含む第２受信レーンにおいて、それぞれの複数の受信光信号をそれぞれの複数の受信電気信号に変換する受信回路と、前記送信回路における前記第１送信レーンに関する制御、前記受信回路における前記第１受信レーンに関する制御、および第１通信バスを介して接続された外部装置との通信の制御を実行する第１処理部と、前記送信回路における前記第２送信レーンに関する制御および前記受信回路における前記第２受信レーンに関する制御を実行し、前記第１通信バスおよび前記第１通信バスとの接続または遮断が可能な第２通信バスを介して接続された前記外部装置との通信の制御を実行する第２処理部と、備える光トランシーバである。これにより、処理部の負荷を低減できる。
（２）前記第１処理部および前記第２処理部は、それぞれ内部メモリを備え、それぞれの内部メモリには、前記送信回路および前記受信回路を制御する機能と前記外部装置との通信を制御する機能とを有する同一のファームウェアが格納されることが好ましい。これにより、ファームウェアの管理が容易となる。
（３）入力された電気信号を処理し前記第１送信レーンの前記複数の送信電気信号および前記第２送信レーンの前記複数の送信電気信号として前記送信回路に出力し、前記第１受信レーンの前記複数の受信電気信号および前記第２受信レーンの前記複数の受信電気信号を処理し出力する信号処理回路を更に備え、前記ファームウェアは、前記信号処理回路を制御する機能を有し、前記第１処理部は、前記信号処理回路を制御する機能が無効化され、前記第２処理部は、前記信号処理回路を制御する機能が有効とされることが好ましい。これにより、処理部の負荷をより低減できる。
（４）電気的スイッチをさらに備え、前記第２通信バスの前記第１通信バスとの接続または切断は前記電気的スイッチにより行われることが好ましい。これにより、第１処理部を介さず第２処理部を調整することができる。
（５）前記第１処理部および前記第２処理部は、シリアル通信バスを介して互いに電気的に接続され、前記シリアル通信バスを使用したシリアル通信によって互いに所定の内部制御に係る情報を同期させることが好ましい。

［本願発明の実施形態の詳細］
本発明の実施形態にかかる光トランシーバの具体例を、以下に図面を参照しつつ説明する。図面の説明において、同一又は相当する要素には同一の符号を付し、重複する説明を省略する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

実施例１として、送信および受信それぞれが８つのレーンを有する光トランシーバを説明する。それぞれのレーンは、他のレーンと互いに独立した一つのデータストリームを扱う。例えば、送信側（送信部）の場合、一つのレーンは、制御装置から一つの電気信号を受信し、それを光信号に変換する。例えば、送信部の８つのレーンは、それぞれ互いに波長の異なる光信号を送信する。８つのレーンから出力される８つの光信号は、後述するように一つの波長分割多重（ＷＤＭ）信号として光ファイバに出力されてもよい。レーン数は８レーン以外でもよく、例えば４レーン、１０レーンまたは１６レーンでもよい。

［ブロック図の説明］
図１および図２は、実施例１に係る光トランシーバの構成を示すブロック図である。図１は、レーンの構成を主眼にしたブロック図であり、図２は、制御装置による監視・制御のための通信と内部の制御に係る制御信号の通信を主眼にしたブロック図である。図１では、信号処理回路２０を信号処理回路２０ａおよび２０ｂに分割して図示している。

図１および図２に示すように、実施例１に係る光トランシーバ１００は、処理部１０（第１処理部）、処理部１２（第２処理部）、メモリ１４、ＳＷ（スイッチ）１６、信号処理回路（ＰＨＹ）２０ａ、２０ｂ、光送信回路２１および光受信回路２２を備えている。図２では、光送信回路２１は、送信回路２１ａおよび２１ｂに分割して図示され、光受信回路２２は、受信回路２２ａおよび２２ｂに分割して図示されている。処理部１０および１２は、ＣＰＵ（Central Processing Unit）またはマイクロコンピュータ等のプロセッシングユニットであり、光送信回路２１、光受信回路２２、信号処理回路２０ａおよび２０ｂを制御する。処理部１０および１２は内部メモリ５０ａおよび５０ｂを備える。内部メモリ５０ａおよび５０ｂは、揮発性メモリ（例えばＲＡＭ（Random Access Memory））と不揮発性メモリ（例えばフラッシュＲＯＭ(Read Only Memory)）を含んでいる。処理部１０および１２は、内部メモリ５０ａおよび５０ｂの不揮発性メモリにファームウェアを実装（格納）する。

メモリ１４は、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等の不揮発性メモリであり、例えば信号処理回路２０や光送信回路２１および光受信回路２２等の初期設定や制御を行うためのデータを記憶することができる。ＳＷ１６は、処理部１２が制御装置３０と通信するための通信バスを電気的に接続および遮断する。ＳＷ１６は、例えば制御信号に応じて所定の端子間の電気的な接続及び遮断を行うアナログスイッチである。

信号処理回路２０ａは、例えばＣＤＲ（Clock Data Recovery）回路であり、制御装置３０から伝送された８つのレーン３１ａおよび３１ｂの電気信号を処理する。電気信号の処理としては、例えば波形整形およびタイミング再生である。光送信回路２１は、信号処理回路２０ａが処理した８つのレーン３１ａおよび３１ｂの電気信号を互いに異なる波長を有する８つの光信号に変換し、例えば光合波器（不図示）によってそれら８つの光信号を１つの波長分割多重（ＷＤＭ：Wavelength Division Multiplexing）信号に波長多重し光ファイバ（不図示）等の光導波路に出力する。

光送信回路２１は、４つのレーン３１ａ（第１送信レーン）を扱う送信回路２１ａと、４つのレーン３１ｂ（第２送信レーン）を扱う送信回路２１ｂと、を備える。送信回路２１ａは、例えば４つのレーン３１ａに対応するＬＤＤ（Laser Diode Driver）２３ａとＴＯＳＡ（Transmitter Optical Subassembly）２４ａとを備えている。送信回路２１ｂは、例えば４つのレーン３１ｂに対応するＬＤＤ２３ｂとＴＯＳＡ２４ｂを備えている。

ＬＤＤ２３ａおよび２３ｂは、信号処理回路２０ａが処理した電気信号を増幅してＴＯＳＡ２４ａおよび２４ｂを駆動するための駆動信号を生成する。ＴＯＳＡ２４ａおよび２４ｂは、それぞれＬＤＤ２３ａおよび２３ｂから入力された駆動信号によって対応するレーンの光信号を変調し、変調された光信号を多重化して光ファイバ等の光導波路（不図示）に出力する。光信号は波長分割多重信号（ＷＤＭ信号）となる。

光受信回路２２は、光ファイバ等の光導波路から光信号（波長多重分割信号）を８レーン３２ａおよび３２ｂの電気信号に変換し信号処理回路２０ｂに出力する。信号処理回路２０ｂは、例えばＣＤＲであり、信号処理回路２０ｂが出力した８つのレーン３２ａおよび３２ｂの電気信号を処理し、制御装置３０に出力する。

光受信回路２２は、４つのレーン３２ａ（第１受信レーン）を扱う受信回路２２ａと４つのレーン３２ｂ（第２受信レーン）を扱う受信回路２２ｂとを備える。受信回路２２ａは、例えば４つのレーン３２ａに対応するＴＩＡ（Transimpedance Amplifier）２５ａとＲＯＳＡ（Receiver Optical Subassembly）２６ａとを備えている。なお、ＴＩＡ２５ａは、ＲＯＳＡ２６ａのパッケージ内に内蔵されていてもよい。受信回路２２ｂは、４つのレーン３２ｂに対応するＴＩＡ２５ｂとＲＯＳＡ２６ｂを備えている。なお、ＴＩＡ２５ｂは、ＲＯＳＡ２６ｂのパッケージ内に内蔵されていてもよい。

ＲＯＳＡ２６ａおよび２６ｂは、光導波路を伝送した光信号（波長多重分割信号）を例えば光分波器（不図示）を用いて互いに波長の異なる８個の光信号に分離する。分離されて生成された８個の光信号は、８レーン３２ａおよび３２ｂの電流信号に変換される。ＴＩＡ２５ａおよび２５ｂは、ＲＯＳＡが変換した電流信号（光電流）を電圧信号に変換する。

制御装置３０（ホスト装置）と処理部１０および１２とは、通信バスを介し電気的に接続されている。通信バスは例えば、ＭＤＩＯ（Management Data Input/Output）方式またはＩ^２Ｃ（Inter-integrated Circuit）方式等のシリアル通信バスである。ＳＷ１６が通信バスを遮断すると、処理部１２は制御装置３０から遮断される。処理部１２が制御装置３０から遮断されているとき、処理部１０が制御装置３０と通信バスを介して通信を行い、処理部１２は制御装置３０と通信を行わない。

処理部１０は、送信回路２１ａ内のＬＤＤ２３ａおよびＴＯＳＡ２４ａをＤＡＣ／ＡＤＣ２７ａを介し制御し、受信回路２２ａ内のＴＩＡ２５ａおよびＲＯＳＡ２６ａをＤＡＣ／ＡＤＣ２８ａを介し制御する。処理部１２は、送信回路２１ｂ内のＬＤＤ２３ｂおよびＴＯＳＡ２４ｂをＤＡＣ／ＡＤＣ２７ｂを介し制御し、受信回路２２ｂ内のＴＩＡ２５ｂおよびＲＯＳＡ２６ｂをＤＡＣ／ＡＤＣ２８ｂを介し制御する。処理部１０とＤＡＣ／ＡＤＣ２７ａおよび２８ａとは、例えばＳＰＩ（Serial Peripheral Interface）方式のシリアル通信バスにより接続されている。処理部１２とＤＡＣ／ＡＤＣ２７ｂおよび２８ｂとは、例えばＩ^２ＣまたはＳＰＩ方式のシリアル通信バスにより接続されている。

なお、送信回路２１ａがシリアル通信バスのインターフェースを備えているときは、処理部１０はシリアル通信バスを介して送信回路２１ａと通信してもよい。受信回路２２ａがシリアル通信バスのインターフェースを備えているときは、処理部１０はシリアル通信バスを介して受信回路２２ａと通信してもよい。また、送信回路２１ｂがシリアル通信バスのインターフェースを備えているときは、処理部１２はシリアル通信バスを介して送信回路２１ｂと通信してもよい。受信回路２２ｂがシリアル通信バスのインターフェースを備えているときは、処理部１２はシリアル通信バスを介して受信回路２２ｂと通信してもよい。

ＤＡＣ／ＡＤＣ２７ａ、２７ｂ、２８ａおよび２８ｂは、各々ＤＡＣ（Digital Analog Convertor）および／またはＡＤＣ（Analog Digital Convertor）を有している。ＤＡＣは、処理部１０および１２が出力したデジタル信号をアナログ信号に変換しＬＤＤ、ＴＯＳＡ、ＴＩＡおよびＲＯＳＡに出力する。ＡＤＣは、ＬＤＤ、ＴＯＳＡ、ＴＩＡおよびＲＯＳＡが出力したアナログ信号をデジタル信号に変換し処理部１０および１２に出力する。ＤＡＣ／ＡＤＣ２７ａ、２７ｂ、２８ａおよび２８ｂから出力されるアナログ信号は、送信回路２１ａおよび２１ｂまたは受信回路２２ａおよび２２ｂに係る電源回路（例えば降圧回路や昇圧回路など）や温度調節回路の制御に使用されてもよい。また、それらの電源回路や温度調節回路からのアナログ信号（例えばモニタ信号）がＤＡＣ／ＡＤＣ２７ａ、２７ｂ、２８ａおよび２８ｂに入力されてもよい。

処理部１０と１２との間は例えばＳＰＩ、Ｉ^２ＣまたはＵＡＲＴ（Universal Asynchronous Receiver/Transmitter）等のシリアル通信バスを介し電気的に接続される。処理部１０と１２とが例えば同一のＬＳＩ（Large Scale Integrated Circuit）であって互いにＳＰＩまたはＩ^２Ｃを介し接続される場合、処理部１０と１２との同じピン同士を接続し、処理部１０および１２の一方をマスタ（master）とし、他方をスレーブ（slave）とする。ただし、これは一例であって、本願発明はそのような特定の構成によって限定されない。処理部１０と１２とがＵＡＲＴを介し接続される場合、双方向通信できるようにクロス接続される。処理部１０および１２とメモリ１４および信号処理回路２０とは例えばＳＰＩまたはＩ^２Ｃ等の通信バスを介し電気的に接続される。

［処理部の機能の説明］
図３は、実施例１における処理部のファームウェアの構成を示す図である。図３において、プログラム１０ａは、処理部１０によって実行されるファームウェアであり、プログラム１２ａは、処理部１２によって実行されるファームウェアである。プログラム１０ａおよび１２ａは、それぞれ個別の処理を行う複数のモジュールを含んでいる。プログラム１０ａおよび１２ａの構成において使用されているモジュールを実線で示し、使用されていないモジュールを破線で示す。

図３に示すように、プログラム１０ａおよび１２ａには、各々ＴＯＳＡ制御モジュール４１ａおよび４１ｂ、ＬＤＤ制御モジュール４２ａおよび４２ｂ、ＲＯＳＡ制御モジュール４３ａおよび４３ｂ、ＴＩＡ制御モジュール４４ａおよび４４ｂ、信号処理制御モジュール４５ａおよび４５ｂ、トランシーバ制御モジュール４６ａおよび４６ｂ、監視制御１モジュール４７ａおよび４７ｂ、監視制御２モジュール４８ａおよび４８ｂ、通信制御モジュール４９ａおよび４９ｂが含まれている。例えばプログラム１０ａおよび１２ａは同じモジュールを有する。したがって、処理部１０および１２には光トランシーバ内部の制御に関して同じファームウェア（プログラム）が実装されてもよい。処理部１０および１２に同一のプログラムを使用することで当該プログラムの開発工数を低減でき、プログラムの更新等の管理を容易にすることができる。

処理部１０では、信号処理制御モジュール４５ａおよびトランシーバ制御モジュール４６ａは使用されず、他のモジュールは使用されている。処理部１２では、監視制御２モジュール４８ｂおよび通信制御モジュール４９ｂは使用されず、他のモジュールは使用されている。各モジュールの使用および不使用（すなわち有効および無効）は、例えば各処理部１０および１２の内部メモリ内のフラグに設定されている。

［シーケンスの説明］
図４は、実施例１における処理部の処理を示すシーケンス図である。図３および図４を参照し、処理部１０および１２の動作を説明する。処理部１０および１２は信号処理回路２０ａ、２０ｂ、光送信回路２１および光受信回路２２の初期状態を設定する（ステップＳ１０ａおよびＳ１０ｂ）。例えば、処理部１０は、信号処理回路２０ａ、送信回路２１ａ、および受信回路２２ａの初期状態を設定する。また、処理部１２は、信号処理回路２０ｂ、送信回路２１ｂ、および受信回路２２ｂの初期状態を設定する。

ステップＳ１０ａおよびＳ１０ｂにおいて、処理部１０および１２では、ＴＯＳＡ制御モジュール４１ａおよび４１ｂはそれぞれＴＯＳＡ２４ａおよび２４ｂを初期状態に設定する。ＬＤＤ制御モジュール４２ａおよび４２ｂはそれぞれＬＤＤ２３ａおよび２３ｂを初期状態に設定する。ＲＯＳＡ制御モジュール４３ａおよび４３ｂはそれぞれＲＯＳＡ２６ａおよび２６ｂを初期状態に設定する。ＴＩＡ制御モジュール４４ａおよび４４ｂはそれぞれＴＩＡ２５ａおよび２５ｂを初期状態に設定する。

ステップＳ１０ａおよびＳ１０ｂにおいて、処理部１２の信号処理制御モジュール４５ｂは信号処理回路２０を初期状態に設定する。例えば処理部１２は、メモリ１４に予め格納された信号処理回路２０の初期設定や制御を行うためのデータ（設定情報）を信号処理回路２０に転送する。なお、信号処理回路２０がメモリ１４から直接それらのデータを主体的にまたは自動的に読み出す場合はこの処理は不要である。処理部１０内の信号処理制御モジュール４５ａは使用されず、処理部１０は信号処理回路２０の初期設定を行わない。例えば、信号処理制御モジュール４５ａと信号処理制御モジュール４５ｂが同一とした場合、処理部１２が信号処理回路２０を初期状態に設定して処理部１０が信号処理回路２０を初期状態に設定しないことで、処理部１２の信号処理回路２０との通信と処理部１０の信号処理回路２０との通信とが衝突したり、重複するのを回避することができる。

処理部１０および１２は、それぞれ送信回路２１ａおよび２１ｂを制御する（ステップＳ１２ａおよびＳ１２ｂ）。

ステップＳ１２ａにおいて、ＴＯＳＡ制御モジュール４１ａおよびＬＤＤ制御モジュール４２ａは、それぞれＴＯＳＡ２４ａおよびＬＤＤ２３ａを制御する。例えば、ＴＯＳＡ制御モジュール４１ａおよびＬＤＤ制御モジュール４２ａは、ＬＤ（レーザダイオード）電流値、および光信号の光出力レベルを検出する。ＬＤ電流値は、例えばＴＯＳＡ２４ａ内のレーザダイオードのバイアス電流の大きさを検出した値である。光出力レベルは、例えばＴＯＳＡ２４ａから出力されるレーンごとの光信号の強度を検出した値である。例えば、ＬＤＤ制御モジュール４２ａは、ＴＯＳＡ２４ａから取得した光出力レベルのモニタ信号を、換算式を用い光出力レベルの値に換算する。換算式は、例えば処理部１０の内部メモリ内に格納されている。

例えば、ＴＯＳＡ制御モジュール４１ａは、ＬＤ温度を制御する。ＬＤ温度制御は、ＬＤ温度が所望の値になるように、例えばペルチェ素子等のＬＤの温度を調節する素子を制御する。ＴＯＳＡ制御モジュール４１ａは、ＬＵＴ（ルックアップテーブル）を用い制御を行ってもよいし、ＰＩＤ制御等のフィードバック制御法を用い各制御を行ってもよい。ＬＵＴおよびフィードバック制御のためのパラメータは、例えば処理部１０および１２の内部メモリ内に格納されている。例えば、ＬＤＤ制御モジュール４２ａは、ＬＤバイアス、変調電流を制御する。ＬＤバイアス制御は、ＬＤバイアス電流値が所望の値になるように制御する。変調電流制御は、ＬＤを変調する変調電流が所望の値になるように制御する。あるいは、光出力レベルのモニタ信号を受けて換算した光出力レベルの値が所定の値になるようにフィードバック制御によってＬＤバイアス電流値を制御してもよい。また、例えば、ＬＤＤ制御モジュール４２ａは、ＬＤＤ２３ａ内の特定のレーンを非活性化する。非活性化によって特定のレーンに対応する光信号の送信が停止される。

ステップＳ１２ｂにおいて、ＴＯＳＡ制御モジュール４１ｂおよびＬＤＤ制御モジュール４２ｂは、それぞれＴＯＳＡ２４ｂおよびＬＤＤ２３ｂを制御する。ＴＯＳＡ制御モジュール４１ｂおよびＬＤＤ制御モジュール４２ｂによる制御は、ステップＳ１２ａにおけるＴＯＳＡ制御モジュール４１ａおよびＬＤＤ制御モジュール４２ａの制御と同様に行われる。重複を避けるため説明は省略する。

処理部１０および１２は、それぞれ受信回路２２ａおよび２２ｂを制御する（ステップＳ１４ａおよびＳ１４ｂ）。

ステップＳ１４ａおよびＳ１４ｂにおいて、ＲＯＳＡ制御モジュール４３ａおよび４３ｂはそれぞれＲＯＳＡ２６ａおよび２６ｂを制御する。例えばＲＯＳＡ制御モジュール４３ａおよび４３ｂは、光信号の光入力レベルを検出する。光入力レベルは、例えばＲＯＳＡ２６ａおよび２６ｂに入力するレーンごとの光信号の強度を検出した値である。ＲＯＳＡ制御モジュール４３ａおよび４３ｂは、ＲＯＳＡ２６ａおよび２６ｂから取得した信号を、換算式を用い光入力レベルに換算する。換算式は、例えば処理部１０および１２の内部メモリ内に格納されている。

ステップＳ１４ａおよびＳ１４ｂにおいて、ＴＩＡ制御モジュール４４ａおよび４４ｂは、それぞれＴＩＡ２５ａおよび２５ｂを制御する。例えばＴＩＡ制御モジュール４４ａおよび４４ｂは、それぞれＴＩＡ２５ａおよび２５ｂから各レーンのＬＯＳ（Loss of Signal）信号を受信する。ＬＯＳ信号は、光ファイバから受信回路２２ａおよび２２ｂが受信している光信号が消失した（強度が所定の値よりも小さい状態になった）ことを警告するためのものである。なお、上述したように、ＴＩＡ２５ａおよび２５ｂは、それぞれＲＯＳＡ２６ａおよび２６ｂのパッケージ内に含まれていてもよい。その場合には、ＴＩＡ制御モジュール４４ａおよび４４ｂは、それぞれＲＯＳＡ制御モジュール４３ａおよび４３ｂに含まれていてもよい。

処理部１２の信号処理制御モジュール４５ｂは、信号処理回路２０の制御を行う（ステップＳ１６ｂ）。例えば信号処理制御モジュール４５ｂは信号処理回路２０からＬＯＳ信号および／またはＬＯＬ（Loss Of Lock）信号を受信する。ＬＯＬ信号は信号処理回路２０内のＰＬＬ（Phase Locked Loop）において周波数がロックされていないことを示す信号である。

処理部１２のトランシーバ制御モジュール４６ｂは光トランシーバ１００の制御を行う（ステップＳ１８ｂ）。例えばトランシーバ制御モジュール４６ｂは光トランシーバ１００の内部温度および電源電圧を一定時間毎に検出する。トランシーバ制御モジュール４６ｂは、取得した信号を、換算式を用い内部温度および電源電圧に換算する。換算式は、例えば処理部１０および１２の内部メモリ内に格納されている。なお、トランシーバ制御モジュール４６ｂは、検出した内部温度または電源電圧が所定の範囲を超えた場合には、異常時処理等の予め定めた処理を行ってもよい。

ステップＳ１０ａからＳ１４ａ内の処理の順番およびステップＳ１０ｂからＳ１８ｂ内の処理の順番は任意に設計できる。例えば、処理部１０および１２はレーンごとに処理を行ってもよい。

処理部１０および１２は、それぞれ監視情報を取得する（ステップＳ２０ａおよびＳ２０ｂ）。

ステップＳ２０ａにおいて、処理部１０の監視制御１モジュール４７ａは、ＴＯＳＡ制御モジュール４１ａ、ＬＤＤ制御モジュール４２ａ、ＲＯＳＡ制御モジュール４３ａおよびＴＩＡ制御モジュール４４ａが検出した値のうち監視情報を取得する。監視情報は、例えば制御装置３０からの求めに応じ制御装置３０に送信する情報である。

ステップＳ２０ｂにおいて、処理部１２の監視制御１モジュール４７ｂは、ＴＯＳＡ制御モジュール４１ｂ、ＬＤＤ制御モジュール４２ｂ、ＲＯＳＡ制御モジュール４３ｂ、ＴＩＡ制御モジュール４４ｂ、信号処理制御モジュール４５ｂおよびトランシーバ制御モジュール４６ｂが検出した値のうち監視情報を取得する。

処理部１０のステップＳ１０ａからＳ２０ａの処理と処理部１２のステップＳ１０ｂからＳ２０ｂの処理とは並行して実行される。

処理部１２は通信バスを介し処理部１０に監視情報を送信する（ステップＳ２２）。

ステップＳ２２において、処理部１２の監視制御１モジュール４７ｂは、取得した監視情報を処理部１０の監視制御２モジュール４８ａに送信する。処理部１０と１２との間の通信バスがＩ^２ＣまたはＳＰＩ等のシリアル通信バスの場合、処理部１０および１２の一方をマスタとし、他方をスレーブとする。例えば処理部１０および１２の内部メモリにマスタとスレーブのいずれに設定されるかのフラグが格納されている。

処理部１０は、取得した監視情報を処理部１０の内部メモリに格納する（ステップＳ２４ａ）。ステップＳ２４ａにおいて、処理部１０の監視制御２モジュール４８ａは、監視制御１モジュール４７ａおよび４７ｂから取得した監視情報を処理部１０の内部メモリに格納する。例えば制御装置３０と処理部１０とを接続する通信バスがＭＤＩＯバスの場合、処理部１０内の内部メモリ内にＭＤＩＯレジスタを設ける。監視情報はＭＤＩＯレジスタに格納される。このようにして、処理部１０および１２は、監視情報を互いに同期するようにそれぞれの内部メモリ内に格納することができる。

処理部１０は制御装置３０との通信を制御する（ステップＳ２６ａ）。ステップＳ２６ａにおいて、処理部１０の通信制御モジュール４９ａは制御装置３０との通信を制御する。例えば制御装置３０が任意のタイミングで処理部１０に監視情報を要求した場合、処理部１０の通信制御モジュール４９ａは、内部メモリに格納された処理部１０または１２が取得した監視情報を制御装置３０に送信する。また、通信制御モジュール４９ａは、制御装置３０からの指示により処理部１０および１２を制御するための情報を受信する。

処理部１０は、ステップＳ１２ａからＳ２６ａを周期的に実行し、処理部１２は、ステップＳ１２ｂからＳ２０ｂを周期的に実行する。

［内部メモリの領域の説明］
図５は、実施例１における処理部の内部メモリに割り当てられたデータ領域を示す図である。図５において、内部メモリ５０ａおよび５０ｂはそれぞれ処理部１０および１２に設けられた内部メモリである。処理部１０および１２において使用されるモジュールに対応する領域を実線で示し、使用されないモジュールに対応する領域を破線で示す。

図５に示すように、内部メモリ５０ａおよび５０ｂのアドレスは例えば８０００からＢＦＦＦである。内部メモリ５０ａには、送信回路制御用領域５２ａ、受信回路制御用領域５４ａ、信号処理制御用領域５５ａ、トランシーバ制御用領域５６ａ、監視制御１用領域５７ａ、監視制御２用領域５８ａ、通信制御用領域５９ａ、およびフラグ領域６０ａが割り当てられている。内部メモリ５０ｂには、送信回路制御用領域５２ｂ、受信回路制御用領域５４ｂ、信号処理制御用領域５５ｂ、トランシーバ制御用領域５６ｂ、監視制御１用領域５７ｂ、監視制御２用領域５８ｂ、通信制御用領域５９ｂ、およびフラグ領域６０ａが割り当てられている。

送信回路制御用領域５２ａには、例えばＴＯＳＡ制御モジュール４１ａおよびＬＤＤ制御モジュール４２ａの実行に必要な制御用データ、ＬＵＴ、換算式および／または検出値が格納されている。送信回路制御用領域５２ｂには、例えばＴＯＳＡ制御モジュール４１ｂおよびＬＤＤ制御モジュール４２ｂの実行に必要な制御用データ、ＬＵＴ、換算式および／または検出値が格納されている。受信回路制御用領域５４ａには、例えばＲＯＳＡ制御モジュール４３ａおよびＴＩＡ制御モジュール４４ａの実行に必要な制御用データ、ＬＵＴ、換算式および／または検出値が格納されている。受信回路制御用領域５４ｂには、例えばＲＯＳＡ制御モジュール４３ｂおよびＴＩＡ制御モジュール４４ｂの実行に必要な制御用データ、ＬＵＴ、換算式および／または検出値が格納されている。

信号処理制御用領域５５ａには、例えば信号処理制御モジュール４５ａの実行に必要な制御用データが格納されている。信号処理制御用領域５５ｂには、例えば信号処理制御モジュール４５ｂのプログラムの実行に必要な制御用データが格納されている。トランシーバ制御用領域５６ａには、例えばトランシーバ制御モジュール４６ａのプログラムの実行に必要な制御用データが格納されている。トランシーバ制御用領域５６ｂには、例えばトランシーバ制御モジュール４６ｂのプログラムの実行に必要な制御用データが格納されている。

監視制御１用領域５７ａには、例えば監視制御１モジュール４７ａの実行に必要な制御用データおよび監視情報が格納されている。監視制御１用領域５７ｂには、例えば監視制御１モジュール４７ｂの実行に必要な制御用データおよび監視情報が格納されている。監視制御２用領域５８ａには、例えば監視制御２モジュール４８ａの実行に必要な制御用データおよび監視情報が格納されている。監視制御２用領域５８ｂには、例えば監視制御２モジュール４８ｂの実行に必要な制御用データが格納されている。通信制御用領域５９ａには、例えば通信制御モジュール４９ａの実行に必要な制御用データが格納されている。通信制御用領域５９ｂには、例えば通信制御モジュール４９ｂの実行に必要な制御用データが格納されている。

フラグ領域６０ａおよび６０ｂには、各種フラグが格納されている。例えば、図３における各モジュールの使用および不使用を示すフラグ、処理部１０と１２とが通信するときにマスタおよびスレーブを示すフラグが格納されている。

送信回路２１ａおよび２１ｂ並びに受信回路２２ａおよび２２ｂの制御は、各種検出値に対しＬＵＴを用いた制御および／またはフィードバック制御等を行う。このため、送信回路制御用領域５２ａおよび５２ｂ並びに受信回路制御用領域５４ａおよび５４ｂには、制御用データとして例えばＴＯＳＡ、ＬＤＤ、ＲＯＳＡおよびＴＩＡの制御するための初期設定値、および制御パラメータ等を格納する。さらに、上述したように、各領域は、ＬＵＴ、換算式、およびモニタ信号の検出値を含んでいてもよい。よって、送信回路制御用領域５２ａおよび５２ｂ並びに受信回路制御用領域５４ａおよび５４ｂの大きさ（データ量）は比較的大きい。

信号処理回路２０の制御、光トランシーバの制御、監視情報の制御および通信制御は、上述の送信回路制御および受信回路制御と比較すると複雑な制御を伴わないため、初期値設定、ＬＵＴおよび制御パラメータ等は比較的少ない。よって、信号処理制御用領域５５ａおよび５５ｂ、トランシーバ制御用領域５６ａおよび５６ｂ、監視制御１用領域５７ａおよび５７ｂ、監視制御２用領域５８ａおよび５８ｂ、通信制御用領域５９ａおよび５９ｂの大きさ（データ容量）は比較的小さい。よって、信号処理制御用領域５５ａ、トランシーバ制御用領域５６ａ、監視制御２用領域５８ｂ、通信制御用領域５９ｂの占有するメモリ領域は小さく、これらの機能がそれらに関係するモジュールに使用されなくても実用上問題にはならない。

［ファームウェアの実装の説明］
実施例１において、処理部１０および１２に実行されるファームウェアが同じ場合の当該ファームウェアの格納について説明する。図６は、実施例１におけるメモリ内の領域を示す図である。図６に示すように、メモリ１４内に処理部１０および１２に格納されるファームウェア（プログラム）７０および信号処理回路用ソフトウェア（ソフトウェア）７２が格納されている。

メモリ１４は、上述したように不揮発性メモリであり、例えばソフトウェア７２を格納しておくために必要とされているが、プログラム７０の格納に必要な領域を設けて、プログラム７０をメモリ１４に格納することができる。例えば、ソフトウェア７２を格納する領域をアドレス００００００ｈ〜０１ＦＦＦＦｈだとしたら、プログラム７０を格納する領域をアドレス０２００００ｈ〜０３ＦＦＦＦｈと設定してもよい。このときに、プログラム７０は、上述したように処理部１０および１２で同じものを使用できるので、それぞれの処理部について必要なモジュールのみを含んだ互いに異なるファームウェアを別々に用意する場合よりもファームウェアの格納に必要なメモリ内の領域を小さくすることができる。これは、図３のプログラム１０ａにおける信号処理制御モジュール４５ａおよびトランシーバ制御モジュール４６ａ並びに図３のプログラム１２ａにおける監視制御２モジュール４８ｂや通信制御モジュール４９ｂなどのいずれか一方の処理部のみが実行するモジュールの大きさがプログラム７０の全体の大きさに対して小さくなっているほど効果が大きくなる。従って、メモリ１４の容量を大きくせずにプログラム７０を格納するのに好適となる。

ソフトウェア７２は、例えば図４のステップＳ５０ａの初期状態設定のときに、メモリ１４から読み出されて信号処理回路２０に書き込まれるソフトウェアである。

図７は、実施例１における処理部のファームウェア（プログラム）の格納（更新）方法を示すフローチャートである。光トランシーバ１００が稼働している状態で、処理部１０は、制御装置３０から取得したアップグレード（更新）用のファームウェア７０をメモリ１４に格納する（ステップＳ３０）。処理部１０は、メモリ１４に格納されたファームウェア７０を読み出して処理部１０の内部メモリに格納する（ステップＳ３２）。処理部１２は、メモリ１４に格納されたファームウェア７０を読み出して処理部１２の内部メモリに格納する（ステップＳ３４）。このように、処理部１０と１２のファームウェアが同じ場合、それぞれのファームウェアを更新するときにメモリ１４に更新用のファームウェアを１回ダウンロードすればよい。

このように、処理部１０に格納されて実行されるプログラム１０ａと処理部１２に格納されて実行されるプログラム１２ａとを同じ更新用プログラム７０’にすることによって、制御装置３０からシリアル通信バスを介して受信するのに必要な時間をほぼ半減することができ、処理部１０および１２は、それぞれ交代して直接メモリ１４にアクセスして更新用プログラム７０’を読み込むことで他の記憶装置に更新用プログラム７０’を格納することなく、ファームウェアの更新を行うことができる。

［調整方法］
図８は、実施例１における光トランシーバの処理部と外部の制御装置との接続部分のブロック図である。図８に示すように、光トランシーバを出荷する前の工場等における調整のとき、ＳＷ１６を接続状態とする。これにより、制御装置３０ａと処理部１０および１２とがシリアル通信バスにより電気的に接続される。制御装置３０ａは、例えば工場において光トランシーバを調整するためのコンピュータである。処理部１０および１２の一方の内部メモリ５０ａまたは５０ｂのアドレス領域を、稼働時のアドレス領域とは別の領域とする。例えば、処理部１０および１２の一方のＰＨＹアドレスまたはＤＥＶＩＣＥアドレスを一時的に違う番号にする。これにより、制御装置３０ａは、処理部１０および１２を直接制御する。よって、処理部１２の制御を、処理部１０を介して行わなくてもよい。これにより、処理部１０によるレーン３１ａおよび３１ｂの調整と、処理部１２によるレーン３２ａおよび３２ｂの調整を同じシーケンスを用いて行うことができる。

［比較例の説明］
実施例１の効果を比較例と比較し説明する。処理部（例えばＣＰＵ）を複数設けることで、処理部の配置の自由度が増す。これより、光トランシーバ内の高密度実装か可能となる。

比較例として、例えば、光トランシーバが２つの処理部を有する場合に、通信機能を担当する処理部とレーンの制御を担当させる処理部とに機能を分担させることを考える。

最近の光通信規格では信号（レーン）の変調レートを高くするだけでなく、波長分割多重の波長数（レーン数）を増やすことで高速大容量化を実現している。例えば、ＩＥＥＥ規格の１００ＧＢＡＳＥ−ＬＲでは、送信部および受信部にそれぞれ４レーンを含む構成を規定している。さらに、８レーン、１６レーンとレーン数を増やすことが検討されている。

比較例では、レーン数が増えると、レーン担当の処理部に入出力端子およびＤＡＣ／ＡＤＣなどを多数設けることになる。また、レーンを担当する処理部は、各レーンの制御を順に周期的に行う。レーン数が増えると１周期の時間が長くなってしまう。例えば処理部と光送信回路および光受信回路との通信をＩ^２ＣまたはＳＰＩ等のシリアル通信バスを用いる場合、逐次処理となってしまうため、レーンが増えると周期が長くなってしまう。また、初期化の時間が長くなってしまう。

［実施例の効果］
実施例１によれば、光送信回路２１（送信回路）は、レーン３１ａ（複数の送信電気信号と、複数の送信電気信号に一対一で対応する複数の送信光信号と、を含む第１送信レーン）およびレーン３１ｂ（第１送信レーンと異なる複数の送信電気信号と、第１送信レーンと異なる複数の送信電気信号に一対一で対応する複数の送信光信号と、を含む第２送信レーン）において、それぞれ複数の送信電気信号をそれぞれの複数の送信光信号に変換する。光受信回路２２（受信回路）は、レーン３２ａ（複数の受信光信号と、複数の受信光信号に一対一で対応する複数の受信電気信号と、を含む第１受信レーン）およびレーン３２ｂ（第１受信レーンと異なる複数の受信光信号と、第１受信レーンと異なる複数の受信光信号に一対一で対応する複数の受信電気信号と、を含む第２受信レーン）において、それぞれの複数の受信光信号をそれぞれの複数の受信電気信号に変換する。処理部１０（第１処理部）は、光送信回路２１におけるレーン３１ａに関する制御、光受信回路２２におけるレーン３２ａに関する制御、およびＭＤＩＯ通信バス（第１通信バス）と接続された制御装置３０（外部装置）との通信の制御を実行する。処理部１２（第２処理部）は、光送信回路２１におけるレーン３１ｂに関する制御および光受信回路２２におけるレーン３２ｂに関する制御を実行し、ＭＤＩＯ通信バス（第１通信バスおよび第１通信バスとの接続または遮断が可能な第２通信バス）と接続された制御装置３０との通信の制御を実行する。

これにより、処理部１０および１２それぞれの入出力端子およびＤＡＣ／ＡＤＣの数を比較例よりも少なくできる。また、レーン３１ａおよび３２ａの制御とレーン３１ｂおよび３２ｂの制御とを並列に行えるため、例えば周期および初期化時間を半分にできる。これにより、１つの処理部に求められる高速性能（処理速度）がほぼ半減する。これにより、より小さな処理部を用いることが可能となる。よって、光トランシーバ１００を小型化できる。

また、レーン３１ａおよび３２ａを制御する機能と、レーン３１ｂおよび３２ｂを制御する機能と、が独立している。このため、疑似的に４つのレーンの２つの光トランシーバとして用いることができる。これにより、より柔軟な運用が可能となる。このように、１つの筐体の中に２つの光トランシーバが搭載されているように使用することも可能である。

また、処理部１０および１２は、それぞれ内部メモリ５０ａおよび５０ｂを備え、それぞれの内部メモリ５０ａおよび５０ｂには光送信回路２１および光受信回路２２を制御するモジュールと、制御装置３０との通信を制御するモジュールとを有するファームウェアを実行する。例えば、処理部１０と１２とには同一のファームウェアが格納される。これにより、ファームウェアが１つのため、プログラムの開発および管理が容易となる。例えば比較例では、２つのファームウェアを作成し、維持することになる。処理部１２に実装された通信を制御するモジュールは用いられないが、通信制御用領域５９ｂ（図５）のメモリ容量は小さいため無駄は小さい。

さらに、信号処理回路２０は、制御装置３０から入力された電気信号を処理し、レーン３１ａおよび３１ｂの複数の送信電気信号として光送信回路２１に出力し、光受信回路２２が出力したレーン３２ａおよび３２ｂの複数の受信電気信号を処理し制御装置３０に出力する。ファームウェアは、信号処理回路２０を制御するモジュールを有する。処理部１０は信号処理回路を制御する機能が無効とされ、処理部１２は信号処理回路２０を制御する機能が有効とされる。このように、制御の軽い信号処理回路２０の制御を通信制御を行わない処理部１２が実行することで、制御の負担を処理部１０と１２に分担できる。

さらに、光トランシーバ１００は、処理部１０と制御装置３０とを接続するＭＤＩＯ通信バス（第１通信バス）と、処理部１２と第１通信バスとを接続するＭＤＩＯ通信バス（第２通信バス）と、を備える。ＳＷ１６（電気的スイッチ）は第２通信バスの第１通信バスとの接続または切断を行う。これにより、光トランシーバ１００の稼働時にはＳＷ１６を遮断状態とすることができる。図８のように、制御装置３０が光トランシーバを調整するときには、ＳＷ１６を接続状態とすることで、処理部１０を介さず処理部１２を直接制御できる。

図４のステップＳ２２のように、処理部１０および１２は、ＳＰＩ、Ｉ^２ＣまたはＵＡＲＴ等のシリアル通信バスを介して互いに電気的に接続され、シリアル通信バスを使用したシリアル通信によって互いに所定の内部制御に係る情報（例えば監視情報）を同期させる。同期した監視が可能となる。

［実施例１の変形例１］
図９は、実施例１の変形例１に係る光トランシーバの構成を示すブロック図である。図９に示すように、実施例１の変形例１に係る光トランシーバ１０２には、ＳＷ１６および信号処理回路２０が設けられておらず、制御装置３０と処理部１２とを接続する通信バスは設けられていない。その他の構成は実施例１と同じであり説明を省略する。

実施例１の変形例１のようにＳＷ１６は設けなくてもよい。この場合、処理部１２の調整は処理部１０を介して行なう。また、信号処理回路２０は光トランシーバ１０２の外に設けてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１０、１２ 処理部
１０ａ、１２ａ プログラム
１４ メモリ
１６ ＳＷ
２０、２０ａ、２０ｂ 信号処理回路
２１ 光送信回路
２１ａ、２１ｂ 送信回路
２２ 光受信回路
２２ａ、２２ｂ 受信回路
２３ａ、２３ｂ ＬＤＤ
２４ａ、２４ｂ ＴＯＳＡ
２５ａ、２５ｂ ＴＩＡ
２６ａ、２６ｂ ＲＯＳＡ
２７ａ、２７ｂ、２８ａ、２８ｂ ＤＡＣ／ＡＤＣ
３０、３０ａ 制御装置
３１ａ、３１ｂ、３２ａ、３２ｂ レーン
４１ａ、４１ｂ ＴＯＳＡ制御モジュール
４２ａ、４２ｂ ＬＤＤ制御モジュール
４３ａ、４３ｂ ＲＯＳＡ制御モジュール
４４ａ、４４ｂ ＴＩＡ制御モジュール
４５ａ、４５ｂ 信号処理制御モジュール
４６ａ、４６ｂ トランシーバ制御モジュール
４７ａ、４７ｂ 監視制御１モジュール
４８ａ、４８ｂ 監視制御２モジュール
４９ａ、４９ｂ 通信制御モジュール
５０ａ、５０ｂ 内部メモリ
５２ａ、５２ｂ 送信回路制御用領域
５４ａ、５４ｂ 受信回路制御用領域
５５ａ、５５ｂ 信号処理制御用領域
５６ａ、５６ｂ トランシーバ制御用領域
５７ａ、５７ｂ 監視制御１用領域
５８ａ、５８ｂ 監視制御２用領域
５９ａ、５９ｂ 通信制御用領域
６０ａ、６０ｂ フラグ領域
７０ ファームウェア（プログラム）
７２ ソフトウェア
１００、１０２ 光トランシーバ

Claims (5)

1. 複数の送信電気信号と、前記複数の送信電気信号に一対一で対応する複数の送信光信号と、を含む第１送信レーン、および、前記第１送信レーンと異なる複数の送信電気信号と、前記第１送信レーンと異なる複数の送信電気信号に一対一で対応する複数の送信光信号と、を含む第２送信レーンにおいて、それぞれの複数の送信電気信号をそれぞれの複数の送信光信号に変換する送信回路と、
   複数の受信光信号と、前記複数の受信光信号に一対一で対応する複数の受信電気信号と、を含む第１受信レーン、および、前記第１受信レーンと異なる複数の受信光信号と、前記第１受信レーンと異なる複数の受信光信号に一対一で対応する複数の受信電気信号と、を含む第２受信レーンにおいて、それぞれの複数の受信光信号をそれぞれの複数の受信電気信号に変換する受信回路と、
   前記送信回路における前記第１送信レーンに関する制御、前記受信回路における前記第１受信レーンに関する制御、および第１通信バスを介して接続された外部装置との通信の制御を実行する第１処理部と、
   前記送信回路における前記第２送信レーンに関する制御および前記受信回路における前記第２受信レーンに関する制御を実行し、前記第１通信バスおよび前記第１通信バスとの接続または遮断が可能な第２通信バスを介して接続された前記外部装置との通信の制御を実行する第２処理部と、
   を備える光トランシーバ。
2. 前記第１処理部および前記第２処理部は、それぞれ内部メモリを備え、それぞれの内部メモリには、前記送信回路および前記受信回路を制御する機能と前記外部装置との通信を制御する機能とを有する同一のファームウェアが格納される請求項１に記載の光トランシーバ。
3. 入力された電気信号を処理し前記第１送信レーンの前記複数の送信電気信号および前記第２送信レーンの前記複数の送信電気信号として前記送信回路に出力し、前記第１受信レーンの前記複数の受信電気信号および前記第２受信レーンの前記複数の受信電気信号を処理し出力する信号処理回路を更に備え、
   前記ファームウェアは、前記信号処理回路を制御する機能を有し、
   前記第１処理部は、前記信号処理回路を制御する機能が無効化され、
   前記第２処理部は、前記信号処理回路を制御する機能が有効とされる請求項２に記載の光トランシーバ。
4. 電気的スイッチをさらに備え、
   前記第２通信バスの前記第１通信バスとの接続または切断は前記電気的スイッチにより行われる請求項１から３のいずれか一項に記載の光トランシーバ。
5. 前記第１処理部および前記第２処理部は、シリアル通信バスを介して互いに電気的に接続され、前記シリアル通信バスを使用したシリアル通信によって互いに所定の内部制御に係る情報を同期させる、請求項２または３に記載の光トランシーバ。
   

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