JP2022035436A - 集積回路、データ転送システム、処理方法及びプログラム - Google Patents

Abstract

【課題】データ転送時間を短くすることができる集積回路を提供する。【解決手段】集積回路は、異なる集積回路から第１データ及び第２データを取得する取得手段と、前記取得手段が取得した第２データについて識別子を生成する生成手段と、前記識別子に基づいて前記第１データ及び前記第２データの書き込みが完了したか否かを示すフラグを決定する第１記憶手段と、を備える。【選択図】図８

Description

本発明は、集積回路、データ転送システム、処理方法及びプログラムに関する。

現在、１つのコンピュータにおいて、複数のノード（ＬＳＩ、Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が実装されることが主流になってきている。１つのコンピュータにおいて複数のＬＳＩが実装される場合、ＬＳＩ間はＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ） ｅｘｐｒｅｓｓで接続され、ＬＳＩにおいて、複数のメモリがリングバスで接続されることがある。
特許文献１には、関連する技術として、リングバスを介してデータをメモリに転送する技術が開示されている。

特開２０１８－１４７４３０号公報

ところで、１つのコンピュータにおいて複数のＬＳＩが実装され、ＬＳＩ間がＰＣＩ ｅｘｐｒｅｓｓで接続され、ＬＳＩにおいてリングバスを介して複数のメモリが接続され、複数のＬＳＩのうちの１つから複数のＬＳＩのうちの他のＬＳＩのメモリへデータが転送される場合、一般的に、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）コントローラがそのデータ転送を制御し、対象のメモリに対してリングバスが最短となる経路でデータを転送する。そして、ＤＭＡコントローラが、例えば、第１メモリのあとに第２メモリにデータを転送する場合、ＤＭＡコントローラは、第１メモリへデータと共にＳＹＮＣ信号を送信し、第１メモリから受信の終了を通知するＡＣＫ信号を受信して、はじめて、第２メモリへデータを転送することになる。つまり、１つのコンピュータにおいて複数のＬＳＩが実装され、ＬＳＩ間がＰＣＩ ｅｘｐｒｅｓｓで接続され、ＬＳＩにおいてリングバスを介して複数のメモリが接続され、複数のＬＳＩのうちの１つから複数のＬＳＩのうちの他のＬＳＩのメモリへデータが転送される場合において、同期制御が必要な場合、複数のデータ間で転送される順序を保証する必要があるため、データ転送時間が長くなってしまう。

本発明の各態様は、上記の課題を解決することのできる集積回路、データ転送システム、処理方法及びプログラムを提供することを目的としている。

上記目的を達成するために、本発明の一態様によれば、集積回路は、異なる集積回路から第１データ及び第２データを取得する取得手段と、前記取得手段が取得した第２データについて識別子を生成する生成手段と、前記識別子に基づいて前記第１データ及び前記第２データの書き込みが完了したか否かを示すフラグを決定する第１記憶手段と、を備える。

上記目的を達成するために、本発明の別の態様によれば、データ転送システムは、上記の集積回路と、前記異なる集積回路と、を備える。

上記目的を達成するために、本発明の別の態様によれば、処理方法は、異なる集積回路から第１データ及び第２データを取得することと、取得した第２データについて識別子を生成することと、前記識別子に基づいて前記第１データ及び前記第２データの書き込みが完了したか否かを示すフラグを決定することと、を含む。

上記目的を達成するために、本発明の別の態様によれば、プログラムは、コンピュータに、異なる集積回路から第１データ及び第２データを取得することと、取得した第２データについて識別子を生成することと、前記識別子に基づいて前記第１データ及び前記第２データの書き込みが完了したか否かを示すフラグを決定することと、を実行させる。

本発明の各態様によれば、データ転送時間を短くすることができる。

本発明の一実施形態によるコンピュータの構成の一例を示す図である。 本発明の一実施形態によるＤＭＡコントローラの構成の一例を示す図である。 本発明の一実施形態によるコンピュータの処理フローの一例を示す第１の図である。 本発明の一実施形態によるコンピュータの処理フローの一例を示す第２の図である。 本発明の一実施形態によるコンピュータの処理を説明するための図である。 本発明の一実施形態における比較対象のコンピュータの構成の一例を示す図である。 本発明の一実施形態における比較対象のコンピュータの処理を説明するための図である。 本発明の実施形態による最小構成の集積回路の一例を示す図である。 本発明の実施形態による最小構成の集積回路の処理フローの一例を示す図である。 少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。

以下、図面を参照しながら実施形態について詳しく説明する。
＜実施形態＞
本発明の一実施形態によるコンピュータ１（データ転送システムの一例）は、複数のデータ間で転送される順序を保証し、トータルの転送時間を短くすることのできるコンピュータである。コンピュータ１は、図１に示すように、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）１０（集積回路の一例）、ＬＳＩ２０（集積回路の一例）、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ） ｅｘｐｒｅｓｓ３０を備える。

ＬＳＩ１０は、ＰＣＩ ｅｘｐｒｅｓｓ３０を介して、ＬＳＩ２０にデータを転送する。ＰＣＩ ｅｘｐｒｅｓｓ３０は、ＬＳＩ１０とＬＳＩ２０との間でデータを転送する手段である。

ＬＳＩ２０は、図１に示すように、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）コントローラ２０１、メモリ２０２ａ（第１記憶手段の一例）、メモリ２０２ｂ（第２記憶手段の一例）、メモリ２０２ｃ、メモリ２０２ｄ、コア２０３（読み出し手段の一例）、リングバス２０４を備える。なお、メモリ２０２ａ、メモリ２０２ｂ、メモリ２０２ｃ、メモリ２０２ｄを総称して、メモリ２０２という。

ＤＭＡコントローラ２０１は、図２に示すように、制御部２０１１（取得手段の一例、第１送信手段の一例、第２送信手段の一例）、ＩＤ（ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）生成部２０１２（生成手段の一例）を備える。
制御部２０１１は、ＬＳＩ２０におけるデータの転送を制御する。
ＩＤ生成部２０１２は、転送されるデータを識別するためのそのデータ固有の識別子（以下、ＩＤと記載）を生成する。

メモリ２０２のそれぞれは、リングバス２０４を介して、ＤＭＡコントローラ２０１、メモリ２０２ａ、メモリ２０２ｂ、メモリ２０２ｃ、メモリ２０２ｄ、ＤＭＡコントローラ２０１の順にリング状に接続される。

コア２０３は、メモリ２０２が記憶するデータを読み出す。コア２０３は、読み出したデータに基づいて所定の演算を実行する。

次に、コンピュータ１が行う処理について説明する。
ここでは、図１、図５を参照して、ＬＳＩ１０からＬＳＩ２０のメモリ２０２ｂへ第１データｄ１が転送され、メモリ２０２ａへ第２データｄ２が転送され、コア２０３がメモリ２０２ｂからデータを読み出す場合を例に、図３に示すコンピュータ１が行うデータ転送の処理、及び、図４に示すコンピュータ１が行うメモリ２０２からデータを読み出す処理について説明する。また、ここでは、第１データｄ１は、“０ｘ１２３”（図５における本発明の元データ１に相当）であり、第２データｄ２は、特定のフラグが１であることを示すデータ“特定フラグ＝１”（図５における本発明の元データ２に相当）であるものとする。また、図１に示すように、ＤＭＡコントローラ２０１からメモリ２０２ａを介してメモリ２０２ｂまでの経路を経路Ｌ１とする。また、図１に示すように、ＤＭＡコントローラ２０１からメモリ２０２ａまでの経路を経路Ｌ２とする。また、図１に示すように、ＤＭＡコントローラ２０１からメモリ２０２ｄ、メモリ２０２ｃ、メモリ２０２ｂを介してメモリ２０２ａまでの経路を経路Ｌ３とする。また、図１に示すように、メモリ２０２ｂからメモリ２０２ａまでの経路を経路Ｌ４とする。また、図１に示すように、コア２０３からメモリ２０２ａまでの経路を経路Ｌ５とする。また、図１に示すように、コア２０３からメモリ２０２ｂまでの経路を経路Ｌ６とする。

まず、図３に示すコンピュータ１が行うデータ転送の処理について説明する。
ＬＳＩ１０は、第１データｄ１及び第２データｄ２についてライトリクエストを発行する。そして、ＬＳＩ１０は、ＰＣＩ ｅｘｐｒｅｓｓ３０を介して、第１データｄ１、第２データｄ２の順番で、それらのデータをＬＳＩ２０に送信する。

制御部２０１１は、ＬＳＩ１０から第１データｄ１を受信する（ステップＳ１）。制御部２０１１が第１データｄ１及び第２データｄ２を受信すると、ＩＤ生成部２０１２は、第２データｄ２に対して、例えば１ビットのＩＤである“０ｘ１”（図５における本発明のＩＤに相当）を生成する（ステップＳ２）。そして、ＩＤ生成部２０１２は、生成した“０ｘ１”を第１データｄ１の上位ビットに追加する（ステップＳ３、図５における本発明のデータ１＋ＩＤに相当、以下、第１データｄ１＋ＩＤと記載）。また、ＩＤ生成部２０１２は、生成した“０ｘ１”を第２データｄ２の上位ビットに追加する（ステップＳ４、図５における本発明のデータ２＋ＩＤに相当、以下、第２データｄ２＋ＩＤと記載）。

制御部２０１１は、経路Ｌ１を介して、第１データｄ１＋ＩＤをメモリ２０２ｂに転送する（ステップＳ５）。また、制御部２０１１は、第１データｄ１＋ＩＤのメモリ２０２ｂへの転送の完了を確認せずに、経路Ｌ２を介して、第２データｄ２＋ＩＤをメモリ２０２ａに転送する（ステップＳ６）。また、制御部２０１１は、ステップＳ６の処理と並行して、経路Ｌ３を介して、ＩＤをメモリ２０２ａへ転送する（ステップＳ７）。

メモリ２０２ｂは、第１データｄ１＋ＩＤを受信する（ステップＳ８）。メモリ２０２ｂは、経路Ｌ４を介して、受信した第１データｄ１＋ＩＤに含まれるＩＤをメモリ２０２ａに転送する（ステップＳ９）。

メモリ２０２ａは、経路Ｌ２を介して第２データｄ２＋ＩＤを受信すると、第２データｄ２＋ＩＤを記憶する（ステップＳ１０）。また、メモリ２０２ａは、経路Ｌ３または経路Ｌ４を介してＩＤを受信すると、ＩＤを記憶する（ステップＳ１１）。なお、メモリ２０２ａは、ステップＳ１０～ステップＳ１１の処理において、後着したＩＤを廃棄する。

メモリ２０２ａは、経路Ｌ２を介して第２データｄ２＋ＩＤを受信し、かつ、経路Ｌ３または経路Ｌ４を介してＩＤを受信したか否かを判定する（ステップＳ１２）。
メモリ２０２ａは、第２データｄ２＋ＩＤを受信し、かつ、ＩＤを受信したと判定した場合（ステップＳ１２においてＹＥＳ）、特定のレジスタにおける特定フラグに１をアサインする（ステップＳ１３）。
また、メモリ２０２ａは、ステップＳ１２の処理において、上記以外の判定を行った場合（ステップＳ１２においてＮＯ）、ステップＳ１２の処理に戻す。
なお、特定フラグの初期値は０である。特定フラグに１がアサインされる、すなわち、第２データｄ２＋ＩＤを受信し、かつ、ＩＤを受信したことが特定フラグ１により示されることにより、第１データｄ１と第２データｄ２の書き込みがすべて終了したことがわかる。

次に、図４に示すコンピュータ１が行うメモリ２０２からデータを読み出す処理について説明する。
コア２０３は、第１データｄ１を読み出す場合、経路Ｌ５を介して、一定の時間間隔で問い合わせる、すなわちポーリングを行うことにより、メモリ２０２ａから特定フラグを取得する（ステップＳ２１）。コア２０３は、特定フラグが１であるか否かを判定する（ステップＳ２２）。
コア２０３は、特定フラグが０であると判定した場合（ステップＳ２２においてＮＯ）、ステップＳ２２の処理に戻す。
また、コア２０３は、特定フラグが１であると判定した場合（ステップＳ２２においてＹＥＳ）、経路Ｌ６を介して、メモリ２０２ｂから第１データｄ１を読み出す（ステップＳ２３）。
なお、この処理は、メモリ２０２ａにおける特定フラグが０である場合、第１データｄ１及び第２データｄ２の少なくとも一方がメモリ２０２に書き込まれていない、すなわち、所望のデータとなっておらず、メモリ２０２にアクセスした場合、誤ったデータにアクセスすることになるという考えに基づくものである。

なお、上述の一実施形態では、第１データｄ１の通信時間は、第１データｄ１＋ＩＤの送信時点から経路Ｌ１を介したメモリ２０２ｂの受信時点までの時間によって定義される。また、第２データｄ２の通信時間は、第２データｄ２＋ＩＤの送信時点から、メモリ２０２ａに第２データｄ２＋ＩＤと、ＤＭＡコントローラ２０１から経路Ｌ３を介したメモリ２０２ａによるＩＤ、または、メモリ２０２ｂから経路Ｌ４を介したメモリ２０２ａによるＩＤとの受信時点までの短い方の時間によって定義される。

また、上述の一実施形態では、メモリ２０２ａへのデータ書き込みは、下記のケース１とケース２に場合分けされる。
メモリ２０２ａがＤＭＡコントローラ２０１からのＩＤと第２データｄ２＋ＩＤとを受信するケース１では、第２データｄ２の通信時間は、ＤＭＡコントローラ２０１から経路Ｌ２を介してメモリ２０２ａに第２データｄ２＋ＩＤが転送されるまでの時間と、ＤＭＡコントローラ２０１から経路Ｌ３を介してメモリ２０２ａにＩＤが転送されるまでの時間の長い方となる。
つまり、経路Ｌ３は経路Ｌ２よりも長いので、第２データｄ２の通信時間は、経路Ｌ３を介してメモリ２０２ａにＩＤが転送された時間となる。
このケース１では、第２データｄ２が転送される経路Ｌ２は、第１データｄ１が転送される経路Ｌ１よりも短い。そのため、第２データｄ２が第１データｄ１よりも早く転送されるが、経路Ｌ３は経路Ｌ１より長いため、ＤＭＡコントローラ２０１から経路Ｌ３を介して転送されるＩＤと第２データｄ２とがメモリ２０２ａに送信されて初めて書き込みが終了したことを示す特定フラグが１となる。そのため、第１データｄ１の書き込みがメモリ２０２ｂに行われたことを保証することができる。
また、メモリ２０２ａがメモリ２０２ｂからのＩＤと第２データｄ２＋ＩＤとを受信するケース２では、第２データｄ２の通信時間は、ＤＭＡコントローラ２０１から経路Ｌ２を介してメモリ２０２ａに第２データｄ２＋ＩＤが転送されるまでの時間と、メモリ２０２ｂが第１データを記憶し、メモリ２０２ｂから経路Ｌ４を介してメモリ２０２ａにＩＤが転送されるまでの時間の長い方となる。
つまり、経路Ｌ１＋経路Ｌ４は、経路Ｌ２よりも長いので、第２データｄ２の通信時間は、経路Ｌ１＋経路Ｌ３を介してメモリ２０２ａにＩＤが転送された時間となる。
このケース２では、メモリ２０２ｂから経路Ｌ４を介したメモリ２０２ａへのＩＤの転送は、第１データｄ１の書き込みが完了した後に行われる。そのため、ＩＤと第２データｄ２とがメモリ２０２ａ送信されて初めて書き込みが終了したことを示す特定フラグが１となる。そのため、第１データｄ１の書き込みがメモリ２０２ｂに行われたことを保証することができる。

つまり、上述の実施形態では、第１データｄ１と第２データｄ２とで、第１データｄ１を第２データｄ２よりも早く書き込むという書き込み順序を保証することにより、メモリ２０２ａにおける特定フラグが１であることが確認できた時点で、コア２０３がメモリ２０２ａから読み出したデータの正確さを保証することができる。

また、ＤＭＡコントローラ２０１からのＩＤの転送がメモリ２０２ｂからのＩＤの転送よりも遅い場合、メモリ２０２ａは、メモリ２０２ｂから転送したＩＤを先に受信し、データ２の書き込みが早く完了できる。

ここで、図７を参照して、本発明の一実施形態によるコンピュータ１との比較対象となる図６に示す関連するコンピュータについて説明する。
コンピュータ１は、図６に示すように、ＬＳＩ１０、ＬＳＩ２０、ＰＣＩ ｅｘｐｒｅｓｓ３０を備える。

ＬＳＩ１０は、ＰＣＩ ｅｘｐｒｅｓｓ３０を介して、ＬＳＩ２０にデータを転送する。ＰＣＩ ｅｘｐｒｅｓｓ３０は、ＬＳＩ１０とＬＳＩ２０との間でデータを転送する手段である。

ＬＳＩ２０は、図６に示すように、ＤＭＡコントローラ２０１、メモリ２０２ａ、メモリ２０２ｂ、メモリ２０２ｃ、メモリ２０２ｄ、コア２０３、リングバス２０４を備える。メモリ２０２ａ、メモリ２０２ｂ、メモリ２０２ｃ、メモリ２０２ｄを総称して、メモリ２０２という。

ＤＭＡコントローラ２０１は、リングバス２０４上でデータの転送経路を判断する。具体的には、ＤＭＡコントローラ２０１は、対象となるメモリ２０２へ一番短い経路でデータを転送する。
ＬＳＩ２０におけるリングバス２０４を介して同期が必要なデータを転送する場合、先に転送したデータの転送が終了しないと、次のデータを転送することができない。図６に示すコンピュータ１では、ＰＣＩ ｅｘｐｒｅｓｓ３０を使用して、ＬＳＩ１０から転送される第１データｄ１がＤＭＡコントローラ２０１を介してメモリ２０２ｂに書き込まれる。その後、ＬＳＩ１０から転送される第２データｄ２がＤＭＡコントローラ２０１を介してメモリ２０２ａに書き込む場合、ＤＭＡコントローラ２０１は、その第１データｄ１を経路Ｌ１を介してメモリ２０２０ｂに転送する。そして、ＤＭＡコントローラ２０１は、メモリ２０２ｂに第１データｄ１が送信されたことを確認した後、第２データｄ２をメモリ２０２ａに送信する必要がある。メモリ２０２ｂに書き込んだ第１データｄ１の確認は、ＬＳＩ１０から出力した第１データｄ１と共に図６に示すｓｙｎｃ信号（図７におけるデータ１に相当）をＤＭＡコントローラ２０１を介してメモリ２０２ｂに送信し、第１データｄ１の書き込みが終了したときに、メモリ２０２ｂがｓｙｎｃ信号の確認応答であるａｃｋ信号を経路Ｌ７を介してＤＭＡコントローラ２０１へ送信することによって行われる。このａｃｋ信号により、ＤＭＡコントローラ２０１は、第１データｄ１の書き込みの終了を知ることができる。ＤＭＡコントローラ２０１による第２データｄ２の送信は、このａｃｋ信号を受信した後に行われる。第２データｄ２の書き込みが終了すると、メモリ２０２ａにおける特定フラグに１が書き込まれる。
コア２０３は、メモリ２０２ｂに書き込んだ第１データｄ１を読み出す場合、まず経路Ｌ５を介してポーリングを行う。これにより、コア２０３は、メモリ２０２ａにおける特定フラグが１であるか否かを確認することができる。コア２０３は、特定フラグが１である場合に、経路Ｌ６を介してメモリ２０２ｂから第１データｄ１を読み出す。
なお、第１データｄ１の書き込みが終わらないときにＤＭＡコントローラ２０１が第２データｄ２を転送した場合、経路Ｌ２が経路Ｌ１よりも短いため、第２データｄ２は対象のメモリ２０２ａよりも先に書き込んでしまう可能性がある。この場合、メモリ２０２ａにおける特定フラグは１であるが、メモリ２０２ｂには第１データｄ１がまだ書き込まれていない。よって、コア２０３は、経路Ｌ５を介してメモリ２０２ａにおける特定フラグが１であることを確認し、経路Ｌ６を介してメモリ２０２ｂからデータを読み出しても、メモリ２０２ｂには第１データｄ１が書き込まれていないため、読み出したデータは誤ったデータである。そのため、図６に示すコンピュータ１では、複数のデータを並行して転送することはできず、データ転送時間が長くなる。その結果、図６に示すコンピュータ１では、メモリアクセスのレイテンシが大きくなってしまう。
以上が図６に示すコンピュータ１の説明である。

本発明の一実施形態によるコンピュータ１は、特定フラグが１であることを確認することにより、メモリ２０２に書き込まれたデータの正しさ、すなわち書き込みが終了した後のデータであることが保証される。そのため、本発明の一実施形態によるコンピュータ１は、図６に示すコンピュータ１のようにｓｙｎｃ信号を転送し、先に転送したデータの書き込み終了を確認する必要がない。その結果、本発明の一実施形態によるコンピュータ１は、複数のデータを並列に転送することができ、メモリ２０２へのデータの転送時間を短くすることができる。また、本発明の一実施形態によるコンピュータ１では、ＩＤがＤＭＡコントローラ２０１だけではなく、メモリ２０２ｂからも送信されるため、ＩＤの転送時間を短くすることができる。

以上、本発明の一実施形態によるコンピュータ１について説明した。
コンピュータ１において、制御部２０１１（取得手段の一例）は、ＬＳＩ１０（別のＬＳＩの一例）から第１データｄ１及び第２データｄ２を取得する。ＩＤ生成部２０１２（生成手段の一例）は、取得した第２データｄ２についてＩＤ（識別子の一例）を生成する。メモリ２０２ａ（第１記憶手段の一例）は、前記ＩＤに基づいて前記第１データｄ１及び前記第２データｄ２の書き込みが完了したか否かを示す特定フラグ（フラグの一例）を決定する。
こうすることにより、コンピュータ１において、特定フラグに基づいて、第１データｄ１及び第２データｄ２のメモリ２０２への書き込みが完了したか否かを判定できる。その結果、例えば、コア２０３は、特定フラグが１である、すなわち第１データｄ１及び第２データｄ２のメモリ２０２への書き込みが完了したことを確認した上で、第１データｄ１を読み出した場合、確実に書き込みが完了した後のデータ、すなわち、正確なデータを読み出すことができる。つまり、本発明の一実施形態によるコンピュータ１は、図６に示したコンピュータ１とは異なり、第１データｄ１及び第２データｄ２を並列にメモリ２０２へ書き込むことができる。その結果、本発明の一実施形態によるコンピュータ１は、図６に示したコンピュータ１に比べて、データ転送時間を短くすることができ、メモリアクセスのレイテンシを小さくすることができる。

本発明の実施形態による最小構成の集積回路２０について説明する。
本発明の実施形態による最小構成の集積回路２０は、図８に示すように、取得手段２０１１ａ、生成手段２０１２ａ、第１記憶手段２０２ａ１を備える。
取得手段２０１１ａは、異なる集積回路から第１データ及び第２データを取得する。
生成手段２０１２ａは、前記取得手段２０１１ａが取得した第２データについて識別子を生成する。
第１記憶手段２０２ａ１は、前記識別子に基づいて前記第１データ及び前記第２データの書き込みが完了したか否かを示すフラグを決定する。

次に、最小構成の集積回路２０の処理について図９を参照して説明する。
取得手段２０１１ａは、異なる集積回路から第１データ及び第２データを取得する（ステップＳ３１）。
生成手段２０１２ａは、前記取得手段２０１１ａが取得した第２データについて識別子を生成する（ステップＳ３２）。
第１記憶手段２０２ａ１は、前記識別子に基づいて前記第１データ及び前記第２データの書き込みが完了したか否かを示すフラグを決定する（ステップＳ３３）。
こうすることにより、集積回路２０は、特定フラグに基づいて、第１データ及び第２データの書き込みが完了したか否かを判定できる。その結果、集積回路２０では、フラグに基づいて第１データ及び第２データの書き込みが完了したことを確認した上で、第１データを読み出した場合、確実に書き込みが完了した後のデータ、すなわち、正確なデータを読み出すことができる。つまり、集積回路２０では、第１データ及び第２データを並列に転送することができる。その結果、データ転送時間を短くすることができ、メモリアクセスのレイテンシを小さくすることができる。

なお、本発明の別の実施形態では、ＬＳＩ２０におけるリングバス２０４のように１つのＬＳＩにおけるリングバスのみならず、複数のＬＳＩを接続するリングバスにおいてＩＤを用いて複数のデータを並行して転送し、特定フラグにより確実にデータの書き込みが完了したことを保証するものであってもよい。

なお、本発明の実施形態における処理は、適切な処理が行われる範囲において、処理の順番が入れ替わってもよい。

本発明の実施形態について説明したが、上述のコンピュータ１、集積回路２０、その他の制御装置のそれぞれは、コンピュータ装置を有していてもよい。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。コンピュータの具体例を以下に示す。
図１０は、少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。
コンピュータ５は、図１０に示すように、ＣＰＵ６（プロセッサを含む）、メインメモリ７、ストレージ８、インターフェース９を備える。
例えば、上述のコンピュータ１、集積回路２０、その他の制御装置のそれぞれは、コンピュータ５に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ８に記憶されている。ＣＰＵ６は、プログラムをストレージ８から読み出してメインメモリ７に展開し、当該プログラムに従って上記処理を実行する。また、ＣＰＵ６は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ７に確保する。

ストレージ８の例としては、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、磁気ディスク、光磁気ディスク、ＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＤＶＤ－ＲＯＭ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、半導体メモリ等が挙げられる。ストレージ８は、コンピュータ５のバスに直接接続された内部メディアであってもよいし、インターフェース９または通信回線を介してコンピュータ５に接続される外部メディアであってもよい。また、このプログラムが通信回線によってコンピュータ５に配信される場合、配信を受けたコンピュータ５が当該プログラムをメインメモリ７に展開し、上記処理を実行してもよい。少なくとも１つの実施形態において、ストレージ８は、一時的でない有形の記憶媒体である。

また、上記プログラムは、前述した機能の一部を実現してもよい。さらに、上記プログラムは、前述した機能をコンピュータ装置にすでに記録されているプログラムとの組み合わせで実現できるファイル、いわゆる差分ファイル（差分プログラム）であってもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例であり、発明の範囲を限定しない。これらの実施形態は、発明の要旨を逸脱しない範囲で、種々の追加、省略、置き換え、変更を行ってよい。

１、５・・・コンピュータ
６・・・ＣＰＵ
７・・・メインメモリ
８・・・ストレージ
９・・・インターフェース
１０、２０・・・ＬＳＩ
３０・・・ＰＣＩ ｅｘｐｒｅｓｓ
２０１・・・ＤＭＡコントローラ
２０２、２０２ａ、２０２ｂ、２０２ｃ、２０２ｄ・・・メモリ
２０３・・・コア
２０４・・・リングバス
Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７・・・経路

Claims (8)

1. 異なる集積回路から第１データ及び第２データを取得する取得手段と、
   前記取得手段が取得した第２データについて識別子を生成する生成手段と、
   前記識別子に基づいて前記第１データ及び前記第２データの書き込みが完了したか否かを示すフラグを決定する第１記憶手段と、
   を備える集積回路。
2. 前記第１データを記憶する第２記憶手段、
   を備え、
   前記第１記憶手段は、
   前記第２記憶手段から取得した前記識別子に基づいて前記フラグを決定する、
   請求項１に記載の集積回路。
3. 前記第１記憶手段を介して前記第２記憶手段に前記第１データ及び前記識別子を送信する第１送信手段、
   を備え、
   前記第１記憶手段は、
   前記第１送信手段が送信した前記第１データを前記第２記憶手段が記憶した後に、前記第２記憶手段が前記第１記憶手段に送信した前記識別子に基づいて前記フラグを決定する、
   請求項２に記載の集積回路。
4. 第３記憶手段及び前記第２記憶手段を介して前記識別子を前記第１記憶手段に送信する第２送信手段、
   を備え、
   前記第１記憶手段は、
   前記第２送信手段が送信した前記識別子に基づいて前記フラグを決定する、
   請求項２または請求項３に記載の集積回路。
5. 前記フラグに基づいて、前記第１データを読み出す読み出し手段、
   を備える請求項１から請求項４の何れか一項に記載の集積回路。
6. 請求項１から請求項５の何れか一項に記載の集積回路と、
   前記異なる集積回路と、
   を備えるデータ転送システム。
7. 異なる集積回路から第１データ及び第２データを取得することと、
   取得した第２データについて識別子を生成することと、
   前記識別子に基づいて前記第１データ及び前記第２データの書き込みが完了したか否かを示すフラグを決定することと、
   を含む処理方法。
8. コンピュータに、
   異なる集積回路から第１データ及び第２データを取得することと、
   取得した第２データについて識別子を生成することと、
   前記識別子に基づいて前記第１データ及び前記第２データの書き込みが完了したか否かを示すフラグを決定することと、
   を実行させるプログラム。

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