JP2021520513A - 金属光学メタ表面の製造 - Google Patents

Abstract

本開示は、ホログラム素子のアレイを含む金属光学メタ表面の製造方法を提供する。本方法は、ダマシン法によって、導電バリア層または誘電体バリア層により保護された第１銅層をバックプレーン構造上に形成する工程を含む。上記第１銅層は、上記バックプレーン構造から垂直に延在する複数のナノギャップを含む。上記ナノギャップは誘電材料により充填されている。また、本方法は、上記誘電材料、及び、上記導電バリア層または上記誘電体バリア層の一部分を除去する工程であって、上記第１銅層の上記ナノギャップ内の上記一部分を露出するための工程を含む。さらに、本方法は、第１保護銅層を形成するために、上記第１銅層の頂部および露出した側部に誘電体被覆層を堆積する工程と、電気的にチューナブルな屈折率を有する電気的チューナブル材料により上記ナノギャップを充填する工程とを含んでよい。

Description

本開示は、金属光学メタ表面の製造方法に関する。特に、本開示は、銅ピラー間にナノスケールのギャップを有する銅ピラーのアレイを含む銅ホログラフィックメタ表面の製造のためのダマシン法に関する。また、この製造プロセスは、リフレクタとしてバックプレーン構造を製造するステップと、屈折率可変コア材料によりナノスケールギャップを充填するステップとを含む。

車両、無人機、ロボット、セキュリティ、マッピングなどの自律システムおよびアプリケーションは、とりわけ、３Ｄで世界を見る必要がある。走査光検出測距（ＬｉＤＡＲ）は、現在の自走車に使用される３Ｄセンサである。また、ＬｉＤＡＲは、高解像度マップを作成するために使用することができ、動的視野を提供する。従来、ＬｉＤＡＲは、密なポイントクラウドを作成するためにレーザビームの機械的走査に基づいていた。

最近、機械的に走査されたＬｉＤＡＲをソリッドステートＬｉＤＡＲに置き換えることに強い関心が寄せられている。ソリッドステートＬｉＤＡＲは、光ビームステアリングの電子手段を使用するため、信頼性が高く、一定の性能上の利点を提供する。また、固体式ＬｉＤＡＲは低電力であり、コンパクトであり、低コストのＣＭＯＳ製造技術を採用することができる。現在、固体ビーム走査に対する最もよく知られているアプローチは、光フェーズドアレイである。この特許は、ホログラフィックメタ表面に基づく固体走査装置を製造するための方法を記載する。

一実施形態において、本開示は、チューナブル素子のアレイを含む金属光学メタ表面の製造方法を提供する。本方法は、導電バリア層または誘電体バリア層を有する第１銅層をダマシン法によってバックプレーン構造上に形成する工程を含んでよい。上記第１銅層は、上記バックプレーン構造から垂直に延在する複数のナノギャップを含む。上記ナノギャップは誘電材料により充填されている。上記導電バリア層または上記誘電体バリア層は、上記第１銅層と上記バックプレーン構造との間、及び、上記第１銅層と上記誘電材料との間に位置する。また、本方法は、上記誘電材料、及び、上記導電バリア層または上記誘電体バリア層の一部分を除去する工程であって、上記第１銅層の上記ナノギャップ内の上記一部分を露出するための工程を含んでよい。さらに、本方法は、第１保護銅層を形成するために、上記第１銅層の頂部および露出した側部に誘電体被覆層を堆積する工程と、電気的にチューナブル（制御可能、調整可能）な屈折率を有する電気的チューナブル材料により上記ナノギャップを充填する工程と、を含んでよい。

一実施形態において、本開示は、銅ダマシン法による光学メタ表面の製造方法を提供する。本方法は、バックプレーン構造上に複数の誘電体層を堆積する工程と、上記誘電体層内に複数のトレンチを形成するために上記誘電体層をエッチングする工程と、を含んでよい。また、本方法は、銅拡散または銅腐食を防止するために導電バリア層または誘電体バリア層を堆積する工程と、上記導電バリア層または上記誘電体バリア層上に銅シード層をスパッタリングする工程と、上記トレンチを充填するために上記導電バリア層または上記誘電体バリア層上に第１銅層を電気メッキする工程と、上記誘電体層の頂部表面を露出させて複数の銅ピラーを形成するために、化学的機械研磨（ＣＭＰ）によって上記第１銅層の上部を除去する工程とを含みうる。さらに、本方法は、上記銅ピラー間に複数のナノギャップを形成するために上記誘電体層および上記誘電バリア層をエッチングする工程と、上記銅ピラーの頂部および側壁上に誘電体被覆層を堆積する工程と、電気的にチューナブルな屈折率を有する電気的チューナブル材料により上記複数のナノギャップを充填する工程と、を含みうる。

一実施形態において、本開示は、光学メタ表面の製造方法を提供する。本方法は、ダマシン法によって導電バリア層を有する複数の銅ピラーをバックプレーン構造上に形成する工程を含みうる。上記複数の銅ピラーの間の複数のナノギャップは誘電材料により充填される。上記導電バリア層は、上記第１銅層と上記バックプレーン構造との間、及び、上記第１銅層と上記誘電材料との間に位置する。上記バックプレーン構造は誘電体積層または銅層を含む。また、本方法は、上記ナノギャップ内の上記誘電材料を除去する工程であって、少なくとも上記誘電体積層の表層を除去し、かつ、上記複数の銅ピラーそれぞれの４つの側面すべてを露出させるために導電バリア層を除去する工程を含みうる。さらに、本方法は、上記複数の銅ピラーそれぞれの上記４つの側面上に誘電体被覆層を堆積する工程と、電気的にチューナブルな屈折率を有する電気的チューナブル材料により上記銅ピラーの下方の上記ナノギャップと上記スペースを充填する工程と、を含みうる。

追加の実施形態および特徴は以下の説明に部分的に記載されており、本明細書を検討すると当業者には明らかになるか、または開示された主題の実施によって学習され得る。本開示の性質および利点のさらなる理解は、本明細書の一部を形成する明細書の残りの部分および図面を参照することによって実現され得る。

本開示は、本開示の様々な実施形態として提示され、本開示の範囲の完全な列挙として解釈されるべきではない、以下の図面およびデータグラフを参照して、より完全に理解されるであろう。
本開示の実施形態に係る金属ホログラフィックメタ表面装置の上面概観図である。 本開示の実施形態に係る１Ｄ金属ホログラフィックメタ表面装置の断面図である。 本開示の実施形態に係る、図１Ｂのアレイにおける一対の銅ピラーとフルバックプレーン構造とを含む１つのサブ波長ホログラフィック素子の断面図を示す。 本開示の実施形態に係る、図１Ｂのアレイにおける一対の銅ピラーと部分バックプレーン構造とを含む１つのサブ波長ホログラフィック素子の断面図を示す。 本開示の実施形態に係る、図１Ｂのアレイにおける一対の銅ピラーとノッチ設計バックプレーン構造とを含む１つのサブ波長ホログラフィック素子の断面図を示す。 本開示の実施形態に係る、図１Ｂのアレイにおける一対の銅ピラーとブラッグ反射器バックプレーン構造とを含む１つのサブ波長ホログラフィック素子の断面図を示す。 本開示の実施形態に係る、ウエハ基板上への複数の誘電体層の蒸着の断面図を示す。 本開示の実施形態に係る、トレンチを形成するために、図６Ａの上部誘電体層をエッチングする断面図を示す。 本開示の実施形態に係る、トレンチ上および図６Ｂの上部誘電体層上にライナおよび銅層を堆積する断面図を示す。 本開示の実施形態に係る、上部誘電体層を露出させるための、図６Ｃの銅層の化学機械的平坦化（ＣＭＰ）の断面図を示す。 本開示の実施形態に係る、図６Ｄの銅層および上部誘電体層上に誘電体層を堆積する断面図を示す。 本開示の実施形態に係るダマシン法を使用して、図６Ｅの誘電体層上に銅層をパターニングする断面図を示す。 本開示の実施形態に係る、銅ピラー間にナノギャップを形成するために、図６Ｆの上部誘電体層を化学的にエッチングする断面図を示す。 開示の実施形態に係る、図６Ｇの銅ピラーに誘電体コーティングを付加する断面図を示す。 本開示の実施形態に係る、電気的チューナブル材料を銅ピラー上に設け、図６Ｈの銅ピラー間のナノギャップを充填する断面図を示す。 本開示の実施形態に係る、ダマシン法を使用して、パターン化された銅ピラーおよび銅パッチを形成する断面図を示す。 本開示の実施形態に係る、上部誘電体層および導電バリアを除去するために図７Ａの誘電体層を化学的にエッチングして、銅ピラー間にナノギャップを形成する断面図を示す。 本開示の実施形態に係る、図７Ｂの銅ピラーに誘電体コーティングする断面図を示す。 本開示の実施形態に係る、電気的チューナブル材料を銅ピラー上に設け、図７Ｃの銅ピラー間にナノギャップを充填する断面図を示す。 本開示の実施形態に係る、ダマシン法を使用して、パターン化された銅ピラーおよび銅パッチを形成する断面図を示す。 本開示の実施形態に係る、上部誘電体層、銅ピラーを取り囲む導電バリア、および銅ピラーの下方の誘電体層を除去して、図８Ａの上部誘電体層を化学的にエッチングし、銅ピラー間にナノギャップを形成する断面図を示す。 本開示の実施形態に係る、図８Ｂの銅ピラーに誘電体コーティングする断面図を示す。 本開示の実施形態に係る、電気的チューナブル材料を銅ピラー上に設け、銅ピラー間および図８Ｃのピラーの下方を充填する断面図を示す。 本開示の実施形態に係る、図７Ｄからの変更された構造の断面図を示す。

本開示は、以下の詳細な説明を、以下に記載される図面と併せて参照することによって理解され得る。説明を明確にするために、様々な図面における特定の要素は、一定の縮尺で描かれていない場合があることに留意されたい。

本特許出願は、２０１８年２月２２日に出願された「Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔｒｙ ＡＮＤ ＦＡ〜Ｂｒｉｃａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ Ｏｐｔｉｃａｌ Ｍｅｔａｓｕｒｆａｃｅｓ」と題するＰＣＴ出願第ＰＣＴ／ＵＳ１８／１９２６９号に関する。この出願は、その全体が参照により本明細書に組み込まれる。

本特許出願はまた、「ＰＬＡＳＭＯＮＩＣ ＳＵＲＦＡＣＥ - ＳＣＡＴＴＥＲＩＮＧ ＥＬＥＭＥＮＴＳ ＡＮＤ ＭＥＴＡＳＵＲＦＡＣＥＳ ＦＯＲ ＯＰＴＩＣＡＬ ＢＥＡＭ ＳＴＥＥＲＩＮＧ」と題する、２０１８年３月１９日に出願された米国特許出願第１５／９２４，７４４号にも関し、その全体が参照により本明細書に組み込まれる。

概要
本開示は、金属ホログラフィックメタ表面デバイスを製造するための方法を提供する。この装置は、より高い周波数、特に赤外線または可視周波数において動作可能である。動作周波数が光（赤外／可視）周波数にスケールアップされると、個々の散乱素子のサイズ及び隣接する散乱素子間の間隔が、技術のサブ波長／メタマテリアル的な観点を保持するために比例的にスケールダウンされる。光周波数での動作に関連する長さスケールは、典型的にはミクロン以下のオーダーである。ミクロン以下のオーダーは、従来のプリント回路基板（ＰＣＢ）プロセスの典型的な長さスケールよりも小さい。

金属ホログラフィックメタ表面デバイスはホログラム素子のアレイを含む。そのアレイは、１次元（１Ｄ）アレイまたは２次元（２Ｄ）アレイであってよい。各ホログラム素子は、一対の金属ピラーと、電気的チューナブル材料と、反射器としてのバックプレーン構造とを含む。

ＰＣＴ出願番号ＰＣＴ／ＵＳ１８／１９２６９に開示されている光学メタ表面と比較すると、金属光学メタ表面は、ホログラム素子内の誘電体ピラーではなく、金属ピラー（例えば、銅ピラー）を含む。誘電体ピラーの代わりに金属ピラーを使用することにはいくつかの利点がある。

光学的には、金属ピラーは、金属ホログラフィックメタ表面のホログラム素子間の結合を減少させる。金属ピラーは、電気的チューナブル材料から光波場を侵入させない。そのため、光波場は、電気的チューナブル材料内に実質的に閉じ込められる。その結果、金属ピラーは、アレイ内でホログラム素子を互いに分離し、ホログラム素子間の光結合を低減する。対照的に、誘電体ピラー（例えば、アモルファスシリコンピラー）は、光波場を電気的チューナブル材料からピラー内に通過させる。その結果、ホログラム素子は互いに結合される。

電気的には、金属ピラーはアモルファスシリコンピラーよりも良好な導体である。従って、金属光学メタ表面は、誘電体ピラーを有する光学メタ表面よりもオーム損失が小さい。金属ピラーは、とりわけ、銅、金、銀、アルミニウムを含んでよい。

本開示は、銅ピラー間のナノスケールのギャップに電気的チューナブル材料を充填した銅ピラーのアレイを含む、銅ホログラフィックメタ表面の製造のためのダマシン法に関する。

本開示は、銅ピラーをパターニングするためのダマシン法を使用する方法を提供する。ダマシン法は、メタライズ層のトランジスタへの相互接続に銅を使用する半導体集積回路を製造するために開発された。

本開示は、銅を拡散から保護するために誘電体バリア層を付加するための方法を提供する。バリア層はまた、銅の腐食を防止することができる。これは、電子デバイスまたは半導体集積回路とは全く異なる。電子デバイスでは、Ｔａおよび／またはＴａＮを含む導電バリア層を使用して、銅が絶縁体中に拡散しないように保護する。Ｔａおよび／またはＴａＮを含む導電バリア層は銅を絶縁体への拡散から保護するのに役立ち、また２つの銅層に電気的に接続する。一方、銅に対する誘電体バリア層は、誘電体層が２つの銅層の電気的接続を妨げることから、機能しないであろう。

また、本開示は、Ｔａおよび／またはＴａＮを含む導電バリア層を銅に付加するが、導電バリア層による光損失を低減するために、導電バリア層の一部を除去し、そして誘電体バリア層により銅を再被覆するための方法を提供する。このようにＴａおよび／またはＴａＮを除去する理由は、対象とする周波数範囲の光に対してＴａおよびＴａＮの吸収性が極めて高いためである。ＴａとＴａＮの存在は金属光学メタ表面の光学性能に影響するであろうが、回路の電気性能には影響しない。

また、ある方法は、金属光学メタ表面デバイスを形成するために、銅ピラー間のナノギャップを電気的チューナブル材料で充填してもよい。電気的チューナブル材料は、とりわけ、液晶、電気光学（ＥＯ）ポリマー材料、またはカルコゲナイドガラスを含んでよい。電気的チューナブル材料は、電圧を印加することで調整可能な屈折率を有する。

金属光学メタ表面
図１Ａは、本開示の実施形態に係る金属ホログラフィックメタ表面装置の上面外観図である。図１Ａに示すように、金属ホログラフィックメタ表面装置１００は、図１Ｂに見られるように、ベース１０８の第１の部分上にホログラフィック素子のアレイを含む、金属ホログラフィックメタ表面領域１０２を有する。金属ホログラフィックメタ表面領域１０２はホログラム素子のアレイを含む。各ホログラフィック素子は、一対の金属ピラーと、一対の金属ピラー間の屈折率可変コア材料（すなわち、電気的チューナブル材料）とを含む。

また、ホログラフィックメタ表面デバイス１００は、チップの第２の部分上にＣＭＯＳトランジスタを含む相互接続領域１０３を有していてもよい。相互接続領域１０３内のＣＭＯＳトランジスタは、各々のホログラフィック素子の金属ピラーに印加される電圧を制御することができる。ＣＭＯＳトランジスタは、静的消費電力が少なく、雑音耐性に優れる。ホログラフィック素子のアレイと電気制御回路とはデカップリングされている。いくつかの実施形態では、相互接続領域１０３は、能動素子を有していないワイヤの複雑なルーティングを含んでよい。

いくつかの実施形態では、相互接続領域は、ホログラフィックメタ表面（図示せず）内で少なくとも部分的に混合されてもよい。例えば、金属ホログラフィックメタ表面は、回路が部分的にホログラフィック表面の下方に位置するアクティブコントロールを有してよい。

図１Ｂは、本開示の実施形態に係る１Ｄ金属ホログラフィックメタ表面装置の断面図である。図１Ｂに示すように、アレイ１０２は、ウエハ上に直線状に配置された複数の列の金属ホログラフィック素子１０６を含む。金属ホログラフィック素子または共振器１０６は、一対の金属ピラー１１０Ａ〜１１０Ｂと、金属ピラー間の電気的チューナブル材料１１２とを含む。金属ピラーは、バックプレーン構造１０４の上に堆積される。いくつかの実施形態では、バックプレーン構造１０４は、とりわけ、フルバックプレーン、部分バックプレーン、ノッチ設計、またはブラッグ反射器のうちの１つを含んでもよい。

図１Ｂに示すように、レーザ入力のような入射波の斜入射は比較的高いＱ値で金属ピラー間のギャップ内の共振を励起し、位相の動的変調を可能にする。さらに、金属ピラーはバックプレーン構造上に堆積され、そのため、当該構造は反射アレイとして動作し、したがって、制御エレクトロニクスと一体化しうる。共振器は、波長可変屈折率を有する電気的チューナブル材料によって分離された２つの金属ピラーを含む。共振器は、図１Ｂに示すようなホログラフィック出力を生成する。

金属ピラーの反射位相はコア材料の屈折率に敏感であり、Δｎ／ｎの約７％の屈折率変調でほぼ２πの位相変調が可能である。屈折率に対するコア材料の高い感度は、共振の高いＱ値、例えばＱ値２０によって可能になる。コアの屈折率に対する反射位相の高い感度によって、金属ピラー間のギャップに屈折率調整可能なコア材料が一体化され、これにより動的なメタ表面が作り出される。

チューナブル誘電材料の屈折率変調範囲は小さい可能性があるため、波長可変放射または散乱素子のアレイを設計するための１つの課題は、高いＱ値、低損失、サブ波長共振器を作製することである。Ｑ値は、その中心周波数に対する共振器の帯域幅を特徴付ける無次元パラメータである。Ｑ値が高いと、共振器の蓄積エネルギーに比べてエネルギー損失のレートが低いことを示す。高いＱ値を有する共振器はダンピング（減衰）が低い。

バックプレーン構造１０４は、金属ピラーを支持するためにベース１０８上に堆積される。いくつかの実施形態では、ベース１０８はウエハ基板を含んでよい。ウエハ基板は特に、結晶シリコンウエハであってもよい。いくつかの実施形態では、ベース１０８は、ウエハ基板と、配線のための複数の層とを含んでよい。

バックプレーン構造１０４は光波を反射する。ホログラフィック素子１０６Ａを横切る静電場を作り出すために、２つの金属ピラー２０２間に制御電圧が印加される。電場および磁界の両方は、２つの金属ピラー１１０Ａ〜１１０Ｂの間のナノギャップ内の電気的チューナブル材料１１２に十分に閉じ込められている。

図２は、本開示の実施形態に係る、図１Ｂのアレイ内に一対の金属ピラーとフルバックプレーン構造とを含む共振器を有するサブ波長ホログラフィック素子１０６Ａのうちの１つの断面図を示す。図示するように、金属ホログラフィック素子１０６Ａは、例えばサブ波長の金属ホログラフィック素子であるが、ベース１０８と金属ピラー２０２Ａ〜Ｂの間に配置されるバックプレーン構造１０４Ａ上に、２つの金属ピラー２０２の間に電気的チューナブル材料または屈折率チューナブル材料２０４を備えた共振器を含む。図２に示すように、フルバックプレーン構造１０４Ａは、金属層２０８上に誘電体層２０６を含んでもよい。誘電体スペーサ２０６は、少なくとも１つの薄い化学的耐性層と、少なくとも１つの厚い誘電体層とを含んでよい。

電場および磁界の両方は、２つの金属ピラー２０２Ａ〜２０２Ｂの間のナノギャップ内の電気的チューナブル材料２０４に十分に閉じ込められる。電場および磁場は、その大部分が共振器の上端と下端との間に閉じ込められている。

図３は、本開示の実施形態に係る、図１Ｂのアレイ内に一対の金属ピラーと部分バックプレーン構造とを含む共振器を有するサブ波長ホログラフィック素子１０６Ｂのうちの１つの断面図を示す。図示するように、金属ホログラフィック素子１０６Ｂは、例えばサブ波長の金属ホログラフィック素子であるが、ベース１０８と金属ピラー３０２Ａ〜Ｂの間に配置されるバックプレーン構造１０４Ｂ上に、２つの金属ピラー３０２の間に屈折率チューナブル材料３０４を備えた共振器を含む。部分バックプレーン構造１０４Ｂは、誘電体層３０６内に埋め込まれた金属パッチ３０８を含んでもよい。金属パッチ３０８は、Ｈ＿ｍとラベル付けされた高さ、及びＷ＿ｍとラベル付けされた幅を有する矩形形状であってもよい。金属パッチ３０８は、電気的チューナブル材料３０４の下方に配置される。金属パッチ３０８の幅は、ゼロからほぼピッチまで変化し得る。金属パッチの幅がピッチに等しい場合、部分フルバックプレーン構造はフルバックプレーン構造になる。

金属パッチが銅で形成される場合、銅パッチの幅は、製造および光学性能の両方に対する幅の影響を考慮することによって設計されてもよい。一方で、銅パッチの幅を小さくした銅パッチの作製は容易である。他方、銅パッチの幅が増加すると、光学的性能はより優れる。

ここでも、電場および磁界の両方は、２つの金属ピラー３０２Ａ〜Ｂの間のナノギャップ内の電気的チューナブル材料３０４に十分に閉じ込められる。電場および磁場は、その大部分が共振器の上端と下端との間に閉じ込められている。

図４は、本開示の実施形態に係る、図１Ｂのアレイ内に一対の金属ピラーおよびノッチ設計バックプレーン構造を含む共振器を有するサブ波長ホログラフィック素子１０６Ｃのうちの１つの断面図を示す。図示するように、金属ホログラフィック素子１０６Ｃは、例えば、サブ波長の金属ホログラフィック素子であるが、２つの金属ピラー４０２の間に屈折率チューナブル材料４０４を備えた共振器をバックプレーン構造上に含む。バックプレーン構造は、ベース１０８と金属ピラー４０２Ａ〜Ｂとの間に配置される。

ノッチ設計バックプレーン構造１０４Ｃは、金属層４０８上にノッチ４１０を有する誘電体層４０６を含んでもよい。ノッチ４１０は、ナノギャップ内の電気的チューナブル材料４０４の下方に位置する。ノッチ４１０は、誘電体層４０６に接続し、金属層４０８内に突出する。ノッチは、誘電性スペーサの位置で磁界中のノードを強制することによって、ユニットセル間の結合を防止することができる。

ここでも、電場および磁界の両方は、２本の金属ピラー４０２Ａ〜Ｂの間のナノギャップ内の電気的チューナブル材料４０４に十分に閉じ込められる。電場および磁場は、その大部分が共振器の上端と下端との間に閉じ込められている。

図５は、本開示の実施形態に係る、図１Ｂのアレイ内に一対の金属ピラーとブラッグ反射器バックプレーン構造とを含む共振器を有するサブ波長ホログラフィック素子１０６Ｄのうちの１つの断面図を示す。図示されているように、金属ホログラフィック素子１０６Ｄは、例えばサブ波長金属ホログラフィック素子であるが、２つの金属ピラー５０２Ａ〜Ｂの間に屈折率チューナブル材料５０４を備えた共振器をバックプレーン構造上に含む。バックプレーン構造は、ベース１０８と金属ピラー５０２Ａ〜Ｂとの間に配置される。

ブラッグ反射器バックプレーン構造１０４Ｄは、高誘電率の誘電体層５０６Ｂとインターリーブされた低誘電率の誘電体層５０６Ａを有する複数の誘電体層を含んでもよい。ブラッグ反射器バックプレーン構造１０４Ｄは、非金属反射器である。

ここでも、電場および磁界の両方は、２本の金属ピラー５０２Ａ〜Ｂの間のナノギャップ内の電気的チューナブル材料５０４に十分に閉じ込められる。電場および磁界は、その大部分が共振器１０６Ｄの上端と下端との間に閉じ込められている。

上記の金属ホログラム素子１０６Ａ〜Ｄの共振子では、ノードまたは反ノードの数は金属ピラー高さに応じて変化しうる。例えば、金属ピラーのある高さに対して、電場には２つのノードまたは２つの反ノードがあり、磁界には２つのノードまたは２つの反ノードがある。金属ピラー及び電気的チューナブル材料を含む共振器の高さが低減される場合、共振器は、１つの共振のみを有しうる。共振器の高さが増加すると、共振器は、３つ、４つ、またはそれ以上のノードを有することができる。

高さは製造中に調整される。共振器の高さが決まると、バックプレーン構造が共振に基づいて調整される。そして、チューナブル材料の屈折率を調整することができる。

一例として、表１は、図３に示されるような共振器および部分バックプレーン構造のピッチ、高さ、および幅の寸法を記載する。一例として、誘電体層３０６はＳｉＯ_２である。

表１の特定の寸法は、９０５ｎｍの動作波長に対するものである。これらの寸法は、波長によって変化する場合がある。例えば、１５５０ｎｍの波長では、パラメータが２つの波長の比率、すなわち、１５５０／９０５に等しい係数で乗算されるべきである。

フルバックプレーン構造１０４Ａおよびブラッグ反射器バックプレーン構造１０４Ｄの場合、ピッチは幅（Ｗ＿ｍ）である。

ノッチ設計バックプレーン構造１０４Ｃの場合、ノッチは、Ｗ＿ｓｌｏｔの幅、および９０５ｎｍの波長で１００ｎｍから１５０ｎｍの範囲の深さを有する。

高さ、幅、およびピッチの寸法が変化し得ることは、当業者には理解されるのであろう。

ダマシン法
ダマシン法は半導体集積回路を製造するために開発された。回路は、メタライズ層のトランジスタへの相互接続に銅を使用する。半導体チップの製造において、銅はダマシン法でパターニングされる。銅は、アルミニウムで大いに成功して使用されてきたフォトレジストマスキングおよびプラズマエッチングの公知の技術によってパターニングできないためである。銅はアルミニウムよりも良好な導体であることが当技術分野で知られている。したがって、銅ベースのチップを使用する半導体チップは金属部品が小さくなり、電気エネルギーの使用量が少なくなり、プロセッサの高性能化につながる。アルミニウムを上回るこれらの利点により、ダマシン法において大いに開発努力がなされてきた。

ダマシン法では下層の誘電絶縁層（例えば、酸化シリコン）は導電体が充填されるトレンチでパターン化される。銅層の厚い被覆はトレンチを過充填し、絶縁層上に堆積する。次いで、化学機械平坦化（ＣＭＰ）を用いて、平坦化のために絶縁層の上面より上方に伸びる銅を除去する。誘電体絶縁層のトレンチ内の銅はパターン化導体となる。

ダマシン法は、シングルダマシン法またはデュアルダマシン法であってよい。いくつかの実施形態では、シングルダマシン法が２つの別個のダマシン工程を含んでもよく、トレンチおよびビアを別個に形成するために使用されてもよい。シングルダマシン法は、ビアが存在しないデバイスを形成する際に使用され得る。

いくつかの実施形態では、デュアルダマシン法は、プロセスステップ数を減らすために、２つの特徴部の形成を組み合わせる。デュアルダマシン法は、一般に、単一の銅蒸着を用いて、ビアを覆うトレンチなどの、２つの特徴部を、銅を用いて同時に形成、充填する。絶縁体と銅の連続した層により、多層相互接続構造が形成される。

ステップ数に対するこの単純化を除いて、デュアルダマシン法とシングルダマシン法はほぼ同一である。シングルダマシン法で可能なものは、デュアルダマシン法で可能であることは当業者には知られているであろう。

ダマシン法では、導電バリア層がすべての銅相互接続を完全に囲む。導電バリア層は、周囲の材料の特性を劣化させる、周囲の材料への銅の拡散を防止する。例えば、ケイ素は、銅をドープすると深いレベルのトラップを形成することができる。導電バリア層は、銅拡散率を十分に低下させることができ、したがって、良好な電子接触を維持するために、誘電性絶縁体（例えば、酸化ケイ素）から銅を化学的に絶縁する一方で、高い導電性を依然として有する。

導電バリア層またはフィルムは、厚すぎないであろう。それにより、２つの導電性バリア膜と銅導体とのスタックは、アルミニウム相互接続の抵抗を超える総抵抗を有しうる。いくつかの実施態様において、拡散を低減するために、銅導電体の４つの側面すべてに導電バリア層が付加される。いくつかの実施形態では、導電バリアは側面に付加され、底面および上面は通常、Ｔａ／ＴａＮ障壁の代わりに誘電体バリアである。典型的なバリア金属には、とりわけ、ＴａおよびＴａＮが含まれる。

金属光学メタ表面の作製
実施例１
図６Ａ〜６Ｉは、ダマシン法を使用して金属光学メタ表面を形成するための工程を提供する。金属光学メタ表面は、図２に示すように、反射器として部分バックプレーン構造を含む。この方法は、銅パッチを含む部分バックプレーン構造の製造を含む。本方法は、誘電体バリア層（例えば、窒化物層）を有するパターン化された銅ピラーを形成するステップ（工程）も含む。この方法は、従来のダマシン法で一般に使用される導電バリア層（例えば、Ｔａおよび／または窒化Ｔａ）を、銅ホログラフィックメタ表面用の誘電体バリア層に置き換える。この方法はまた、誘電体被覆層（例えば、窒化物層）によって銅ピラーを再被覆して、誘電体絶縁体層（例えば、酸化シリコン）中への銅の移動を防止するステップを含む。この方法は、電気的チューナブル材料で銅ピラー間のナノギャップを充填するステップも含む。

図６Ａは、本開示の実施形態に係る、ウエハ基板上への複数の誘電体層の堆積の断面図を示す。図６Ａに示すように、誘電体層６０４、６０６、６０８、および６１０の積層物は、ウエハ基板６０２上に堆積される。誘電体層は、とりわけ、窒化シリコン（ＳｉＮ）、窒化炭化ケイ素（ＳｉＣＮ）、炭化シリコン（ＳｉＣ）、酸化アルミニウム（Ａｌ_２ Ｏ_３）、酸化ハフニウム（ＩＶ）（ＨｆＯ_２）、酸化シリコン（ＳｉＯ_２）などの誘電体材料を含んでよい。堆積技術は、とりわけ、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、またはプラズマ励起化学気相堆積（ＰＥＣＶＤ）を含んでよい。

図６Ｂ〜６Ｄは、銅パッチを含む部分バックプレーン構造を形成する工程を示す。図６Ｂは、本開示の実施形態に係るトレンチを形成するために、図６Ａの上部誘電体層をエッチングする断面図を示す。図６Ｂに示すように、トレンチ６０９は、ドライエッチングまたはプラズマエッチングによって上部誘電体層６１０内に形成される。ドライエッチングまたはプラズマエッチングは、垂直トレンチが誘電体層内に形成されるように垂直方向にエッチングすることができる。

図６Ｃは、本開示の実施形態に係る、トレンチ上および図６Ｂの上部誘電体層上にライナおよび銅層を堆積する断面図を示す。図示するように、銅はライナ６１２上に堆積される。銅層６１４はライナ６１２で保護される。ライナ６１２は、とりわけ、Ｔａおよび／またはＴａＮなどの導電性バリア材料とすることができる。

銅層は、ライナ６１２で被覆されたトレンチ内に電気メッキされてもよい。電気めっき堆積は、２工程プロセスであってもよい。まず物理蒸着（ＰＶＤ）を用いてシード層が堆積され、次いで、シード層上に銅が電気メッキされる。

図６Ｄは、本開示の実施形態に係る、上部誘電体層を露出させるための、図６Ｃの銅層の化学機械的平坦化（ＣＭＰ）の断面図を示す。図６Ｄに示すように、銅パッチ６１４は、銅層の平坦化のためにＣＭＰを使用することによって形成される。銅パッチは、上部誘電体層６１０内に埋め込まれる。

図６Ｅは、本開示の実施形態に係る、図６Ｄの銅層および上部誘電体層上に誘電体層を堆積する断面図を示す。図示するように、誘電性スペーサ６１８が、平坦化された銅パッチ６１４および誘電体層６１０の上方に堆積する。

誘電体スペーサは、複数の誘電体層を含んでもよい。一例として、誘電性スペーサは、最上層の窒化物層、最下層の窒化物層、及び最上層の窒化物層と最下層の窒化物層との間の酸化物層を含んでもよい。誘電体スペーサは、とりわけ、ＳｉＮ、ＳｉＣＮ、ＳｉＣ、Ａｌ_２Ｏ_３、ＨｆＯ_２、ＳｉＯ_２などの誘電体材料を含んでもよい。堆積技術は、とりわけ、ＰＶＤ、ＣＶＤ、またはＰＥＣＶＤを含んでよい。誘電体スペーサは材料および厚さが変化しうることは当業者に理解されるのであろう。

図６Ｆは、本開示の実施形態に係るダマシン法を使用して、図６Ｅの誘電体層上に銅層をパターニングする断面図を示す。図示するように、銅ピラー６２２は、間にナノギャップを有して形成される。誘電体バリア層６２０は、銅ピラー６２２の側壁および底部を覆う。誘電体層６２４は、銅ピラー間のナノギャップ内の空間を充填する。誘電体バリア層６２０は光学的に透明であり、とりわけ、窒化ケイ素（ＳｉＮ）、窒化ケイ素カーバイド（ＳｉＣＮ）、炭化シリコン（ＳｉＣ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＩＶ）（ＨｆＯ_２）、酸化シリコン（ＳｉＯ_２）、および銅拡散に対するバリアである光学的透明材料などの誘電体材料を含んでよい。

いくつかの実施形態では、ダマシン法はデュアルダマシン法であってもよい。デュアルダマシン法は、銅ピラー６２２内のエレメントと銅パッチ６１４内のエレメントとの間を電気ビア接続しうる。誘電体ライナが誘電体バリア層６２０に使用される場合、これらの接続は不可能であり、ＩＣ領域内の別の層内の銅ピラー６２２の頂部側に電気接触されうる。

いくつかの実施形態では、図６Ａ〜Ｆはシングルダマシン法を示す。これは、エッチング工程が１つしかないためである。プロセスがデュアルダマシンであった場合、図６Ｂに示されるような別のエッチングが行われうるのであり、異なる深さまでエッチングされる。また、デュアルダマシン法では、下方にある銅を露出するために、図６Ｂと図６Ｃとの間に湿式エッチング工程があってもよい。

本方法は、誘電体層６２４およびビア（図示せず）内にトレンチを形成するステップを含む。ビアは、銅ピラーに電圧を印加するために銅ピラーに接続される。

本方法は、図６Ｆに示すように、トレンチ上に誘電体バリア層６２０を堆積するステップを含む。この方法は、図６Ｃに示すように、一般には導電性バリア（例えば、Ｔａ／ＴａＮ）をトレンチに用いる半導体集積回路チップの従来の製造方法とは異なる。

この方法は、電気メッキによってトレンチ上に銅層を堆積させ、続いてＣＭＰを行って銅パッチ６２２を形成するステップも含む。

いくつかの実施形態では、図１Ａに示すように、金属光学メタ表面のホログラフィック表面にビアが存在しない場合がある。代替実施形態では、ビアは、活性金属光学メタ表面（図示せず）内に、または金属光学メタ表面の相互接続領域１０３内に存在しうる。ビアおよびトレンチは、デュアルダマシン法を使用して形成される。銅は、単一蒸着操作でビアおよびトレンチ内に同時に蒸着される。

図６Ｇは、本開示の実施形態に係る、銅ピラー間にナノギャップを形成するために、図６Ｆの上部誘電体層を化学的にエッチングする断面図を示す。図示するように、銅ピラー６２２間の誘電体層６２４は、緩衝酸化物エッチャント（ＢＯＥ）などのエッチャントを使用した化学エッチングで除去される。化学エッチングは、プラズマエッチングとは異なり、すべての方向にエッチング可能である。エッチング液は酸化物などの１つの誘電体材料をエッチングしてもよいが、窒化物などの他の隣接する誘電体材料はエッチングしない。

また、図６Ｇに示すように、エッチング液が銅ピラー６２２の垂直側壁上の誘電体バリア層６２０を除去する一方、下部誘電体バリア層６２０は、銅ピラー６２２と、銅ピラー６２２の下方の誘電体層６１８との間に残る。

図６Ｈは、本開示の実施形態に係る、図６Ｇの銅ピラーに誘電体被覆層を付加する断面図を示す。図６Ｈに示すように、誘電体被覆層６２５は、平坦化された銅ピラー６２２の頂部および側面上に堆積される。誘電体被覆層６２５はまた、銅ピラー６２２間の誘電体層６１８の露出された頂部上に堆積される。

誘電体被覆層６２５は、原子層堆積（ＡＬＤ）またはプラズマ励起化学気相堆積（ＰＥＣＶＤ）によって付加されてもよい。誘電体被覆層６２５は、光学的に透明であり、とりわけ、ＳｉＮ、ＳｉＣＮ、ＳｉＣ、Ａｌ_２Ｏ_３、ＨｆＯ_２、ＳｉＯ_２などの誘電体材料、および銅拡散に対するバリアである光学的透明材料を含んでよい。誘電体被覆層６２５は、保護層なしで銅の露出を最小にするために、極めて迅速に付加されうる。

図６Ｉは、本開示の実施形態に係る、電気的チューナブル材料を銅ピラー上に設け、図６Ｈの銅ピラー間のナノギャップを充填する断面図を示す。図示するように、電気的チューナブル材料６２６は、銅ピラー６２２間のナノギャップ６２３を充填する。この実施形態では、電気的チューナブル材料６２６が誘電体被覆層６２５の上部を覆う。

代替実施形態では、電気的チューナブル材料６２６が誘電体被覆層６２６の上部を覆わないようにもできる。電気的チューナブル材料は、液晶を含んでよい。電気的チューナブル材料は、ナノギャップ内にスピンコーティングされてもよい。

この方法は、電気的チューナブル材料を、ガラスおよびポリマーなどの光学的透明材料でカプセル化するステップをさらに含む。ポリマーは、とりわけ、ポリ（メチルメタクリレート）（ＰＭＭＡ）またはポリカーボネート（ＰＣ）を含んでよい。

実施例２
また、本開示は、ダマシン法において導電バリア層（例えば、Ｔａおよび／またはＴａＮ）の少なくとも一部を除去し、銅ホログラフィックメタ表面に誘電体被覆層を付加するための方法を提供する。Ｔａおよび／またはＴａＮバリア材は、ホログラフィックメタ表面の周波数範囲で光学光に対して極めて高い吸収性を有する。ＴａおよびＴａＮバリア層の存在により、銅光学メタ表面の効率は、非常に低いか、またはほぼゼロである。本開示は、その問題を特定するとともに、ＴａおよびＴａＮバリア層を除去することによってこの問題を解決するための解決策を提供する。

図７Ａは、本開示の実施形態に係る、ダマシン法を使用して、パターン化された銅ピラーおよび銅パッチを形成する断面図を示す。図示するように、銅ピラー７１８は、導電バリア層７２０（例えば、Ｔａおよび／またはＴａＮ）を備えて部分バックプレーン構造上に形成される。部分バックプレーン構造は、誘電性スペーサと、銅パッチ７０４と、ベース７０２を覆う導電性バリア７０６（例えば、Ｔａおよび／またはＴａＮ）とを有する。誘電性スペーサは、底部誘電体層、中央部誘電体層、および上部誘電体層７１２、７１４、および７１６を有する。上部誘電体層７２２は、被覆銅ピラー７１８間のナノギャップを充填する。銅パッチ７０４は、誘電体層７１２の下方に誘電体層７０８および７１０とともに埋め込まれる。電気導電バリア層（例えば、Ｔａおよび／またはＴａＮ）は銅を拡散からシールするために、銅の上に堆積される。ＴａおよびＴａＮ層は、スパッタリングによって堆積されてもよい。

図７Ｂは、本開示の実施形態に係る、上部誘電体層および導電バリアを除去して、銅ピラー間にナノギャップを形成するために、図７Ａの誘電体層を化学的にエッチングする断面図を示す。図７Ｂに示すように、誘電体層７２２は、エッチングされる誘電体材料に応じて、とりわけ、ＢＯＥなどのエッチング液を使用することによって、化学的にエッチング除去される。また、銅ピラー７１８の側壁上の導電バリア層は、例えば、誘電体層７２２をエッチングするのと同じエッチング液で化学的にエッチング除去される。

図７Ｃは、本開示の実施形態に係る、図７Ｂの銅ピラーに誘電体コーティングを付加する断面図を示す。図７Ｃに示すように、銅ピラーを拡散および／または腐食から保護するために、誘電体被覆層７２６が銅ピラー７１８上に堆積される。この工程は、不動態化処理（passivating operation）と称してもよい。被覆された銅ピラー７１８の間にはナノギャップ７２８が形成される。

図７Ｄは、本開示の実施形態に係る、電気的チューナブル材料を銅ピラー上に設け、図７Ｃの銅ピラー間のナノギャップを充填する断面図を示す。図７Ｄに示すように、電気的チューナブル材料７３０は、ナノギャップ７２８を充填し、また、銅ピラー７１８の頂部を覆う。光学的透明層７３２が電気的チューナブル材料７３０上に設けられる。光学的透明層７３２は、とりわけ、ガラス、ポリマーを含んでよい。例えば、ガラスまたはガラス蓋の固体片は、保護層として電気的チューナブル材料７３０を覆うことができる。

代替実施形態では、電気的チューナブル材料は銅ピラー間のナノギャップを充填するだけであり、銅ピラーの頂部上には存在しない。従って、光学的透明層は、被覆銅ピラー及び電気的チューナブル材料上に直接設けられる。

実施例３
本開示はまた、金属光学メタ表面が銅ピラーの下方の導電バリア層７２０をさらに除去する代替実施形態を提供し、図７Ｄに示すように、銅ピラーの下方に位置する導電バリア層７２０の光吸収を減少させる。

図８Ａ〜図８Ｄは、代替の金属光学メタ表面を形成するための工程を説明する。図８Ａは、本開示の実施形態に係る、ダマシン法を使用して、パターン化された銅ピラーおよび銅パッチを形成する断面図を示す。図示するように、銅ピラー８１８は、導電バリア層８２０（例えば、Ｔａおよび／またはＴａＮ）を有して部分バックプレーン構造上に形成される。部分バックプレーン構造は、ベース８０２上に、それぞれの誘電体層８１２、８１４、および８１６を含む誘電性スペーサと、銅パッチ８０４と、導電バリア８０６（例えば、Ｔａおよび／またはＴａＮ）とを有する。ベースは、とりわけ、ウエハ基板を含んでよい。上部誘電体層８２２は、被覆銅ピラー８１８間のナノギャップを充填する。銅パッチ８０４は、誘電体層８１２の下方の誘電体層８０８および８１０に埋め込まれる。導電バリア層（例えば、Ｔａおよび／またはＴａＮ）は、スパッタリングによって銅上に堆積されてもよい。

図８Ｂは、本開示の実施形態に係る、上部誘電体層、銅ピラーを取り囲む導電バリア層、および銅ピラーの下の誘電体層を除去して、銅ピラー間にナノギャップを形成するために、図８Ａの上部誘電体層を化学的にエッチングする断面図を示す。図８Ｂに示すように、上部誘電体層８２２は、エッチング液を使用して化学エッチングによって除去される。銅ピラーの下方の２つの誘電体層８１４および８１６も化学エッチングによって除去される。また、導電バリア８２０は、銅ピラー８１８の側壁および底部から完全に除去される。

銅ピラーは、他の機械的手段によって支持することができる。例えば、機械的支持は、規則的な間隔でビア接続によって提供されてもよい。これらのビアは、接地面層内のアンカー機構に接続する。アンカー機構は、反射器機構から電気的に分離されている。

図８Ｃは、本開示の実施形態に係る、図８Ｂの銅ピラーに誘電体コーティングを付加する断面図を示す。図示するように、誘電体被覆８２６は、銅ピラー８１８の頂部、側壁、および底部を含む、銅ピラーの各４つの側部（側面）に堆積される。

図８Ｄは、本開示の実施形態に係る、電気的チューナブル材料を銅ピラー上に堆積し、かつ、銅ピラー間のナノギャップおよび図８Ｃのピラーの下方を充填する断面図を示す。図８Ｄに示すように、電気的チューナブル材料８２８は、被覆された銅ピラー８１８の下方の空間、および銅ピラー８１８間のナノギャップを充填する。光学的透明層８３０が電気的チューナブル材料８２８上に設けられる。光学的透明層８３０は、ガラスまたはポリマーを含んでよい。

実施例４
本開示はまた、金属光学メタ表面が図７Ｄに示すメタ表面から変更された代替実施形態を提供する。代替実施形態では、被覆された銅ピラーおよびナノギャップ内の電気的チューナブル材料上にカプセル化層がスピンコーティングまたは堆積されうる。

図９は、本開示の実施形態に係る、図７Ｄからの変更された構造の断面図を示す。図示するように、金属光学メタ表面は、銅ピラー９１８および銅ピラー９１８の間のナノギャップ内の電気的チューナブル材料９２８上に堆積された光学的透明層９３０を含む。光学的透明層９３０は、ガラスまたはポリマーを含んでよい。銅ピラーの頂部および側壁は、誘電体被覆層９２６で被覆される。銅ピラー９１８の底部は導電バリア層９２０（例えば、Ｔａおよび／またはＴａＮ）によって保護される。銅ピラー９１８は、部分バックプレーン構造上に配置される。部分バックプレーン構造は、誘電体スペーサ９１２、９１４および９１６と、誘電体層９１０および９０８内に埋め込まれた銅パッチ９０４とを含む。銅パッチ９０４の側壁および底部は導電バリア層９０６（例えば、Ｔａおよび／またはＴａＮ）で保護される。部分バックプレーン構造は、ウエハ基板９０２の上に配置される。ウエハ基板は、とりわけ、シリコンウエハを含んでもよい。

実施例で説明したように、金属光学メタ表面を形成することができる。上述のプロセスは、完全バックプレーン構造、ノッチ設計バックプレーン構造、またはブラッグ反射器バックプレーン構造を含む他の金属光学メタ表面を製造するために使用することができることが当業者には理解されよう。

本明細書中で引用される任意の範囲は包括的である。本明細書を通して使用される「実質的に」および「約」という用語は小さな変動を記述し、説明するために使用される。例えば、これらは、±５％以下を指すことができ、例えば±２％以下、例えば±１％以下、例えば±０．５％以下、例えば±０．２％以下、例えば±０．１％以下、例えば±０．０５％以下を指すことができる。

いくつかの実施形態を説明したが、本発明の精神から逸脱することなく、様々な修正、代替構成、および均等物を使用できることが当業者には理解されよう。さらに、本発明を不必要に曖昧にすることを避けるために、多くの周知のプロセスおよび要素は記載されていない。したがって、上記の説明は、本発明の範囲を限定するものとして解釈されるべきではない。

当業者は、ここに開示された実施形態が限定ではなく例として教示することを理解するのであろう。したがって、上記の説明に含まれる、または添付の図面に示される主題は例示的なものとして解釈されるべきであり、限定的な意味で解釈されるべきではない。以下の特許請求の範囲は本明細書に記載されるすべての一般的および特定の特徴、ならびに、言語の問題として、その間に入ると言われ得る、本方法およびシステムの範囲のすべての陳述を包含することが意図される。

優先出願の全ての主題は、そのような主題が本明細書と矛盾しない範囲で、参照により本明細書に組み込まれる。

Claims (41)

1. ホログラム素子のアレイを含む金属光学メタ表面の製造方法であって、
   ダマシン法によって導電バリア層または誘電体バリア層を有する第１銅層をバックプレーン構造上に形成する工程と、
   上記第１銅層は、上記バックプレーン構造から垂直に延在する複数のナノギャップを含み、上記ナノギャップは誘電材料により充填されており、上記導電バリア層または上記誘電体バリア層は、上記第１銅層と上記バックプレーン構造との間、及び、上記第１銅層と上記誘電材料との間に位置し、
   上記誘電材料、及び、上記導電バリア層または上記誘電体バリア層の一部分を除去する工程であって、上記第１銅層の上記ナノギャップ内の上記一部分を露出するための工程と、
   第１保護銅層を形成するために、上記第１銅層の頂部および露出した側部に誘電体被覆層を堆積する工程と、
   電気的にチューナブルな屈折率を有する電気的チューナブル材料により上記ナノギャップを充填する工程と、を含む製造方法。
2. 上記誘電体バリア層または上記誘電体被覆層は、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、Ａｌ_２Ｏ_３、ＨｆＯ_２、ＳｉＯ_２、及び、銅の拡散に対するバリアである光学的透明材料により構成される一群から選択される材料を含む、請求項１に記載の製造方法。
3. 上記導電バリア層は、タンタル、タンタル窒化物、及びその組み合わせのうちの１または複数を含む、請求項１に記載の製造方法。
4. 上記第１銅層は、上記バックプレーン構造から垂直に延在する複数の銅ピラーを備える、請求項１に記載の製造方法。
5. 上記誘電材料を除去する工程は、さらに、
   第１のエッチング速度で化学エッチャントによって隣接する上記銅ピラー間の上記ナノギャップを形成するために上記誘電材料をエッチングする工程と、
   上記ナノギャップ内の上記導電バリア層または上記誘電体バリア層の上記一部分、及び、上記第１銅層の上記頂部を除去するために、第２のエッチング速度で上記化学エッチャントによってエッチングする工程と、を含む、請求項４に記載の製造方法。
6. 上記化学エッチャントは緩衝酸化物エッチャントである、請求項１に記載の製造方法。
7. 上記電気的チューナブル材料は、液晶、電気光学（ＥＯ）ポリマー材料、又はカルコゲナイドガラスである、請求項１に記載の製造方法。
8. 上記電気的チューナブル材料を光学的透明材料によってカプセル化する工程をさらに含む、請求項１に記載の製造方法。
9. 上記光学的透明材料はガラスまたはポリマーを含む、請求項８に記載の製造方法。
10. 上記第１保護銅層の上記頂部を露出するために上記電気的チューナブル材料を除去する工程と、上記電気的チューナブル材料および上記第１保護銅層の上記頂部を光学的透明材料によってカプセル化する工程と、をさらに含む、請求項１に記載の製造方法。
11. 上記光学的透明材料はガラスまたはポリマーを含む、請求項１０に記載の製造方法。
12. 上記バックプレーン構造を基板上に形成する工程をさらに含む、請求項１に記載の製造方法。
13. 上記バックプレーン構造は上記第１銅層と第２銅層との間に誘電体スペーサを含む、請求項１に記載の製造方法。
14. 上記誘電体スペーサは、上記第１銅層と上記第２銅層との間に、少なくとも１層の耐薬品薄膜と少なくとも１層の低ｋ誘電体厚層を含む、請求項１３に記載の製造方法。
15. 上記バックプレーン構造は、フルバックプレーン構造、部分バックプレーン構造、ノッチバックプレーン構造、及びブラッグ反射器バックプレーン構造により構成される一群から選択される、請求項１に記載の製造方法。
16. 上記部分バックプレーン構造は、上記第１銅層と、隣接する一対の上記銅ピラーそれぞれの下方において銅パッチを有する第２銅層との間に誘電体スペーサを含む、請求項１５に記載の製造方法。
17. 上記銅パッチは、上記フルバックプレーン構造の上記ホログラム素子のピッチと同じ幅を有する、請求項１６に記載の製造方法。
18. 上記ノッチバックプレーン構造は上記第１銅層と第２銅層との間にノッチを有する誘電体スペーサを含み、上記ノッチは、隣接する上記銅ピラーの間の上記ナノギャップの下方に位置する、請求項１５に記載の製造方法。
19. 上記ブラッグ反射器バックプレーン構造は、第１誘電定数と第２誘電定数とが交互になった複数の誘電体層を含む、請求項１５に記載の製造方法。
20. 上記誘電材料は、ＳｉＮ、ＳｉＣＮ、Ａｌ_２Ｏ_３、ＨｆＯ_２、及びＳｉＯ_２により構成される一群から選択される、請求項１に記載の製造方法。
21. 銅ダマシン法による光学メタ表面の製造方法であって、
    バックプレーン構造上に複数の誘電体層を堆積する工程と、
    上記誘電体層内に複数のトレンチを形成するために上記誘電体層をエッチングする工程と、
    銅拡散または銅腐食を防止するために導電バリア層または誘電体バリア層を堆積する工程と、
    上記導電バリア層または上記誘電体バリア層上に銅シード層をスパッタリングする工程と、
    上記トレンチを充填するために上記導電バリア層または上記誘電体バリア層上に第１銅層を電気メッキする工程と、
    上記誘電体層の頂部表面を露出させて複数の銅ピラーを形成するために、化学的機械研磨（ＣＭＰ）によって上記第１銅層の上部を除去する工程と、
    上記銅ピラー間に複数のナノギャップを形成するために上記誘電体層をエッチングする工程と、
    上記銅ピラーの頂部および側壁上に誘電体被覆層を堆積する工程と、
    電気的にチューナブルな屈折率を有する電気的チューナブル材料により上記複数のナノギャップを充填する工程と、を含む製造方法。
22. 上記電気的チューナブル材料は、液晶、電気光学（ＥＯ）ポリマー材料、及びカルコゲナイドガラスのうちの一つを含む、請求項２１に記載の製造方法。
23. 上記電気的チューナブル材料を光学的透明材料によってカプセル化する工程をさらに含む、請求項２１に記載の製造方法。
24. 上記光学的透明材料はガラスまたはポリマーを含む、請求項２３に記載の製造方法。
25. 上記第１銅層の上記頂部を露出するために上記電気的チューナブル材料を除去する工程と、上記電気的チューナブル材料および上記第１銅層の上記頂部を光学的透明材料によってカプセル化する工程と、をさらに含む、請求項２１に記載の製造方法。
26. 上記光学的透明材料はガラスまたはポリマーを含む、請求項２５に記載の製造方法。
27. 上記バックプレーン構造を基板上に形成する工程をさらに含む、請求項２１に記載の製造方法。
28. 上記バックプレーン構造は上記第１銅層と第２銅層との間に誘電体スペーサを含む、請求項２７に記載の製造方法。
29. 上記誘電体スペーサは、１以上の光学的透明誘電体層を含む、請求項２８に記載の製造方法。
30. 上記光学的透明誘電体層は、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、Ａｌ_２Ｏ_３、ＨｆＯ_２、ＳｉＯ_２、及び、銅の拡散に対するバリアであり、かつ銅腐食を防止する光学的透明材料により構成される一群から選択される材料を含む、請求項２９に記載の製造方法。
31. 上記バックプレーン構造は、フルバックプレーン構造、部分バックプレーン構造、ノッチバックプレーン構造、及びブラッグ反射器バックプレーン構造により構成される一群から選択される、請求項２１に記載の製造方法。
32. 上記部分バックプレーン構造は、上記第１銅層と、隣接する一対の上記銅ピラーそれぞれの下方において銅パッチを有する第２銅層との間に誘電体スペーサを含む、請求項３１に記載の製造方法。
33. 上記銅パッチは、上記フルバックプレーン構造の上記ホログラム素子のピッチと同じ幅を有する、請求項３２に記載の製造方法。
34. 上記ノッチバックプレーン構造は上記第１銅層と第２銅層との間にノッチを有する誘電体スペーサを含み、上記ノッチは、隣接する一対の上記銅ピラーそれぞれの下方に位置する、請求項３１に記載の製造方法。
35. 上記ブラッグ反射器バックプレーン構造は、第１誘電定数と第２誘電定数とが交互になった複数の誘電体層を含む、請求項３１に記載の製造方法。
36. 上記誘電体バリア層または上記誘電体被覆層は、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、Ａｌ_２Ｏ_３、ＨｆＯ_２、ＳｉＯ_２、及び、銅の拡散に対するバリアである光学的透明材料により構成される一群から選択される材料を含む、請求項２１に記載の製造方法。
37. 上記導電バリア層は、タンタル、タンタル窒化物、及びその組み合わせのうちの１または複数を含む、請求項２１に記載の製造方法。
38. 光学メタ表面の製造方法であって、
    ダマシン法によって導電バリア層を有する複数の銅ピラーをバックプレーン構造上に形成する工程と、
    上記複数の銅ピラーの間の複数のナノギャップは誘電材料により充填され、上記導電バリア層は、上記第１銅層と上記バックプレーン構造との間、及び、上記第１銅層と上記誘電材料との間に位置し、上記バックプレーン構造は誘電体積層を含み、
    上記ナノギャップ内の上記誘電材料を除去する工程であって、少なくとも上記誘電体積層の表層を除去し、かつ、上記複数の銅ピラーそれぞれの４つの側面すべてを露出させるために導電バリア層を除去する工程と、
    上記複数の銅ピラーそれぞれの上記４つの側面上に誘電体被覆層を堆積する工程と、
    電気的にチューナブルな屈折率を有する電気的チューナブル材料により上記銅ピラーの下方の上記ナノギャップと上記スペースを充填する工程と、を含む製造方法。
39. 上記誘電体被覆層は、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、Ａｌ_２Ｏ_３、ＨｆＯ_２、ＳｉＯ_２、及び、銅の拡散に対するバリアである光学的透明材料により構成される一群から選択される材料を含む、請求項３８に記載の製造方法。
40. 上記導電バリア層は、タンタル、及び／又は、タンタル窒化物を含む、請求項３９に記載の製造方法。
41. 請求項１から４０の何れか１項に記載の製造方法により作製された装置。

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