JP2021520508A - 画素回路及びその駆動方法、表示基板、表示装置 - Google Patents

Abstract

本発明は、ディスプレイの分野に関し、画素回路及びその駆動方法、表示基板、表示装置を提供する。前記画素回路は、ゲート信号端子、データ信号端子、スイッチ信号端子、および分圧制御信号端子を含み、前記画素回路は、前記ゲート信号端子がゲート駆動信号を受信したときに前記データ信号端子における電圧に応じて保存された駆動電圧を更新し、前記スイッチ信号端子が発光制御信号を受信したときに保存された駆動電圧に応じて電流値と前記駆動電圧の電圧値が正の相関がある駆動電流を出力するように構成される電流源サブ回路（１１）と、前記分圧制御信号端子が受信した分圧制御信号に基づいて、前記駆動電流の出力経路におけるその自身の等価抵抗値を調整するように構成される分圧サブ回路（１２）と、をさらに含む。本発明は、低圧製造プロセスにおけるＯＬＥＤディスプレイの高コントラスト表示を実現するのに役立つ。

Description

本出願は、２０１８年０５月０９日に出願された出願番号２０１８１０４３７７４３.３、発明の名称「画素回路及びその駆動方法、表示基板、表示装置」の中国特許出願の優先権を主張し、その全ての内容は参照により本明細書に援用する。

本発明は、表示分野に関し、特に、画素回路及びその駆動方法、表示基板、表示装置に関するものである。

有機発光ダイオード（Organic Light-Emitting Diode、ＯＬＥＤ）ディスプレイは、主に有機ＥＬダイオードで作られた表示製品であり、高輝度、豊かな色、低駆動電圧、高速応答、低消費電力などの利点を有することから、現在の主流の表示製品の一つとなっている。ＯＬＥＤディスプレイは、優れた耐震性能と広い動作温度範囲を備えた全固体デバイスであるので、軍用および特殊用途に適している。これは自発光デバイスにも属し、バックライトが不要で、視野角が広く、厚みが薄いため、システム体積を小さくすることに有利であり、近眼表示システムに適用する。

本発明は、画素回路及びその駆動方法、表示基板、表示装置を提供する。

一形態において、本発明は、ゲート信号端子、データ信号端子、スイッチ信号端子、および分圧制御信号端子を含む画素回路であって、前記ゲート信号端子、前記データ信号端子および前記スイッチ信号端子にそれぞれ接続され、前記ゲート信号端子がゲート駆動信号を受信したときに前記データ信号端子における電圧に応じて駆動電圧を保存し、前記スイッチ信号端子が発光制御信号を受信したときに保存された駆動電圧に応じて発光素子に電流値と前記駆動電圧の電圧値が正の相関がある駆動電流を出力するように構成される電流源サブ回路と、前記分圧制御信号端子および前記電流源サブ回路にそれぞれ接続され、前記分圧制御信号端子が受信した分圧制御信号に基づいて、前記駆動電流が前記発光素子に出力される出力経路におけるその自身の等価抵抗値を調整するように構成される分圧サブ回路と、をさらに含む画素回路に関する。

一実現可能な形態において、前記画素回路は、前記電流源サブ回路に電気エネルギーを供給するように構成される発光電源端子および前記発光素子に駆動電流を出力するように構成される電流出力端子をさらに含み、前記電流源サブ回路と前記分圧サブ回路は、前記発光電源端子と前記電流出力端子との間に直列に接続される。

一実現可能な形態において、前記発光電源端子は、前記電流源サブ回路に接続され、前記電流出力端子は、前記分圧サブ回路に接続される。

一実現可能な形態において、前記分圧サブ回路は、第１のトランジスタを含み、前記第１のトランジスタのゲートは、前記分圧制御信号端子に接続され、前記第１のトランジスタのソースとドレインは、それぞれ、前記電流源サブ回路と前記電流出力端子のうちの１つに接続される。

一実現可能な形態において、前記発光電源端子は、前記分圧サブ回路に接続され、前記電流出力端子は、前記電流源サブ回路に接続される。

一実現可能な形態において、前記分圧サブ回路は、第１のトランジスタを含み、前記第１のトランジスタのゲートは、前記分圧制御信号端子に接続され、前記第１のトランジスタのソースとドレインは、それぞれ、前記電流源サブ回路と前記発光電源端子のうちの１つに接続される。

一実現可能な形態において、前記電流源サブ回路は、データ書き込み二次回路、保存二次回路、駆動二次回路、およびスイッチ制御二次回路を含み、前記データ書き込み二次回路は、前記保存二次回路、前記駆動二次回路、前記ゲート信号端子、および前記データ信号端子にそれぞれ接続され、前記ゲート信号端子がゲート駆動信号を受信したときに前記データ信号端子における電圧に応じて前記保存二次回路に駆動電圧を書き込むように構成され、前記保存二次回路は、前記駆動二次回路にも接続され、前記駆動電圧を保存し、前記駆動電圧を前記駆動二次回路に提供するように構成され、前記駆動二次回路は、前記保存二次回路が提供した駆動電圧に応じて、前記発光素子に電流値と前記駆動電圧の電圧値が正の相関がある駆動電流を出力するように構成され、前記スイッチ制御二次回路は、前記駆動二次回路と前記スイッチ信号端子にそれぞれ接続され、前記スイッチ信号端子が発光制御信号を受信したときに前記駆動電流の出力経路をオンにするように構成される。

一実現可能な形態において、前記ゲート信号端子は、第１の端子と第２の端子を含み、前記データ書き込み二次回路は、第１のｎ型トランジスタと第１のｐ型トランジスタを含み、前記第１のｎ型トランジスタのゲートは、前記第１の端子に接続され、前記第１のｎ型トランジスタのソースとドレインは、それぞれ、前記データ信号端子と前記保存二次回路のうちの１つに接続され、前記第１のｐ型トランジスタのゲートは、前記第２の端子に接続され、前記第１のｐ型トランジスタのソースとドレインは、それぞれ、前記データ信号端子と前記保存二次回路のうちの１つに接続される。

一実現可能な形態において、前記駆動二次回路は、駆動トランジスタを含み、前記保存二次回路は、第１のコンデンサを含み、前記スイッチ制御二次回路（１１４）は、第２のトランジスタを含む。

前記駆動トランジスタのゲートは、前記データ書き込み二次回路と前記保存二次回路に接続され、前記駆動トランジスタのソースとドレインは、それぞれ、前記スイッチ制御二次回路と前記画素回路の前記電流出力端子のうちの１つに接続される。

前記第１のコンデンサの第１の端部が前記データ書き込み二次回路（１１１）と前記駆動二次回路（１１３）に接続されかつ前記第１のコンデンサの第２の端部が共通電圧線に接続される。

前記第２のトランジスタのゲートは、前記スイッチ信号端子に接続され、前記第２のトランジスタのソースとドレインは、それぞれ、前記画素回路の前記発光電源端子と前記駆動二次回路のうちの１つに接続される。

一実現可能な形態において、前記画素回路は、初期化サブ回路をさらに含み、前記初期化サブ回路は、前記画素回路の前記電流出力端子に接続され、前記電流源サブ回路が毎回前記データ信号端子における電圧に応じて前記駆動電圧を保存する前に、前記電流出力端子における電圧を初期化電圧とするように構成される。

一実現可能な形態において、前記画素回路は、初期化信号端子をさらに含み、前記初期化サブ回路は、第３のトランジスタを含み、前記第３のトランジスタのゲートは、前記初期化信号端子に接続され、前記第３のトランジスタのソースとドレインは、それぞれ、前記電流出力端子と前記共通電圧線のうちの１つに接続される。

一実現可能な形態において、前記画素回路は、発光素子をさらに含み、当該発光素子は、有機発光ダイオードであり、前記有機発光ダイオードは、前記電流源サブ回路が出力した駆動電流を受信することにより発光するように構成される。

別の形態において、本発明は、上記形態のいずれかに記載の画素回路の駆動方法であって、スイッチ信号端子に発光制御信号を提供し、分圧制御信号端子に分圧制御信号を提供することにより、前記画素回路における分圧サブ回路の等価抵抗値と前記画素回路における電流源サブ回路に保存された駆動電圧が負の相関がある発光段階を含む、駆動方法に関する。

一実現可能な形態において、前記発光段階の前に、前記駆動方法は、ゲート信号端子にゲート駆動信号を提供し、前記発光制御信号および前記分圧制御信号の提供を停止することにより、前記画素回路の電流源サブ回路がデータ信号端子における電圧に応じて駆動電圧を保存するデータ書き込み段階をさらに含む。

一実現可能な形態において、前記画素回路は、初期化サブ回路をさらに含み、前記初期化サブ回路は、初期化信号端子、電流出力端子及び共通電圧線にそれぞれ接続され、前記データ書き込み段階の前に、前記駆動方法は、前記初期化信号端子に初期化信号を提供することにより、前記初期化サブ回路が前記共通電圧線における共通電圧に応じて前記電流出力端子における電圧を初期化電圧とする初期化段階をさらに含む。

他の形態において、本発明は、上記形態のいずれかに記載の画素回路を幾つか含む表示基板に関する。

一実現可能な形態において、前記表示基板は、幾つかの制御線を介して各前記画素回路に接続された分圧制御回路をさらに含み、各前記制御線は、１つの前記画素回路の分圧制御端子を前記分圧制御回路に接続し、または、前記表示基板は、複数の表示ユニットを含み、各前記表示ユニットは、複数の前記画素回路を含み、各前記制御線は、１つの表示ユニット内のすべての画素回路の分圧制御端子を前記分圧制御回路に接続する。

一実現可能な形態において、前記表示基板は、ゲート駆動回路およびデータ駆動回路をさらに含み、幾つかの前記画素回路は、複数の行および列に並び、前記ゲート駆動回路は、複数のゲート線を介して各前記画素回路に接続され、各前記ゲート線は、１行分の前記画素回路のゲート信号端子を前記ゲート駆動回路に接続し、前記データ駆動回路は、複数のデータ線を介して各前記画素回路に接続され、各前記データ線は、１列分の前記画素回路のデータ信号端子を前記データ駆動回路に接続する。

さらに他の形態において、本発明は、上記形態のいずれかに記載の表示基板を含む表示装置に関する。

本発明の実施例の技術案をより明確に説明するために、実施例の説明に使用される以下の図面を簡単に説明する。以下の説明における図面は、あくまでも本発明の幾つかの実施例であり、これらの図面の合理的な変形は本発明の範囲に含まれている。

本発明の一実施例による画素回路の構造ブロック図である。 本発明の一実施例による画素回路の構造ブロック図である。 本発明の一実施例による画素回路の構造ブロック図である。 本発明の一実施例による画素回路の構造ブロック図である。 本発明の一実施例による画素回路の回路構造図である。 本発明の一実施例による画素回路の駆動方法のフローチャートである。 本発明の一実施例による画素回路の回路タイミング図である。 本発明の一実施例による発光素子の輝度はその両極間の電圧に応じて変化することを示す概略図である。 本発明の一実施例による発光素子の電流密度はその両極間の電圧に応じて変化することを示す概略図である。 本発明の一実施例による表示基板における画素回路の配置態様の概略図である。 本発明の一実施例による表示装置の構造概略図である。

本発明の目的、技術案、および利点をより明確にするために、図面を参照して本発明の実施形態をより詳細に説明する。説明された実施例はすべての実施例ではなく、本発明の一部の実施例であることが明らかである。説明された本発明の実施例に基づいて、当業者が創造的な労働を必要としない前提で取得した他のすべての実施例は、本発明の範囲に属する。本発明で使用される技術用語または科学用語は、特に定義されない限り、本発明の属する技術分野において一般的な技能を有する者に理解される通常の意味であるべきである。本発明で使用される「第一」、「第二」および類似の用語は、任意の順序、数量または重要性を表すものではなく、単に異なる構成要素を区別するために用いられる。「含む」または類似の用語とは、この用語の前に現れる要素または対象物が、他の要素または対象物を排除することなく、この用語の後に列挙された要素または対象物及びその均等物をカバーすることを意味する。「接続」または「連結」などの類似の用語は、物理的な接続または機械的な接続に限定されず、電気的な接続を含むことができ、かつ、この接続は直接的または間接的な接続であってもよい。

関連技術では、ＯＬＥＤディスプレイの表示基板には複数の画素が設けられ、各画素は、１つの発光素子とこの発光素子に接続された薄膜トランジスタとを含み、この薄膜トランジスタは、発光するように発光素子を駆動することができる。

例えば近眼表示システムのいくつかの適用状況では、ＯＬＥＤディスプレイにおいて薄膜トランジスターのサイズと仕様がある程度に制限され、例えば、いくつかの低圧製造プロセスにおいて、薄膜トランジスタの任意の両極間の電圧差は６Ｖを超えてはいけないので、発光素子の両端の電圧の最大値と最小値の差も相応的に制限され、ＯＬＥＤディスプレイで実現できるコントラストが低く、高コントラスト表示が実現できない。

図１は、本発明の一実施例による画素回路の構造ブロック図である。図１を参照すると、当該画素回路が、ゲート信号端子Ｇａｔｅ、データ信号端子Ｄａｔａ、スイッチ信号端子ＥＭ、および分圧制御信号端子ＳＣを含み、電流源サブ回路１１と分圧サブ回路１２とをさらに含む。

電流源サブ回路１１は、ゲート信号端子Ｇａｔｅ、データ信号端子Ｄａｔａおよびスイッチ信号端子ＥＭにそれぞれ接続され、電流源サブ回路１１は、ゲート信号端子Ｇａｔｅがゲート駆動信号を受信したときにデータ信号端子Ｄａｔａにおける電圧に応じて駆動電圧を保存し、スイッチ信号端子ＥＭが発光制御信号を受信したときに保存された駆動電圧に応じて発光素子に電流値と電流源サブ回路１１に保存された駆動電圧の電圧値が正の相関がある駆動電流Ｉｄを出力するように構成される。ここで、当該駆動電流Ｉｄは、発光するように発光素子を駆動するために使用されるため、発光電流とも呼ばれる。

分圧サブ回路１２は、分圧制御信号端子ＳＣおよび電流源サブ回路１１にそれぞれ接続され、分圧サブ回路１２は、分圧制御信号端子ＳＣが受信した分圧制御信号に基づいて、駆動電流Ｉｄが当該発光素子に出力される出力経路におけるその自身の等価抵抗値を調整するように構成される。図１では、分圧サブ回路１２が駆動電流Ｉｄの出力経路におけるその自身の等価抵抗値を調整できる特性を可変抵抗器の記号で例示的に示している。この特性を必ずしも可変抵抗器によって実現する必要はなく、制御されて分圧を変更できる任意の回路構造は、分圧サブ回路１２の上述の特性を実現するために使用できることを理解すべきであり、例えば、フォトレジスタ、電位器、メモリスタ、トランジスタ、または上記の少なくとも１つを含む回路が挙げられる。

以上により、本発明の実施例による技術案では、分圧サブ回路は、異なる画素回路間で異なる等価抵抗値を有することができるため、ディスプレイにおける明るい画素内の発光素子の輝度をほぼ変化させずに保つ同時に、分圧サブ回路の分圧により、ディスプレイにおける暗い画素内の発光素子に印加された電圧が低減されることで、この暗い画素内の発光素子の輝度が低減されて、ディスプレイの画面のコントラストを効果的に向上させ、ディスプレイの高コントラスト表示を実現するのに役立つ。

図１に示すように、本発明の実施例による画素回路は、発光電源端子Ｖ１および電流出力端子Ｏｕｔをさらに含む。当該発光電源端子Ｖ１は、電流源サブ回路１１に電気エネルギーを供給するように構成され、当該電流出力端子Ｏｕｔは、発光素子と接続するために使用でき、当該発光素子に駆動電流を出力するように構成される。例として、当該発光電源端子Ｖ１は、電源正極端子Ｖｄｄであってもよい。

電流源サブ回路１１と分圧サブ回路１２は、当該発光電源端子Ｖ１と電流出力端子Ｏｕｔとの間に直列に接続されることができる。電流源サブ回路１１は、発光電源端子Ｖ１の電気エネルギー供給のもとで駆動電流Ｉｄを電流出力端子Ｏｕｔに出力するように構成されている。

一つの選択肢として、図１に示すように、当該発光電源端子Ｖ１は、当該電流源サブ回路１１に直接接続され、電流出力端子Ｏｕｔは、分圧サブ回路１２に直接接続されている。つまり、分圧サブ回路１２は、電流源サブ回路１１と電流出力端子Ｏｕｔとの間に配置される。

図１に示す例では、駆動電流Ｉｄの出力経路は、電源正極端子Ｖｄｄから電流源サブ回路１１と分圧サブ回路１２を順に経て画素回路の電流出力端子Ｏｕｔに到達する。駆動電流Ｉｄの電流値は、主に電流源サブ回路１１によってそこに保存された駆動電圧の電圧値に応じて制御され、分圧サブ回路１２は、上述駆動電流Ｉｄの出力経路における一部の電圧を得ることができる（得られた電圧値は、例えば、駆動電流Ｉｄの電流値と前記等価抵抗値との積に等しいことができる）。以上から分かるように、分圧サブ回路１２が設けられない場合に比べて、電流出力端子Ｏｕｔにおける電圧値は分圧サブ回路１２の分圧作用によりある程度低下し、当該分圧サブ回路１２の等価抵抗値を調整することによって、分圧制御信号端子ＳＣにおける分圧制御信号が低下幅を制御できる。

一例では、上述画素回路の駆動方法は、スイッチ信号端子ＥＭに発光制御信号を提供するときに、分圧制御信号端子ＳＣに分圧制御信号を提供することにより、分圧サブ回路１２の等価抵抗値と電流源サブ回路１１に保存された駆動電圧が負の相関があることを含むことができる。

例として、画素回路の電流出力端子Ｏｕｔは、１つの発光素子の正極に接続されて、当該発光素子に駆動電流Ｉｄを提供し、当該発光素子の負極は、電源負極端子Ｖｓｓに接続されることにより、電流出力端子Ｏｕｔの電圧が高いほど発光素子の発光輝度が大きくなる（駆動電流Ｉｄの電流値が大きいほど、発光素子の発光輝度が大きくなる）。

上記駆動方法によれば、駆動電圧が低く駆動電流Ｉｄの電流値が小さい暗状態で表示される画素に対して、分圧サブ回路１２の等価抵抗値が上記分圧制御信号の作用下で大きな数値を有することにより、電流出力端子Ｏｕｔにおける電圧値の低下幅が大きいので、発光素子の発光輝度は低下し、すなわち、暗状態で表示される画素がより暗くなる。上記駆動方法によれば、駆動電圧が高く駆動電流Ｉｄの電流値が高い明状態で表示される画素に対して、分圧サブ回路１２の等価抵抗値が上記分圧制御信号の作用下で小さな数値を有することにより、電流出力端子Ｏｕｔにおける電圧値の低下幅が小さいので、発光素子の発光輝度はほぼ影響を受けないことができ、すなわち、明状態で表示される画素の明るさは、ほぼ変化しない。

暗い状態で表示される画素がより暗くなり、明状態で表示される画素の明るさがほぼ変化しない場合には、表示画面のコントラストが向上する。上記画素回路は、上記駆動方法と協働して画面コントラストの向上を実現して、ディスプレイが高輝度と高コントラストを兼ね備えていることがわかる。

例えば低圧製造プロセスのＯＬＥＤディスプレイの適用状況では、上記分圧サブ回路１２を含まない画素回路において、電流出力端子Ｏｕｔにおける電圧値がわずかな範囲でしか変化しない可能性がある。例えば、電流出力端子Ｏｕｔにおける電圧値Ｖｏｕｔが１Ｖ〜５Ｖの範囲でしか変化しない可能性がある。しかしながら、上記画素回路とその駆動方法との協働で、分圧サブ回路１２は例示的に、Ｖｏｕｔ＝１Ｖのときに２Ｖの電圧値を得て、Ｖｏｕｔ＝５Ｖのときに０.３Ｖの電圧値を得ることにより、Ｖｏｕｔの変化範囲を１Ｖ〜５Ｖからー１Ｖ〜４.７Ｖに拡大して、ＯＬＥＤディスプレイが表示の際により大きな明暗変化範囲がある。上記画素回路は、上記駆動方法と協働して低圧製造プロセスにおけるＯＬＥＤディスプレイの画面コントラストの制限を突破することができることが分かる。

図２は、本発明の別の実施例による画素回路の構造ブロック図である。別の選択肢として、図１と図２を比較すると、図１に示す画素回路に比べて、図２に示す画素回路において、電流源サブ回路１１と分圧サブ回路１２との間の位置が入れ替わっていることがわかる。すなわち、発光電源端子Ｖ１は、分圧サブ回路１２に直接接続され、電流出力端子Ｏｕｔは、電流源サブ回路１１に直接接続されている。つまり、分圧サブ回路１２は、発光電源端子Ｖ１と電流源サブ回路１１との間に配置される。

駆動電流Ｉｄの出力経路における電流源サブ回路１１と分圧サブ回路１２は直列接続されるため、上記の位置の入れ替わりは、分圧サブ回路１２の電流出力端子Ｏｕｔにおける電圧値に対する影響を変えないことが理解できる。当該分圧サブ回路１２は、相変わらず、異なる画素回路間で異なる等価抵抗値を有することができるため、画面の最大輝度をほぼ変化させずに保つ同時に、分圧により、暗い画素内の発光素子の端電圧が低減されることで、画面コントラストが低圧製造プロセスの制限を突破することができ、ＯＬＥＤディスプレイの高コントラスト表示を実現するのに役立つ。

本発明の実施例では、当該発光電源端子Ｖ１が、電源正極端子Ｖｄｄであり、画素回路が、発光素子の正極から当該発光素子に駆動電流を提供するためのものであることができる。代わりに、当該発光電源端子Ｖ１が、電源負極端子Ｖｓｓであってもよく、これにより、当該画素回路が、発光素子の負極から当該発光素子に駆動電流を提供するためのものであることができる（このとき、発光素子の正極が電源正極端子Ｖｄｄに直接接続され、駆動電流Ｉｄの出力経路が電源正極端子Ｖｄｄから発光素子と画素回路を順に経て電源負極端子Ｖｓｓに到達する）。

図３は、本発明の一実施例による画素回路の回路構造図である。本実施例では、分圧サブ回路１２の構成の一例を例示し、図３に示すように、当該分圧サブ回路１２は、第１のトランジスタＴ１を含み、第１のトランジスタＴ１のゲートは、分圧制御信号端子ＳＣに接続され、第１のトランジスタＴ１のソースとドレインは、それぞれ、駆動電流Ｉｄの出力経路における１つの回路ノードに接続される。

例示的に、図３に示す構造において、第１のトランジスタＴ１のソースとドレインの一方の電極は電流源サブ回路１１に接続され、他方の電極は電流出力端子Ｏｕｔに接続されることにより、分圧制御信号端子ＳＣにおける分圧制御信号は、第１のトランジスタＴ１の動作状態を制御することができる。例えば、第１のトランジスタＴ１のソースとドレインとの間の等価抵抗値の調整を実現するために、第１のトランジスタＴ１の特性曲線上の線形領域で第１のトランジスタＴ１の動作点を調整することにより、上述分圧サブ回路１２の機能を実現することができる。

当該第１のトランジスタＴ１のソースとドレインは、それぞれ、上記出力経路における他のノードに接続されることによって、上記分圧サブ回路１２の機能を実現することもできることを理解すべきである。例えば、第１のトランジスタＴ１は、図２に示す接続形態に従って、発光電源端子Ｖ１と電流源サブ回路１１との間に接続されることができる。すなわち、第１のトランジスタＴ１のソースとドレインの一方の電極は電流源サブ回路１１に接続され、他方の電極は発光電源端子Ｖ１に接続される。

例示的に、第１のトランジスタＴ１は、ｎ型トランジスタであってもよく、分圧制御信号端子ＳＣが受信した分圧制御信号は、Ｈレベルの信号であってもよい。あるいは、当該第１のトランジスタＴ１は、ｐ型トランジスタであってもよく、分圧制御信号端子ＳＣが受信した分圧制御信号は、Ｌレベルの信号であってもよい。例えば、当該第１のトランジスタＴ１がｐ型トランジスタである場合、当該分圧制御信号端子ＳＣは、共通電圧線Ｖｃｏｍまたは電源負極端子Ｖｓｓに接続されることができる。

なお、トランジスタの具体的なタイプによっては、そのソースとドレインのそれぞれが持つ接続関係をトランジスタに流れる電流の方向と一致するように設定することができ、トランジスタはソースとドレインが対称である構造を有する場合、ソースとドレインを特に区別されない２つの電極と見なすことができる。

本実施例において、電流源サブ回路１１の構成の一例を例示し、図４に示すように、当該電流源サブ回路１１は、データ書き込み二次回路１１１、保存二次回路１１２、駆動二次回路１１３、およびスイッチ制御二次回路１１４を含むことができる。図４の画素回路は、発光電源端子Ｖを電源正極端子Ｖｄｄとした場合を例に挙げて説明する。

データ書き込み二次回路１１１は、保存二次回路１１２、駆動二次回路１１３の制御端子、ゲート信号端子Ｇａｔｅ、およびデータ信号端子Ｄａｔａにそれぞれ接続され、ゲート信号端子Ｇａｔｅがゲート駆動信号を受信したときにデータ信号端子Ｄａｔａにおける電圧に応じて保存二次回路１１２に駆動電圧を書き込むように構成される。

保存二次回路１１２は、駆動電圧の制御端子に接続され、保存二次回路１１２は、駆動電圧を保存し、当該駆動電圧を駆動二次回路１１３に提供するように構成される。図４を参照すると、当該保存二次回路１１２は、共通電圧線Ｖｃｏｍに接続されることもできる。

駆動二次回路１１３は、駆動電流Ｉｄの出力経路に設けられ、駆動二次回路１１３は、その制御端子における電圧（すなわち駆動電圧）に応じて発光素子に出力する駆動電流Ｉｄの電流値を調整することにより、駆動電流Ｉｄの電流値と当該制御端子における電圧の電圧値が正の相関があるように構成される。

例示的に、図４を参照すると、駆動二次回路１１３の制御端子は、保存二次回路１１２に接続され、駆動二次回路１１３は、スイッチ制御二次回路１１４及び分圧サブ回路１２にもそれぞれ接続され、駆動二次回路１１３は、分圧サブ回路１２を介して駆動電流Ｉｄを発光素子に出力することができる。

当該スイッチ制御二次回路１１４は、駆動電流Ｉｄの出力経路に設けられ、スイッチ制御二次回路１１４は、スイッチ信号端子ＥＭに接続され、スイッチ制御二次回路１１４は、スイッチ信号端子ＥＭが発光制御信号を受信したときに駆動電流Ｉｄの出力経路をオンにするように構成される。

例示的に、図４を参照すると、スイッチ制御二次回路１１４は、電源正極端子Ｖｄｄと駆動二次回路１１３に接続されることもでき、スイッチ制御二次回路１１４は、スイッチ信号端子ＥＭが発光制御信号を受信したときに電源正極端子Ｖｄｄと駆動二次回路１１３をオンにすることにより、駆動電流Ｉｄの出力経路をオンにすることができる。

上記二次回路構成に基づいて、電流源サブ回路１１は、前述した構成を実現することができ、すなわち、ゲート信号端子Ｇａｔｅがゲート駆動信号を受信したときにデータ信号端子Ｄａｔａにおける電圧に応じて駆動電圧を保存し、スイッチ信号端子ＥＭが発光制御信号を受信したときに保存された駆動電圧に応じて発光素子に駆動電流Ｉｄを出力する。

図５は、上記の各二次回路の回路の実現形態を例示する図である。図５に示した画素回路は、発光電源端子Ｖ１を電源正極端子Ｖｄｄとした場合を例に挙げて説明する。図４と図５を参照すると、本実施例における画素回路は、ゲート信号端子Ｇａｔｅ、データ信号端子Ｄａｔａ、スイッチ信号端子ＥＭ、分圧制御信号端子ＳＣ、初期化信号端子ＳＩ、電源正極端子Ｖｄｄ及び電流出力端子Ｏｕｔを含み、電流源サブ回路１１、分圧サブ回路１２、初期化サブ回路１３及び発光素子をさらに含み、当該発光素子は、有機発光ダイオードＤ１である。

図５を参照すると、スイッチ制御二次回路１１４は、第２のトランジスタＴ２を含み、第２のトランジスタＴ２のゲートは、スイッチ信号端子ＥＭに接続され、ソースとドレインは、それぞれ、電源正極端子Ｖｄｄと駆動二次回路１１３のうちの１つに接続される。

例示的に、第２のトランジスタＴ２は、ｐ型トランジスタであってもよく、スイッチ信号端子ＥＭが発光制御信号を受信した期間は、スイッチ信号端子ＥＭがＬレベルの期間である。つまり、当該発光制御信号は、Ｌレベルの信号であってもよい。スイッチ信号端子ＥＭが発光制御信号を受信した期間において、第２のトランジスタＴ２がオンになって、駆動電流Ｉｄの出力経路がオンになり、この期間外において、第２のトランジスタＴ２がオフになって、駆動電流Ｉｄの出力経路がオフになることにより、上記スイッチ制御二次回路１１４の機能が実現される。

図５を参照すると、駆動二次回路１１３は、駆動トランジスタＴｄを含み、駆動トランジスタＴｄのゲートは、データ書き込み二次回路１１１と保存二次回路１１２にそれぞれ接続され、駆動トランジスタＴｄのソースとドレインは、それぞれ、スイッチ制御二次回路１１４と電流出力端子Ｏｕｔのうちの１つに接続される。

例示的に、図５に示す構造において、駆動トランジスタＴｄのゲート接続ノードＱ２、当該データ書き込み二次回路１１１と保存二次回路１１２は、それぞれ、当該ノードＱ２に接続されている。駆動トランジスタＴｄのソースとドレインの一方の電極はスイッチ制御二次回路１１４に接続され、他方の電極はノードＱ１に接続され、すなわち、当該他方の電極は、分圧サブ回路１２を介して電流出力端子Ｏｕｔに接続されることができる。

図５を参照すると、保存二次回路１１２は第１のコンデンサＣ１を含み、第１のコンデンサＣ１の第１の端部がデータ書き込み二次回路１１１と駆動二次回路１１３に接続され、例えば、図５に示す構造において、第１のコンデンサＣ１の第１の端部がノードＱ２に接続される。第１のコンデンサＣ１の第２の端部が共通電圧線Ｖｃｏｍに接続される。

例示的に、駆動トランジスタＴｄは、ｎ型トランジスタであってもよく、この結果、第１のコンデンサＣ１に保存された駆動電圧（すなわち駆動トランジスタＴｄのゲート電圧）は、駆動トランジスタＴｄのソースドレイン電流の電流値を制御することができ、かつ、駆動電圧が高いほど、駆動トランジスタＴｄのソースドレイン電流の電流値が大きくなる。これにより、上記駆動二次回路１１３と上記保存二次回路１１２の機能が実現される。

なお、上記駆動電圧の値は、基準電圧（この基準電圧はゼロ電圧であってもよく）からずれた振幅値であることができ、この結果、ｐ型トランジスタを用いて駆動二次回路１１３を実現しても、駆動電流Ｉｄの電流値と駆動二次回路１１３の制御端子（すなわち、駆動トランジスタＴｄのゲート）における電圧の電圧値が相変わらず正の相関がある。

図５を参照すると、上記したゲート信号端子Ｇａｔｅは、第１の端子Ｇａｔｅ１と第２の端子Ｇａｔｅ２を含み、第１の端子Ｇａｔｅ１と第２の端子Ｇａｔｅ２には、それぞれ、正相のゲート駆動信号と逆相のゲート駆動信号がロードされる。つまり、第１の端子Ｇａｔｅ１にロードされたゲート駆動信号がＨレベルであるときに、第２の端子Ｇａｔｅ２にロードされたゲート駆動信号がＬレベルである。第１の端子Ｇａｔｅ１にロードされたゲート駆動信号がＬレベルであるときに、第２の端子Ｇａｔｅ２にロードされたゲート駆動信号がＨレベルである。

データ書き込み二次回路１１１は、第１のｎ型トランジスタＮ１と第１のｐ型トランジスタＰ１を含み、第１のｎ型トランジスタＮ１のゲートは、第１の端子Ｇａｔｅ１に接続され、第１のｎ型トランジスタＮ１のソースとドレインは、それぞれ、データ信号端子Ｄａｔｅと保存二次回路１１２のうちの１つに接続され、第１のｐ型トランジスタＰ１のゲートは、第２の端子Ｇａｔｅ２に接続され、第１のｐ型トランジスタＰ１のソースとドレインは、それぞれ、データ信号端子Ｄａｔｅと保存二次回路１１２のうちの１つに接続される。

このようにして、上記したゲート信号端子Ｇａｔｅがゲート駆動信号を受信した期間である第１の端子Ｇａｔｅ１がＨレベルであり且つが第２の端子Ｇａｔｅ２がＬレベルである期間において、第１のｎ型トランジスタＮ１と第１のｐ型トランジスタＰ１は、いずれもオンになることにより、データ信号端子Ｄａｔａにおける電圧を電流源サブ回路１１の内部の保存二次回路１１２に書き込むことができ、当該保存二次回路１１２が当該データ信号端子Ｄａｔａにおける電圧に応じて駆動電圧を保存することができる。この期間外において、第１のｎ型トランジスタＮ１と第１のｐ型トランジスタＰ１は、いずれもオフになり、データ信号端子Ｄａｔａにおける電圧と保存二次回路１１２に保存された駆動電圧は、互いに影響しない。これにより、上記データ書き込み二次回路１１１の機能が実現される。

また、第１のｎ型トランジスタＮ１は、データ信号端子Ｄａｔａにおける高電圧を保存二次回路１１２に書き込むためのものであり、第１のｐ型トランジスタＰ１は、データ信号端子Ｄａｔａにおける低電圧を保存二次回路１１２に書き込むためのものであるので、単一のトランジスタを使用することよりも、当該データ書き込み二次回路１１１によって書き込まれた電圧の電圧範囲の拡大に有利である。

選択肢として、当該データ書き込み二次回路１１１は、第１のｎ型トランジスタＮ１と第１のｐ型トランジスタＰ１の一方のみを含んでもよく、例えば、第１のｎ型トランジスタＮ１または第１のｐ型トランジスタＰ１のみを含んでもよい。

本実施例では、初期化サブ回路１３の回路の実現形態を例示し、当該初期化サブ回路１３は、電流源サブ回路１１が毎回駆動電圧を保存する前に、電流出力端子Ｏｕｔにおける電圧を初期化電圧とするように構成されることにより、前後のフレームデータの電圧(即ち、データ信号端子Ｄａｔａにおける電圧)の相互影響を小さくすることができ、高周波駆動時のモーションブラー(ｍｏｔｉｏｎ ｂｌｕｒ)という問題の改善に役立つ。

図５を参照すると、初期化サブ回路１３は、第３のトランジスタＴ３を含み、第３のトランジスタＴ３のゲートは、初期化信号端子ＳＩに接続され、第３のトランジスタＴ３のソースとドレインは、それぞれ、電流出力端子Ｏｕｔと共通電圧線Ｖｃｏｍのうちの１つに接続される。例えば、図５に示す構造において、第３のトランジスタＴ３のソースとドレインの一方の電極は共通電圧線Ｖｃｏｍに接続され、他方の電極はノードＱ１に接続され、すなわち、当該他方の電極は、分圧サブ回路１２を介して電流出力端子Ｏｕｔに接続されることができる。

例示的に、第３のトランジスタＴ３は、ｎ型トランジスタであってもよく、初期化信号端子ＳＩが受信した初期化信号は、Ｈレベルの信号であってもよい。初期化信号端子ＳＩにおけるＨレベル期間（すなわち、初期化信号端子ＳＩが初期化信号を受信した期間）は、各ゲート信号端子Ｇａｔｅがゲート駆動信号を受信した期間の前に設定されることができる。このようにして、第３のトランジスタＴ３は、データ書き込み二次回路１１１が毎回駆動電圧を保存二次回路１１２に書き込む前に、ノードＱ１における電圧を共通電圧とすることができ、上記初期化サブ回路１３の機能を実現する。

代わりに、上記初期化電圧は、共通電圧線Ｖｃｏｍが供給した共通電圧に加えて、例えばゲートＬレベル電圧（ＶＧＬ）や発光電源低電圧（ＥＬＶＳＳ）などを可能な範囲で採用し、適用ニーズに応じて配置することができる。

本実施例では、画素回路は、発光素子をさらに含むことができる。図５に示すように、当該発光素子は、有機発光ダイオードＤ１であってもよい。

例示的に、当該有機発光ダイオードＤ１の一方の電極は、電流源サブ回路１１に接続されて、電流源サブ回路１１が出力した駆動電流Ｉｄを受信することにより発光する。

例えば、図５を参照すると、当該有機発光ダイオードＤ１の一方の電極は、電流出力端子Ｏｕｔに接続され、すなわち、分圧サブ回路１２を介して当該電流源サブ回路１１に接続される。あるいは、図２に示した接続形態について、当該有機発光ダイオードＤ１の一方の電極は、電流出力端子Ｏｕｔを介して電流源サブ回路１１に直接接続される。当該有機発光ダイオードＤ１の他方の電極は、電源負極端子Ｖｓｓに接続される。

上記画素回路は、特に発光素子に駆動電流を提供する回路構成であってもよく、すなわち、当該画素回路は、発光素子を含まなくてもよいことを理解すべきである。あるいは、当該画素回路は、発光素子を含んで、サブ画素または画素の回路構成であってもよい。

そして、本実施例における電流出力端子Ｏｕｔは、実際に画素回路の内部ノードに属し、これを例に挙げて上記した画素回路の各端子はいずれも、外部ノードと内部ノードのいずれかであってもよく、全部が外部構造に接続するためのノードに属する必要はないことが分かる。

本発明の実施例は、上記実施例に記載の画素回路を駆動するための駆動方法に関する。図６を参照すると、当該方法が以下のステップを含む。

ステップ１０１：スイッチ信号端子に発光制御信号を提供し、分圧制御信号端子に分圧制御信号を提供することにより、画素回路における分圧サブ回路の等価抵抗値と当該画素回路における電流源サブ回路に保存された駆動電圧が負の相関がある発光段階である。

選択肢として、続いて図６を参照すると、当該方法は、当該ステップ１０１で示した発光段階の前に、以下のステップをさらに含む。

ステップ１０２：ゲート信号端子にゲート駆動信号を提供し、当該発光制御信号および当該分圧制御信号の提供を停止することにより、当該画素回路の電流源サブ回路がデータ信号端子における電圧に応じて駆動電圧を保存するデータ書き込み段階である。

選択肢として、図４と図５を参照すると、当該画素回路は、初期化サブ回路１３をさらに含むことができ、当該初期化サブ回路１３は、初期化信号端子ＳＩ、電流出力端子Ｏｕｔおよび共通電圧線Ｖｃｏｍにそれぞれ接続される。対応して、当該方法は、ステップ１０２で示したデータ書き込み段階の前に、以下のステップをさらに含む。

ステップ１０３：初期化信号端子に初期化信号を提供することにより、初期化サブ回路が当該共通電圧線における共通電圧に応じて当該電流出力端子における電圧を初期化電圧とする初期化段階である。

図７は、本発明の一実施例による画素回路の回路タイミング図である。図５に示した画素回路を例に挙げて、当該画素回路の駆動方法を説明する。図７を参照すると、上記画素回路は、各作動周期に初期化段階Ｉ、データ書き込み段階II、および発光段階IIIを含むことができる。順番で、上述画素回路の各作動周期における作動プロセスは、以下の通りである。

初期化段階Ｉにおいて、初期化信号端子ＳＩにＨレベルの初期化信号を提供し、分圧制御信号端子ＳＣにＨレベルの分圧制御信号を提供し、ゲート信号端子Ｇａｔｅへのゲート駆動信号の提供を停止し、スイッチ信号端子ＥＭへの発光制御信号の提供を停止する。このとき、第２の端子Ｇａｔｅ２、スイッチ信号端子ＥＭ、初期化信号端子ＳＩおよび分圧制御信号端子ＳＣはいずれもＨレベルであり、第１の端子Ｇａｔｅ１はＬレベルであるため、第１のトランジスタＴ１と第３のトランジスタＴ３がオンになり、第１のｎ型トランジスタＮ１、第１のｐ型トランジスタＰ１と第２のトランジスタＴ２がオフになる。このとき、共通電圧線Ｖｃｏｍにおける共通電圧をノードＱ１に書き込み、第１のトランジスタＴ１によって有機発光ダイオードＤ１の正極を共通電圧とすることにより、画素回路の初期化を完成する。

当該初期化段階において、ノードＱ２における電圧が第１の容量Ｃ１に予め保存された駆動電圧に保持されることにより、駆動トランジスタＴｄがオンしている可能性がある。ただし、第２のトランジスタＴ２のオフによって駆動電流の出力経路が遮断されているので、有機発光ダイオードＤ１を通る電流がない可能性があり、有機発光ダイオードＤ１は、例えば逆バイアス状態などの非発光状態にあることができる。

データ書き込み段階IIにおいて、ゲート信号端子Ｇａｔｅにゲート駆動信号を提供し、分圧制御信号端子ＳＣに分圧制御信号を提供し、スイッチ信号端子ＥＭへの発光制御信号の提供を停止し、初期化信号端子ＳＩへの初期化信号の提供を停止する。このとき、第１の端子Ｇａｔｅ１、スイッチ信号端子ＥＭおよび分圧制御信号端子ＳＣはいずれもＨレベルであり、第２の端子Ｇａｔｅ２と初期化信号端子ＳＩはいずれもＬレベルであるため、第１のｎ型トランジスタＮ１、第１のｐ型トランジスタＰ１と第１のトランジスタＴ１がオンになり、第２のトランジスタＴ２と第３のトランジスタＴ３がオフになる。このとき第１の容量Ｃ１は、データ信号端子Ｄａｔｅの電圧作用のもとで、ノードＱ２の電圧がデータ信号端子Ｄａｔｅの電圧にほぼ等しいまで充電または放電されて、ノードＱ２における駆動電圧の更新が完了する。その後、第１のｎ型トランジスタＮ１と第１のｐ型トランジスタＰ１がオフにした後、第１の容量Ｃ１は、ノードＱ２における電圧を一定に保つことができ、すなわち駆動電圧の保存が実現されることが予想される。当該データ書き込み段階において、第２のトランジスタＴ２が相変わらずオフ状態にあり、駆動電流の出力経路が遮断されているので、駆動電流が供給されていない有機発光ダイオードＤ１は、相変わらず非発光状態にある。

例示的に、図７に示すように、初期化段階とデータ書き込み段階において、分圧制御信号端子ＳＣに提供された分圧制御信号の電圧は、ゲートＨレベル電圧（ＶＧＨ）であることができる。

発光段階IIIにおいて、スイッチ信号端子ＥＭに発光制御信号を提供し、分圧制御信号端子ＳＣに分圧制御信号を提供し、初期化信号端子ＳＩへの初期化信号の提供を停止し、ゲート信号端子Ｇａｔｅへのゲート駆動信号の提供を停止する。このとき、第２の端子Ｇａｔｅ２はＨレベルであり、第１の端子Ｇａｔｅ１、スイッチ信号端子ＥＭおよび初期化信号端子ＳＩはいずれもＬレベルであり、分圧制御信号端子ＳＣが受信した分圧制御信号の電圧は制御電圧Ｖｃ２になり、図７を参照すると、当該制御電圧Ｖｃ２がＶＧＨよりも低くてもよい。これにより、第１のｎ型トランジスタＮ１、第１のｐ型トランジスタＰ１と第３のトランジスタＴ２がオフになり、第１のトランジスタＴ１、第２のトランジスタＴ２と駆動トランジスタＴｄはいずれもオンになり、駆動電流の出力経路がオンになる。

このときノードＱ２の電圧がＶｄａｔａであり、駆動トランジスタＴｄの閾値電圧がＶｔｈであると仮定すると、理想的な条件下では、ソースフォロー原理に従って、ノードＱ１の電圧はＶｄａｔａ-Ｖｔｈに近く、第１のトランジスタＴ１はゲートの制御電圧Ｖｃ２の作用で一定の等価ソースドレイン抵抗を有するため、有機発光ダイオードＤ１の正極電圧（すなわち、電流出力端子Ｏｕｔの電圧）は、Ｖｄａｔａ−Ｖｔｈ−Ｖｐに低下する。ここで、Ｖｐは、第１のトランジスタＴ１の等価ソースドレイン抵抗が上記駆動電流の出力経路において得た電圧値である。

第１のトランジスタＴ１の等価ソースドレイン抵抗が一定範囲においてゲート電圧の増大につれて減少することができるので、例えば実験的な測定方法によって、一定のＶｄａｔａ条件下での制御電圧Ｖｃ２とＶｐとの数値対応関係を予め得ることができ、これに基づいて、制御電圧Ｖｃ２の電圧値を調整することにより、所望のＶｐを得ることができる。例えば、Ｖｄａｔａの大きさの範囲は、例えば上記低圧製造プロセスにおける薄膜トランジスタの耐圧特性によって制限され、Ｖｄａｔａ−Ｖｔｈが最大値５Ｖの場合、制御電圧Ｖｃ２を調整することにより、第１のトランジスタＴ１が小さい等価ソースドレイン抵抗を有し、ひいては実際のＶｐ＝０.３Ｖになる。Ｖｄａｔａ−Ｖｔｈが最小値１Ｖの場合、制御電圧Ｖｃ２を調整することにより、第１のトランジスタＴ１が大きい等価ソースドレイン抵抗を有し、ひいては実際のＶｐ＝２Ｖになる。このようにして、上記の暗状態で表示される画素がより暗くなり、明状態で表示される画素の明るさがほぼ変化しないように画面コントラストを向上させる効果を実現できる。

駆動電流の出力経路における第１のトランジスタＴ１を除去すると、有機発光ダイオードＤ１の正極電圧は、１Ｖから５Ｖの範囲内でしか変化できないため、画面コントラストが相応の制限を受けることが理解できる。

以上から分かるように、本発明の実施例の分圧サブ回路１２は、異なる画素回路間で異なる等価抵抗値を有することができるため、画面の最大輝度をほぼ変化させずに保つ同時に、分圧により、暗い画素内の発光素子の端電圧が低減されることで、画面コントラストが低圧製造プロセスの制限を突破することができ、ＯＬＥＤディスプレイの高コントラスト表示を実現するのに役立つ。

各画素回路の各作動周期の発光段階IIIについて、データ信号端子Ｄａｔｅにおける電圧に応じて、異なる分圧制御信号の電圧をそれぞれ設定することができることを理解すべきである。例えば、図７の前後の２つの作動周期の発光段階IIIにおける分圧制御信号の電圧が、それぞれＶｃ１とＶｃ２であり、したがって、上記の画面コントラストを向上させる効果を実現するのに役立つ。

選択肢として、図５から分かるように、当該有機発光ダイオードＤ１の正極は電流出力端子Ｏｕｔに接続され、負極は電源負極端子Ｖｓｓに接続される。上記の分析によると、本発明の実施例において、有機発光ダイオードＤ１の正極電圧はＶｄａｔａ−Ｖｔｈ−Ｖｐであるので、その二つの電極間の電圧はＶｄａｔａ−Ｖｔｈ−Ｖｐ−Ｖｓｓである。画素回路における第１のトランジスタＴ１を除去すると、有機発光ダイオードＤ１の二つの電極間の電圧はＶｄａｔａ−Ｖｔｈ−Ｖｓｓである。通常、有機発光ダイオードＤ１の二つの電極間の電圧の変化範囲が大きいほど、ＯＬＥＤディスプレイのコントラストが高くなる。上記有機発光ダイオードＤ１の二つの電極間の電圧の式を参照すると、データ信号端子Ｄａｔｅにおける電圧Ｖｄａｔａの変化範囲が一定である場合、有機発光ダイオードＤ１の二つの電極間の電圧の大きさおよび電極間の電圧の変化範囲はＶｓｓの大きさに関係する。

本発明の実施例において、ＯＬＥＤディスプレイの表示の柔軟性を向上させるために、当該ＯＬＥＤディスプレイは、表示装置の周囲環境の光強度を検出する光強度センサーを備えてもよい。ＯＬＥＤディスプレイにおける当該画素回路を制御するための駆動回路（例えば、タイミングコントローラ）は、光強度センサーにより検出された光強度に応じて、電源負極端子Ｖｓｓにおける電圧の大きさを調整することによって、有機発光ダイオードＤ１の二つの電極間の電圧の大きさと電極間の電圧の変化範囲を調整でき、したがって、ＯＬＥＤディスプレイは、異なる表示モードを実現することができる。例えば、高コントラストモードおよび高輝度モードを実現することができる。

図８は、本発明の実施例による発光素子の輝度Ｌはその両極間の電圧ＶＥＬに応じて変化することを示す概略図である。図９は、本発明の実施例による発光素子の電流密度Ｊはその両極間の電圧ＶＥＬに応じて変化することを示す概略図である。ここで、輝度Ｌの単位はニト（ｎｉｔ）であり、電流密度Ｊの単位はミリアンペア毎平方センチメートル（ｍＡ/ｃｍ^２）である。図８と図９において、モード１は高コントラストモードであり、モード２は高輝度モードである。図８および図９から分かるように、高コントラストモードでは、発光素子の二つの電極間の電圧ＶＥＬは低く、高輝度モードでは、発光素子の二つの電極間の電圧ＶＥＬは高い。例えば、高コントラストモードでは、発光素子の二つの電極間の電圧ＶＥＬの変化範囲は、４.７Ｖ〜６.７Ｖであってもよく、または、０Ｖ〜５.２Ｖであってもよい。高輝度モードでは、発光素子の二つの電極間の電圧ＶＥＬの変化範囲は、６.２Ｖ〜８.２Ｖであってもよく、または、２.８Ｖ〜８Ｖであってもよい。したがって、高コントラストモードを実現する必要がある場合、電源負極端子Ｖｓｓにおける電圧を大きい値に調整する。高輝度モードを実現する必要がある場合、電源負極端子Ｖｓｓにおける電圧を小さい値に調整する。

例示的に、駆動トランジスタＴｄは６Ｖ製造プロセスを採用し（すなわち、駆動トランジスタＴｄの任意の２つの電極間の電圧が６Ｖを超えない）、かつその閾値電圧Ｖｔｈは１Ｖであると仮定される。駆動トランジスタＴｄの耐電圧特性により制限され、Ｖｄａｔａの変化範囲は、１Ｖ〜５Ｖである。ＯＬＥＤディスプレイが高コントラストモードにあれば、コントラストは３００００：１であり、輝度は３７５ｎｉｔであり、電源負極端子Ｖｓｓにおける電圧は-３Ｖである。画素回路に第１のトランジスタＴ１が配置されていなければ、有機発光ダイオードＤ１の２つの電極間の電圧の範囲は、３Ｖ〜７Ｖである。Ｖｄａｔａが５Ｖの場合、Ｖｐ＝０.２Ｖであり、Ｖｄａｔａが１Ｖの場合、Ｖｐ＝１Ｖであり、有機発光ダイオードＤ１の２つの電極間の電圧の範囲は、２Ｖ〜６.８Ｖに達することができる。以上のことから分かるように、本発明の実施例による画素回路は、有機発光ダイオードＤ１の２つの電極間の電圧の範囲を効果的に向上させることにより、有機発光ダイオードＤ１の発光のコントラストを向上させることができる。

同じ発明概念に基づいて、本発明の一実施例は、上記のいずれかの画素回路を幾つか含む表示基板に関する。なお、当該表示基板は、例えば、アレイ基板、アレイ基板のマザーボード、ＯＬＥＤパネル、ＯＬＥＤパネルのマザーボードなどであってもよく、表示基板における画素のすべては、本発明による画素回路を採用してもよいし、その一部は本発明による画素回路を採用してもよい。

一実現可能な形態において、表示基板は分圧制御回路をさらに含み、分圧制御回路は幾つかの制御線を介して各画素回路に接続され、各制御線は１つの画素回路の分圧制御端子を分圧制御回路に接続する。

または、各制御線は、１つの表示ユニット内のすべての画素回路の分圧制御端子を分圧制御回路に接続することができ、各画素回路は、いくつかの表示ユニットのうちの一つに分けられ、各表示ユニットは、それぞれ、一つの独立の表示領域を占める。つまり、当該表示基板は、複数の表示ユニットを含んでもよく、各表示ユニットは、複数の画素回路を含んでもよく、例えば、各表示ユニットは、一列の画素回路を含んでもよい。

一実現可能な形態において、前記表示基板は、ゲート駆動回路およびデータ駆動回路をさらに含む。

前記ゲート駆動回路は、複数のゲート線を介して各前記画素回路に接続され、各前記ゲート線は、１行分の前記画素回路のゲート信号端子を前記ゲート駆動回路に接続する。

前記データ駆動回路は、複数のデータ線を介して各前記画素回路に接続され、各前記データ線は、１列分の前記画素回路のデータ信号端子を前記データ駆動回路に接続する。

例として、図１０は、本発明の一実施例による表示基板における画素回路の配置態様の概略図である。

図１０を参照すると、幾つかの前記画素回路１００は複数の行および列に並び、表示基板は、いくつかの画素回路１００に加えて、ゲート駆動回路３００、データ駆動回路４００および分圧制御回路２００をさらに含む。図１０において、ゲート駆動回路３００は、複数の第１のゲート線と複数の第２のゲート線を介して各画素回路１００に接続され、各第１のゲート線は、１行分の画素回路１００のゲート信号端子Ｇａｔｅをゲート駆動回路３００に接続し、各第２のゲート線は、１行分の画素回路１００のスイッチ信号端子ＥＭをゲート駆動回路３００に接続する。データ駆動回路４００は、複数のデータ線を介して各画素回路１００に接続され、各データ線は、１列分の画素回路１００のデータ信号端子Ｄａｔｅをデータ駆動回路４００に接続する。

また、各列の画素回路１００は、それぞれ、表示ユニットを構成し、分圧制御回路２００は、いくつかの制御線を介して各画素回路１００に接続され、各制御線は、１つの表示ユニット内のすべての画素回路１００の分圧制御端子ＳＣを分圧制御回路２００に接続する。これにより、ゲート駆動回路３００は、各画素回路１００にゲート駆動信号およびスイッチ制御信号を提供でき、データ駆動回路４００は、各画素回路１００に駆動電圧を更新するためのデータ電圧を提供でき、分圧制御回路２００は、各画素回路１００に分圧制御信号を提供できる。また、各画素回路１００の初期化信号端子ＳＩは、所在する行の前の行の画素回路１００に接続されたゲート線に接続されることにより、例えば図５に示す第１の端子Ｇａｔｅ１における信号で、他の画素回路１００に必要な初期化信号端子ＳＩにおける信号を実現することができる。

一実現可能な形態において、図１０に示す各制御線は、同じ列の各画素回路１００にそれぞれ対応するサブ経路を含むことができ、各サブ経路は１つの画素回路１００の分圧制御端子を分圧制御回路２００に接続し、これにより、分圧制御回路２００は、各画素回路１００に対して個別に分圧制御を行うことができ、より優れた表示効果を実現するのに役立つ。

本発明の実施例では、当該分圧制御回路２００は、ゲート駆動回路３００およびデータ駆動回路４００と独立して設けられた回路であってもよく、または、当該分圧制御回路２００は、データ駆動回路４００と一体化して設けられてもよく、または、当該分圧制御回路２００は、タイミングコントローラに集積されてもよい。

選択肢として、当該表示基板は、薄膜トランジスタ（thin film transtor、ＴＦＴ）バックプレート、およびＴＦＴバックプレートに形成された発光素子を含むことができ、当該ＴＦＴバックプレートには複数の画素回路が設けられ、各画素回路は一つの発光素子に接続され、当該発光素子はＯＬＥＤであってもよい。または、当該表示基板は、シリコンベースマイクロ（ｍｉｃｒｏ）ＯＬＥＤ基板であってもよく、当該シリコンベースｍｉｃｒｏ ＯＬＥＤ基板における各画素回路は、いずれも単結晶シリコン（ｗａｆｅｒ）上に形成される。

同じ発明概念に基づいて、本発明の一実施例は、上記のいずれかの表示基板を含む表示装置に関する。本発明の実施例における表示基板は、ＯＬＥＤディスプレイであってもよく、例えば、表示パネル、携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲーション、またはウェアラブルデバイスなどの表示機能を備えた製品や部品であってもよい。ここで、当該ウェアラブルデバイスは、拡張現実（augmented reality、ＡＲ）デバイスまたは仮想現実（virtual reality、ＶＲ）デバイスであってもよい。

例として、図１１は、本発明の一実施例による表示装置の構造概略図である。図１１を参照すると、当該表示装置の表示領域は、行列で配置されたいくつかのサブ画素領域Ｐｘを含み、各サブ画素領域Ｐｘには、それぞれに対応して、上記のいずれかの画素回路が１個設けられ、これにより、分圧制御信号端子ＳＣにおける信号で、上記の画面コントラストを向上させる効果を実現でき、表示装置はより優れた表示性能を有する。

選択肢として、本発明の実施例では、当該表示装置には表示装置における各画素の温度を検出するための温度センサーが設けられていてもよい。当該表示装置は、温度センサーにより検出された各画素の温度に応じてガンマ曲線を調整することにより、温度補償を行うことができる。

上記は、本発明の例示的実施例に過ぎない、本発明を限定するものではなく、本開示の精神および範囲内でなされた任意の変更、等効な置換、改善などは、本発明の範囲に含まれるものとする。

１１ 電流源サブ回路
１２ 分圧サブ回路

Claims (20)

1. ゲート信号端子、データ信号端子、スイッチ信号端子、および分圧制御信号端子を含む画素回路であって、
   前記ゲート信号端子、前記データ信号端子および前記スイッチ信号端子にそれぞれ接続され、前記ゲート信号端子がゲート駆動信号を受信したときに前記データ信号端子における電圧に応じて駆動電圧を保存し、前記スイッチ信号端子が発光制御信号を受信したときに保存された駆動電圧に応じて発光素子に電流値と前記駆動電圧の電圧値が正の相関がある駆動電流を出力するように構成される電流源サブ回路（１１）と、
   前記分圧制御信号端子および前記電流源サブ回路（１１）にそれぞれ接続され、前記分圧制御信号端子が受信した分圧制御信号に基づいて、前記駆動電流が前記発光素子に出力される出力経路におけるその自身の等価抵抗値を調整するように構成される分圧サブ回路（１２）と、
   をさらに含む画素回路。
2. 前記電流源サブ回路（１１）に電気エネルギーを供給するように構成される発光電源端子および前記発光素子に駆動電流を出力するように構成される電流出力端子をさらに含み、
   前記電流源サブ回路（１１）と前記分圧サブ回路（１２）は、前記発光電源端子と前記電流出力端子との間に直列に接続される。
   請求項１に記載の画素回路。
3. 前記発光電源端子は、前記電流源サブ回路（１１）に接続され、前記電流出力端子は、前記分圧サブ回路（１２）に接続される請求項２に記載の画素回路。
4. 前記分圧サブ回路（１２）は、第１のトランジスタを含み、
   前記第１のトランジスタのゲートは、前記分圧制御信号端子に接続され、前記第１のトランジスタのソースとドレインは、それぞれ、前記電流源サブ回路（１１）と前記電流出力端子のうちの１つに接続される請求項３に記載の画素回路。
5. 前記発光電源端子は、前記分圧サブ回路（１２）に接続され、前記電流出力端子は、前記電流源サブ回路（１１）に接続される請求項２に記載の画素回路。
6. 前記分圧サブ回路（１２）は、第１のトランジスタを含み、
   前記第１のトランジスタのゲートは、前記分圧制御信号端子に接続され、前記第１のトランジスタのソースとドレインは、それぞれ、前記電流源サブ回路（１１）と前記発光電源端子のうちの１つに接続される請求項５に記載の画素回路。
7. 前記電流源サブ回路（１１）は、データ書き込み二次回路（１１１）、保存二次回路（１１２）、駆動二次回路（１１３）、およびスイッチ制御二次回路（１１４）を含み、
   前記データ書き込み二次回路（１１１）は、前記保存二次回路（１１２）、前記駆動二次回路（１１３）、前記ゲート信号端子、および前記データ信号端子にそれぞれ接続され、前記ゲート信号端子がゲート駆動信号を受信したときに前記データ信号端子における電圧に応じて前記保存二次回路（１１２）に駆動電圧を書き込むように構成され、
   前記保存二次回路（１１２）は、前記駆動二次回路（１１３）にも接続され、前記駆動電圧を保存し、前記駆動電圧を前記駆動二次回路（１１３）に提供するように構成され、
   前記駆動二次回路（１１３）は、前記保存二次回路（１１２）が提供した駆動電圧に応じて、前記発光素子に電流値と前記駆動電圧の電圧値が正の相関がある駆動電流を出力するように構成され、
   前記スイッチ制御二次回路（１１４）は、前記駆動二次回路（１１３）と前記スイッチ信号端子にそれぞれ接続され、前記スイッチ信号端子が発光制御信号を受信したときに前記駆動電流の出力経路をオンにするように構成される、
   請求項１から６のいずれか１項に記載の画素回路。
8. 前記ゲート信号端子は、第１の端子と第２の端子を含み、前記データ書き込み二次回路（１１１）は、第１のｎ型トランジスタと第１のｐ型トランジスタを含み、
   前記第１のｎ型トランジスタのゲートは、前記第１の端子に接続され、前記第１のｎ型トランジスタのソースとドレインは、それぞれ、前記データ信号端子と前記保存二次回路（１１２）のうちの１つに接続され、
   前記第１のｐ型トランジスタのゲートは、前記第２の端子に接続され、前記第１のｐ型トランジスタのソースとドレインは、それぞれ、前記データ信号端子と前記保存二次回路（１１２）のうちの１つに接続される、
   請求項７に記載の画素回路。
9. 前記駆動二次回路（１１３）は、駆動トランジスタを含み、前記駆動トランジスタのゲートは、前記データ書き込み二次回路（１１１）と前記保存二次回路（１１２）に接続され、前記駆動トランジスタのソースとドレインは、それぞれ、前記スイッチ制御二次回路（１１４）と前記画素回路の前記電流出力端子のうちの１つに接続される、
   請求項７または８に記載の画素回路。
10. 前記保存二次回路（１１２）は、第１の端部が前記データ書き込み二次回路（１１１）と前記駆動二次回路（１１３）に接続されかつ第２の端部が共通電圧線に接続される第１のコンデンサを含む、
    請求項７から９のいずれか１項に記載の画素回路。
11. 前記スイッチ制御二次回路（１１４）は、第２のトランジスタを含み、前記第２のトランジスタのゲートは、前記スイッチ信号端子に接続され、前記第２のトランジスタのソースとドレインは、それぞれ、前記画素回路の前記発光電源端子と前記駆動二次回路（１１３）のうちの１つに接続される、
    請求項７から１０のいずれか１項に記載の画素回路。
12. 初期化サブ回路（１３）をさらに含み、前記初期化サブ回路（１３）は、前記画素回路の前記電流出力端子に接続され、前記電流源サブ回路（１１）が毎回前記データ信号端子における電圧に応じて前記駆動電圧を保存する前に、前記電流出力端子における電圧を初期化電圧とするように構成される、
    請求項１から１１のいずれか１項に記載の画素回路。
13. 初期化信号端子をさらに含み、前記初期化サブ回路（１３）は、第３のトランジスタを含み、
    前記第３のトランジスタのゲートは、前記初期化信号端子に接続され、前記第３のトランジスタのソースとドレインは、それぞれ、前記電流出力端子と前記共通電圧線のうちの１つに接続される、
    請求項１２に記載の画素回路。
14. 前記発光素子をさらに含み、前記発光素子は、有機発光ダイオードであり、
    前記有機発光ダイオードは、前記電流源サブ回路（１１）が出力した駆動電流を受信することにより発光するように構成される、
    請求項１から１３のいずれか１項に記載の画素回路。
15. 請求項１から１４のいずれか１項に記載の画素回路の駆動方法であって、
    スイッチ信号端子に発光制御信号を提供し、分圧制御信号端子に分圧制御信号を提供することにより、前記画素回路における分圧サブ回路（１２）の等価抵抗値と前記画素回路における電流源サブ回路（１１）に保存された駆動電圧が負の相関がある発光段階を含む、
    駆動方法。
16. 前記発光段階の前に、ゲート信号端子にゲート駆動信号を提供し、前記発光制御信号および前記分圧制御信号の提供を停止することにより、前記画素回路の電流源サブ回路（１１）がデータ信号端子における電圧に応じて駆動電圧を保存するデータ書き込み段階をさらに含む、
    請求項１５に記載の駆動方法。
17. 請求項１から１４のいずれか一項に記載の画素回路（１００）を幾つか含む表示基板。
18. 幾つかの制御線を介して各前記画素回路（１００）に接続された分圧制御回路（２００）をさらに含み、
    各前記制御線は、１つの前記画素回路（１００）の分圧制御端子を前記分圧制御回路（２００）に接続し、
    または、複数の表示ユニットを含み、各前記表示ユニットは、複数の前記画素回路（１００）を含み、各前記制御線は、１つの表示ユニット内のすべての画素回路（１００）の分圧制御端子を前記分圧制御回路（２００）に接続する、
    請求項１７に記載の表示基板。
19. ゲート駆動回路（３００）およびデータ駆動回路（４００）をさらに含み、幾つかの前記画素回路（１００）は、複数の行および列に並び、
    前記ゲート駆動回路（３００）は、複数のゲート線を介して各前記画素回路（１００）に接続され、各前記ゲート線は、１行分の前記画素回路（１００）のゲート信号端子を前記ゲート駆動回路（３００）に接続し、
    前記データ駆動回路（４００）は、複数のデータ線を介して各前記画素回路（１００）に接続され、各前記データ線は、１列分の前記画素回路（１００）のデータ信号端子を前記データ駆動回路（４００）に接続する、
    請求項１７または１８に記載の表示基板。
20. 請求項１７から１９のいずれか一項に記載の表示基板を含む表示装置。

Images