JP2021520068A - 電力スイッチングモジュラ素子および複数のモジュラ素子の取り外し可能なアセンブリ - Google Patents

電力スイッチングモジュラ素子および複数のモジュラ素子の取り外し可能なアセンブリ Download PDF

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フリートバルト キエル，
フリートバルト キエル，
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アンスティテュ ヴェデコム
アンスティテュ ヴェデコム
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Abstract

本発明は、中間誘電体層（ＣＤ２）によって分離された第１および第２の導電板（ＰＨ２、ＰＢ２）の成層、および第１および第２のプレートの間に埋め込まれる少なくとも１つの電子電力スイッチングチップ（ＣＰ１、ＣＰ２）を含むモジュラ素子（２）に関し、チップが、第１の電力電極およびスイッチング制御電極を含む上面、および第２の電力電極を含む下面を有し、第１および第２の電力電極がそれぞれ、第１および第２のプレートと電気的に導通している。本発明によれば、モジュラ素子は、第１および第２のプレートの外面から前記外面に垂直に成層内に延在する複数の開口部（ＯＧ２、ＯＡ２、ＯＢ２、ＯＣ２、ＯＤ２）を含み、複数の開口部が、スイッチング制御電極と連通する少なくとも１つの第１の開口部（ＯＧ２）、および成層全体を通過する少なくとも１つの第２の開口部（ＯＡ２、ＯＢ２）を含み、第１および第２の開口部が各々、誘電体層（ＤＥ２）および導電層（ＣＩ２）を含み、第１の開口部の導電層が、スイッチング制御電極に電気的に接続されている。【選択図】図５

Description

本発明は、２０１８年３月３０日に出願されたフランス出願第１８５２８１６号の優先権を主張し、その内容（本文、図面、およびクレーム）は参照により本明細書に組み込まれる。
本発明は、一般に、パワーエレクトロニクスの分野に関する。より詳細には、本発明は、電力スイッチングモジュラ素子、およびそのようなモジュラ素子の取り外し可能（分解可能）なアセンブリに関する。
電力スイッチングモジュールは、電子電力デバイスの構築に必要なビルディングブロックを形成する。電力スイッチングモジュールは、スイッチングブリッジを形成するために関連付けることができ、または、所望の電流を通すために並列に関連付けることができる。２つの電子電力スイッチで構成されるスイッチングブリッジ分岐は、インバータおよび電力変換器などの電子電力デバイスを実装するために非常に普及している基本的な電力モジュールである。
今日のニーズは、特に、標準化を高め、コストを削減するために、同じモジュラブリックから始めて、最も単純なものから最も複雑なものまで様々な回路を実現できるようにするために、モジュール性の向上の探求を促進している。さらに、より高度なモジュール性によって、基本的なブリック（elementary brick）のレベルで機能をテストする可能性が与えられると、生産のスクラップ値を低減することができる。
電力スイッチングモジュールのコンパクトさは、材料費を低減するだけでなく、可能な限り最高の設計上の妥協を実現するためにも不可欠な特徴である。実際、コンパクトさは、抵抗性、誘導性、および容量性の寄生要素の低減を促進する。特に、パワーバスバーの寄生インダクタンスを低減することは、場合によっては破壊的な過電圧から回路を保護し、電磁放射の制御を改善し、発生する熱を低減し、スイッチング速度を上げるために重要である。
アーキテクチャのコンパクトさは、現在、炭化ケイ素（ＳｉＣ）および窒化ガリウム（ＧａＮ）、ならびに間もなくダイヤモンドなどの新しいパワー半導体を賢明に使用するためにも必要である。実際、新しいパワー半導体によってもたらされるより大きい電流密度およびスイッチング周波数は、コンパクトさの向上を促す。
３Ｄアーキテクチャは、モジュールおよび電子電力デバイスのコンパクトさを向上させるという点でいくらか興味深いものである。しかしながら、これらのアーキテクチャでは冷却の制約が重要であり、ここで効率的なソリューションを実装する必要がある。構成要素の温度を臨界値未満に保ち、熱平衡を保証するために、放散したエネルギーをパワーチップにできるだけ近づけて抽出する必要がある。パワーチップの両面冷却が望ましい。伝熱流体によって動作する、および／またはヒートパイプを使用する冷却デバイスが必要になる場合がある。
ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）タイプのデバイスの実装を容易にするアーキテクチャは、統合レベルおよびコンパクトさの点でメリットがあるため興味深いものである。電極の空間的位置の柔軟性を可能にする電力スイッチングモジュールアーキテクチャは、ＳｉＰデバイスの実装のために興味深いものである。
可能な限り最も基本的なブリックに至るまでのアーキテクチャの分解可能な性質は、修復可能性にとって重要な利点である。機械的圧力またはクランプ手段によって電気的接触が確実にされる「プレスパック」と呼ばれる技術によって、溶接をなくすことによって、極端な熱サイクルを有する用途での信頼性の向上をもたらしながら、テスト可能で交換可能な基本的なブリックを実現することができる。
現在、並列および／または積層タイプの分解可能なアセンブリ、新しいＳｉＣおよびＧａＮパワー半導体、特に、横方向構造を有するＧａＮトランジスタ、ならびに３Ｄおよび「プレスパック」技術、およびプリント回路製造技術に基づく経済的な大量生産に適した新しい基本的なスイッチングブリックアーキテクチャを有する電力スイッチングモジュールを提案することが望ましいように思われる。
第１の態様によれば、本発明は、中間誘電体層によって分離された第１および第２の導電板の積層、および第１および第２の導電板の間に埋め込まれる少なくとも１つの電子電力スイッチングチップを含む電力スイッチングモジュラ素子に関し、電子電力スイッチングチップが、第１の電力電極およびスイッチング制御電極を含む上面、ならびに第２の電力電極を含む下面を有し、第１および第２の電力電極がそれぞれ、第１および第２の導電板と電気的に導通している。本発明によれば、電力スイッチングモジュラ素子は、第１および第２の導電板の外面から外面に垂直に積層内に延在する複数の開口部を含み、複数の開口部が、スイッチング制御電極と連通する少なくとも１つの第１の開口部、および積層全体を通過する少なくとも１つの第２の開口部を含み、第１および第２の開口部が各々、誘電体層および導電層を含み、第１の開口部の導電層が、スイッチング制御電極に電気的に接続されている。
特定の特徴によれば、開口部は、固定された間隔ピッチを有するように分散されている。
別の特定の特徴によれば、電力スイッチングモジュラ素子は、並列に取り付けられた２つの電子電力スイッチングチップを含み、電子電力スイッチングチップが、並んで埋め込まれており、そのスイッチング制御電極が互いに向かい合って配列されており、電子電力スイッチングチップが、スイッチング制御電極と連通し、スイッチング制御電極に電気的に接続された導電層を有する第１の開口部を含む。
さらに別の特定の特徴によれば、電子電力スイッチングチップは、垂直タイプのトランジスタチップである。
電力スイッチングモジュラ素子は、ハーフブリッジ、フルブリッジ、パラレル、カスケード、および他のタイプの取り付け、ならびにカスケードスイッチングブリッジおよびマトリックスなど、トランジスタの様々なタイプの電子取付けを実装するのに非常に適していることに留意されたい。
別の態様によれば、本発明は、上記で簡単に説明した少なくとも２つの電力スイッチングモジュラ素子と、複数の導電性アセンブリピンとを含む分解可能な電力スイッチングアセンブリに関し、導電性アセンブリピンが、電力スイッチングモジュラ素子の開口部に挿入され、電力スイッチングモジュラ素子間の機械的アセンブリおよび電気的接続機能を確実にする。
特定の特徴によれば、２つの電力スイッチングモジュラ素子は、ヘッドトゥテールで（head-to-tail）配列される。
別の特定の特徴によれば、分解可能な電力スイッチングアセンブリは、電力スイッチングモジュラ素子のうちの１つの外面上に、電力スイッチングモジュラ素子の電子電力スイッチングチップのスイッチング制御電極との複数の電気的接続へのアクセス可能性を有し、複数の電気的接続は、第１の電力スイッチングモジュラ素子の第１の開口部および導電性アセンブリピンによって確実にされる。
さらに別の特定の特徴によれば、分解可能な電力スイッチングアセンブリは、電力スイッチングモジュラ素子間の空間によって形成される流体循環チャネルを含み、空間は、導電性アセンブリピンによって得られる電力スイッチングモジュラ素子間の間隔によって決定される。
さらに別の特定の特徴によれば、分解可能な電力スイッチングアセンブリは、電力スイッチングモジュラ素子の間に置かれる少なくとも１つのアセンブリおよび相互接続素子をも含み、アセンブリおよび相互接続素子は、複数の貫通開口部が配列された少なくとも１つの導電性バーを含み、貫通開口部は、固定間隔ピッチによって分散され、導電性アセンブリピンを受ける。
さらに別の特定の特徴によれば、アセンブリおよび相互接続素子は、少なくとも２つの導電性バーを含み、導電性バーは、流体循環チャネルを形成するように、指定された相互間隔を有するように配列されている。
本発明の他の利点および特徴は、添付の図面を参照して、本発明の複数の特定の実施形態の以下の詳細な説明を読むと、よりはっきりと明らかになるであろう。
従来技術による電力スイッチングモジュールのアーキテクチャを示す斜視図である。 本発明による電力スイッチングモジュラ素子の第１の実施形態を示す簡略化された断面図である。 図２の電力スイッチングモジュラ素子において、トランジスタチップのグリッド電極の下の相互接続開口部の配置を示す下からの簡略図である。 本発明による電力スイッチングモジュラ素子の第２の実施形態を示す簡略化された断面図である。 図４の電力スイッチングモジュラ素子において、トランジスタチップのグリッド電極の下の相互接続開口部の配置を示す下からの簡略図である。 流体循環チャネルを含む、本発明による電力スイッチングアセンブリの実施形態を示す簡略化された断面図である。 本発明による電力スイッチングアセンブリを実現するために使用することができるアセンブリおよび相互接続素子の第１の実施形態を示す簡略化された断面図である。 図７に示されるようなアセンブリおよび相互接続素子を含む、本発明による電力スイッチングアセンブリの別の実施形態を示す簡略化された断面図である。 本発明による電力スイッチングアセンブリを実現するために使用することができるアセンブリおよび相互接続素子の第２の実施形態を示す簡略化された断面図である。
従来技術では、電力スイッチングモジュールを実現するためのパワーチップのカプセル化は、主に、ＩＭＳ（絶縁金属基板）として知られている技術から派生した技術を利用している。チップは、２枚の導電性銅板の間にサンドイッチ構造で埋め込まれる。チップの電気的相互接続には、銅および銀の焼結技法の電解蒸着が使用される。電気的絶縁には、繊維ガラスまたはポリイミドで強化されているかどうかに関係なく、エポキシタイプの樹脂で作られた誘電体が使用される。材料の除去には、レーザービームの切断およびドリル加工が頻繁に使用される。電気的相互接続用の銅トラックおよびパッドは、通常、銅シートのウェットエッチングによって得られる。
したがって、例えば、図１の従来技術に示されるように、スイッチングブリッジ分岐から形成される電力スイッチングモジュールＰＭの３Ｄスタックは、トランジスタチップＴＨＳおよびＴＬＳ、バスバー＋ＤＣおよび−ＤＣ、中央バスバーＯＵＴ、導電性相互接続シートＣＧＵおよびＣＧＬ、ならびに誘電体電気絶縁層ＩＳ１Ｕ、ＩＳ２Ｕ、およびＩＳ１Ｌ、ＩＳ２Ｌを含む。バスバー＋ＤＣ、−ＤＣ、およびＯＵＴ、ならびに導電性相互接続層ＣＧＵ、ＣＧＬは銅製であり、誘電体電気絶縁層ＩＳ１Ｕ、ＩＳ２Ｕ、およびＩＳ１Ｌ、ＩＳ２Ｌは、通常、エポキシ樹脂またはポリイミドに基づく上記の材料で作られている。
この場合、トランジスタチップＴＨＳおよびＴＬＳは、垂直タイプのものであり、チップの上面および下面にそれぞれ位置するソース電極およびドレイン電極（図示せず）を含む。ソース電極およびドレイン電極は、バスバーに電気的に接続されている。トランジスタチップＴＨＳ、ＴＬＳのグリッド電極ＧＵ、ＧＬは、チップの上面に位置する。グリッド電極ＧＵおよびＧＬは、導電性トラックＣＵおよびＣＬによって導電性相互接続シートＣＧＵおよびＣＧＬに接続されており、それぞれ、接触端子ＧＰＵおよびＧＰＬと電気的に導通している。誘電体電気絶縁層ＩＳ１Ｕ、ＩＳ１Ｌは、それぞれ、バスバー＋ＤＣ、−ＤＣと導電性相互接続シートＣＧＵ、ＣＧＬとの間の電気絶縁を確実にする。誘電体電気絶縁層ＩＳ２Ｕ、ＩＳ２Ｌは、それぞれ、導電性相互接続シートＣＧＵ、ＣＧＬと中央バスバーＯＵＴとの間の電気絶縁を確実にする。
チップＴＨＳおよびＴＬＳの連続供給電圧への電気的接続は、バスバー＋ＤＣおよび−ＤＣによって確実にされる。グリッド電極ＧＵおよびＧＬの制御は、コンタクト端子ＧＰＵおよびＧＰＬによって確実にされる。スイッチング分岐ＰＭの中間点は、交流電圧専用の中央バスバーＯＵＴ上で利用可能である。
図１でわかるように、チップのグリッド電極にアクセスするためのコンタクト端子ＧＰＵおよびＧＰＬは、構造上で横方向に、すなわちその端部に位置する。コンタクト端子ＧＰＵおよびＧＰＬの位置は、しばしば不利である。実際、電気的接続を、通常は構造の上面または下面に配列される制御回路まで到達させるために、追加の接続手段を提供する必要がある。
図２および図３を参照して、以下で、本発明による電力スイッチングモジュラ素子の第１の特定の実施形態１、ならびにこの種の２つのモジュラ素子のアセンブリについて説明する。
本発明の概念では、電力スイッチングモジュラ素子１は、標準化可能な構成要素である。有利なことに、電力スイッチングモジュラ素子１は、プリント回路基板（ＰＣＢ）生産技法を使用して実装される。技法は完全に習得されており、低コストの生産を可能にする。
したがって、本発明による電力スイッチングモジュラ素子１を実装するために、積層、フォトリソグラフィ、金属の電着、ウェットエッチングなどを含む、異なる生産技法の組合せを利用することが可能である。パワーチップの相互接続の目的で、過渡液相（ＴＬＰ）溶接、金属ナノ粒子粉末の焼結、または拡散溶接を利用することが可能である。レーザー切断およびレーザードリル加工、ならびに、任意選択で、絶縁および銅のフィルムまたはシートを切断するためのパンチダイカストなど他の手段も使用される。
図２は、アセンブリ前の状態の２つの標準的な電力スイッチングモジュラ素子１Ａおよび１Ｂを示している。電力スイッチングモジュラ素子１Ａおよび１Ｂは、ヘッドトゥテールで配列されている。電力スイッチングモジュラ素子１Ａおよび１Ｂの開口部に収容されるように、３つの導電性アセンブリピン２１、２２、および２３も提供される。
この場合、電力スイッチングモジュラ素子１Ａ、１Ｂは、それぞれ１つのトランジスタチップＣＰＡ、ＣＰＢを含む。モジュラ素子の他の実施形態は、複数のトランジスタチップＣＰを含み得る。
この実施形態では、上面が図３に示されているトランジスタチップＣＰＡ、ＣＰＢは、垂直タイプのものであり、チップの上面および下面にそれぞれ位置する電力電極を形成するソース電極Ｓおよびドレイン電極（図示せず）を含む。スイッチング制御電極を形成するトランジスタチップＣＰＡ、ＣＰＢのグリッド電極Ｇは、チップの上面の中央に位置する。トランジスタチップＣＰＡ、ＣＰＢは、通常は銅製の、２つの上部ＰＨＡ、ＰＨＢと下部ＰＢＡ、ＰＢＢの導電板の間にサンドイッチ状に構造内に埋め込まれている。中間誘電体層ＣＤＡ、ＣＤＢは、上部ＰＨＡ、ＰＨＢと下部ＰＢＡ、ＰＢＢの導電板を分離し、したがって、これらの板は互いに電気的に絶縁されている。トランジスタチップＣＰＡ、ＣＰＢは、中間誘電体層ＣＤＡ、ＣＤＢに配列された凹部に含まれ、その上部ソース面および下部ドレイン面を含み、それぞれ、上部ＰＨＡ、ＰＨＢおよび下部ＰＢＡ、ＰＢＢの導電板に電気的に接続されている。
本発明によれば、開口部ＯＧ１Ａ、ＯＧ１Ｂは、上部導電板ＰＨＡ、ＰＨＢに設けられている。開口部ＯＧ１Ａ、ＯＧ１Ｂは、上部導電板ＰＨＡ、ＰＨＢの上面からトランジスタチップＣＰＡ、ＣＰＢのグリッド電極Ｇの表面まで延びる。開口部ＯＧ１Ａ、ＯＧ１Ｂは、トランジスタチップＣＰＡ、ＣＰＢのグリッド電極Ｇの、上部導電板ＰＨＡ、ＰＨＢを介した電気的接続のためのものである。開口部ＯＧ１Ａ、ＯＧ１Ｂは、通常、レーザードリル加工によって形成され、誘電体層ＤＥＡ、ＤＥＢおよび内部導電層ＣＩＡ、ＣＩＢを含む。誘電体層ＤＥＡ、ＤＥＢは、上部導電板ＰＨＡ、ＰＨＢおよび内部導電性層ＣＩＡ、ＣＩＢを互いに電気的に絶縁している。内部導電層ＣＩＡ、ＣＩＢは、通常、銅の金属化によって実現される。図３でわかるように、内部導電層ＣＩＡ、ＣＩＢは、グリッド電極Ｇと電気的に接触している。開口部ＯＧ１Ａ、ＯＧ１Ｂは、その内部導電層ＣＩＡ、ＣＩＢを介して、上部導電板ＰＨＡ、ＰＨＢの上面までグリッド電極への電気的接続をもたらすことを可能にする。
複数の他の開口部ＯＡ１Ａ、ＯＡ１ＢからＯＤ１Ａ、ＯＤ１Ｂが、電力スイッチングモジュラ素子１Ａ、１Ｂに配列されている。
図２でわかるように、この場合、開口部ＯＡ１Ａ、ＯＡ１Ｂ、およびＯＢ１Ａ、ＯＢ１Ｂは、上部ＰＨＡ、ＰＨＢおよび下部ＰＢＡ、ＰＢＢの導電板、ならびに中間誘電体層ＣＤＡ、ＣＤＢを通過する貫通開口部である。誘電体ＤＥＡ、ＤＥＢおよび内部導電性ＣＩＡ、ＣＩＢ層は、開口部ＯＡ１Ａ、ＯＡ１Ｂ、およびＯＢ１Ａ、ＯＢ１Ｂに存在する。
開口部ＯＣ１Ａ、ＯＣ１ＢおよびＯＤ１Ａ、ＯＤ１Ｂは、誘電体層のない単純な開口部であり、それぞれ上部ＰＨＡ、ＰＨＢおよび下部ＰＢＡ、ＰＢＢの導電板にドリルで穴を開けることによって直接得られる。モジュラ素子１Ａ、１Ｂでは、開口部ＯＣ１Ａ、ＯＣ１ＢおよびＯＤ１Ａ、ＯＤ１Ｂは、貫通開口部ではなく、それぞれ、導電板ＰＨＡ、ＰＨＢおよびＰＢＡ、ＰＢＢにおいて同じ軸上に整列されている。開口部ＯＣ１Ａ、ＯＣ１ＢおよびＯＤ１Ａ、ＯＤ１Ｂは、それぞれ、導電板ＰＨＡ、ＰＨＢ、およびＰＢＡ、ＰＢＢの厚さにおいて連続したままであり、したがって、導電性アセンブリピン２１、２３が開口部に収容されているとき、上部導電板ＰＨＡ、ＰＨＢ、およびＰＢＡ、ＰＢＢ間の短絡の任意のリスクを回避する。
一般に、開口ＯＧ１Ａ、ＯＧ１ＢおよびＯＡ１Ａ、ＯＡ１ＢからＯＤ１Ａ、ＯＤ１Ｂのすべては、上部ＰＨＡ、ＰＨＢおよび下部ＰＢＡ、ＰＢＢの導電板の上面および下面に垂直な軸に沿って作られる。
図２でわかるように、開口部ＯＧ１Ａ、ＯＧ１ＢおよびＯＡ１Ａ、ＯＡ１ＢからＯＣ１Ａ、ＯＣ１Ｂは、この場合、モジュラ素子１Ａおよび１Ｂのヘッドトゥテールアセンブリである、モジュラ素子のアセンブリ中に開口部が一致することを可能にするために、上部導電板ＰＨＡ、ＰＨＢにおいて同じ間隔ピッチＰだけ離間されている。下部導電板ＰＢＡ、ＰＢＢの開口部は、この実施形態では開口部ＯＧ１Ａ、ＯＧ１Ｂは、この板には存在しないが、同じピッチＰを有している。
２つのモジュラ素子１Ａおよび１Ｂがアセンブリされるとき（矢印Ｆ）。３つのピン２１、２２、および２３は、それぞれ、開口部ＯＤ１ＡおよびＯＡ１Ｂ、ＯＢ１Ａ、およびＯＧ１Ｂ、ならびにＯＡ１ＡおよびＯＣ１Ｂに係合している。ピン２１、２２、および２３は、機械的アセンブリおよび電気的接続を確実にする。したがって、トランジスタチップＣＰＡおよびＣＰＢのグリッド電極Ｇは、それぞれ開口部ＯＧ１ＡおよびＯＢ１Ａの領域で、上部板ＰＨＡの上面でアクセス可能である。
図４、図５、および図６を参照して、次に、本発明による電力スイッチングモジュラ素子の第２の特定の実施形態２、ならびにこの種の２つのモジュラ素子の第１のアセンブリについて説明する。
図４に示されるように、電力スイッチングモジュラ素子２は、垂直型のものであるが、異なる接続構成を有する２つのトランジスタチップＣＰ１およびＣＰ２を含むという事実、およびグリッド接続開口部ＯＧ２によって本質的にモジュラ素子１とは異なる。
モジュラ素子１と同様の方法で、トランジスタチップＣＰ１およびＣＰ２は、サンドイッチ方式で、通常は銅製である、２つの上部ＰＨ２および下部ＰＢ２の導電板の間に埋め込まれる。中間誘電体層ＣＤ２は、上部ＰＨ２と下部ＰＢ２の導電板を分離し、したがって、これらの板は互いに電気的に絶縁されている。トランジスタチップＣＰ１およびＣＰ２は、中間誘電体層ＣＤ２に配列されたそれぞれの凹部に含まれている。
この実施形態では、トランジスタチップＣＰ１およびＣＰ２は並列に取り付けられており、それらのソース電極、ドレイン電極、およびグリッド電極が対で互いに接触していることを示している。
図５に示されるように、チップＣＰ１、ＣＰ２は、その上面にソース電極Ｓ１、Ｓ２を含み、チップの下面にグリッド電極Ｇ１、Ｇ２およびドレイン電極（図示せず）が位置する。チップＣＰ１、ＣＰ２では、グリッド電極Ｇ１、Ｇ２は、モジュラ素子１の場合のように中央に埋め込まれず、チップの端部に埋め込まれる。チップＣＰ１およびＣＰ２では、そのグリッド電極Ｇ１およびＧ２が互いに向き合うように並べて配列されている。ソース電極Ｓ１、Ｓ２およびドレイン電極（図示せず）は、それぞれ、上部ＰＨおよび下部ＰＢの導電板に電気的に接続されている。この場合、開口部ＯＧ２によって、すべてのグリッド電極Ｇ１およびＧ２を接続し、上部導電板ＰＨ２の上面まで電気的接続を行うことが可能である。
図４でわかるように、この場合、開口部ＯＧ２は、上部ＰＨ２および下部ＰＢ２の導電板、ならびに中間誘電体層ＣＤ２を通過する貫通開口部である。誘電体層ＤＥ２および導電層ＣＩ２は、開口部ＯＧ２に存在し、上部導電板ＰＨ２の開口部を覆う。図５でわかるように、内部導電層ＣＩ２は、チップＣＰ１およびＣＰ２のグリッド電極Ｇ１およびＧ２と電気的に接触している。
したがって、その内部導電層ＣＩ２を介して、開口部ＯＧ２は、グリッド電極Ｇ１およびＧ２の電気的接続を上部導電板ＰＨ２の上面までとることを可能にする。内部導電層ＣＩ２を生成する誘電体層ＤＥ２の金属化は、開口部ＯＧ２において、グリッド電極Ｇ１およびＧ２との接触を超えて延在せず、したがって、電極と、ドレイン電極が電気的に接続されている下部導電板ＰＢ２との間に短絡がないことに留意されたい。下部導電板ＰＢ２内の開口部ＯＧ２の存在は、モジュラ素子１に関して、この場合、追加の導電性アセンブリピン、およびピンの間の規則的な間隔（ピッチＰ）を有することを可能にすることに留意されたい。
モジュラ素子２の他の開口部ＯＡ２、ＯＢ２、ＯＣ２およびＯＤ２は、モジュラ素子１の開口部ＯＡ１、ＯＢ１、ＯＣ１およびＯＤ１に類似しており、ここでは説明しない。
４つの導電性アセンブリピン２４から２７を有する２つのモジュラ素子２Ａおよび２Ｂのアセンブリが図６に示されている。導電性アセンブリピン２４から２７は、図２のアセンブリに使用されるアセンブリピン２１から２３よりも長い。この場合、導電性アセンブリピン２４から２７のより長い長さは、モジュラ素子２Ａと２Ｂとの間の間隔を維持しながら、流体循環チャネルＣＡＬを形成することを可能にする。したがって、熱伝達流体の循環は、モジュラ素子２Ａ、２Ｂを冷却するために、チャネルＣＡＬを通して確立することができる。
図７および図８に示されるように、標準のアセンブリおよび相互接続素子ＢＩが本発明で提供され、多数のモジュラ素子４Ａ、４Ｂ、４Ｃなどを含むアセンブリＡＳを実現するために使用することができる。本発明によれば、モジュラ素子４Ａ、４Ｂ、４Ｃなどは、アセンブリＡＳを形成するために３次元に配列することができる。複数のアセンブリおよび相互接続素子ＢＩＡ、ＢＩＢなどを使用して、アセンブリＡＳを作成することができる。
図７でより明確にわかるように、アセンブリおよび相互接続素子ＢＩは、通常、導電性バーまたは導電性アセンブリピンを備えた小さい板の形態である。図７の実施形態では、導電性バー３は、通常、銅製であり、複数の上部２８Ｈから２１１Ｈおよび下部２８Ｂから２１１Ｂのピンを含む。導電性アセンブリピンは、クランプによって、導電性バー３の開口部ＯＥに取り付けられる。開口部ＯＥは、ピッチＰに等しい間隔を有する。この場合、ピンは、開口部ＯＥに対で取り付けられ、上部ピンおよび下部ピンは、同じ開口部ＯＥに挿入される。１つの開口部ＯＥ内の上部ピンと下部ピンの対を置き換えるために、他の実施形態でより長いピンを使用することができることに留意されたい。
図９に示されるような他のアセンブリおよび相互接続素子ＢＩＦは、通常、熱伝達もしくは難燃性流体の循環、またはヒートパイプ向けのチャネルＣＡＮを実現するために、本発明のアセンブリＡＳにおいて使用することができる。
図９の実施形態では、３つの導電性バー４が積層され、ピンＯＦによって機械的にアセンブルされる。チャネルＣＡＮを得るために、バー４の間に間隔が保持される。
本発明は、例として本明細書に記載されている特定の実施形態に限定されない。用途に応じて、当業者は、本発明の範囲内で様々な修正および変形を行うことができる。

Claims (10)

  1. 中間誘電体層（ＣＤ２）によって分離された第１および第２の導電板（ＰＨ２、ＰＢ２）の積層、および前記第１および第２の導電板（ＰＨ２、ＰＢ２）の間に埋め込まれる少なくとも１つの電子電力スイッチングチップ（ＣＰ１、ＣＰ２）を含み、前記電子電力スイッチングチップ（ＣＰ１、ＣＰ２）が、第１の電力電極（Ｓ１、Ｓ２）およびスイッチング制御電極（Ｇ１、Ｇ２）を含む上面、ならびに第２の電力電極を含む下面を有し、前記第１および第２の電力電極が、それぞれ、前記第１および第２の導電板（ＰＨ２、ＰＢ２）に電気的に接続されている、電力スイッチングモジュラ素子（２）であって、電力スイッチングモジュラ素子（２）が、前記第１および第２の導電板（ＰＨ２、ＰＢ２）の外面から前記外面に垂直に前記積層内に延在する複数の開口部（ＯＧ２、ＯＡ２、ＯＢ２、ＯＣ２、ＯＤ２）を含み、前記複数の開口部（ＯＧ２、ＯＡ２、ＯＢ２、ＯＣ２、ＯＤ２）が、前記スイッチング制御電極（Ｇ１、Ｇ２）と連通する少なくとも１つの第１の開口部（ＯＧ２）、および前記積層全体を通過する少なくとも１つの第２の開口部（ＯＡ２、ＯＢ２）を含み、前記第１および第２の開口部（ＯＧ２；ＯＡ２、ＯＢ２）が各々、誘電体層（ＤＥ２）および導電層（ＣＩ２）を含み、前記第１の開口部（ＯＧ２）の前記導電層（ＣＩ２）が、前記スイッチング制御電極（Ｇ１、Ｇ２）に電気的に接続されていることを特徴とする、電力スイッチングモジュラ素子（２）。
  2. 前記開口部（ＯＧ２、ＯＡ２、ＯＢ２、ＯＣ２、ＯＤ２）が、固定された間隔ピッチ（Ｐ）を有するように分散されることを特徴とする、請求項１に記載の電力スイッチングモジュラ素子。
  3. 並列に取り付けられた２つの電子電力スイッチングチップ（ＣＰ１、ＣＰ２）を含み、前記電子電力スイッチングチップ（ＣＰ１、ＣＰ２）が並んで埋め込まれており、前記電子電力スイッチングチップ（ＣＰ１、ＣＰ２）の前記スイッチング制御電極（Ｇ１、Ｇ２）が互いに向かい合わせにされており、前記電子電力スイッチングチップ（ＣＰ１、ＣＰ２）が、前記スイッチング制御電極（Ｇ１、Ｇ２）と連通する第１の開口部（ＯＧ２）を含み、前記スイッチング制御電極（Ｇ１、Ｇ２）に電気的に接続された導電層（ＣＩ２）を有することを特徴とする、請求項１または２に記載の電力スイッチングモジュラ素子。
  4. 前記電子電力スイッチングチップ（ＣＰ１、ＣＰ２）が垂直タイプのトランジスタチップであることを特徴とする、請求項１から３のいずれか一項に記載の電力スイッチングモジュラ素子。
  5. 請求項１から４のいずれか一項に記載の少なくとも２つの電力スイッチングモジュラ素子（２Ａ、２Ｂ）と、複数の導電性アセンブリピン（２４、２５、２６、２７）とを含む分解可能な電力スイッチングアセンブリであって、前記導電性アセンブリピン（２４、２５、２６、２７）が、前記電力スイッチングモジュラ素子（２Ａ、２Ｂ）の前記開口部（ＯＧ２、ＯＡ２、ＯＢ２、ＯＣ２、ＯＤ２）に挿入され、前記電力スイッチングモジュラ素子（２Ａ、２Ｂ）間の機械的アセンブリおよび電気的接続機能を確実にする、分解可能な電力スイッチングアセンブリ。
  6. 前記２つの電力スイッチングモジュラ素子（２Ａ、２Ｂ）がヘッドトゥテールで配列されていることを特徴とする、請求項５に記載の分解可能な電力スイッチングアセンブリ。
  7. 前記電力スイッチングモジュラ素子（２Ａ、２Ｂ）のうちの１つの外面上に、前記電力スイッチングモジュラ素子（２Ａ、２Ｂ）の前記電子電力スイッチングチップ（ＣＰ１、ＣＰ２）の前記スイッチング制御電極（Ｇ１、Ｇ２）との複数の電気的接続へのアクセス可能性を有し、前記複数の電気的接続が、前記電力スイッチングモジュラ素子（２Ａ、２Ｂ）の前記第１の開口部（ＯＧ２）、および前記導電性アセンブリピン（２４、２５、２６、２７）によって確実にされることを特徴とする、請求項５または６に記載の分解可能な電力スイッチングアセンブリ。
  8. 前記電力スイッチングモジュラ素子（２Ａ、２Ｂ）間の空間によって形成される流体循環チャネル（ＣＡＬ）を含み、前記空間が、前記導電性アセンブリピン（２４、２５、２６、２７）によって得られる前記電力スイッチングモジュラ素子（２Ａ、２Ｂ）間の間隔によって決定される、ことを特徴とする、請求項５から７のいずれか一項に記載の分解可能な電力スイッチングアセンブリ。
  9. 前記電力スイッチングモジュラ素子（４Ａ、４Ｂ）の間に置かれる少なくとも１つのアセンブリおよび相互接続素子（ＢＩ、ＢＩＦ）をも含み、前記アセンブリおよび相互接続素子（ＢＩ、ＢＩＦ）が、複数の貫通開口部が配列された少なくとも１つの導電性バー（３、４）を含み、前記貫通開口部が、前記固定間隔ピッチ（Ｐ）によって分散され、前記導電性アセンブリピン（２８Ｈから２１１Ｈ、２８Ｂから２１１Ｂ、ＯＦ）を受けることを特徴とする、請求項５から８のいずれか一項に記載の分解可能な電力スイッチングアセンブリ。
  10. 前記アセンブリおよび相互接続素子（ＢＩＦ）が、少なくとも２つの導電性バー（４）を含み、前記導電性バー（４）が、流体循環チャネル（ＣＡＮ）を形成するように、指定された相互間隔を有するように配列されていることを特徴とする、請求項９に記載の分解可能な電力スイッチングアセンブリ。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014086683A (ja) * 2012-10-26 2014-05-12 Toyota Motor Corp 半導体モジュール
JP2015015350A (ja) * 2013-07-04 2015-01-22 株式会社ジェイテクト 半導体装置
WO2016165843A1 (en) * 2015-04-13 2016-10-20 Abb Technology Ag Power electronics module
JP2017188635A (ja) * 2016-04-01 2017-10-12 有限会社ディアックス パワーモジュールのためのヒートスプレッダー構造体素子
WO2017203960A1 (en) * 2016-05-24 2017-11-30 Mitsubishi Electric Corporation System comprising at least one power module comprising at least one power die that is cooled by liquid cooled system

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9054094B2 (en) * 1997-04-08 2015-06-09 X2Y Attenuators, Llc Energy conditioning circuit arrangement for integrated circuit
WO2006121818A2 (en) * 2005-05-05 2006-11-16 Rodrigo Alvarez Icaza Rivera Dielectric elastomer fiber transducers
JP5107839B2 (ja) * 2008-09-10 2012-12-26 ルネサスエレクトロニクス株式会社 半導体装置
JP5437943B2 (ja) * 2010-07-26 2014-03-12 日立オートモティブシステムズ株式会社 パワー半導体ユニット、パワーモジュールおよびそれらの製造方法
JP5706251B2 (ja) * 2011-06-30 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置
US9041183B2 (en) * 2011-07-19 2015-05-26 Ut-Battelle, Llc Power module packaging with double sided planar interconnection and heat exchangers
JP2013051081A (ja) * 2011-08-30 2013-03-14 Sony Corp 二次電池、電池パック、電動車両、電力貯蔵システム、電動工具および電子機器
US8975712B2 (en) * 2013-05-14 2015-03-10 Globalfoundries Inc. Densely packed standard cells for integrated circuit products, and methods of making same
CN103824853B (zh) * 2014-02-24 2017-04-12 矽力杰半导体技术(杭州)有限公司 应用于开关型调节器的集成电路组件
JP6179490B2 (ja) * 2014-09-05 2017-08-16 トヨタ自動車株式会社 パワーモジュール
JP6809487B2 (ja) * 2016-02-08 2021-01-06 株式会社村田製作所 リチウムイオン二次電池用正極活物質、リチウムイオン二次電池用正極、リチウムイオン二次電池、電池パック、電動車両、電力貯蔵システム、電動工具および電子機器
CN108780881B (zh) * 2016-03-14 2021-10-26 株式会社村田制作所 二次电池用负极、二次电池、电池组、电动车辆、蓄电系统、电动工具和电子设备
FR3060243B1 (fr) * 2016-12-12 2019-08-23 Institut Vedecom Module de commutation de puissance, convertisseur integrant celui-ci et procede de fabrication

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014086683A (ja) * 2012-10-26 2014-05-12 Toyota Motor Corp 半導体モジュール
JP2015015350A (ja) * 2013-07-04 2015-01-22 株式会社ジェイテクト 半導体装置
WO2016165843A1 (en) * 2015-04-13 2016-10-20 Abb Technology Ag Power electronics module
JP2017188635A (ja) * 2016-04-01 2017-10-12 有限会社ディアックス パワーモジュールのためのヒートスプレッダー構造体素子
WO2017203960A1 (en) * 2016-05-24 2017-11-30 Mitsubishi Electric Corporation System comprising at least one power module comprising at least one power die that is cooled by liquid cooled system

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