JP2021506053A - 不揮発性メモリにおけるデータ移動動作 - Google Patents

不揮発性メモリにおけるデータ移動動作 Download PDF

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Abstract

本開示は、不揮発性メモリにおけるデータ移動動作に関する装置及び方法を含む。例示的な装置は、それぞれが複数の行を有する複数のセクションを含む、不揮発性メモリセルのアレイと、コントローラであって、アレイの第１の部分に記憶されたデータを第１のセクションの第１の行から第１のセクションの第２の行に移動し、第１のセクション内のメモリセルの特定の数の部分からのデータを第１のセクション内で移動させたことに応じて、第２のセクション内に開放行を生じさせるためにアレイの第２の部分に記憶されたデータを第２のセクションから第１のセクションに移動するように構成されたコントローラとを含むことができる。

Description

本開示は、一般にメモリデバイスに関し、より具体的には、不揮発性メモリにおけるデータ移動動作のための装置及び方法に関する。
メモリデバイスは、典型的には、コンピュータまたは他の電子デバイスにおける内部の半導体集積回路として提供される。揮発性及び不揮発性メモリを含む、多くの異なる種類のメモリが存在する。揮発性メモリは、そのデータを維持するために電力を必要とする場合があり、中でも、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含む。不揮発性メモリは、電力が供給されないとき、記憶されたデータを保持することによって永続的データを提供することができ、中でも、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、リードオンリメモリ（ＲＯＭ）、電気的に消去可能なプログラマブルＲＯＭ（ＥＥＰＲＯＭ）、消去可能なプログラマブルＲＯＭ（ＥＰＲＯＭ）、ならびに相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）及び磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）などの抵抗可変メモリを含むことができる。
メモリは、広範囲な電気的用途のために揮発性及び不揮発性データ記憶装置としても利用される。不揮発性メモリは、例えば、パーソナルコンピュータ、ポータブルメモリスティック、デジタルカメラ、携帯電話、ＭＰ３プレイヤーなどのポータブルミュージックプレイヤー、ムービープレイヤー及び他の電子デバイスにおいて使用され得る。メモリセルは、アレイに配列される場合があり、アレイは、メモリデバイスにおいて使用される。
メモリは、コンピューティングデバイスにおいて使用されるメモリシステムの一部とすることができる。メモリシステムは、例えば、ＤＲＡＭなどの揮発性メモリ、及び／または、例えば、フラッシュメモリもしくはＲＲＡＭなどの不揮発性メモリを含むことができる。
本開示の複数の実施形態にしたがったメモリデバイスを含むコンピューティングシステムの形態をとった装置のブロック図である。 本開示の複数の実施形態にしたがったコンピューティングシステムにおけるメモリデバイスのバンクの複数のセクションのブロック図である。 本開示の複数の実施形態にしたがったメモリデバイスのバンク内のセクションのブロック図である。 本開示の複数の実施形態にしたがったアレイのデータパス内の複数の共有Ｉ／Ｏ線のための回路を示す概略図である。 本開示の複数の実施形態にしたがった不揮発性メモリにおける移動動作を実行することに関連した図を示す。
本開示は、不揮発性メモリにおけるデータ移動動作に関する装置及び方法を含む。例示的な装置は、それぞれが複数の行を有する複数のセクションを含む不揮発性メモリセルのアレイと、コントローラであって、アレイの第１の部分に記憶されたデータを第１のセクションの第１の行から第１のセクションの第２の行に移動し、第１のセクション内のメモリセルの特定の数の部分からのデータを第１のセクション内で移動させたことに応じて、第２のセクション内に開放行を生じさせるためにアレイの第２の部分に記憶されたデータを第２のセクションから第１のセクションに移動するように構成されたコントローラとを含むことができる。
本開示の１つ以上の実施形態では、コントローラは、アレイの第１の部分に記憶されたデータを、第１のセクションであって、第１の数のセンスアンプに結合された第１のセクションの第１の行から第１のセクションの第２の行に移動するように構成することができる。不揮発性メモリセルのアレイの第１の部分に記憶されたデータは、メモリセルの第１の行及び第２の行を起動することによって第１の行から第２の行に移動させることができる。第１の行と第２の行との間で移動するときにデータに対して誤り訂正動作を実行することができる。第１の数のセンスアンプは、不揮発性メモリセルのアレイの第１の部分に記憶されたデータを、第１の部分に記憶されたデータを検知及びラッチすることによって第１の行から第２の行に移動することができる。例えば、メモリセルのアレイの第１の部分に記憶されたデータを第１の行から第２の行に移動するときに第１の数のセンスアンプを活性化することができる。不揮発性メモリセルのアレイの第１の部分は、第１の行の一部または第１の行全体を含むことができる。
本開示の１つ以上の実施形態では、アレイに記憶されたデータは、データの消失またはデータの破壊を防ぐためにアレイの１つの部分からアレイの別の部分に移動させることができる。特定の回数アクセスされた後にメモリセルがウェアアウトし、データを記憶するときの信頼性が低くなるため、アレイの１つの部分からアレイの別の部分にデータを移動することができる。セルのウェアアウトによるデータの消失を防ぐためにアレイに記憶されたデータを移動することは、ウェアレベリングと呼ぶことができる。ウェアレベリングアルゴリズムは、不揮発性メモリデバイスごとに設定可能とすることができる。例えば、ウェアレベリングアルゴリズムは、不揮発性メモリアレイのセクション内で、かつ／または不揮発性メモリアレイのセクションからセクションにデータを移動するときに異なる場合がある。
アレイに記憶されたデータは、ハッカーがデータを破壊するのを防ぐためにアレイの１つの部分からアレイの別の部分に移動させることができる。攻撃者は、メモリセルが消耗され、もはやデータを確実に保持できなくなるまで同一のメモリセルに繰り返しアクセスすることによってデータを破壊し、データを消失させることが可能である。アレイの１つの部分からアレイの別の部分にデータを移動することは、メモリセルが破壊される前にデータを移動することによってデータの消失を防ぐことができる。
本開示の以下の詳細な説明では、本明細書の一部を構成する添付図面への参照がなされる。これらの図面では、本開示の複数の実施形態がどのように実施され得るかが一例として示されている。これらの実施形態は、本開示の実施形態を当業者が実施できる程度に十分詳しく記載されている。また、他の実施形態が利用され得ること、ならびにプロセスの変更、電気的変更及び／または構造上の変更が本開示の範囲から逸脱せずになされ得ることが理解されるべきである。
本明細書で使用される場合、「複数の（ａ ｎｕｍｂｅｒ ｏｆ）」何かは、そのようなもののうちの１つ以上を指すことができる。例えば、複数のメモリデバイスは、メモリデバイスのうちの１つ以上を指すことができる。加えて、特に図面の参照符号に関して本明細書で使用されるような「Ｎ」などの指示子は、そのように指示された複数の特定の特徴が本開示の複数の実施形態と共に含まれ得ることを示す。
本明細書の図面は、最初の１桁または複数の桁が図面番号に対応し、残りの桁が図面内の要素または構成要素を識別するという付番規則に従う。異なる図面の間の類似の要素または構成要素は、類似の数字を使用することによって識別され得る。理解されるであろうが、本明細書の様々な実施形態に示した要素を追加、交換及び／または削除することによって本開示の複数の追加の実施形態を提供することができる。加えて、図面に提供された要素の比率及び相対的スケールは、本開示の様々な実施形態を例示することを意図し、限定的な意味で使用されることを意図しない。
図１は、本開示の複数の実施形態にしたがったメモリアレイ１３０を含むメモリデバイス１２０を含むコンピューティングシステム１００の形態をとった装置のブロック図である。本明細書で使用される場合、メモリデバイス１２０、コントローラ１４０、メモリアレイ１３０、検知回路１５０、ウェアレベリング１７１及び／または複数の追加ラッチが、別個に「装置」とみなされる場合もある。
本明細書で使用される場合、追加ラッチは、アレイ内のメモリセルのデータ値を検知し、結合し、かつ／または移動する（例えば、読み出す、記憶する、キャッシュする）追加機能であって、複数の共有Ｉ／Ｏ線（例えば、図４の共有Ｉ／Ｏ線４５５）のデータパス内の検知構成要素ストライプ（例えば、図２の検知構成要素ストライプ２２４−０、．．．、２２４−Ｎ−１）とは別である追加機能（例えば、アンプ、選択ロジック）を意味するように意図される。アレイに局所的な複数の共有Ｉ／Ｏ線のデータパス内のロジックストライプは、図１及び４に示すように、メモリデバイス１２０上の複数のバンクのうちの１つであり得るバンク１２１−１（例えば、図２のバンク２２１）内のメモリセルの様々なバンクセクション（例えば、図２のバンクセクション２２５−０、．．．、２２５−Ｎ−１）に関連し得る。
図１のシステム１００は、メモリデバイス１２０に結合された（例えば、接続された）ホスト１１０を含む。ホスト１１０は、数ある様々な種類のホストの中でも、パーソナルラップトップコンピュータ、デスクトップコンピュータ、デジタルカメラ、スマートフォンまたはメモリカードリーダなどのホストシステムであってもよい。ホスト１１０は、システムマザーボード及び／またはバックプレーンを含んでもよく、複数の処理リソース（例えば、１つ以上のプロセッサ、マイクロプロセッサまたは何らかの他の種類の制御回路）を含んでもよい。システム１００は別個の集積回路を含んでもよく、またはホスト１１０とメモリデバイス１２０との両方が同一の集積回路上にあってもよい。システム１００は、例えば、サーバーシステム及び／もしくは高性能コンピューティング（ＨＰＣ）システム、ならびに／またはこれらの一部であってもよい。図１に示した例は、フォン・ノイマン・アーキテクチャを有するシステムを示しているが、本開示の実施形態は、非フォン・ノイマン・アーキテクチャで実装されてもよい。このアーキテクチャは、フォン・ノイマン・アーキテクチャに関連していることが多い１つ以上の構成要素（例えば、ＣＰＵ、ＡＬＵなど）を含まなくてもよい。
分かりやすくするため、システム１００は、本開示に特定の関連性を有する特徴に焦点を当てるように簡略化されている。メモリアレイ１３０は、数ある種類の不揮発性メモリアレイの中でも、２Ｄアレイ、３Ｄアレイ、ＦｅＲＡＭ、ＮＡＮＤフラッシュアレイ及び／またはＮＯＲフラッシュアレイであってもよい。アレイ１３０は、アクセス線（本明細書ではワード線または選択線と呼ばれる場合がある）によって結合された行、及びセンス線（本明細書ではデータ線または桁線と呼ばれる場合がある）によって結合された列に配列されたメモリセルを含んでもよい。図１には単一のアレイ１３０を示したが、実施形態はそのように限定されない。例えば、メモリデバイス１２０は、複数のアレイ１３０（例えば、ＮＡＮＤフラッシュセルの複数のバンクなど）を含んでもよい。
メモリデバイス１２０は、（例えば、ローカルＩ／Ｏ線及びグローバルＩ／Ｏ線を介して外部ＡＬＵ回路に提供された）Ｉ／Ｏ回路１４４によってデータバス１５６（例えば、ホスト１１０に接続されたＩ／Ｏバス）を経由して提供されたアドレス信号をラッチするアドレス回路１４２を含んでもよい。本明細書で使用される場合、外部ＡＬＵ回路は、バス（例えば、データバス１５６）を介して（例えば、コントローラ１４０及び／またはホスト１１０との間で）データをバンクに入力すること及び／またはバンクからデータを出力することが可能であってもよい。
チャネルコントローラ１４３は、バンクコマンド、（例えば、動作のシーケンスのための）アプリケーション命令、及び複数のメモリデバイス１２０のそれぞれのための動作に関連した様々なバンクのための引数（ＰＩＭコマンド）を記憶するために各バンクのアレイ内の複数の位置を割り当てるロジック構成要素（例えば、サブアレイのためのコントローラ）を含んでもよい。チャネルコントローラ１４３は、メモリデバイス１２０の所与のバンク（例えば、図２のバンク２２１）内にそれらのプログラム命令を記憶するために複数のメモリデバイス１２０にコマンド（例えば、ＰＩＭコマンド）を送り出してもよい。いくつかの実施形態では、チャネルコントローラ１４３は、ホスト１１０内に位置付けることができる。
アドレス信号は、アドレス回路１４２を通じて受信され、メモリアレイ１３０にアクセスするために行デコーダ１４６及び列デコーダ１５２によってデコードされる。データは、検知回路１５０の、本明細書に記載されるような複数のセンスアンプを使用してセンス線（桁線）上の電圧変化及び／または電流変化を検知することによってメモリアレイ１３０から検知され（読み出され）てもよい。センスアンプは、メモリアレイ１３０からデータのページ（例えば、行）を読み込んでもよく、ラッチしてもよい。追加の計算回路は、本明細書に記載されるように、検知回路１５０に結合されてもよく、検知し、記憶（例えば、キャッシュ及び／もしくはバッファ）し、計算機能（例えば、演算）を実行し、かつ／またはデータを移動するために、センスアンプと組み合わせて使用されてもよい。Ｉ／Ｏ回路１４４は、データバス１５６（例えば、６４ビット幅のデータバス）を経由してホスト１１０と双方向でデータ通信するために使用されてもよい。書き込み回路１４８は、メモリアレイ１３０にデータを書き込むために使用される。
コントローラ１４０は、ホスト１１０から制御バス１５４によって提供された信号（例えば、コマンド）をデコードしてもよい。これらの信号は、動作の中でも、データ検知動作、データ記憶動作、データ移動（例えば、データ値のコピー、転送及び／もしくは伝送）動作、データ書き込み動作ならびに／またはデータ消去動作を含む、メモリアレイ１３０上で実行される動作を制御するために使用され得るチップイネーブル信号、書き込みイネーブル信号及び／またはアドレスラッチ信号を含んでもよい。様々な実施形態では、コントローラ１４０は、ホスト１１０からの命令を実行し、かつ／またはメモリアレイ１３０にアクセスする役割を果たしてもよい。コントローラ１４０は、ステートマシン、シーケンサまたは何らかの他の種類のコントローラであってもよい。コントローラ１４０は、アレイ（例えば、メモリアレイ１３０）の行内のデータの（例えば、右または左の）シフト操作を制御してもよく、計算演算（例えば、ＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ、可算、減算、乗算、除算など）などの演算を実行するためにマイクロコード命令を実行してもよい。コントローラ１４０は、ウェアレベリングロジック１７１を含んでもよい。コントローラ１４０は、ウェアレベリングロジック１７１と通信して、データの消失を防ぐために行の間及び／またはセクションの間のウェアレベリング動作としてデータを移動してもよい。
検知回路１５０の例は、（例えば、図２、３、４及び５において）以下で更に記載される。例えば、いくつかの実施形態では、検知回路１５０は複数のセンスアンプを含んでもよい。いくつかの実施形態では、検知回路１５０は、複数のセンスアンプ及び対応する数の計算構成要素の数を含んでもよい。これらの計算構成要素は、アキュムレータとして機能してもよく、本明細書に記載されたデータパスにおける計算演算に加えて、各サブアレイにおける（例えば、相補センス線に関連したデータに対する）演算を実行するために使用されてもよい。
いくつかの実施形態では、検知回路１５０は、メモリアレイ１３０によって記憶されたデータを入力として使用して動作を実行し、メモリアレイ１３０及び／またはロジックストライプ内の異なる位置へのコピー動作、転送動作、伝送動作、書き込み動作、ロジック動作及び／または記憶動作のためのデータの移動に関わるために使用されてもよい。
これに対して、本明細書の実施形態は、アレイに局所的なデータパス内の計算ユニットにおいて、複数の共有Ｉ／Ｏ線（例えば、図４の共有Ｉ／Ｏ線４５５）を介してアレイの行及び／またはサブ行から複数のロジックストライプ（例えば、図２の２２４−０、．．．、２２４−Ｎ−１）に移動させたデータ値に対して計算機能を実行する。
Ｉ／Ｏ線をイネーブルすることは、デコード信号（例えば、列デコード信号）に結合されたゲート及びＩ／Ｏ線に結合されたソース／ドレインを有するトランジスタをイネーブルすること（例えば、オンにすること、活性化すること）を含んでもよい。しかしながら、実施形態は、Ｉ／Ｏ線をイネーブルしないことに限定されない。例えば、複数の実施形態では、検知回路１５０は、アレイの列デコード線をイネーブルせずに動作を実行するために使用されてもよい。
図２は、本開示の複数の実施形態にしたがったコンピューティングシステム（例えば、図１のコンピューティングシステム１００）内のメモリデバイス（例えば、図１のメモリデバイス１２０）のバンク２２１の、例えば、セクション２２５−０、２２５−１、．．．、２２５−Ｎ−１といった複数のセクションのブロック図である。例として、図２は、メモリデバイスのバンク２２１のバンクセクション２２３を示す。例えば、バンクセクション２２３は、メモリデバイスのバンク２２１の複数のバンクセクションの例示的なバンクセクション、例えば、バンクセクション０、バンクセクション１、．．．、バンクセクションＭ−１（図示せず）を表すことができる。図２に示すように、バンクセクション２２３は、例示的なバンクセクションにおいて、様々な可能性の中でも、例えば、４０９６、８１９２または１６，３８４列といった、Ｘとして水平に示された複数のメモリ列２２２を含むことができる。加えて、バンクセクション２２３は、様々な可能性の中でも、例えば、３２、６４または１２８セクションといった、２２５−０、１２５−１、．．．、２２５−Ｎ−１にそれぞれ示されたセクション０、セクション１、．．．、及びセクションＮ−１に分割されてもよい。これらのセクションは、データパスに結合されるように構成された増幅領域によって分離されている。したがって、セクション２２５−０、２２５−１、．．．、２２５−Ｎ−１は、それぞれ、増幅領域２２４−０、２２４−１、．．．、２２４−Ｎ−１を有することができ、これらの増幅領域は、それぞれ、検知構成要素ストライプ０、検知構成要素ストライプ１、．．．、及び検知構成要素ストライプＮ−１に対応する。
各列２２２、例えば、単一対または各対のセンス線または桁線は、検知回路（例えば、図１の検知回路１５０）に結合されるように構成される。したがって、セクション２２５内の各列２２２は、そのセクションのための検知構成要素ストライプ２２４に寄与するセンスアンプに個別的に結合することができる。例えば、図２に示すように、バンクセクション２２３は、検知構成要素ストライプ０、検知構成要素ストライプ１、．．．、検知構成要素ストライプＮ−１を含むことができる。これらの検知構成要素ストライプは、それぞれ、様々な実施形態ではレジスタ、キャッシュ及び／またはデータバッファリングとして使用することができるセンスアンプを備えた検知回路を有し、セクション２２５−０、２２５−１、．．．、２２５−Ｎ−１内の各列２２２に結合される。
セクション２２５−０、２２５−１、．．．、２２５−Ｎ−１のそれぞれは、Ｙとして垂直に示された複数の行２１９を含むことができ、例えば、各セクションは、例示的なバンクにおいて、様々な可能性の中でも、２５６、５１２、１０２４行を含んでもよい。実施形態は、本明細書に記載された列及び行の例示的な水平及び垂直の方向、またはその例示的な数に限定されない。複数の行２１９のそれぞれは、各センス線に選択可能に結合された単一のメモリセルを含むことができる。対の相補メモリセルのそれぞれは、行上のセンス線の位置において各対のセンス線のうちの一方に結合することができる。したがって、行内のメモリセルの数は、その行と交差するセンス線の数に対応することができる。
図２に示すように、例えば、センスアンプ、計算構成要素などといった、検知回路の各部分は、バンクセクション２２３内のメモリセル２２５のセクションにそれぞれ物理的に関連した複数の検知構成要素ストライプ２２４の間で分離することができる。センスアンプは、セクションのメモリセルによって記憶されたデータ値を検知してもよく、かつ／またはセンスアンプは、検知されたデータ値を決定するための基準電圧としてセンス線上の残留電圧を検知してもよい。
いくつかの実施形態では、センスアンプは、検知されたデータ値を少なくとも一時的に少なくとも記憶、例えば、キャッシュしてもよい。センスアンプと関係して本明細書に記載される計算構成要素は、いくつかの実施形態では、複数の検知構成要素ストライプ２２４内のキャッシュ済みのデータ値に対して計算演算を実行してもよい。
図２に示すように、バンクセクション２２３は、コントローラ２４０に関連することができる。図２に示されたコントローラ２４０は、様々な実施形態では、図１に示され、この図と関係して記載されたコントローラ１４０によって具現化され、この中に含まれる機能の少なくとも一部を表すことができる。コントローラ２４０は、例えば、バンクセクション２２３へのコマンド及びデータ２３９の入力、ならびに／またはバンクセクション２２３からのデータの出力、例えば、移動を指示する、例えば、制御することができる。
バンクセクション２２３は、データバス、例えば、データバス２５６に対応することが可能な６４ビット幅のデータバスを含むことができる。例えば、２２５−０、２２５−１、．．．、２２５−Ｎ−１といったセクションの各バンクのための各データバスは、例えば、複数のバンク及び／またはメモリデバイスのための、複合データバスの形成に寄与するデータバスの一部と呼ぶことができる。したがって、いくつかの実施形態では、８つのバンクのための８つの６４ビット幅のデータバス部は、５１２ビット幅の複合データバスに寄与することができる。しかしながら、実施形態は、特定のデータバスに限定されない。その代わりに、または加えて、各バンクは、５１２ビット幅の複合データバスの全体を個別的に使用することができる。但し、１回につき１つのバンクが使用するものとする。また、データバス部を使用することの様々な組み合わせが利用されてもよい。例えば、数ある可能性の中でも、１つのバンクが同時に４つのデータバス部を使用すると共に、４つの他のバンクが、残りの４つのデータバス部のうちの１つをそれぞれ使用してもよい。
本明細書に記載される動作の性能を理解するために、このような技術を実装するための装置についての議論を続ける。例えば、このような装置は、メモリアレイ（図１のメモリアレイ１３０）及び／または検知回路（例えば、図１の検知回路１５０）とオンチップである、コントローラ２４０を有するメモリデバイスであってもよい。
図３は、本開示の複数の実施形態にしたがったメモリデバイスのバンク内の、例えば、３２５−０のセクション０、３２５−１のセクション１、３２５−２のセクション２などといったセクションのブロック図である。セクション３２５−１内の行３１９−１が選択され、開放され、例えば、起動行コマンドの実行によって起動されるとき、３２４−１の検知構成要素ストライプ１及び／または３２４−２の構成要素ストライプ２内の、例えば、３１７−１−０、３１７−１−１、．．．、３１７−１−ｎ−１といったセンスアンプは、センスアンプのそれぞれに結合された、例えば、３０５−１−０、…、３０５−１−ｎ−１といったセンス線からの電位を検知及び／または記憶するために、イネーブルされ、例えば、起動されてもよい。
セクション３２５−０内の行３１９−０が選択され、開放され、例えば、起動行コマンドの実行によって起動されるとき、例えば、３１７−０−１、３１７−０−２、．．．、３１７−０−ｎ−１、及び３１７−０−ｎといった、３２４−０の検知構成要素ストライプ０及び／または３２４−１の構成要素ストライプ１内のセンスアンプは、センスアンプのそれぞれに結合された、例えば、３０５−０−１、３０５−０−２、…、３０５−０−ｎ−１、及び３０５−０−ｎといったセンス線からの電位を検知及び／または記憶するために、イネーブルされ、例えば、起動されてもよい。
本開示の１つ以上の実施形態では、データは、不揮発性メモリセルのアレイの第１の部分に記憶させることができる。いくつかの例では、単一のセンスアンプを活性化して、同一のセクションの行の間で不揮発性メモリセルのアレイの第１の部分を移動することができる。不揮発性メモリセルのアレイの第１の部分は、行３１９−０または行３１９−０の一部を含むことができる。不揮発性メモリセルのアレイの第１の部分は、例えば、３２５−０のセクション０に記憶させることができる。３２５−０のセクション０に記憶されたデータの第１の部分は、行３１９−０から行３１９−３に移動させることができる。行３１９−３は、データを含まない空の行とすることができる。３２５−０のセクション０に記憶されたデータを第１の行３１９−０から第２の行３１９−３に移動するときにセンスアンプ３１７−０−１を活性化することができる。データを行３１９−３に移動すると、行３１９−０は空の行になる。いくつかの例では、異なるセクションからのデータの一部をセクション０の空の行３１９−０に移動して、その異なるセクションが空の行を有することを可能にすることにより、その異なるセクションの行の間のデータの移動を可能にすることができる。
本開示の１つ以上の実施形態では、不揮発性メモリのアレイの第２の部分を、不揮発性メモリセルのアレイの第２のセクションに移動することができる。いくつかの例では、複数のセンスアンプを活性化して、不揮発性メモリセルのアレイの第２の部分をセクションの間で移動することができる。例えば、１つのセンスアンプの代わりに２つのセンスアンプを活性化することにより、不揮発性メモリセルの一部を移動するのに必要とされる電力量が２倍になり得る。消費電力は、行の間でアレイの各部分を移動し、セクションの間でのアレイの各部分の移動を制限することによって低減することができる。不揮発性メモリセルのアレイの第２の部分は、例えば、３２５−０のセクション０に記憶させることができる。３２５−０のセクション０に記憶されたデータは、３２５−１のセクション１に移動させることができる。例えば、行３１９−０に記憶されたデータは、３２５−０のセクション０から３２５−１のセクション１内の行３１９−１及び／または３１９−４に移動させることができる。行３１９−１及び／または行３１９−４は、空の行とすることができる。第２のセクションに記憶されたデータは、第１のセクション内のメモリセルの特定の数の部分からのデータを第１のセクション内で移動させたことに応じて第１のセクションに移動させることができる。メモリセルのアレイの第２の部分に記憶されたデータは、不揮発性メモリセルのアレイの第１の部分に記憶されたデータを再度移動させる前に３２５−０のセクション０から３２５−１のセクション１に移動させることができる。
本開示の１つ以上の実施形態では、センスアンプ３１７−０−１及びセンスアンプ３１７−１−０は、３２５−０のセクション０に記憶されたデータを３２５−１のセクション１に移動するときに活性化することができる。
本開示の１つ以上の実施形態では、３２５−２のセクション２に記憶されたデータは、３２５−１のセクション１内のメモリセルの特定の数の部分からのデータを３２５−１のセクション１内で移動させたことに応じて３２５−１のセクション１に移動させることができる。
図４は、本開示の複数の実施形態にしたがったアレイのデータパス内の共有Ｉ／Ｏ線のための回路を示す概略図である。図４は、共有Ｉ／Ｏ線４５５にそれぞれ結合された８つのセンスアンプ（例えば、４０６−０、４０６−１、．．．、４０６−７で示されたセンスアンプ０、１、．．．、７）を示す。
桁線４０５−１上に存在するデータ値は、センスアンプ４０６−０内にロードされてもよい。桁線４０５−１上のデータ値は、センスアンプが起動されたときにセンスアンプ４０６−０によって記憶されるデータ値であってもよい。
個々のセンスアンプ、または１つのセンスアンプと１つの計算構成要素との組み合わせは、共有Ｉ／Ｏ線４５５のデータパス内の複数のロジックストライプによって共有される共有Ｉ／Ｏ線４５５に結合された検知回路（例えば、図１の検知回路１５０）に寄与し得る。
図４に示された回路は、セクション４２５、これに関連した桁線４０５−１及び共有Ｉ／Ｏ線４５５を特定の列４２２に関して多重化することにより、コントローラ４４０によって指示されるようにデータ移動動作を実施するように構成された列選択回路４５８−１及び４５８−２も示す。例えば、列選択回路４５８−１は、選択線０、２、４及び６を有する。これらの選択線は、列０（４２２−０）、列２、列４及び列６などの対応する列と結合するように構成される。列選択回路４５８−２は、選択線１、３、５及び７を有する。これらの選択線は、列１、列３、列５及び列７などの対応する列と結合するように構成される。
コントローラ４４０は、選択線（例えば、選択線０）を制御してセンスアンプによって記憶された、かつ／または桁線（例えば、選択トランジスタ４５９−１が選択線０からの信号を介して活性化されたときの４０５−１）上に存在するデータ値にアクセスするために、列選択回路４５８に結合されてもよい。コントローラ４４０によって指示されるように選択トランジスタ４５９−１を活性化することにより、列０（４２２−０）のセンスアンプ４０６−０及び／または桁線４０５−１を結合して桁線０上のデータ値を共有Ｉ／Ｏ線４５５に移動することが可能になる。例えば、移動させるデータ値は、センスアンプ４０６−０に記憶された（キャッシュされた）特定の行４１９からのデータ値であってもよい。適切な選択トランジスタをコントローラ４４０が活性化することにより、列０〜７のそれぞれからのデータ値が同様に選択されてもよい。
更に、選択トランジスタ（例えば、選択トランジスタ４５９−１）をイネーブルすること（例えば、活性化すること）は、アンプによって記憶されたデータ値が共有Ｉ／Ｏ線４５５に移動（例えば、配置及び／または転送）され得るように特定のセンスアンプを共有Ｉ／Ｏ線４５５に結合することを可能にし得る。いくつかの実施形態では、記憶されたデータ値を移動（例えば、コピー、転送及び／または伝送）するために特定の共有Ｉ／Ｏ線４５５に結合されるように、１つの列が一度に選択される（例えば、列４２２−０）。
図５は、本開示の複数の実施形態にしたがった不揮発性メモリにおける移動動作を実行することに関連した図を示す。図５は、共有Ｉ／Ｏ線５５５及び複数の検知構成要素ストライプ５２４−０、…、５２４−７を介して不揮発性メモリのアレイの複数のセクション５２５−０、…、５２５−７に結合されたコントローラ５４０を示す。
セクション５２５−０に記憶されたデータは、不揮発性メモリのアレイの複数のセクションのうちの１つに移動させることができる。例えば、セクション５２５−０に記憶されたデータは、セクション５２５−０内の行が選択され、開放され、例えば、起動行コマンドの実行によって起動されると、セクション５２５−１に移動させることができ、検知構成要素ストライプ５２４−０内のセンスアンプは、センスアンプのそれぞれに結合されたセンス線からの電位を検知及び／または記憶するためにイネーブルされ、例えば、起動され得る。検知構成要素ストライプ５２４−０及び共有Ｉ／Ｏ線５５５は、セクション５２５−０に記憶されたデータをコントローラ５４０に送信することができる。コントローラは、セクション５２５−０からのデータを共有Ｉ／Ｏ線５５５及び検知構成要素ストライプ５２４−１を介してセクション５２５−１に送信することができる。セクション５２５−１内の行は、選択され、開放され、例えば、起動行コマンドの実行によって起動されることが可能であり、検知構成要素ストライプ５２４−１内のセンスアンプは、例えば、センスアンプのそれぞれに結合されたセンス線からの電位を記憶するためにイネーブルされ、例えば、起動されることが可能である。
本開示の１つ以上の実施形態では、コントローラ５４０は、カウンタを含むことができる。カウンタは、セクション５２５−０、…、２５２−７の特定のセクション内の複数の行の間で移動させた、不揮発性メモリセルのアレイの複数の部分に記憶されたデータをカウントすることができる。コントローラ５４０は、例えば、セクション５２５−０といったセクションの特定の行に記憶されたデータを第１の特定の順序で移動するように構成することができる。コントローラ５４０は、例えば、セクション５２５−１といった別のセクションの特定の行に記憶されたデータを第２の特定の順序で移動するように構成することができる。コントローラ５４０は、１つのセクションから別のセクションにデータをランダムに移動するように構成することができる。例えば、特定のセクション内のウェアレベリングのために特定のセクションから別のセクションにデータを移動して行を開放するとき、データの移動先のセクションは、ランダムとすることができ、各メモリデバイスに固有のものである特定の順序に基づくことができ、かつ／または、変更することが可能な特定の順序に基づくことができる。データの第１の部分は、セクション５２５−０からセクション５２５−１に移動させることができ、セクション５２５−０からデータを移動させる次のときには、セクション５２５−６などの、セクション５２５−１とは異なるセクションにデータを移動させることができる。コントローラ５４０は、データの一部を行の間またはセクションの間で移動させるとき、そのデータの一部に対して誤り訂正動作を実行するように構成することもできる。
本明細書では特定の実施形態を例示し、説明してきたが、当業者は、図示された特定の実施形態を、同一の結果を達成するように意図された配置構成に置き換えることができることを理解するであろう。本開示は、本開示の様々な実施形態の適応または変形を網羅するように意図される。上記の説明は、例示的になされたものであり、限定的になされたものではないことが理解されるべきである。上記の実施形態と、本明細書に具体的に記載されていない他の実施形態との組み合わせは、上記の説明を考察すれば当業者にとって明らかとなるであろう。本開示の様々な実施形態の範囲には、上記の構造及び方法が使用される他の適用が含まれる。したがって、本開示の様々な実施形態の範囲は、添付された特許請求の範囲、ならびにかかる特許請求の範囲の権利が与えられる均等物の全範囲を参照して定められるべきである。
前述の発明を実施するための形態では、本開示を簡素化する目的で、様々な特徴が単一の実施形態に共にまとめられている。開示のこの方法は、本開示の開示された実施形態が、各請求項に明示的に記載されたものよりも多くの特徴を使用する必要があるという意図を反映したものとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示された実施形態の全ての特徴より少ないところにある。したがって、以下の特許請求の範囲は、本明細書によって発明を実施するための形態に組み込まれ、各請求項は、別個の実施形態として独立している。

Claims (22)

  1. それぞれが複数の行を有する複数のセクションを含む不揮発性メモリセルのアレイと、
    コントローラであって、
    前記アレイの第１の部分に記憶されたデータを第１のセクションの第１の行から前記第１のセクションの第２の行に移動し、
    前記第１のセクション内のメモリセルの特定の数の部分からのデータを前記第１のセクション内で移動させたことに応じて、第２のセクション内に開放行を生じさせるために前記アレイの第２の部分に記憶されたデータを前記第２のセクションから前記第１のセクションに移動するように構成された前記コントローラとを含む、装置。
  2. 前記アレイの前記第１の部分に記憶された前記データを再度移動させる前に、前記アレイの前記第２の部分に記憶された前記データを前記第２のセクションから前記第１のセクションに移動させる、請求項１に記載の装置。
  3. 前記アレイの前記第１の部分に記憶された前記データを前記第１の行から前記第２の行に移動するときに第１の数のセンスアンプが活性化される、請求項１に記載の装置。
  4. 前記アレイの前記第２の部分に記憶された前記データを前記第２のセクションから前記第１のセクションに移動するときに第１の数のセンスアンプ及び第２の数のセンスアンプが活性化される、請求項１に記載の装置。
  5. 前記コントローラが、前記第２のセクション内のメモリセルの特定の数の部分からのデータを前記第２のセクション内で移動させたことに応じて、前記アレイの第３の部分に記憶されたデータを第３のセクションから前記第２のセクションに移動するように構成される、請求項１〜４のいずれか１項に記載の装置。
  6. 前記コントローラが、前記アレイの複数の部分に記憶されたデータを特定のセクション内の行の間で移動させた回数をカウントするカウンタを含む、請求項１〜４のいずれか１項に記載の装置。
  7. 不揮発性メモリセルの前記アレイが３Ｄアレイである、請求項１〜４のいずれか１項に記載の装置。
  8. それぞれが複数の行を有する複数のセクションを含む不揮発性メモリセルのアレイと、
    コントローラであって、
    前記アレイの第１の部分に記憶されたデータを、第１のセクションであって、第１の数のセンスアンプに結合された前記第１のセクションの第１の行から前記第１のセクションの第２の行に移動し、
    前記第１のセクション内の各部分からのデータを前記第１のセクション内で移動させたことに応じて、第２のセクションであって、第２の数のセンスアンプに結合された前記第２のセクション内に開放行を生じさせるために前記アレイの第２の部分に記憶されたデータを前記第２のセクションから前記第１のセクションに移動するように構成された前記コントローラとを含む、装置。
  9. 前記コントローラが、メモリセルの前記第１の行を起動することによって前記アレイの前記第１の部分に記憶された前記データを前記第１の行から前記第２の行に移動するように構成される、請求項８に記載の装置。
  10. 前記コントローラが、前記第１の部分に記憶された前記データを前記第１の数のセンスアンプのうちの１つにおいて検知及びラッチすることにより、前記アレイの前記第１の部分に記憶された前記データを前記第１の行から前記第２の行に移動するように構成される、請求項８に記載の装置。
  11. 前記コントローラが、メモリセルの前記第２の行を起動することによって前記アレイの前記第１の部分に記憶された前記データを前記第１の行から前記第２の行に移動するように構成される、請求項８に記載の装置。
  12. 前記コントローラが、前記アレイの前記第１の部分に記憶された前記データを前記第１の数のセンスアンプから前記第２の行に移動することにより、前記アレイの前記第１の部分に記憶された前記データを前記第１の行から前記第２の行に移動するように構成される、請求項８〜１１のいずれか１項に記載の装置。
  13. 不揮発性メモリセルのアレイの第１の部分に記憶されたデータを不揮発性メモリセルの前記アレイの第１のセクションの第１の行から不揮発性メモリセルの前記アレイの前記第１のセクションの第２の行に移動することであって、前記第１の行及び前記第２の行が第１の数のセンスアンプに結合される、前記移動することと、
    前記第１のセクション内のメモリセルの特定の数の部分からのデータを前記第１のセクション内で移動させたことに応じて、第２のセクション内に開放行を生じさせるために不揮発性メモリセルの前記アレイの第２の部分に記憶されたデータを不揮発性メモリセルの前記アレイの前記第２のセクションから不揮発性メモリセルの前記アレイの前記第１のセクションに移動することとを含む、方法。
  14. 不揮発性メモリセルの前記アレイの第３の部分に記憶されたデータを前記第２のセクションの第３の行から前記第２のセクションの第４の行に移動することを更に含む、請求項１３に記載の方法。
  15. 不揮発性メモリセルの前記アレイの前記第１の部分に記憶された前記データを再度移動させる前に、前記アレイの前記第２の部分に記憶された前記データを前記第２のセクションから前記第１のセクションに移動することを更に含む、請求項１３に記載の方法。
  16. 前記第１の部分に記憶された前記データを前記第１の行から前記第２の行に移動するときに第１の数のセンスアンプを活性化することを更に含む、請求項１３〜１５のいずれか１項に記載の方法。
  17. それぞれが複数の行を有する複数のセクションを含む、不揮発性メモリセルのアレイと、
    コントローラであって、
    前記アレイの第１のセクションに記憶されたデータを前記第１のセクション内の複数の行の間で第１の特定の順序で移動し、
    前記アレイの第２のセクションの特定の行に記憶されたデータの一部を、前記第２のセクション内に開放行を生じさせるために前記アレイの前記第１のセクションに移動し、
    前記アレイの前記第２のセクションに記憶されたデータを前記第２のセクション内の複数の行の間で第２の特定の順序で移動するように構成された前記コントローラとを含む、装置。
  18. 前記コントローラが、データの前記一部を前記アレイの前記第２のセクションから前記第１のセクションに移動させたときにデータの前記一部に対して誤り訂正動作を実行するように構成される、請求項１７に記載の装置。
  19. アレイの第１のセクションに記憶されたデータを前記第１のセクション内の複数の行の間で第１の特定の順序で移動することと、
    前記アレイの第２のセクションに記憶されたデータの一部を、前記第２のセクション内に開放行を生じさせるために前記アレイの前記第１のセクションに移動することと、
    前記アレイの前記第２のセクションに記憶されたデータを第２の特定の順序で移動することとを含む、方法。
  20. 不揮発性メモリセルの前記アレイの前記第２のセクションに記憶されたデータの前記一部を移動するために前記第２のセクション内のメモリセルの行を起動することを更に含む、請求項１９に記載の方法。
  21. 不揮発性メモリセルの前記アレイの前記第２のセクションに記憶されたデータの前記一部を、データの前記一部を移動するために第１の数のセンスアンプにおいて検知及びラッチすることを更に含む、請求項１９〜２０のいずれか１項に記載の方法。
  22. 前記複数の行の間で前記データを移動するときに前記データに対して誤り訂正動作を実行することを更に含む、請求項１９〜２０のいずれか１項に記載の方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11747992B2 (en) * 2020-07-10 2023-09-05 Micron Technology, Inc. Memory wear management

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040083335A1 (en) * 2002-10-28 2004-04-29 Gonzalez Carlos J. Automated wear leveling in non-volatile storage systems
US20160139826A1 (en) * 2014-11-13 2016-05-19 Micron Technology, Inc. Memory Wear Leveling
WO2019040403A1 (en) * 2017-08-23 2019-02-28 Micron Technology, Inc. DETECTION OPERATIONS IN A MEMORY
US20190066752A1 (en) * 2017-08-30 2019-02-28 Micron Technology, Inc. Wear leveling for random access and ferroelectric memory

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7366044B2 (en) * 2006-06-21 2008-04-29 Kabushiki Kaisha Toshiba Systems and methods for data transfers between memory cells
JP4299848B2 (ja) * 2006-08-09 2009-07-22 エルピーダメモリ株式会社 半導体記憶装置
JP2008257773A (ja) 2007-04-02 2008-10-23 Toshiba Corp 不揮発性半導体記憶装置、不揮発性半導体記憶装置の制御方法、不揮発性半導体記憶システム、及びメモリカード
KR20110019227A (ko) * 2009-08-19 2011-02-25 삼성전자주식회사 웨어-레벨링 기능을 갖는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
US9158672B1 (en) * 2011-10-17 2015-10-13 Rambus Inc. Dynamic deterministic address translation for shuffled memory spaces
KR20140070303A (ko) 2012-11-29 2014-06-10 삼성전자주식회사 인접 로우 어드레스 생성 기능을 갖는 반도체 메모리 장치
KR101970712B1 (ko) 2012-08-23 2019-04-22 삼성전자주식회사 단말기의 데이터 이동장치 및 방법
JP5788369B2 (ja) * 2012-09-12 2015-09-30 株式会社東芝 メモリシステム、コンピュータシステム、およびメモリ管理方法
US9153305B2 (en) 2013-08-30 2015-10-06 Micron Technology, Inc. Independently addressable memory array address spaces
US9536577B2 (en) * 2013-09-26 2017-01-03 Intel Corporation Data movement in memory devices
JP6266479B2 (ja) * 2014-09-12 2018-01-24 東芝メモリ株式会社 メモリシステム
US9875039B2 (en) 2014-09-30 2018-01-23 Sandisk Technologies Llc Method and apparatus for wear-leveling non-volatile memory
US9875064B2 (en) 2015-03-11 2018-01-23 Toshiba Memory Corporation Storage system architecture for improved data management
CN107430874B (zh) 2015-03-12 2021-02-02 美光科技公司 用于数据移动的设备及方法
US9922695B2 (en) 2015-03-25 2018-03-20 Intel Corporation Apparatus and method for page copying within sections of a memory
TWI648737B (zh) 2015-11-19 2019-01-21 鈺創科技股份有限公司 能夠快速寫入資料的記憶體電路
KR102438988B1 (ko) 2016-04-07 2022-09-02 삼성전자주식회사 랜덤화 연산을 수행하는 불휘발성 메모리 장치
US10318168B2 (en) * 2017-06-19 2019-06-11 Micron Technology, Inc. Apparatuses and methods for simultaneous in data path compute operations

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040083335A1 (en) * 2002-10-28 2004-04-29 Gonzalez Carlos J. Automated wear leveling in non-volatile storage systems
WO2004040586A1 (en) * 2002-10-28 2004-05-13 Sandisk Corporation Automated wear leveling in non-volatile storage systems
JP2006504201A (ja) * 2002-10-28 2006-02-02 サンディスク　コーポレイション 不揮発性記憶システムにおける自動損耗均等化
US20160139826A1 (en) * 2014-11-13 2016-05-19 Micron Technology, Inc. Memory Wear Leveling
WO2016077091A1 (en) * 2014-11-13 2016-05-19 Micron Technology, Inc Memory wear leveling
JP2017538206A (ja) * 2014-11-13 2017-12-21 マイクロン テクノロジー， インク． メモリウェアレベリング
WO2019040403A1 (en) * 2017-08-23 2019-02-28 Micron Technology, Inc. DETECTION OPERATIONS IN A MEMORY
US20190065077A1 (en) * 2017-08-23 2019-02-28 Micron Technology, Inc. Sensing operations in memory
JP2020532038A (ja) * 2017-08-23 2020-11-05 マイクロン テクノロジー，インク． メモリの検知動作
US20190066752A1 (en) * 2017-08-30 2019-02-28 Micron Technology, Inc. Wear leveling for random access and ferroelectric memory
WO2019046104A1 (en) * 2017-08-30 2019-03-07 Micron Technology, Inc. LEVELING OF WEAR FOR RANDOM ACCESS AND FERROELECTRIC MEMORY
JP2020532791A (ja) * 2017-08-30 2020-11-12 マイクロン テクノロジー，インク． ランダム・アクセス及び強誘電体メモリのためのウェア・レベリング

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