JP2021193683A - 電子源 - Google Patents

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Abstract

【課題】半導体検査、計量及びレビューシステム用電子源の改良を提供する。【解決手段】表裏をなす第１面及び第２面を有するシリコン基板上に電子源２００ａを形成する。電子の放出を増強すべくそのシリコン基板２０１の第２面上に少なくとも１個の電界エミッタ２０４を準備する。シリコンの酸化を防止すべく、薄い連続的なホウ素層を、酸化及び欠陥を抑えるプロセスを用いその電界エミッタ２０４の出口面上に直接配置する。その電界エミッタ２０４は様々な形状例えばピラミッド及び丸端ウィスカを採りうる。放出電流の高速且つ正確な制御と大放出電流とを達成すべく、電界エミッタ２０４先端部の高さと同じかやや低いところに、１個又は数個の付加的なゲート層を配置する。電界エミッタ２０４をｐ型ドーピングし逆バイアスモードで動作するよう構成してもよい。【選択図】図２Ａ

Description

本件開示は、概略、走査型電子顕微鏡での使用並びにサンプルをレビュー及び検査するシステムでの使用に適した電子源に関する。具体的には、本件開示は、フォトマスク、レティクル及び半導体ウェハをレビュー及び／又は検査するのに用いられるそれをはじめ、レビュー及び検査システムでの使用に適した電子電界エミッタに関する。
（関連出願への相互参照）
本願は、この参照を以てその開示内容を繰り入れるところの２０１５年８月１４日付米国暫定特許出願第６２／２０５２８７号に基づく優先権主張を伴う。
集積回路業界ではかつてなく小さな欠陥及び粒子、例えばそのサイズが数十ｎｍ以下ともなりうるそれを検出できるよう、以前にも増して高感度な検査ツールが求められている。フォトマスク、レティクル又はウェハの面積のうち大部分、更には１００％を短時間で検査するには、そうした検査ツールを高速で動作させる必要がある。例えば検査時間が、生産時検査では１時間以下、Ｒ＆Ｄやトラブルシューティングでは最長でも数時間であるとよい。そうした速やかさで検査を実行するため、検査ツールでは、注目欠陥又は注目粒子の寸法より大きなサイズの画素又はスポットを用い、欠陥又は粒子により引き起こされるごく僅かな信号変化が検出される。高速検査が最も広範に実行されているのは生産時であり、その際にはＵＶ光で以て動作する検査ツールが用いられている。Ｒ＆Ｄ時の検査はＵＶ光や電子で以て実行することができる。
高速検査により欠陥又は粒子が発見された暁には、往々にして、より高分解能な画像を作成すること、及び／又は、素材分析を実行してその粒子又は欠陥の起源又は種類を判別することが必要となる。このプロセスはレビューと通称されている。レビューは、通常、走査型電子顕微鏡（ＳＥＭ）で以て実行される。半導体製造時に用いられるレビュー用ＳＥＭには、通常、１日当たり数千個という多数の欠陥又は粒子候補をレビューしうることが求められるので、ターゲット１個のレビューには最長でも数秒しか費やせない。
電子顕微鏡では、サンプルへと向かう電子ビームを生成する電子源が必須である。電子源は熱電子源及び電界放出源なる２グループに大別しうる。熱電子源は最も広範に市販されている電子エミッタであり、通常はタングステン又は六ホウ化ランタン（ＬａＢ６）で形成されている。熱電子放出に際しては、電子の熱エネルギが十分高まり、表面電位障壁を乗り越えられるようになったときに、電子が素材表面から揮発する。熱電子エミッタは、高温（＞１３００Ｋ）で動作させねばならないのが普通であり、電力消費が不効率である、エネルギ拡散が広い、寿命が短い、電流密度が低い、輝度に制約がある等、幾つかの短所を有している。より効率的な電子源への期待から、ショットキーエミッタ及び冷電子源例えば電子電界エミッタの研究開発が推し進められてきた。
ショットキーエミッタでは、外部電界印加下での鏡像帯電効果により有効電位障壁が低下し、それにより熱電子放出が増強される。ショットキーエミッタは、通常、かなり低い仕事関数（〜２．９ｅＶ）を呈する酸化ジルコニウム（ＺｒＯＸ）の層で以てその先端部（チップ）が被覆されたタングステンワイヤで形成される。熱補助型ショットキーエミッタは高温（＞１０００Ｋ）且つ高真空（〜１０−９ｍｂａｒ）で動作させる必要があり、その動作温度が高いため電子放出エネルギの拡散が所望のそれより広めになる。半導体ウェハ及びマスクの検査、レビュー及びリソグラフィ用としては、ショットキーエミッタよりエネルギ拡散が狭く、輝度（放射輝度）が高く且つ電流密度が高い電子源が望ましく、その方がより高速且つ費用効果的な検査、レビュー及びリソグラフィが行える。
冷電子源、とりわけ電子電界エミッタは、電界放出ディスプレイ、ガスイオナイザ、Ｘ線源、電子ビームリソグラフィ、電子顕微鏡その他の用途で用いられている。電界放出が生じるのは、印加電圧が十分に強いとき、即ち先端部対真空界面上での電位障壁が下がり室温付近の温度にてその障壁を電子がトンネリング可能となっているときである（即ち量子力学的トンネリング）。典型的な電界エミッタは、円形のゲートアパーチャを有する円錐状のエミッタ先端部により構成される。外部電界を印加するとエミッタカソード、ゲート及びアノード間の電位差が決まり、先端部の表面に強電界が生じる。電子は、薄い表面障壁をトンネリングした後、ゲートよりも正寄りの電位にバイアスされているアノードへと進行していく。放出電流密度は、電界エミッタによる電界増強因子を勘案した修正版ファウラーノルドハイム理論により見積もることができる。
電界エミッタは、室温付近で動作可能であるため、ショットキーエミッタ及び熱電子エミッタよりもエネルギ拡散が狭く、且つ熱電子エミッタよりも強い輝度及び電子流を呈しうる。しかしながら、エミッタの先端部に汚染物が貼り付き仕事関数が上昇しがちであり、そうなると輝度及び電流が低下・減少するため、実使用時における電界エミッタの出力電流はあまり安定でない。そうした汚染物を除去するには周期的なフラッシング（即ち一時的な先端部昇温）が必要になる。先端部をフラッシングしている間は装置を動作させることができない。半導体業界では、長期間に亘り停止させることなく装置を連続的且つ安定的に動作させることが求められるので、冷電界エミッタに優先してショットキーエミッタが用いられるのが普通である。
初期の努力は金属製電界エミッタの開発に注がれていた。その中では、モリブデンの抵抗率が低く（２０℃にて５３．４ｎΩ・ｍ）且つ融点が高い（２８９６Ｋ）ことを踏まえたモリブデン製スピント型電界エミッタが、最もよく知られた金属製電界エミッタであろう。とはいえ、金属製エミッタは金属堆積技術に起因する均一性欠如をはじめ幾つもの短所に患わされており、より難儀なことには、主に酸化による放出電流の劣化に患わされている。
現代的な半導体製造技術が登場してからは、半導体製電界エミッタ特にシリコン製電界エミッタの探求が行われてきた。単一結晶（単結晶）シリコンは、電界エミッタ向けの魅力的な素材である。シリコン結晶は、極高純度で且つ極少数の結晶欠陥で以て成長させることができる。シリコンの導電率は、ドーピング及び／又は電圧印加によって変化させることができる。より重要なのは、シリコンが開発の進んだ技術基盤を有していることである。
典型的な従来型シリコン製電界エミッタの構造を図６に示す。シリコン基板６１は不純物がドーピングされた基板であり、そのドーピングによりｎ型又はｐ型の基板とされている。そのシリコン基板６１上には円錐状のエミッタ６４が形成されており、それに付随する付属的なゲート層６７が、１個又は複数個の絶縁層を有する誘電体層６６に付加されている。その付属的ゲート層６７により放出電流が制御され引き出される。そのゲート層６７の向かい側には第３の電極（即ちアノード（図示せず））があり、カソードから数百μｍオーダの長距離を以て隔てられている。これが典型的なトライオード型シリコン製電界エミッタである。ゲート層６７無しならこの電界エミッタをダイオードとして用いうることに留意されたい。このエミッタ構造に鎖交しバイアス電圧が印加されると電子の量子トンネリングが生じる。エミッタ先端部の表面上に強電界が生じ、電子が先端部から放出される。
近年において将来性が示されているが、シリコン製電界エミッタは未だ市販されていない。電界エミッタ形成のためのシリコン使用に関わる難問の一つは、シリコンの反応性がかなり高く、約１０−１０Ｔｏｒｒの圧力下でさえ数時間内外で汚染されかねないことである。シリコンの表面上には自然酸化物が非常にたやすく形成されるのである。真空中に存在する少量の酸素及び水がシリコン表面と反応するため、真空中でさえいずれは自然酸化物が形成される。シリコン対二酸化シリコン界面は（ダングリングボンド（未結合手）による）欠陥を有する面となり、そこでは電子再結合確率が非常に高くなる。更に、二酸化シリコンのバンドギャップが大きく（約９ｅＶ）、仕事関数より高い付加的な障壁が生じるため、脱出するに当たり電子がそれを乗り越えねばならなくなるのであり、その酸化物が極薄でもそのようになる。自然酸化物の厚みは、例えばごく滑らかなシリコン表面上なら通常は２ｎｍ程度となる。状況によっては、酸化によって電界エミッタの形状が変化することもありうる。これら上掲の諸問題は、輝度の低さや電流の小ささだけでなく、放出安定性の貧弱さや、信頼性、スケーラビリティ及び均一性の欠如につながりうるものであり、シリコン製電界エミッタの商業使用を阻害している。
研究上の努力は、電界エミッタの性能を改善しうる電界エミッタ向け表面処理及び被覆を探しだし、それによりターンオン電圧を下げ、放出電流密度を高め、ノイズを少なくし、安定性を高める目的のものへと拡張されている。そうした処理の例としては、耐熱金属、珪化物、カーバイド、ダイアモンド等々によりエミッタ先端部を被覆するそれがあろう。しかしながら、滑らかで均一な被覆面を形成するに当たり、製造プロセスによりそれら被覆素材が限定されるのが普通であり、及び／又は、それら被覆素材がその被覆面上に形成された酸化物層の影響を受け、更なるエネルギ障壁をもたらすこともしばしばである。これらの理由で、被覆付シリコン製電界エミッタは未だ冷電子源として実用されるに至っていない。
特開２００５−３１０７２４号公報
従って、従来技術の限界のうち一部又は全てが克服される電子源が必要とされている。
第１実施形態では電子源を提供する。本電子源は、上面を有するシリコン基板と、そのシリコン基板の上面上に直接形成された少なくとも１個の電界エミッタと、同電界エミッタの少なくとも先端部上に気密配置されたホウ素層と、を備える。その電界エミッタはピラミッド又は丸端ウィスカ（ひげ）を備える。ホウ素層の９０％超はホウ素とする。
ホウ素層対シリコン基板界面付近にてホウ素層の１０％未満を酸素とすることができる。
電界エミッタの先端部は１００ｎｍ未満の横方向寸法を有するものとすることができる。電界エミッタの先端部は２０ｎｍ超の横方向寸法を有するものとすることができる。電界エミッタの先端部は１００ｎｍ未満の直径を有するものとすることができる。
本電子源は、更に、電界エミッタから少なくとも５０μｍの距離にありその電界エミッタに対し少なくとも５００Ｖの正電圧に保持される電極を備えうる。逆バイアスモードにて動作しうるよう電界エミッタを構成し、そのモードでは電界エミッタの表面における電界によって空乏層が生じるようにすることができる。
本電子源は、更に、電界エミッタの頂点から２μｍ以下の距離にありその電界エミッタに対し５００Ｖ未満の正電圧に保持される電極を備えうる。逆バイアスモードにて動作するよう電界エミッタを構成し、そのモードでは電界エミッタのエミッタ表面における電界によって空乏層が生じるようにすることができる。
電界エミッタは、約１０１９ｃｍ−３未満のドーピングレベルで以てｐ型にドーピングすることができる。
電界エミッタは、約１０１４ｃｍ−３未満のドーピングレベルで以てｐ型にドーピングすることができる。
本電子源は、更に、電界エミッタを照明する光源を備えうる。その光源は、レーザダイオード及び発光ダイオードのうち一方を備えるものとすることができる。その光源は、電界エミッタからの放出電流を所望のそれに保つように構成しうる。
電界エミッタは、約１０１６ｃｍ−３〜約１０１９ｃｍ−３のドーピングレベルで以てｎ型にドーピングすることができる。
ホウ素層は、２ｎｍ〜６ｎｍの厚みを有するものとすることができる。
本電子源は、更に、電界エミッタに隣り合うようその上面上に配置された誘電体層と、その誘電体層上に配置されており基板とは逆の側にある導電ゲートと、を備えうる。その誘電体層の厚みは電界エミッタの高さとほぼ同値以下とすることができる。
本電子源は、更に、二次元周期パターンに従い配列された複数個の電界エミッタを備えうる。本電子源は、更に、それら複数個の電界エミッタを取り巻くようその上面上に配置された誘電体層と、その誘電体層上に配置されており基板とは逆の側にある導電ゲートと、を備えうる。その誘電体層の厚みは電界エミッタの高さとほぼ同値以下とすることができる。
第２実施形態では装置を提供する。本装置は、サンプル方向に向かう一次電子ビームを生成する電子源と、電子光学系と、を備える。その電子源は、上面を有するシリコン基板と、そのシリコン基板の上面上に直接形成された少なくとも１個の電界エミッタと、その電界エミッタ上に配置されたホウ素層と、を備える。その電界エミッタはピラミッド又は丸端ウィスカを備える。ホウ素層の９０％超はホウ素とする。
本装置は、一次電子ビームを縮小させサンプル上へと集束させるよう電子光学系が構成された走査型電子顕微鏡（ＳＥＭ）としうる。本装置は、更に、サンプルからの後方散乱電子及び二次電子のうち少なくとも一方を検出する検出器を備えるものとすることができる。
電子源は、更に、電界エミッタに隣り合うようその上面上に配置された誘電体層と、その誘電体層上に配置されており基板とは逆の側にある導電ゲートと、を備えうる。その誘電体層の厚みは電界エミッタの高さとほぼ同値以下とすることができる。
電子源は、更に、一次電子ビームの流れを制御するよう構成された光源を備えうる。
本装置は、一次電子ビームを縮小させターゲット上へと集束させるよう電子光学系が構成された電子ビームリソグラフィシステムとしうる。本装置は、更に、その電子ビームの強度を変調する変調器を備えうる。
本装置は、一次電子ビームをアノードに差し向けるよう電子光学系が構成されたＸ線源としうる。
本件開示を、以下の添付図面を構成する諸図中に、限定ではなく例示を以て示すことにする。
本件開示の一実施形態に係り、電子源、電子光学系、後方散乱電子検出器及び二次電子検出器が組み込まれているＳＥＭの例を示す図である。 本件開示の例示的実施形態に係り、シリコン基板上に形成されたホウ素被覆シリコン製電界エミッタを有するダイオード型電子源を示す縦断面図である。 本件開示の例示的実施形態に係り、シリコン基板上に形成されたホウ素被覆シリコン製電界エミッタを有するダイオード型電子源を示す縦断面図である。 本件開示の代替的実施形態に係り、シリコン基板上に形成されたホウ素被覆シリコン製電界エミッタとゲート層とを有するトライオード型電子源を示す縦断面図である。 本件開示の代替的実施形態に係り、シリコン基板上に形成されたホウ素被覆シリコン製電界エミッタアレイを有するダイオード型マルチ電子ビーム源を示す縦断面図である。 本件開示の代替的実施形態に係り、シリコン基板上に形成されたホウ素被覆シリコン製電界エミッタアレイを有するトライオード型マルチ電子ビーム源を示す縦断面図である。 本件開示に従い形成された電子源のシリコン基板内電子エネルギ準位例を示すエネルギダイアグラムである。 シリコン製電界エミッタを備える典型的な電子源を示す縦断面図である。
ある種の実施形態によって特許請求の範囲記載の主題を記述するが、本願中で説明する長所及び特徴を全て有するわけではない実施形態を含め、本件開示の技術的範囲内には他種実施形態も存するものとする。様々な構造的、論理的、処理ステップ的及び電子的変形を、本件開示の技術的範囲から離隔することなく為すことができる。従って、本件開示の技術的範囲は専ら別紙特許請求の範囲を参照することによって画定される。
以下の記述を示すのは、本件技術分野に習熟した者（いわゆる当業者）がある特定の用途及びその条件の脈絡で与えられるところに従い本件開示を実施及び使用できるようにするためである。本願で用いられている方向指示語、例えば「上」、「下」、「上方」、「下方」、「上側」、「上向き」、「下側」、「下降」及び「下向き」は相対位置を記述目的で提示する趣旨のものであり、絶対座標系を指定する趣旨のものではない。いわゆる当業者には自明な通り、好適な実施形態に対しては様々な修正をなしえ、また本願記載の一般的原理は他の実施形態に適用しうるものである。従って、本件開示は、図示及び記述されている特定の実施形態への限定を旨とせず、本願記載の諸原理及び諸新規特徴と矛盾しない最大限の技術的範囲を有するものである。
本件開示は半導体検査、計量及びレビューシステム用電子源の改良に関する。本電子源は、電界エミッタカソード及びアノードを有しそのアノードがカソードの向かい側にあるダイオード型の構成にすることができる。その電界エミッタはシリコン基板上に形成され、その電界エミッタの少なくとも出口面上にホウ素層（第１層）が形成される。そのシリコン基板は、本質的に欠陥フリーでその厚みが約１０ｎｍ〜約１００μｍの範囲内の単結晶（単一結晶）シリコンとすることができる。ホウ素層を高温堆積プロセス（例．約６００℃〜８００℃）を用い清浄なシリコン上に形成することで、ピンホールフリーで途切れがなくほぼ純粋でその厚みが２〜５ｎｍの範囲内（例．約２〜４ｎｍ）のホウ素層を形成すること、またその厚みを０．１ｎｍ刻みで任意の範囲及び値にすることができる。このホウ素層により、酸化に対しシリコン表面を高信頼気密封止することによって、シリコンの酸化問題が回避される。なお、ホウ素層対シリコン表面界面に数原子％（例えば１０％未満又は５％未満）の酸素が残留しうるけれども、気密封止されているのでその酸素量が（例えば１年間の間に）顕著に経時増加する恐れは少ない。酸素対シリコン比がこのように低いということは、途切れのない二酸化シリコン層がその界面に存在しないため、電子がそのホウ素層を通りシリコン表面から去りやすい、ということである。こうした電界エミッタは標準的なＣＭＯＳ製造技術により製造することができる。二酸化シリコン又は窒化シリコンをＰＥＣＶＤにより堆積させマスク素材として用いることができ、またフォトリソグラフィをパターニングに用いることができる。ドライエッチング（例えばＲＩＥ、ＩＣＰ及びＥＣＲ）、ウェットエッチング、或いはドライエッチング及びウェットエッチングの組合せを用い電界エミッタを形成することができ、またそれを様々な形状、例えば丸端ウィスカ（先端部が丸まっている円柱状ポスト）、丸端円錐、ピラミッド等とすることができる。この電界エミッタでは、自電界エミッタによる電界増強を利用することで、比較的高いシリコンの仕事関数が回避される。第２の電極（即ちアノード）は電界エミッタカソードの向かい側に配置される。このアノードは、通常、金属例えばタングステン、モリブデン、ステンレス鋼その他で形成される。高電圧源、典型的にはｋＶオーダのそれを利用し電界エミッタ・アノード間に外部電位差を発生させることで、その電界エミッタの先端部に強電界を発生させ、電子をエミッタ先端部方向へと優先的に移動させることができる。電界エミッタ・アノード間大電位差（例えば約１ｋＶ以上の電圧）の使用に際しては、好ましくはアノードを電界エミッタから５０μｍ程度離すべきである。ある実施形態ではアノードの位置がエミッタ先端部から少なくとも５０μｍのところとされ、アノードの電圧が電界エミッタに対し少なくとも５００Ｖの正電圧とされる。別の実施形態ではアノードの位置がエミッタ先端部のそば、例えばその距離が約２μｍ以下のところとされ、アノードの電位がエミッタよりも５００Ｖ正とされる。アノードをエミッタ先端部付近に配置することで、低めの電圧からかなり強い電界を生成することが可能になり、有益なことには、高エネルギイオンによるエミッタ背面への衝撃でありそのエミッタの寿命を縮めかねないものを抑えることができる。とはいえ、アノードをエミッタ先端部付近に配置するとなると、アノード側のアパーチャをエミッタ先端部に対しより精密に整列させることが必要になる。
電界放出が生じるのは印加電界が十分に強いとき、即ちシリコン対真空界面上の電位障壁が下がっていてその障壁を電子がトンネリング可能となっているときである（即ち量子力学的トンネリング）。半導体では電子濃度が局所的なドーピングレベル及び電位で決まるので、ｐｎダイオードと同じく逆バイアスモードで動作するよう電界エミッタを構成し、エミッタ表面における強電界により空乏層が生じるようにすることが可能である。真空対ホウ素被覆ｐ型ドープド電界エミッタ界面により、その真空をｎ型媒質と見なすかたちでｐｎ接合を形成することができる。この場合には、伝導帯及び価電子帯が表面にて下方に曲がることとなろう。電界が十分に強ければ、伝導帯の下縁がフェルミエネルギ準位より下に入り込み、多数の電子がエミッタ先端部の頂点に存することになるので、ｎＡ〜μＡオーダの電流が発生する。これに代わる実施形態としては、伝導帯下縁がフェルミ準位のすぐ上に留まり放出電流がほとんど又は全く生じないよう、電界が僅かに低いレベルに保たれるものがある。そうした実施形態では光を用い電子正孔対を発生させればよい。それにより生じた電子は先端部方向に強く引きつけられ、多くが先端部から放出電流として放出されることとなろう。同実施形態では、電界エミッタ上又はその付近に入射する光の量を制御することによって放出電流を制御することができる。更に別の実施形態としては、シリコンウェハのバルクがｎ型ドーピングされているため、多数の電子を放出電流の形成に利用できるものがある。その放出電流の密度は、電界エミッタによる電界増強因子を勘案した修正版ファウラーノルドハイム理論により見積もることができる。このように、ホウ素層及び電界エミッタを併有しそれらが単一結晶シリコン基板上に形成されている電子エミッタ構造を提供することによって、本件開示では、シリコンの質的長所（即ち素材の高純度／低欠陥性、長い電子再結合時間及びシリコンベース製造プロセスの成熟性）を役立てると共に、電界エミッタに魅惑的な特徴（即ちエミッタの小型さ、低消費電力、高輝度、高電流密度、高速性及び長エミッタ寿命）を持たせつつ、シリコンベース電界エミッタ構造の広範な商業使用をこれまで妨げてきた否定的諸側面を回避している。
本件開示の代替的諸実施形態によれば、付加的な諸層及び諸構造を利用し、本願記載のエミッタ構造の質的長所を更に増強することができる。ある種の実施形態では、エミッタ先端部における電界を更に増強すると共に放出電流の高速且つ正確な制御を実現するため、電界エミッタ先端部の高さと同じかやや低いところに１個又は数個のゲート層即ち制御電極が配置される。そのゲート層は、典型的には、基板上に堆積している１個又は数個の絶縁層の上に形成される。数個のゲート層を設ける場合は絶縁層がスペーサとなりゲート層間に挟まる。更に他の諸実施形態では、本願記載の電界エミッタを複数個、電界存在時に電子を放出するようエミッタ表面上に配置しある二次元周期パターンに従い配列することで、マルチ電子ビーム源を構成する。
本件開示の諸実施形態によれば、本願記載の電子源が検査、計量及びレビュー用走査型電子顕微鏡（ＳＥＭ）に組み込まれる。ＳＥＭは、通常、電子源、電子光学系及び検出器を有している。その電子光学系は一次電子ビームを縮小させサンプル上へと集束させるよう構成することができ、検出器はそのサンプルからの後方散乱電子及び二次電子のうち一方を検出するよう構成することができる。電子源は、サンプルに向かう一次電子ビームを生成する。本願記載のダイオード型又はトライオード型ホウ素被覆シリコン製電界エミッタや、本願記載のエミッタ複数個を、走査型電子顕微鏡内電子源として利用することができる。その電子光学系は、一次電子ビームを縮小させサンプル上へと集束させる。この電子光学系は、更に、サンプルのあるエリア上を一次電子ビームで以て走査させうる偏向器を有する。一次電子ビームがサンプルに射突すると、そのサンプルによって、その一次電子ビームに由来する電子の多くが吸収され一部の電子が散乱される（後方散乱電子）。吸収されたエネルギにより二次電子がサンプルから放出され、併せてＸ線及びオージェ電子も放出される。それら二次電子は二次電子検出器によって収集される。後方散乱電子は後方散乱電子検出器によって収集すればよい。
図１に、サンプル１３１例えば半導体ウェハ、レティクル又はフォトマスクを検査又はレビューしうるよう構成された検査、計量又はレビュー用走査型電子顕微鏡システムの例１００を示す。このＳＥＭは、通例に倣い、電子源、電子光学系及び検出器を有している。図１では電子カラムが電子銃（即ち電子源）１４０、上カラム１４１及び下カラム１４２により構成されており、その電子カラムによって一次電子ビーム１５０が集束されサンプル１３１へと差し向けられている。電子銃１４０には、本願記載のダイオード型又はトライオード型ホウ素被覆シリコン製電界エミッタを組み込むことができる。電子が電界エミッタカソード１０１から放出され抽出集束電極１０２（アノードが含まれていてもよい）内を移動することで、一次電子ビーム１５０が相応なビームエネルギ及びビーム電流で以て、通常はｎＡ〜μＡオーダのそれで以て形成される。電子銃１４０に更に磁気レンズ（図示せず）を具備させてもよい。上カラム１４１は、その一次電子ビーム１５０を縮小させることでサンプル１３１上に小スポットを発生させる１個又は複数個のコンデンサレンズ１０７を有している。１個又は複数個の偏向器１０５をコンデンサレンズ１０７の各側に配置してもよい。下カラム１４２は、一次電子ビーム１５０をサンプル１３１上の小スポットへと集束させる最終レンズ１１０を有している。下カラム１４２に１個又は複数個の偏向器１０９を組み込み、それと偏向器１０５（存する場合）との協働により、一次電子ビームでサンプル１３１のある領域上を走査させてもよい。サンプル１３１は、電子カラムの下方にてサンプル１３１の諸領域を動かせるようステージ１３０上に配置される。一次電子ビーム１５０がサンプル１３１に射突するとそこから二次電子及び後方散乱電子が放出される。二次電子は、電極１２０により集めて加速し、二次電子検出器１２１へと差し向けることができる。後方散乱電子は後方散乱電子検出器、例えば１２２ａ及び１２２ｂに示すそれらにより検出しうる。
ＳＥＭの例で開示したが、本願記載の電子源は、例えば電子ビームリソグラフィシステムやＸ線源にも組み込むことができる。その電子ビームリソグラフィシステムは、一次電子ビームを縮小させターゲット上へと集束させるよう構成された電子光学系と、その電子ビームの強度を変調する変調器とを、有するものとすることができる。Ｘ線源は、電子ビームをアノードへと差し向けるよう構成された電子光学系を有するものとすることができる。
図２Ａに、本件開示の例示的実施形態に係る電子源２００ａの断面を示す。電子源２００ａは、大略、電界エミッタカソード２１０と、そのカソード２１０と向かい合うアノード（図示せず）とを有している。アノードは、約１μｍ〜数百μｍの距離を以てカソード２１０から隔てればよい。その電界エミッタカソード２１０は、上向き出口面（上面）２０３を有するシリコン基板２０１を備えており、出口面２０３上に配置された電界エミッタ２０４と、その電界エミッタ２０４を覆うよう出口面２０３上に配置されたほぼ純粋で途切れのないホウ素層２０５とを伴っている。この図に示す電界エミッタ２０４は異方性エッチングにより製作可能なピラミッド状形状を有しており、例えば、単結晶シリコン内（１００）面・（１１１）面交差角に相当する角度たる５４．７°付近の傾斜角を有している。鋭い電界エミッタ先端部が望まれている場合は、ホウ素層２０５の堆積に先立ち酸化先鋭化を実行すればよく、これは低温〜中温（約９５０℃未満）での実行が可能である。先鋭化された先端部の頂点には、原子スケール長にてほぼ平坦な領域、例えば（１００）面に対しほぼ平行な面をはじめシリコン結晶の結晶面に対しほぼ平行な表面を設けることができる。図２Ａでは、先鋭化領域を特徴付ける横方向寸法例えば直径がＤａで示されている。ある好適な実施形態ではＤａが約１ｎｍ〜約１００ｎｍとされよう。例えば、Ｄａを約１００ｎｍ未満又は約２０ｎｍ未満とするとよい。この電界エミッタカソード２１０の向かい側には第２の電極（即ちアノード（図示せず））が配置される。そのアノードは金属例えばタングステン、モリブデン、ステンレス鋼その他で形成しうる。電圧源を利用しカソード・アノード間に外部電位差を発生させることで、電子を電界エミッタ２０４の先端部方向へと優先的に移動させることができる。電子源２００ａの動作が通常の冷電子源と似ている点は、その先端部に強電界（例えば約１００Ｖμｍ−１〜約１０ｋＶμｍ−１の電界）が印加されているときに、電子が高確率で基板２０１からから放出されること、電界エミッタ２０４の出口面２０３を通過すること、大抵はその電界エミッタ２０４の先端部付近から放出されることである。先に説明した通り、先端部上のホウ素層２０５によりその先端部が酸化に抗し気密封止される。電子放出に対する強い障壁を生じさせずにホウ素層２０５で良好な気密封止を実現するには、そのホウ素層２０５の厚みＴ１を約２ｎｍ〜６ｎｍとすればよい。シリコン対ホウ素界面に数％の酸素が残っていたとしても、それ以上の酸素は浸透しえないので甚だしい再酸化は生じない。電子放出がエミッタの頂点付近の小領域、例えば図２Ａに示す横方向寸法Ｄａの領域から生じるため、その領域におけるホウ素層２０５の質が最も重要となろう。ホウ素層２０５の覆域内に少々ピンホールやギャップがあっても、この放出領域から数百ｎｍ超離れていれば、通常は放出に影響しないので許容されうる。
ほぼ純粋なホウ素層とは、その層の大部分がホウ素原子であるということである。幾ばくかの不純物例えばシリコン又は炭素が表面上又は格子内に存していてもよい。例えば、ホウ素層２０５対基板２０１界面にホウ素珪化物が存していてもよい。酸素がその層のバルク中に存していてもよいが、容易に検出可能な量であってはならない。そうであれば、その層のことを、ホウ素で構成され、ホウ素のみを含み、或いは本質的にホウ素のみを含む層と呼ぶことができる。ホウ素層２０５は、ホウ素が７５％超、８０％超、８５％超、９０％超、９５％超、９６％超、９７％超、９８％超又は９９％超の層としうる。
途切れのないホウ素層とは、ホウ素層２０５が出口面２０３の部分上で破断していないということである。出口面が電界エミッタ２０４の表面だけであることもあれば、出口面２０３上のより広いエリアであり少なくとも電界エミッタ２０４を含んでいるエリアが出口面となることもあろう。電界エミッタ２０４からの電子放出の大部分は例えばその半径が数十ｎｍの領域に端を発するであろうから、その領域がホウ素層２０５により無破断被覆されていればよい。
ホウ素層２０５は、例えば、５ｎｍ厚とすることやホウ素からなる２０〜２５個の原子層とすることができる。ホウ素層２０５は均一厚としてもよいし、出口面２０３の他部分とは別様に電界エミッタ２０４上に堆積させてもよい。
本件開示のある態様によれば、シリコン基板２０１を、約１０１９ｃｍ−３未満のドーピングレベル（即ち約０．００５Ω・ｃｍ以上の抵抗率）で以てｐ型ドーピングされた単結晶シリコン（即ちシリコンの単一結晶）で構成することができる。ドーパント濃度が高まるにつれ少数キャリア寿命及び拡散距離が縮まるので、シリコンが非常に薄く例えば約１μｍ未満の薄さなら約１０１９ｃｍ−３超のドーパント濃度を用いればよいのに対し、シリコンが約１μｍ超の厚みなら約１０１９ｃｍ−３未満のドーパント濃度が好ましかろう。数μｍ超の厚み例えば１０μｍ以上の厚みを有するシリコンでは、確実にキャリア寿命を延ばし暗電流を小さくするためドーパント濃度をかなり低くし例えば約１０１４ｃｍ−３未満とすることが望まれよう。ｐ型ドープドシリコンでは電子が少数キャリアであるため、ｐ型シリコンを用いる実施形態の中には、オプション的な光源２１２を設けて光２１４を電界エミッタ上に照射し、そのシリコン内で電子正孔対を発生させるものがある。光源２１２は高強度光源例えばレーザダイオード又は高輝度ＬＥＤを備えるものとするのが望ましく、またその帯域幅を約２０ｎｍ以下とするのが望ましい。光源２１２をエミッタ２０４の背方、エミッタ２０４がある前面とは逆側に配置し、図示の如く光源２１２で背面を照らすようにしてもよいし、その背面とは逆の側即ち上側から光源２１２でエミッタ２０４を照らすようにしてもよい。図示の如く光源２１２をエミッタ２０４の下方に配置する場合、シリコン内に比較的深く浸透する光波長例えば約５００ｎｍ超の波長にて光源２１２を発光させることで、シリコンの下面から離れた場所で電子正孔対を発生させればよい。光源２１２で電界エミッタ２０４を上側から照らす場合、シリコン内に比較的浅く浸透する短めの波長例えば約４５０ｎｍ未満の波長とし、電界エミッタ２０４の比較的近くで電子正孔対を発生させるのが望ましかろう。光源２１２は、電界エミッタからの放出電流が所望のそれに保たれるように構成することが可能であり、これは例えばその光源に流れる電流を制御することで可能である。
別の実施形態では、シリコンが、約１０１６ｃｍ−３以上のドーパント濃度を有するｎ型ドープドシリコンとされよう。例えば、シリコンが、約１０１６ｃｍ−３〜１０１９ｃｍ−３のドーパント濃度を有するｎ型ドープドシリコンとされうる。ｎ型ドーピングされたシリコンでは、多くの電子を伝導帯内で利用することができ、それを電界エミッタ２０４の先端部へと引き込んで放出電流を発生させることができる。ｎ型ドープドシリコンを用いる場合は、ゲート電極（例えば図１中の抽出集束電極１０２に含まれる電極又は図３中のゲート３０７）に作用する電圧を調整すること、或いはアノード・電界エミッタ間電位差を調整することによって、その放出電流を制御すればよい。ｎ型ドープドシリコンを用いる場合、オプション的な光源２１２を省略してもよい。
本件開示の他態様によれば、電界エミッタ２０４を様々な幾何学的形態、例えば丸端ウィスカ、丸端円錐又はピラミッドとすることができる。図２Ｂに、丸端ウィスカ型エミッタ２０４ｂを備える電子源２００ｂを示す。丸端ウィスカ、即ちその半角が約０°の丸端円錐によれば、その半角が０°よりかなり大きい丸端円錐又はピラミッドに比べ強力な電界増強が実現される。しかしながら、丸端ウィスカは同程度の高さを有する丸端円錐又はピラミッドよりも劣った熱導体である。そのため、電界増強・熱的安定性間トレードオフがあるのが普通である。基板２０１の表面からの電界エミッタ２０４ｂ（又は２０４）の延設長は１０μｍ未満又は２０μｍ未満にするとよい。電子源２００ｂは、電界エミッタ構造の形状以外については、上述した電子源２００ａの諸実施形態と同様に構成することができる。対応しており同様に構成しうる諸特徴、即ち図２Ａにおけるそれと同じ符号が付されている諸特徴については、不要な反復を避けるため詳細な再述は行わないことにする。丸端ウィスカ２０４ｂの頂点には、原子スケール長にてほぼ平坦な領域、例えば（１００）面に対しほぼ平行な面をはじめシリコン結晶の結晶面に対しほぼ平行な表面を設けることができる。図２Ｂでは、先鋭化領域を特徴付ける横方向寸法例えば直径がＤｂで示されている。ある好適な実施形態ではＤｂが約１ｎｍ〜約１００ｎｍとされよう。例えば、Ｄｂを約１００ｎｍ未満とするとよい。電子源２００ａと同じく電子源２００ｂも、ｐ又はｎ型ドープドシリコンで構成すること及びオプション的な光源２１２を有するものにすることができる。
本件開示の他態様によれば、電界エミッタ２０４を標準的なＣＭＯＳ製造技術により製造することができる。二酸化シリコン又は窒化シリコンをＰＥＣＶＤ等により堆積させマスク素材として用いることができ、またフォトリソグラフィをパターニングに用いることができる。ドライエッチング（例えばＲＩＥ、ＩＣＰ及びＥＣＲ）、ウェットエッチング、或いはドライエッチング及びウェットエッチングの組合せを用い電界エミッタを形成することができる。鋭い電界エミッタ先端部が望まれている場合は、通常は低温〜中温（約９５０℃未満）で実行されるところの酸化先鋭化を、ホウ素層２０５の堆積に先立ち用いればよい。
本件開示の他態様によれば、ｐｎダイオードと同じく逆バイアスモードで動作するよう電界エミッタを構成し、エミッタ表面における強電界により空乏層が生じるようにすることができる。真空対ホウ素被覆ｐ型ドープド電界エミッタ界面により、その真空をｎ型媒質と見なすかたちでｐｎ接合を形成することができる。この場合には、伝導帯及び価電子帯が表面にて下方に曲がることとなろう。電界が十分に強ければ、伝導帯の下縁がフェルミエネルギ準位より下に入り込み、多数の電子がエミッタ先端部の頂点に存することになるので、ｎＡ〜μＡオーダの電流が発生する。電界放出が生じるのは印加電界が十分に強いとき、即ちシリコン対真空界面上の電位障壁が下がってその障壁を電子がトンネリング可能となっているときである（即ち量子力学的トンネリング）。放出電流密度は、電界エミッタによる電界増強因子を勘案した修正版ファウラーノルドハイム理論により見積もることができる。
本件開示の他態様によれば、電界エミッタの出口面上に直接配置された本質的に純粋なホウ素で以てホウ素層２０５が構成される。本願にてホウ素対シリコン界面との関連で句「〜の上に直接」を用いる意図は、電界エミッタの出口面２０４又は２０４ｂとホウ素層２０５との間を隔てる連続的な介在層（例．酸化物層又はＳｉＮＸ層）が、Ｓｉ／Ｂ界面に形成されうる潜在的なＳｉＢＸ薄層（即ち数個の単分子層）以外に存在しないことを、示すことにある。ホウ素及びシリコンの諸部分間に少量の酸化物が存在していても句「〜の上に直接」に非該当とはならないことにも注意されたい。既知技術を用い高温（即ち約５００℃超、例えば約６００℃〜８００℃の温度）にてホウ素層２０５を清浄なシリコン上に成長させることで、ホウ素によりピンホールフリー被覆を少なくとも電界エミッタ２０４上に形成すること、それを２〜６ｎｍの範囲内例えば約２〜４ｎｍの範囲内の厚みＴ１を有する被覆とすること、その厚みを０．１ｎｍ刻みであらゆる値域及び値とすることができる。その被覆の他部分にピンホール欠陥があっても、そこが電界エミッタ２０４上の被覆の外側であればかまわないし、被覆全体がピンホールフリーであってもよい。例えば、ピンホール欠陥の出現を電界エミッタ２０４外では抑えるようにする。
ホウ素の堆積は、例えば湿式洗浄及びそれに続くインサイチューな熱水素洗浄によりシリコンから全ての自然酸化物を除去してから行えばよい。ホウ素の堆積をより低温で行ってもかまわないが、被覆があまり均一にならないであろうし、またしっかりピンホールフリーにするには２ｎｍ厚超の被覆が必要になるであろう。ホウ素層の利点の一つは、そのピンホールフリー被覆を清浄なシリコン表面に付すことで、電界エミッタの出口面上における自然酸化物の形成を防げることである。既述の通り、二酸化シリコン層のバンドギャップは広いので、薄層でさえ電子が阻止されてしまいその大部分がシリコンから去れなくなる。その点、ホウ素層２０５であれば、低エネルギ電子でさえもそのシリコン製電界エミッタ２０４及び２０４ｂから去ることができる。シリコン基板２０１上に形成された電界エミッタ２０４及び２０４ｂにより、従来の電子エミッタにおける制約が回避されると共に、先の尖ったエミッタにより電界増強及び放出電流増大が実現される。加えて、従来のシリコンデバイスでは、そのシリコン層が被覆時に酸化物フリーであっても、シリコン・低仕事関数素材間に二酸化シリコン界面層が形成されることを避けられなかった。即ち、不浸透性でピンホールフリーな保護層をシリコン上に設けない限り、酸素がいずれはシリコン表面へと移動して酸化物層が形成されることとなっていた。ホウ素を用い層２０５を形成することの利点の一つは、薄いピンホールフリーなホウ素層でさえも酸素に対しては不浸透性であり、それによりシリコンが気密封止される点にある。電子放出の大半が電界エミッタ頂点付近の小領域から発生するため、無ピンホール性が求められるのは電界エミッタ頂点を含む数百ｎｍの範囲内だけである。ホウ素被覆のうち先端部から十分に離れているもの、例えば電界エミッタ２０４又は２０４ｂの側面にある被覆は、先端部にあるホウ素被覆に比べ低品質でかまわない。ホウ素被覆の他の利点としては、シリコン対ホウ素界面における界面トラップ及び欠陥の密度が通常はシリコン対二酸化シリコン界面でのそれより低いため、多めに放出電流が得られる点がある。
図３に、第１の代替的実施形態に係る電子源３００の断面を示す。図２Ａ及び図２Ｂに従い上述した諸構造と同様、電子源３００は、電界エミッタカソード２１０と、そのカソード２１０と向かい合うアノード（図示せず）とを有している。電界エミッタカソード２１０は上向き出口面（上面）２０３を有するシリコン基板２０１を備えており、出口面２０３上に配置された電界エミッタ２０４と、その電界エミッタ２０４を覆うよう出口面２０３上に配置されたほぼ純粋なホウ素層２０５とを伴っている。電界エミッタカソード２１０の向かい側には第２の電極（即ちアノード（図示せず））が配置される。このアノードは金属例えばタングステン、モリブデン、ステンレス鋼その他で形成しうる。電圧源を利用しカソード・アノード間に外部電位差を発生させることで、電子をエミッタ先端部に向かい優先的に移動させることができる。電子源３００が既述の諸実施形態と異なっている点は、ゲート３０７即ち制御電極を有していること、その電極が電界エミッタ先端部の高さと同等かやや低いところにあり誘電体層３０６により電界エミッタに付されていること、ひいては放出電流の高速且つ正確な制御を行えることである。従って誘電体層３０６はおおよそ電界エミッタの高さ以下である。好ましくは、誘電体層３０６の厚みと電界エミッタの高さとの違いを約１μｍ以下とする。誘電体層３０６は一種類又は複数種類の誘電体素材、例えばＳｉＯ２又はＳｉ３Ｎ４で構成すればよい。誘電体層３０６はシリコンの上面上、電界エミッタの周囲に配置されており、電界エミッタを覆っているとは限らない。別例にあっては、誘電体層３０６により電界エミッタが部分的に被覆される。ゲート３０７や誘電体層３０６は、標準的なＣＭＯＳ製造技術により製造すること、例えばＰＶＤ、ＣＶＤ又はＡＬＤ堆積法を用い製造することが可能である。ゲート３０７は金属又はポリシリコンで構成しうる。最も単純なエミッタ構成はゲート３０７が１個しか用いられていないトライオード型の構成であるが、他の構成にすることも可能である。通常は、１個又は数個の絶縁層を有する誘電体層３０６が基板２０１の上面上に堆積され、その誘電体層３０６上にこのゲート３０７が形成される。２個以上のゲート層（図示せず）をより複雑なエミッタ構成で利用し、複数個の誘電体層がそれらゲート層間のスペーサとして用いられるようにしてもよい。なお、電子源３００はピラミッド状又は円錐状の電界エミッタに限定されるものではなく、任意形状の電界エミッタ、例えば図２Ｂに示した丸端ウィスカ状の電界エミッタ２０４ｂやその他の形状のそれを以て構成することができる。図２Ａ中のそれに対しなし得る修正や構成変更は図３の実施形態でも可能である。
図中のホウ素層２０５は電界エミッタ２０４のみを覆っているが、そのホウ素層２０５を誘電体層３０６の下に延ばすこともできる。例えば、誘電体層３０６の形成に先立ち基板２０１及び電界エミッタ２０４上にホウ素層２０５を形成すればよい。
図４Ａ及び図４Ｂに、本件開示の他の代替的諸実施形態に係り、本願記載の電子源構造の質的長所を更に増強すべく付加的な諸層及び諸構造が利用されている本件開示の電子源の断面を示す。図示されている例示的諸実施形態は排他的たる趣旨のものではなく、後述する付加的な諸層及び諸構造の組合せを有する電子源も実現可能であるものと理解されたい。図４Ａ及び図４Ｂの実施形態は、図２Ａ、図２Ｂ又は図３の実施形態をアレイ状にしたものに類していると言えよう。従ってホウ素層４０５はホウ素層２０５と類するものとすることができる。電子源４００Ａ及び４００Ｂはピラミッド上又は円錐状の電界エミッタに限定されるものではなく、任意形状の電界エミッタ、例えば図２Ｂに示した丸端ウィスカ状の電界エミッタ２０４ｂやその他の形状のそれを以て構成しうることに、留意されたい。図２Ａ、図２Ｂ又は図３中のそれに対しなし得る修正や構成変更は図４Ａ又は図４Ｂの実施形態でも可能である。
図４Ａに、第２の代替的実施形態に係る電子源４００Ａの断面を示す。電子源４００Ａは、電界エミッタアレイ（ＦＥＡ）カソード４１０と、そのＦＥＡカソード４１０と向かい合うアノード（図示せず）とを有している。ＦＥＡは、通常、二次元周期アレイを為すよう配列された複数個の円錐状、ピラミッド状又は丸端ウィスカ状の電子エミッタを備える。単体エミッタとして用いうる形状であれば、どのような形状のシリコン製電界エミッタでも、それを複製しアレイ化することができる。
ＦＥＡカソード４００Ａは上向き出口面（上面）４０３を有するシリコン基板４０１を備えており、二次元周期パターンに従い配列された複数個の電界エミッタ（即ち出口面４０３上に配置されたＦＥＡ４０４）と、そのＦＥＡ４０４を覆うよう出口面４０３上に配置されたほぼ純粋なホウ素層４０５とを伴っている。この図に示す電界エミッタ４０４は異方性エッチングにより製作可能なピラミッド状形状を有しており、例えば、単結晶シリコン内（１００）面・（１１１）面交差角に相当する角度たる５４．７°付近の傾斜角を有している。鋭い電界エミッタ先端部が望まれている場合は、ホウ素層４０５の堆積に先立ち、低温〜中温（約９５０℃未満）での実行が可能な酸化先鋭化を用いればよい。電界エミッタカソード４１０の向かい側には第２の電極（即ちアノード（図示せず））が配置される。そのアノードは金属例えばタングステン、モリブデン、ステンレス鋼その他で形成しうる。電圧源を利用しＦＥＡカソード・アノード間に外部電位差を発生させることで、電子をエミッタ先端部に向かい優先的に移動させることができる。通常の冷電子源に対し電子源４００Ａの動作が類似している点は、適正配置時に電子が高確率で基板４０１からＦＥＡの出口面４０３を介し放出されること、また大抵はその電界エミッタの先端部付近から放出されることである。
既述の電界エミッタ２０４及び２０４ｂと同じように、標準的なＣＭＯＳ製造技術により複数個の電界エミッタ４０４を製造することができる。二酸化シリコン又は窒化シリコンをＰＥＣＶＤ等により堆積させマスク素材として用いることができ、またフォトリソグラフィをパターニングに用いることができる。ドライエッチング（例えばＲＩＥ、ＩＣＰ及びＥＣＲ）、ウェットエッチング、或いはドライエッチング及びウェットエッチングの組合せを用い電界エミッタを形成することができる。鋭い電界エミッタ先端部が望まれている場合は、低温〜中温（約９５０℃未満）で実行可能な酸化先鋭化を、ホウ素層４０５の堆積に先立ち用いればよい。
電界エミッタの特性に影響するパラメタとしては電界エミッタ間の間隔がある。エミッタを密配置するとスクリーニング効果により電界増強因子が弱まり、個々のエミッタ間での電界浸透が不十分になる。従って、電界遮蔽効果を抑え電界放出電流密度を最適化するには、縦方向に延びるエミッタ間の距離即ちエミッタ間隔を広めにし、例えば数十μｍオーダ、場合によってはｃｍオーダにすればよい。ある例では、電界エミッタが１００μｍ〜１０ｃｍの間隔で、また１μｍ刻みに至る任意の範囲及び値の間隔で配置される。例えば、電界エミッタを１０μｍ、５０μｍ、１００μｍ、２００μｍ又は５００μｍ間隔で配置しうる。エミッタの間隔はエミッタの高さの少なくとも３倍とした方がよい。総じて、エミッタの間隔は、それらエミッタが組み込まれるシステムの電子光学系とマッチさせる。これを踏まえれば１００μｍ〜数ｃｍなる間隔が選ばれることとなろう。
図４Ｂに、第３の代替的実施形態に係る電子源４００Ｂの断面を示す。既述の構造と同様、電子源４００Ｂは、電界エミッタアレイ（ＦＥＡ）カソード４１０と、そのＦＥＡカソード４１０と向かい合うアノード（図示せず）とを有している。電子源４００Ｂに備わるエミッタは、それぞれ、既述のエミッタ３００に類するものとすること及び同様にして構成することができる。このＦＥＡでは、電子源４００Ｂが上向き出口面（上面）４０３を有するシリコン基板４０１を備えており、二次元周期パターンに従い配列された複数個の電界エミッタ（即ち出口面４０３上に配置されたＦＥＡ４０４）と、そのＦＥＡ４０４を覆うよう出口面４０３上に配置されたほぼ純粋なホウ素層４０５とを伴っている。電界エミッタカソード４１０の向かい側には第２の電極（即ちアノード（図示せず））が配置される。そのアノードは金属例えばタングステン、モリブデン、ステンレス鋼その他で形成しうる。電圧源を利用しＦＥＡカソード・アノード間に外部電位差を発生させることで、電子をエミッタ先端部に向かい優先的に移動させることができる。電子源４００Ｂの動作が既述の実施形態と異なる点は、ゲート４０７即ち制御電極を有していること、その電極が電界エミッタ先端部の高さと同等かやや低いところにあり誘電体４０６により電界エミッタに付されていること、ひいては放出電流の高速且つ正確な制御を行えることである。誘電体層４０６は電界エミッタを取り巻くようシリコンの上面上に配置されており、電界エミッタを必ずしも覆ってはいない。別の例では誘電体層４０６により電界エミッタのうち１個又は複数個が部分的に被覆される。ゲート４０７や誘電体層４０６は、標準的なＣＭＯＳ製造技術により製造すること、例えばＰＶＤ、ＣＶＤ又はＡＬＤ堆積法を用い製造することが可能である。ゲート４０７は金属又はポリシリコンで構成しうる。最も単純なエミッタ構成はゲート層が１個しか用いられないトライオード型の構成であるが、他の構成にすることも可能である。通常は絶縁層（誘電体４０６）が基板上に堆積され、その絶縁層、通常は酸化物層の上面上に、このゲート４０７が形成される。２個以上のゲート層（図示せず）をより複雑なエミッタ構成（図示せず）で利用し、絶縁層がそれらゲート層間でスペーサを形成するようにしてもよい。
図５は、上述の諸実施形態に従い形成された本件開示の電子源構造例における電子電界放出を描いたエネルギダイアグラム例である。縦方向はエネルギを表している。横方向は電界エミッタ先端部の表面を基準とした位置を表している。符号５１２は電界エミッタ先端部表面の位置を指し示しており、電界エミッタ内部位が符号５１２の左側に、また先端部より外側の部位（即ち真空領域）が符号５１２の右側に示されている。なお、この図は等尺図ではなく歪んでおり、電子源の主要特徴をより明瞭に示すため一部外見が強調されている。破線５０２はこの電界エミッタの先端部付近でのフェルミ準位、特に当該先端部に小電流しか流れていない条件下でのそれを表している。線５０３はこの半導体における価電子帯の上縁を表している。線５０４は伝導帯の下縁を表している。伝導帯下縁と価電子帯上縁の差分のことをバンドギャップと呼ぶ。シリコンではバンドギャップが約１．１ｅＶであるが、ドーパント濃度が高い場合はより小さくなる。一点鎖線５０５は真空エネルギ準位を表している。真空領域内の破線５０６は、電界エミッタの先端部から隔たったところ、例えばその距離が約１μｍ超のところにあるアノード（図示せず）に対し、相対的に正の電位を印加することで、当該先端部のすぐ外側に生じた電位分布を表している。
電界エミッタの先端部は、直接ドーピングによって、表面ホウ素被覆（存在していても数ｎｍ厚に過ぎないため図示せず）からのホウ素拡散によって、或いは両者の組合せによって、高濃度ｐドーピングされている。その面付近が高濃度ｐ型ドーピングされているため、外部印加電界がなければ、フェルミ準位が価電子帯上縁のすぐ上に来て、諸バンドが表面付近で上方に曲がるはずである。しかしながら、アノードからの印加電界が先端部付近でシリコン内に浸透するため、矢印５２２で示すように、先端部に向かうにつれ伝導帯及び価電子帯が下方に曲がることとなる。
シリコン製電界エミッタからの電界放出については、周知のファウラーノルドハイムトンネリングによって記述することができる。エミッタ先端部の局所電界は電界増強因子により印加電界に比べ増強される。外部電界が半導体内に浸透するにつれ近表面領域におけるキャリア濃度が変化し、矢印５２２により示す如く伝導帯５０４及び価電子帯５０３双方がエミッタ表面にて曲がる。
伝導帯が十分に曲げられた場合、伝導帯５０４の下縁がフェルミ準位５０２より下に入り込み、５２３に示したディップ内に電子が集まる。その電子群の最高充填準位はフェルミ準位５０２と一致し、電流が全く又は僅かしか流れなければその半導体内を通じほぼ一定に保たれる。強い外部電界により加速しつつ電子を電界エミッタカソード表面５１２に向かい移動させ、矢印５２０で示す如く、高い脱出確率を呈するのに十分なエネルギで以て電子を表面５１２に到達させることができる。
静電バイアス電界が例えば１０７Ｖｃｍ−１といった強電界である場合、ｐ型電界エミッタの伝導帯はその表面にて縮退することとなり、フェルミ準位５０２がエネルギギャップの中葉に位置する空乏領域が内部のｐ型と表面のｎ型との間に生じることとなろう。ひいては、逆バイアスｐｎ接合の場合と同じく、同領域における電子及び正孔の密度が最低になる。
カソードがｎ型シリコンで構成されている場合や、ｐ型シリコンで構成されたカソードをフォトカソードとして動作させる場合は、印加静電界を強くするにしても伝導帯及び価電子帯が先端部にて下方に曲がる程度で十分であり、伝導帯をフェルミ準位より下方まで曲げうるほど強くする必要はない。そうした印加静電界の許では、自発発生する電子はほとんどなく、放出電流の大半が、ｎ型シリコンから先端部近傍領域内に注入された電子から、或いは光の吸収で生じた電子正孔対からもたらされることとなる。
従来型のシリコン製電界エミッタでは、シリコン表面上に、少なくとも、薄い酸化物層が形成されるはずである。こうした酸化物は、ほんの約２ｎｍ厚であったとしても、脱出しようとしている全ての電子に対しかなりな障壁として現れる。二酸化シリコンのバンドギャップが約９ｅＶなのである。こうした広いバンドギャップは、酸化物内伝導帯中に、シリコン内伝導帯より数ｅＶ高い局所ピークを発現させる。本願記載の電界エミッタの表面上にあるホウ素層は、酸素や水がシリコン表面に到達することを阻止し、酸化物層の成長を妨げることで、効率的な電子源を実現している。
ある実施形態では、このシリコン製電界エミッタを室温付近の温度にて動作させることで、放出電子のエネルギ拡散を抑制する。別の実施形態、特に広めのエネルギ拡散が許容されうる場合に役立つそれとしては、シリコン製電界エミッタを高温例えば約４００Ｋ〜約１０００Ｋの温度で動作させることで、その電界エミッタの表面への汚染物付着を減らし、そのシリコン製電界エミッタをあまり清浄でない真空環境で動作させうるようにするそれがある。
本願記載の諸実施形態に対し様々な修正をなし得ることはいわゆる当業者にとり明らかであろうし、また本願記載の一般的諸原理は他の諸実施形態にも適用することができる。例えば、付加的な電極を電子エミッタ付近に配置し、それによって放出を制御すること及び／又は放出電子を特定方向に集束及び指向させることが可能である。本願記載のシリコン製電界エミッタは諸種走査型電子顕微鏡及び電子ビームリソグラフィシステムにてひときわ役立つものと期待されるが、こうしたエミッタは、高放射輝度及び／又は大電流電子エミッタが求められる他の用途、例えば高輝度Ｘ線発生器でも役立ちうるものと思われる。
本願記載の電子エミッタ及び方法は、図示及び既述のある特定の諸実施形態への限定を旨とするものではなく、本願記載の諸原理及び諸新規特徴と合致する最大の技術範囲を有するものである。
本件開示について１個又は複数個の具体的実施形態との関連で記述してきたが、ご理解頂けるように、本件開示の技術的範囲から離隔することなく本件開示の他の実施形態を為すことができる。従って、本件開示については、添付する特許請求の範囲及びそれらの妥当な解釈によってのみ限定されるものと認められる。

Claims (19)

  1. 上面を有するシリコン基板と、
    上記シリコン基板の上記上面上に直接形成されており、ピラミッド、円錐、又は丸端ウィスカのうちいずれかを有する少なくとも１個の電界エミッタと、
    上記電界エミッタに気密配置されて、その７５アトミック％超がホウ素であり、上記シリコン基板から上記電界エミッタの先端まで上記電界エミッタを覆う、ホウ素層と、
    を備える電子源。
  2. 請求項１に記載の電子源であって、ホウ素層対シリコン基板界面付近にて上記ホウ素層の１０アトミック％未満が酸素である電子源。
  3. 請求項１に記載の電子源であって、上記電界エミッタの先端部が１００ｎｍ未満の横方向寸法を有する電子源。
  4. 請求項３に記載の電子源であって、上記電界エミッタの先端部が２０ｎｍ超の横方向寸法を有する電子源。
  5. 請求項１に記載の電子源であって、上記電界エミッタの先端部が１００ｎｍ未満の直径を有する電子源。
  6. 請求項１に記載の電子源であって、更に、上記電界エミッタの頂点から２μｍ以下の距離にありその電界エミッタに対し５００Ｖ未満の正電圧に保持される電極を備える電子源。
  7. 請求項１に記載の電子源であって、約１０１４ｃｍ−３未満のドーピングレベルで以て上記電界エミッタがｐ型ドーピングされている電子源。
  8. 請求項７に記載の電子源であって、更に、上記電界エミッタを照明する光源を備え、その光源がレーザダイオードまたは発光ダイオードのうち一方を備え、一次電子ビームの流れを制御するようその光源が構成されている電子源。
  9. 請求項１に記載の電子源であって、上記ホウ素層が２ｎｍ〜６ｎｍの厚みを有する電子源。
  10. 請求項１に記載の電子源であって、更に、
    上記電界エミッタに隣り合うよう上記上面上に配置された誘電体層と、
    上記誘電体層上に配置されており上記基板とは逆の側にある導電ゲートと、
    を備え、上記誘電体層の厚みが上記電界エミッタの高さとほぼ同値以下である電子源。
  11. 請求項１に記載の電子源であって、更に、二次元周期パターンに従い配列された複数個の電界エミッタを備える電子源。
  12. 請求項１１に記載の電子源であって、更に、
    上記複数個の電界エミッタを取り巻くよう上記上面上に配置された誘電体層と、
    上記誘電体層上に配置されており上記基板とは逆の側にある導電ゲートと、
    を備え、上記誘電体層の厚みが上記電界エミッタの高さとほぼ同値以下である電子源。
  13. 請求項１に記載の電子源であって、上記電界エミッタの上記先端から１００ｎｍ延びる上記ホウ素層の領域の９０アトミック％超がホウ素である電子源。
  14. サンプルに向かう一次電子ビームを生成する電子源を備え、
    上記電子源が、
    上面を有するシリコン基板と、
    上記シリコン基板の上記上面上に直接形成され、ピラミッド、円錐又は丸端ウィスカを有する少なくとも１個の電界エミッタと、
    上記電界エミッタ上に配置され、その７５アトミック％超がホウ素であり、上記シリコン基板から上記電界エミッタの先端まで上記電界エミッタを覆う、ホウ素層と、
    を備え、且つ
    電子光学系を備える装置。
  15. 請求項１４に記載の装置であり、走査型電子顕微鏡（ＳＥＭ）たる装置であって、上記一次電子ビームを縮小させ上記サンプル上へと集束させるよう上記電子光学系が構成されており、更に、上記サンプルからの後方散乱電子及び二次電子のうち少なくとも一方を検出する検出器を備える装置。
  16. 請求項１４に記載の装置であって、上記電子源が、更に、
    上記電界エミッタに隣り合うよう上記上面上に配置された誘電体層と、
    上記誘電体層上に配置されており上記基板とは逆の側にある導電ゲートと、
    を備え、上記誘電体層の厚みが上記電界エミッタの高さとほぼ同値以下である装置。
  17. 請求項１４に記載の装置であり、電子ビームリソグラフィシステムたる装置であって、上記一次電子ビームを縮小させターゲット上へと集束させるよう上記電子光学系が構成されており、更に、その電子ビームの強度を変調する変調器を備える装置。
  18. 請求項１４に記載の装置であって、上記電界エミッタの上記先端から１００ｎｍ延びる上記ホウ素層の領域の９０アトミック％超がホウ素である装置。
  19. 請求項１４に記載の装置であって、更に、上記電界エミッタを照明する光源を備え、その光源がレーザダイオードまたは発光ダイオードのうち一方を備え、一次電子ビームの流れを制御するようその光源が構成されている装置。
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