JP2021190579A

JP2021190579A - Semiconductor device

Info

Publication number: JP2021190579A
Application number: JP2020095133A
Authority: JP
Inventors: 徹岡; Toru Oka
Original assignee: Toyoda Gosei Co Ltd
Current assignee: Toyoda Gosei Co Ltd
Priority date: 2020-05-29
Filing date: 2020-05-29
Publication date: 2021-12-13
Anticipated expiration: 2040-05-29
Also published as: JP7347335B2

Abstract

To provide a semiconductor device in which on-resistance can be reduced while a threshold voltage is increased.SOLUTION: A semiconductor device is a vertical type MISFET with a trench gate structure and includes a drift layer 120, a body layer 130, and a source contact layer 140. The body layer 130 is a layer stacked on the drift layer 120. The p layer 130 has a three-layer structure in which a first layer 131, a second layer 132, and a third layer 133 are stacked in order. The first layer 131 is a layer stacked on the drift layer 120, and is formed of p-GaN doped with Mg as an acceptor that becomes a p-type impurity. The second layer 132 is a layer stacked on the first layer 131, and is formed of n-GaN. The third layer 133 is a layer stacked on the second layer 132, and is formed of p-GaN.SELECTED DRAWING: Figure 1

Description

本発明は、トレンチゲート構造を有するトランジスタである半導体装置に関するものである。 The present invention relates to a semiconductor device which is a transistor having a trench gate structure.

電界効果トランジスタ（ＦＥＴ）においては、ボディ層を貫通してドリフト層に達する溝であるトレンチを設け、トレンチの底面、側面を覆うようにしてゲート絶縁膜を設け、そのゲート絶縁膜を介してトレンチの底面、側面にゲート電極を設けたトレンチゲート構造が知られている（特許文献１参照）。ＧａＮでは、イオン注入によるｐ型領域の形成方法が十分には確立されておらず困難である。そのため、ＧａＮ系のＦＥＴでは、一般的にｐ型領域をエピタキシャル成長による層構造にて形成しており、トレンチをドライエッチングにより形成してトレンチゲート構造としている。Ｇａ₂Ｏ₃についてもイオン注入によるｐ型領域の形成が困難であり、同様の構造をとる必要がある。 In a field effect transistor (FET), a trench that is a groove that penetrates the body layer and reaches the drift layer is provided, a gate insulating film is provided so as to cover the bottom surface and the side surface of the trench, and the trench is provided through the gate insulating film. A trench gate structure in which gate electrodes are provided on the bottom surface and side surfaces of the above is known (see Patent Document 1). In GaN, the method of forming a p-type region by ion implantation has not been sufficiently established and is difficult. Therefore, in GaN-based FETs, the p-type region is generally formed by a layer structure by epitaxial growth, and the trench is formed by dry etching to form a trench gate structure. For Ga ₂ O ₃ , it is difficult to form a p-type region by ion implantation, and it is necessary to have a similar structure.

特開２００９−１１７８２０号公報Japanese Unexamined Patent Publication No. 2009-117820

しかし、ドライエッチングでトレンチを形成すると、エッチングで露出したトレンチの側面にエッチングダメージが入ってしまう。エッチングダメージは露出した側面のアクセプタ濃度を低下させる。そのため、トレンチの側面に形成されるゲートチャネルのしきい値電圧が低下してしまう問題があった。 However, when a trench is formed by dry etching, etching damage is caused on the side surface of the trench exposed by etching. Etching damage reduces the acceptor density on exposed sides. Therefore, there is a problem that the threshold voltage of the gate channel formed on the side surface of the trench is lowered.

ボディ層のアクセプタ濃度を高くすることでしきい値電圧を高めることは可能であるが、ボディ層のアクセプタ濃度を高くするとチャネルの移動度が低下し、チャネル抵抗が大きくなる、すなわちオン抵抗が大きくなるという問題があった。 Although it is possible to increase the threshold voltage by increasing the acceptor concentration of the body layer, increasing the acceptor concentration of the body layer reduces the mobility of the channel and increases the channel resistance, that is, the on-resistance increases. There was a problem of becoming.

そこで本発明の目的は、しきい値電圧を高めつつ、オン抵抗を低減可能な半導体装置を実現することである。 Therefore, an object of the present invention is to realize a semiconductor device capable of reducing on-resistance while increasing the threshold voltage.

本発明は、第１導電型のドリフト層、ボディ層、第１導電型のソースコンタクト層が順に積層された半導体層と、を有し、トレンチゲート構造を有したトランジスタである半導体装置において、ボディ層は、第２導電型の第１層と、第１層上に設けられた第１導電型の第２層と、第２層上に設けられた第２導電型の第３層と、を有することを特徴とする半導体装置である。 The present invention is a semiconductor device, which is a transistor having a first conductive type drift layer, a body layer, and a semiconductor layer in which a first conductive type source contact layer is laminated in order, and has a trench gate structure. The layers include a first layer of the second conductive type, a second layer of the first conductive type provided on the first layer, and a third layer of the second conductive type provided on the second layer. It is a semiconductor device characterized by having.

半導体層は、III 族窒化物半導体または酸化ガリウム系半導体からなることが好ましい。 The semiconductor layer is preferably made of a group III nitride semiconductor or a gallium oxide-based semiconductor.

第１層の第２導電型のシート不純物濃度が、ドリフト層の第１導電型のシート不純物濃度と第２層の第１伝導型のシート不純物濃度との和よりも大きいことが好ましい。 It is preferable that the concentration of the second conductive type sheet impurities in the first layer is larger than the sum of the concentration of the first conductive type sheet impurities in the drift layer and the concentration of the first conductive type sheet impurities in the second layer.

第１層と第３層のうち少なくとも一方の第２導電型の不純物濃度は、６×１０¹⁸／ｃｍ³以上であることが好ましい。 The impurity concentration of at least one of the first layer and the third layer of the second conductive type ^{is preferably 6 × 10 18} / cm ³ or more.

第２層の第１導電型の不純物濃度は、１×１０¹⁵／ｃｍ³以上であることが好ましい。 The impurity concentration of the first conductive type of the second layer ^{is preferably 1 × 10 15} / cm ³ or more.

第３層の第２導電型の不純物濃度は、第１層の第２導電型の不純物濃度以上であることが好ましい。 The impurity concentration of the second conductive type of the third layer is preferably equal to or higher than the impurity concentration of the second conductive type of the first layer.

第３層の厚さは、０．０５μｍ以上０．２μｍ以下であることが好ましい。 The thickness of the third layer is preferably 0.05 μm or more and 0.2 μm or less.

ソースコンタクト層表面からボディ層まで達する溝であるリセスと、リセス底面に露出するボディ層上に接して設けられたボディ電極と、をさらに有し、リセスの深さは第１層と第３層のうち第２導電型の不純物濃度が高い方の層に達する深さに設定されていることが好ましい。また、第１層よりも第３層の方が第２導電型の不純物濃度が高く、リセスの深さは、第３層に達する深さに設定されていることが好ましい。またこの場合、リセスの深さは、そのリセスが形成された領域における第３層の厚さが０．０５μｍ以上となるように設定されていることが好ましい。 It further has a recess, which is a groove extending from the surface of the source contact layer to the body layer, and a body electrode provided in contact with the body layer exposed on the bottom surface of the recess, and the depth of the recess is the first layer and the third layer. Of these, it is preferable that the depth is set to reach the layer having the higher impurity concentration of the second conductive type. Further, it is preferable that the concentration of impurities in the second conductive type is higher in the third layer than in the first layer, and the recess depth is set to reach the third layer. Further, in this case, the recess depth is preferably set so that the thickness of the third layer in the region where the recess is formed is 0.05 μm or more.

ボディ層全体の厚さに対する第２層の厚さの割合は、４０〜９０％であることが好ましい。 The ratio of the thickness of the second layer to the thickness of the entire body layer is preferably 40 to 90%.

本発明の半導体装置では、ボディ層の構成を第２導電型の第１層、第１導電型の第２層、第２導電型の第３層が順に積層された構造としている。そのため、本発明の半導体装置はしきい値電圧を高めつつ、チャネル抵抗を低減できる、すなわちオン抵抗を低減することができる。 In the semiconductor device of the present invention, the structure of the body layer is such that the first layer of the second conductive type, the second layer of the first conductive type, and the third layer of the second conductive type are laminated in this order. Therefore, the semiconductor device of the present invention can reduce the channel resistance, that is, the on-resistance while increasing the threshold voltage.

実施例１の半導体装置の構成を示した図。The figure which showed the structure of the semiconductor device of Example 1. FIG. 変形例の半導体装置の構成を示した図。The figure which showed the structure of the semiconductor device of the modification. 実施例１の半導体装置の製造工程を示した図。The figure which showed the manufacturing process of the semiconductor device of Example 1. FIG. しきい値電圧とドレイン電流Ｉｄについてまとめた表。A table summarizing the threshold voltage and drain current Id. しきい値電圧とドレイン電流Ｉｄについてまとめた表。A table summarizing the threshold voltage and drain current Id. しきい値電圧とドレイン電流Ｉｄについてまとめた表。A table summarizing the threshold voltage and drain current Id. しきい値電圧とドレイン電流Ｉｄについてまとめた表。A table summarizing the threshold voltage and drain current Id.

以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。 Hereinafter, specific examples of the present invention will be described with reference to the drawings, but the present invention is not limited to the examples.

図１は、実施例１の半導体装置の構成を示した図である。図１のように、実施例１の半導体装置は、トレンチゲート構造の縦型ＭＩＳＦＥＴであり、基板１１０と、ドリフト層１２０と、ボディ層１３０と、ソースコンタクト層１４０と、トレンチＴ１と、リセスＲ１と、ゲート絶縁膜Ｆ１と、ゲート電極Ｇ１と、ソース電極Ｓ１と、ボディ電極Ｂ１と、ドレイン電極Ｄ１と、を有している。 FIG. 1 is a diagram showing the configuration of the semiconductor device of the first embodiment. As shown in FIG. 1, the semiconductor device of the first embodiment is a vertical MISFET having a trench gate structure, and is a substrate 110, a drift layer 120, a body layer 130, a source contact layer 140, a trench T1, and a recess R1. It has a gate insulating film F1, a gate electrode G1, a source electrode S1, a body electrode B1, and a drain electrode D1.

基板１１０は、ｃ面を主面とするＳｉドープのｎ−ＧａＮからなる平板状の基板である。基板１１０の厚さは、たとえば３００μｍ、Ｓｉ濃度は、たとえば１×１０¹⁸／ｃｍ³である。ｎ−ＧａＮ以外にも、導電性を有しIII 族窒化物半導体の成長基板となる任意の材料の基板を用いることができる。たとえば、ＺｎＯ、Ｓｉなどを用いることも可能である。ただし、格子整合性の点から、本実施例のようにＧａＮ基板を用いることが望ましい。また、実施例１ではｎ型不純物としてＳｉを用いているが、Ｓｉ以外を用いてもよい。たとえばＧｅ、Ｏなどを用いることができる。 The substrate 110 is a flat plate-shaped substrate made of Si-doped n-GaN having a c-plane as a main surface. The thickness of the substrate 110 is, for example, 300 μm, and the Si concentration is, for example, 1 × 10 ¹⁸ / cm ³ . In addition to n-GaN, a substrate of any material having conductivity and serving as a growth substrate for a group III nitride semiconductor can be used. For example, ZnO, Si and the like can also be used. However, from the viewpoint of lattice consistency, it is desirable to use a GaN substrate as in this embodiment. Further, although Si is used as the n-type impurity in Example 1, other than Si may be used. For example, Ge, O and the like can be used.

ドリフト層１２０は、基板１１０上に積層されたＳｉドープのｎ−ＧａＮ層である。ドリフト層１２０の厚さは、たとえば１０μｍ、Ｓｉ濃度は、たとえば８×１０¹⁵／ｃｍ³である。 The drift layer 120 is a Si-doped n-GaN layer laminated on the substrate 110. The thickness of the drift layer 120 is, for example, 10 μm, and the Si concentration is, for example, 8 × 10 ¹⁵ / cm ³ .

ボディ層１３０は、ドリフト層１２０上に積層された層である。ボディ層１３０は、第１層１３１、第２層１３２、第３層１３３が順に積層された３層の構造である。 The body layer 130 is a layer laminated on the drift layer 120. The body layer 130 has a three-layer structure in which the first layer 131, the second layer 132, and the third layer 133 are laminated in this order.

第１層１３１は、ドリフト層１２０上に積層された層であり、ｐ型不純物となるアクセプタとしてＭｇがドープされたｐ−ＧａＮからなる。第１層１３１の厚さは、たとえば０．１μｍ、Ｍｇ濃度は、たとえば２×１０¹⁸／ｃｍ³である。なお、実施例１ではｐ型不純物としてＭｇを用いているが、Ｍｇ以外を用いてもよい。たとえばＢｅ、Ｚｎなどを用いることができる。 The first layer 131 is a layer laminated on the drift layer 120, and is made of p-GaN doped with Mg as an acceptor that becomes a p-type impurity. The thickness of the first layer 131 is, for example, 0.1 μm, and the Mg concentration is, for example, 2 × 10 ¹⁸ / cm ³ . Although Mg is used as the p-type impurity in Example 1, other than Mg may be used. For example, Be, Zn and the like can be used.

第２層１３２は、第１層１３１上に積層された層であり、ｎ−ＧａＮからなる。第２層１３２の厚さは、たとえば０．４５μｍ、Ｓｉ濃度は、たとえば１×１０¹⁵／ｃｍ³である。 The second layer 132 is a layer laminated on the first layer 131, and is made of n-GaN. The thickness of the second layer 132 is, for example, 0.45 μm, and the Si concentration is, for example, 1 × 10 ¹⁵ / cm ³ .

第３層１３３は、第２層１３２上に積層された層であり、ｐ−ＧａＮからなる。第３層１３３の厚さは、たとえば０．１５μｍ、Ｍｇ濃度は、たとえば２×１０¹⁸／ｃｍ³である。 The third layer 133 is a layer laminated on the second layer 132, and is made of p-GaN. The thickness of the third layer 133 is, for example, 0.15 μm, and the Mg concentration is, for example, 2 × 10 ¹⁸ / cm ³ .

ボディ層１３０を第１層１３１、第２層１３２、第３層１３３の３層構成とする理由の詳細は次の通りである。 The details of the reason why the body layer 130 has a three-layer structure of the first layer 131, the second layer 132, and the third layer 133 are as follows.

ＦＥＴでは、しきい値電圧はボディ層１３０のＭｇ濃度によって決まる。実施例１の半導体装置のように、半導体層をＧａＮとする縦型ＦＥＴでは、イオン注入によるｐ型領域の形成、すなわちボディ層１３０の形成は難しい。そのため、実施例１の半導体装置では、ボディ層１３０を含む層構造を結晶成長により積層形成した後、ドライエッチングによってトレンチＴ１を形成してトレンチゲート構造を形成している。 In FET, the threshold voltage is determined by the Mg concentration of the body layer 130. In a vertical FET having a semiconductor layer as GaN as in the semiconductor device of the first embodiment, it is difficult to form a p-type region by ion implantation, that is, to form a body layer 130. Therefore, in the semiconductor device of the first embodiment, the layer structure including the body layer 130 is laminated and formed by crystal growth, and then the trench T1 is formed by dry etching to form the trench gate structure.

しかし、トレンチＴ１をドライエッチングにより形成すると、トレンチＴ１の底面および側面にはエッチングダメージが生じ、そのエッチングダメージによってアクセプタ濃度が低下する。その結果、しきい値電圧が低下してしまう。トレンチゲート構造の縦型ＦＥＴでは、しきい値電圧はボディ層１３０のＭｇ濃度によって決まるので、Ｍｇ濃度を高くすればしきい値電圧を高くすることはできるが、チャネル抵抗が増加、すなわちオン抵抗が大きくなってしまう。 However, when the trench T1 is formed by dry etching, etching damage occurs on the bottom surface and the side surface of the trench T1, and the acceptor concentration decreases due to the etching damage. As a result, the threshold voltage drops. In a vertical FET with a trench gate structure, the threshold voltage is determined by the Mg concentration of the body layer 130. Therefore, if the Mg concentration is increased, the threshold voltage can be increased, but the channel resistance increases, that is, the on-resistance. Will grow.

そこで実施例１では、ｐ層であるボディ層１３０のうち、積層方向における中間領域をｎ層（第２層１３２）に置換している。これにより、チャネルを走行する電子を増加させることができ、オン抵抗を低減させることができる。また、しきい値電圧はボディ層１３０のＭｇ濃度でほぼ決まり、第２層１３２を設けたとしてもしきい値電圧にはあまり影響を与えない。よって実施例１のボディ層１３０の構造によれば、しきい値電圧を維持しつつ、チャネル抵抗を低減、すなわちオン抵抗を低減することができる。 Therefore, in Example 1, the intermediate region in the stacking direction of the body layer 130, which is the p layer, is replaced with the n layer (second layer 132). As a result, the number of electrons traveling on the channel can be increased, and the on-resistance can be reduced. Further, the threshold voltage is almost determined by the Mg concentration of the body layer 130, and even if the second layer 132 is provided, it does not affect the threshold voltage so much. Therefore, according to the structure of the body layer 130 of the first embodiment, the channel resistance can be reduced, that is, the on-resistance can be reduced while maintaining the threshold voltage.

第１層１３１のＭｇのシート不純物濃度は、第２層１３２のＳｉのシート不純物濃度とドリフト層１２０のＳｉのシート不純物濃度との和よりも大きいことが好ましい。シート不純物濃度とは、不純物濃度と膜厚の積のことである。このように各シート不純物濃度を設定すれば、第１層１３１への空乏層の広がりを抑制することができ、耐圧が低下してしまうのを抑制することができる。 The Mg sheet impurity concentration of the first layer 131 is preferably larger than the sum of the Si sheet impurity concentration of the second layer 132 and the Si sheet impurity concentration of the drift layer 120. The sheet impurity concentration is the product of the impurity concentration and the film thickness. By setting the concentration of impurities in each sheet in this way, it is possible to suppress the spread of the depletion layer to the first layer 131, and it is possible to suppress the decrease in pressure resistance.

第１層１３１の厚さは、０．０５μｍ以上０．２μｍ以下とすることが好ましい。この範囲とすることで、しきい値電圧を維持しつつ、オン抵抗をより低減することができる。 The thickness of the first layer 131 is preferably 0.05 μm or more and 0.2 μm or less. Within this range, the on-resistance can be further reduced while maintaining the threshold voltage.

第２層１３２のＳｉ濃度は、１×１０¹⁵／ｃｍ³以上とすることが好ましい。１×１０¹⁵／ｃｍ³以上であれば、オン抵抗をより低減することができる。より好ましくは２×１０¹⁵ｃｍ³以上２×１０¹⁶／ｃｍ³以下、さらに好ましくは５×１０¹⁵／ｃｍ³以上１×１０¹⁶／ｃｍ³以下である。 The Si concentration of the second layer 132 ^{is preferably 1 × 10 15} / cm ³ or more. If it is 1 × 10 ¹⁵ / cm ³ or more, the on-resistance can be further reduced. It is more preferably 2 × 10 ¹⁵ cm ³ or more and 2 × 10 ¹⁶ / cm ³ or less, and further preferably 5 × 10 ¹⁵ / cm ³ or more and 1 × 10 ¹⁶ / cm ³ or less.

ボディ層１３０の厚さに対する第２層１３２の厚さの割合は、４０〜９０％とすることが好ましい。この範囲とすることで、しきい値電圧の維持とオン抵抗低減の両立をより容易とすることができる。より好ましくは５０〜８０％、さらに好ましくは６０〜７０％である。 The ratio of the thickness of the second layer 132 to the thickness of the body layer 130 is preferably 40 to 90%. Within this range, it is possible to make it easier to maintain the threshold voltage and reduce the on-resistance. It is more preferably 50 to 80%, still more preferably 60 to 70%.

また、第２層１３２の厚さは、０．１μｍ以上１μｍ以下とすることが好ましい。この範囲であれば、しきい値電圧を維持しつつ、よりオン抵抗を低減することができる。より好ましくは０．２μｍ以上０．８μｍ以下であり、さらに好ましくは０．３μｍ以上０．５μｍ以下である。 The thickness of the second layer 132 is preferably 0.1 μm or more and 1 μm or less. Within this range, the on-resistance can be further reduced while maintaining the threshold voltage. It is more preferably 0.2 μm or more and 0.8 μm or less, and further preferably 0.3 μm or more and 0.5 μm or less.

第１層１３１と第３層１３３のうち少なくとも一方のＭｇ濃度は、６×１０¹⁸／ｃｍ³以上とすることが好ましい。しきい値電圧を十分に高めることができ、ノーマリオフ動作を実現することができる。ただし、１×１０²⁰／ｃｍ³以下とすることが好ましい。ボディ層１３０上に形成されるソースコンタクト層１４０の結晶品質の劣化や電子濃度の低下を抑制することができる。より好ましくは８×１０¹⁸／ｃｍ³以上８×１０¹⁹／ｃｍ³以下、さらに好ましくは１×１０¹⁹／ｃｍ³以上５×１０¹⁹／ｃｍ³以下である。 The Mg concentration of at least one of the first layer 131 and the third layer 133 ^{is preferably 6 × 10 18} / cm ³ or more. The threshold voltage can be sufficiently increased, and normal-off operation can be realized. However, it is preferably 1 × 10 ²⁰ / cm ^{3 or less.} It is possible to suppress deterioration of the crystal quality and electron concentration of the source contact layer 140 formed on the body layer 130. It is more preferably 8 × 10 ¹⁸ / cm ³ or more and 8 × 10 ¹⁹ / cm ³ or less, and further preferably 1 × 10 ¹⁹ / cm ³ or more and 5 × 10 ¹⁹ / cm ³ or less.

また、第３層１３３のＭｇ濃度は、第１層１３１のＭｇ濃度以上とすることが好ましい。これにより、ボディ電極Ｂ１とボディ層１３０との接触抵抗を低減しつつ、しきい値電圧を第３層１３３で規定することができる。 Further, the Mg concentration of the third layer 133 is preferably equal to or higher than the Mg concentration of the first layer 131. Thereby, the threshold voltage can be defined by the third layer 133 while reducing the contact resistance between the body electrode B1 and the body layer 130.

また、第３層１３３のＭｇ濃度は、６×１０¹⁸／ｃｍ³以上とすることが好ましい。ボディ電極Ｂ１とボディ層１３０との接触抵抗をより低減することができ、オン抵抗をより低減することができる。ただし、第３層１３３のＭｇ濃度は１×１０²⁰／ｃｍ³以下とすることが好ましい。ボディ層１３０上に形成されるソースコンタクト層１４０の結晶品質の劣化や電子濃度の低下を抑制することができる。より好ましくは８×１０¹⁸／ｃｍ³以上８×１０¹⁹／ｃｍ³以下、さらに好ましくは１×１０¹⁹／ｃｍ³以上５×１０¹⁹／ｃｍ³以下である。 The Mg concentration of the third layer 133 ^{is preferably 6 × 10 18} / cm ³ or more. The contact resistance between the body electrode B1 and the body layer 130 can be further reduced, and the on-resistance can be further reduced. However, the Mg concentration of the third layer 133 ^{is preferably 1 × 10 20} / cm ³ or less. It is possible to suppress deterioration of the crystal quality and electron concentration of the source contact layer 140 formed on the body layer 130. It is more preferably 8 × 10 ¹⁸ / cm ³ or more and 8 × 10 ¹⁹ / cm ³ or less, and further preferably 1 × 10 ¹⁹ / cm ³ or more and 5 × 10 ¹⁹ / cm ³ or less.

第３層１３３の厚さは、０．０５μｍ以上０．２μｍ以下とすることが好ましい。０．０５μｍ以上とすることにより、十分なしきい値電圧とすることができる。また、０．２μｍ以下とすることにより、オン抵抗の増加を極力抑制することができる。より好ましくは０．０８μｍ以上０．１８μｍ以下、さらに好ましくは０．１μｍ以上０．１５μｍ以下である。 The thickness of the third layer 133 is preferably 0.05 μm or more and 0.2 μm or less. By setting the voltage to 0.05 μm or more, a sufficient threshold voltage can be obtained. Further, by setting the thickness to 0.2 μm or less, an increase in on-resistance can be suppressed as much as possible. It is more preferably 0.08 μm or more and 0.18 μm or less, and further preferably 0.1 μm or more and 0.15 μm or less.

ソースコンタクト層１４０は、ボディ層１３０上に積層されたＳｉドープのｎ−ＧａＮ層である。ソースコンタクト層１４０の厚さは、たとえば０．２μｍ、Ｓｉ濃度は、たとえば３×１０¹⁸／ｃｍ³である。 The source contact layer 140 is a Si-doped n-GaN layer laminated on the body layer 130. The thickness of the source contact layer 140 is, for example, 0.2 μm, and the Si concentration is, for example, 3 × 10 ¹⁸ / cm ³ .

トレンチＴ１は、ソースコンタクト層１４０表面の所定位置に形成された溝であり、ソースコンタクト層１４０およびボディ層１３０を貫通してドリフト層１２０に達する深さである。トレンチＴ１の底面にはドリフト層１２０が露出し、トレンチＴ１の側面にはドリフト層１２０、ボディ層１３０、ソースコンタクト層１４０が露出する。このトレンチＴ１の側面に露出するボディ層１３０の側面が、実施例１のＦＥＴのチャネルとして動作する領域である。トレンチＴ１はドライエッチングによって形成されているため、その側面および底面にはエッチングダメージが生じている。 The trench T1 is a groove formed at a predetermined position on the surface of the source contact layer 140, and has a depth that penetrates the source contact layer 140 and the body layer 130 and reaches the drift layer 120. The drift layer 120 is exposed on the bottom surface of the trench T1, and the drift layer 120, the body layer 130, and the source contact layer 140 are exposed on the side surface of the trench T1. The side surface of the body layer 130 exposed on the side surface of the trench T1 is a region that operates as a channel of the FET of the first embodiment. Since the trench T1 is formed by dry etching, etching damage occurs on its side surface and bottom surface.

ゲート絶縁膜Ｆ１は、トレンチＴ１の底面、側面、ソースコンタクト層１４０表面（ソース電極Ｓ１の形成領域は除く）にわたって連続して膜状に設けられている。ゲート絶縁膜Ｆ１は、ＳｉＯ₂からなる。ゲート絶縁膜Ｆ１の厚さは、たとえば８０ｎｍである。 The gate insulating film F1 is continuously provided in a film shape over the bottom surface and side surfaces of the trench T1 and the surface of the source contact layer 140 (excluding the formation region of the source electrode S1). The gate insulating film F1 is made of SiO ₂ . The thickness of the gate insulating film F1 is, for example, 80 nm.

なお、ゲート絶縁膜Ｆ１はＳｉＯ₂に限らず、Ａｌ₂Ｏ₃、ＨｆＯ₂、ＺｒＯ₂、ＺｒＯＮ、などを用いることもできる。また単層である必要もなく、複数の層で構成されていてもよい。たとえば、ＳｉＯ₂／Ａｌ₂Ｏ₃、ＳｉＯ₂／Ａｌ₂Ｏ₃／ＺｒＯＮ、などを用いることができる。ここで「／」は積層を意味し、Ａ／ＢはＡ、Ｂの順に積層された構造であることを意味する。以下材料の説明において同様である。 The gate insulating film F1 is not limited to _{SiO 2} _{, and Al 2} O ₃ , HfO ₂ , ZrO ₂ , ZrON, and the like can also be used. Further, it does not have to be a single layer, and may be composed of a plurality of layers. For example, SiO ₂ / Al ₂ O ₃ and SiO ₂ / Al ₂ O ₃ / ZrON, etc. can be used. Here, "/" means laminated, and A / B means that the structure is laminated in the order of A and B. The same applies to the description of the material below.

ゲート電極Ｇ１は、ゲート絶縁膜Ｆ１を介して、トレンチＴ１の底面、側面、トレンチの上面に連続して膜状に設けられている。ゲート電極Ｇ１は、ＴｉＮからなる。 The gate electrode G1 is continuously provided in a film shape on the bottom surface, the side surface, and the upper surface of the trench via the gate insulating film F1. The gate electrode G1 is made of TiN.

リセスＲ１は、ソースコンタクト層１４０表面の所定位置に設けられた溝であり、ソースコンタクト層１４０を貫通して第３層１３３に達する深さである。リセスＲ１の底面には第３層１３３が露出し、側面には第３層１３３、ソースコンタクト層１４０が露出する。リセスＲ１はドライエッチングにより形成されているため、リセスＲ１底面にはエッチングダメージが生じている。 The recess R1 is a groove provided at a predetermined position on the surface of the source contact layer 140, and has a depth that penetrates the source contact layer 140 and reaches the third layer 133. The third layer 133 is exposed on the bottom surface of the recess R1, and the third layer 133 and the source contact layer 140 are exposed on the side surface. Since the recess R1 is formed by dry etching, etching damage occurs on the bottom surface of the recess R1.

リセスＲ１の深さは、その底面に第３層１３３が露出し、第２層１３２が露出しない深さであれば任意であるが、リセスＲ１底面から第３層１３３と第２層１３２との界面までの厚さＨ（すなわちリセスＲ１により第３層１３３が露出する領域における第３層１３３の厚さ）が０．０５μｍ以上となるようにリセスＲ１の深さを設定することが好ましい。このようにリセスＲ１の深さを設定することにより、ボディ電極Ｂ１とボディ層１３０との接触抵抗を十分に低減することができる。 The depth of the recess R1 is arbitrary as long as the third layer 133 is exposed on the bottom surface thereof and the second layer 132 is not exposed, but the depth of the third layer 133 and the second layer 132 from the bottom surface of the recess R1 It is preferable to set the depth of the recess R1 so that the thickness H to the interface (that is, the thickness of the third layer 133 in the region where the third layer 133 is exposed by the recess R1) is 0.05 μm or more. By setting the depth of the recess R1 in this way, the contact resistance between the body electrode B1 and the body layer 130 can be sufficiently reduced.

ボディ電極Ｂ１は、リセスＲ１の底面に設けられていて、リセスＲ１底面に露出する第３層１３３に接している。ボディ電極Ｂ１は、Ｎｉからなる。リセスＲ１底面にはエッチングダメージが存在し、アクセプタ濃度が低下している。そこで、エッチングダメージを受ける第３層１３３のＭｇ濃度を高くすれば、ボディ電極Ｂ１とボディ層１３０の接触抵抗を低減することができる。 The body electrode B1 is provided on the bottom surface of the recess R1 and is in contact with the third layer 133 exposed on the bottom surface of the recess R1. The body electrode B1 is made of Ni. Etching damage is present on the bottom surface of the recess R1, and the acceptor concentration is reduced. Therefore, if the Mg concentration of the third layer 133 that is subject to etching damage is increased, the contact resistance between the body electrode B1 and the body layer 130 can be reduced.

なお、リセスＲ１の深さを第１層１３１に達する深さとし、ボディ電極Ｂ１をリセスＲ１の底面に露出する第１層１３１に接して設けてもよい（図２参照）。この場合も実施例１と同様にしきい値電圧を高めつつ、オン抵抗を低減することができる。ただし、ボディ電極Ｂ１とボディ層１３０との接触抵抗を低減し、アバランシェ耐量の向上を図る点からは第１層１３１と第３層１３３のうちＭｇ濃度が高い方にボディ電極Ｂ１が接するようにすることが好ましい。 The depth of the recess R1 may be set to reach the first layer 131, and the body electrode B1 may be provided in contact with the first layer 131 exposed on the bottom surface of the recess R1 (see FIG. 2). In this case as well, the on-resistance can be reduced while increasing the threshold voltage as in the first embodiment. However, from the viewpoint of reducing the contact resistance between the body electrode B1 and the body layer 130 and improving the avalanche resistance, the body electrode B1 should be in contact with the first layer 131 and the third layer 133 having the higher Mg concentration. It is preferable to do so.

ソース電極Ｓ１は、ボディ電極Ｂ１上、ソースコンタクト層１４０上にわたって連続的に設けられている。ソース電極Ｓ１は、Ｔｉ／Ａｌからなる。 The source electrode S1 is continuously provided on the body electrode B1 and over the source contact layer 140. The source electrode S1 is made of Ti / Al.

ドレイン電極Ｄ１は、基板１１０の裏面に設けられている。ドレイン電極Ｄ１は、ソース電極Ｓ１と同一材料であり、Ｔｉ／Ａｌからなる。 The drain electrode D1 is provided on the back surface of the substrate 110. The drain electrode D1 is made of the same material as the source electrode S1 and is made of Ti / Al.

以上、実施例１の半導体装置では、ボディ層１３０を第１層１３１、第２層１３２、第３層１３３の３層構成としており、ｐ層のうち中間の領域をｎ層に置き換えた構造である。第２層１３２を設けることで、チャネル内を走行する電子を増加させることができ、オン抵抗を低減することができる。また、しきい値電圧は第１層１３１、第３層１３３で決まるので、ボディ層１３０にｎ層を設けたとしてもしきい値電圧を維持することができる。このように、実施例１のボディ層１３０の構造によれば、しきい値電圧を維持しつつ、チャネル抵抗を低減し、オン抵抗を低減することができる。 As described above, in the semiconductor device of the first embodiment, the body layer 130 has a three-layer structure of the first layer 131, the second layer 132, and the third layer 133, and the middle region of the p-layer is replaced with the n-layer. be. By providing the second layer 132, the number of electrons traveling in the channel can be increased, and the on-resistance can be reduced. Further, since the threshold voltage is determined by the first layer 131 and the third layer 133, the threshold voltage can be maintained even if the n-layer is provided on the body layer 130. As described above, according to the structure of the body layer 130 of the first embodiment, the channel resistance can be reduced and the on-resistance can be reduced while maintaining the threshold voltage.

次に、実施例１の半導体装置の製造方法について、図３を参照に説明する。 Next, the method of manufacturing the semiconductor device of the first embodiment will be described with reference to FIG.

まず、基板１１０上に、ＭＯＣＶＤ法によって、ドリフト層１２０、第１層１３１、第２層１３２、第３層１３３、ソースコンタクト層１４０を順に積層することで形成する（図３（ａ）参照）。ＭＯＣＶＤ法において、窒素源は、アンモニア、Ｇａ源は、トリメチルガリウム（Ｇａ（ＣＨ₃）₃：ＴＭＧ）、ｎ型ドーパントガスは、シラン（ＳｉＨ₄）、ｐ型ドーパントガスは、シクロペンタジエニルマグネシウム（Ｍｇ（Ｃ₅Ｈ₅）₂：ＣＰ₂Ｍｇ）である。キャリアガスは水素である。ＭＯＣＶＤ法以外の結晶成長方法を用いてもよく、たとえばＭＢＥ、ＣＢＥなどの方法を用いることができる。 First, the drift layer 120, the first layer 131, the second layer 132, the third layer 133, and the source contact layer 140 are sequentially laminated on the substrate 110 by the MOCVD method (see FIG. 3A). .. In the MOCVD method, the nitrogen source is ammonia, the Ga source is trimethylgallium (Ga (CH ₃ ) ₃ : TMG), the n-type dopant gas is silane (SiH ₄ ), and the p-type dopant gas is cyclopentadienyl magnesium. (Mg (C ₅ H ₅ ) ₂ : CP ₂ Mg). The carrier gas is hydrogen. A crystal growth method other than the MOCVD method may be used, and for example, a method such as MBE or CBE can be used.

次に、ソースコンタクト層１４０表面の所定位置をドライエッチングすることで、トレンチＴ１およびリセスＲ１を形成する（図３（ｂ）参照）。トレンチＴ１の形成後にリセスＲ１を形成してもよいし、リセスＲ１の形成後にトレンチＴ１を形成してもよい。ドライエッチングには、塩素系ガスを用いる。たとえば、Ｃｌ₂、ＳｉＣｌ₄、ＢＣｌ₃である。また、ドライエッチングは、ＩＣＰエッチングなど任意の方式を用いることができる。このドライエッチングにより、トレンチＴ１、リセスＲ１の側面および底面にはエッチングダメージが生じる。実施例１の半導体装置のように、半導体層をＧａＮとする縦型ＦＥＴでは、イオン注入によるｐ型領域の形成、すなわちボディ層１３０の形成は難しい。そのため、ボディ層１３０を含む層構造を結晶成長により積層形成した後、ドライエッチングによってトレンチＴ１を形成してトレンチゲート構造を形成する。 Next, the trench T1 and the recess R1 are formed by dry etching the predetermined position on the surface of the source contact layer 140 (see FIG. 3 (b)). The recess R1 may be formed after the formation of the trench T1, or the trench T1 may be formed after the formation of the recess R1. Chlorine-based gas is used for dry etching. For example, Cl ₂ , SiCl ₄ , and BCl ₃ . Further, for dry etching, any method such as ICP etching can be used. Due to this dry etching, etching damage occurs on the side surfaces and the bottom surface of the trench T1 and the recess R1. In a vertical FET having a semiconductor layer as GaN as in the semiconductor device of the first embodiment, it is difficult to form a p-type region by ion implantation, that is, to form a body layer 130. Therefore, after the layer structure including the body layer 130 is laminated and formed by crystal growth, the trench T1 is formed by dry etching to form the trench gate structure.

トレンチＴ１、リセスＲ１の形成後、側面をウェットエッチングしてドライエッチングによるダメージ層を除去してもよい。ウェットエッチング溶液には、ＴＭＡＨ（水酸化テトラメチルアンモニウム）、ＮａＯＨ（水酸化ナトリウム）、ＫＯＨ（水酸化カリウム）、Ｈ₃ＰＯ₄（リン酸）などを用いることができる。なお、トレンチＴ１、リセスＲ１の底面はＧａＮのｃ面であるためほとんどエッチングされず、ダメージ層は十分に除去されず、エッチングダメージが残存する。そのため、ウェットエッチングした場合であってもしきい値電圧は十分に回復しない。 After forming the trench T1 and the recess R1, the side surface may be wet-etched to remove the damaged layer due to dry etching. As the wet etching solution, TMAH (tetramethylammonium hydroxide), NaOH (sodium hydroxide), KOH (potassium hydroxide), H ₃ PO ₄ (phosphoric acid) and the like can be used. Since the bottom surface of the trench T1 and the recess R1 is the c-plane of GaN, it is hardly etched, the damaged layer is not sufficiently removed, and etching damage remains. Therefore, the threshold voltage is not sufficiently recovered even when wet etching is performed.

次に、窒素雰囲気で加熱することにより、第１層１３１および第３層１３３のｐ型化を行う。リセスＲ１の底面やトレンチＴ１の側面から効率的に水素が抜け出すため、第１層１３１および第３層１３３中のＭｇの活性化を効率的に行うことができる。 Next, the first layer 131 and the third layer 133 are p-shaped by heating in a nitrogen atmosphere. Since hydrogen is efficiently released from the bottom surface of the recess R1 and the side surface of the trench T1, the Mg in the first layer 131 and the third layer 133 can be efficiently activated.

次に、トレンチＴ１の底面、側面、およびソースコンタクト層１４０表面に連続して、ＡＬＤ法によってＳｉＯ₂からなるゲート絶縁膜Ｆ１を形成する（図３（ｃ）参照）。ＡＬＤ法を用いることで、トレンチＴ１による段差があっても均一な厚さに形成することができる。なお、実施例１では段差被覆性の高さからＡＬＤ法を用いてゲート絶縁膜Ｆ１を形成しているが、スパッタやＣＶＤ法などによって形成してもよい。 _{Next, a gate insulating film F1 made of SiO 2} is continuously formed on the bottom surface, the side surface, and the surface of the source contact layer 140 of the trench T1 by the ALD method (see FIG. 3C). By using the ALD method, it is possible to form a uniform thickness even if there is a step due to the trench T1. In Example 1, the gate insulating film F1 is formed by using the ALD method because of its high step covering property, but it may be formed by sputtering, CVD method, or the like.

次に、リフトオフ法を用いてリセスＲ１底面にボディ電極Ｂ１を形成する（図３（ｄ）参照）。ここで、リセスＲ１をドライエッチングにより形成しているので、リセスＲ１底面にエッチングダメージが生じ、リセスＲ１底面のアクセプタ濃度は低下する。そこで、エッチングダメージを受ける第３層１３３のＭｇ濃度を高くすることでボディ電極Ｂ１とボディ層１３０の接触抵抗を低減することができる。 Next, the body electrode B1 is formed on the bottom surface of the recess R1 by using the lift-off method (see FIG. 3D). Here, since the recess R1 is formed by dry etching, etching damage occurs on the bottom surface of the recess R1, and the acceptor concentration on the bottom surface of the recess R1 decreases. Therefore, the contact resistance between the body electrode B1 and the body layer 130 can be reduced by increasing the Mg concentration of the third layer 133 that is subject to etching damage.

次に、リフトオフ法を用いて、ソース電極Ｓ１、ゲート電極Ｇ１を形成し、さらに基板１１０裏面全面にドレイン電極Ｄ１を形成する。以上によって、図１に示す実施例１の半導体装置が製造される。 Next, the source electrode S1 and the gate electrode G1 are formed by using the lift-off method, and the drain electrode D1 is further formed on the entire back surface of the substrate 110. As a result, the semiconductor device of the first embodiment shown in FIG. 1 is manufactured.

次に、実施例１の半導体装置に関する各種実験結果について説明する。 Next, various experimental results regarding the semiconductor device of Example 1 will be described.

（実験１）
実施例１の半導体装置において、第１層１３１および第３層１３３のＭｇ濃度を２×１０¹⁸／ｃｍ³とし、第２層１３２のＳｉ濃度は０．１×１０¹⁵／ｃｍ³、１×１０¹⁵／ｃｍ³、５×１０¹⁵／ｃｍ³、１０×１０¹⁵／ｃｍ³、の４通りとした半導体装置（以下実施例１−１）を用意し、しきい値電圧とドレイン電流Ｉｄを測定した。また、比較例１の半導体装置として、ボディ層を１層とし、そのＭｇ濃度を２×１０¹⁸／ｃｍ³、厚さを０．７μｍとし、それ以外の構成は実施例１と同様とした半導体装置についてもしきい値電圧とドレイン電流Ｉｄを測定した。しきい値電圧はドレイン電流が１ｎＡ／ｍｍのときのゲート電圧Ｖｇの値である。また、ドレイン電流ＩｄはＶｇが２５Ｖのときのドレイン電流Ｉｄである。 (Experiment 1)
In the semiconductor device of Example 1, the Mg concentration of the first layer 131 and the third layer 133 is 2 × 10 ¹⁸ / cm ^3, and the Si concentration of the second layer 132 is 0.1 × 10 ¹⁵ / cm ³ , 1 ×. Prepare four types of semiconductor devices (hereinafter referred to as Example 1-1) of 10 ¹⁵ / cm ³ , 5 × 10 ¹⁵ / cm ³ , 10 × 10 ¹⁵ / cm ^{3, and set the threshold voltage and drain current Id.} It was measured. Further, as the semiconductor device of Comparative Example 1, a semiconductor having a body layer as one layer, its Mg concentration of 2 × 10 ¹⁸ / cm ³ , and a thickness of 0.7 μm, and other configurations being the same as those of Example 1. For the device, the threshold voltage and drain current Id were also measured. The threshold voltage is the value of the gate voltage Vg when the drain current is 1 nA / mm. Further, the drain current Id is the drain current Id when Vg is 25V.

図４は、測定したしきい値電圧とドレイン電流Ｉｄについてまとめた表である。ここで、ドレイン電流Ｉｄは、比較例１のドレイン電流Ｉｄを１として相対値で示している。図４のように、実施例１−１の半導体装置は、比較例１の半導体装置と比較するとドレイン電流Ｉｄが増加していた。つまり、オン抵抗が低下していることがわかった。特に、第２層１３２のＳｉ濃度を１×１０¹⁵／ｃｍ³以上とすることで、十分にオン抵抗を低減できることがわかった。また、実施例１−１の半導体装置のしきい値電圧は、比較例１に比べてそれほど低下しておらず、しきい値電圧の低下が抑制されていることがわかった。この結果、ボディ層１３０の中間領域をｎ層に置換することで、しきい値電圧を維持しつつオン抵抗を低減できることがわかった。 FIG. 4 is a table summarizing the measured threshold voltage and drain current Id. Here, the drain current Id is shown as a relative value with the drain current Id of Comparative Example 1 as 1. As shown in FIG. 4, the semiconductor device of Example 1-1 had an increased drain current Id as compared with the semiconductor device of Comparative Example 1. That is, it was found that the on-resistance was reduced. In particular, it was found that the on-resistance can be sufficiently reduced by setting the Si concentration of the second layer 132 to 1 × 10 ¹⁵ / cm ^{3 or more.} Further, it was found that the threshold voltage of the semiconductor device of Example 1-1 did not decrease so much as compared with Comparative Example 1, and the decrease of the threshold voltage was suppressed. As a result, it was found that the on-resistance can be reduced while maintaining the threshold voltage by replacing the intermediate region of the body layer 130 with the n layer.

（実験２）
実施例１の半導体装置において、第１層１３１のＭｇ濃度を６×１０¹⁸／ｃｍ³、第３層１３３のＭｇ濃度を２×１０¹⁸／ｃｍ³とし、それ以外は実施例１−１と同様の構造とした半導体装置（以下実施例１−２）を用意し、しきい値電圧とドレイン電流Ｉｄを測定した。また、ボディ層を１層とし、そのＭｇ濃度を６×１０¹⁸／ｃｍ³、厚さを０．７μｍとし、それ以外の構成は実施例１と同様とした比較例２の半導体装置についてもしきい値電圧とドレイン電流Ｉｄを測定した。 (Experiment 2)
In the semiconductor device of Example 1, the Mg concentration of the first layer 131 is 6 × 10 ¹⁸ / cm ³ , the Mg concentration of the third layer 133 is 2 × 10 ¹⁸ / cm ³ , and the other cases are the same as in Example 1-1. A semiconductor device having the same structure (hereinafter referred to as Example 1-2) was prepared, and the threshold voltage and the drain current Id were measured. Further, the semiconductor device of Comparative Example 2 in which the body layer is one layer, the Mg concentration is 6 × 10 ¹⁸ / cm ³ , the thickness is 0.7 μm, and the other configurations are the same as in Example 1 is also applicable. The value voltage and drain current Id were measured.

図５は、測定したしきい値電圧とドレイン電流Ｉｄについてまとめた表である。ここで、ドレイン電流Ｉｄは、比較例２のドレイン電流Ｉｄを１として相対値で示している。図５のように、比較例２と比較すると、実施例１−２の半導体装置ではしきい値電圧の低下を抑制しつつ、オン抵抗を低減できることがわかった。また、実施例１−１の半導体装置と比較して、実施例１−２の半導体装置はしきい値電圧が高いことから、第１層１３１のＭｇ濃度を高くすることでしきい値電圧を高くすることができ、十分なしきい値電圧が得られることがわかった。 FIG. 5 is a table summarizing the measured threshold voltage and drain current Id. Here, the drain current Id is shown as a relative value with the drain current Id of Comparative Example 2 as 1. As shown in FIG. 5, as compared with Comparative Example 2, it was found that the semiconductor device of Example 1-2 can reduce the on-resistance while suppressing the decrease in the threshold voltage. Further, since the semiconductor device of Example 1-2 has a higher threshold voltage as compared with the semiconductor device of Example 1-1, the threshold voltage is increased by increasing the Mg concentration of the first layer 131. It was found that the threshold voltage could be increased and a sufficient threshold voltage could be obtained.

（実験３）
実施例１の半導体装置において、第１層１３１のＭｇ濃度を２×１０¹⁸／ｃｍ³、第３層１３３のＭｇ濃度を１×１０¹⁹／ｃｍ³、それ以外は実施例１−１と同様の構造とした半導体装置（以下実施例１−３）を用意し、しきい値電圧とドレイン電流Ｉｄを測定した。また、ボディ層を１層とし、そのＭｇ濃度を１×１０¹⁹／ｃｍ³、厚さを０．７μｍとし、それ以外の構成は実施例１と同様とした比較例３の半導体装置についてもしきい値電圧とドレイン電流Ｉｄを測定した。 (Experiment 3)
In the semiconductor device of Example 1, the Mg concentration of the first layer 131 is 2 × 10 ¹⁸ / cm ³ , the Mg concentration of the third layer 133 is 1 × 10 ¹⁹ / cm ³ , and the other parts are the same as those of Example 1-1. A semiconductor device having the above structure (hereinafter referred to as Example 1-3) was prepared, and the threshold voltage and the drain current Id were measured. Further, the semiconductor device of Comparative Example 3 in which the body layer is one layer, the Mg concentration is 1 × 10 ¹⁹ / cm ³ , the thickness is 0.7 μm, and the other configurations are the same as in Example 1 is also applicable. The value voltage and drain current Id were measured.

図６は、測定したしきい値電圧とドレイン電流Ｉｄについてまとめた表である。ここで、ドレイン電流Ｉｄは、比較例３のドレイン電流Ｉｄを１として相対値で示している。図６のように、比較例３と比較すると、実施例１−３の半導体装置ではしきい値電圧の低下を抑制しつつ、オン抵抗を低減できることがわかった。また、実施例１−１の半導体装置と比較して、実施例１−３の半導体装置はしきい値電圧が高いことから、第３層１３３のＭｇ濃度を高くすることでしきい値電圧を高くすることができ、十分なしきい値電圧が得られることがわかった。また、実施例１−１の半導体装置と比較して、実施例１−３の半導体装置はボディ電極Ｂ１が接する第３層１３３のＭｇ濃度が高いので、ボディ電極Ｂ１とボディ層１３０との接触抵抗を低減することができ、アバランシェ耐量を向上できることがわかった。 FIG. 6 is a table summarizing the measured threshold voltage and drain current Id. Here, the drain current Id is shown as a relative value with the drain current Id of Comparative Example 3 as 1. As shown in FIG. 6, as compared with Comparative Example 3, it was found that the semiconductor device of Example 1-3 can reduce the on-resistance while suppressing the decrease in the threshold voltage. Further, since the semiconductor device of Example 1-3 has a higher threshold voltage as compared with the semiconductor device of Example 1-1, the threshold voltage is increased by increasing the Mg concentration of the third layer 133. It was found that the threshold voltage could be increased and a sufficient threshold voltage could be obtained. Further, as compared with the semiconductor device of Example 1-1, the semiconductor device of Example 1-3 has a higher Mg concentration in the third layer 133 to which the body electrode B1 is in contact, so that the contact between the body electrode B1 and the body layer 130 is made. It was found that the resistance can be reduced and the avalanche withstand capacity can be improved.

（実験４）
実施例１の半導体装置において、第１層１３１のＭｇ濃度を６×１０¹⁸／ｃｍ³、第３層１３３のＭｇ濃度を１×１０¹⁹／ｃｍ³、それ以外は実施例１−１と同様の構造とした半導体装置（以下実施例１−４）を用意し、しきい値電圧とドレイン電流Ｉｄを測定した。 (Experiment 4)
In the semiconductor device of Example 1, the Mg concentration of the first layer 131 is 6 × 10 ¹⁸ / cm ³ , the Mg concentration of the third layer 133 is 1 × 10 ¹⁹ / cm ³ , and the other parts are the same as those of Example 1-1. A semiconductor device having the above structure (hereinafter referred to as Example 1-4) was prepared, and the threshold voltage and the drain current Id were measured.

図７は、測定したしきい値電圧とドレイン電流Ｉｄについてまとめた表である。ここで、ドレイン電流Ｉｄは、比較例３のドレイン電流Ｉｄを１として相対値で示している。図７のように、比較例３と比較すると、実施例１−４の半導体装置では実施例１−３と同様に、しきい値電圧の低下を抑制しつつ、オン抵抗を低減できることがわかった。また、実施例１−４の半導体装置は、第１層１３１のＭｇ濃度を実施例１−３よりも高くしているので、第１層１３１への空乏層の広がりを小さくすることができ、ゲート絶縁膜Ｆ１の劣化を抑制することができる。 FIG. 7 is a table summarizing the measured threshold voltage and drain current Id. Here, the drain current Id is shown as a relative value with the drain current Id of Comparative Example 3 as 1. As shown in FIG. 7, as compared with Comparative Example 3, it was found that the semiconductor device of Example 1-4 can reduce the on-resistance while suppressing the decrease of the threshold voltage as in the case of Example 1-3. .. Further, in the semiconductor device of Example 1-4, the Mg concentration of the first layer 131 is higher than that of Example 1-3, so that the spread of the depletion layer to the first layer 131 can be reduced. Deterioration of the gate insulating film F1 can be suppressed.

（変形例）
実施例１では、ボディ層１３０を第１層１３１、第２層１３２、第３層１３３の３層の積層構造としているが、４層以上としてもよい。たとえば、第１層１３１と第２層１３２の間や、第２層１３２と第３層１３３の間に、さらにｎ層、ｐ層を有していてもよい。 (Modification example)
In the first embodiment, the body layer 130 has a three-layer structure of the first layer 131, the second layer 132, and the third layer 133, but it may be four or more layers. For example, n layers and p layers may be further provided between the first layer 131 and the second layer 132, and between the second layer 132 and the third layer 133.

実施例１〜３はＧａＮからなる半導体装置であるが、本発明はＧａＮに限らず、任意の半導体材料に適用可能である。特に、III 族窒化物半導体からなる半導体装置や酸化ガリウム系半導体からなる半導体装置への適用が好適である。酸化ガリウム系半導体は、酸化ガリウム（Ｇａ₂Ｏ₃）、あるいは酸化ガリウムのＧａサイトの一部をＡｌ、Ｉｎ、などに置き換えた酸化物半導体である。III 族酸化物半導体や酸化ガリウム系半導体は、ＧａＮ同様、イオン注入によるｐ型領域（ボディ層１３０）の形成が困難であるため、本発明が好適である。 Although Examples 1 to 3 are semiconductor devices made of GaN, the present invention is not limited to GaN and can be applied to any semiconductor material. In particular, it is suitable for application to semiconductor devices made of group III nitride semiconductors and semiconductor devices made of gallium oxide semiconductors. The gallium oxide-based semiconductor is gallium oxide (Ga ₂ O ₃ ) or an oxide semiconductor in which a part of the Ga site of gallium oxide is replaced with Al, In, or the like. Similar to GaN, group III oxide semiconductors and gallium oxide semiconductors are difficult to form a p-type region (body layer 130) by ion implantation, and thus the present invention is suitable.

本発明は、実施例１〜３の半導体装置においてｐ型とｎ型とを反転させた構造の半導体装置であってもよい。 The present invention may be a semiconductor device having a structure in which the p-type and the n-type are inverted in the semiconductor devices of Examples 1 to 3.

本実施例では電界効果トランジスタ（ＦＥＴ）で説明したが、本発明はＩＧＢＴなどトレンチ型の絶縁ゲート構造を有するトランジスタでも同様に実施できる。 In this embodiment, the field effect transistor (FET) has been described, but the present invention can be similarly applied to a transistor having a trench type insulated gate structure such as an IGBT.

実施例１〜３において、素子動作領域はイオン注入によるｐ型領域は存在しないが、終端領域にはイオン注入によるｐ型領域が存在していてもかまわない。 In Examples 1 to 3, the device operating region does not have a p-type region due to ion implantation, but a p-type region due to ion implantation may exist in the terminal region.

本発明の半導体装置は、パワーデバイスとして利用することができる。 The semiconductor device of the present invention can be used as a power device.

１１０：基板
１２０：ドリフト層
１３０：ボディ層
１３１：第１層
１３２：第２層
１３３：第３層
１４０：ソースコンタクト層
Ｆ１：ゲート絶縁膜
Ｇ１：ゲート電極
Ｓ１：ソース電極
Ｂ１：ボディ電極
Ｄ１：ドレイン電極
Ｔ１：トレンチ
Ｒ１：リセス 110: Substrate 120: Drift layer 130: Body layer 131: First layer 132: Second layer 133: Third layer 140: Source contact layer F1: Gate insulating film G1: Gate electrode S1: Source electrode B1: Body electrode D1: Drain electrode T1: Trench R1: Recess

Claims

In a semiconductor device which is a transistor having a first conductive type drift layer, a body layer, and a semiconductor layer in which a first conductive type source contact layer is laminated in order, and has a trench gate structure.
The body layer includes a second conductive type first layer, a first conductive type second layer provided on the first layer, and a second conductive type third layer provided on the second layer. A semiconductor device characterized by having a layer.

The semiconductor device according to claim 1, wherein the semiconductor layer is made of a group III nitride semiconductor or a gallium oxide-based semiconductor.

The concentration of the second conductive type sheet impurities in the first layer is larger than the sum of the concentration of the first conductive type sheet impurities in the drift layer and the concentration of the first conductive type sheet impurities in the second layer. The semiconductor device according to claim 1 or claim 2.

Any one of claims 1 to 3, wherein the impurity concentration of at least one of the first layer and the third layer of the second conductive type is 6 × 10 ¹⁸ / cm ^{3 or more.} The semiconductor device according to item 1.

The semiconductor device according to any one of claims 1 to 4, wherein the concentration of impurities in the first conductive type of the second layer is 1 × 10 ¹⁵ / cm ^{3 or more.}

The second conductive type impurity concentration of the third layer is equal to or higher than the second conductive type impurity concentration of the first layer, according to any one of claims 1 to 5. Semiconductor device.

The semiconductor device according to any one of claims 1 to 6, wherein the thickness of the third layer is 0.05 μm or more and 0.2 μm or less.

A recess, which is a groove extending from the surface of the source contact layer to the body layer,
Further, it has a body electrode provided in contact with the body layer exposed on the bottom surface of the recess.
Claim 1 to claim 1, wherein the recess depth is set to reach a layer having a higher concentration of impurities of the second conductive type among the first layer and the third layer. The semiconductor device according to any one of up to 7.

The third layer has a higher concentration of impurities in the second conductive type than the first layer.
The semiconductor device according to claim 8, wherein the recess depth is set to a depth that reaches the third layer.

The semiconductor device according to claim 9, wherein the recess depth is set so that the thickness of the third layer in the region where the recess is formed is 0.05 μm or more.

The semiconductor device according to any one of claims 1 to 10, wherein the ratio of the thickness of the second layer to the thickness of the entire body layer is 40 to 90%.