JP2021182867A - Inverter circuit - Google Patents
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Abstract
Description
本発明は、インバータ回路に関する。さらに詳細には、本発明は、パワーエレクトロニクス分野において用いて好適なインバータ回路に関する。 The present invention relates to an inverter circuit. More specifically, the present invention relates to an inverter circuit suitable for use in the field of power electronics.
従来より、直列共振負荷や並列共振負荷などの負荷に接続する電源装置として、インバータ装置が知られている。 Conventionally, an inverter device has been known as a power supply device connected to a load such as a series resonance load or a parallel resonance load.
なお、負荷としては、例えば、誘導加熱用の加熱コイルと共振コンデンサとを直列接続して構成される直列共振回路である誘導加熱回路などが挙げられる。 Examples of the load include an induction heating circuit which is a series resonance circuit configured by connecting a heating coil for induction heating and a resonance capacitor in series.
一般に、こうしたインバータ装置においては、インバータ回路を有するインバータ部を制御するインバータ制御部として、位相同期（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路により構成されるインバータ制御部や、パルス幅変調（ＰＷＭ：Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御方式により動作するインバータ制御部などが用いられており、こうしたインバータ制御部によりインバータ部が制御されていた。
Generally, in such an inverter device, as an inverter control unit that controls an inverter unit having an inverter circuit, an inverter control unit configured by a phase-locked loop (PLL) circuit or pulse width modulation (PWM) ) An inverter control unit that operates by a control method is used, and the inverter unit is controlled by such an inverter control unit.
ここで、図１を参照しながら、上記したインバータ制御部により制御される従来より公知のインバータ装置について説明する。 Here, a conventionally known inverter device controlled by the above-mentioned inverter control unit will be described with reference to FIG. 1.
なお、図１には、インバータ制御部により制御されるとともに負荷に接続された従来のインバータ装置の全体の構成を模式的にあらわす構成説明図が示されている。 Note that FIG. 1 shows a configuration explanatory diagram schematically showing the overall configuration of a conventional inverter device controlled by an inverter control unit and connected to a load.
図１に示すように、インバータ装置１００は、交流（ＡＣ）電源１０２から供給される交流電力を所望の電圧の高周波交流電力に変換して、誘導加熱回路などのような外部負荷側である負荷２００へ電力供給するものである。
As shown in FIG. 1, the inverter device 100 converts the alternating current power supplied from the alternating current (AC)
なお、交流電源１０２としては、例えば、商用交流電源を用いることができ、その場合には、インバータ装置１００は、商用交流電圧を所望の電圧の高周波交流電圧に変換して負荷２００へ供給する。
As the
より詳細には、インバータ装置１００は、交流電源１０２から供給される交流電圧を入力して直流（ＤＣ）電圧（プラス直流電圧（＋直流電圧）およびマイナス直流電圧（−直流電圧））に順変換して出力するコンバータ回路を有するコンバータ部１０４と、コンバータ部１０４から出力された直流電圧を入力して高周波交流電圧に逆変換してから負荷２００に対して電力供給するための出力信号（非反転出力信号Ｑおよび反転出力信号ＮＱ）を出力するインバータ回路を有するインバータ部１０６と、インバータ部１０６からの出力信号を検出してその検出結果を出力センサー信号として出力する出力センサー１０８と、外部からインバータ部１０６の出力を設定する信号たる出力設定信号と出力センサー１０８から出力された出力センサー信号とに基づいてコンバータ部１０４が順変換する直流電圧をフィードバック制御するコンバータ制御部１１０と、出力センサー１０８から出力された出力センサー信号に基づいてインバータ部１０６の動作をフィードバック制御するインバータ制御部１１２とを有して構成されている。
More specifically, the inverter device 100 inputs an AC voltage supplied from the
ここで、コンバータ部１０４のコンバータ回路は、例えば、サイリスタ整流回路やチョッパ回路などにより構成されている。こうしたコンバータ部１０４は、交流電源１０２から交流電圧を供給されると、コンバータ制御部１１０から出力された信号に応じて交流電圧を直流電圧に順変換する制御を行う。
Here, the converter circuit of the
インバータ部１０６は、例えば、トランジスタなどの半導体素子により構成されるインバータ回路を備えている。こうしたインバータ部１０６は、コンバータ部１０４から出力された直流電圧を入力して、入力した直流電圧をトランジスタのＯＮ（オン）／ＯＦＦ（オフ）のスイッチング動作により高周波交流電圧に逆変換して出力する制御を行う。
The
ここで、インバータ部１０６を構成するインバータ回路としては、例えば、図２を参照しながら後述するように、大電流を得るために複数個（複数段）（図２に示す例においては３個（３段）である。）のインバータブロックを備えたインバータ回路が用いられている。
Here, as the inverter circuits constituting the
インバータ部１０６の出力段に設けられた出力センサー１０８は、検出結果を出力センサー信号としてコンバータ制御部１１０とインバータ制御部１１２とに出力する。
The
これにより、インバータ装置１００においては、インバータ部１０６の出力が出力設定信号が示す設定レベルとなるように、コンバータ部１０４が出力する直流電圧値が可変制御される。
As a result, in the inverter device 100, the DC voltage value output by the
インバータ制御部１１２は、インバータ部１０６を駆動するインバータ駆動信号である矩形波インバータ駆動信号（非反転矩形波インバータ駆動信号Ｑおよび反転矩形波インバータ駆動信号ＮＱ）を出力して、インバータ部１０６の出力を負荷２００の共振周波数に自動制御する。
The
なお、図２を参照しながら後に詳述するが、符号１０６ａは、インバータ部１０６を構成する各インバータブロックからの非反転出力信号Ｑを合成して負荷２００へ出力する出力合成部（非反転出力合成部）としての出力信号合成端子である非反転出力信号合成端子であり、また、符号１０６ｂは、インバータ部１０６を構成する各インバータブロックからの反転出力信号ＮＱを合成して負荷２００へ出力する出力合成部（反転出力合成部）としての出力信号合成端子である反転出力信号合成端子である。
As will be described in detail later with reference to FIG. 2,
図２には、インバータ部１０６を構成する従来のインバータ回路の構成を模式的に示す回路構成説明図があらわされている。
FIG. 2 shows a circuit configuration explanatory diagram schematically showing the configuration of the conventional inverter circuit constituting the
なお、図２においては、インバータ部１０６を構成するインバータ回路について、入力した直流電圧を高周波交流電圧に逆変換してから負荷２００に対して電力供給するための出力信号（非反転出力信号Ｑおよび反転出力信号ＮＱ）を出力する出力部（出力段）の構成についてのみ図示しており、インバータ回路においてコンバータ部１０４からの出力である直流電圧（プラス直流電圧（＋直流電圧）およびマイナス直流電圧（−直流電圧））を入力する入力部（入力段）を含むその他の構成については、従来より周知の技術であるためその図示を適宜に省略している。
In FIG. 2, the output signal (non-inverting output signal Q and non-inverting output signal Q) for supplying power to the
以下においては、図２を参照しながら、インバータ部１０６を構成するインバータ回路について、入力した直流電圧を高周波交流電圧に逆変換してから負荷２００に対して電力供給するための出力信号（非反転出力信号Ｑおよび反転出力信号ＮＱ）を出力する出力部（出力段）の構成についてのみ詳細に説明することとし、インバータ回路においてコンバータ部１０４からの出力である直流電圧（プラス直流電圧（＋直流電圧）およびマイナス直流電圧（−直流電圧））を入力する入力部（入力段）を含むその他の構成については、従来より周知の技術であるためその説明を適宜に省略する。
In the following, with reference to FIG. 2, the output signal (non-inverting) for supplying power to the
ここで、インバータ部１０６を構成するインバータ回路は、逆極性の出力信号（非反転出力信号Ｑおよび反転出力信号ＮＱ）を出力する一対のインバータよりなる３個のインバータブロック（第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂおよび第３インバータブロック３０２Ｃ）を備えている。
Here, the inverter circuit constituting the
換言すれば、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃの３個のインバータブロックのそれぞれ、即ち、各インバータブロックは、それぞれ逆極性の出力信号（非反転出力信号Ｑおよび反転出力信号ＮＱ）を発生する一対のインバータからそれぞれ構成されている。
In other words, each of the three inverter blocks of the
インバータ部１０６においては、３個のインバータブロックである第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃのそれぞれにおける非反転出力信号Ｑの出力部（非反転出力部）たる出力端子である非反転出力信号出力端子と、３個のインバータブロックである第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃのそれぞれにおける反転出力信号ＮＱの出力部（反転出力部）たる出力端子である反転出力信号出力端子とをそれぞれ並列接続して、出力合成部（非反転出力合成部（非反転出力信号合成端子１０６ａ）および反転出力合成部（反転出力信号合成端子１０６ｂ））で電流合成することにより大電流を生成し、それを出力信号（非反転出力信号Ｑおよび反転出力信号ＮＱ）として非反転出力信号合成端子１０６ａと非反転出力信号合成端子１０６ｂとから負荷２００へ出力する。
In the
より詳細には、３個のインバータブロックである第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃは、図２の紙面上（ＸＹ平面）においてＹ方向たる縦方向（上下方向）に沿って揃うように上下３段に整列して配置されており、それぞれの非反転出力信号出力端子と反転出力信号出力端子とが以下に説明するように並列接続されて構成されている。
More specifically, the three inverter blocks, the
ここで、上下方向において上段に位置する第１インバータブロック３０２Ａは、逆極性の出力信号（非反転出力信号Ｑおよび反転出力信号ＮＱ）を発生する一対のインバータとして、非反転出力信号Ｑを発生する第１非反転出力インバータ３０２Ａ−１と、反転出力信号ＮＱを発生する第１反転出力インバータ３０２Ａ−２とより構成されている。
Here, the
同様に、上下方向において中段に位置する第２インバータブロック３０２Ｂは、逆極性の出力信号（非反転出力信号Ｑおよび反転出力信号ＮＱ）を発生する一対のインバータとして、非反転出力信号Ｑを発生する第２非反転出力インバータ３０２Ｂ−１と、反転出力信号ＮＱを発生する第２反転出力インバータ３０２Ｂ−２とより構成されている。
Similarly, the
同様に、上下方向において下段に位置する第３インバータブロック３０２Ｃは、逆極性の出力信号（非反転出力信号Ｑおよび反転出力信号ＮＱ）を発生する一対のインバータとして、非反転出力信号Ｑを発生する第３非反転出力インバータ３０２Ｃ−１と、反転出力信号ＮＱを発生する第３反転出力インバータ３０２Ｃ−２とより構成されている。
Similarly, the
なお、第１非反転出力インバータ３０２Ａ−１、第２非反転出力インバータ３０２Ｂ−１ならびに第３非反転出力インバータ３０２Ｃ−１はそれぞれ同一の構成とされており、また、第１反転出力インバータ３０２Ａ−２、第２反転出力インバータ３０２Ｂ−２ならびに第３反転出力インバータ３０２Ｃ−２はそれぞれ同一の構成とされているものであって、その結果として、３個のインバータブロックである第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃはそれぞれ同一の構成とされている。
The first
ここで、符号３０４は、第１非反転出力インバータ３０２Ａ−１の出力部（非反転出力部）である第１非反転出力信号出力端子３０２Ａ−１−１、第２非反転出力インバータ３０２Ｂ−１の出力部（非反転出力部）である第２非反転出力信号出力端子３０２Ｂ−１−１ならびに第３非反転出力インバータ３０２Ｃ−１の出力部（非反転出力部）である第３非反転出力信号出力端子３０２Ｃ−１−１からそれぞれ出力された非反転出力信号Ｑを電流合成するための導体である非反転出力合成部銅板である。
Here,
非反転出力合成部銅板３０４は、ＸＹ平面においてＹ方向たる縦方向（上下方向）に沿って延長した矩形状の直線板状体であり、上下方向における略中央部に非反転出力信号合成端子１０６ａが形成されている。
The non-inverting output
また、符号３０６は、第１反転出力インバータ３０２Ａ−２の出力部（反転出力部）である第１反転出力信号出力端子３０２Ａ−２−２、第２反転出力インバータ３０２Ｂ−２の出力部（反転出力部）である第２反転出力信号出力端子３０２Ｂ−２−２ならびに第３反転出力インバータ３０２Ｃ−２の出力部（反転出力部）である第３反転出力信号出力端子３０２Ｃ−２−２からそれぞれ出力された反転出力信号ＮＱを電流合成するための導体である反転出力合成部銅板である。
Further,
反転出力合成部銅板３０６は、ＸＹ平面においてＹ方向たる縦方向（上下方向）に沿って延長するとともに、Ｘ方向たる横方向（左右方向）において非反転出力合成部銅板３０４と略平行となるように配置された矩形状の直線板状体であり、上下方向における略中央部に反転出力信号合成端子１０６ｂが形成されている。
The inverting output
符号３０８は、第１非反転出力インバータ３０２Ａ−１の第１非反転出力信号出力端子３０２Ａ−１−１と非反転出力合成部銅板３０４の第１非反転出力信号入力端子３０４Ａ−１とを接続する導体である第１非反転出力接続銅板である。
第１非反転出力接続銅板３０８は、ＸＹ平面においてＸ方向たる横方向（左右方向）に沿って延長した矩形状の直線板状体であり、その延長方向が非反転出力合成部銅板３０４の延長方向と直交するように配置されている。
The first non-inverting output connecting
符号３１０は、第１反転出力インバータ３０２Ａ−２の第１反転出力信号出力端子３０２Ａ−２−２と反転出力合成部銅板３０６の第１反転出力信号入力端子３０６Ａ−１とを接続する導体である第１反転出力接続銅板である。
第１反転出力接続銅板３１０は、ＸＹ平面においてＸ方向たる横方向（左右方向）に沿って延長した矩形状の直線板状体であり、その延長方向が反転出力合成部銅板３０６の延長方向と直交するように配置されている。
The first inverting output
符号３１２は、第２非反転出力インバータ３０２Ｂ−１の第２非反転出力信号出力端子３０２Ｂ−１−１と非反転出力合成部銅板３０４の第２非反転出力信号入力端子３０４Ｂ−１とを接続する導体である第２非反転出力接続銅板である。
第２非反転出力接続銅板３１２は、ＸＹ平面においてＸ方向たる横方向（左右方向）に沿って延長した矩形状の直線板状体であり、その延長方向が非反転出力合成部銅板３０４の延長方向と直交するように配置されている。
The second non-inverting output connecting
符号３１４は、第２反転出力インバータ３０２Ｂ−２の第２反転出力信号出力端子３０２Ｂ−２−２と反転出力合成部銅板３０６の第２反転出力信号入力端子３０６Ｂ−１とを接続する導体である第２反転出力接続銅板である。
第２反転出力接続銅板３１４は、ＸＹ平面においてＸ方向たる横方向（左右方向）に沿って延長した矩形状の直線板状体であり、その延長方向が反転出力合成部銅板３０６の延長方向と直交するように配置されている。
The second inverted output
符号３１６は、第３非反転出力インバータ３０２Ｃ−１の第３非反転出力信号出力端子３０２Ｃ−１−１と非反転出力合成部銅板３０４の第３非反転出力信号入力端子３０４Ｃ−１とを接続する導体である第３非反転出力接続銅板である。
第３非反転出力接続銅板３１６は、ＸＹ平面においてＸ方向たる横方向（左右方向）に沿って延長した矩形状の直線板状体であり、その延長方向が非反転出力合成部銅板３０４の延長方向と直交するように配置されている。
The third non-inverting output connecting
符号３１８は、第３反転出力インバータ３０２Ｃ−２の第３反転出力信号出力端子３０２Ｃ−２−２と反転出力合成部銅板３０６の第３反転出力信号入力端子３０６Ｃ−１とを接続する導体である第３反転出力接続銅板である。
第３反転出力接続銅板３１８は、ＸＹ平面においてＸ方向たる横方向（左右方向）に沿って延長した矩形状の直線板状体であり、その延長方向が反転出力合成部銅板３０６の延長方向と直交するように配置されている。
The third inverted output
上記した構成において、インバータ装置１００によれば、インバータ部１０６において、第１インバータブロック３０２Ａの第１非反転出力信号出力端子３０２Ａ−１−１と第２インバータブロック３０２Ｂの第２非反転出力信号出力端子３０２Ｂ−１−１と第３インバータブロック３０２Ｃの第３非反転出力信号出力端子３０２Ｃ−１−１とを非反転出力合成部銅板３０４に並列接続し、かつ、第１インバータブロック３０２Ａの第１反転出力信号出力端子３０２Ａ−２−２と第２インバータブロック３０２Ｂの第２反転出力信号出力端子３０２Ｂ−２−２と第３インバータブロック３０２Ｃの第３反転出力信号出力端子３０２Ｃ−２−２とを反転出力合成部銅板３０６に並列接続して電流合成することにより大電流を生成し、非反転出力合成部銅板３０４の非反転出力信号合成端子１０６ａと反転出力合成部銅板３０６の非反転出力信号合成端子１０６ｂとから負荷２００に対して電流合成した出力信号（非反転出力信号Ｑおよび反転出力信号ＮＱ）を出力することができる。
In the above configuration, according to the inverter device 100, in the
ところで、上記した従来のインバータ部１０６のインバータ回路によれば、Ｙ方向に延長するとともにＸ方向おいて平行にずらして配置されたそれぞれ矩形状の直線板状体である非反転出力合成部銅板３０４ならびに反転出力合成部銅板３０６に対して、Ｘ方向に延長するとともにＹ方向に平行にずらして配置されたそれぞれ矩形状の直線板状体である第１非反転出力接続銅板３０８、第１反転出力接続銅板３１０、第２非反転出力接続銅板３１２、第２反転出力接続銅板３１４、第３非反転出力接続銅板３１４ならびに第３反転出力接続銅板３１６のそれぞれを、互いに直交するような位置関係で接続することにより、各インバータブロックにおける出力部から出力合成部までを接続する導体（本明細書ならびに特許請求の範囲においては、「出力部から出力合成部までを接続する導体を「出力部間導体」と適宜に称します。また、本明細書ならびに特許請求の範囲においては、出力部間導体の長さ、換言すれば、出力部間導体における高周波交流電流の通電長さを「実効長」と適宜に称します。）が構成されている。
By the way, according to the above-mentioned inverter circuit of the
このため、従来のインバータ部１０６のインバータ回路においては、各インバータブロックのそれぞれにおいて、非反転出力信号Ｑを出力する出力部間導体（本明細書ならびに特許請求の範囲においては、「非反転出力信号Ｑを出力する出力部間導体」を「非反転出力信号出力部間導体」と適宜に称します。）と反転信号ＮＱを出力する出力部間導体（本明細書ならびに特許請求の範囲においては、「反転出力信号ＮＱを出力する出力部間導体」を「反転出力信号出力部間導体」と適宜に称します。）との実効長がそれぞれ異なるものとなっており、それらの実効長は両者で等しくなっていない。
Therefore, in the conventional inverter circuit of the
具体的には、例えば、第１インバータブロック３０２Ａについて説明すると、非反転出力合成部銅板３０４と第１非反転出力接続銅板３０８とにより構成される非反転出力信号出力部間導体の実効長を示す第１非反転出力信号出力端子３０２Ａ−１−１と非反転出力信号合成端子１０６ａとの間の距離は、反転出力合成部銅板３０６と第１反転出力接続銅板３１０とより構成される反転出力信号出力部間導体の実行長を示す第１反転出力信号出力端子３０２Ａ−２−２と反転出力信号合成端子１０６ｂとの間の距離と異なっている。
Specifically, for example, when the
即ち、第１インバータブロック３０２Ａにおいては、非反転出力信号出力部間導体の実効長と反転出力信号出力部間導体の実効長とが異なっており等しくない。
That is, in the
同様に、第２インバータブロック３０２Ｂならびに第３インバータブロック３０２Ｃについても、上記した第１インバータブロック３０２Ａの場合と同じく、各インバータブロックにおいて非反転出力信号出力部間導体の実効長と反転出力信号出力部間導体の実効長とが異なっており等しくない。
Similarly, for the
また、第１インバータブロック３０２Ａと第２インバータブロック３０２Ｂと第３インバータブロック３０２Ｃとの各インバータブロック間に関しても、各インバータブロック間において出力部間導体の実効長が異なるものとなっており等しくない。
Further, also between the inverter blocks of the
具体的には、例えば、第１インバータブロック３０２Ａと第２インバータブロック３０２Ｂとを比較すると、非反転出力信号出力部間導体の実効長と反転出力信号出力部間導体の実効長とは、いずれも第１インバータブロック３０２Ａの方が第２インバータブロック３０２Ｂよりも長くなっている。
Specifically, for example, when comparing the
同様に、第２インバータブロック３０２Ｂと第３インバータブロック３０２Ｃとを比較すると、非反転出力信号出力部間導体の実効長と反転出力信号出力部間導体の実効長とは、いずれも第３インバータブロック３０２Ｃの方が第２インバータブロック３０２Ｂよりも長くなっている。
Similarly, when comparing the
即ち、上記した複数のインバータブロックを並列接続した従来のインバータ回路においては、各インバータブロックにおけるそれぞれの出力部から出力合成部までの間（本明細書ならびに特許請求の範囲においては、「出力部から出力合成部までの間」を「出力部間」と適宜に称します。）の距離（本明細書ならびに特許請求の範囲においては、「出力部から出力合成部までの間の距離」を「出力部間距離」と適宜に称します。）、即ち、出力部間導体（非反転出力信号出力部間導体と反転出力信号出力部間導体）の実効長が異なることにより、各インバータブロックのそれぞれにおいては非反転出力信号出力部間導体と反転出力信号出力部間導体との実効長の違いによりインダクタンスが揃わず、また、各インバータブロック間においてもそれぞれの出力部間導体の実効長の違いによりインダクタンスが揃わないため、各インバータブロックのそれぞれならびに各インバータブロック間における異なるインダクタンスの影響によって、各インバータブロックのそれぞれならびに各インバータブロック間において電流ばらつきが発生し、均一な電流による電流合成を行うことができないようになるという問題点があった。
That is, in the conventional inverter circuit in which the above-mentioned plurality of inverter blocks are connected in parallel, between each output unit and the output synthesis unit in each inverter block (in the present specification and claims, "from the output unit". The "distance between the output section" is appropriately referred to as "between the output section") (in the present specification and claims, the "distance between the output section and the output compositing section" is "output". The effective length of the inter-output conductor (non-inverting output signal output inter-conductor and inverting output signal output inter-conductor) is different in each inverter block. The inductance is not uniform due to the difference in the effective length between the non-inverting output signal output section conductor and the inverting output signal output section conductor, and the inductance is also between the inverter blocks due to the difference in the effective length of the respective output section conductors. Due to the influence of different inductances in each inverter block and between each inverter block, current variation occurs in each of each inverter block and between each inverter block, and it is not possible to perform current synthesis with a uniform current. There was a problem that it became.
また、上記した複数のインバータブロックを並列接続した従来のインバータ回路においては、各インバータブロックが隣合うインバータブロックのインダクタンスの影響を受けて、後述する疑似インバータが形成されてしまうことにより、各インバータブロック間において電流ばらつきが発生し、均一な電流による電流合成を行うことができないようになるという問題点もあり、こうした問題点について図３を参照しながら説明する。 Further, in the conventional inverter circuit in which the above-mentioned plurality of inverter blocks are connected in parallel, each inverter block is affected by the inductance of the adjacent inverter blocks, and a pseudo-inverter to be described later is formed, so that each inverter block is formed. There is also a problem that current variation occurs between the two, and it becomes impossible to perform current synthesis with a uniform current, and such a problem will be described with reference to FIG.
ここで、図３には、複数のインバータブロックを並列接続した従来のインバータ回路の構成を模式的に示す回路構成説明図であって、図２に相当する構成にかかる回路構成説明図があらわされている。また、図３において、一点鎖線で図示する形状は非反転出力信号Ｑを出力する非反転出力信号出力部間導体を示し、二点鎖線で図示する形状は反転出力信号ＮＱを出力する反転出力信号出力部間導体を示している。 Here, FIG. 3 is a circuit configuration explanatory diagram schematically showing the configuration of a conventional inverter circuit in which a plurality of inverter blocks are connected in parallel, and shows a circuit configuration explanatory diagram relating to the configuration corresponding to FIG. 2. ing. Further, in FIG. 3, the shape shown by the alternate long and short dash line indicates the conductor between the non-inverting output signal output units that outputs the non-inverting output signal Q, and the shape shown by the two-dot chain line indicates the inverted output signal that outputs the inverted output signal NQ. The conductor between the output parts is shown.
なお、以下の説明においては、図１乃至図２を参照しながら説明した構成ならびに作用と同一あるいは相当する構成ならびに作用については、図１乃至図２において用いた符号と同一の符号をそれぞれ付して示すことにより、その詳細な構成ならびに作用の説明は適宜に省略する。 In the following description, the same or equivalent configurations and actions as those described with reference to FIGS. 1 and 2 are designated by the same reference numerals as those used in FIGS. 1 and 2, respectively. The detailed configuration and description of the operation will be omitted as appropriate.
インバータ回路はｎ個（「ｎ」は正の整数である。）のインバータブロックを備えており、図３に示す例においては「ｎ＝５」の場合、即ち、インバータブロックを５個備えるインバータ回路４００を示している。 The inverter circuit includes n inverter blocks (“n” is a positive integer), and in the example shown in FIG. 3, “n = 5”, that is, an inverter circuit including five inverter blocks. It shows 400.
ここで、５個のインバータブロックは、図３の紙面上（ＸＹ平面）においてＹ方向たる縦方向（上下方向）に沿って揃うように上下５段に整列して配置されており、それぞれの非反転出力信号出力端子と反転出力信号出力端子とが以下に説明するように並列接続して構成されている。 Here, the five inverter blocks are arranged in five upper and lower stages so as to be aligned along the vertical direction (vertical direction), which is the Y direction, on the paper surface (XY plane) of FIG. The inverting output signal output terminal and the inverting output signal output terminal are connected in parallel as described below.
より詳細には、最上段から下方にむけての３個のインバータブロックは、上記において説明した３個のインバータブロックである第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃと同一である。
More specifically, the three inverter blocks from the top to the bottom are the same as the
そして、第３インバータブロック３０２Ｃの下段に第４インバータブロック３０２Ｄが設けられ、さらに、第４インバータブロック３０２Ｄの下段に第５インバータブロック３０２Ｅが設けられている。
A
第４インバータブロック３０２Ｄと第５インバータブロック３０２Ｅとは、上段に位置する３個のインバータブロックである第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂならびに第３インバータブロック３０２Ｃとそれぞれ同一の構成とされている。
The
ここで、符号３０２Ｄ−１−１は、第４インバータブロック３０２Ｄにおける非反転出力信号Ｑの出力部（非反転出力部）たる非反転出力信号出力端子である第４非反転出力信号出力端子を示しており、また、符号３０２Ｄ−２−２は、第４インバータブロック３０２Ｄにおける反転出力信号ＮＱの出力部（反転出力部）たる反転出力信出力端子である反転出力信号出力端子を示している。
Here,
同様に、符号３０２Ｅ−１−１は、第５インバータブロック３０２Ｅにおける非反転出力信号Ｑの出力部（非反転出力部）たる非反転出力信号出力端子である第５非反転出力信号出力端子を示しており、また、符号３０２Ｅ−２−２は、第５インバータブロック３０２Ｅにおける反転出力信号ＮＱの出力部（反転出力部）たる反転出力信出力端子である反転出力信号出力端子を示している。
Similarly,
上記したインバータ回路４００においては、隣合うインバータブロックのそれぞれについて、隣合うインバータブロック同士の出力部間導体の間の間隔（「隣合うインバータブロック同士の出力部間導体の間の間隔」とは、具体的には、「第１インバータブロック３０２Ａの反転出力信号出力部間導体と第２インバータブロック３０２Ｂの非反転信号出力部間導体との間の間隔Ｌ１」、「第２インバータブロック３０２Ｂの反転出力信号出力部間導体と第３インバータブロック３０２Ｃの非反転信号出力部間導体との間の間隔Ｌ２」、「第３インバータブロック３０２Ｃの反転出力信号出力部間導体と第４インバータブロック３０２Ｄの非反転信号出力部間導体との間の間隔Ｌ３」、第４インバータブロック３０２Ｄの反転出力信号出力部間導体と第５ンバータブロック３０２Ｅの非反転信号出力部間導体との間の間隔Ｌ４である。）が狭いため、隣合うインバータブロックの出力部間導体間のインダクタンスが互いへ影響を及ぼし、隣合うインバータブロックにおける出力部間の結合が大きくなって、隣合うインバータブロックが互いの電流の影響を受けることとなるので、隣接する隣同士のインバータブロック間で擬似的にインバータブロックが形成されることとなっていた。
In the above-mentioned
具体的には、第１反転出力信号出力端子３０２Ａ−２−２と第２非反転出力信号出力端子３０２Ｂ−１−１とを有する第１疑似インバータブロック４００Ａが形成され、第２反転出力信号出力端子３０２Ｂ−２−２と第３非反転出力信号出力端子３０２Ｃ−１−１とを有する第２疑似インバータブロック４００Ｂが形成され、第３反転出力信号出力端子３０２Ｃ−２−２と第４非反転出力信号出力端子３０２Ｄ−１−１とを有する第３疑似インバータブロック４００Ｃが形成され、第４反転出力信号出力端子３０２Ｄ−２−２と第５非反転出力信号出力端子３０２Ｅ−１−１とを有する第４疑似インバータブロック４００Ｄが形成されることになる。
Specifically, a first
即ち、上記した複数のインバータブロックを並列接続した従来のインバータ回路によれば、隣合うインバータブロック同士の出力部間導体の間の間隔が狭いため、各インバータブロックが隣合うインバータブロックのインダクタンスの影響を受けて疑似インバータが形成されることになり、各インバータブロック間において電流ばらつきが発生し、均一な電流による電流合成を行うことができないという問題点があった。
That is, according to the conventional inverter circuit in which the above-mentioned plurality of inverter blocks are connected in parallel, the distance between the conductors between the output units of the adjacent inverter blocks is narrow, so that the influence of the inductance of the inverter blocks adjacent to each inverter block is small. In response to this, a pseudo-inverter is formed, and there is a problem that current variation occurs between each inverter block, and current synthesis with a uniform current cannot be performed.
なお、本願出願人が特許出願のときに知っている先行技術は、文献公知発明に係る発明ではないため、本願明細書に記載すべき先行技術文献情報はない。 Since the prior art that the applicant of the present application knows at the time of filing the patent application is not an invention related to an invention known in the literature, there is no prior art document information to be described in the specification of the present application.
本発明は、上記したような従来の技術における様々な問題点に鑑みてなされたものであり、その目的とするところは、複数のインバータブロックを並列接続したインバータ回路において、各インバータブロックのそれぞれならびに各インバータブロック間における電流ばらつきを抑制して、より均一な電流による電流合成を行うことができるようにしたインバータ回路を提供しようとするものである。 The present invention has been made in view of various problems in the conventional technique as described above, and an object of the present invention is to use an inverter circuit in which a plurality of inverter blocks are connected in parallel, in which each of the inverter blocks and each of the inverter blocks are connected in parallel. It is an object of the present invention to provide an inverter circuit capable of suppressing current variation between each inverter block and performing current synthesis with a more uniform current.
上記目的を達成するために、本発明は、複数のインバータブロックを並列接続したインバータ回路において、各インバータブロックのそれぞれならびに各インバータブロック間におけるインダクタンスによる影響を抑制するようにしたものである。
In order to achieve the above object, the present invention is designed to suppress the influence of inductance of each inverter block and between each inverter block in an inverter circuit in which a plurality of inverter blocks are connected in parallel.
このため、本発明（第１の発明）は、複数のインバータブロックを並列接続したインバータ回路において、各インバータブロックの出力部からの出力（非反転出力信号および反転出力信号）を出力合成部（非反転出力合成部および反転出力合成部）で合成して出力するインバータ回路であって、各インバータブロックのそれぞれについて、各インバータブロックの出力である非反転出力信号を非反転出力合成部まで通電する非反転出力信号出力部間導体の実効長と、各インバータブロックの出力である反転出力信号を反転出力合成部まで通電する反転出力信号出力部間導体の実効長とが、ほぼ等しくなるようにしたものである。 Therefore, in the present invention (first invention), in an inverter circuit in which a plurality of inverter blocks are connected in parallel, the output (non-inverting output signal and inverting output signal) from the output unit of each inverter block is output as an output combining unit (non-inverting output signal). It is an inverter circuit that synthesizes and outputs by the inverting output synthesizer and the inverting output synthesizer), and for each inverter block, the non-inverting output signal that is the output of each inverter block is energized to the non-inverting output synthesizer. The effective length of the conductor between the inverting output signal output units and the effective length of the conductor between the inverting output signal output units that energize the inverting output signal, which is the output of each inverter block, to the inverting output synthesis unit are made to be approximately equal. Is.
従って、上記した本発明（第１の発明）によれば、各インバータブロックのそれぞれについて、非反転出力信号出力部間導体の実効長と反転出力信号出力部間導体の実効長とがほぼ等しいので、各インバータブロックにおける非反転出力信号出力部間導体と反転出力信号出力部間導体とによるインダクタンスが揃うことになり、各インバータブロックのそれぞれにおけるインダクタンスの影響が抑制され、各インバータブロックのそれぞれにおける電流ばらつきが抑制されることになり、均一な電流による電流合成を行うことができるようになる。
Therefore, according to the above-mentioned present invention (first invention), the effective length of the non-inverting output signal output section conductor and the effective length of the inverting output signal output section conductor are substantially equal for each of the inverter blocks. , The conductors between the non-inverting output signal output units and the conductors between the inverting output signal outputs in each inverter block have the same inductance, the influence of the inductance in each inverter block is suppressed, and the current in each inverter block is suppressed. The variation is suppressed, and current synthesis with a uniform current can be performed.
また、本発明（第２の発明）は、複数のインバータブロックを並列接続したインバータ回路において、各インバータブロックの出力部からの出力を出力合成部で合成して出力するインバータ回路であって、各インバータブロックの出力部から出力合成部まで通電する出力部間導体の実効長について、各インバータブロック間でほぼ等しくなるようにしたものである。 Further, the present invention (second invention) is an inverter circuit in which a plurality of inverter blocks are connected in parallel, and the output from the output unit of each inverter block is combined and output by the output synthesis unit. The effective length of the conductor between the output units that energizes from the output unit to the output synthesis unit of the inverter block is made to be substantially equal between the inverter blocks.
従って、上記した本発明（第２の発明）によれば、各インバータブロック間で出力部間導体の実効長がほぼ等しいので、各インバータブロック間においてインダクタンスが揃うことになり、各インバータブロック間におけるインダクタンスの影響が抑制され、各インバータブロック間における電流ばらつきが抑制されることになり、均一な電流による電流合成を行うことができるようになる。
Therefore, according to the above-mentioned present invention (second invention), since the effective lengths of the conductors between the output units are substantially equal between the inverter blocks, the inductances are aligned between the inverter blocks, and the inductances are aligned between the inverter blocks. The influence of inductance is suppressed, current variation between each inverter block is suppressed, and current synthesis with uniform current can be performed.
また、本発明（第３の発明）は、複数のインバータブロックを並列接続したインバータ回路において、各インバータブロックの出力部からの出力を出力合成部で合成して出力するインバータ回路であって、各インバータブロックの出力部から出力合成部まで通電する出力部間導体について、隣合うインバータブロックにおける出力部間導体の間の間隔を、当該隣合うインバータブロックの出力部間導体によるインダクタンスの影響を受けない距離まで広くするようにしたものである。 Further, the present invention (third invention) is an inverter circuit in which a plurality of inverter blocks are connected in parallel, and the output from the output unit of each inverter block is combined and output by the output synthesis unit. Regarding the conductors between the output units that energize from the output unit to the output synthesis unit of the inverter block, the distance between the conductors between the output units in the adjacent inverter blocks is not affected by the inductance due to the conductors between the output units of the adjacent inverter blocks. It is designed to be widened to a distance.
従って、上記した本発明（第３の発明）によれば、各インバータブロックが隣合うインバータブロックのインダクタンスの影響が抑制されてその影響を受けることがないため、疑似インバータが形成されることはなく、各インバータブロック間における電流ばらつきが抑制されることになり、均一な電流による電流合成を行うことができるようになる。
Therefore, according to the above-mentioned invention (third invention), the influence of the inductance of the inverter blocks adjacent to each inverter block is suppressed and is not affected by the influence, so that the pseudo-inverter is not formed. , Current variation between each inverter block is suppressed, and current synthesis with a uniform current can be performed.
また、本発明（第４の発明）は、複数のインバータブロックを並列接続したインバータ回路において、各インバータブロックの出力部からの出力（非反転出力信号および反転出力信号）を出力合成部（非反転出力合成部および反転出力合成部）で合成して出力するインバータ回路であって、各インバータブロックのそれぞれについて、各インバータブロックの出力である非反転出力信号を非反転出力合成部まで通電する非反転出力信号出力部間導体と各インバータブロックの出力である反転出力信号を反転出力合成部まで通電する反転出力信号出力部間導体とをほぼ平行かつ近接して配置して、非反転出力信号出力部間導体と反転出力信号出力部間導体との間の間隔を狭くするようにしたものである。 Further, in the present invention (fourth invention), in an inverter circuit in which a plurality of inverter blocks are connected in parallel, the output (non-inverting output signal and inverting output signal) from the output unit of each inverter block is output as an output combining unit (non-inverting output signal). It is an inverter circuit that synthesizes and outputs by the output synthesizer and the inverting output synthesizer), and for each of the inverter blocks, the non-inverting output signal that is the output of each inverter block is energized to the non-inverting output synthesizer. The non-inverting output signal output section is arranged so that the conductor between the output signal output sections and the conductor between the inverting output signal output sections that energize the inverting output signal that is the output of each inverter block to the inverting output synthesis section are arranged almost in parallel and close to each other. The distance between the conductor and the conductor between the inverted output signal output units is narrowed.
従って、本発明（第４の発明）によれば、非反転出力信号出力部間導体と反転出力信号出力部間導体との間の間隔が狭いので、低インダクタンス化が図られることになり、各インバータブロックにおけるインダクタンスによる影響が抑制されて、各インバータブロック間における電流ばらつきが抑制されることになり、均一な電流による電流合成を行うことができるようになる。
Therefore, according to the present invention (fourth invention), since the distance between the non-inverting output signal output section conductor and the inverting output signal output section conductor is narrow, low inductance can be achieved. The influence of the inductance in the inverter block is suppressed, the current variation between the inverter blocks is suppressed, and the current synthesis with a uniform current can be performed.
上記したように、本発明により、各インバータブロックのそれぞれならびに各インバータブロック間における電流ばらつきを抑制することにより、インバータ回路を構成するスイッチング用半導体素子の出力電流を均一化することが可能となり、インバータ回路を構成する半導体素子を低減することができるので、装置全体の小型化を図ることができるとともにコスト低減を図ることができるようになる。
As described above, according to the present invention, by suppressing the current variation in each of the inverter blocks and between the inverter blocks, it is possible to make the output current of the switching semiconductor element constituting the inverter circuit uniform, and the inverter. Since the number of semiconductor elements constituting the circuit can be reduced, the size of the entire device can be reduced and the cost can be reduced.
即ち、本発明は、複数のインバータブロックを並列接続し、上記複数のインバータブロックのそれぞれの非反転出力部から出力される非反転出力信号を非反転出力合成部で合成するとともに上記複数のインバータブロックのそれぞれの反転出力部から出力される反転出力信号を反転出力合成部で合成して出力するインバータ回路において、複数のインバータブロックのそれぞれについて、インバータブロックの非反転出力部から出力される非反転出力信号を非反転出力合成部まで通電する非反転出力信号出力部間導体の実効長と、上記インバータブロックの反転出力部から出力される反転出力信号を反転出力合成部まで通電する反転出力信号出力部間導体の実効長とが、ほぼ等しくなるように形成されたものである。 That is, in the present invention, a plurality of inverter blocks are connected in parallel, and the non-inverting output signals output from the non-inverting output units of the plurality of inverter blocks are combined by the non-inverting output combining unit, and the plurality of inverter blocks are combined. In the inverter circuit that synthesizes and outputs the inverting output signal output from each inverting output section of the above, the non-inverting output output from the non-inverting output section of the inverter block for each of the plurality of inverter blocks. The effective length of the conductor between the non-inverting output signal output sections that energize the signal to the non-inverting output synthesis section, and the inverting output signal output section that energizes the inverting output signal output from the inverting output section of the inverter block to the inverting output combining section. It is formed so that the effective lengths of the interconductors are almost equal to each other.
また、本発明は、複数のインバータブロックを並列接続し、上記複数のインバータブロックのそれぞれの出力部から出力される出力信号を出力合成部で合成して出力するインバータ回路において、複数のインバータブロックにおける各インバータブロックについての出力部から出力合成部まで通電する出力部間導体の実効長が、上記各インバータブロック間でほぼ等しくなるように形成されたものである。 Further, according to the present invention, in an inverter circuit in which a plurality of inverter blocks are connected in parallel and output signals output from the output units of the plurality of inverter blocks are combined and output by the output synthesis unit, the plurality of inverter blocks are used. The effective length of the conductor between the output units that energizes from the output unit to the output synthesis unit for each inverter block is formed so as to be substantially equal between the above-mentioned inverter blocks.
また、本発明は、複数のインバータブロックを並列接続し、上記複数のインバータブロックのそれぞれの出力部から出力される出力信号を出力合成部で合成して出力するインバータ回路において、複数のインバータブロックにおける各インバータブロックについての出力部から出力合成部まで通電する出力部間導体について、隣合うインバータブロックの出力部間導体同士の間隔である第１の間隔を広く開けて配置されたものである。 Further, according to the present invention, in an inverter circuit in which a plurality of inverter blocks are connected in parallel and output signals output from the output units of the plurality of inverter blocks are combined and output by the output synthesis unit, the plurality of inverter blocks are used. The conductors between the output units that energize from the output unit to the output synthesis unit of each inverter block are arranged with a wide first interval, which is the interval between the conductors between the output units of the adjacent inverter blocks.
また、本発明は、複数のインバータブロックを並列接続し、上記複数のインバータブロックのそれぞれの非反転出力部から出力される非反転出力信号を非反転出力合成部で合成するとともに上記複数のインバータブロックのそれぞれの反転出力部から出力される反転出力信号を反転出力合成部で合成して出力するインバータ回路において、複数のインバータブロックのそれぞれについて、インバータブロックの非反転出力部から出力される非反転出力信号を非反転出力合成部まで通電する非反転出力信号出力部間導体と、上記インバータブロックの反転出力部から出力される反転出力信号を反転出力合成部まで通電する反転出力信号出力部間導体とをほぼ平行かつ近接して配置して、上記非反転出力信号出力部間導体と上記反転出力信号出力部間導体との間の間隔である第２の間隔を狭くするように形成されたものである。 Further, in the present invention, a plurality of inverter blocks are connected in parallel, and the non-inverting output signals output from the non-inverting output units of the plurality of inverter blocks are combined by the non-inverting output combining unit, and the plurality of inverter blocks are combined. In the inverter circuit that synthesizes and outputs the inverting output signal output from each inverting output section of the above, the non-inverting output output from the non-inverting output section of the inverter block for each of the plurality of inverter blocks. A non-inverting output signal output section conductor that energizes the signal to the non-inverting output compositing section, and an inverting output signal output section conductor that energizes the inverting output signal output from the inverting output section of the inverter block to the inverting output combining section. Are arranged substantially in parallel and close to each other so as to narrow the second interval, which is the interval between the conductor between the non-inverting output signal output sections and the conductor between the inverting output signal output sections. be.
また、本発明は、複数のインバータブロックを並列接続し、上記複数のインバータブロックのそれぞれの非反転出力部から出力される非反転出力信号を非反転出力合成部で合成するとともに上記複数のインバータブロックのそれぞれの反転出力部から出力される反転出力信号を反転出力合成部で合成して出力するインバータ回路において、複数のインバータブロックのそれぞれについて、インバータブロックの非反転出力部から出力される非反転出力信号を非反転出力合成部まで通電する非反転出力信号出力部間導体の第１の実効長と、上記インバータブロックの反転出力部から出力される反転出力信号を反転出力合成部まで通電する反転出力信号出力部間導体の第２の実効長とが、ほぼ等しくなるように形成され、上記複数のインバータブロックの各インバータブロック間において、上記第１の実効長と上記第２の実効長とがそれぞれほぼ等しくなるように形成され、上記複数のインバータブロックのそれぞれについて、上記各インバータブロックにおける上記非反転出力信号出力部間導体と上記反転出力信号出力部間導体とをほぼ平行かつ近接して配置して、上記非反転出力信号出力部間導体と上記反転出力信号出力部間導体との間の間隔である第２の間隔を狭くするように形成されたものである。 Further, in the present invention, a plurality of inverter blocks are connected in parallel, and the non-inverting output signals output from the non-inverting output units of the plurality of inverter blocks are combined by the non-inverting output combining unit, and the plurality of inverter blocks are combined. In the inverter circuit that synthesizes and outputs the inverting output signal output from each inverting output section of the above, the non-inverting output output from the non-inverting output section of the inverter block for each of the plurality of inverter blocks. The first effective length of the non-inverting output signal output section conductor that energizes the signal to the non-inverting output compositing section, and the inverting output that energizes the inverting output signal output from the inverting output section of the inverter block to the inverting output combining section. The second effective length of the conductor between the signal output units is formed to be substantially equal to each other, and the first effective length and the second effective length are set between the inverter blocks of the plurality of inverter blocks. The conductors between the non-inverting output signal output units and the conductors between the inverting output signal output units in each of the plurality of inverter blocks are arranged so as to be substantially equal to each other in substantially parallel and close to each other. Therefore, it is formed so as to narrow the second interval, which is the interval between the conductor between the non-inverting output signal output sections and the conductor between the inverting output signal output sections.
また、本発明は、上記した本発明において、上記各インバータブロックにおける上記非反転出力信号出力部間導体および上記反転出力信号出力部間導体は、隣合うインバータブロックの上記非反転出力信号出力部間導体および上記反転出力信号出力部間導体との間隔である第１の間隔を広く開けて配置されたものである。 Further, in the present invention described above, in the present invention, the conductor between the non-inverting output signal output units and the conductor between the inverting output signal output units in each of the inverter blocks are located between the non-inverting output signal output units of adjacent inverter blocks. The first spacing, which is the spacing between the conductor and the conductor between the inverted output signal output units, is wide.
また、本発明は、上記した本発明において、上記第１の間隔は、上記隣合うインバータブロックの出力部間導体間のインダクタンスが、上記各インバータブロックにおける出力部間導体のインダクタンスの３倍以上となる距離であるようにしたものである。 Further, in the present invention, in the present invention, the first interval is such that the inductance between the conductors between the output units of the adjacent inverter blocks is three times or more the inductance of the conductors between the output units in each of the inverter blocks. It is made to be a distance.
また、本発明は、上記した本発明において、上記第２の間隔は、隣接するインバータブロックの出力部間導体との間のインダクタンスに比べて、１／３以下のインダクタンスとなる間隔であるようにしたものである。 Further, in the present invention described above, the second interval is such that the inductance is 1/3 or less of the inductance between the conductors between the output units of the adjacent inverter blocks. It was done.
また、本発明は、複数のインバータブロックを並列接続し、上記複数のインバータブロックのそれぞれの非反転出力部から出力される非反転出力信号を非反転出力合成部で合成するとともに上記複数のインバータブロックのそれぞれの反転出力部から出力される反転出力信号を反転出力合成部で合成して出力するインバータ回路において、複数のインバータブロックのそれぞれの非反転出力部から出力される非反転出力信号を非反転出力合成部まで通電する第１の板状導体と、上記複数のインバータブロックのそれぞれの反転出力部から出力される反転出力信号を反転出力合成部まで通電する第２の板状導体とを有し、上記第１の板状導体と上記第２の板状導体とはそれぞれ長穴を形成されたものである。 Further, in the present invention, a plurality of inverter blocks are connected in parallel, and the non-inverting output signals output from the non-inverting output units of the plurality of inverter blocks are combined by the non-inverting output combining unit, and the plurality of inverter blocks are combined. In an inverter circuit that synthesizes and outputs the inverting output signal output from each inverting output section of the above, the inverting output signal output from each non-inverting output section of a plurality of inverter blocks is non-inverting. It has a first plate-shaped conductor that energizes the output synthesis unit and a second plate-shaped conductor that energizes the inverting output signal output from each of the inverting output units of the plurality of inverter blocks to the inverting output synthesis unit. The first plate-shaped conductor and the second plate-shaped conductor have elongated holes, respectively.
また、本発明は、上記した本発明において、上記長穴は、上記複数のインバータブロックよりインバータブロック列の中間部に位置するインバータブロックの長さより長くなるように形成されたものである。 Further, in the present invention described above, the elongated hole is formed so as to be longer than the length of the inverter block located in the middle portion of the inverter block row than the plurality of inverter blocks.
また、本発明は、複数のインバータブロックを並列接続し、上記複数のインバータブロックのそれぞれの非反転出力部から出力される非反転出力信号を非反転出力合成部で合成するとともに上記複数のインバータブロックのそれぞれの反転出力部から出力される反転出力信号を反転出力合成部で合成して出力するインバータ回路において、複数のインバータブロックのそれぞれの非反転出力部から出力される非反転出力信号を非反転出力合成部まで通電する第１の板状導体と、上記複数のインバータブロックのそれぞれの反転出力部から出力される反転出力信号を反転出力合成部まで通電する第２の板状導体とを有し、上記第１の板状導体と上記第２の板状導体とはそれぞれ切り欠きを形成されたものである。 Further, in the present invention, a plurality of inverter blocks are connected in parallel, and the non-inverting output signals output from the non-inverting output units of the plurality of inverter blocks are combined by the non-inverting output combining unit, and the plurality of inverter blocks are combined. In an inverter circuit that synthesizes and outputs the inverting output signal output from each inverting output section of the above, the inverting output signal output from each non-inverting output section of a plurality of inverter blocks is non-inverting. It has a first plate-shaped conductor that energizes the output synthesis unit and a second plate-shaped conductor that energizes the inverting output signal output from each of the inverting output units of the plurality of inverter blocks to the inverting output synthesis unit. The first plate-shaped conductor and the second plate-shaped conductor are each formed with a notch.
また、本発明は、上記した本発明において、上記切り欠きは、上記複数のインバータブロックよりインバータブロック列の中間部に位置するインバータブロックの近傍に形成されたものである。 Further, in the present invention described above, the notch is formed in the vicinity of the inverter block located in the middle portion of the inverter block row from the plurality of inverter blocks.
また、本発明は、上記した本発明において、上記第１の板状導体と上記第２の板状導体とはほぼ同等の形状に形成され、上記第１の板状導体と上記第２の板状導体とは間隔を狭くして配置されたものである。 Further, in the present invention described above, in the present invention, the first plate-shaped conductor and the second plate-shaped conductor are formed in substantially the same shape, and the first plate-shaped conductor and the second plate-shaped conductor are formed. The shaped conductors are arranged with a narrow space.
また、本発明は、上記した本発明において、上記第１の板状導体と上記第２の板状導体とは、上記インバータブロック列の両端部に位置するインバータブロックにおける出力部の近傍に切り欠きを形成されたものである。 Further, in the present invention, in the present invention, the first plate-shaped conductor and the second plate-shaped conductor are notched in the vicinity of the output portion of the inverter block located at both ends of the inverter block row. Was formed.
本発明は、以上説明したように構成されているので、複数のインバータブロックを並列接続したインバータ回路において、各インバータブロックのそれぞれならびに各インバータブロック間における電流ばらつきが抑制され、より均一な電流による電流合成を行うことができるようになるという優れた効果を奏するものである。 Since the present invention is configured as described above, in an inverter circuit in which a plurality of inverter blocks are connected in parallel, current variation in each of the inverter blocks and between the inverter blocks is suppressed, and a current due to a more uniform current is suppressed. It has an excellent effect of being able to perform synthesis.
以下、添付の図面を参照しながら、本発明によるインバータ回路の実施の形態の一例を詳細に説明するものとする。 Hereinafter, an example of an embodiment of the inverter circuit according to the present invention will be described in detail with reference to the accompanying drawings.
なお、以下の「発明を実施するための形態」の項の説明においては、上記において図１乃至図３を参照しながら説明した構成ならびに作用、あるいは、図４以下の各図を参照しながら説明する構成ならびに作用と同一あるいは相当する構成ならびに作用については、図１乃至図３あるいは図４以下において用いた符号と同一の符号をそれぞれ付して示すことにより、その詳細な構成ならびに作用の説明は省略する。
In the following description of the section of "mode for carrying out the invention", the configuration and operation described above with reference to FIGS. 1 to 3 or the configurations and operations described with reference to FIGS. 4 and below will be described. The detailed configuration and description of the structure and action are described by adding the same reference numerals as those used in FIGS. 1 to 3 or 4 and below for the structure and action that are the same as or equivalent to those of the structure and action. Omit.
（Ｉ）第１の実施の形態 (I) First Embodiment
まず、図４を参照しながら、本発明の第１の実施の形態によるインバータ回路について説明する。 First, the inverter circuit according to the first embodiment of the present invention will be described with reference to FIG.
ここで、図４には、本発明の実施の形態の一例（第１の実施の形態）によるインバータ回路の構成を模式的に示す回路構成説明図であって、図３に相当する構成にかかる回路構成説明図があらわされている。また、図４において、一点鎖線で図示する形状は非反転出力信号Ｑを出力する非反転出力信号出力部間導体を示し、二点鎖線で図示する形状は反転出力信号ＮＱを出力する反転出力信号出力部間導体を示している。 Here, FIG. 4 is a circuit configuration explanatory diagram schematically showing the configuration of the inverter circuit according to an example (first embodiment) of the embodiment of the present invention, and relates to the configuration corresponding to FIG. An explanatory diagram of the circuit configuration is shown. Further, in FIG. 4, the shape shown by the alternate long and short dash line indicates the conductor between the non-inverting output signal output units that outputs the non-inverting output signal Q, and the shape shown by the two-dot chain line indicates the inverted output signal that outputs the inverted output signal NQ. The conductor between the output parts is shown.
この図４に示す第１の実施の形態によるインバータ回路１０は、上記に説明した従来のインバータ部１０６のインバータ回路と比較すると、出力部間導体の構成が異なる点で両者は相違している。
The
即ち、上記に説明した従来のインバータ部１０６のインバータ回路においては、Ｙ方向に延長するとともにＸ方向おいて平行にずらして配置されたそれぞれ矩形状の直線板状体である非反転出力合成部銅板３０４ならびに反転出力合成部銅板３０６に対して、Ｘ方向に延長するとともにＹ方向に平行にずらして配置されたそれぞれ矩形状の直線板状体である第１非反転出力接続銅板３０８、第１反転出力接続銅板３１０、第２非反転出力接続銅板３１２、第２反転出力接続銅板３１４、第３非反転出力接続銅板３１４ならびに第３反転出力接続銅板３１６のそれぞれを、互いに直交するような位置関係で接続することにより、各インバータブロックにおける出力部から出力合成部までを接続する導体である出力部間導体が構成されている。
That is, in the inverter circuit of the
一方、図４に示す第１の実施の形態によるインバータ回路１０においては、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃ、第４インバータブロック３０２Ｄならびに第５インバータブロック３０２Ｅの各インバータブロックにおける出力部間導体が、直線形状や折れ曲がった折れ線グラフ形状に構成されている。
On the other hand, in the
より詳細には、第１インバータブロック３０２Ａの第１非反転出力信号出力端子３０２Ａ−１−１と非反転出力信号合成端子１０６ａとを接続する第１非反転出力信号出力部間導体１２は、直線形状に形成されている。
More specifically, the
また、第１インバータブロック３０２Ａの第１反転出力信号出力端子３０２Ａ−２−２と反転出力信号合成端子１０６ｂとを接続する第１反転出力信号出力部間導体１４は、２箇所の屈曲部１４ａ、１４ｂを備えた折れ線グラフ形状に形成されている。
Further, the
ここで、第１非反転出力信号出力部間導体１２と第１反転出力信号出力部間導体１４とは、それぞれ直線形状と折れ線グラフ形状とに形成することにより、それぞれの実効長がほぼ等しくなるように構成されている。
Here, the
なお、第１非反転出力信号出力部間導体１２と第１反転出力信号出力部間導体１４との実効長を総称して、第１実効長と称することとする。
The effective lengths of the
また、第１非反転出力信号出力部間導体１２と第１反転出力信号出力部間導体１４とは、ほぼ平行かつ近接して配置して、第１非反転出力信号出力部間導体１２と第１反転出力信号出力部間導体１４との間の間隔（ＸＹ方向における間隔）Ｗ１を狭くするようにしている。
Further, the
具体的には、第１インバータブロック３０２Ａの出力部間導体である第１非反転出力信号出力部間導体１２と第１反転出力信号出力部間導体１４とは、隣接する第２インバータブロック３０２Ｂの出力部間導体（第２非反転出力信号出力部間導体１６および第２反転出力信号出力部間導体１８）との間のインダクタンスに比べて、例えば、１／３以下のインダクタンスとなるように、平行かつ近接して配置して間隔Ｗ１を狭くすることが好ましい。
Specifically, the
次に、第２インバータブロック３０２Ｂの第２非反転出力信号出力端子３０２Ｂ−１−１と非反転出力信号合成端子１０６ａとを接続する第２非反転出力信号出力部間導体１６は、２箇所の屈曲部１６ａ、１６ｂを備えた折れ線グラフ形状に形成されている。
Next, the second non-inverting output signal
また、第２インバータブロック３０２Ｂの第２反転出力信号出力端子３０２Ｂ−２−２と反転出力信号合成端子１０６ｂとを接続する第２反転出力信号出力部間導体１８は、４箇所の屈曲部１８ａ、１８ｂ、１８ｃ、１８ｄを備えた折れ線グラフ形状に形成されている。
Further, the
ここで、第２非反転出力信号出力部間導体１６と第２反転出力信号出力部間導体１８とは、それぞれ２箇所の屈曲部を備えた折れ線グラフ形状と４箇所の屈曲部を備えた折れ線グラフ形状とに形成することにより、それぞれの実効長がほぼ等しくなるように構成されている。
Here, the
なお、第２非反転出力信号出力部間導体１６と第２反転出力信号出力部間導体１８との実効長を総称して、第２実効長と称することとする。
The effective lengths of the
ここで、上記した第２実効長は、上記した第１実効長とほぼ等しくなるように設定されている。 Here, the above-mentioned second effective length is set to be substantially equal to the above-mentioned first effective length.
また、第２非反転出力信号出力部間導体１６と第２反転出力信号出力部間導体１８とは、ほぼ平行かつ近接して配置して、第２非反転出力信号出力部間導体１６と第２反転出力信号出力部間導体１８との間の間隔（ＸＹ方向における間隔）Ｗ２を狭くするようにしている。
Further, the
具体的には、第２インバータブロック３０２Ｂの出力部間導体である第２非反転出力信号出力部間導体１６と第２反転出力信号出力部間導体１８とは、隣接する第３インバータブロック３０２Ｃの出力部間導体（第３非反転出力信号出力部間導体２０および第３反転出力信号出力部間導体２２）との間のインダクタンスに比べて、例えば、１／３以下のインダクタンスとなるように、平行かつ近接して配置して間隔Ｗ２を狭くすることが好ましい。
Specifically, the second non-inverting output signal
さらに、第２インバータブロック３０２Ｂにおいては、第２非反転出力信号出力部間導体１６と第１反転出力信号出力部間導体１４とは広い間隔として距離Ｇ１を開けて配置されている。
Further, in the
ここで、距離Ｇ１は、第１インバータブロック３０２Ａと第２インバータブロック３０２Ｂとの間のインダクタンスが、第２インバータブロック３０２Ｂの第２非反転出力信号出力部間導体１６と第２反転出力信号出力部間導体１８との間のインダクタンスの、例えば、３倍以上のインダクタンスとなるような広い間隔とすることが好ましい。
Here, in the distance G1, the inductance between the
次に、第３インバータブロック３０２Ｃの第３非反転出力信号出力端子３０２Ｃ−１−１と非反転出力信号合成端子１０６ａとを接続する第３非反転出力信号出力部間導体２０は、３箇所の屈曲部２０ａ、２０ｂ、２０ｃを備えた折れ線グラフ形状に形成されている。
Next, the third non-inverting output signal
また、第３インバータブロック３０２Ｃの第３反転出力信号出力端子３０２Ｃ−２−２と反転出力信号合成端子１０６ｂとを接続する第３反転出力信号出力部間導体２２は、４箇所の屈曲部２２ａ、２２ｂ、２２ｃ、２２ｄを備えた折れ線グラフ形状に形成されている。
Further, the
ここで、第３非反転出力信号出力部間導体２０と第３反転出力信号出力部間導体２２とは、それぞれ３箇所の屈曲部を備えた折れ線グラフ形状と４箇所の屈曲部を備えた折れ線グラフ形状とに形成することにより、それぞれの実効長がほぼ等しくなるように構成されている。
Here, the third non-inverting output signal
なお、第３非反転出力信号出力部間導体２０と第３反転出力信号出力部間導体２２との実効長を総称して、第３実効長と称することとする。
The effective lengths of the third non-inverting output signal
ここで、上記した第３実効長は、上記した第１実効長ならびに第２実効長とほぼ等しくなるように設定されている。 Here, the above-mentioned third effective length is set to be substantially equal to the above-mentioned first effective length and second effective length.
また、第３非反転出力信号出力部間導体２０と第３反転出力信号出力部間導体２２とは、ほぼ平行かつ近接して配置して、第３非反転出力信号出力部間導体２０と第３反転出力信号出力部間導体２２との間の間隔（ＸＹ方向における間隔）Ｗ３を狭くするようにしている。
Further, the
具体的には、第３インバータブロック３０２Ｃの出力部間導体である第３非反転出力信号出力部間導体２０と第３反転出力信号出力部間導体２２とは、隣接する第４インバータブロック３０２Ｄの出力部間導体（第４非反転出力信号出力部間導体２４および第４反転出力信号出力部間導体２６）との間のインダクタンスに比べて、例えば、１／３以下のインダクタンスとなるように、平行かつ近接して配置して間隔Ｗ３を狭くすることが好ましい。
Specifically, the third non-inverting output signal
さらに、第３インバータブロック３０２Ｃにおいては、第２インバータブロック３０２Ｂの出力部間導体によるインダクタンスの影響を受けて疑似インバータが形成されないように、第３非反転出力信号出力部間導体２０と第２反転出力信号出力部間導体１８とは広い間隔として距離Ｇ２を開けて配置されている。
Further, in the
ここで、距離Ｇ２は、第２インバータブロック３０２Ｂと第３インバータブロック３０２Ｃとの間のインダクタンスが、第３インバータブロック３０２Ｃの第３非反転出力信号出力部間導体２０と第３反転出力信号出力部間導体２２との間のインダクタンスの、例えば、３倍以上のインダクタンスとなるような広い間隔とすることが好ましい。
Here, in the distance G2, the inductance between the
次に、第４インバータブロック３０２Ｄの第４非反転出力信号出力端子３０２Ｄ−１−１と非反転出力信号合成端子１０６ａとを接続する第４非反転出力信号出力部間導体２４は、３箇所の屈曲部２４ａ、２４ｂ、２４ｃを備えた折れ線グラフ形状に形成されている。
Next, the fourth non-inverting output signal
また、第４インバータブロック３０２Ｄの第４反転出力信号出力端子３０２Ｄ−２−２と反転出力信号合成端子１０６ｂとを接続する第４反転出力信号出力部間導体２６は、５箇所の屈曲部２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅを備えた折れ線グラフ形状に形成されている。
Further, the
ここで、第４非反転出力信号出力部間導体２４と第４反転出力信号出力部間導体２６とは、それぞれ３箇所の屈曲部を備えた折れ線グラフ形状と５箇所の屈曲部を備えた折れ線グラフ形状とに形成することにより、それぞれの実効長がほぼ等しくなるように構成されている。
Here, the fourth non-inverting output signal
なお、第４非反転出力信号出力部間導体２４と第４反転出力信号出力部間導体２６との実効長を総称して、第４実効長と称することとする。
The effective lengths of the
ここで、上記した第４実効長は、上記した第１実効長、第２実効長ならびに第３実効長とほぼ等しくなるように設定されている。 Here, the above-mentioned fourth effective length is set to be substantially equal to the above-mentioned first effective length, second effective length, and third effective length.
また、第４非反転出力信号出力部間導体２４と第４反転出力信号出力部間導体２６とは、ほぼ平行かつ近接して配置して、第４反転出力信号出力部間導体２４と第３反転出力信号出力部間導体２６との間の間隔（ＸＹ方向における間隔）Ｗ４を狭くするようにしている。
Further, the
具体的には、第４インバータブロック３０２Ｄの出力部間導体である第４非反転出力信号出力部間導体２４と第４反転出力信号出力部間導体２６とは、隣接する第５インバータブロック３０２Ｅの出力部間導体（第５非反転出力信号出力部間導体２８および第５反転出力信号出力部間導体３０）との間のインダクタンスに比べて、例えば、１／３以下のインダクタンスとなるように、平行かつ近接して配置して間隔Ｗ４を狭くすることが好ましい。
Specifically, the fourth non-inverting output signal
さらに、第４インバータブロック３０２Ｄにおいては、第３インバータブロック３０２Ｃの出力部間導体によるインダクタンスの影響を受けて疑似インバータが形成されないように、第４非反転出力信号出力部間導体２４と第３反転出力信号出力部間導体２２とは広い間隔として距離Ｇ３を開けて配置されている。
Further, in the
ここで、距離Ｇ３は、第３インバータブロック３０２Ｃと第４インバータブロック３０２Ｄとの間のインダクタンスが、第４インバータブロック３０２Ｄの第４非反転出力信号出力部間導体２４と第４反転出力信号出力部間導体２８との間のインダクタンスの、例えば、３倍以上のインダクタンスとなるような広い間隔とすることが好ましい。
Here, in the distance G3, the inductance between the
次に、第５インバータブロック３０２Ｅの第５非反転出力信号出力端子３０２Ｅ−１−１と非反転出力信号合成端子１０６ａとを接続する第５非反転出力信号出力部間導体２８は、３箇所の屈曲部２８ａ、２８ｂ、２８ｃを備えた折れ線グラフ形状に形成されている。
Next, the fifth non-inverting output signal
また、第５インバータブロック３０２Ｅの第５反転出力信号出力端子３０２Ｅ−２−２と反転出力信号合成端子１０６ｂとを接続する第５反転出力信号出力部間導体３０は、１箇所の屈曲部３０ａ備えた折れ線グラフ形状に形成されている。
Further, the
ここで、第５非反転出力信号出力部間導体２８と第５反転出力信号出力部間導体３０とは、それぞれ３箇所の屈曲部を備えた折れ線グラフ形状と１箇所の屈曲部を備えた折れ線グラフ形状とに形成することにより、それぞれの実効長がほぼ等しくなるように構成されている。
Here, the fifth non-inverting output signal
なお、第５非反転出力信号出力部間導体２８と第５反転出力信号出力部間導体３０との実効長を総称して、第５実効長と称することとする。
The effective lengths of the
ここで、上記した第５実効長は、上記した第１実効長、第２実効長、第３実効長ならびに第４実効長とほぼ等しくなるように設定されている。 Here, the above-mentioned fifth effective length is set to be substantially equal to the above-mentioned first effective length, second effective length, third effective length, and fourth effective length.
また、第５非反転出力信号出力部間導体２８と第５反転出力信号出力部間導体３０とは、ほぼ平行かつ近接して配置して、第５反転出力信号出力部間導体２８と第５反転出力信号出力部間導体３０との間の間隔（ＸＹ方向における間隔）Ｗ５を狭くするようにしている。
Further, the
具体的には、第５インバータブロック３０２Ｅの出力部間導体である第５非反転出力信号出力部間導体２８と第５反転出力信号出力部間導体３０とは、隣接する第４インバータブロック３０２Ｄの出力部間導体（第４非反転出力信号出力部間導体２４および第４反転出力信号出力部間導体２６）との間のインダクタンスに比べて、例えば、１／３以下のインダクタンスとなるように、平行かつ近接して配置して間隔Ｗ５を狭くすることが好ましい。
Specifically, the fifth non-inverting output signal
さらに、第５インバータブロック３０２Ｅにおいては、第４インバータブロック３０２Ｄの出力部間導体によるインダクタンスの影響を受けて疑似インバータが形成されないように、第５非反転出力信号出力部間導体２８と第４反転出力信号出力部間導体２６とは広い間隔として距離Ｇ４を開けて配置されている。
Further, in the
ここで、距離Ｇ４は、第４インバータブロック３０２Ｄと第５インバータブロック３０２Ｅとの間のインダクタンスが、第５インバータブロック３０２Ｅの第５非反転出力信号出力部間導体２８と第５反転出力信号出力部間導体３０との間のインダクタンスの、例えば、３倍以上のインダクタンスとなるような広い間隔とすることが好ましい。
Here, in the distance G4, the inductance between the
また、上記において説明したように、インバータ回路１０においては、各インバータブロックのそれぞれについて、非反転出力信号出力部間導体の実効長と反転出力信号出力部間導体の実効長とがほぼ等しくなるように形成されている。
Further, as described above, in the
具体的には、第１インバータブロック３０２Ａについては第１非反転出力信号出力部間導体１２の実効長と第１反転出力信号出力部間導体１４の実効長とがほぼ等しくなるように形成され、第２インバータブロック３０２Ｂについては第２非反転出力信号出力部間導体１６の実効長と第２反転出力信号出力部間導体１８の実効長とがほぼ等しくなるように形成され、第３インバータブロック３０２Ｃについては第３非反転出力信号出力部間導体２０の実効長と第３反転出力信号出力部間導体２２の実効長とがほぼ等しくなるように形成され、第４インバータブロック３０２Ｄについては第４非反転出力信号出力部間導体２４の実効長と第４反転出力信号出力部間導体２６の実効長とがほぼ等しくなるように形成され、第５インバータブロック３０２Ｅについては第５非反転出力信号出力部間導体２８の実効長と第５反転出力信号出力部間導体３０の実効長とがほぼ等しくなるように形成されている。
Specifically, the
ここで、非反転出力信号出力部間導体の実効長と反転出力信号出力部間導体の実効長とをほぼ等しく形成する際には、例えば、非反転出力信号出力部間導体の実効長と反転出力信号出力部間導体の実効長との差分が、非反転出力信号出力部間導体の実効長と反転出力信号出力部間導体の実効長との平均値の３０％以内の値となるように形成することが好ましい。 Here, when the effective length of the non-inverting output signal output section conductor and the effective length of the inverting output signal output section conductor are formed to be substantially equal, for example, the effective length of the non-inverting output signal output section conductor is inverted. The difference from the effective length of the conductor between the output signal outputs shall be within 30% of the average value of the effective length of the conductor between the non-inverting output signal outputs and the effective length of the conductor between the inverting output signal outputs. It is preferable to form.
具体的には、非反転出力信号出力部間導体の実効長を「α」とし、反転出力信号出力部間導体の実効長を「β」とすると、「（α＋β）÷２×０．３≧｜α−β｜」が成立するように、非反転出力信号出力部間導体の実効長と反転出力信号出力部間導体の実効長とをほぼ等しく形成することが好ましい。
Specifically, if the effective length of the conductor between the non-inverting output signal outputs is "α" and the effective length of the conductor between the inverting output signal outputs is "β", then "(α + β) ÷ 2 × 0.3 ≧ It is preferable to form the effective length of the non-inverting output signal output section conductor and the effective length of the inverting output signal output section conductor substantially equal so that "| α-β |" is established.
以上において説明したように、インバータ回路１０においては、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃ、第４インバータブロック３０２Ｄならびに第５インバータブロック３０２Ｅの各インバータブロックについて、それぞれの非反転出力信号出力部間導体の実効長と反転出力信号出力部間導体の実効長とがほぼ等しく設定されている。
As described above, in the
このため、インバータ回路１０においては、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃ、第４インバータブロック３０２Ｄならびに第５インバータブロック３０２Ｅの各インバータブロックにおける非反転出力信号出力部間導体と反転出力信号出力部間導体とによるインダクタンスが揃うことになり、各インバータブロックのそれぞれにおけるインダクタンスの影響が抑制される。
Therefore, in the
また、インバータ回路１０においては、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃ、第４インバータブロック３０２Ｄならびに第５インバータブロック３０２Ｅの各インバータブロックの実効長、即ち、第１実効長、第２実効長、第３実効長、第４実効長ならびに第５実効長がほぼ等しく設定されている。
Further, in the
このため、インバータ回路１０においては、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃ、第４インバータブロック３０２Ｄならびに第５インバータブロック３０２Ｅの各インバータブロック間においてインダクタンスが揃うことになり、各インバータブロック間におけるインダクタンスの影響が抑制される。
Therefore, in the
さらに、インバータ回路１０においては、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃ、第４インバータブロック３０２Ｄならびに第５インバータブロック３０２Ｅの各インバータブロックについて、隣合うインバータブロックの間隔として距離Ｇ１、距離Ｇ２、距離Ｇ３ならびに距離Ｇ４の広い間隔を開けて出力部間導体が形成されている。
Further, in the
このため、インバータ回路１０においては、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃ、第４インバータブロック３０２Ｄならびに第５インバータブロック３０２Ｅの各インバータブロックについて、互いに隣合うインバータブロックのインダクタンスの影響が抑制されてその影響を受けることがなく、疑似インバータが形成されることはない。
Therefore, in the
さらにまた、インバータ回路１０においては、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃ、第４インバータブロック３０２Ｄならびに第５インバータブロック３０２Ｅの各インバータブロックについて、それぞれの非反転出力信号出力部間導体と反転出力信号出力部間導体とをほぼ平行かつ近接して配置して、それぞれの非反転出力信号出力部間導体と反転出力信号出力部間導体との間の間である間隔Ｗ１、間隔Ｗ２、間隔Ｗ３、間隔Ｗ４ならびに間隔Ｗ５が狭く設定されている。
Furthermore, in the
このため、インバータ回路１０においては、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃ、第４インバータブロック３０２Ｄならびに第５インバータブロック３０２Ｅの各インバータブロックにおいて低インダクタンス化が図られることになり、各インバータブロックにおけるインダクタンスによる影響が抑制される。
Therefore, in the
従って、インバータ回路１０によれば、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃ、第４インバータブロック３０２Ｄならびに第５インバータブロック３０２Ｅの各インバータブロックのそれぞれならびに各インバータブロック間における電流ばらつきが抑制され、より均一な電流による電流合成を行うことができるようになる。
Therefore, according to the
これにより、インバータ回路１０における第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃ、第４インバータブロック３０２Ｄならびに第５インバータブロック３０２Ｅを構成するスイッチング用半導体素子の出力電流を均一化することが可能となり、インバータ回路１０を構成する半導体素子を低減することができるので、装置全体の小型化を図ることができるとともにコスト低減を図ることができるようになる。
As a result, the output currents of the switching semiconductor elements constituting the
（ＩＩ）第２の実施の形態 (II) Second embodiment
次に、図５ならびに図６（ａ）（ｂ）を参照しながら、本発明の第２の実施の形態によるインバータ回路について説明する。 Next, the inverter circuit according to the second embodiment of the present invention will be described with reference to FIGS. 5 and 6 (a) and 6 (b).
ここで、図５には、本発明の実施の形態の一例（第２の実施の形態）によるインバータ回路の構成を模式的に示す回路構成説明図であって、図４に相当する構成にかかる回路構成説明図があらわされている。 Here, FIG. 5 is a circuit configuration explanatory diagram schematically showing the configuration of the inverter circuit according to an example (second embodiment) of the embodiment of the present invention, and relates to the configuration corresponding to FIG. 4. An explanatory diagram of the circuit configuration is shown.
また、図６（ａ）には、図５に示すインバータ回路について、非反転出力信号出力部間導体たる上側導体にかかる接続関係部分を取り出して模式的に示した回路構成説明図があらわされている。また、図６（ｂ）には、図５に示すインバータ回路について、反転出力信号出力部間導体たる下側導体にかかる接続関係部分を取り出して模式的に示した回路構成説明図があらわされている。 Further, FIG. 6A shows a circuit configuration explanatory diagram schematically showing the inverter circuit shown in FIG. 5 by extracting the connection-related portion related to the upper conductor, which is the conductor between the non-inverting output signal output units. There is. Further, FIG. 6B shows a circuit configuration explanatory diagram schematically showing the inverter circuit shown in FIG. 5 by extracting the connection-related portion related to the lower conductor, which is the conductor between the inverted output signal output units. There is.
この図５乃至図６（ａ）（ｂ）に示す第２の実施の形態によるインバータ回路４０は、上記に説明した第１の実施の形態によるインバータ回路１０と比較すると、出力部間導体の構成が異なる点で両者は相違している。
The
即ち、第１の実施の形態によるインバータ回路１０においては、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃ、第４インバータブロック３０２Ｄならびに第５インバータブロック３０２Ｅの各インバータブロックにおける出力部間導体が、直線形状や折れ曲がった折れ線グラフ形状に構成されている。
That is, in the
一方、図５乃至図６（ａ）（ｂ）に示す第２の実施の形態によるインバータ回路４０においては、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃならびに第４インバータブロック３０２Ｄからそれぞれ出力される非反転出力信号Ｑを導通する非反転出力信号出力部間導体が一枚の板状導体である薄板状銅板により形成され、同様に、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃならびに第４インバータブロック３０２Ｄからそれぞれ出力される反転出力信号ＮＱを導通する反転出力信号出力部間導体が一枚の板状導体である薄板状銅板により形成されている。
On the other hand, in the
ここで、インバータ回路４０においては、非反転出力信号Ｑを出力する非反転出力信号出力部間導体である一枚の板状導体である薄板状銅板が、反転出力信号ＮＱを出力する反転出力信号出力部間導体である一枚の板状導体である薄板状銅板よりもＺ軸方向において上方側に位置するので、説明を簡潔化するために便宜上、非反転出力信号Ｑを出力する非反転出力信号出力部間導体である一枚の板状導体である薄板状銅板を上側導体４２と称し、また、反転出力信号ＮＱを出力する反転出力信号出力部間導体である一枚の板状導体である薄板状銅板を下側導体４４と称する。
Here, in the
まず、図６（ａ）を参照しながら上側導体４２について説明すると、上側導体４２は、Ｙ方向に延長した略台形形状を備えており、図６（ａ）の紙面上（ＸＹ平面）において、略台形状におけるＹ方向に延長する平行な２本の対辺である底辺のうちの短い方の底辺（短底辺）４２ａがＸ方向右方側に位置し、長い方の底辺（長底辺）４２ｂがＸ方向左方側に位置している。
First, the
上側導体４２のその略中央部には、Ｙ軸方向に沿って延長する矩形状の長穴４２ｃが穿設されている。
A rectangular
より詳細には、長穴４２ｃは、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃならびに第４インバータブロック３０２Ｄからなるインバータブロック列において、両端部に位置する第１インバータブロック３０２Ａと第４インバータブロック３０２Ｄとの間にある中間部に位置する第２インバータブロック３０２Ｂおよび第３インバータブロック３０２ＣのＹ方向長さとよりも若干長い長さを有するように形成されている。
More specifically, the
また、上側導体４２の短底辺４２ａのＹ軸方向の略中央部には、、短底辺突起部４２ｄが形成されており、この短底辺突起部４２ｄの略中央部に非反転出力信号合成端子１０６ａが形成されている。
Further, a
一方、上側導体４２の長底辺４２ｂには、第１非反転出力信号出力端子３０２Ａ−１−１、第２非反転出力信号出力端子３０２Ｂ−１−１、第３非反転出力信号出力端子３０２Ｃ−１−１ならびに第３非反転出力信号出力端子３０２Ｄ−１−１とそれぞれ対応する位置に、第１突起部４２ｅ、第２突起部４２ｆ、第３突起部４２ｇならびに第４突起部４２ｈが形成されている。
On the other hand, on the
そして、第１突起部４２ｅと第１非反転出力信号出力端子３０２Ａ−１−１とが接続され、また、第２突起部４２ｆと第２非反転出力信号出力端子３０２Ｂ−１−１とが接続され、また、第３突起部４２ｇと第３非反転出力信号出力端子３０２Ｃ−１−１とが接続され、また、第４突起部４２ｈと第４非反転出力信号出力端子３０２Ｄ−１−１とが接続されている。
Then, the
次に、図６（ｂ）を参照しながら下側導体４４について説明すると、下側導体４４は、上側導体４２とほぼ同等な形状を備えており、Ｙ方向に延長した略台形形状を備えていて、図６の紙面上（ＸＹ平面）において、略台形状におけるＹ方向に延長する平行な２本の対辺である底辺のうちの短い方の底辺（短底辺）４４ａがＸ方向右方側に位置し、長い方の底辺（長底辺）４４ｂがＸ方向左方側に位置している。
Next, the
下側導体４４のその略中央部には、Ｙ軸方向に沿って延長する矩形状の長穴４４ｃが穿設されている。
A rectangular
より詳細には、長穴４４ｃは、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃならびに第４インバータブロック３０２Ｄからなるインバータブロック列において、両端部に位置する第１インバータブロック３０２Ａと第４インバータブロック３０２Ｄとの間にある中間部に位置する第２インバータブロック３０２Ｂおよび第３インバータブロック３０２ＣのＹ方向長さとよりも若干長い長さを有するように形成されている。
More specifically, the
また、下側導体４４の短底辺４２ａのＹ軸方向の略中央部には、短底辺突起部４４ｄが形成されており、この短底辺突起部４４ｄの略中央部に反転出力信号合成端子１０６ｂが形成されている。
Further, a
一方、下側導体４４の長底辺４４ｂには、第１反転出力信号出力端子３０２Ａ−２−２、第２反転出力信号出力端子３０２Ｂ−２−２、第３反転出力信号出力端子３０２Ｃ−２−２ならびに第４反転出力信号出力端子３０２Ｄ−２−２とそれぞれ対応する位置に、第１突起部４４ｅ、第２突起部４４ｆ、第３突起部４４ｇならびに第４突起部４４ｈが形成されている。
On the other hand, on the
そして、第１突起部４４ｅと第１反転出力信号出力端子３０２Ａ−２−２とが接続され、また、第２突起部４４ｆと第２反転出力信号出力端子３０２Ｂ−２−２とが接続され、また、第３突起部４４ｇと第３反転出力信号出力端子３０２Ｃ−２−２とが接続され、また、第４突起部４４ｈと第４反転出力信号出力端子３０２Ｄ−２−２とが接続されている。
Then, the
上記において説明した接続関係で、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃならびに第４インバータブロック３０２Ｄに対して上側導体４２と下側導体４４とを接続すると、図５に示すように、上側導体４２と下側導体４４とがＺ軸方向においてほぼ上下に重なって配置されることになる。
When the
なお、上側導体４２と下側導体４４とは近接して配置されるように設定されており、上側導体４２と下側導体４４との間の間隔（Ｚ軸方向の距離）を狭くするようにして配置される。
The
ここで、長穴４２ｃ、４４ｃは、上記したインバータブロック列の一方の端部に位置するインバータブロックの反転出力信号出力端子と当該一方の端部に位置するインバータブロックと隣合うインバータブロックの非反転出力信号出力端子との間の略中間位置から、上記したインバータブロック列の他方の端部に位置するインバータブロックの非反転出力信号出力端子と当該他方の端部に位置するインバータブロックの反転出力信号出力端子との間の略中間位置まで延長するように形成することが好ましい。
Here, the
具体的には、このインバータ回路４０においては、長穴４２ｃ、４４ｃは、上記したインバータブロック列の一方の端部に位置する第１インバータブロック３０２Ａの第１反転出力信号出力端子３０２Ａ−２−２と第１インバータブロック３０２Ａと隣合う第２インバータブロック３０２Ｂの第２非反転出力信号出力端子３０２Ｂ−１−１との間の略中間位置から、上記したインバータブロック列の他方の端部に位置する第４インバータブロック３０２Ｄの第４非反転出力信号出力端子３０２Ｄ−１−１と第４インバータブロック３０２Ｄと隣合う第３インバータブロック３０２Ｃの第３反転出力信号出力端子３０２Ｃ−２−２との間の略中間位置まで延長するように形成されている。
Specifically, in the
以上の構成において、Ｙ軸方向において最上段に位置する第１インバータブロック３０２Ａと最下段に位置する第４インバータブロック３０２Ｄとの間に挟まれて位置する第２インバータブロック３０２Ｂならびに第３インバータブロック３０２Ｃは、第１インバータブロック３０２Ａならびに第４インバータブロック３０２Ｄよりも、ＸＹ平面において非反転出力信号合成端子１０６ａおよび反転出力信号合成端子１０６ｂへの距離が近いものとなっている。
In the above configuration, the
ここで、インバータ回路４０においては、上側導体４２と下側導体４４とが略台形形状よりなるほぼ同等な形状に形成されるとともに、それぞれにはＹ軸方向に延長する長穴４２ｃ、４４ｃが形成されている。
Here, in the
従って、第２インバータブロック３０２Ｂおよび第３インバータブロック３０２Ｃから出力される非反転出力信号Ｑは、上側導体４２の長穴４２ｃの存在により、当該長穴４２を迂回して湾曲しながら大回りして非反転出力信号合成端子１０６ａへ出力されることになる（図６（ａ）を参照する。）。
Therefore, the non-inverting output signal Q output from the
一方、第１インバータブロック３０２Ａおよび第４インバータブロック３０２Ｄから出力される非反転出力信号Ｑは、上側導体４２の長穴４２ｃに影響されることなしに、迂回することなくほぼ直線的に非反転出力信号合成端子１０６ａへ出力されることになる（図６（ａ）を参照する。）。
On the other hand, the non-inverting output signal Q output from the
このため、インバータ回路４０においては、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃならびに第４インバータブロック３０２Ｄからそれぞれ出力されて上側導体４２を導通する非反転出力信号Ｑの実効長は、全てほぼ等しくなってインダクタンスが揃うことになり、各インバータブロック間におけるインダクタンスの影響が抑制される。
Therefore, in the
同様に、第２インバータブロック３０２Ｂおよび第３インバータブロック３０２Ｃから出力される反転出力信号ＮＱは、下側導体４４の長穴４４ｃの存在により、当該長穴４４を迂回して湾曲しながら大回りして反転出力信号合成端子１０６ｂへ出力されることになる（図６（ｂ）を参照する。）。
Similarly, the inverting output signal NQ output from the
一方、第１インバータブロック３０２Ａおよび第４インバータブロック３０２Ｄから出力される反転出力信号ＮＱは、下側導体４４の長穴４４ｃに影響されることなしに、迂回することなくほぼ直線的に反転出力信号合成端子１０６ｂへ出力されることになる（図６（ｂ）を参照する。）。
On the other hand, the inverting output signal NQ output from the
このため、インバータ回路４０においては、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃならびに第４インバータブロック３０２Ｄからそれぞれ出力されて下側導体４４を導通する反転出力信号ＮＱの実効長は、全てほぼ等しくなってインダクタンスが揃うことになり、各インバータブロック間におけるインダクタンスの影響が抑制される。
Therefore, in the
また、上側導体４２と下側導体４４とはほぼ同等な形状に形成されているので、上側導体４２の実効長と下側導体４４の実効長とはほぼ等しくなり、各インバータブロックのそれぞれにおけるインダクタンスが揃うことになって、各インバータブロックのそれぞれにおけるインダクタンスの影響が抑制される。
Further, since the
さらに、上側導体４２と下側導体４４とは近接して配置されて、上側導体４２と下側導体４４との間の間隔（Ｚ軸方向の距離）は狭くなっているので、各インバータブロックにおいて低インダクタンス化が図られることになり、各インバータブロックにおけるインダクタンスの影響が抑制される。
Further, since the
従って、インバータ回路４０によれば、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃならびに第４インバータブロック３０２Ｄの各インバータブロックのそれぞれならびに各インバータブロック間における電流ばらつきが抑制され、より均一な電流による電流合成を行うことができるようになる。
Therefore, according to the
（ＩＩＩ）第３の実施の形態 (III) Third Embodiment
次に、図７ならびに図８（ａ）（ｂ）を参照しながら、本発明の第３の実施の形態によるインバータ回路について説明する。 Next, the inverter circuit according to the third embodiment of the present invention will be described with reference to FIGS. 7 and 8 (a) and 8 (b).
ここで、図７には、本発明の実施の形態の一例（第３の実施の形態）によるインバータ回路の構成を模式的に示す回路構成説明図であって、図５に相当する構成にかかる回路構成説明図があらわされている。 Here, FIG. 7 is a circuit configuration explanatory diagram schematically showing the configuration of the inverter circuit according to an example (third embodiment) of the embodiment of the present invention, and relates to the configuration corresponding to FIG. An explanatory diagram of the circuit configuration is shown.
また、図８（ａ）には、図７に示すインバータ回路について、非反転出力信号出力部間導体たる上側導体にかかる接続関係部分を取り出して模式的に示した回路構成説明図があらわされている。また、図８（ｂ）には、図７に示すインバータ回路について、反転出力信号出力部間導体たる下側導体にかかる接続関係部分を取り出して模式的に示した回路構成説明図があらわされている。 Further, FIG. 8A shows a circuit configuration explanatory diagram schematically showing the inverter circuit shown in FIG. 7 by extracting the connection-related portion related to the upper conductor, which is the conductor between the non-inverting output signal output units. There is. Further, FIG. 8B shows a circuit configuration explanatory diagram schematically showing the inverter circuit shown in FIG. 7 by extracting the connection-related portion related to the lower conductor, which is the conductor between the inverted output signal output units. There is.
この図７乃至図８（ａ）（ｂ）に示す第３の実施の形態によるインバータ回路５０は、上記に説明した第２の実施の形態によるインバータ回路４０と比較すると、下記のように出力部間導体の構成が異なる点で両者は相違している。
The
即ち、第２の実施の形態によるインバータ回路４０は、上側導体４２に１個の長穴４２ｃを形成し、かつ、下側導体４４に１個の長穴４４ｃを形成しているのに対して、一方、第３の実施の形態によるインバータ回路５０は、上側導体５２が長穴４２ｃに代えて矩形状の３個の切り欠き５２ａ、５２ｂ、５２ｃを形成し、かつ、上側導体５２とほぼ同等な形状を備えた下側導体５４が長穴４４ｃに代えて矩形状の３個の切り欠き５４ａ、５４ｂ、５４ｃを形成している点においてのみ、両者はそれぞれ異なっている。
That is, the
ここで、上側導体５２における３個の切り欠き５２ａ、５２ｂ、５２ｃと、下側導体５４における矩形状の３個の切り欠き５４ａ、５４ｂ、５４ｃとは、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃ、第４インバータブロック３０２Ｄならびに第５インバータブロック３０２Ｅからなるインバータブロック列の両端部に位置する第１インバータブロック３０２Ａと第５インバータブロック３０２Ｅとの間にある中間部に位置する第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃおよび第４インバータブロック３０２Ｄの近傍において、Ｚ軸方向に沿って視認した際にＸＹ平面上で重なるような位置に形成されている。
Here, the three
なお、符号４２ｉは、第５非反転出力信号出力端子３０４Ｅ−１−１と接続される上側導体５２の第５突起部であり、また、符号４４ｉは、第５反転出力信号出力端子３０４Ｅ−２−２と接続される下側導体５４の第５突起部である。
以上の構成において、上側導体５２の切り欠き５２ａ、５２ｂ、５２ｃは、上側導体４２の１個の長穴４２ｃと同様に作用して、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃならびに第４インバータブロック３０２Ｄの各インバータブロックからの非反転出力信号Ｑは、上側導体５２の切り欠き５２ａ、５２ｂ、５２ｃの存在により、当該切り欠き５２ａ、５２ｂ、５２ｃを迂回して湾曲しながら大回りして非反転出力信号合成端子１０６ａへ出力されることになる（図８（ａ）を参照する。）。
In the above configuration, the
一方、第１インバータブロック３０２Ｂならびに第５インバータブロック３０２Ｅからの非反転出力信号Ｑは、上側導体５２の切り欠き５２ａ、５２ｂ、５２ｃに影響されることなしに、迂回することなくほぼ直線的に非反転出力信号合成端子１０６ａへ出力されることになる（図８（ａ）を参照する。）。
On the other hand, the non-inverting output signal Q from the
このため、インバータ回路５０においては、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃ、第４インバータブロック３０２Ｄならびに第５インバータブロック３０２Ｅからそれぞれ出力されて上側導体５２を導通する非反転出力信号Ｑの実効長は、全てほぼ等しくなってインダクタンスが揃うことになり、各インバータブロック間におけるインダクタンスの影響が抑制される。
Therefore, in the
同様に、下側導体５４の切り欠き５４ａ、５４ｂ、５４ｃは、下側導体４４の１個の長穴４４ｃと同様に作用して、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃならびに第４インバータブロック３０２Ｄの各インバータブロックからの反転出力信号ＮＱは、下側導体５４の切り欠き５４ａ、５４ｂ、５４ｃの存在により、当該切り欠き５４ａ、５４ｂ、５４ｃを迂回して湾曲しながら大回りして反転出力信号合成端子１０６ｂへ出力されることになる（図８（ｂ）を参照する。）。
Similarly, the
一方、第１インバータブロック３０２Ｂならびに第５インバータブロック３０２Ｅからの反転出力信号ＮＱは、下側導体５４の切り欠き５４ａ、５４ｂ、５４ｃに影響されることなしに、迂回することなくほぼ直線的に反転出力信号合成端子１０６ｂへ出力されることになる（図８（ａ）を参照する。）。
On the other hand, the inverted output signals NQ from the
このため、インバータ回路５０においては、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃ、第４インバータブロック３０２Ｄならびに第５インバータブロック３０２Ｅからそれぞれ出力されて下側導体５４を導通する反転出力信号ＮＱの実効長は、全てほぼ等しくなってインダクタンスが揃うことになり、各インバータブロック間におけるインダクタンスの影響が抑制される。
Therefore, in the
また、上側導体５２と下側導体５４とはほぼ同等な形状に形成されているので、上側導体５２の実効長と下側導体５４の実効長とはほぼ等しくなり、各インバータブロックのそれぞれにおけるインダクタンスが揃うことになって、各インバータブロックのそれぞれにおけるインダクタンスの影響が抑制される。
Further, since the
さらに、上側導体５２と下側導体５４とは近接して配置されて、上側導体５２と下側導体５４との間の間隔（Ｚ軸方向の距離）は狭くなっているので、各インバータブロックにおいて低インダクタンス化が図られることになり、各インバータブロックにおけるインダクタンスの影響が抑制される。
Further, since the
従って、インバータ回路５０によれば、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃ、第４インバータブロック３０２Ｄならびに第５インバータブロック３０２Ｅの各インバータブロックのそれぞれならびに各インバータブロック間における電流ばらつきが抑制され、より均一な電流による電流合成を行うことができるようになる。
Therefore, according to the
（ＩＶ）第４の実施の形態 (IV) Fourth Embodiment
次に、図９ならびに図１０（ａ）（ｂ）を参照しながら、本発明の第４の実施の形態によるインバータ回路について説明する。 Next, the inverter circuit according to the fourth embodiment of the present invention will be described with reference to FIGS. 9 (a) and 10 (b).
ここで、図９には、本発明の実施の形態の一例（第４の実施の形態）によるインバータ回路の構成を模式的に示す回路構成説明図であって、図５に相当する構成にかかる回路構成説明図があらわされている。 Here, FIG. 9 is a circuit configuration explanatory diagram schematically showing the configuration of the inverter circuit according to an example of the embodiment of the present invention (fourth embodiment), and relates to the configuration corresponding to FIG. An explanatory diagram of the circuit configuration is shown.
また、図１０（ａ）には、図９に示すインバータ回路について、非反転出力信号出力部間導体たる上側導体にかかる接続関係部分を取り出して模式的に示した回路構成説明図があらわされている。また、図１０（ｂ）には、図９に示すインバータ回路について、反転出力信号出力部間導体たる下側導体にかかる接続関係部分を取り出して模式的に示した回路構成説明図があらわされている。 Further, FIG. 10A shows a circuit configuration explanatory diagram schematically showing the inverter circuit shown in FIG. 9 by extracting the connection-related portion related to the upper conductor, which is the conductor between the non-inverting output signal output units. There is. Further, FIG. 10B shows a circuit configuration explanatory diagram schematically showing the inverter circuit shown in FIG. 9 by extracting the connection-related portion related to the lower conductor, which is the conductor between the inverted output signal output units. There is.
この図９乃至図１０（ａ）（ｂ）に示す第４の実施の形態によるインバータ回路６０は、上記に説明した第２の実施の形態によるインバータ回路４０と比較すると、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃ、第４インバータブロック３０２Ｄならびに第５インバータブロック３０２Ｅの配置位置が異なる点でのみ相違している。
The
第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃ、第４インバータブロック３０２Ｄならびに第５インバータブロック３０２Ｅの各インバータブロックについては、例えば、インバータ回路６０に示すようにＸＹ平面において斜めに配置してもよく、その配置位置は特に限定されるものではない。
For each of the inverter blocks of the
即ち、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃ、第４インバータブロック３０２Ｄならびに第５インバータブロック３０２Ｅの各インバータブロックの配置位置については、特定の制限を受けるものではなく、設計条件などに応じて適宜の位置に配置するようにして、装置全体の小型化などを図るようにしてもよい。
That is, the arrangement positions of the inverter blocks of the
（Ｖ）第５の実施の形態 (V) Fifth Embodiment
次に、図１１ならびに図１２（ａ）（ｂ）を参照しながら、本発明の第５の実施の形態によるインバータ回路について説明する。 Next, the inverter circuit according to the fifth embodiment of the present invention will be described with reference to FIGS. 11 and 12 (a) and 12 (b).
ここで、図１１には、本発明の実施の形態の一例（第５の実施の形態）によるインバータ回路の構成を模式的に示す回路構成説明図であって、図５に相当する構成にかかる回路構成説明図があらわされている。 Here, FIG. 11 is a circuit configuration explanatory diagram schematically showing the configuration of the inverter circuit according to an example of the embodiment of the present invention (fifth embodiment), and relates to the configuration corresponding to FIG. An explanatory diagram of the circuit configuration is shown.
また、図１２（ａ）には、図１１に示すインバータ回路について、非反転出力信号出力部間導体たる上側導体にかかる接続関係部分を取り出して模式的に示した回路構成説明図があらわされている。また、図１２（ｂ）は、図１１に示すインバータ回路について、反転出力信号出力部間導体たる下側導体にかかる接続関係部分を取り出して模式的に示した回路構成説明図があらわされている。 Further, FIG. 12A shows a circuit configuration explanatory diagram schematically showing the inverter circuit shown in FIG. 11 by extracting the connection-related portion related to the upper conductor, which is the conductor between the non-inverting output signal output units. There is. Further, FIG. 12B shows a circuit configuration explanatory diagram schematically showing the inverter circuit shown in FIG. 11 by extracting the connection-related portion related to the lower conductor, which is the conductor between the inverted output signal output units. ..
この図１１乃至図１２（ａ）（ｂ）に示す第５の実施の形態によるインバータ回路７０は、上記に説明した第２の実施の形態によるインバータ回路４０と比較すると、上側導体７２の長底辺４２ｂに略三角形状の切り欠き７２ａ、７２ｂが形成され、かつ、下側導体７４の長底辺４４ｂに略三角形状の切り欠き７４ａ、７４ｂが形成され点でのみ相違している。
The
より詳細には、インバータ回路７０における上側導体７２の長底辺４２ｂには、最上段に位置する第１突起部４２ｅと当該第１突起部４２ｅと隣合う第２突起部４２ｆとの間であって当該第１突起部４２ｅに隣接する位置、即ち、第１インバータブロック３０２Ａ、第２インバータブロック３０２Ｂ、第３インバータブロック３０２Ｃならびに第４インバータブロック３０２Ｄからなるインバータブロック列の一方の端部位置する第１インバータブロック３０２Ａの第１非反転出力信号出力端子３０２Ａ−１−１に隣接する位置に切り欠き７２ａが形成され、また、最下段に位置する第４突起部４２ｈと当該第４突起部４２ｈと隣合う第３突起部４２ｇとの間であって当該第４突起部４２ｈに隣接する位置、即ち、上記したインバータブロック列の他方の端部に位置する第４インバータブロック３０２Ｄの第４非反転出力信号出力端子３０２Ｄ−１−１に隣接する位置に切り欠き７２ｂが形成されている。
More specifically, on the
同様に、インバータ回路７０における下側導体７４の長底辺４４ｂには、最上段に位置する第１突起部４４ｅと当該第１突起部４４ｅと隣合う第２突起部４４ｆとの間であって当該第１突起部４４ｅに隣接する位置、即ち、上記したインバータブロック列の一方の端部位置する第１インバータブロック３０２Ａの第１反転出力信号出力端子３０２Ａ−２−２に隣接する位置に切り欠き７４ａが形成され、また、最下段に位置する第４突起部４４ｈと当該第４突起部４４ｈと隣合う第３突起部４４ｇとの間であって当該第４突起部４４ｈに隣接する位置、即ち、上記したインバータブロック列の他方の端部に位置する第４インバータブロック３０２Ｄの第４反転出力信号出力端子３０２Ｄ−２−２に隣接する位置に切り欠き７４ｂが形成されている。
Similarly, the
インバータ回路７０においては、上側導体７２の切り欠き７２ａ、７２ｂと下側導体７４の切り欠き７４ａ、７４ｂとを設けることにより、最上段に位置する第１インバータブロック３０４Ａと最下段に位置する第４インバータブロック３０４Ｄとのそれぞれについて、隣合うインバータブロック（第１インバータブロック３０４Ａと隣合う第２インバータブロック３０４Ｂ、第４インバータブロック３０４Ｄと隣合う第３インバータブロック３０４Ｃ）とのインダクタンスを増やして、電流バランスを改善することができるようになる。
In the
（ＶＩ）その他の実施の形態および変形例の説明 (VI) Description of Other Embodiments and Modifications
なお、上記した実施の形態は例示に過ぎないものであり、本発明は他の種々の形態で実施することができる。即ち、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。 It should be noted that the above-described embodiment is merely an example, and the present invention can be carried out in various other embodiments. That is, the present invention is not limited to the above-described embodiment, and various omissions, replacements, and changes can be made without departing from the gist of the present invention.
例えば、上記した実施の形態は、以下の（ＶＩ−１）乃至（ＶＩ−１１）に示すように変形するようにしてもよい。 For example, the above-described embodiment may be modified as shown in (VI-1) to (VI-11) below.
（Ｖ１−１）上記した各実施の形態においては、非反転出力信号Ｑを出力する非反転出力信号出力部間導体である一枚の薄板状銅板を上側導体４２、５２、７２と称し、また、反転出力信号ＮＱを出力する反転出力信号出力部間導体である一枚の薄板状銅板を下側導体４４、５４、７４としたが、これらの上下関係は説明を簡略化するための便宜上のものであって、両者の上下関係が逆であってもよいことは勿論である。
(V1-1) In each of the above-described embodiments, one thin plate-shaped copper plate which is a conductor between the non-inverting output signal output units that outputs the non-inverting output signal Q is referred to as
（Ｖ１−２）上記した各実施の形態においては、インバータブロックの個数が４個と５個との場合について説明したが、インバータブロックの個数はこれらに限定されるものではないことは勿論である。本発明は、２個以上の複数個、より好ましくは３個以上の複数個のインバータブロックよりなるインバータ回路に適用することができる。 (V1-2) In each of the above-described embodiments, the case where the number of inverter blocks is 4 and 5 has been described, but it goes without saying that the number of inverter blocks is not limited to these. .. The present invention can be applied to an inverter circuit including two or more, more preferably three or more inverter blocks.
（Ｖ１−３）上記した第１の実施の形態においては、出力部間導体を直線形状や折れ曲がった折れ線グラフ形状に構成したが、これらに限定されるものではないことは勿論であり、出力部間導体を曲線形状に構成してもよい。 (V1-3) In the first embodiment described above, the conductor between the output units is configured to have a linear shape or a bent line graph shape, but it is of course not limited to these, and the output unit is not limited to these. The interconductor may be configured in a curved shape.
（Ｖ１−４）上記した各実施の形態においては、各出力間導体の幅や厚さや材質などの詳細な説明は省略したが、幅や厚さや材質などは全ての各出力間導体のそれぞれについて同一とすることが好ましい。 (V1-4) In each of the above-described embodiments, detailed description of the width, thickness, material, etc. of each output-to-output conductor is omitted, but the width, thickness, material, etc. are for each of all output-to-output conductors. It is preferable that they are the same.
（Ｖ１−５）上記した第２の実施の形態においては、上側導体４２に１個の長穴４２ｃを設けるとともに、下側導体４４に１個の長穴４４ｃを設けた場合について説明したが、長穴の数はこれに限られるものではないことは勿論であり、上側導体と下側導体とにそれぞれ２個以上の長穴を設けてもよいし、上側導体と下側導体とで長穴の個数が異なっていてもよい。
(V1-5) In the second embodiment described above, the case where one
（Ｖ１−６）上記した第２の実施の形態においては、上側導体４２に矩形状の長穴４２ｃを設けるとともに、下側導体４４に矩形状の長穴４４ｃを設けた場合について説明したが、長穴の形状は直線で形成されるような矩形状に限られるものではないことは勿論であり、例えば、角丸長方形状や楕円形状などのような曲線で形成されるようなものなど、設計条件などに応じて適宜の形状としてよい。
(V1-6) In the second embodiment described above, the case where the
（Ｖ１−７）上記した第３の実施の形態においては、上側導体５２に３個の切り欠き５２ａ、５２ｂ、５２ｃを形成するとともに、下側導体５４に３個の切り欠き５４ａ、５４ｂ、５４ｃを形成した場合について説明したが、切り欠きの数はこれに限られるものではないことは勿論であり、上側導体と下側導体とにそれぞれ１個または２個あるいは４個以上の切り欠きを設けてもよいし、上側導体と下側導体とで切り欠きの個数が異なっていてもよい。
(V1-7) In the third embodiment described above, three
（Ｖ１−８）上記した第３の実施の形態においては、上側導体５２に矩形状の切り欠き５２ａ、５２ｂ、５２ｃを形成するとともに、下側導体５４に矩形状の切り欠き５４ａ、５４ｂ、５４ｃを形成した場合について説明したが、切り欠きの形状は直線で形成されるような矩形状に限られるものではないことは勿論であり、例えば、角丸長方形状や楕円形状などのような曲線で形成されるようなものなど、設計条件などに応じて適宜の形状としてよい。
(V1-8) In the third embodiment described above,
（Ｖ１−９）第５の実施の形態においては、上側導体７２の長底辺４２ｂに略三角形状の切り欠き７２ａ、７２ｂを形成するとともに、下側導体７４の長底辺４４ｂに略三角形状の切り欠き７４ａ、７４ｂを形成した場合について説明したが、切り欠きの形状は略三角形状に限られるものではないことは勿論であり、例えば、矩形状や角丸長方形状あるいは楕円形状などのような曲線で形成されるようなものなど、設計条件などに応じて適宜の形状としてよい。
(V1-9) In the fifth embodiment, substantially
（Ｖ１−１０）上記した各実施の形態においては、上側導体４２、下側導体４４、上側導体５２、下側導体５４、上側導体７２、下側導体７４の形状を略台形形状としたが、これに限られるものではないことは勿論であり、例えば、矩形状や角丸長方形状あるいは楕円形状などのような曲線で形成される形状でもよい。
(V1-10) In each of the above-described embodiments, the shapes of the
（ＶＩ−１１）上記した各実施の形態ならびに上記した（ＶＩ−１）乃至（ＶＩ−１０）に示す各実施の形態は、適宜に組み合わせるようにしてもよいことは勿論である。 (VI-11) Of course, the above-described embodiments and the above-mentioned embodiments (VI-1) to (VI-10) may be combined as appropriate.
本発明は、各種のモーター、非接触給電あるいは誘導加熱などのような様々な大電力を使用する技術に用いるインバータ装置に利用することができる。 INDUSTRIAL APPLICABILITY The present invention can be applied to various motors, inverter devices used in various technologies using high power such as non-contact power feeding or induction heating.
１０ インバータ回路
１２ 第１非反転出力信号出力部間導体
１４ 第１反転出力信号出力部間導体
１４ａ 屈曲部
１４ｂ 屈曲部
１６ 第２非反転出力信号出力部間導体
１６ａ 屈曲部
１６ｂ 屈曲部
１８ 第２反転出力信号出力部間導体
１８ａ 屈曲部
１８ｂ 屈曲部
１８ｃ 屈曲部
１８ｄ 屈曲部
２０ 第３非反転出力信号出力部間導体
２０ａ 屈曲部
２０ｂ 屈曲部
２０ｃ 屈曲部
２２ 第３反転出力信号出力部間導体
２２ａ 屈曲部
２２ｂ 屈曲部
２２ｃ 屈曲部
２２ｄ 屈曲部
２４ 第４非反転出力信号出力部間導体
２４ａ 屈曲部
２４ｂ 屈曲部
２４ｃ 屈曲部
２６ 第４反転出力信号出力部間導体
２６ａ 屈曲部
２６ｂ 屈曲部
２６ｃ 屈曲部
２６ｄ 屈曲部
２６ｅ 屈曲部
２８ 第５非反転出力信号出力部間導体
２８ａ 屈曲部
２８ｂ 屈曲部
２８ｃ 屈曲部
３０ 第５反転出力信号出力部間導体
３０ａ 屈曲部
４０ インバータ回路
４２ 上側導体（第１の板状導体）
４２ａ 短底辺
４２ｂ 長底辺
４２ｃ 長穴
４２ｄ 短底辺突起部
４２ｅ 第１突起部
４２ｆ 第２突起部
４２ｇ 第３突起部
４２ｈ 第４突起部
４２ｉ 第５突起部
４４ 下側導体（第２の板状導体）
４４ａ 短底辺
４４ｂ 長底辺
４４ｃ 長穴
４４ｄ 短底辺突起部
４４ｅ 第１突起部
４４ｆ 第２突起部
４４ｇ 第３突起部
４４ｈ 第４突起部
４４ｉ 第５突起部
５０ インバータ回路
５２ 上側導体（第１の板状導体）
５２ａ 切り欠き
５２ｂ 切り欠き
５２ｃ 切り欠き
５４ 下側導体（第２の板状導体）
５４ａ 切り欠き
５４ｂ 切り欠き
５４ｃ 切り欠き
６０ インバータ回路
７０ インバータ回路
７２ 上側導体（第１の板状導体）
７２ａ 切り欠き
７２ｂ 切り欠き
７４ 下側導体（第２の板状導体）
７４ａ 切り欠き
７４ｂ 切り欠き
１００ インバータ装置
１０２ 交流（ＡＣ）電源
１０４ コンバータ部
１０６ インバータ部
１０６ａ 非反転出力信号合成端子
１０６ｂ 反転出力信号合成端子
１０８ 出力センサー
１１０ コンバータ制御部
１１２ インバータ制御部
２００ 負荷
３０２Ａ 第１インバータブロック
３０２Ａ−１ 第１非反転出力インバータ
３０２Ａ−１−１ 第１非反転出力信号出力端子
３０２Ａ−２ 第１反転出力インバータ
３０２Ａ−２−２ 第１反転出力信号出力端子
３０２Ｂ 第２インバータブロック
３０２Ｂ−１ 第２非反転出力インバータ
３０２Ｂ−１−１ 第２非反転出力信号出力端子
３０２Ｂ−２ 第２反転出力インバータ
３０２Ｂ−２−２ 第２反転出力信号出力端子
３０２Ｃ 第３インバータブロック
３０２Ｃ−１ 第３非反転出力インバータ
３０２Ｃ−１−１ 第３非反転出力信号出力端子
３０２Ｃ−２ 第３反転出力インバータ
３０２Ｃ−２−２ 第３反転出力信号出力端子
３０２Ｄ 第４インバータブロック
３０２Ｄ−１−１ 第４非反転出力信号出力端子
３０２Ｄ−２−２ 第４反転出力信号出力端子
３０２Ｅ 第５インバータブロック
３０２Ｅ−１−１ 第５非反転出力信号出力端子
３０２Ｅ−２−２ 第５反転出力信号出力端子
３０４ 非反転出力合成部銅板
３０４Ａ−１ 第１非反転出力信号入力端子
３０４Ｂ−１ 第２非反転出力信号入力端子
３０４Ｃ−１ 第３非反転出力信号入力端子
３０６ 反転出力合成部銅板
３０６Ａ−１ 第１非反転出力信号入力端子
３０６Ｂ−１ 第２非反転出力信号入力端子
３０６Ｃ−１ 第３非反転出力信号入力端子
３０８ 第１非反転出力接続銅板
３１０ 第１反転出力接続銅板
３１２ 第２非反転出力接続銅板
３１４ 第２反転出力接続銅板
３１６ 第３非反転出力接続銅板
３１８ 第３反転出力接続銅板
４００ インバータ回路
４００Ａ 第１疑似インバータブロック
４００Ｂ 第２疑似インバータブロック
４００Ｃ 第３疑似インバータブロック
４００Ｄ 第４疑似インバータブロック
10
42a
54a
74a Notch 74b Notch 100 Inverter device 102 AC (AC) power supply 104 Converter part 106 Inverter part 106a Non-inverting output signal synthesis terminal 106b Inverted output signal synthesis terminal 108 Output sensor 110 Converter control unit 112 Inverter control unit 200 Load 302A 1st Inverter block 302A-1 1st non-inverting output inverter 302A-1-1 1st non-inverting output signal output terminal 302A-2 1st inverting output inverter 302A-2-2 1st inverting output signal output terminal 302B 2nd inverter block 302B -1 2nd non-inverting output inverter 302B-1-1 2nd non-inverting output signal output terminal 302B-2 2nd inverting output inverter 302B-2-2 2nd inverting output signal output terminal 302C 3rd inverter block 302C-1 1st 3 Non-inverting output inverter 302C-1-1 3rd non-inverting output signal output terminal 302C-2 3rd inverting output inverter 302C-2-2 3rd inverting output signal output terminal 302D 4th inverter block 302D-1-1 4th Non-inverting output signal output terminal 302D-2-2 4th inverting output signal output terminal 302E 5th inverter block 302E-1-1 5th non-inverting output signal output terminal 302E-2-2 5th inverting output signal output terminal 304 Non Inverter output synthesizer copper plate 304A-1 1st non-inverting output signal input terminal 304B-1 2nd non-inverting output signal input terminal 304C-1 3rd non-inverting output signal input terminal 306 Inverted output synthesizer copper plate 306A-1 1st non Inverter output signal input terminal 306B-1 2nd non-inverting output signal input terminal 306C-1 3rd non-inverting output signal input terminal 308 1st non-inverting output connection copper plate 310 1st inverting output connection copper plate 312 2nd non-inverting output connection copper plate 314 2nd inverting output connection copper plate 316 3rd non-inverting output connection copper plate 318 3rd inverting output connection copper plate 400 Inverter circuit 400A 1st pseudo inverter block 400B 2nd pseudo inverter block 400C 3rd pseudo inverter block 400D 4th pseudo inverter block
Claims (6)
複数のインバータブロックのそれぞれの非反転出力部から出力される非反転出力信号を非反転出力合成部まで通電する第１の板状導体と、
前記複数のインバータブロックのそれぞれの反転出力部から出力される反転出力信号を反転出力合成部まで通電する第２の板状導体と
を有し、
前記第１の板状導体と前記第２の板状導体とはそれぞれ長穴を形成された
ことを特徴とするインバータ回路。 A plurality of inverter blocks are connected in parallel, and the non-inverting output signals output from the non-inverting output sections of the plurality of inverter blocks are combined by the non-inverting output synthesizer, and the inverting output sections of the plurality of inverter blocks are combined. In the inverter circuit that synthesizes and outputs the inverting output signal output from the inverting output synthesizer,
A first plate-shaped conductor that energizes the non-inverting output signal output from each non-inverting output section of a plurality of inverter blocks to the non-inverting output combining section, and
It has a second plate-shaped conductor that energizes the inverting output signal output from each of the inverting output units of the plurality of inverter blocks to the inverting output combining unit.
An inverter circuit characterized in that an elongated hole is formed in each of the first plate-shaped conductor and the second plate-shaped conductor.
前記長穴は、前記複数のインバータブロックよりインバータブロック列の中間部に位置するインバータブロックの長さより長くなるように形成された
ことを特徴とするインバータ回路。 In the inverter circuit according to claim 1,
The long hole is an inverter circuit characterized in that it is formed so as to be longer than the length of the inverter block located in the middle portion of the inverter block row than the plurality of inverter blocks.
複数のインバータブロックのそれぞれの非反転出力部から出力される非反転出力信号を非反転出力合成部まで通電する第１の板状導体と、
前記複数のインバータブロックのそれぞれの反転出力部から出力される反転出力信号を反転出力合成部まで通電する第２の板状導体と
を有し、
前記第１の板状導体と前記第２の板状導体とはそれぞれ切り欠きを形成された
ことを特徴とするインバータ回路。 A plurality of inverter blocks are connected in parallel, and the non-inverting output signals output from the non-inverting output sections of the plurality of inverter blocks are combined by the non-inverting output synthesizer, and the inverting output sections of the plurality of inverter blocks are combined. In the inverter circuit that synthesizes and outputs the inverting output signal output from the inverting output synthesizer,
A first plate-shaped conductor that energizes the non-inverting output signal output from each non-inverting output section of a plurality of inverter blocks to the non-inverting output combining section, and
It has a second plate-shaped conductor that energizes the inverting output signal output from each of the inverting output units of the plurality of inverter blocks to the inverting output combining unit.
An inverter circuit characterized in that a notch is formed in each of the first plate-shaped conductor and the second plate-shaped conductor.
前記切り欠きは、前記複数のインバータブロックよりインバータブロック列の中間部に位置するインバータブロックの近傍に形成された
ことを特徴とするインバータ回路。 In the inverter circuit according to claim 3,
The notch is an inverter circuit characterized in that it is formed in the vicinity of an inverter block located in the middle of an inverter block row from the plurality of inverter blocks.
前記第１の板状導体と前記第２の板状導体とはほぼ同等の形状に形成され、
前記第１の板状導体と前記第２の板状導体とは間隔を狭くして配置された
ことを特徴とするインバータ回路。 In the inverter circuit according to any one of claims 1, 2, 3 or 4.
The first plate-shaped conductor and the second plate-shaped conductor are formed in substantially the same shape.
An inverter circuit characterized in that the first plate-shaped conductor and the second plate-shaped conductor are arranged so as to be closely spaced from each other.
前記第１の板状導体と前記第２の板状導体とは、前記インバータブロック列の両端部に位置するインバータブロックにおける出力部の近傍に切り欠きを形成された
ことを特徴とするインバータ回路。 In the inverter circuit according to any one of claims 1, 2, 3, 4 or 5.
The first plate-shaped conductor and the second plate-shaped conductor are inverter circuits characterized in that notches are formed in the vicinity of output portions in an inverter block located at both ends of the inverter block row.
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