JP2021168224A - 小さなスイングの電圧感知を提供するセンスアンプアーキテクチャ - Google Patents

Abstract

【課題】オンメモリセルとオフメモリセルとの間のより小さい電圧スイングを感知することができることにより、感知時間を低減することができるセンスアンプアーキテクチャを提供する。【解決手段】センスアンプは、感知コンデンサ１４１７を含む。感知コンデンサは、一方の側で、複数のビット線ＢＬ０、ＢＬ１に接続可能であり、他方の側で主センスアンプセクション１４２１に接続可能である。主センスアンプセクションは、感知コンデンサ１４１７に接続された入力部と、第３のインバータ１５３３によってコンデンサの他方の側に接続された出力部とを有する一対のインバータ１５３５で形成されたラッチを含む。ラッチをプリチャージするために、入力ノード及び出力ノードが短絡され、次いで、感知コンデンサは、選択されたメモリセルを介して、そのメモリセルがオンかオフかに基づいて、感知コンデンサを放電するように接続される。【選択図】図１５

Description

半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、電子医療機器、モバイルコンピューティングデバイス、サーバ、ソリッドステートドライブ、非モバイルコンピューティングデバイス、及び他のデバイスなどの様々な電子デバイスに広く使用されている。半導体メモリは、不揮発性メモリ又は揮発性メモリを含むことがある。不揮発性メモリにより、不揮発性メモリが電源（例えば、電池）に接続されていないときでも、情報を記憶及び保持することが可能になる。

メモリデバイスの機能ブロック図である。

メモリ構造の一例を描画するブロック図である。

メモリシステムの一実施形態を描画するブロック図である。

モノリシック３次元メモリ構造の一実施形態の部分斜視図である。

複数のＮＡＮＤストリングの概略図である。

垂直クロスポイント構造を有する３次元メモリアレイの一部の様々な実施形態を描画する。

セル当たり３ビットの実施形態における閾値電圧分布を描画する。

プログラミング／書き込みのプロセスの一実施形態を説明するフロー図である。

共通ワード線に接続されたメモリセルにデータをプログラムする／書き込むプロセスの一実施形態を説明するフロー図である。

プログラミング／書き込み及び検証動作中のワード線電圧を描画する。

不揮発性メモリセルからデータを読み出すプロセスの一実施形態を説明するフロー図である。

選択されたメモリセルに接続されたセンスアンプアーキテクチャの一例を示す。

感知動作のための図９のセンスアンプ回路の動作の一実施形態を示すフロー図である。

図９及び図１０に関して記載された読み出しプロセスに関与するタイミングの一部を示す一連の波形である。

図９のセンスアンプ構造内の感知ノード上の電圧スイングを示すためのセンスマージングラフである。

図１２のような感知ノード上での電圧スイングを示すが、より大きな電圧スイングを有するセンスマージングラフである。

オンメモリセルとオフメモリセルとの間の小さな電圧スイングを使用して、選択されたメモリセルのデータ状態を決定するためのセンスアンプアーキテクチャの一実施形態のハイレベルブロック図である。

図１４のセンスアンプの一実施形態のより詳細な図である。

図１５のＳＤＬセクションの更なる詳細を提供する。

図１４及び図１５のセンスアンプ構造の主ＳＡセクション及びその動作に関するより詳細を提供する。 図１４及び図１５のセンスアンプ構造の主ＳＡセクション及びその動作に関するより詳細を提供する。 図１４及び図１５のセンスアンプ構造の主ＳＡセクション及びその動作に関するより詳細を提供する。

図１４〜図１９のセンスアンプ構造を使用した感知動作の一実施形態のフロー図である。

図１４〜図１９のセンスアンプ構造を使用して、プログラミング動作に関するデータを転送し、書き込む一実施形態のフロー図である。

ＳＤＬセクションのプログラミングラッチへのデータ転送を示す一連の波形である。

プログラム検証動作の一実施形態を示す一連の波形である。

メモリ回路の性能における重要な要因は、メモリセルを感知することができる速度である。感知動作は、データ読み取り動作、並びにまた、データを書き込む検証動作及びデータを消去する検証動作の両方で使用される。その結果、感知時間のあらゆる改善は、特に、メモリセルのデータ状態を判定するのに複数の感知動作を必要とし得るマルチステートメモリデバイスにおいて、メモリ性能を著しく改善することができる。

メモリ性能を改善するために、オンメモリセルとオフメモリセルとの間の差から生じるより小さい電圧スイングを感知することができることによって感知時間を低減することができるメモリ回路に好適なセンスアンプアーキテクチャが提示される。感知コンデンサは、対応する選択スイッチを介して１本以上のビット線の各々に接続可能な内部ビット線に接続される。感知コンデンサの他方の側には、ラッチが接続されている。ラッチは、一対のインバータを含み、その第１のインバータは、コンデンサに接続された入力部を有し、その第２のインバータは、ラッチの第１のインバータの出力部に接続された入力部を有する。ラッチの第２のインバータの出力部は、ラッチの第１のインバータの入力部に接続される。第１のインバータラッチの出力部／第２のインバータラッチの入力部におけるノードは、読み出しデータをラッチから転送し、プログラムデータをラッチに転送するために、データバスに接続され得る。ラッチの第１のインバータは、その入力上の電圧レベルが増幅されるように、１を超えるゲインを有するように構成されており、内部ビット線上の比較的小さい電圧スイングを増幅し、ラッチの出力ノードでもある第１のインバータの出力ノードにラッチすることを可能にする。追加の第３のインバータは、ラッチの出力ノードに接続された入力、及びラッチの出力レベルを内部ビット線に戻してフィードバックするために内部ビット線に接続された出力ノードを有する。

感知動作では、データ読み出しのためか、検証のためかを問わず、内部ビット線及びラッチはプリチャージされる。ラッチ構造をプリチャージする際、ラッチの入力部は、ラッチの第１のインバータの入力部と出力部との間に接続されたスイッチの使用などによって、ラッチの出力部に短絡される。プリチャージ後、内部ビットは、選択されたメモリセルに接続され、選択されたメモリセルの導電率に基づいた速度で放電することができる。感知間隔の間の放電後、インバータは、得られた電圧スイングのレベルを内部ビット線上で増幅し、この結果を増幅及びラッチすることができる。

センスアンプ構造はまた、センスアンプに接続可能なビット線の各々に関連付けられたプログラミングデータラッチを有することができる。書き込み動作では、ビット線の各々の書き込みデータは、主センスアンプセクションのデータラッチに順次転送され、次いで、第３のインバータによって内部ビット線に転送され、内部ビット線から、対応するビット線選択スイッチを介して、センスアンプに関連付けられたビット線のうちの１つのプログラミングデータラッチに転送され得る。次いで、関連するビット線のプログラミングデータラッチ内の書き込みデータを使用して、ビット線をプログラムイネーブル又はプログラム禁止電圧レベルのいずれかにバイアスすることができ、その後、プログラミングパルスを選択されたメモリセルのワード線に印加することができる。

図１Ａ〜図５は、本明細書で提案される技術を実装するために使用することができるメモリシステムの例を記載する。図１Ａは、例示的メモリシステム１００の機能ブロック図である。一実施形態では、図１Ａに描画される構成要素は電気回路である。メモリシステム１００は、１つ以上のメモリダイ１０８を含む。１つ以上のメモリダイ１０８は、完全なメモリダイ又は部分的なメモリダイであり得る。一実施形態では、各メモリダイ１０８は、メモリ構造１２６、制御回路１１０、及び読み出し／書き込み回路１２８を含む。メモリ構造１２６は、行デコーダ１２４を介してワード線によりアドレス指定可能であり、列デコーダ１３２を介してビット線によりアドレス指定可能である。行デコーダ１２４は、異なるメモリ動作のためにワード線をバイアスするドライバ及び他の要素を含むことができる。読み出し／書き込み回路１２８は、ＳＢ１、ＳＢ２、．．．、ＳＢｐ（感知回路）を含む複数のセンスブロック１５０を含み、メモリセルのページが並列に読み出されるか又はプログラムされることを可能にし、ページは、データが書き込まれ及び／又は読み出される単位である。物理ページは、データが同時に書き込まれ及び／又は読み出され得る多数のセルの物理単位であり、論理ページは、物理ページに書き込まれた対応する論理単位のデータである。ＳＢ１、ＳＢ２、．．．、ＳＢｐを含むセンスブロック１５０で使用することができるセンスアンプ回路の詳細を、以下に提供する。

一部のシステムでは、コントローラ１２２は、１つ以上のメモリダイ１０８と同じパッケージ（例えば、リムーバブルストレージカード）に含まれる。しかしながら、他のシステムでは、コントローラはメモリダイ１０８から分離することができる。いくつかの実施形態では、コントローラはメモリダイ１０８とは異なるダイ上にあることになる。いくつかの実施形態では、１つのコントローラ１２２は、複数のメモリダイ１０８と通信することになる。他の実施形態では、各メモリダイ１０８はそれ自体のコントローラを有する。コマンド及びデータは、データバス１２０を介してホスト１４０とコントローラ１２２との間で、また、線１１８を介してコントローラ１２２と１つ以上のメモリダイ１０８との間で伝送される。一実施形態では、メモリダイ１０８は、線１１８に接続する１組の入力及び／又は出力（input and/or output、Ｉ／Ｏ）ピンを含む。

制御回路１１０は、読み出し／書き込み回路１２８と協働して、メモリ構造１２６でメモリ動作（例えば、書き込み、読み出しなど）を実施し、ステートマシン１１２、オンチップアドレスデコーダ１１４、及び電力制御回路１１６を含む。ステートマシン１１２は、メモリ動作のダイレベル制御を提供する。一実施形態では、ステートマシン１１２は、ソフトウェアによってプログラム可能である。他の実施形態では、ステートマシン１１２は、ソフトウェアを使用せず、ハードウェア（例えば電気回路）内に完全に実装される。他の実施形態では、ステートマシン１１２をプログラム可能なマイクロコントローラに置き換えることができる。制御回路１１０はまた、レジスタ、ＲＯＭヒューズ、並びにベース電圧及び他のパラメータななどのデフォルト値を記憶するための他の記憶デバイスなどのバッファも含む。

オンチップアドレスデコーダ１１４は、ホスト１４０又はコントローラ１２２によって使用されるアドレスと、デコーダ１２４及び１３２によって使用されるハードウェアアドレスとの間のアドレスインターフェースを提供する。電力制御モジュール１１６は、メモリ動作中にワード線及びビット線に供給される電力及び電圧を制御する。電力制御モジュール１１６は、電圧を生成するための電荷ポンプを含み得る。センスブロックは、ビット線ドライバを含む。

図２に描画される他の回路の全て又は一部と組み合せたステートマシン１１２及び／又はコントローラ１２２（又は同等に機能する回路）は、本明細書に記載する機能を実施する制御回路の一部であるとみなすことができる。制御回路は、ハードウェアのみ、又はハードウェアとソフトウェア（ファームウェアを含む）との組み合せを含むことができる。例えば、本明細書に記載する機能を実施するためにファームウェアによってプログラムされたコントローラは、制御回路の一例である。制御回路は、プロセッサ、ＦＧＡ、ＡＳＩＣ、集積回路、又は他の種類の回路を含むことができる。

（オンチップ又はオフチップの）コントローラ１２２（一実施形態では電気回路である）は、１つ以上のプロセッサ１２２ｃ、ＲＯＭ１２２ａ、ＲＡＭ１２２ｂ、メモリインターフェース（memory interface、ＭＩ）１２２ｄ、及びホストインターフェース（host interface、ＨＩ）１２２ｅを含んでもよく、これらの全ては、相互接続されている。記憶デバイス（ＲＯＭ１２２ａ、ＲＡＭ１２２ｂ）は、１組の命令（ファームウェアを含む）などのコード（ソフトウェア）を記憶し、１つ以上のプロセッサ１２２ｃは、この１組の命令を実行して本明細書に記載する機能を提供するように動作可能である。代替的に又は追加的に、１つ以上のプロセッサ１２２ｃは、１つ以上のワード線に接続されたメモリセルの予約領域などの、メモリ構造内の記憶デバイスからコードにアクセスすることができる。ＲＡＭ１２２ｂは、プログラムデータのキャッシングを含む、コントローラ１２２のためのデータを記憶するためのものであり得る。ＲＯＭ１２２ａ、ＲＡＭ１２２ｂ及びプロセッサ１２２ｃと通信するメモリインターフェース１２２ｄは、コントローラ１２２と１つ以上のメモリダイ１０８との間の電気的インターフェースを提供する電気回路である。例えば、メモリインターフェース１２２ｄは、信号のフォーマット又はタイミングを変更すること、バッファを提供すること、サージから隔離すること、Ｉ／Ｏをラッチすることなどが可能である。１つ以上のプロセッサ１２２ｃは、メモリインターフェース１２２ｄを介して、制御回路１１０（又はメモリダイ１０８の別の構成要素）にコマンドを発することができる。ホストインターフェース１２２ｅは、ホスト１４０からコマンド、アドレス及び／又はデータを受信して、ホスト１４０にデータ及び／又はステータスを提供するために、ホスト１４０データバス１２０との電気的インターフェースを提供する。

一実施形態では、メモリ構造１２６は、ウェハなどの単一の基板上に複数のメモリレベルが形成される不揮発性メモリセルの３次元メモリアレイを含む。メモリ構造は、シリコン（又は他の種類の）基板上に配置された活性領域を有するメモリセルのアレイの１つ以上の物理レベルに、モノリシックに形成される任意の種類の不揮発性メモリを含み得る。一例では、不揮発性メモリセルは、例えば米国特許第９，７２１，６６２号に記載されているような電荷トラップ材料を有する垂直ＮＡＮＤストリングを含み、その全体が参照により本明細書に組み込まれる。

別の実施形態では、メモリ構造１２６は、不揮発性メモリセルの２次元メモリアレイを含む。一例では、不揮発性メモリセルは、例えば米国特許第９，０８２，５０２号に記載されているような浮動ゲートを利用するＮＡＮＤフラッシュメモリセルであり、その全体が参照により本明細書に組み込まれる。他の種類のメモリセル（例えば、ＮＯＲ型フラッシュメモリ）も使用することができる。

メモリ構造１２６に含まれるメモリアレイアーキテクチャ又はメモリセルの正確な種類は、上記の例に限定されない。多くの異なる種類のメモリアレイアーキテクチャ又はメモリ技術を使用して、メモリ構造１２６を形成することができる。本明細書で提案された新たに特許請求される実施形態の目的には、特定の不揮発性メモリ技術は必要とされない。メモリ構造１２６のメモリセルに適した技術の他の例として、ＲｅＲＡＭメモリ、磁気抵抗メモリ（例えば、ＭＲＡＭ、スピントランスファートルクＭＲＡＭ、スピン軌道トルクＭＲＡＭ）、位相変化メモリ（例えばＰＣＭ）などが挙げられる。メモリ構造１２６のメモリセルアーキテクチャに適した技術の例として、２次元アレイ、３次元アレイ、クロスポイントアレイ、積層型２次元アレイ、垂直ビット線アレイなどが挙げられる。

ＲｅＲＡＭ又はＰＣＭＲＡＭ、クロスポイントメモリの一例として、Ｘ線及びＹ線（例えば、ワード線及びビット線）によってアクセスされるクロスポイントアレイに配置された可逆抵抗スイッチング素子が挙げられる。別の実施形態では、メモリセルは、導電性ブリッジメモリ素子を含み得る。導電性ブリッジメモリ素子はまた、プログラム可能なメタライゼーションセルと呼ばれ得る。導電性ブリッジメモリ素子は、固体電解質内のイオンの物理的再配置に基づく状態変化素子として使用され得る。場合によっては、導電性ブリッジメモリ素子は、２つの電極間に固体電解質薄膜を有する、２つの固体金属電極を含んでもよく、一方は、比較的不活性であり（例えば、タングステン）、他方は、他の電気化学的に活性である（例えば、銀又は銅）。温度が上昇すると、イオンの移動度も増加し、導電性ブリッジメモリセルのプログラミング閾値が低下する。したがって、導電性ブリッジメモリ素子は、温度に対して広範囲のプログラミング閾値を有し得る。

磁気抵抗メモリ（Magnetoresistive memory、ＭＲＡＭ）は、磁気記憶素子によってデータを記憶する。素子は、各々が薄い絶縁層によって分離された磁化を保持することができる、２つの強磁性プレートから形成される。２つのプレートのうちの１つは、特定の極性に設定された永久磁石である。他方のプレートの磁化は、メモリを記憶するために外場の磁化と一致するように変更することができる。メモリデバイスは、このようなメモリセルのグリッドから構築される。プログラミングのための一実施形態では、各メモリセルは、互いに直角に、セルに平行に、セルの１つ上及び１つ下に配置された一対の書き込み線の間にある。電流がそれらを通過すると、誘導磁場が生成される。

位相変化メモリ（Phase change memory、ＰＣＭ）は、カルコゲナイドガラス特有の挙動を利用する。一実施形態は、単にレーザパルス（又は別の光源からの光パルス）でゲルマニウム原子の調整状態を変化させることによって、非熱位相変化を達成するために、ＧｅＴｅ−Ｓｂ２Ｔｅ３超格子を使用する。したがって、プログラミングの線量はレーザーパルスである。メモリセルは、メモリセルが光を受信することをブロックすることによって抑制され得る。他の実施形態では、ＰＣＭメモリのメモリセルは、現在のパルスを使用してそれらのデータ状態を設定又はリセットすることができる。本書では「パルス」の使用には四角いパルスを必要としないが、（連続的又は非連続的な）音の振動若しくはバースト、電流、電圧光、又はその他の波を含む。

当業者であれば、本明細書に記載されるこの技術は単一の特定のメモリ構造に限定されず、本明細書に記載され、当業者によって理解されるように、技術の趣旨及び範囲内で、多くの関連するメモリ構造をカバーすることを、理解するであろう。

図１Ｂは、メモリ構造１２６の例を描画する。一実施形態では、メモリセルのアレイは、複数の平面に分割される。図１Ｂの例では、メモリ構造１２６は、平面１４１及び平面１４２の２つの平面に分割される。他の実施形態では、２つより多いか又は少ない平面を使用することができる。一部の実施形態では、各平面は多数のメモリ消去ブロックに分割される（例えば、ブロック０〜１０２３、又は別の量）。あるメモリ技術（例えば、２Ｄ／３Ｄ ＮＡＮＤ及び他の種類のフラッシュメモリ）において、メモリ消去ブロックは、消去動作のためのメモリセルの最小単位である。即ち、各消去ブロックは、単一の消去動作で共に消去される最小数のメモリセルを含む。他の消去の単位も使用することができる。本明細書で特許請求される解決策を実装する他の実施形態で使用される他のメモリ技術（例えば、ＭＲＡＭ、ＰＣＭなど）では、メモリセルは消去動作を伴わずに上書きされるため、消去ブロックは存在しないことがある。

各メモリ消去ブロックは、多数のメモリセルを含む。メモリ消去ブロックの設計、サイズ、及び組織は、メモリ構造１２６のアーキテクチャ及び設計によって決まる。本明細書で使用するように、メモリ消去ブロックは、ワード線とビット線とを共有する隣接する１組のメモリセルである。例えば、図１Ｂの消去ブロックｉは、ワード線ＷＬ０＿ｉ、ＷＬ１＿ｉ、ＷＬ２＿ｉ及びＷＬ３＿ｉを共有し、ビット線ＢＬ０−ＢＬ６９，６２３を共有するメモリセルを含む。

一実施形態では、メモリ消去ブロック（ブロックｉを参照）は、ビット線（例えば、ビット線ＢＬ０〜ＢＬ６９，６２３）及びワード線（ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３）を介してアクセスされる１組のＮＡＮＤストリングを含む。図１Ｂは、４つのメモリセルがＮＡＮＤストリングを形成するように直列に接続されていることを示す。４つのセルが、各ＮＡＮＤストリングに含まれるように描画されるが、４つより多いか又は少ないセルを使用することができる（例えば、１６個、３２個、６４個、１２８個、２５６個、又は別の数又はメモリセルをＮＡＮＤストリングで使用することができる）。ＮＡＮＤストリングの一方の端子は、ドレイン選択ゲートを介して対応するビット線に接続され、他方の端子は、ソース選択ゲートを介してソース線に接続される。図１Ｂは、６９，６２４のビット線を示しているが、異なる数のビット線も使用することができる。

各メモリ消去ブロック及び／又は各メモリ記憶ユニットは、典型的に、複数のページに分割される。一実施形態では、１ページは、プログラミング／書き込みの単位、及び読み出しの単位である。プログラミングの他のユニットも使用することができる。１つ以上のページのデータは、典型的には、１行のメモリセルに記憶される。例えば、１つ以上のページのデータが、共通ワード線に接続されたメモリセルに記憶されてもよい。１ページは、ユーザデータとオーバーヘッドデータ（システムデータとも呼ばれる）とを含む。オーバーヘッドデータは、典型的には、セクタのユーザデータから算出されたヘッダ情報とエラー訂正コード（Error Correction Code、ＥＣＣ）とを含む。コントローラ（又は他の構成要素）は、データがアレイに書き込まれているときにＥＣＣを算出し、データがアレイから読み出されているときにＥＣＣをチェックする。一実施形態では、１ページは、共通ワード線に接続された全てのメモリセルに記憶されたデータを含む。

上で論じる例では、消去の単位は、メモリ消去ブロックであり、プログラミング及び読み出しの単位はページである。他の操作の単位も使用することができる。データは、１回に１バイト、記憶／書き込み／プログラム／読み出し又は消去される１Ｋバイト、５１２Ｋなどであり得る。本明細書に記載の特許請求される解決策には、特別な操作の単位は必要とされない。一部の例では、システムのプログラム、消去、及び読み出しは、同じ操作の単位で行う。他の実装形態において、システムのプログラム、消去、及び読み出しは、異なる操作の単位で行う。一部の例では、システムが、ゼロ及び１（又は他のデータ値）をプログラム／書き込みすることができ、これにより、以前に記憶された情報を上書きすることができるので、他の例ではシステムがプログラム／書き込みを行うだけでよいように、システムは、消去することを必要とせずにプログラム／書き込み及び消去を行う。

本明細書で使用するとき、メモリ記憶ユニットは、メモリ構造１２６にデータを記憶／書き込み／プログラムするために、メモリ技術に対する最小の動作の記憶単位を表すメモリセルの組である。例えば、一実施形態では、メモリ記憶ユニットは、４ＫＢのデータを保持するサイズのページである。特定の実施形態では、完全なメモリ記憶ユニットは、メモリ構造１２６の行を横切る物理メモリセルの数に一致するようなサイズにされる。一実施形態では、不完全なメモリ記憶ユニットは、完全なメモリ記憶ユニットより少ない物理メモリセルを有する。

図２は、コントローラ１２２のより詳細な一実施形態を描画する例示的メモリシステム１００のブロック図である。本明細書で使用するように、フラッシュメモリコントローラは、フラッシュメモリに記憶されたデータを管理し、コンピュータ又は電子デバイスなどのホストと通信するデバイスである。フラッシュメモリコントローラは、本明細書に記載する特定の機能に加えて、様々な機能を有することができる。例えば、フラッシュメモリコントローラは、フラッシュメモリをフォーマットしてメモリが適切に動作していることを確実にし、不良のフラッシュメモリセルを打ち出し、将来の故障セルと置換される予備メモリセルを割り当てることができる。予備セルの一部は、フラッシュメモリコントローラを動作させ、他の機能を実装するためのファームウェアを保持するために使用することができる。動作中、ホストがデータをフラッシュメモリから読み出すか又はデータをフラッシュメモリに書き込む必要があるとき、ホストはフラッシュメモリコントローラと通信する。ホストがデータを読み出し／書き込むべき論理アドレスを提供する場合、フラッシュメモリコントローラは、ホストから受信される論理アドレスをフラッシュメモリの物理アドレスに変換することができる。（代替的に、ホストが物理アドレスを提供することもできる）。フラッシュメモリコントローラはまた、これだけに限定されないが、ウェアレベリング（さもなければ繰り返し書き込まれる特定のメモリブロックの消耗を回避するために書き込みを分散させること）及びガーベッジコレクション（ブロックが満杯となった後、全ブロックを消去し再利用することができるように有効なデータページのみを新たなブロックに移すこと）などの様々なメモリ管理機能も実施することができる。

コントローラ１２２と不揮発性メモリダイ１０８との間のインターフェースは、トグルモード２００、４００、又は８００などの任意の好適なフラッシュインターフェースであってもよい。一実施形態では、メモリシステム１００は、セキュアデジタル（secure digital、ＳＤ）又はマイクロセキュアデジタル（マイクロＳＤ）カードなどのカードによるシステムであってもよい。代替の実施形態では、メモリシステム１００は、埋め込みメモリシステムの一部であってもよい。例えば、フラッシュメモリは、ホスト内に埋め込まれてもよい。他の例では、メモリシステム１００は、個体ドライブ（solid-state drive、ＳＳＤ）の形態であり得る。

いくつかの実施形態では、不揮発性メモリシステム１００は、コントローラ１２２と不揮発性メモリダイ１０８との間に単一のチャネルを含み、本明細書に記載する主題は単一のメモリチャネルを有することに限定されない。例えば、一部のメモリシステムアーキテクチャでは、コントローラの能力に応じて、コントローラとメモリダイとの間に２、４、８、又はそれ以上のチャネルが存在してもよい。本明細書に記載する実施形態のいずれにおいても、たとえ単一のチャネルが図面に示されているとしても、コントローラとメモリダイとの間に単一より多いチャネルが存在することがある。

図２に描画するように、コントローラ１２２は、ホストとインターフェースするフロントエンドモジュール２０８と、１つ以上の不揮発性メモリダイ１０８とインターフェースするバックエンドモジュール２１０と、本明細書で詳細に説明することになる機能を実施する様々な他のモジュールを含む。

図２に描画するコントローラ１２２の構成要素は、他の構成要素と共に使用するように設計されるパッケージ化された機能ハードウェアユニット（例えば、電気回路）、（マイクロ）プロセッサ若しくは関連機能の特定の機能を通常実施する処理回路によって実行可能なプログラムコード（例えば、ソフトウェア又はファームウェア）の一部、又は例えば、より大きいシステムとインターフェースする自己完結型のハードウェア若しくはソフトウェア構成要素の形態を取り得る。例えば、各モジュールは、特定用途向け集積回路（ＡＳＩＣ）、書替え可能ゲートアレイ（ＦＰＧＡ）、回路、デジタル論理回路、アナログ回路、ディスクリート回路の組み合せ、ゲート、他の任意の種類のハードウェア、又はそれらの組み合せを含み得る。代替的に又は追加的に、各モジュールは、本明細書に記載する機能をコントローラ１２２が実施するためにプロセッサをプログラムするための、プロセッサ可読デバイス（例えば、メモリ）に記憶されるソフトウェアを含んでもよい。図２に描画するアーキテクチャは、図１Ａに描画したコントローラ１２２の構成要素（即ち、ＲＡＭ、ＲＯＭ、プロセッサ、インターフェース）を使用してもよい（又は使用しなくてもよい）実装形態の一例である。

コントローラ１２２のモジュールを再び参照し、バッファマネージャ／バスコントロール２１４が、ランダムアクセスメモリ（random access memory、ＲＡＭ）２１６内のバッファを管理し、コントローラ１２２の内部バスの調停を制御する。読み出し専用メモリ（read only memory、ＲＯＭ）２１８は、システム起動コードを記憶する。図２ではコントローラ１２２から離れて位置しているものとして図示するが、他の実施形態では、ＲＡＭ２１６及びＲＯＭ２１８の一方又は両方がコントローラ内に位置し得る。更に、他の実施形態では、ＲＡＭ及びＲＯＭの一部がコントローラ１２２内及びコントローラ外の両方に位置し得る。更に、いくつかの実装形態では、コントローラ１２２、ＲＡＭ２１６、及びＲＯＭ２１８が別個の半導体ダイ上に位置し得る。

フロントエンドモジュール２０８は、ホスト又は次のレベルの記憶域コントローラとの電気的インターフェースを提供するホストインターフェース２２０及び物理層インターフェース（physical layer interface、ＰＨＹ）２２２を含む。ホストインターフェース２２０の種類の選択は、使用されているメモリの種類によって決まり得る。ホストインターフェース２２０の例として、これだけに限定されないが、ＳＡＴＡ、ＳＡＴＡ Ｅｘｐｒｅｓｓ、ＳＡＳ、ファイバチャネル、ＵＳＢ、ＰＣＩｅ、及びＮＶＭｅが挙げられる。ホストインターフェース２２０は、典型的に、データ、制御信号、及びタイミング信号の転送を促進する。

バックエンドモジュール２１０は、ホストから受信したデータバイトを符号化し、不揮発性メモリから読み出したデータバイトを復号してエラーを訂正するエラー訂正コード（error correction code、ＥＣＣ）エンジン２２４を含む。コマンドシーケンサ２２６は、不揮発性メモリダイ１０８に伝送されるプログラムコマンドシーケンス及び消去コマンドシーケンスなどのコマンドシーケンスを生成する。独立ダイの冗長アレイ（Redundant Array of Independent Die、ＲＡＩＤ）モジュール２２８はＲＡＩＤパリティの生成及び障害データの回復を管理する。ＲＡＩＤパリティは、不揮発性メモリシステム１００内に書き込まれているデータのための完全性保護の更なるレベルとして使用してもよい。場合によっては、ＲＡＩＤモジュール２２８がＥＣＣエンジン２２４の一部であり得る。ＲＡＩＤパリティは、通称によって暗示されるように追加のダイとして加えてもよいが、例えば、追加の平面、追加のブロック、又はブロック内の追加のワード線として既存のダイ中に加えてもよいことに留意されたい。メモリインターフェース２３０は、コマンドシーケンスを不揮発性メモリダイ１０８に提供し、不揮発性メモリダイ１０８からステータス情報を受信する。一実施形態では、メモリインターフェース２３０は、トグルモード２００、４００、又は８００インターフェースなどのダブルデータレート（double data rate、ＤＤＲ）インターフェースであり得る。フラッシュ制御層２３２は、バックエンドモジュール２１０の全体的な動作を制御する。

一実施形態は、メモリセルの書き込み及び読み出しを（メモリダイ上の回路と共に）管理するために使用することができる書き込み／読み出しマネージャ２３６を含む。一部の実施形態では、書き込み／読み出しマネージャ２３６は、後述するフロー図に描画するプロセスを実施する。

図２に図示するシステム１００の追加の構成要素は、不揮発性メモリダイ１０８のメモリセルのウェアレベリングを実行するメディア管理層２３８を含む。システム１００はまた、外部の電気的インターフェース、外部のＲＡＭ、抵抗、コンデンサ、又はコントローラ１２２とインターフェースし得る他の構成要素などの他のディスクリート構成要素２４０も含む。代替の実施形態では、物理層インターフェース２２２、ＲＡＩＤモジュール２２８、メディア管理層２３８、及びバッファ管理／バスコントローラ２１４のうちの１つ以上が、コントローラ１２２内で不要である任意選択的な構成要素である。

フラッシュエラー及びホストとのインターフェースを扱い得るフラッシュ管理の一部として、フラッシュ変換層（Flash Translation Layer、ＦＴＬ）又はメディア管理層（Media Management Layer、ＭＭＬ）２３８が統合され得る。具体的には、ＭＭＬはフラッシュ管理内のモジュールであってもよく、ＮＡＮＤ管理の内部的特性に関与してもよい。具体的には、ＭＭＬ２３８は、ホストからの書き込みをダイ１０８のメモリ構造１２６への書き込みに変換するメモリデバイスファームウェア内のアルゴリズムを含み得る。ＭＭＬ２３８は、１）メモリの耐久性が限られている場合があること、２）メモリ構造１２６がページの倍数単位でのみ書き込むことができること、及び／又は３）メモリ構造１２６はブロックとして消去されない限り書き込むことができないことを理由に必要とされ得る。ＭＭＬ２３８は、ホストにとって可視でない可能性があるメモリ構造１２６のこれらの潜在的制約を理解する。したがって、ＭＭＬ２３８は、ホストからの書き込みをメモリ構造１２６内への書き込みに変換しようと試みる。ＭＭＬ２３８を使用して不安定ビットを識別及び記録してもよい。この不安定ビットの記録は、ブロック及び／又はワード線（ワード線上のメモリセル）の正常性を評価するために使用することができる。

コントローラ１２２は、１つ以上のメモリダイ１０８とインターフェースし得る。一実施形態では、コントローラ１２２及び複数のメモリダイ（共に不揮発性記憶システム１００を含む）が、固体ドライブ（ＳＳＤ）を実装し、ＳＳＤは、ＮＡＳデバイスなどとして、ラップトップ、タブレット、サーバなどのホスト内のハードディスクドライブをエミュレートし、置換し、又はその代わりに使用され得る。加えて、ＳＳＤはハードドライブとして機能するように作られなくてもよい。

不揮発性記憶システムのうちのいくつかの実施形態は、１つのコントローラ１２２に接続された１つのメモリダイ１０８を含むことになる。しかしながら、他の実施形態は、１つ以上のコントローラ１２２と通信する複数のメモリダイ１０８を含み得る。一実施例では、複数のメモリダイをメモリパッケージの組にグループ化することができる。各メモリパッケージは、コントローラ１２２と通信する１つ以上のメモリダイを含む。一実施形態では、メモリパッケージは、１つ以上のメモリダイが搭載されたプリント回路基板（又は同様の構造）を含む。いくつかの実施形態では、メモリパッケージは、メモリパッケージのメモリダイを収容するための成形材料を含むことができる。いくつかの実施形態では、コントローラ１２２は、メモリパッケージのいずれかから物理的に分離されている。

図３は、複数のメモリセルを含む、モノリシック３次元メモリ構造１２６の例示的な一実施形態の一部の斜視図である。例えば、図３は、１つのメモリのブロックの一部を示している。描画される構造は、交互の誘電体層及び導電層のスタックの上に位置決めされた１組のビット線ＢＬを含む。例示的目的のため、誘電体層のうちの１つがＤとしてマークされ、導電層（ワード線層とも呼ばれる）のうちの１つがＷとしてマークされている。交互の誘電体層及び導電層の数は、特定の実装要件に基づいて変化し得る。１組の実施形態は、１０８〜２１６個の交互の誘電体層と導電層との間に、例えば９６個のデータワード線層、８個の選択層、４個のダミーワード線層、及び１０８個の誘電体層を含む。１０８〜２１６個よりも多いか又は少ない層を使用することもできる。以下に説明するように、交互の誘電体層及び導電層は、ローカルインターコネクトＬＩ（アイソレーション領域）によって、４つの「フィンガ」に分割される。図３は、２つのフィンガ及び２つのローカルインターコネクトＬＩのみを示している。交互の誘電体層及びワード線層の下には、ソース線層ＳＬがある。メモリホールは、交互の誘電体層及び導電層のスタック内に形成される。例えば、メモリホールの１つはＭＨとしてマークされる。図３では、誘電体層がシースルーとして描画されているので、読者は交互の誘電体層及び導電層のスタックに位置決めされたメモリホールを見ることができる。一実施形態では、メモリセルの垂直列を生成するために、メモリホールを電荷トラップ層を含む材料で充填することによって、ＮＡＮＤストリングが形成される。各メモリセルは、１つ以上のビットのデータを記憶することができる。３次元モノリシックメモリ構造１２６の更なる詳細は、図４に関して提供される。

図４は、例示的３Ｄ ＮＡＮＤ構造を描画し、ブロック全体にわたって走る物理的ワード線ＷＬＬ０〜ＷＬＬ４７を示す。図４の構造は、ビット線３１１、３１２、３１３、３１４、．．．、３１９を含む、図１Ｂのブロックのうちの１つの部分に対応することができる。ブロック内では、各ビット線は４つのＮＡＮＤストリングに接続される。ドレイン側選択線ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３は、４つのＮＡＮＤストリングのうちのどれが関連するビット線に接続するかを決定するために使用される。ブロックはまた、４つのサブブロックＳＢ０、ＳＢ１、ＳＢ２、及びＳＢ３に分割されていると考えることができる。サブブロックＳＢ０は、ＳＧＤ０及びＳＧＳ０によって制御されるそれらの垂直ＮＡＮＤストリングに対応し、サブブロックＳＢ１は、ＳＧＤ１及びＳＧＳ１によって制御されるそれらの垂直ＮＡＮＤストリングに対応し、サブブロックＳＢ２は、ＳＧＤ２及びＳＧＳ２によって制御されるそれらの垂直ＮＡＮＤストリングに対応し、サブブロックＳＢ３は、ＳＧＤ３及びＳＧＳ３によって制御されるそれらの垂直ＮＡＮＤストリングに対応する。

図５は、図１Ａの構造１２６に使用することができる別のメモリ構造を示す。図５は、３次元垂直クロスポイント構造を図示し、ワード線は依然として水平方向に走り、ビット線は垂直方向に走るように配向されている。

図５は、第２のメモリレベル４１０の下に位置する第１のメモリレベル４１２を含む、モノリシック３次元メモリアレイ構造１２６の一部の一実施形態を描画する。描画するように、ローカルビット線ＬＢＬ_１１〜ＬＢＬ_３３は、第１の方向（即ち、垂直方向）に配置され、ワード線ＷＬ_１０〜ＷＬ_２３は第１の方向と直交する第２の方向に配置される。モノリシック３次元メモリアレイにおける垂直ビット線のこの配置は、垂直ビット線メモリアレイの一実施形態である。描画するように、各ローカルビット線と各ワード線との交差部の間には、特定のメモリセルが配置されている（例えば、メモリセルＭ_１１１がローカルビット線ＬＢＬ_１１とワード線ＷＬ_１０との間に配置されている）。この構造は、多数の異なるメモリセル構造と共に使用することができる。一例では、特定のメモリセルは、浮動ゲートデバイス又は電荷トラップデバイス（例えば、窒化シリコン材料を使用する）を含んでもよい。別の例では、特定のメモリセルは、可逆抵抗スイッチング材料、金属酸化物、位相変化メモリ（ＰＣＭ）材料、又はＲｅＲＡＭ材料を含んでもよい。グローバルビット線ＧＢＬ_１〜ＧＢＬ_３は、第１の方向及び第２の方向の両方に垂直である、第３の方向に配置される。垂直薄膜トランジスタ（vertical thin film transistor、ＶＴＦＴ）などの１組のビット線選択デバイス（例えば、Ｑ_１１〜Ｑ_３１）を使用して、１組のローカルビット線（例えば、ＬＢＬ_１１〜ＬＢＬ_３１）を選択してもよい。描画するように、ビット線選択デバイスＱ_１１〜Ｑ_３１は、ローカルビット線ＬＢＬ_１１〜ＬＢＬ_３１を選択し、列選択線ＳＧ_１を使用して、ローカルビット線ＬＢＬ_１１〜ＬＢＬ_３１をグローバルビット線ＧＢＬ_１〜ＧＢＬ_３に接続するために使用される。同様に、ビット線選択デバイスＱ_１２〜Ｑ_３２は、行選択線ＳＧ_２を使用してローカルビット線ＬＢＬ_１２〜ＬＢＬ_３２をグローバルビット線ＧＢＬ_１〜ＧＢＬ_３に選択的に接続するために使用され、ビット線選択デバイスＱ_１３〜Ｑ_３３は、行選択線ＳＧ_３を使用してローカルビット線ＬＢＬ_１３〜ＬＢＬ_３３をグローバルビット線ＧＢＬ_１〜ＧＢＬ_３に選択的に接続するために使用される。

図５を参照すると、ローカルビット線毎に単一のビット線選択デバイスのみが使用されるので、特定のグローバルビット線の電圧のみが、対応するローカルビット線に印加され得る。したがって、第１の組のローカルビット線（例えば、ＬＢＬ_１１〜ＬＢＬ_３１）がグローバルビット線ＧＢＬ_１〜ＧＢＬ_３にバイアスされる場合、他のローカルビット線（例えば、ＬＢＬ_１２〜ＬＢＬ_３２及びＬＢＬ_１３〜ＬＢＬ_３３）は、同じグローバルビット線ＧＢＬ_１〜ＧＢＬ_３に駆動されるか、又は浮動されるかのいずれかでなければならない。一実施形態では、メモリ動作中、メモリアレイ内の全てのローカルビット線は、グローバルビット線の各々を１つ以上のローカルビット線に接続することによって、まず選択されていないビット線電圧にバイアスされる。ローカルビット線が選択されていないビット線電圧にバイアスされた後、第１の組のローカルビット線ＬＢＬ_１１〜ＬＢＬ_３１のみがグローバルビット線ＧＢＬ_１〜ＧＢＬ_３を介して１つ以上の選択されたビット線電圧にバイアスされ、他方のローカルビット線（例えば、ＬＢＬ_１２〜ＬＢＬ_３２及びＬＢＬ_１３〜ＬＢＬ_３３）が浮動される。１つ以上の選択されたビット線電圧は、例えば、読み出し動作中の１つ以上の読み出し電圧、又はプログラミング動作中の１つ以上のプログラミング電圧に対応し得る。

上述したメモリシステムは、消去、プログラム／書き込み及び読み出しが可能である。良好なプログラミングプロセスの最後に、適切な場合には、メモリセルの閾値電圧は、プログラムされたメモリセルの閾値電圧の１つ以上の分布内、又は消去されたメモリセルの閾値電圧（Ｖｔｓ）の分布内にあるべきである。図６は、各メモリセルがマルチレベルセル（multi-level cell、ＭＬＣ）フォーマットのデータの２ビット以上、この場合は３ビットのデータを記憶する場合のメモリセルアレイの例示的な閾値電圧分布を図示する。しかしながら、他の実施形態は、メモリセル当たり他のデータ容量（例えば、メモリセル当たり１、２、４、又は５ビットのデータなど）を使用し得る。図６は、８つのデータ状態に対応する８つの閾値電圧分布を示す。第１の閾値電圧分布（データ状態）Ｓ０は、消去されるメモリセルを表す。他の７つの閾値電圧分布（データ状態）Ｓ１〜Ｓ１７はプログラムされるメモリセルを表し、したがってプログラムされた状態とも呼ばれる。各閾値電圧分布（データ状態）は、データビットの組に対する所定の値に対応する。メモリセルにプログラムされたデータとセルの閾値電圧レベルとの間の特定の関係は、そのセルに採用されたデータ符号化方式によって決まる。一実施形態では、データ値は、グレーコード割り当てを使用して閾値電圧範囲に割り当てられ、その結果、メモリの閾値電圧がその隣の物理状態に誤ってシフトした場合に、１ビットのみが影響を受けるようになる。

図６はまた、メモリセルからデータを読み出すための、７つの読み出し基準電圧Ｖｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４、Ｖｒ５、Ｖｒ６、及びＶｒ７を示す。所与のメモリセルの閾値電圧がこの７つの読み出し基準電圧よりも高いか低いかを試験する（例えば、感知動作を実施する）ことによって、システムは、メモリセルがどのデータ状態（即ち、Ｓ０、Ｓ１、Ｓ２、Ｓ３、．．．）にあるのかを判定することができる。

図６はまた、７つの検証基準電圧Ｖｖ１、Ｖｖ２、Ｖｖ３、Ｖｖ４、Ｖｖ５、Ｖｖ６、及びＶｖ７を示す。メモリセルをデータ状態Ｓ１にプログラムするとき、システムは、それらのメモリセルがＶｖ１以上の閾値電圧を有するかどうかを試験する。メモリセルをデータ状態Ｓ２にプログラムするとき、システムは、メモリセルがＶｖ２以上の閾値電圧を有するかどうかを試験する。メモリセルをデータ状態Ｓ３にプログラムするとき、システムは、メモリセルがＶｖ３以上の閾値電圧を有するかどうかを判定する。メモリセルをデータ状態Ｓ４にプログラムするとき、システムは、それらのメモリセルがＶｖ４以上の閾値電圧を有するかどうかを試験する。メモリセルをデータ状態Ｓ５にプログラムするとき、システムは、それらのメモリセルがＶｖ５以上の閾値電圧を有するかどうかを試験する。メモリセルをデータ状態Ｓ６にプログラムするとき、システムは、それらのメモリセルがＶｖ６以上の閾値電圧を有するかどうかを試験する。メモリセルをデータ状態Ｓ７にプログラムするとき、システムは、それらのメモリセルがＶｖ７以上の閾値電圧を有するかどうかを試験する。

フルシーケンスプログラミングとして知られる一実施形態では、メモリセルを、消去されたデータ状態Ｓ０からプログラムされたデータ状態Ｓ１〜Ｓ７のいずれかに直接的にプログラムすることができる。例えば、プログラムされることになるメモリセルの母集団は、母集団の全てのメモリセルが消去されたデータ状態Ｓ０になるように、まず消去されることがある。次いで、プログラミングプロセスを使用して、メモリセルをデータ状態Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、及び／又はＳ７に直接的にプログラムする。例えば、いくつかのメモリセルがデータ状態Ｓ０からデータ状態Ｓ１にプログラムされる一方で、他のメモリセルは、データ状態Ｓ０からデータ状態Ｓ２へプログラムされ、かつ／又はデータ状態Ｓ０からデータ状態Ｓ３にプログラムされ、以下同様である。図６の矢印は、このフルシーケンスプログラミングを表している。本明細書に記載する技術はまた、フルシーケンスプログラミング（これに限定されるわけではないが、複数の段階／フェーズのプログラミングを含む）に加えて、他の種類のプログラミングと共に使用することもできる。一部の実施形態では、データ状態Ｓ１〜Ｓ７は、重複することができ、コントローラ１２２は、ＥＣＣに応じて、記憶されている正しいデータを識別する。

図７Ａは、コントローラ１２２によって実施されるプログラミングのプロセスの一実施形態を説明するフロー図である。一部の実施形態では、専用コントローラを有するのではなく、ホストがコントローラの機能を実施することができる。ステップ７０２において、コントローラ１２２は、データをプログラムするために、１つ以上のメモリダイ１０８に命令を送信する。ステップ７０４において、コントローラ１２２は、１つ以上のアドレスを１つ以上のメモリダイ１０８に送信する。１つ以上の論理アドレスは、データをどこでプログラムするかを示す。ステップ７０６において、コントローラ１２２は、プログラムされるべきデータを１つ以上のメモリダイ１０８に送信する。ステップ７０８において、コントローラ１２２は、１つ以上のメモリダイ１０８からプログラミングの結果を受信する。例示的な結果は、データが正常にプログラムされたこと、プログラミング動作が失敗したことの指示、及びデータがプログラムされたが、異なる場所でプログラムされたことの指示、又は他の結果を含む。ステップ７１０において、ステップ７０８で受信した結果に応答して、コントローラ１２２は、それが維持するシステム情報を更新する。一実施形態では、システムは、各ブロックのステータス情報を示すデータのテーブルを維持する。この情報は、ブロック／ワード線が開／閉される（又は部分的に開／閉される）、ブロック／ワード線が不良であるなどの、論理アドレスの物理アドレスへのマッピングを含み得る。

一部の実施形態では、当技術分野で公知であるように、ステップ７０２の前に、コントローラ１２２は、ホストデータ及びホストからのプログラム命令を受信し、コントローラはＥＣＣエンジン２２４を実行して、ホストデータからコードワードを作成することになる。これらのコードワードは、ステップ７０６で送信されたデータである。コントローラ１２２（例えば、書き込み／読み出しマネージャ２３６）は、メモリ内のデータをプログラミングする前にデータをスクランブルすることもできる。

図７Ｂは、プログラミングのためのプロセスの一実施形態を説明するフロー図である。図７Ｂのプロセスは、図７Ａのステップに応答して（即ち、コントローラ１２２からの命令、データ及びアドレスに応答して）、メモリダイによって実施される。例示的な一実施形態では、図７Ｂのプロセスは、ステートマシン１１２の方向で、上述の１つ以上の制御回路（図１を参照）を使用してメモリダイ１０８上で実施される。図７Ｂのプロセスはまた、上述のフルシーケンスプログラミングを実装するために使用することもできる。図７Ｂのプロセスはまた、多段階プログラミングプロセスの各段階を実装するために使用することができる。

典型的には、プログラム動作中に（選択されたワード線を介して）制御ゲートに印加されるプログラム電圧は、一連のプログラムパルスとして印加される。プログラミングパルス同士の間には、１組の検証パルスが存在して検証を実施する。多くの実装では、プログラムパルスの大きさは、所定のステップサイズだけ、各連続するパルスにあわせて増加する。図７Ｂのステップ７７０において、プログラミング電圧（Ｖｐｇｍ）が開始量（例えば、約１２〜１６Ｖ又は別の適切なレベル）に初期化され、ステートマシン１１２によって維持されるプログラムカウンタＰＣが、１に初期化される。ステップ７７２において、プログラム信号Ｖｐｇｍのプログラムパルスが、選択されたワード線（プログラミングのために選択されたワード線）に印加される。一実施形態では、同時にプログラムされるメモリセルのグループが全て、同じワード線（選択されたワード線）に接続される。選択されていないワード線は、１つ以上の昇圧電圧（例えば、約７〜１１ボルト）を受け取って、当技術分野で公知の昇圧方式を実施する。メモリセルがプログラムされようとしている場合、対応するビット線が接地される。一方で、メモリセルがその現在の閾値電圧に留まろうとしている場合、対応するビット線はＶｄｄに接続されてプログラミングを阻止する。ステップ７７２において、プログラムパルスが、選択されたワード線に接続された全てのメモリセルに同時に印加され、その結果、選択されたワード線に接続された全てのメモリセルが同時にプログラムされる。即ち、それらのメモリセルは、同時に、又は重複する時間の間に（どちらも同時であるとみなされる）プログラムされる。このようにして、選択されたワード線に接続された全てのメモリセルは、プログラミングからロックアウトされない限り、同時にそれらの閾値電圧を変化させる。

ステップ７７４において、１つ以上の検証動作を実施するのに適切な検証基準電圧の組を使用して、適切なメモリセルが検証される。一実施形態では、検証プロセスは、プログラミングのために選択されたメモリセルの閾値電圧が適切な検証基準電圧に達したどうかの試験を適用することによって、実施される。

ステップ７７６において、全てのメモリセルがそれらのターゲット閾値電圧に達したか（合格）について判定される。そうである場合、プログラミングプロセスは完了し成功である、というのも、選択されたメモリセルの全てがそれらのターゲット状態にプログラム及び検証されたからである。ステップ７７８において、「合格」の状態が報告される。７７６において、全てのメモリセルがそれらのターゲット閾値電圧に達していない（不合格）という判定がなされた場合、プログラミングプロセスはステップ７８０に続く。

ステップ７８０において、システムは、それぞれのターゲット閾値電圧分布にまだ達していないメモリセルの数をカウントする。即ち、システムは、これまで検証プロセスに失敗したメモリセルの数をカウントする。このカウントは、ステートマシン、コントローラ、又は他の論理部品によって行うことができる。一実施形態では、センスブロックの各々が、それらのそれぞれのセルの状態（合格／不合格）を記憶することになる。一実施形態では、１つの合計カウントが存在し、これは、最後の検証ステップを失敗した現在プログラムされているメモリセルの総数を反映している。別の実施形態では、データ状態毎に別個のカウントが維持される。

ステップ７８２において、ステップ７８０でのカウントが所定の限界値以下であるかどうかの判定がなされる。一実施形態では、所定の限界値は、メモリセルのページについての読み出しプロセスの間に、エラー訂正コード（ＥＣＣ）によって訂正することができるビットの数である。失敗したメモリセルの数が所定の限界値以下である場合、プログラミングプロセスは停止することができ、「合格」の状態がステップ７７８で報告される。この状況では、十分な数のメモリセルが正確にプログラムされており、その結果、完全にプログラムされていない残りの僅かのメモリセルは、読み出しプロセスの間に、ＥＣＣを使用して訂正することができる。一部の実施形態では、ステップ７８０は、各セクタ、各ターゲットデータ状態、又は他の単位毎に失敗したセルの数をカウントし、これらのカウント値はステップ７８２で個別に又は集合的に閾値と比較される。

別の実施形態では、所定の限界値は、今後の誤りを見越して、読み出しプロセスの間にＥＣＣによって訂正することができるビットの数より小さくすることができる。１ページに対する全てのメモリセルよりも少ないメモリセルをプログラムする場合、又は、１つのデータ状態のみ（又は全ての状態よりも少ない状態）に対するカウントを比較する場合、所定の限界値は、メモリセルのページの読み出しプロセスの間にＥＣＣによって訂正することができるビットの数の（比例した、又は比例しない）一部とすることができる。いくつかの実施形態では、限界値は予め決められていない。代わりに、限界値は、そのページについて既にカウントされた誤りの数、実施されるプログラム−消去のサイクル数、又は他の基準に基づいて変化する。

失敗したメモリセルの数が所定の限界値以上である場合、プログラミングプロセスはステップ７８４に進み、プログラムカウンタＰＣはプログラム限界値（program limit value、ＰＬ）と照合される。プログラム限界値の例としては、１２、２０及び３０が挙げられるが、他の値を使用することもできる。プログラムカウンタＰＣがプログラム限界値ＰＬ以上である場合、プログラムプロセスは失敗したとみなされ、不合格の状態がステップ７８８で報告される。これは、プログラム故障の一例である。プログラムカウンタＰＣがプログラム限界値ＰＬ未満である場合、プロセスはステップ７８６に進み、このステップの間に、プログラムカウンタＰＣは１だけインクリメントされ、プログラム電圧Ｖｐｇｍは次の大きさにステップアップされる。例えば、次のパルスは、１ステップサイズだけ（例えば、０．１〜０．５ボルトのステップサイズ）、前のパルスよりも大きな大きさを有する。ステップ７８６の後、このプロセスはステップ７７２にループして戻り、別のプログラムパルスが選択されたワード線に印加され、その結果、図７Ｂのプログラミングプロセスの別の反復（ステップ７７２〜７８６）が実施される。

一般に、検証動作及び読み出し動作の間には、選択されたワード線は、電圧（基準信号の一例）に接続され、電圧のレベルは、関連しているメモリセルの閾値電圧がこのようなレベルに達しているかどうかを判定するために、読み出し動作（例えば、図６の読み出し基準電圧Ｖｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４、Ｖｒ５、Ｖｒ６、及びＶｒ７を参照）又は検証動作（図６の検証動作基準電圧Ｖｖ１、Ｖｖ２、Ｖｖ３、Ｖｖ４、Ｖｖ５、Ｖｖ６、及びＶｖ７を参照）毎に指定される。ワード線電圧を印加した後、メモリセルの伝導電流を測定して、ワード線に印加された電圧に応答してメモリセルがオンになっている（電流が流れている）かどうかを判定する。伝導電流がある値よりも大きいと測定された場合、メモリセルがオンにされ、ワード線に印加される電圧がメモリセルの閾値電圧よりも大きいと仮定する。伝導電流が所定の値より大きいと測定されない場合、メモリセルはオンにならず、ワード線に印加される電圧はメモリセルの閾値電圧以下であると仮定する。読み出し又は検証プロセスの間、選択されていないメモリセルには、それらの制御ゲートにおいて１つ以上の読み出しパス電圧が提供され、その結果、これらのメモリセルは、パスゲートとして動作することになる（例えば、プログラムされているか消去されているかにかかわらず電流を流す）。

読み出し又は検証動作中にメモリセルの伝導電流を測定する多くの方法がある。一実施例では、メモリセルの伝導電流は、センスアンプ内の専用コンデンサを放電又は充電する速度によって測定される。別の実施例では、選択されたメモリセルの伝導電流は、メモリセルを含むＮＡＮＤストリングが対応するビット線を放電することを可能にする（又は可能にしない）。ビット線の電圧は、それが放電されていたかどうかを調べるために一定時間後に測定される。本明細書に記載される技術は、検証／読み出しのための当該技術分野で既知の様々な方法と共に使用され得ることに留意されたい。当該技術分野で既知の他の読み出し及び検証技術も使用することができる。

一部の実施形態では、コントローラ１２２は、ホストデータ（ホストから受信したデータ）をメモリシステムにプログラムするために、ホスト（又はクライアント、ユーザなど）からの要求を受信する。一部の実施形態では、コントローラ１２２は、プログラムされるホストデータをデータの単位に配置する。例えば、コントローラ１２２は、ホストデータをページ、部分的なページ（ページのサブセット）、ワード線単位、ブロック、ジャンボブロック、又は他の単位に配置することができる。

図７Ｂのステップ７７２は、選択されたワード線にプログラム電圧パルスを印加することを含む。図７Ｂのステップ７７４は、一部の実施形態において、選択されたワード線に検証基準電圧を印加することを含む検証を含む。ステップ７７２及び７７４が反復ループの一部であるとき、プログラム電圧は、大きさがステップアップする一連の電圧パルスとして印加される。電圧パルス同士の間に、検証基準電圧が印加される。これは、図７Ｃに描画され、プログラム電圧パルス７９２、７９４、及び７９６が、ステップ７７２の３回の連続した反復の間に印加される。プログラム電圧パルス７９２、７９４、及び７９６の間で、システムは、メモリセルを試験して、検証基準電圧を検証パルスとして印加することによって、メモリセルの閾値電圧がそれぞれの検証基準電圧よりも大きいかどうかを判定する。

図８は、メモリセルからデータを読み出すために実施される感知動作を説明するフロー図である。ステップ８００において、ＮＡＮＤストリング上の選択されていないメモリセルが導通するように、選択されていないワード線にパス電圧が印加され、これにより、システムは選択されたメモリセルが読み出し基準電圧に応答して導通するかどうかを試験することができる。このパス電圧は、Ｖｒｅａｄと呼ばれることが多い。ステップ８０２において、Ｖｃｇｒとも呼ばれる適切な読み出し基準電圧が、選択されたワード線に印加される。メモリセル当たり１ビットを記憶するシステムの一例では、Ｖｃｇｒ＝０ｖ、又は０ｖに近い小さい電圧を記憶する。ステップ８０４において、全てのビット線がプリチャージされＳる。例示的な一実施形態では、ビット線は、センスアンプ内のコンデンサを充電し、次に、ビット線が充電されるように、ビット線を充電されたコンデンサと通信状態にすることによってプリチャージされる。ステップ８０６において、例えばコンデンサを放電することによって、ビット線が放電できるようになる。「積分時間」又は「ストローブ時間」と呼ばれる所定の時間の後、それぞれのメモリセルがステップ８０８で導通したかどうかを確認するために、コンデンサの電圧が、サンプリングされる。メモリセルがＶｃｇｒに応答して導通する場合、メモリセルの閾値電圧はＶｃｇｒよりも小さい。Ｖｃｇｒ＝０ｖであり、メモリセルがオンになる場合、メモリセルは消去状態にあり、記憶されるデータは１である。Ｖｃｇｒ＝０Ｖであり、メモリセルがオンにならない場合、メモリセルはプログラムされた状態にあり、記憶されるデータは０である。

メモリセルの感知動作は、図１のＳＢ１、ＳＢ２、．．．，ＳＢｐを含むセンスブロック１５０の一部であり得るセンスアンプ回路によって実施することができる。以下の説明は、センスアンプ回路をより詳細に考察し、より具体的には、メモリ性能を改善することができるセンスアンプアーキテクチャを考察する。不揮発性メモリが記憶することができるデータの量が増加するにつれて、メモリデバイスの性能要件も増加する。市場需要を満たすために、読み出し時間及びプログラム時間を低減することによって性能を向上させるための努力がなされている。典型的なセンスアンプ設計では、データ読み出し及びプログラム又は消去検証の両方のための感知時間の主要構成要素は、図８のフローに記載されるセンス時間と共に、ワード線ランプアップ時間、ビット線ランプアップ時間、及び整定時間である。本明細書で提示される実施形態のセンスアンプアーキテクチャは、具体的には図８の最終ステップに関して、低減された感知時間をもたらすことができる。

図１４で始まる以下に示される実施形態との比較のために、図９は、選択されたメモリセルを介して感知ノード又はコンデンサを放電することによって動作する電流ベースのセンスアンプ設計の簡略化された表現を示す。次いで、得られた電圧を感知ノード上に使用して、トランジスタ上にゲート電圧を設定し、そのトランジスタを通じてデータラッチに接続されたノードが放電される。

より具体的には、図９は、選択されたメモリセルに接続されたセンスアンプアーキテクチャの一例を示す。選択されたメモリセル９０１は、ワード線ＷＬ９０３及びビット線ＢＬ９０７に沿って接続され、ビット線ＢＬ９０７は、一方の端部でビット線選択スイッチＢＬＳ９１３と、他方の端部でソース線ＳＲＣ９０５と接続される。選択されたメモリセル９０１は、上記の様々な技術のうちの１つから得ることができる。ＮＡＮＤメモリ構造、又は（選択ゲート又はＮＡＮＤストリングの非選択メモリセルなどのための）他の制御線が、選択されたメモリセルの感知のためのバイアスを必要とする他のアーキテクチャの場合、これらの追加の制御線は図９には表されないが、以下の説明に記載される感知動作に必要に応じてバイアスされるであろう。ビット線選択スイッチ９１３は、１本以上のビット線をセンスアンプの内部ビット線ノードＢＬＩに選択的に接続することを可能にする（以下では、トランジスタＢＬＳ９１３などのデバイスは、デバイスのゲートに印加される制御信号と同じ名前でしばしば称される）。

図９のセンスアンプ回路では、内部ビット線ノードＢＬＩは、ビット線クランプＢＬＣ９１１を介して共通ノードＣＯＭに接続され、共通ノードＣＯＭは、トランジスタＸＸＬ９１８を介して感知ノードＳＥＮに接続される。感知コンデンサＣｓｅｎ９１７は、ＳＥＮノードと電圧レベルＣＬＫＳＡとの間に接続される。ＣＯＭノードは、ＢＬＸ９１２を経由してレベルＶＨＳＡから充電することができ、ＳＥＮノードは、ＢＬＱ９１９を経由してレベルＶＨＬＢから（form）充電することができる。ＶＨＳＡ及びＶＨＬＢの値は、実装の詳細に依存することになり、異なるか又は同じであってもよく、これらは、センスアンプの高電源電圧レベルであり、典型的には数ボルトほどの値になるだろう。トランジスタ９２６は、電圧レベルＣＬＫＳＡとＳＴＢ９２７との間に、かつＳＴＢ９２７を介してノードＩＮＶ＿Ｓに接続され、その制御ゲートがＳＥＮノードに接続されている。ラッチ９３１は、ＩＮＶ＿Ｓとデータバスとの間に接続されている。単一のラッチのみが示されているが、多くの場合、センスアンプは、マルチレベルメモリセル動作の場合など、複数のラッチに接続されるであろう。センスアンプ回路の典型的な実装は、感知機能及びセンスアンプが実施し得る他の機能（プログラム動作中にビットラインをプログラムイネーブル又はプログラム禁止レベルにバイアスするなど）に関連する多数の他の要素を有するが、図及び説明を簡素化する（simply）ために、これらはここでは示されない。

図１０は、感知動作中の図９のセンスアンプ回路の動作の一実施形態を示すフロー図である。ステップ１００１において、選択されたメモリセル９０１のビット線９０７は、内部ビット線ノードＢＬＩを経由してプリチャージされる。ノードＢＬＩは、図９において対応するラベル付けされた実線矢印によって示されるように、ＶＨＳＡ−ＢＬＸ−ＢＬＣ−ＢＬＩ経路を介してＶＢＬＣ−Ｖｔｈ電圧にプリチャージされ、ここで、ＶＢＬＣは、ＢＬＣ９１１のゲートに印加される電圧であり、この場合、ＶｔｈはＢＬＣ９１１の閾値電圧である。ＢＬＸ９１２のゲートは、トランジスタＢＬＣ９１１を飽和状態に保つためにＶＢＬＣ電圧よりも高い電圧ＶＢＬＸを受け取ることになる。ＶＢＬＸ電圧は、ＶＢＬＸ−ＶｔｈであるＣＯＭノードの電圧を規定することになり、この場合、ＶｔｈはＢＬＸ９１２の閾値電圧である。

ステップ１００３では、感知コンデンサＣｓｅｎ９１７及びノードＳＥＮがプリチャージされる。Ｃｓｅｎ９１７は、図９において対応するラベル付けされた実線矢印によって示されるように、ＶＨＬＢ−ＢＬＱ−Ｃｓｅｎ経路を介してプリチャージされる。ＶＨＬＢレベルは、センスアンプの高電圧レベルであってもよく、その結果、Ｃｓｅｎ９１７は、例えば、実装に応じて特定の値で数ボルトまで充電することができる。ステップ１００１及び１００３は、順番に又は並行して実施することができるが、以下のステップ１００５の前に行われる。

感知プロセスの一部として、データ読み出しのためか、プログラム検証のためかを問わず、選択されたメモリセル９０１は、電圧Ｖｃｇｒを読み出すようにワード線ＷＬ９０３上の電圧を設定すること、並びに、使用される特定のメモリ技術に必要な他の要素（例えば、選択されていないワード線、選択ゲート、ソース線）をバイアスすることによって、例えば図８のステップ８００に関してなど、上述したようにバイアスされる。ＮＡＮＤメモリの例では、選択されたメモリセル９０１は、メモリセルのデータ状態に対する特定のＶｃｇｒ電圧のメモリセルの状態（オンセル又はオフセルのいずれか）に基づいて、高抵抗又は低抵抗のいずれかを有することになる。

感知フェーズは、ステップ１００５で実施される。ＢＬ９０７及びＣｓｅｎ９１７がそれらの期待値にプリチャージされるステップ１００１及び１００３のプリチャージ動作に続いて、ＣＬＫＳＡを上昇させて、ＳＥＮノードの電圧レベルを上昇させることができる。次いで、ＸＸＬ９１８及びＢＬＣ９１１をオンにすることにより、ＳＥＮ−ＸＸＬ−ＢＬＣ−ＢＬ＿Ｉ経路を通じてＣｓｅｎコンデンサ９１７を放電させる。選択されたメモリセルの状態に基づいて、Ｃｓｅｎコンデンサ９１７は、図９の対応するラベル付けされた破線矢印によって示されるように、放電するか、又は放電しないことになる。

ステップ１００５の感知フェーズは、トランジスタ９２６の閾値電圧に達するまで、ＳＥＮノード電圧（選択されたメモリセル９０１がオン状態である場合）を放電し続ける。選択されたメモリセル９０１が高抵抗状態にある場合、ＳＥＮはほとんど又は全く放電を見ず、ＳＥＮノードは高いままとなるだろう。ステップ１００７でのストローブ動作では、ＳＴＢ９２７のゲート電圧は高くなり、Ｃｓｅｎ９１７／ＳＥＮノード電圧における電圧レベルに基づいて、トランジスタ９２６はオン又はオフのいずれかになる。トランジスタ９２６の状態に基づいて、ノードＩＮＶ＿Ｓは、その電圧の高い値を有するか、又はＳＴＢ９２７及びトランジスタ９２６を通じて放電され、低い値を有するだろう。次いで、結果をラッチ９３１にラッチし、その後、データバス上に送出することができる。

メモリセルの読み出し時間は、ワード線設定、ビット線整定の時間、ＳＥＮノードを放電するセンス時間（ステップ１００５）及びストローブ時間（ステップ１００７）に主に依存する。図９及び図１０に関連して例示される感知スキームでは、Ｃｓｅｎ／ＳＥＮノードを放電させる時間は、オン状態のメモリセルがＳＥＮノードをＮＭＯＳトランジスタ９２６の閾値電圧未満に放電するのに十分な長さであるべきである。このようにして、ストローブ（ＳＴＢ９２７のゲート上の電圧を高電圧にする）が印加されると、選択されたメモリセルがオン状態にある場合、線ＩＮＶ＿Ｓは低電圧レベルに放電しない。Ｃｓｅｎ９１７及びＳＥＮノードが放電するレートは、選択されたメモリセルを流れる電流に依存する。オンメモリセルとオフメモリセルとの間を区別するのに十分なＳＥＮノードを放電する時間、Ｔｓｅｎは、以下のように表すことができる。
Ｔｓｅｎ＝（ΔＶｓｅｎ^＊Ｃｓｅｎ）／Ｉｏｎ、
式中、Ｉｏｎは、オンメモリセルの電流であり、ΔＶｓｅｎは、ＳＥＮノードがＮＭＯＳ９２６の閾値電圧を下回って放電するのに必要な電圧の変化であり、この式では、ＣｓｅｎはＣｓｅｎ９１７の静電容量である。

図１１は、図９及び図１０に関して記載された読み出しプロセスに関与するタイミングの一部を示す一連の波形である。一番上の線上は、プリチャージイネーブル信号ＰＣｎの反転であり、プリチャージイネーブル信号ＰＣｎは、プリチャージフェーズ中に低く、そうでなければ高い。上記ＰＣｎトレースのように、ＰＣｎは、ビット線プリチャージ（ＢＬ−ＰＣＨ）及びＳＥＮ／Ｃｓｅｎプリチャージ中に低く、続いてセンスフェーズにおいてＳＥＮ／Ｃｓｅｎが放電されると高くなる。プリチャージ中、ＸＸＬ９１８はオフであり、実線矢印で表されるように、ＢＬＸ９１２、ＢＬＣ９１１、及びＢＬＳ９１３が、ビット線ＢＬ９０７をプリチャージするためにオンであり、ＢＬＱ９１９は、ＳＥＮノードをプリチャージするためにオンである。

反転ラッチイネーブル信号Ｌａｔｃｈ＿ＥＮｎは、ストローブの後に、ＩＮＶ＿Ｓにおけるレベルに基づいて感知結果をラッチするように下げられるまで高くなる。第３のトレースは、ビット線選択信号ＢＬＳであり、このビット線選択信号ＢＬＳは、選択されたメモリセルがセンスアンプに接続される持続時間の間高く、この持続時間は、ＩＮＶ＿Ｓにおけるレベルが確定されるまでプリチャージフェーズ及び後続の感知フェーズの両方を含む。一番下は、ＳＥＮノードのトレースである。

ＳＥＮノードにおける電圧レベルは、プリチャージフェーズ中に上昇し、この実施形態では、ビット線ＢＬ９０７及びＣｓｅｎ９１７は、同時にプリチャージされる。選択されたメモリセルがオフ状態にある場合、ＳＥＮノードは、センスフェーズ中に放電せず、ＳＥＮは、実線トレースによって示されるように高いままであり、ＮＭＯＳトランジスタ９２６は後続のストローブフェーズのためにオンになり、ＩＮＶ＿Ｓが放電することを可能にする。選択されたメモリセルがオン状態にある場合、ＳＥＮノードは、破線トレースによって示されるように、センスフェーズ中に放電し、ＮＭＯＳトランジスタ９２６は後続のストローブフェーズのためにオフになり、ＩＮＶ＿Ｓが放電するのを防止する。

図１１では、ＳＥＮがセンスフェーズ内で放電するために割り当てられた時間はＴｓｅｎで示され、組み合わせられたセンスフェーズ及びストローブフェーズは、ボックス内に封入されたＳＥＮトレースの部分によって表される。データ読み出し動作及びプログラム検証動作の両方が、多数のそのような読み出しを必要とするため、感知動作のセンス間隔及びストローブ間隔を低減することができる場合、メモリ性能を改善することができる。

オフセルをオンセルと区別することができるように、感知ノードにおける電圧差は、センスアンプが２つの場合を正確に区別するのに十分な長さに十分に大きい必要がある。十分な差又は電圧スイングをより迅速に確立できるほど、その感知動作をより迅速に実施することができる。これは、図１２及び図１３を参照して例示することができる。

図１２は、図９のセンスアンプ構造内の感知ノード上の電圧スイングを示すためのセンスマージングラフである。図１２では、垂直軸は、感知トランジスタ９２６の制御ゲートに接続されたセンスノードＳＥＮにおける電圧Ｖ_ＳＥＮを示す。感知トランジスタが導通し、ＩＮＶ＿Ｓ線を放電できるようにするために、ＳＥＮノード上の電圧は、感知トランジスタ９２６の閾値電圧Ｖｔよりも大きい必要がある。しかしながら、センスアンプ間の処理及び他の変動により、図１２のハッチング領域に示される範囲によって表されるように、感知トランジスタ９２６間で閾値電圧間の変動が存在するであろう。ＩＮＶ＿Ｓを確実に放電させるためには、ＶＳＥＮは、このＶｔ変動範囲を超えるべきであり、確実にＩＮＶ＿Ｓを放電させないためには、ＶＳＥＮは、このＶｔ変動範囲を下回るべきである。

上述のように、図９に示すような実施形態の電流ベースの感知のセンスフェーズの間、オンメモリセルの場合、メモリセルを通る電流は、ＸＸＬ９１８、ＢＬＣ９１１、及びＢＬＳ９１３を通る経路に沿ってＳＥＮノードを放電することになる。ＳＥＮノードをＶｔ変動範囲より下により迅速に放電できるほど、感知フェーズをより迅速に開始することができる。しかしながら、変動に起因して、再度、オンメモリセルは、異なるレートで放電することになり、図１２は、ワースト（すなわち、オン時に低電流の）オンメモリセルの放電を示す。オンメモリセルの信頼性のある感知のために、センスアンプは、このワーストオン電圧がＶｔ変動範囲を下回るまで待機する必要がある。

オフメモリセルの場合、メモリセルを通る電流がほとんど又は全くないので、ＳＥＮはプリチャージレベルのままである。実際の回路では、多くのオフメモリセルは依然としていくらかの電流を許容し、ＳＥＮ放電をもたらすだろう。このことは、ワースト（すなわち、オフ時に最大電流の）オフメモリセルについて図１２に示されている。オフセルを確実に感知するために、センスアンプは、このワーストオフ電圧降下がＶｔ変動範囲に入る前に感知を完了するべきである。ワーストオンが下側、かつワーストオフが上側であるとき、使用可能なセンス時間Ｔｓｅｎ、Ｖｔ変動範囲は、図１２の水平ハッチング領域によって示されるとおりである。図１２に示すように、メモリ電流がワーストオンメモリセルを十分に放電させるのを待機する必要性は、選択されたメモリセルを感知することができる速度を制限する。

感知時間を低減し、結果としてメモリ性能を向上させるために、感知ノードにおけるオンメモリセルとオフメモリセルとの間の電圧差、又は電圧スイングをより大きくすることができ、より迅速に安定化することができる場合に、感知動作は、より迅速に開始し、かつ短時間で完了することができる。図９の構成において、ＳＥＮノードからのＢＬＣ９１１を通る電流をより大きくすることができれば、感知ノードにおける電圧スイングがより大きくなり、より迅速に確立される。図１３は、感知ノード上の大きなスイングを示す。

図１３は、図１２のような感知ノード上での電圧スイングを示すが、より大きな電圧スイングを有するセンスマージングラフである。図１３は、図１２の要素を繰り返すが、ここではワーストオンの波形がはるかに急速に低下し、より長い、かつより早く開始する使用可能なＴｓｅｎ窓を提供し、より大きなオン／オフ比が非常に広いセンスマージンをもたらす。典型的な電流ベースのセンスアンプから利用可能なゲインは、量電圧スイング（amount voltage swing）によって制限され、これは多くの用途に対する著しい制限となり得る。十分なスイングがあれば、センスアンプは、オン／オフ電流比を増幅し、センスマージンを広くすることができる。センスアンプによって使用可能な最小スイングは、ＢＬＣ９１１の電流増幅特性によって制限され、ＢＬＣ９１１は、ＢＬＣトランジスタのスタビリティファクタ（又はＳファクタ）によって制限される。したがって、電流ベースのセンスアンプは、ＢＬＣ９１１のＳファクタよりも無理なく大きい電圧スイングを有するべきである。いくつかの用途では、このことは、かかる電流ベースのアプローチの感知速度を制限する場合がある。

これらの起こり得る制限を克服するために、以下では、より小さい電圧スイングに関しても十分なゲインを提供することができる電圧ベースのセンスアンプアーキテクチャを導入する。図１４は、かかる電圧ベースの小さなスイングのセンスアンプに関するハイレベルブロック図である。

図１４は、オンメモリセルとオフメモリセルとの間の小さな電圧スイングを使用して、選択されたメモリセルのデータ状態を決定するためのセンスアンプアーキテクチャの一実施形態のハイレベルブロック図である。実施形態に応じて、図１４のセンスアンプは、１本以上のビット線に接続することができ、この例は、２本のビット線ＢＬ０及びＢＬ１を明示的に示す。以下の考察では、４本のビット線の例が使用されており、ここで各センスアンプのための複数のビット線を有することにより、感知のために選択されたビット線を非選択ビットで分離することを可能にして妨害を低減する。ビット線のそれぞれは、メモリセル１４０１に対してＢＬ０ １４０７が示されるように、１つ以上のメモリセルに接続可能である。図９の対応する要素に関して上述したように、メモリセル１４０１は、ＢＬ０ １４０７とソース線ＳＲＣ１４０５との間に、かつワード線１４０３に沿って接続される。上述のように、メモリセル１４０１は、ＮＡＮＤストリングなどのメモリセル群のうちの１つであってもよく、ワード線１４０３は、ＮＡＮＤストリングに沿った非選択メモリセルの選択線及びワード線などの、対応する制御線のセットを表すことができる。

センスアンプは、感知コンデンサＣｓｅｎ１４１７を含み、その１つのプレートに内部ビット線ＢＬＩが接続されている。ＢＬＩは、スイッチＢＬＳＲＣ１４１５を介して電圧レベルＶＢＬＳＲＣに接続されている。内部ビット線ＢＬＩは、それぞれ対応するＢＬＣスイッチ１４１１を介して１本以上のビット線に接続可能である。図１４の実施形態は、ビット線毎に１つの対応するＢＬＣスイッチ１４１１を示しているが、他の実施形態では、単一のＢＬＣスイッチ１４１１を他のビット線選択要素と共に使用して、１つのセンスアンプを複数のビット線と共に使用可能にすることができる。複数のビット線の並行プログラミングを可能にするために、各ビット線は、ＢＬＣスイッチ１４１１の他方の側に対応するＳＤＬセクション１４１３を有する。これにより、ビット線に共通の主セクション１４２１及び感知コンデンサＣｓｅｎ１４１７を共有させつつ、プログラムイネーブル値又はプログラム禁止値を各ビット線のＳＤＬセクション１４１３内にラッチすることが可能になる。

Ｃｓｅｎ１４１７の他方の側は、次に主センスアンプ（ＳＡ）セクション１４２１に接続される感知ノードＳＥＮｐに接続される。主ＳＡセクション１４２１は、ＳＥＮｐとＳＥＮｎとの間に接続されている。ＳＥＮｎは次に、ＤＢｕｓスイッチ１４２３を経由して（by way）データバスに接続されて、感知動作の結果を出力することができる。主ＳＡセクション１４２１はまた、Ｃｓｅｎ１４１７を戻ってＢＬＩに接続される。

制御信号スイッチＢＬＳＲＣ１４１５、ＢＬＣスイッチ１４１１、及び図１４〜図１７のスイッチをバイアスするために使用される他の制御信号は、１つ以上の制御回路１４９０によって生成され得る。実施形態に応じて、１つ以上の制御回路１４９０は、本明細書に記載される動作を実施するための電気回路を含み、複数のセンスアンプ間で共有される単一のセンスアンプ、より一般的なオンダイ制御回路１１０の一部、又はこれらの様々な組み合わせに特有であり得る。制御回路は、ハードウェアのみ、又はハードウェアとソフトウェア（ファームウェアを含む）との組み合せを含むことができる。例えば、本明細書に記載する機能を実施するためにファームウェアによってプログラムされたコントローラは、制御回路の一例である。制御回路は、プロセッサ、ＦＧＡ、ＡＳＩＣ、集積回路、又は他の種類の回路を含むことができる。

より具体的には、図１Ａを再び参照すると、図１４の制御／バイアスブロック１４９０の１つ以上の制御回路は、オンダイ制御回路１１０（ステートマシン、オンチップアドレスデコーダ１１４、及び電力制御１１６を含む）の要素と共に、感知ブロックＳＢ１、ＳＢ２、．．．、ＳＢｐ（センスアンプを配置することができる）内の制御回路を含むことができる。１つ以上の制御回路の他の要素は、行デコーダ１２４、列デコーダ１３２、及び読み出し／書き込み回路１２８の他の要素を含むことができる。例えば、図１４〜図１７のセンスアンプに印加される様々な制御信号は、電力制御１１６によって供給される電圧レベルを使用して、ステートマシン１１２からの命令に基づいて、感知ブロックＳＢ１、ＳＢ２、．．．、ＳＢｐ内の論理及び復号回路に提供され得る。メモリセル１４０１、ワード線ＷＬ１４０３、ソース線ＳＲＣ１４０５、スイッチＢＬＳＲＣ１４１５、ＢＬＣスイッチ１４１１及び他の要素をバイアスすることは、再度電力制御１１６によって供給される電圧レベルを使用して、ステートマシン１１２からの命令に基づいて、バイアス回路、ドライバ、並びに行デコーダ１２４、列デコーダ１３２、及び読み出し／書き込み回路１２８の要素を有するデコーダを含む制御回路によって実施され得る。

図１５は、図１４のセンスアンプの一実施形態のより詳細な図である。図１５において、またより詳細な図１６及び図１７では、メモリセル１４０１及び他のメモリアレイ要素は、提示を単純化するために明示的に示されていない。同様に、制御／バイアスブロック１４９０は図示されていないが、制御／バイアスブロック１４９０の電気回路が図１５〜図１７に記載される要素の様々な制御信号を供給することが、理解されるであろう。図１５の実施例では、センスアンプの内部ビット線ＢＬＩは、４本のビット線に接続可能である。ＢＬ０に関して、ＳＤＬセクション１４１３が、より詳細に示される。ＳＤＬセクション１４１３は、間で交差結合に接続されてラッチを形成し、１５４３ＩＮＶ＿Ｓの入力ノードを、スイッチ１５４５を介してビット線ＢＬ０に接続する一対のインバータ１５４１及び１５４３を含む。ビット線ＢＬ０はまた、ビット線をＶＳＬＤレベルに設定するために使用することができるスイッチＳＬＤ１５４７を介して電圧レベルＶＳＬＤに接続される。図示の実施形態では、スイッチ１５４５、ＳＬＤ１５４７、及びＢＬＣ１４１１は、相補的な制御信号を有する並列接続されたＮＭＯＳ、ＰＭＯＳ対で形成された伝送ゲートとして実装される。本明細書に示される例示的実施形態では、スイッチＢＬＳＲＣ１４１５は伝送ゲートと同様に実装される。

本実施形態における主ＳＡセクション１４２１は、高供給レベルＶｄｄと接地との間に接続された３つのインバータ１５３３、１５３５、及び１５３７を含む。インバータ１５３３は、その入力部がＳＥＮｐノードで感知コンデンサＣｓｅｎ１４１７に接続され、出力部がＳＥＮｎノードに接続される。インバータ１５３５は、その入力部がＳＥＮｎに接続され、出力部がＳＥＮｐに接続されているインバータ１５３３と交差結合されてラッチを形成する。インバータ１５３７もまた、その入力部がＳＥＮｎノードに接続されるが、その出力部は感知コンデンサＣｓｅｎ１４１３を越えて接続されている。短絡スイッチＥＱ１５３１は、ＳＥＮｐとＳＥＮｎとの間に接続され、インバータ１５３３の入力ＳＥＮｐ及び出力ＳＥＮｎが短絡されることを可能にする。スイッチＥＱ１５３１は、相補的制御信号を受信する並列接続されたＮＭＯＳ／ＰＭＯＳ対の伝送スイッチとして再び実装される。

図１６は、図１５のＳＤＬセクション１４１３の更なる詳細を提供する。インバータ１５４１は、一対のＰＭＯＳ１６０１及びＮＭＯＳ１６０３から形成され、その入力部はＩＮＶ＿Ｓに接続されている。インバータ１５４１の出力部は、インバータ１５４３のＰＭＯＳ１６１１及びＮＭＯＳ１６１３の入力部であり、インバータ１５４３の出力部はＩＮＶ＿Ｓであり、その結果インバータ１５４１及び１５４３はラッチを形成することができる。ＰＭＯＳ１６１５及びＮＭＯＳ１６１７はまた、インバータ１５４３の出力をＩＮＶ＿Ｓから分離するために含まれ得る。これらのトランジスタの制御信号は、上述のように、制御／バイアスブロック１４９０の１つ以上の制御回路によって提供され得る。

矢印Ａによって示されるように、転送ゲートＳＬＤ１５４７は、アイドル時又はビット線ＢＬが非選択であるときに、ビット線ＢＬにシールド電圧ＶＳＬＤを提供するために使用することができる。スイッチ１５４５及びＢＬＣ１４１１がオフであり、ＳＬＤ１５４７がオンであるとき、これは、ビット線のプリチャージ動作など、シールドのためか、他の目的のためかを問わず、ＶＳＬＤレベルに設定されるようにビット線ＢＬを設定することになる。

ＳＤＬセクション１４１３は、プログラミング動作のためにビット線ＢＬ上の電圧に使用することができるラッチとして分離（severs）する。スイッチ１５４５及びＢＬＣ１４１１がオフになり、スイッチ１５４５がオンであるとき、ビット線ＢＬは、ＬＡＴ＿Ｓ上のレベルにバイアスされる。ＩＮＶ＿Ｓ上の高電圧レベル（例えばＶｄｄ）をラッチすることによって、ビット線ＢＬはプログラム禁止になり、ＩＮＶ＿Ｓ上の低電圧レベル（例えば、Ｖｓｓ）をラッチすることによって、ビット線ＢＬはプログラム有効化される。

転送ゲートＢＬＣ１４１１のスイッチは、矢印Ｂに示されるようにビット線ＢＬ及びＳＤＬセクション１４１３を内部ビット線ＢＬＩに接続し、複数の目的で使用することができる。プログラムデータ（プログラムイネーブル又はプログラム禁止）は、ＢＬＣ１４１１及びスイッチ１５４５経路によって、ＢＬＩからＳＤＬセクション１４１３に転送され得る。ＢＬＣ１４１１はまた、ＢＬとＢＬＩとの間でパス／フェイルスキャン結果を転送するために使用され得る。転送ゲートＢＬＣ１４１１はまた、選択されたときにビット線ＢＬを、データ読み出し、プログラム検証、又は消去検証のためかにかかわらず、感知動作のためにＢＬＩ及び主ＳＡセクション１４２１に接続する。

図１７〜図１９は、図１４及び図１５のセンスアンプ構造の主ＳＡセクション１４２１及びその動作に関するより詳細を提供する。インバータ１５３３は、Ｖｄｄと接地との間で直列に接続された１７０１／１７０３のＰＭＯＳ／ＮＭＯＳの組み合わせを含み、それらの制御ゲートは、ＳＥＮｐに接続され、それらの間のノードはＳＥＮｎに接続されている。ＰＭＯＳ ＳＴＢｎ １７０５は、ＰＭＯＳ１７０１とＳＥＮｎとの間に接続され、ＮＭＯＳ ＳＴＢ １７０７は、ＮＭＯＳ１７０３とＳＥＮｎとの間に接続される。制御信号ＳＴＢ及びＳＴＢｎは相補的であり、インバータ１５３３をＳＥＮｎノードから分離するために使用することができる。

インバータ１５３５は、その入力部がＳＥＮｎに接続され、出力部がＳＥＮｐに接続されている、インバータ１５３３とラッチを形成するように配置されている。インバータ１５３５は、Ｖｄｄと接地との間で直列に接続された１７１１／１７１３のＰＭＯＳ／ＮＭＯＳの組み合わせを含み、それらの制御ゲートは、ＳＥＮｎに接続され、それらの間のノードはＳＥＮｐに接続されている。ＰＭＯＳ ＳＴＢ２ｎ １７１５は、ＰＭＯＳ１７１１とＳＥＮＰとの間に接続され、ＮＭＯＳ ＳＴＢ２ １７１７は、ＮＭＯＳ１７１３とＳＥＮｐとの間に接続される。制御信号ＳＴＢ２及びＳＴＢ２ｎは相補的であり、インバータ１５３５をＳＥＮｐノードから分離するために使用することができる。

インバータ１５３７もまた、その入力部がＳＥＮｎに接続されるが、その出力はＣｓｅｎ１４１７を越えてＢＬＩに接続されている。インバータ１５３７は、Ｖｄｄと接地との間で直列に接続された１７２１／１７２３のＰＭＯＳ／ＮＭＯＳの組み合わせを含み、それらの制御ゲートは、ＳＥＮｎに接続され、それらの間のノードはＢＬＩに接続されている。ＰＭＯＳ Ｓ２Ｓｎ １７２５は、ＰＭＯＳ １７２１とＢＬＩに接続されたノードとの間に接続され、ＮＭＯＳ Ｓ２Ｓ １７２７は、ＮＭＯＳ １７２３とＢＬＩに接続されたノードとの間に接続される。制御信号Ｓ２Ｓ及びＳ２Ｓｎは相補的であり、インバータ１５３７をＢＬＩから分離するために使用することができる。図１７のスイッチ及びトランジスタの制御信号は、上述のように、制御／バイアスブロック１４９０からの１つ以上の制御信号によって提供され得る。

図１８は、データ読み出し又は検証のためかにかかわらず、感知動作中のビット線電圧ＶＢＬを示す。最初に、ビット線は、この実施例では１ボルトまでプリチャージされ、実際の値は実装に応じてより高くても低くてもよい。ビット線がプリチャージ及び安定化されると、ビット線に沿った選択されたワード線は、感知動作のためにバイアスされる。これには、特定のデータ状態を読み出す又は検証するための感知電圧を対応するワード線に印加すること、並びに選択されたＮＡＮＤストリングの選択ゲート及び非選択メモリセルをバイアスしてオンにするなどの任意の他の必要なメモリセルアレイバイアシングを含むことができる。選択されたメモリセルに記憶されたデータ状態に対する感知電圧の関係に応じて、メモリセルはオン状態にあり、放電を開始するか、又はオフ状態にあり、そのプリチャージレベルを維持するかのどちらかになる。図１８に示されるように、感知コンデンサが感知間隔中に放電する（又は放電しない）と、このことは電圧スイングを開く。図１７に示されるセンスアンプアーキテクチャは、この例では５０ｍＶとして取られた比較的小さい電圧スイングが開くと、オンメモリセルとオフメモリセルとを区別することができる。ＶＢＬＳＲＣ電圧レベルは、この時点でＶＢＬ（オフ）値とＶＢＬ（オン）値との中間、すなわち、この実施例ではＶＢＬＳＲＣ＝０．９７５Ｖとなるように取られる。

図１９は、図１８のビット線に示されるように、同じ感知プロセス中のＳＥＮｐノード及びＳＥＮｎノード上の電圧レベルを示す。最初に、ビット線のプリチャージ時間及び前の放電時間中、ＳＮＥｐ及びＳＥＮｎはそれぞれ、センスアンプの前の動作に応じて、高（例えば、Ｖｄｄ）及び低（例えば、Ｖｓｓ又は接地）又は低及び高のいずれかであってもよい。例えば、（オンの場合）ビット線が放電を開始した後しばらくの間の中間時間など、ビット線が完全な電圧スイングを完全に確立するために十分に放電する機会を有する前に、ＳＥＮｎノード及びＳＥＮｐノードは、「１」とマークされた間隔中に、プリチャージされる。ＳＥＮｎ及びＳＥＮｐをプリチャージするために、ＳＴＢ１７０７及びＳＴＢｎ１７０５は、転送ゲートＥＱ１５３１の短絡スイッチのようにオンにされ、その結果、インバータ１５３３の入力ＳＥＮｐ及び出力ＳＥＮｎが短絡され、ＳＥＮｐ及びＳＥＮｎの両方を中間電圧レベルに設定する。間隔１の間、ＢＬＩ上の電圧レベル、及びＣｓｅｎ１４１７上の電圧をＶＢＬＳＲＣとして設定するために、ＢＬＳＲＣ１４１５はオンである。

ＳＥＮｐ及びＳＥＮｎがプロチャージされ、それらの電圧レベルが安定すると、スイッチＢＬＳＲＣ１４１５及びＥＱ１５３１をオフにすることができる。ビット線電圧が、図１８の電圧スイングによって示されるように十分な分離を確立するのに時間を有したとき、転送ゲートＢＬＣ１４１１はオンになり、内部ビット線ＢＬＩは、選択されたメモリセルのビット線に接続される。図１９に示されるように、これは、間隔１の間隔２への遷移において生じる。オンメモリセルについては、これはＢＬＩ及びＳＥＮｐを引き下げ、オフメモリセルについては、ＢＬＩ及びＳＥＮｐを引き上げる。時間間隔２から時間間隔３の遷移において、インバータ１５３３のＳＴＢ／ＳＴＮｎ １７０７／１７０５はオンであり、インバータ１５３５のＳＴＢ２／ＳＴＮ２ｎ １７１７／１７１５及びインバータ１５３５のＳ２Ｓ／Ｓ２Ｓｎ １７２７／１７２５はオンになる。これにより、ＳＥＮｐ上の反転され増幅されたレベル電圧レベルをＳＥＮｎにラッチさせ、図１８に示される低電圧スイングの種類で動作することができる電圧ベースの感知を提供する。次いで、ＳＥＮｎのラッチされた結果を、ＤＢｕｓ転送ゲート１４２３を介してデータバスに接続して、感知結果を読み出すことができる。

図１４〜図１９に関して例示されるセンスアンプアーキテクチャは、ビット線上のオンメモリセルとオフメモリセルとの間の電圧スイングとは独立して一定のゲインを提供することができ、高速動作に好適なアーキテクチャを作製することができる。転送ゲートＥＱ１５３１の使用は、プロセス、電圧、及び温度（ＰＶＴ）変動から生じ得るインバータ１５４１の閾値変動を相殺することによって精度を向上させる。このアーキテクチャはまた、感知動作のための閾値依存デバイス（図９の感知トランジスタ９１６など）の使用が除外されているため、そのトランジスタのための非常に低い電圧デバイスの使用を可能にする。

図２０は、図１４〜図１９のセンスアンプ構造を使用した感知動作の一実施形態のフロー図である。ステップ２００１では、図１４の選択されたメモリセル１４０１のビット線ＢＬ０ １４０７などの選択されたメモリセルのビット線がプリチャージされる。選択されたビット線は、制御／バイアスブロック１４９０からの制御信号に基づいて、ＳＤＬ１５４７の使用によってプリチャージすることができ、図１８の開始時に示されるようにビット線電圧ＶＢＬを確立する。主ＳＡセクション１４２１は、ステップ２００３でプリチャージされ、図１９の期間１に示すように、制御／バイアスブロック１４９０からの制御信号に基づいて、ＳＴＢｎ１７０５、ＳＴＢ１７０７、ＥＱ１５３１及びＢＬＳＲＣ１４１５をオンにすることによって、ＢＬＩ、ＳＥＮｎ、及びＳＥＮｐをプリチャージする。プリチャージ及び安定化されると、ＢＬＳＲＣ１４１５及びＥＱ１５３１をオフにすることができる。ステップ２００５では、選択されたメモリセルは、選択されたメモリセル１４０１のＷＬ１４０３に感知電圧を印加すること、並びに他の必要なアレイバイアシング（選択ゲート、非選択ワード線など）によって、選択されたメモリセルの伝導状態に応じて、放電する又は放電しないようにバイアスされる。これらの動作の制御信号は、オンオンチップ制御回路によって決定され、また行デコーダ１２４のドライバによってワード線に印加される電圧を用いて決定されるようなブロック１４９０からの制御信号に再度基づいてもよい。図１８及び図１９によって例示されるように、ステップ２００５は、ステップ２００３のプリチャージの前に開始することができるが、ＢＬＩ、ＳＥＮｎ、ＳＥＮｐのプリチャージは、ステップ２００９の前に完了されるべきである。

ステップ２００７は、図１８に示すように、選択されたメモリセルのビット線がオンメモリセルのために放電する間隔を与える。十分なスイングが確立されると、ステップ２００９で、制御回路１４９０は、ＢＬＣ１４１１をオンにしてＢＬＩをビット線に接続し、それにより、ＳＥＮｐは、図１９の期間２に示されるように、ステップ２００７で確立されたＶＢＬに応じて上昇又は下降し、ＳＥＮｐの実線の下り勾配線は、オンメモリセルに相当し、ＳＥＮｐの破線の上り勾配線はオフメモリセルに相当する。ステップ２０１１では、図１９の期間、つまり間隔３に示されるように、ＳＥＮｐ上のレベルに対して１を超えるゲインで増幅（及び反転）し、ＳＥＮｎのレベルを設定するために、ＳＴＢｎ１７０５、ＳＴＢ１７０７、ＳＴＢ２ｎ１７１５、ＳＴＢ１７１７、Ｓ２Ｓｎ１７２５、及びＳ２Ｓ１７２７は、全てオンであり、間隔３では、ＳＥＮｎの実線の上り勾配線は、オンメモリセルに相当し、ＳＥＮｎの破線の下り勾配線は、オンメモリセルに相当する。次いで、その結果は、インバータ１５３３及び１５３５から形成されたラッチにおいて、ステップ２０１３でラッチされる。次いで、ラッチされた結果は、ＤＢｕｓスイッチ１４２３を経由して、ＳＥＮｎからデータバスに転送され得る。

図２１は、図１４〜図１９のセンスアンプ構造を使用して、プログラミング動作に関するデータを転送し、書き込む一実施形態のフロー図である。データを書き込むことができる前に、データは、データバスからプログラミング前に各ビット線の対応するＳＤＬセクション１４１３、状態マシン１１２の指示で実施され得るプロセス、及び制御信号を供給する制御／バイアスブロック１４９０内の他の要素に転送される。ステップ２１０１では、図１４のＢＬ１４０７、又はより一般的には、ビット線ＢＬｎなどの第１のビット線にプログラミングされるユーザデータが、ＤＢｕｓ転送ゲート１４２３を越えてデータバスからＳＥＮｎに転送され、インバータ１５３３及び１５３５から形成されたＳＥＮｎ−ＳＥＮｐラッチにラッチすることができる。図１４及び図１５の実施形態に示されるように、各主ＳＡセクション１４２１は、複数のビット線に接続され得る。例示的な実施形態は、４本のビット線、及び各主ＳＡセクション１４２１の対応するＳＤＬセクション１４１３を有する。プログラミング前に、上記のＮＡＮＤメモリ実施形態においてワード線に沿ってプログラミングパルスを印加することなどによって、ワードに沿った全てのビット線に対する書き込みデータが転送される。

ステップ２１０３において、インバータ１５３３及び１５３５から形成されたＳＥＮｎ−ＳＥＮｐラッチ内の書き込みデータは、インバータ１５３７によってＳＥＮｎからＢＬＩに転送され、転送ゲートＢＬＣ１４１１を経由して、ＢＬＩからビット線に転送される。ビット線の書き込みデータは次に、ビット線の対応するＳＤＬセクション１４１３にラッチされる。次いで、ＳＥＮｎノードは、センスアンプに関連付けられたビット線の次のデータを受信することができ、ビット線の対応するＳＤＬセクション１４１３に同様に転送される。これは、ステップ２１０５において、ラッチに対するより多くのビット線書き込みデータが存在する場合、ステップ２１０１にループバックするフローによって発生する。本明細書で使用される例では、これは、センスアンプに関連付けられた４本のビット線に相当する。書き込みデータの全てが書き込みページのビット線にロードされると、ステップ２１０７でデータをプログラムする準備が整う。本明細書では、単一のセンスアンプ及びその対応するビット線のセットについて説明しているが、プロセスは、他のセンスアンプ及びビット線に対して同時に実施することができる。

図２２は、図２１のステップ２１０１〜２１０７に対応するＳＤＬセクション１４１３のプログラミングラッチへのデータ転送を示す一連の波形である。図２２の例は、センスアンプｎのプロセスを示し、センスアンプｎは、対応するビット線のセットＢＬ４ｎ、ＢＬ４ｎ＋１、ＢＬ４ｎ＋２、及びＢＬ４ｎ＋３を有する。この例では、ＢＬ４ｎから開始する順番が示されているが、他の実施形態は、他の順序を使用することができる。最初に図２２では、データは、センスアンプｎのＳＥＮｎ内で転送され、次いで、インバータ１５３７によってＢＬＩに転送され、対応するＢＬＣ１４１１を経由してＢＬ４ｎに転送されて、対応するＳＤＬセクション１４１３、ＳＤＬ＜０＞に記憶される。次いで、このプロセスは、ＢＬ４ｎ＋１及びＳＤＬ＜１＞、ＢＬ ４ｎ＋２及びＳＤＬ＜２＞、並びにＢＬ４ｎ＋３及びＳＤＬ＜３＞について繰り返される。この時点で、書き込みデータはラッチされ、転送ゲートＢＬＣ１４１１は全てオフである。プログラミングに必要なアレイの任意の他のバイアスが確立され、プログラミングパルスＶＰＧＭを、対応するワード線に沿って印加することができる（ＷＬ＝ＶＰＧＭ）。図１４〜図１９の構成では、ＳＤＬデータラッチは、ビット線に直接接続されているため、ビット線の全てがユーザデータで同時にプログラムされ得るように、プログラム禁止／プログラムイネーブルビット線バイアスを制御することができる。

図２１に戻ると、ステップ２１０９で、ラッチされた書き込みデータのプログラミングが実行され、このプログラミングは、ステートマシン１１２及び制御信号を供給する制御／バイアスブロック１４９０内の他の要素の指示で再度実施され得る。例えば、上記のＮＡＮＤメモリ構造では、これは、行デコーダ１２４内のドライバからの図１４の選択されたワード線ＷＬ１４０３へのＶＰＧＭパルスの印加に対応する。各センスアンプに接続された複数（この例では４本）のビット線が存在するとき、これらのビット線は順次検証される。この例では、これは、センスアンプｎについてＢＬ４ｎ〜ＢＬ４ｎ＋３の順序で行われるが、他の実施形態は、他の順序を使用することができる。ステップ２１１１で、ＢＬｎに沿って選択されたメモリセルが検証され、検証動作は、データ読み取り動作について上述したようにすることができるが、その結果は、対応するＳＤＬセクション１４１３に記憶される。より具体的には、ＳＤＬセクションがプログラムイネーブル値に以前に設定され、メモリセルがステップ２１１１で検証した場合、対応するＳＤＬセクション１４１３内にラッチされた値は、プログラム禁止値に変更される。検証されるビット線がより多い場合、ステップ２１１３において、フローは、次の対応するビット線のためにステップ２１１１にループバックし、対応するビット線の全てが検証された場合、フローはステップ２１１３からステップ２１１５へと移動する。

ステップ２１１５は、センスアンプに対応するビット線に沿って選択されたメモリセルの全てが検証されたかどうかを判定する。そうでない場合、フローは、次のプログラムパルスのためにステップ２１０９にループバックする。ステップ２１１５で、プログラムされたようにメモリセルの全てが検証された場合、プログラミング動作は、センスアンプに対応するビット線に対して完了する。次いで、ステートマシン１１２並びにブロック１４９０の他の制御及びバイアス要素は、（マルチステートメモリセルの実施形態の場合のように）同じワード線上にあるか、又は異なるワード線上にあるかにかかわらず、書き込まれるデータの任意の追加のページのプログラムに移ることができる。図２１は、複数のビット線及びプログラミングデータラッチ（ＳＤＬセクション１４１３）が単一の主ＳＡセクション１４２１に関連付けられているプロセスを示すためのいくつかの方法で簡略化されている。実際の実施形態では、典型的には、書き込みプロセスにおいて同時に動作する他のそのようなセンスアンプ及び対応するビット線のセットが存在し、書き込み動作は、選択されたメモリセルの全て（又は十分な数）が検証するまで継続するであろう。書き込み動作はまた、エラー状態を返す前にプログラムループの最大数を有する、又はある数のメモリセルにエラー訂正コード（ＥＣＣ）及び他の技術を介してこれらを検証及び処理することができないようにすることなど、共通のプログラム動作の詳細を含むことができる。

図２３は、図２１のステップ２１０９〜２１１５に対応するプログラム検証の一実施形態を示す一連の波形である。左から始めて、図２３は、図２２が、書き込みデータがプログラミングラッチＳＤＬセクション１４１３にロードされた時点で、第１のプログラミングパルスＷＬ＝ＶＰＧＭで終了したところから再開する。次いで、（この実施形態では）４本のビット線ＢＬ ｎ、ＢＬ ｎ＋１、ＢＬ ｎ＋２、及びＢＬ ｎ＋３が順次検証される。図２３は、検証動作中のこれらのビット線のそれぞれのビット線電圧を示し、プリチャージされているビット線、次に、図１８のＶＢＬに対応する中間領域（中間領域内でビット線は、オフメモリセルのプリチャージレベルを維持するか、又はオンメモリセルのために放電する）を示し、その後、ビット線は放電され、プロセスは次のビット線に移動する。ビット線のセットの全てが検証され、結果がＳＤＬセクション１４１３にラッチされると、ビット線のそれぞれはＢＬ＝ＳＤＬにバイアスされ得、次のプログラミングアプローチパルスＷＬ＝ＶＰＧＭが印加される。このプロセスは、選択されたメモリセルの全てが検証されるまで、又はプログラミング動作がそれ以外終了するまで繰り返す。

態様の第１のセットによれば、センスアンプ回路は、第１のプレート及び第２のプレートを有するコンデンサと、コンデンサの第１のプレートを選択されたメモリセルに接続するように構成された第１選択スイッチと、を含む。第１のインバータは、入力ノード及び出力ノードを有し、入力ノードは、コンデンサの第２のプレートに接続される。第２のインバータは、第１のインバータの出力ノードに接続された入力ノードと、第１のインバータの入力ノードに接続された出力ノードと、を有し、第１のインバータとラッチを形成するように構成されている。短絡スイッチは、第１のインバータの入力ノードを第１のインバータの出力ノードに接続するように構成され、第３のインバータは、第１のインバータの出力ノードに接続された入力ノードと、コンデンサの第１のプレートに接続された出力ノードと、を有する。１つ以上の制御回路は、第１の選択スイッチに、短絡スイッチに、第１のインバータに、第２のインバータに、及び第３のインバータに接続される。１つ以上の制御回路は、コンデンサの第１のプレートをプリチャージし、コンデンサの第１のプレートをプリチャージすると同時に、短絡スイッチが第１のインバータの入力ノードを第１のインバータの出力ノードに接続することを可能にすることと、コンデンサの第１のプレートをプリチャージすることに続いて、短絡スイッチを無効にし、第１の選択スイッチによってコンデンサの第１のプレートを選択されたメモリセルに接続し、選択されたメモリセルの導通状態に応じた速度でコンデンサの第１のプレートを放電することと、を行うように構成されている。

他の態様は、センスアンプ回路をプリチャージすることと、読み出し選択されたメモリセルをバイアスして、読み出し選択メモリセル内に記憶されたデータ状態に依存するレベルで電流を伝導することと、を含む方法を含む。センスアンプ回路をプリチャージすることは、センスアンプ回路の感知コンデンサの第１のプレートに接続された内部ビット線をプリチャージすることと、センスアンプ回路のラッチ回路をプリチャージすることと、を含み、ラッチ回路は、感知コンデンサの第２のプレートに接続された入力ノード、及び第１のインバータの入力部に接続された出力部を有する、第２のインバータの入力部に接続された出力ノードを含み、センスアンプ回路はまた、第１のインバータの出力ノードに接続された入力部及び内部ビット線に接続された出力部を有する第３のインバータ（inverted）を含み、ラッチ回路をプリチャージすることは、第１のインバータの出力ノードを第１のインバータの入力ノードに接続することを含む。センスアンプ回路をプリチャージすることに続いて、読み出し選択されたメモリセルをバイアスして、読み出し選択メモリセルに記憶されたデータ状態に依存するレベルで電流を伝導する間、内部ビット線は、読み出し選択されたメモリセルを介して放電するように接続されている。

更により多くの態様は、複数の不揮発性メモリセルと、メモリセルのうちの１つ以上にそれぞれ接続された１本以上のビット線と、１本以上の第１のビット線のうちの１本に接続可能なセンスアンプと、メモリセル及びセンスアンプに接続された１つ以上の制御回路と、を含む不揮発性メモリ回路を含む。センスアンプは、コンデンサと、コンデンサの第１のプレートに接続され、ビット線のうちの１本以上に選択的に接続可能な内部ビット線と、コンデンサの第２のプレートに接続された入力ノード及び出力ノードを有するラッチと、ラッチの出力ノードに接続された入力部及び内部ビット線に接続された出力を有するインバータと、を含む。１つ以上の制御回路は、メモリセルのうちの選択された１つをバイアスして、選択されたメモリセルに記憶されたデータ状態に依存するレベルで電流を伝導し、センスアンプをバイアスして、内部ビット線をプリチャージし、ラッチの入力ノードをラッチの出力ノードに短絡させることによって、ラッチをプリチャージすることと、内部ビット線及びラッチをプリチャージすることに続いて、選択されたメモリセルを介して、選択されたメモリセルの導電率に基づいた速度で内部ビット線を感知間隔の間に放電させることと、感知間隔に続いて内部ビット線の電圧レベルに基づいて、ラッチの出力ノードの値を設定することと、を行うように構成されている。

本明細書の目的のために、明細書中の「実施形態」、「一実施形態」、「いくつかの実施形態」又は「別の実施形態」に対する言及は、異なる実施形態又は同一の実施形態について記述するために使用されることがある。

本明細書の目的のために、接続とは、直接的な接続又は間接的な接続（例えば、１つ又は複数の他の部分を介して）であり得る。場合によっては、ある要素が別の要素に接続されるか又は結合されると言及される場合、この要素は、他の要素に直接的に接続されてもよく、又は、介在要素を介して他の要素に間接的に接続されてもよい。ある要素が別の要素に直接的に接続されていると言及される場合、この要素と他の要素との間には介在要素は存在しない。２つのデバイスは、それらが互いの間で電子信号を交換することができるように直接的に又は間接的に接続されている場合、「通信状態」にある。

本明細書の目的のために、「基づいて」という用語は、「少なくとも部分的に基づいて」と読むことができる。

本明細書の目的のために、追加の文脈がない、「第１の」物体、「第２の」物体、及び「第３の」物体などの数値的な用語の使用は、物体の順序を示唆するものではなく、代わりに、異なる物体を識別するための識別目的で使用されることがある。

本明細書の目的のために、物体の「組」という用語は、複数の物体のうちの１つ又は複数の物体の「組」を指すことがある。

前述の詳細な説明は、例示及び説明の目的のために提示されている。前述の詳細な説明は、網羅的であること、又は開示された正確な形態に限定することを意図したものではない。上記の教示に鑑みて多くの修正及び変形が可能である。説明した実施形態は、提案した技術の原理及びその実際の用途を最もよく説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用法に適するように様々な修正を伴って、この技術を最も良いように利用することを可能にする。本範囲は、本明細書に添付の特許請求の範囲によって定義されることが意図される。

以下の項目は、出願当初の特許請求の範囲に記載されている各要素である。
（項目１）
センスアンプであって、
第１のプレート及び第２のプレートを有するコンデンサと、
前記コンデンサの前記第１のプレートを選択されたメモリセルに接続するように構成された第１の選択スイッチと、
入力ノード及び出力ノードを有する第１のインバータであって、前記入力ノードが前記コンデンサの前記第２のプレートに接続された、第１のインバータと、
前記第１のインバータの前記出力ノードに接続された入力ノードと、前記第１のインバータの前記入力ノードに接続された出力ノードと、を有し、前記第１のインバータとラッチを形成するように構成された、第２のインバータと、
前記第１のインバータの前記入力ノードを前記第１のインバータの前記出力ノードに接続するように構成された短絡スイッチと、
前記第１のインバータの前記出力ノードに接続された入力ノードと、前記コンデンサの前記第１のプレートに接続された出力ノードと、を有する、第３のインバータと、
前記第１の選択スイッチ、前記短絡スイッチ、前記第１のインバータ、前記第２のインバータ、及び前記第３のインバータに接続された１つ以上の制御回路であって、前記１つ以上の制御回路は、
前記コンデンサの前記第１のプレートをプリチャージし、前記コンデンサの前記第１のプレートをプリチャージすると同時に、前記短絡スイッチが、前記第１のインバータの前記入力ノードを前記第１のインバータの前記出力ノードに接続することを可能にすることと、
前記コンデンサの前記第１のプレートをプリチャージすることに続いて、前記短絡スイッチを無効にし、前記第１の選択スイッチによって前記コンデンサの前記第１のプレートを前記選択されたメモリセルに接続し、前記選択されたメモリセルの導通状態に応じた速度で前記コンデンサの前記第１のプレートを放電することと、を行うように構成されている、１つ以上の制御回路と、を備える、センスアンプ。
（項目２）
前記コンデンサの前記第１のプレートを前記第１の選択スイッチに接続する内部ビット線と、
プリチャージ電圧レベルまで前記内部ビット線に接続するプリチャージスイッチと、を更に備え、前記１つ以上の制御回路は、前記プリチャージスイッチを通して前記コンデンサの前記第１のプレートをプリチャージするように構成されている、項目１に記載のセンスアンプ。
（項目３）
前記第１の選択スイッチは、前記内部ビット線を、前記選択されたメモリセルが接続される第１のビット線に接続するように構成されており、前記センスアンプは、
前記第１のビット線に接続された第１のプログラミングデータラッチであって、前記第１のビット線をプログラムイネーブル電圧レベル又はプログラム禁止電圧レベルのうちの１つにバイアスするように構成されている、第１のプログラミングデータラッチを、更に備える、項目２に記載のセンスアンプ。
（項目４）
前記センスアンプが、
前記内部ビット線を対応するビット線に接続するようにそれぞれ構成された、前記第１の選択スイッチを含む複数の選択スイッチと、
前記第１のプログラミングデータラッチを含む複数のプログラミングデータラッチであって、それぞれが対応するビット線に接続され、前記対応するビット線をプログラムイネーブル電圧レベル又はプログラム禁止電圧レベルのうちの１つにバイアスするように構成されている、複数のプログラミングデータラッチと、を更に備える、項目３に記載のセンスアンプ。
（項目５）
前記１つ以上の制御回路が、
前記第１の選択スイッチが、プログラムデータを前記第１のインバータの前記出力ノードから前記第１のプログラミングデータラッチに転送することを可能にするように、更に構成されている、項目３に記載のセンスアンプ。
（項目６）
前記第１の選択スイッチは、ＮＭＯＳデバイスと並列に接続されたＰＭＯＳデバイスを含む転送ゲートを含み、
前記短絡スイッチは、ＮＭＯＳデバイスと並列に接続されたＰＭＯＳデバイスを含む転送ゲートを含む、項目１に記載のセンスアンプ。
（項目７）
前記第１のインバータの前記出力ノードとデータバスとの間に接続されたデータ転送ラッチを更に備え、前記１つ以上の制御回路は、前記第１のインバータの出力ノードと前記データバスとの間でデータを転送するように構成されている、項目１に記載のセンスアンプ。
（項目８）
前記第１のインバータが１を超えるゲインを有するように構成されている、項目１に記載のセンスアンプ。
（項目９）
方法であって、
センスアンプ回路をプリチャージすることであって、
前記センスアンプ回路の感知コンデンサの第１のプレートに接続された内部ビット線をプリチャージすることと、
前記センスアンプ回路のラッチ回路をプリチャージすることと、を含み、前記ラッチ回路は、前記感知コンデンサの第２のプレートに接続された入力ノード、及び前記第１のインバータの前記入力部に接続された出力部を有する第２のインバータの入力部に接続された出力ノードを含み、前記センスアンプ回路はまた、前記第１のインバータの前記出力ノードに接続された入力部及び前記内部ビット線に接続された出力部を有する第３のインバータを含み、前記ラッチ回路をプリチャージすることは、前記第１のインバータの前記出力ノードを前記第１のインバータの前記入力ノードに接続することを含む、ことと、
読み出し選択されたメモリセルをバイアスして、前記読み出し選択されたメモリセルに記憶されたデータ状態に依存するレベルで電流を伝導することと、
前記センスアンプ回路をプリチャージすることに続いて、前記読み出し選択されたメモリセルをバイアスして、前記読み出し選択されたメモリセルに記憶されたデータ状態に依存するレベルで電流を伝導する間、前記内部ビット線を前記読み出し選択されたメモリセルを介して放電するように接続することと、を含む、方法。
（項目１０）
前記内部ビット線を、感知間隔の間に前記読み出し選択されたメモリセルを介して放電するように接続することに続いて、前記第１のインバータの前記入力ノード上の電圧レベルを前記ラッチ回路にラッチすることを更に含む、項目９に記載の方法。
（項目１１）
前記第１のインバータの前記入力ノード上の電圧レベルを前記ラッチ回路にラッチすることは、
前記第１のインバータによって、１より大きいゲインで前記第１のインバータの前記入力ノード上の前記電圧レベルを増幅することを含む、項目１０に記載の方法。
（項目１２）
前記第１のインバータの前記入力ノード上の前記電圧レベルを前記ラッチ回路にラッチすることに続いて、前記第１のインバータの前記出力ノード上にラッチされた電圧レベルをデータバスに転送することを更に含む、項目１１に記載の方法。
（項目１３）
前記第１のインバータの前記出力ノードにおいてデータバスから第１のプログラミングデータを受信することと、
前記第１のインバータの前記出力ノードから前記内部ビット線に前記第１のプログラミングデータを転送することと、
前記内部ビット線から第１のビット線に関連付けられた第１のプログラミングラッチに前記第１のプログラミングデータを転送することと、
プログラミングパルスを、前記第１のビット線に接続された第１の書き込み選択されたメモリセルに印加することと、を更に含む、項目９に記載の方法。
（項目１４）
前記第１のプログラムデータが、書き込み禁止値又は書き込みイネーブル値のうちの１つである、項目１３に記載の方法。
（項目１５）
前記第１のプログラミングデータを前記内部ビット線から、第１のビット線に関連付けられた前記第１のプログラミングラッチに転送することに続いて、かつ前記プログラミングパルスを前記第１の書き込み選択されたメモリセルに印加する前に、
前記第１のインバータの前記出力ノードにおいて前記データバスから第２のプログラミングデータを受信することと、
前記第１のインバータの前記出力ノードから前記内部ビット線に前記第２のプログラミングデータを転送することと、
前記内部ビット線から第２のビット線に関連付けられた第２のプログラミングラッチに前記第２のプログラミングデータを転送することと、
前記プログラミングパルスを前記第１の書き込み選択されたメモリセルに印加することと同時に、前記プログラミングパルスを前記第２のビット線に接続された第２の書き込み選択されたメモリセルに印加することと、を更に含む、項目１３に記載の方法。
（項目１６）
不揮発性メモリ回路であって、
複数の不揮発性メモリセルと、
前記メモリセルのうちの１つ以上にそれぞれ接続された１本以上のビット線と、
前記１本以上のビット線のうちの第１のビット線に接続可能なセンスアンプであって、
コンデンサと、
前記コンデンサの第１のプレートに接続され、かつ前記ビット線のうちの１本以上に選択的に接続可能な内部ビット線と、
前記コンデンサの第２のプレートに接続された入力ノードと、出力ノードとを有するラッチと、
前記ラッチの前記出力ノードに接続された入力部と、前記内部ビット線に接続された出力部とを有するインバータと、を含む、センスアンプと、
前記メモリセル及び前記センスアンプに接続された１つ以上の制御回路であって、
前記メモリセルのうちの選択された１つをバイアスして、前記選択されたメモリセルに記憶されたデータ状態に依存するレベルで電流を伝導することと、
前記センスアンプをバイアスして、前記内部ビット線をプリチャージし、前記ラッチの前記入力ノードを前記ラッチの前記出力ノードに短絡させることによって、前記ラッチをプリチャージすることと、
前記内部ビット線及び前記ラッチをプリチャージすることに続いて、前記選択されたメモリセルを介して、前記選択されたメモリセルの導電率に基づいた速度で、前記内部ビット線を感知間隔の間に放電させることと、
前記感知間隔に続いて前記内部ビット線の電圧レベルに基づいて、前記ラッチの前記出力ノードの値を設定することと、を行うように構成されている、１つ以上の制御回路と、を備える不揮発性メモリ回路。
（項目１７）
前記センスアンプが、
前記内部ビット線と前記１本以上のビット線の第１のビット線との間に接続された第１のビット線選択スイッチと、
前記第１のビット線に接続され、前記第１のビット線をプログラムイネーブル電圧又はプログラム禁止電圧のうちの１つにバイアスするように構成された第１のプログラミングラッチと、を更に備え、
接続された前記１つ以上の制御回路が、
前記ラッチの前記出力ノードから前記第１のビット線選択スイッチを介して前記第１のプログラミングラッチに第１のプログラミング値を転送することと、
前記第１のビット線を、前記第１のプログラミング値に基づいて、プログラムイネーブル電圧又はプログラム禁止電圧のうちの１つにバイアスすることと、
前記第１のビット線をバイアスすることに続いて、プログラミング電圧を、前記第１のビット線に接続されたメモリセルに印加することと、を行うように更に構成されている、項目１６に記載の不揮発性メモリ回路。
（項目１８）
前記センスアンプが、
前記内部ビット線と前記１本以上のビット線の第２のビット線との間に接続された第２のビット線選択スイッチと、
前記第２のビット線に接続され、前記第２のビット線をプログラムイネーブル電圧又はプログラム禁止電圧のうちの１つにバイアスするように構成された第２のプログラミングラッチと、を更に備え、
接続された前記１つ以上の制御回路が、
前記ラッチの前記出力ノードから前記第１のプログラミングラッチに前記第１のプログラミング値を転送することに続けて、前記ラッチの前記出力ノードから前記第２のビット線選択スイッチを介して前記第２のプログラミングラッチに第２のプログラミング値を転送することと、
前記第２のビット線を、前記第２のプログラミング値に基づいて、プログラムイネーブル電圧又はプログラム禁止電圧のうちの１つにバイアスすることと、
前記第２のビット線をバイアスすることに続けて、プログラミング電圧を、前記第２のビット線に接続されたメモリセルに同時に印加して、前記第１のビット線に接続された前記メモリセルに前記電圧を印加することと、を行うように更に構成されている、項目１７に記載の不揮発性メモリ回路。
（項目１９）
前記センスアンプが、
前記ラッチの前記入力ノードと前記ラッチの前記出力ノードとの間に接続されたスイッチを更に備え、前記１つ以上の制御回路は、前記スイッチをオンにすることによって、前記ラッチの前記入力ノードを前記ラッチの前記出力ノードに短絡させるように構成されている、項目１６に記載の不揮発性メモリ回路。
（項目２０）
前記ラッチは、
前記ラッチの前記入力ノードに接続された入力部と、前記ラッチの前記出力ノードに接続された出力部とを有する、第１のラッチインバータと、
前記ラッチの前記出力ノードに接続された入力部と、前記ラッチの前記入力ノードに接続された出力部とを有する、第２のラッチインバータと、を備える、項目１６に記載の不揮発性メモリ回路。

Claims (20)

1. センスアンプであって、
   第１のプレート及び第２のプレートを有するコンデンサと、
   前記コンデンサの前記第１のプレートを選択されたメモリセルに接続するように構成された第１の選択スイッチと、
   入力ノード及び出力ノードを有する第１のインバータであって、前記入力ノードが前記コンデンサの前記第２のプレートに接続された、第１のインバータと、
   前記第１のインバータの前記出力ノードに接続された入力ノードと、前記第１のインバータの前記入力ノードに接続された出力ノードと、を有し、前記第１のインバータとラッチを形成するように構成された、第２のインバータと、
   前記第１のインバータの前記入力ノードを前記第１のインバータの前記出力ノードに接続するように構成された短絡スイッチと、
   前記第１のインバータの前記出力ノードに接続された入力ノードと、前記コンデンサの前記第１のプレートに接続された出力ノードと、を有する、第３のインバータと、
   前記第１の選択スイッチ、前記短絡スイッチ、前記第１のインバータ、前記第２のインバータ、及び前記第３のインバータに接続された１つ以上の制御回路であって、前記１つ以上の制御回路は、
   前記コンデンサの前記第１のプレートをプリチャージし、前記コンデンサの前記第１のプレートをプリチャージすると同時に、前記短絡スイッチが、前記第１のインバータの前記入力ノードを前記第１のインバータの前記出力ノードに接続することを可能にすることと、
   前記コンデンサの前記第１のプレートをプリチャージすることに続いて、前記短絡スイッチを無効にし、前記第１の選択スイッチによって前記コンデンサの前記第１のプレートを前記選択されたメモリセルに接続し、前記選択されたメモリセルの導通状態に応じた速度で前記コンデンサの前記第１のプレートを放電することと、を行うように構成されている、１つ以上の制御回路と、を備える、センスアンプ。
2. 前記コンデンサの前記第１のプレートを前記第１の選択スイッチに接続する内部ビット線と、
   プリチャージ電圧レベルまで前記内部ビット線に接続するプリチャージスイッチと、を更に備え、前記１つ以上の制御回路は、前記プリチャージスイッチを通して前記コンデンサの前記第１のプレートをプリチャージするように構成されている、請求項１に記載のセンスアンプ。
3. 前記第１の選択スイッチは、前記内部ビット線を、前記選択されたメモリセルが接続される第１のビット線に接続するように構成されており、前記センスアンプは、
   前記第１のビット線に接続された第１のプログラミングデータラッチであって、前記第１のビット線をプログラムイネーブル電圧レベル又はプログラム禁止電圧レベルのうちの１つにバイアスするように構成されている、第１のプログラミングデータラッチを、更に備える、請求項２に記載のセンスアンプ。
4. 前記センスアンプが、
   前記内部ビット線を対応するビット線に接続するようにそれぞれ構成された、前記第１の選択スイッチを含む複数の選択スイッチと、
   前記第１のプログラミングデータラッチを含む複数のプログラミングデータラッチであって、それぞれが対応するビット線に接続され、前記対応するビット線をプログラムイネーブル電圧レベル又はプログラム禁止電圧レベルのうちの１つにバイアスするように構成されている、複数のプログラミングデータラッチと、を更に備える、請求項３に記載のセンスアンプ。
5. 前記１つ以上の制御回路が、
   前記第１の選択スイッチが、プログラムデータを前記第１のインバータの前記出力ノードから前記第１のプログラミングデータラッチに転送することを可能にするように、更に構成されている、請求項３に記載のセンスアンプ。
6. 前記第１の選択スイッチは、ＮＭＯＳデバイスと並列に接続されたＰＭＯＳデバイスを含む転送ゲートを含み、
   前記短絡スイッチは、ＮＭＯＳデバイスと並列に接続されたＰＭＯＳデバイスを含む転送ゲートを含む、請求項１に記載のセンスアンプ。
7. 前記第１のインバータの前記出力ノードとデータバスとの間に接続されたデータ転送ラッチを更に備え、前記１つ以上の制御回路は、前記第１のインバータの出力ノードと前記データバスとの間でデータを転送するように構成されている、請求項１に記載のセンスアンプ。
8. 前記第１のインバータが１を超えるゲインを有するように構成されている、請求項１に記載のセンスアンプ。
9. 方法であって、
   センスアンプ回路をプリチャージすることであって、
   前記センスアンプ回路の感知コンデンサの第１のプレートに接続された内部ビット線をプリチャージすることと、
   前記センスアンプ回路のラッチ回路をプリチャージすることと、を含み、前記ラッチ回路は、前記感知コンデンサの第２のプレートに接続された入力ノード、及び前記第１のインバータの前記入力部に接続された出力部を有する第２のインバータの入力部に接続された出力ノードを含み、前記センスアンプ回路はまた、前記第１のインバータの前記出力ノードに接続された入力部及び前記内部ビット線に接続された出力部を有する第３のインバータを含み、前記ラッチ回路をプリチャージすることは、前記第１のインバータの前記出力ノードを前記第１のインバータの前記入力ノードに接続することを含む、ことと、
   読み出し選択されたメモリセルをバイアスして、前記読み出し選択されたメモリセルに記憶されたデータ状態に依存するレベルで電流を伝導することと、
   前記センスアンプ回路をプリチャージすることに続いて、前記読み出し選択されたメモリセルをバイアスして、前記読み出し選択されたメモリセルに記憶されたデータ状態に依存するレベルで電流を伝導する間、前記内部ビット線を前記読み出し選択されたメモリセルを介して放電するように接続することと、を含む、方法。
10. 前記内部ビット線を、感知間隔の間に前記読み出し選択されたメモリセルを介して放電するように接続することに続いて、前記第１のインバータの前記入力ノード上の電圧レベルを前記ラッチ回路にラッチすることを更に含む、請求項９に記載の方法。
11. 前記第１のインバータの前記入力ノード上の電圧レベルを前記ラッチ回路にラッチすることは、
    前記第１のインバータによって、１より大きいゲインで前記第１のインバータの前記入力ノード上の前記電圧レベルを増幅することを含む、請求項１０に記載の方法。
12. 前記第１のインバータの前記入力ノード上の前記電圧レベルを前記ラッチ回路にラッチすることに続いて、前記第１のインバータの前記出力ノード上にラッチされた電圧レベルをデータバスに転送することを更に含む、請求項１１に記載の方法。
13. 前記第１のインバータの前記出力ノードにおいてデータバスから第１のプログラミングデータを受信することと、
    前記第１のインバータの前記出力ノードから前記内部ビット線に前記第１のプログラミングデータを転送することと、
    前記内部ビット線から第１のビット線に関連付けられた第１のプログラミングラッチに前記第１のプログラミングデータを転送することと、
    プログラミングパルスを、前記第１のビット線に接続された第１の書き込み選択されたメモリセルに印加することと、を更に含む、請求項９に記載の方法。
14. 前記第１のプログラムデータが、書き込み禁止値又は書き込みイネーブル値のうちの１つである、請求項１３に記載の方法。
15. 前記第１のプログラミングデータを前記内部ビット線から、第１のビット線に関連付けられた前記第１のプログラミングラッチに転送することに続いて、かつ前記プログラミングパルスを前記第１の書き込み選択されたメモリセルに印加する前に、
    前記第１のインバータの前記出力ノードにおいて前記データバスから第２のプログラミングデータを受信することと、
    前記第１のインバータの前記出力ノードから前記内部ビット線に前記第２のプログラミングデータを転送することと、
    前記内部ビット線から第２のビット線に関連付けられた第２のプログラミングラッチに前記第２のプログラミングデータを転送することと、
    前記プログラミングパルスを前記第１の書き込み選択されたメモリセルに印加することと同時に、前記プログラミングパルスを前記第２のビット線に接続された第２の書き込み選択されたメモリセルに印加することと、を更に含む、請求項１３に記載の方法。
16. 不揮発性メモリ回路であって、
    複数の不揮発性メモリセルと、
    前記メモリセルのうちの１つ以上にそれぞれ接続された１本以上のビット線と、
    前記１本以上のビット線のうちの第１のビット線に接続可能なセンスアンプであって、
    コンデンサと、
    前記コンデンサの第１のプレートに接続され、かつ前記ビット線のうちの１本以上に選択的に接続可能な内部ビット線と、
    前記コンデンサの第２のプレートに接続された入力ノードと、出力ノードとを有するラッチと、
    前記ラッチの前記出力ノードに接続された入力部と、前記内部ビット線に接続された出力部とを有するインバータと、を含む、センスアンプと、
    前記メモリセル及び前記センスアンプに接続された１つ以上の制御回路であって、
    前記メモリセルのうちの選択された１つをバイアスして、前記選択されたメモリセルに記憶されたデータ状態に依存するレベルで電流を伝導することと、
    前記センスアンプをバイアスして、前記内部ビット線をプリチャージし、前記ラッチの前記入力ノードを前記ラッチの前記出力ノードに短絡させることによって、前記ラッチをプリチャージすることと、
    前記内部ビット線及び前記ラッチをプリチャージすることに続いて、前記選択されたメモリセルを介して、前記選択されたメモリセルの導電率に基づいた速度で、前記内部ビット線を感知間隔の間に放電させることと、
    前記感知間隔に続いて前記内部ビット線の電圧レベルに基づいて、前記ラッチの前記出力ノードの値を設定することと、を行うように構成されている、１つ以上の制御回路と、を備える不揮発性メモリ回路。
17. 前記センスアンプが、
    前記内部ビット線と前記１本以上のビット線の第１のビット線との間に接続された第１のビット線選択スイッチと、
    前記第１のビット線に接続され、前記第１のビット線をプログラムイネーブル電圧又はプログラム禁止電圧のうちの１つにバイアスするように構成された第１のプログラミングラッチと、を更に備え、
    接続された前記１つ以上の制御回路が、
    前記ラッチの前記出力ノードから前記第１のビット線選択スイッチを介して前記第１のプログラミングラッチに第１のプログラミング値を転送することと、
    前記第１のビット線を、前記第１のプログラミング値に基づいて、プログラムイネーブル電圧又はプログラム禁止電圧のうちの１つにバイアスすることと、
    前記第１のビット線をバイアスすることに続いて、プログラミング電圧を、前記第１のビット線に接続されたメモリセルに印加することと、を行うように更に構成されている、請求項１６に記載の不揮発性メモリ回路。
18. 前記センスアンプが、
    前記内部ビット線と前記１本以上のビット線の第２のビット線との間に接続された第２のビット線選択スイッチと、
    前記第２のビット線に接続され、前記第２のビット線をプログラムイネーブル電圧又はプログラム禁止電圧のうちの１つにバイアスするように構成された第２のプログラミングラッチと、を更に備え、
    接続された前記１つ以上の制御回路が、
    前記ラッチの前記出力ノードから前記第１のプログラミングラッチに前記第１のプログラミング値を転送することに続けて、前記ラッチの前記出力ノードから前記第２のビット線選択スイッチを介して前記第２のプログラミングラッチに第２のプログラミング値を転送することと、
    前記第２のビット線を、前記第２のプログラミング値に基づいて、プログラムイネーブル電圧又はプログラム禁止電圧のうちの１つにバイアスすることと、
    前記第２のビット線をバイアスすることに続けて、プログラミング電圧を、前記第２のビット線に接続されたメモリセルに同時に印加して、前記第１のビット線に接続された前記メモリセルに前記電圧を印加することと、を行うように更に構成されている、請求項１７に記載の不揮発性メモリ回路。
19. 前記センスアンプが、
    前記ラッチの前記入力ノードと前記ラッチの前記出力ノードとの間に接続されたスイッチを更に備え、前記１つ以上の制御回路は、前記スイッチをオンにすることによって、前記ラッチの前記入力ノードを前記ラッチの前記出力ノードに短絡させるように構成されている、請求項１６に記載の不揮発性メモリ回路。
20. 前記ラッチは、
    前記ラッチの前記入力ノードに接続された入力部と、前記ラッチの前記出力ノードに接続された出力部とを有する、第１のラッチインバータと、
    前記ラッチの前記出力ノードに接続された入力部と、前記ラッチの前記入力ノードに接続された出力部とを有する、第２のラッチインバータと、を備える、請求項１６に記載の不揮発性メモリ回路。

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