JP2021153167A - 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

Info

Publication number
JP2021153167A
JP2021153167A JP2020145717A JP2020145717A JP2021153167A JP 2021153167 A JP2021153167 A JP 2021153167A JP 2020145717 A JP2020145717 A JP 2020145717A JP 2020145717 A JP2020145717 A JP 2020145717A JP 2021153167 A JP2021153167 A JP 2021153167A
Authority
JP
Japan
Prior art keywords
semiconductor device
gas
heat treatment
manufacturing
nitrogen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020145717A
Other languages
English (en)
Other versions
JP7346368B2 (ja
Inventor
達雄 清水
Tatsuo Shimizu
達雄 清水
幸雄 中林
Yukio Nakabayashi
幸雄 中林
譲司 西尾
Joji Nishio
譲司 西尾
千春 太田
Chiharu Ota
千春 太田
俊秀 伊藤
Toshihide Ito
俊秀 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of JP2021153167A publication Critical patent/JP2021153167A/ja
Application granted granted Critical
Publication of JP7346368B2 publication Critical patent/JP7346368B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/453—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating passing the reaction gases through burners or torches, e.g. atmospheric pressure CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Abstract

【課題】絶縁層中の炭素欠陥の量を低減する半導体装置を提供する。【解決手段】実施形態の半導体装置は、炭化珪素層と、酸化シリコン層と、炭化珪素層と酸化シリコン層との間に位置し、窒素の濃度が１×１０２１ｃｍ−３以上の領域と、を備え、炭化珪素層、酸化シリコン層、及び、領域の中の窒素の濃度分布が、領域にピークを有し、ピークから酸化シリコン層の側に１ｎｍ離れた位置における窒素の濃度が１×１０１８ｃｍ−３以下であり、位置における炭素の濃度が１×１０１８ｃｍ−３以下である。【選択図】図１

Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコン（Ｓｉ）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
例えば、炭化珪素を用いてＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）を形成する場合、キャリアの移動度の低下や、閾値電圧の変動が生じるという問題がある。キャリアの移動度の低下や閾値電圧の変動が生じる一つの要因は、ゲート絶縁層中に存在する炭素欠陥であると考えられている。
特開２０１１−１４６５８０号公報
本発明が解決しようとする課題は、絶縁層中の炭素欠陥の量を低減する半導体装置を提供することにある。
実施形態の半導体装置は、炭化珪素層と、酸化シリコン層と、前記炭化珪素層と前記酸化シリコン層との間に位置し、窒素の濃度が１×１０２１ｃｍ−３以上の領域と、を備え、前記炭化珪素層、前記酸化シリコン層、及び、前記領域の中の窒素の濃度分布が、前記領域にピークを有し、前記ピークから前記酸化シリコン層の側に１ｎｍ離れた位置における窒素の濃度が１×１０１８ｃｍ−３以下であり、前記位置における炭素の濃度が１×１０１８ｃｍ−３以下である。
第１の実施形態の半導体装置の模式断面図。 ＳｉＣ半導体の結晶構造を示す図。 第１の実施形態の半導体装置の元素濃度分布を示す図。 第１の実施形態の半導体装置の製造方法の工程フロー図。 炭素欠陥の説明図。 比較例の半導体装置の製造方法の工程フロー図。 比較例の半導体装置の元素濃度分布を示す図。 第２の実施形態の半導体装置の製造方法の工程フロー図。 第３の実施形態の半導体装置の製造方法の工程フロー図。 第４の実施形態の半導体装置の製造方法の工程フロー図。 第５の実施形態の半導体装置の製造方法の工程フロー図。 第６の実施形態の半導体装置の製造方法の工程フロー図。 第７の実施形態の半導体装置の模式断面図。 第８の実施形態の半導体装置の模式断面図。 第９の実施形態の駆動装置の模式図。 第１０の実施形態の車両の模式図。 第１１の実施形態の車両の模式図。 第１２の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記がある場合は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型不純物濃度が相対的に高く、ｎ−はｎよりもｎ型不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型不純物濃度が相対的に高く、ｐ−はｐよりもｐ型不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。各領域の不純物濃度は、別段の記載がある場合を除き、例えば、各領域の中央部の不純物濃度の値で代表させる。
不純物濃度は、例えば、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。
トレンチの深さ、絶縁層の厚さ等は、例えば、ＳＩＭＳやＴｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＴＥＭ）の画像上で計測することが可能である。
炭化珪素層中の炭素原子、窒素原子、及び、酸素原子の結合状態は、Ｘ線光電子分光法（ＸＰＳ法）を用いることで同定できる。
（第１の実施形態）
第１の実施形態の半導体装置は、炭化珪素層と、酸化シリコン層と、炭化珪素層と酸化シリコン層との間に位置し、窒素の濃度が１×１０２１ｃｍ−３以上の領域と、を備え、炭化珪素層、酸化シリコン層、及び、領域の中の窒素の濃度分布が、上記領域にピークを有し、ピークから酸化シリコン層の側に１ｎｍ離れた位置における窒素の濃度が１×１０１８ｃｍ−３以下であり、上記位置における炭素の濃度が１×１０１８ｃｍ−３以下である。
図１は、第１の実施形態の半導体装置の模式断面図である。半導体装置は、ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、ｐウェルとソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。また、ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ゲート絶縁層２８（酸化シリコン層）、ゲート電極３０、層間絶縁膜３２、ソース電極３４、ドレイン電極３６、及び、界面終端領域４０（領域）を備える。
炭化珪素層１０は、ドレイン領域１２、ドリフト領域１４、ｐウェル領域１６、ソース領域１８、ｐウェルコンタクト領域２０を備える。
炭化珪素層１０は、例えば、４Ｈ−ＳｉＣの単結晶である。炭化珪素層１０は、ソース電極３４とドレイン電極３６との間に位置する。
図２は、ＳｉＣ半導体の結晶構造を示す図である。ＳｉＣ半導体の代表的な結晶構造は、４Ｈ−ＳｉＣのような六方晶系である。六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の一方が（０００１）面である。（０００１）面と等価な面を、シリコン面（Ｓｉ面）と称し｛０００１｝面と表記する。シリコン面の最表面にはシリコン原子（Ｓｉ）が配列している。
六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の他方が（０００−１）面である。（０００−１）面と等価な面を、カーボン面（Ｃ面）と称し｛０００−１｝面と表記する。カーボン面の最表面には炭素原子（Ｃ）が配列している。
一方、六角柱の側面（柱面）が、（１−１００）面と等価な面であるｍ面、すなわち｛１−１００｝面である。また、隣り合わない一対の稜線を通る面が（１１−２０）面と等価な面であるａ面、すなわち｛１１−２０｝面である。ｍ面及びa面の最表面には、シリコン原子（Ｓｉ）及び炭素原子（Ｃ）の双方が配列している。
以下、炭化珪素層１０の表面がシリコン面に対し０度以上８度以下傾斜した面、裏面がカーボン面に対し０度以上８度以下傾斜した面である場合を例に説明する。炭化珪素層１０の表面がシリコン面に対し０度以上８度以下のオフ角を備える。
ドレイン領域１２は、ｎ＋型のＳｉＣである。ドレイン領域１２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域１２のｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ドリフト領域１４は、ドレイン領域１２の上に設けられる。ドリフト領域１４は、ｎ−型のＳｉＣである。ドリフト領域１４は、例えば、窒素をｎ型不純物として含む。
ドリフト領域１４のｎ型不純物濃度は、ドレイン領域１２のｎ型不純物濃度より低い。ドリフト領域１４のｎ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。ドリフト領域１４は、例えば、ドレイン領域１２の上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。
ドリフト領域１４の厚さは、例えば、５μｍ以上１００μｍ以下である。
ｐウェル領域１６は、ドリフト領域１４の一部表面に設けられる。ｐウェル領域１６は、ｐ型のＳｉＣである。ｐウェル領域１６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ｐウェル領域１６のｐ型不純物濃度は、例えば、１×１０１６ｃｍ−３以上１×１０２０ｃｍ−３以下である。
ｐウェル領域１６の深さは、例えば、０．４μｍ以上０．８μｍ以下である。ｐウェル領域１６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ソース領域１８は、ｐウェル領域１６の一部表面に設けられる。ソース領域１８は、ｎ＋型のＳｉＣである。ソース領域１８は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域１８のｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ以下である。
ソース領域１８の深さは、ｐウェル領域１６の深さよりも浅い。ソース領域１８の深さは、例えば、０．２μｍ以上０．４μｍ以下である。
ｐウェルコンタクト領域２０は、ｐウェル領域１６の一部表面に設けられる。ｐウェルコンタクト領域２０は、ソース領域１８の側方に設けられる。ｐウェルコンタクト領域２０は、ｐ＋型のＳｉＣである。
ｐウェルコンタクト領域２０は、例えば、アルミニウムをｐ型不純物として含む。ｐウェルコンタクト領域２０のｐ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
ｐウェルコンタクト領域２０の深さは、ｐウェル領域１６の深さよりも浅い。ｐウェルコンタクト領域２０の深さは、例えば、０．２μｍ以上０．４μｍ以下である。
ゲート絶縁層２８は、炭化珪素層１０とゲート電極３０との間に設けられる。ゲート絶縁層２８は、ドリフト領域１４及びｐウェル領域１６と、ゲート電極３０との間に設けられる。ゲート絶縁層２８は、ドリフト領域１４及びｐウェル領域１６の上に設けられる。ゲート絶縁層２８は、ドリフト領域１４及びｐウェル領域１６の表面に、連続的に形成される。
ゲート絶縁層２８は、酸化シリコンである。ゲート絶縁層２８は、酸化シリコン層の一例である。
ゲート絶縁層２８の厚さは、例えば、３０ｎｍ以上１００ｎｍ以下である。ゲート絶縁層２８は、ＭＯＳＦＥＴ１００のゲート絶縁層として機能する。ゲート絶縁層２８の厚さは、例えば、４０ｎｍ以上５０ｎｍ以下である。
界面終端領域４０は、炭化珪素層１０とゲート絶縁層２８との間に位置する。界面終端領域４０は、ドリフト領域１４及びｐウェル領域１６と、ゲート絶縁層２８との間に位置する。界面終端領域４０は、炭化珪素層１０のダングリングボンドを終端する終端元素として窒素（Ｎ）を含む。界面終端領域４０は、領域の一例である。
界面終端領域４０の窒素の濃度は１×１０２１ｃｍ−３以上である。
図３は、第１の実施形態の半導体装置の元素濃度分布を示す図である。図３は、ゲート絶縁層２８、界面終端領域４０、及び、炭化珪素層１０の中の、元素濃度分布を示す図である。図３は、窒素と炭素の濃度分布を示す。
窒素の濃度分布は、界面終端領域４０にピークを有する。ピークの窒素の濃度は、例えば、１×１０２２ｃｍ−３以上である。窒素の濃度分布のピークに対する半値全幅は、例えば、１ｎｍ以下である。窒素は、炭化珪素層１０とゲート絶縁層２８との間の界面に偏析している。
窒素の濃度分布のピークからゲート絶縁層２８の側に１ｎｍ離れた位置Ｘにおける窒素の濃度は１×１０１８ｃｍ−３以下である。１×１０１７ｃｍ−３以下がより好ましく、１×１０１６ｃｍ−３以下が更に好ましい。
界面終端領域４０の窒素は、炭化珪素層１０の表層の炭素原子を置換している。界面終端領域４０の窒素は炭化珪素層と３配位している。言い換えれば、窒素原子は、炭化珪素の結晶構造の炭素原子の位置にある。
窒素は炭化珪素層１０の最上層を構成するバイレイヤの炭素原子を置換する。余分なシリコン原子や炭素原子を絶縁膜側に放出して、終端元素は、最終的には、炭化珪素層１０と３配位で結合していることになる。窒素は、炭化珪素の結晶構造の炭素原子の位置にある。最表面のシリコンの一部がゲート絶縁層２８側に吸収され、窒素は、炭化珪素層１０のシリコン原子と３配位していることになる。
窒素の濃度分布のピークの窒素の濃度は、例えば、１×１０２１ｃｍ−３以上４×１０２３ｃｍ−３以下である。終端を確実にするには、１×１０２１ｃｍ−３以上が好ましく、１×１０２２ｃｍ−３以上がより好ましく、４×１０２２ｃｍ−３以上が更に好ましい。一方で、余分な窒素があると、電荷トラップとなるので、１×１０２３ｃｍ−３以下が好ましい。典型的には、５．０×１０２２ｃｍ−３程度、すなわち、５．０×１０２２ｃｍ−３±５％である。ピークの窒素の濃度が上記範囲にある場合、電荷トラップのない良好な特性を示す。
界面での窒素の面密度は、１×１０１４ｃｍ−２以上２．５×１０１５ｃｍ−２以下が好ましい。典型的には、１．４×１０１５ｃｍ−２程度、すなわち、１．４×１０１５ｃｍ−２±５％である。窒素の面密度が上記範囲にある場合、電荷トラップのない良好な特性を示す。
炭素の濃度分布は、界面終端領域４０からゲート絶縁層２８に向かって減少する。位置Ｘにおける炭素の濃度は１×１０１８ｃｍ−３以下である。１×１０１７ｃｍ−３以下がより好ましく、１×１０１６ｃｍ−３以下が更に好ましい。
酸素原子に結合する炭素原子と、酸素原子に結合する窒素原子を含む複合体の、位置Ｘにおける濃度は、例えば、１×１０１８ｃｍ−３以下である。１×１０１７ｃｍ−３以下がより好ましく、１×１０１６ｃｍ−３以下が更に好ましい。
ゲート電極３０は、ゲート絶縁層２８の上に設けられる。ゲート電極３０は、炭化珪素層１０との間にゲート絶縁層２８を挟む。ゲート電極３０は、ドリフト領域１４との間にゲート絶縁層２８を挟む。ゲート電極３０は、ｐウェル領域１６との間にゲート絶縁層２８を挟む。
ゲート電極３０には、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
層間絶縁膜３２は、ゲート電極３０上に形成される。層間絶縁膜３２は、例えば、酸化シリコン膜である。
ソース電極３４は、ソース領域１８とｐウェルコンタクト領域２０とに電気的に接続される。ソース電極３４は、ｐウェル領域１６に電位を与えるｐウェル電極としても機能する。
ソース電極３４は、例えば、Ｎｉ（ニッケル）のバリアメタル層と、バリアメタル層上のアルミニウムのメタル層との積層で構成される。ニッケルのバリアメタル層と炭化珪素層は、反応してニッケルシリサイド（ＮｉＳｉ、Ｎｉ２Ｓｉなど）を形成しても構わない。ニッケルのバリアメタル層とアルミニウムのメタル層とは、反応により合金を形成しても構わない。
ドレイン電極３６は、炭化珪素層１０のソース電極３４と反対側、すなわち、裏面側に設けられる。ドレイン電極３６は、例えば、ニッケルである。ニッケルは、ドレイン領域１２と反応して、ニッケルシリサイド（ＮｉＳｉ、Ｎｉ２Ｓｉなど）を形成しても構わない。
なお、第１の実施形態において、ｎ型不純物は、例えば、窒素やリンである。ｎ型不純物としてヒ素（Ａｓ）又はアンチモン（Ｓｂ）を適用することも可能である。
また、第１の実施形態において、ｐ型不純物は、例えば、アルミニウムである。ｐ型不純物として、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）を適用することも可能である。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
第１の実施形態の半導体装置の製造方法は、炭化珪素層の表面に酸化シリコン膜を形成し、窒素酸化物ガス、酸素ガス、及び、水蒸気からなる群から選ばれる少なくとも一つの酸化性ガスと、二酸化炭素ガスとを含む雰囲気中で、第１の熱処理を行う。
図４は、第１の実施形態の半導体装置の製造方法の工程フロー図である。
図４に示すように、第１の実施形態の半導体装置の製造方法は、炭化珪素層準備（ステップＳ１００）、ｐ型不純物イオン注入（ステップＳ１０１）、ｎ型不純物イオン注入（ステップＳ１０２）、ｐ型不純物イオン注入（ステップＳ１０３）、酸化シリコン膜形成（ステップＳ１０４）、第１の熱処理（ステップＳ１０５）、ゲート電極形成（ステップＳ１０６）、層間絶縁膜形成（ステップＳ１０７）、ソース電極形成（ステップＳ１０８）、及び、ドレイン電極形成（ステップＳ１０９）を備える。
ステップＳ１００では、炭化珪素層１０を準備する。炭化珪素層１０は、ｎ＋型のドレイン領域１２とｎ−型のドリフト領域１４を備える。ドリフト領域１４は、例えば、ドレイン領域１２上にエピタキシャル成長法により形成される。
ドレイン領域１２は、ｎ型不純物として窒素を含む。ドレイン領域１２のｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ドリフト領域１４は、ｎ型不純物として、窒素を含む。ドリフト領域１４のｎ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。ドリフト領域１４の厚さは、例えば、５μｍ以上１００μｍ以下である。
ステップＳ１０１では、まず、フォトリソグラフィーとエッチングによるパターニングにより、第１のマスク材を形成する。そして、第１のマスク材をイオン注入マスクとして用いて、ｐ型不純物であるアルミニウムをドリフト領域１４にイオン注入する。イオン注入によりｐウェル領域１６が形成される。
ステップＳ１０２では、まず、フォトリソグラフィーとエッチングによるパターニングにより、第２のマスク材を形成する。そして、第２のマスク材をイオン注入マスクとして用いて、ｎ型不純物であるリンをドリフト領域１４にイオン注入し、ソース領域１８を形成する。
ステップＳ１０３では、フォトリソグラフィーとエッチングによるパターニングにより、第３のマスク材を形成する。第３のマスク材をイオン注入マスクとして用いて、ｐ型不純物であるアルミニウムをドリフト領域１４にイオン注入し、ｐウェルコンタクト領域２０を形成する。
ステップＳ１０４では、炭化珪素層１０の上に酸化シリコン膜を形成する。酸化シリコン膜は、最終的に、ゲート絶縁層２８となる。
酸化シリコン膜は、気相成長により形成される。酸化シリコン膜は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）、又は、Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＰＶＤ法）（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成される。酸化シリコン膜は、堆積膜である。酸化シリコン膜の厚さは、例えば、３０ｎｍ以上１００ｎｍ以下である。酸化シリコン膜の厚さは、例えば、４０ｎｍ以上５０ｎｍ以下である。
酸化シリコン膜は、例えば、オルトケイ酸テトラエチル（ＴＥＯＳ）をソースガスとしてＣＶＤ法により形成される酸化シリコン膜である。
ステップＳ１０５では、第１の熱処理が行われる。第１の熱処理は、窒素酸化物ガス（ＮＯｘ）と二酸化炭素ガス（ＣＯ２）を含む雰囲気で行われる。窒素酸化物ガスは、酸化性ガスの一例である。窒素酸化物ガスは、例えば、一酸化窒素ガス（ＮＯ）である。また、窒素酸化物ガスは、例えば、一酸化二窒素ガス（Ｎ２Ｏ）である。
例えば、炭化珪素層１０が入れられた反応炉に、窒素酸化物ガス（ＮＯｘ）及び二酸化炭素ガス（ＣＯ２）を供給して熱処理を行う。
第１の熱処理の温度は、例えば、１０５０℃以上１４５０℃以下である。
第１の熱処理の雰囲気の二酸化炭素ガスの分圧は、例えば、１０％以上５０％以下である。
第１の熱処理の雰囲気の窒素酸化物ガスの分圧は、例えば、１０％以上５０％以下である。
第１の熱処理の雰囲気の二酸化炭素ガスの分圧に対する窒素酸化物ガスの分圧の比は、例えば、０．８以上１．２以下である。
第１の熱処理により、界面終端領域４０が炭化珪素層１０と酸化シリコン膜との界面に形成される。第１の熱処理により、炭素欠陥の低減された酸化シリコン膜が形成される。
第１の熱処理は、酸化シリコン膜のデンシファイアニールとしても機能する。第１の熱処理により、酸化シリコン膜が高密度な膜となる。
ステップＳ１０６では、ゲート絶縁層２８の上に、ゲート電極３０を形成する。ゲート電極３０は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
ステップＳ１０７では、ゲート電極３０の上に、層間絶縁膜３２が形成される。層間絶縁膜３２は、例えば、酸化シリコン膜である。
ステップＳ１０８で、ソース電極３４が形成される。ソース電極３４は、ソース領域１８、及び、ｐウェルコンタクト領域２０の上に形成される。ソース電極３４は、例えば、ニッケル（Ｎｉ）とアルミニウム（Ａｌ）のスパッタにより形成される。
ステップＳ１０９では、ドレイン電極３６が形成される。ドレイン電極３６は、炭化珪素層１０の裏面側に形成される。ドレイン電極３６は、例えば、ニッケルのスパッタにより形成される。
以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。
次に、第１の実施形態の半導体装置及び半導体装置の製造方法の作用及び効果について説明する。
炭化珪素を用いてＭＯＳＦＥＴを形成する場合、キャリアの移動度が低下するという問題がある。キャリアの移動度が低下する一つの要因は、炭化珪素層とゲート絶縁層との間の界面準位（ｉｎｔｅｒｓｕｒｆａｃｅ ｓｔａｔｅ）であると考えられている。界面準位は、炭化珪素層の表面に存在するダングリングボンドによって生じると考えられる。
第１の実施形態のＭＯＳＦＥＴ１００は、炭化珪素層１０とゲート絶縁層２８との間に窒素が偏析した界面終端領域４０を備える。界面終端領域４０により、ダングリングボンドが低減される。したがって、キャリアの移動度の低下が抑制されたＭＯＳＦＥＴが実現される。
また、炭化珪素を用いてＭＯＳＦＥＴを形成する場合、キャリアの移動度の低下や、閾値電圧の変動が生じるという問題がある。また、ゲート絶縁層のリーク電流が増大したり、ゲート絶縁層の信頼性が低下したりするという問題がある。上記の問題が生じる一つの要因は、ゲート絶縁層の中に存在する炭素欠陥であると考えられている。
炭素欠陥は、ゲート絶縁層の中にトラップ準位を形成することで、上記の問題を生じさせる要因となると考えられる。
炭素欠陥には、様々な形態がある。例えば、炭素原子同士の二重結合、３個のシリコン原子が配位した三配位炭素、炭素原子に酸素原子が二重結合した構造などである。これらの炭素欠陥は、Ｐｚ軌道に起因するトラップ準位を形成することが、発明者らの第一原理計算により明らかになっている。これらの炭素欠陥は、酸化シリコンの酸素サイトに炭素原子が入ることにより形成される。
炭素欠陥の別の形態は、例えば、酸素原子に結合する炭素原子と、酸素原子に結合する窒素原子を含む複合体である。複合体は、Ｃ−Ｏ−Ｎ結合である。
図５は、炭素欠陥の説明図である。図５は、酸素原子に結合する炭素原子と、酸素原子に結合する窒素原子を含む複合体を示す。図５は、Ｃ−Ｏ−Ｎ結合を示す。Ｃ−Ｏ−Ｎ結合の炭素原子及び窒素原子は、酸化シリコンのシリコンサイトに入っている。
図６は、比較例の半導体装置の製造方法の工程フロー図である。比較例の半導体装置の製造方法は、第１の実施形態の半導体装置の製造方法の第１の熱処理（ステップＳ１０５）にかえて、熱処理（ステップＳ９０５）を行う。
ステップＳ９０５では、熱処理が行われる。熱処理は、窒素酸化物ガス（ＮＯｘ）を含む雰囲気で行われる。窒素酸化物ガスは、例えば、一酸化窒素ガス（ＮＯ）である。また、窒素酸化物ガスは、例えば、一酸化二窒素ガス（Ｎ２Ｏ）である。
熱処理の温度は、例えば、１０５０℃以上１４５０℃以下である。
ステップＳ９０５の熱処理は、熱処理雰囲気ガスとして二酸化炭素ガス（ＣＯ２）を含まない。例えば、Ｎ２希釈したＮＯ５０％雰囲気ガス中、１２００℃での熱処理である。基板酸化により放出されるガス（ＣＯガスやＣＯ２ガス）は、除害装置へと排出されるため、熱処理中の雰囲気ガスとして有効な量（分圧にして１０％以上）の二酸化炭素を含むことはない。有効な量の二酸化炭素を導入したければ、熱処理雰囲気ガスとして、意図して導入する必要がある。
ステップＳ９０５の熱処理により、界面終端領域が炭化珪素層と酸化シリコン膜との界面に形成される。
図７は、比較例の半導体装置の元素濃度分布を示す図である。比較例の半導体装置は、図６に示す製造方法で製造されたＭＯＳＦＥＴである。
図７は、ゲート絶縁層、界面終端領域、及び、炭化珪素層の中の、元素濃度分布を示す図である。図７は、窒素と炭素の濃度分布を示す。
窒素の濃度分布は、界面終端領域にピークを有する。ピークの窒素の濃度は、例えば、１×１０２１ｃｍ−３以上１×１０２２ｃｍ−３未満である。窒素は、炭化珪素層と、ゲート絶縁層との間の界面に偏析している。
窒素の濃度分布のピークからゲート絶縁層の側に１ｎｍ離れた位置Ｘにおける窒素の濃度は１×１０１８ｃｍ−３より高い。図のように、界面からなだらかに低下するが、ショルダー（肩）構造を持っており、絶縁膜中に多量の窒素が分布している。
炭素の濃度分布は、界面終端領域からゲート絶縁層に向かって減少する。位置Ｘにおける炭素の濃度は１×１０１８ｃｍ−３以下より高い。ステップS９０５の熱処理が、基板の酸化を伴うため、炭素がゲート絶縁膜中に拡散したと考えられる。図のように、界面からなだらかに低下するが、ショルダー（肩）構造を持っており、絶縁膜中に多量の炭素が分布している。
比較例のＭＯＳＦＥＴは、窒素が偏析した界面終端領域を備える。したがって、第１の実施形態のＭＯＳＦＥＴ１００と同様、キャリアの移動度の低下が抑制される。
比較例のＭＯＳＦＥＴは、ゲート絶縁層の中の炭素や窒素の濃度が、第１の実施形態のＭＯＳＦＥＴ１００に比べ高い。ゲート絶縁層の中の炭素は、炭素欠陥を形成している。また、ゲート絶縁層の中の窒素は、例えば、Ｃ−Ｏ−Ｎ結合を形成している。
ゲート絶縁層の中の炭素は、窒素酸化物ガスによって炭化珪素層の表面が酸化される際に、炭化珪素層から放出される炭素に由来すると考えられる。また、窒素酸化物ガスの窒素が、炭化珪素層から放出される炭素と結合し、Ｃ−Ｏ−Ｎ結合を形成することで、ゲート絶縁層の中に残留すると考えられる。
したがって、比較例のＭＯＳＦＥＴでは、ゲート絶縁層の中の炭素欠陥に起因するキャリアの移動度の低下、閾値電圧の変動、ゲート絶縁層のリーク電流の増大、又は、ゲート絶縁層の信頼性の低下が問題となる。
第１の実施形態のＭＯＳＦＥＴ１００は、図３に示すように、ゲート絶縁層２８の中の位置Ｘにおける炭素の濃度は１×１０１８ｃｍ−３以下である。また、位置Ｘにおける窒素の濃度は１×１０１８ｃｍ−３以下である。
第１の実施形態のＭＯＳＦＥＴ１００は、図３に示すように、ゲート絶縁層２８の中の炭素や窒素の濃度が、比較例のＭＯＳＦＥＴに比べて低い。したがって、ゲート絶縁層２８の中の炭素欠陥の量が少ない。ゲート絶縁層２８の中の、窒素を含む炭素欠陥であるＣ−Ｏ−Ｎ結合の量も少ない。
したがって、第１の実施形態のＭＯＳＦＥＴ１００では、ゲート絶縁層の中の炭素欠陥に起因するキャリアの移動度の低下、閾値電圧の変動、ゲート絶縁層のリーク電流の増大、又は、ゲート絶縁層の信頼性の低下が抑制される。
ゲート絶縁層２８の中の炭素欠陥の量を低減する観点から、酸素原子に結合する炭素原子と、酸素原子に結合する窒素原子を含む複合体の、位置Ｘにおける濃度が１×１０１８ｃｍ−３以下であることが好ましい。言い換えれば、Ｃ−Ｏ−Ｎ結合の、位置Ｘにおける濃度が１×１０１８ｃｍ−３以下であることが好ましい。
第１の実施形態のＭＯＳＦＥＴ１００は、第１の実施形態の製造方法を用いて製造される。
第１の実施形態の製造方法では、ステップＳ１０４で酸化シリコン膜を形成した後に、ステップＳ１０５で第１の熱処理が行われる。第１の熱処理は、二酸化炭素ガス（ＣＯ２）と窒素酸化物ガス（ＮＯｘ）を含む雰囲気で行われる。
窒素酸化物ガスにより、炭化珪素層１０の表面のダングリングボンドが窒素により終端された界面終端領域４０が形成される。この際、炭化珪素の結晶構造の炭素サイトに窒素原子が入ることにより、ダングリングボンドが終端される。
窒素酸化物ガスにより、炭化珪素層１０の表面の酸化が進行しながら、界面終端領域４０が形成される。
第１の熱処理の雰囲気中に二酸化炭素ガスが存在することにより、炭化珪素層１０の表面で式（１）の反応が進む。つまり、二酸化炭素ガスの存在が、式（１）の反応を右に進めるドライビングフォースとなる。
Ｃ＋ＣＯ２→２ＣＯ ・・・（１）
雰囲気中に二酸化炭素ガスが存在することにより、炭化珪素の炭素サイトから炭素原子を引き出す効果が生まれる。このため、炭化珪素の炭素サイトに窒素原子が入りやすくなる。言い換えれば、窒素原子による界面終端が進行しやすくなる。
したがって、二酸化炭素ガスが雰囲気中に存在しない場合と比較して、第１の熱処理を低温化することができる。第１の熱処理を低温化することで、窒素酸化物ガスによる炭化珪素層１０の表面の酸化を抑制できる。炭化珪素層１０の表面の酸化を抑制することで、界面終端領域４０の窒素濃度を高くすることができる。
よって、比較例の製造方法と比較して、第１の実施形態の製造方法では、界面終端領域４０の窒素濃度を高くすることができる。界面終端領域４０の窒素濃度分布のピークの窒素の濃度を高くすることができる。界面終端領域４０の窒素濃度分布のピークの窒素の濃度を高くすることで、キャリアの移動度の低下が抑制される。
キャリアの移動度の低下を抑制する観点から、窒素の濃度分布の界面終端領域４０のピークの窒素の濃度は、１×１０２２ｃｍ−３以上であることが好ましく、５×１０２２ｃｍ−３以上であることがより好ましい。
また、式（１）の反応が進むことにより、炭化珪素層１０の表面の酸化で放出される炭素は、ＣＯとなって雰囲気中に除去される。したがって、ゲート絶縁層２８中に残存する炭素の量は少なくなる。よって、ゲート絶縁層２８の中の炭素欠陥が低減する。
また、ゲート絶縁層２８の中に残存する炭素の量が少なくなることで、ゲート絶縁層２８に形成されるＣ−Ｏ−Ｎ結合の量も少なくなる。よって、ゲート絶縁層２８の中の窒素の濃度も低くなる。
第１の実施形態の製造方法によれば、ゲート絶縁層２８の中の炭素欠陥の量が低減されたＭＯＳＦＥＴ１００が実現できる。
炭化珪素層１０の酸化を進行させ、界面終端領域４０の窒素の濃度を高くする観点から、第１の熱処理は、１０５０℃以上であることが好ましく１１００℃以上であることがより好ましい。
炭化珪素層１０の過度の酸化を抑制し、界面終端領域４０の窒素の濃度を高くする観点から、第１の熱処理は、１４５０℃以下であることが好ましく、１３５０℃以下であることがより好まししく、１２５０℃以下であること更に好ましく、１１５０℃以下であることが最も好ましい。
炭化珪素層１０の表面の酸化の際に放出される炭素を効果的に除去する観点から、第１の熱処理の雰囲気の二酸化炭素ガスの分圧は１０％以上であることが好ましく、２０％以上であることがより好ましく、３０％以上であることが更に好ましい。
炭化珪素層１０の酸化を進行させ、界面終端領域４０の窒素の濃度を高くする観点から、第１の熱処理の雰囲気の窒素酸化物ガスの分圧は１０％以上であることが好ましく、２０％以上であることがより好ましく、３０％以上であることが更に好ましい。
第１の熱処理の雰囲気の二酸化炭素ガスの分圧に対する窒素酸化物ガスの分圧の比は、０．８以上１．２以下であることが好ましい。基板界面の炭素を二酸化炭素が引き抜いた際、近傍に窒素が存在することで、炭素の窒素置換が進行し易くなる。よって、二酸化炭素と窒素酸化物とが同等の量、存在することが、界面の特性向上に有効である。また、絶縁膜中の炭素を二酸化炭素にて引き抜き、酸素にて処理することになるので、二酸化炭素と酸化剤とが同等の量、存在することが、絶縁膜の特性向上に有効である。
以上、第１の実施形態によれば、絶縁層中の炭素欠陥の量が低減する半導体装置及び半導体装置の製造方法が実現される。
（第２の実施形態）
第２の実施形態の半導体装置の製造方法は、酸化シリコン膜は、酸素ガス、又は、水蒸気と、二酸化炭素ガスとを含む雰囲気で、熱酸化により形成する点で、第１の実施形態の半導体装置の製造方法と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
以下、酸化性ガスが酸素ガスである場合を例に説明する。
図８は、第２の実施形態の半導体装置の製造方法の工程フロー図である。第２の実施形態の半導体装置の製造方法は、第１の実施形態の半導体装置の製造方法が酸化シリコン膜を気相成長により形成すること（ステップＳ１０４）にかえて、酸化シリコン膜を酸素ガスと二酸化炭素ガスとを含む雰囲気で、熱酸化により形成する（ステップＳ２０４）。
ステップＳ２０４では、酸化シリコン膜を酸素ガス（Ｏ２）と二酸化炭素ガス（ＣＯ２）とを含む雰囲気で、熱酸化により形成する。
例えば、炭化珪素層１０が入れられた反応炉に、酸素ガス（Ｏ２）及び二酸化炭素ガス（ＣＯ２）を供給して熱酸化を行う。
熱酸化の温度は、例えば、１０５０℃以上１４５０℃以下である。
炭化珪素層１０が熱酸化される際に、雰囲気中に二酸化炭素ガスが存在することにより、炭化珪素層１０の表面で式（１）の反応が進む。つまり、二酸化炭素ガスの存在が、式（１）の反応を右に進めるドライビングフォースとなる。
Ｃ＋ＣＯ２→２ＣＯ ・・・（１）
式（１）の反応が進むことにより、炭化珪素層１０の表面の酸化で放出される炭素は、ＣＯとなって雰囲気中に除去される。したがって、雰囲気中に二酸化炭素ガスを含まない場合と比較して、ゲート絶縁層２８の中に残存する炭素の量は少なくなる。よって、ゲート絶縁層２８の中の炭素欠陥が低減する。
また、ゲート絶縁層２８の中に残存する炭素の量が少なくなることで、ゲート絶縁層２８に形成されるＣ−Ｏ−Ｎ結合の量も少なくなる。よって、ゲート絶縁層２８の中の窒素の濃度も低くなる。
なお、酸化性ガスが水蒸気である場合も酸素ガスと同様の作用及び効果が得られる。
以上、第２の実施形態によれば、絶縁層中の炭素欠陥の量が低減する半導体装置及び半導体装置の製造方法が実現される。
（第３の実施形態）
第３の実施形態の半導体装置の製造方法は、酸化シリコン膜は、窒素酸化物ガスと二酸化炭素ガスとを含む雰囲気で、熱酸化により形成する点、及び、第１の熱処理を含まないで、第１の実施形態の半導体装置の製造方法と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図９は、第３の実施形態の半導体装置の製造方法の工程フロー図である。第３の実施形態の半導体装置の製造方法は、第１の実施形態の半導体装置の製造方法が酸化シリコン膜を気相成長により形成すること（ステップＳ１０４）にかえて、酸化シリコン膜を窒素酸化物ガスと二酸化炭素ガスとを含む雰囲気で、熱酸化により形成する（ステップＳ３０４）。また、第３の実施形態の半導体装置の製造方法は、第１の実施形態の半導体装置の製造方法の第１の熱処理（ステップＳ１０５）を含まない。
ステップＳ３０４では、酸化シリコン膜を窒素酸化物ガス（ＮＯｘ）と二酸化炭素ガス（ＣＯ２）とを含む雰囲気で、熱酸化により形成する。窒素酸化物ガス（ＮＯｘ）を含む熱酸化により、界面終端領域４０が、炭化珪素層１０と酸化シリコン膜との界面に形成される。
窒素酸化物ガスは、例えば、一酸化窒素ガス（ＮＯ）である。また、窒素酸化物ガスは、例えば、一酸化二窒素ガス（Ｎ２Ｏ）である。
例えば、炭化珪素層１０が入れられた反応炉に、窒素酸化物ガス（ＮＯｘ）及び二酸化炭素ガス（ＣＯ２）を供給して熱酸化を行う。
熱酸化の温度は、例えば、１０５０℃以上１４５０℃以下である。
熱酸化の雰囲気の二酸化炭素ガスの分圧は、例えば、１０％以上５０％以下である。
熱酸化の雰囲気の窒素酸化物ガスの分圧は、例えば、１０％以上５０％以下である。
熱酸化の雰囲気の二酸化炭素ガスの分圧に対する窒素酸化物ガスの分圧比は、例えば、０．８以上１．２以下である。
炭化珪素層１０が熱酸化される際に、雰囲気中に二酸化炭素ガスが存在することにより、炭化珪素層１０の表面で式（１）の反応が進む。つまり、二酸化炭素ガスの存在が、式（１）の反応を右に進めるドライビングフォースとなる。
Ｃ＋ＣＯ２→２ＣＯ ・・・（１）
式（１）の反応が進むことにより、炭化珪素層１０の表面の酸化で放出される炭素は、ＣＯとなって雰囲気中に除去される。したがって、雰囲気中に二酸化炭素ガスを含まない場合と比較して、ゲート絶縁層２８の中に残存する炭素の量は少なくなる。よって、ゲート絶縁層２８の中の炭素欠陥の量が低減する。
また、ゲート絶縁層２８の中に残存する炭素の量が少なくなることで、ゲート絶縁層２８に形成されるＣ−Ｏ−Ｎ結合の量も少なくなる。よって、ゲート絶縁層２８の中の窒素の濃度も低くなる。
また、第３の実施形態の製造方法によれば、酸化シリコン膜の形成と、界面終端領域４０の形成を同時に行うことが可能となる。したがって、ＭＯＳＦＥＴの製造が容易になる。
以上、第３の実施形態によれば、絶縁層中の炭素欠陥の量が低減する半導体装置及び半導体装置の製造方法が実現される。
（第４の実施形態）
第４の実施形態の半導体装置の製造方法は、第１の熱処理の前に、窒素酸化物ガスを含む雰囲気中で、１０５０℃以上１４５０℃以下の温度で第２の熱処理を更に行う点、及び、第１の熱処理が、酸素ガス又は水蒸気と、二酸化炭素ガスとを含む雰囲気で行われる点で、第１の実施形態の半導体装置の製造方法と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
以下、第１の熱処理の酸化性ガスが酸素ガスである場合を例に説明する。
図１０は、第４の実施形態の半導体装置の製造方法の工程フロー図である。第４の実施形態の半導体装置の製造方法は、第１の実施形態の半導体装置の製造方法の、窒素酸化物ガスと二酸化炭素ガスとを含む雰囲気で行われる第１の熱処理（ステップＳ１０５）にかえて、酸素ガスと二酸化炭素ガスとを含む雰囲気で行われる第１の熱処理（ステップＳ４０５）を行う。また、第１の熱処理（ステップＳ４０５）の前に、第２の熱処理（ステップＳ４１５）を行う。
第４の実施形態の半導体装置の製造方法は、図６に示す比較例の半導体装置の製造方法の、熱処理（ステップＳ９０５）の後に、第１の熱処理（ステップＳ４０５）を入れた場合と同様である。
ステップＳ１０４では、炭化珪素層の上に酸化シリコン膜を形成する。酸化シリコン膜は、最終的に、ゲート絶縁層２８となる。酸化シリコン膜は、気相成長により形成される。
ステップＳ４１５では、第２の熱処理が行われる。第２の熱処理は、窒素酸化物ガス（ＮＯｘ）を含む雰囲気で行われる。窒素酸化物ガスは、例えば、一酸化窒素ガス（ＮＯ）である。また、窒素酸化物ガスは、例えば、一酸化二窒素ガス（Ｎ２Ｏ）である。
熱処理の温度は、例えば、１０５０℃以上１４５０℃以下である。
ステップＳ４１５の第２の熱処理より、窒素を含む界面終端領域４０が炭化珪素層１０と酸化シリコン膜との界面に形成される。
ステップＳ４０５では、第１の熱処理が行われる。第１の熱処理は、酸素ガス（Ｏ２）と二酸化炭素ガス（ＣＯ２）を含む雰囲気で行われる。
第１の熱処理の温度は、第２の熱処理の温度よりも低い。第１の熱処理の温度は、例えば、７５０℃以上１０５０℃未満である。
第１の熱処理の雰囲気の二酸化炭素ガスの分圧は、例えば、１０％以上５０％以下である。
第１の熱処理の雰囲気の酸素ガスの分圧は、例えば、１０％以上５０％以下である。
第１の熱処理の雰囲気の二酸化炭素ガスの分圧に対する酸素ガスの分圧比は、例えば、０．８以上１．２以下である。
第１の熱処理により、酸化シリコン膜の中の炭素欠陥が低減される。
以下、第４の実施形態の半導体装置の製造方法の作用及び効果について説明する。
ステップＳ４１５の第２の熱処理により、界面終端領域４０が炭化珪素層１０と酸化シリコン膜との界面に形成された直後の元素濃度分布は、図７に示した比較例の半導体装置の元素濃度分布と同様である。
ステップＳ４１５の第２の熱処理の直後は、酸化シリコン膜の中の炭素や窒素の濃度が高い。酸化シリコン膜の中の炭素は、炭素欠陥を形成している。また、酸化シリコン膜の中の窒素は、例えば、Ｃ−Ｏ−Ｎ結合を形成している。
第４の実施形態の半導体装置の製造方法では、第２の熱処理の後に、酸素ガス（Ｏ２）と二酸化炭素ガス（ＣＯ２）を含む雰囲気で第１の熱処理を行う。第１の熱処理の雰囲気中に二酸化炭素ガスが存在することにより、酸化シリコン膜の中で式（１）の反応が進む。つまり、二酸化炭素ガスの存在が、式（１）の反応を右に進めるドライビングフォースとなる。
Ｃ＋ＣＯ２→２ＣＯ ・・・（１）
雰囲気中に二酸化炭素ガスが存在することにより、酸化シリコンの酸素サイトに入った炭素原子を一酸化炭素ガスとして引き出す効果が生まれる。したがって、酸化シリコン膜の中の炭素欠陥が低減する。特に、酸化シリコンの酸素サイトに炭素原子が入ることで形成される炭素欠陥の量が低減する。
仮に、第１の熱処理の雰囲気中に酸素ガスのような酸化性ガスが含まれない場合、酸化シリコンの酸素サイトの炭素原子が抜けた部分は、酸素空孔（Ｏｘｉｄｅ Ｖａｃａｎｃｙ：Ｖｏ）となる。酸化シリコン膜の中の酸素空孔はトラップ準位を形成するため、酸素空孔（Ｖｏ）の量が多くなると、ＭＯＳＦＥＴの特性が劣化するため好ましくない。
第４の実施形態の半導体装置の製造方法では、第１の熱処理の雰囲気中に酸素ガスのような酸化性ガスが含まれる。したがって、酸素空孔が酸素原子で埋められ、式（１）の反応により形成された酸素空孔が消滅する。よって、ＭＯＳＦＥＴの特性の劣化が抑制される。
また、第１の熱処理の雰囲気中に二酸化炭素ガス（ＣＯ２）が存在することにより、式（２）の反応が抑制される。つまり、右辺の二酸化炭素が大量にあることで、（式）２の反応が右に進みにくくなる。なお、Ｖｏ：ＳｉＯ２は、酸素空孔（Ｖｏ）を有するＳｉＯ２を意味する
ＳｉＯ２＋ＣＯ→Ｖｏ：ＳｉＯ２＋ＣＯ２ ・・・（２）
すなわち、第１の熱処理の雰囲気中に二酸化炭素ガスが存在することにより、（式）１によって放出された一酸化炭素（ＣＯ）による、酸化膜中の酸素空孔（Ｖｏ）の形成が抑制される。したがって、酸素空孔（Ｖｏ）の形成によるＭＯＳＦＥＴの特性の劣化が抑制される。
酸化シリコン膜の炭素欠陥の量を低減させる観点から、第１の熱処理の温度は、７５０℃以上であることが好ましく、８５０℃以上であることがより好ましく、９２５℃以上であることが更に好ましい。
また、炭化珪素層１０の酸化を抑制する観点から、第１の熱処理の温度は、１０５０℃未満であることが好ましく、１０００℃以下であることがより好ましく、９５０℃以下であることが更に好ましい。
なお、酸化性ガスが水蒸気である場合も酸素ガスと同様の作用及び効果が得られる。
以上、第４の実施形態によれば、絶縁層中の炭素欠陥の量を低減する半導体装置及び半導体装置の製造方法が実現される。
（第５の実施形態）
第５の実施形態の半導体装置の製造方法は、第１の熱処理が、窒素酸化物ガスと二酸化炭素ガスとを含む雰囲気で行われる点で、第４の実施形態の半導体装置の製造方法と異なる。以下、第４の実施形態と重複する内容については、一部記述を省略する。
図１１は、第５の実施形態の半導体装置の製造方法の工程フロー図である。第５の実施形態の半導体装置の製造方法は、第４の実施形態の半導体装置の製造方法の、酸素ガスと二酸化炭素ガスとを含む雰囲気で行われる第１の熱処理（ステップＳ４０５）にかえて、窒素酸化物ガスと二酸化炭素ガスとを含む雰囲気で行われる第１の熱処理（ステップＳ５０５）を備える。
第５の実施形態の半導体装置の製造方法は、図６に示す比較例の半導体装置の製造方法の、熱処理（ステップＳ９０５）の後に、第１の熱処理（ステップＳ５０５）を入れた場合と同様である。
ステップＳ１０４では、炭化珪素層の上に酸化シリコン膜を形成する。酸化シリコン膜は、最終的に、ゲート絶縁層２８となる。酸化シリコン膜は、気相成長により形成される。
ステップＳ４１５では、第２の熱処理が行われる。第２の熱処理は、窒素酸化物ガス（ＮＯｘ）を含む雰囲気で行われる。窒素酸化物ガスは、例えば、一酸化窒素ガス（ＮＯ）である。また、窒素酸化物ガスは、例えば、一酸化二窒素ガス（Ｎ２Ｏ）である。
熱処理の温度は、例えば、１０５０℃以上１４５０℃以下である。
ステップＳ４１５の第２の熱処理より、窒素を含む界面終端領域４０が炭化珪素層１０と酸化シリコン膜との界面に形成される。
ステップＳ５０５では、第１の熱処理が行われる。第１の熱処理は、窒素酸化物ガス（ＮＯｘ）と二酸化炭素ガス（ＣＯ２）を含む雰囲気で行われる。窒素酸化物ガスは、酸化性ガスの一例である。窒素酸化物ガスは、例えば、一酸化窒素ガス（ＮＯ）である。また、窒素酸化物ガスは、例えば、一酸化二窒素ガス（Ｎ２Ｏ）である。
第１の熱処理の温度は、第２の熱処理の温度よりも低い。第１の熱処理の温度は、例えば、７５０℃以上１０５０℃未満である。
第１の熱処理の雰囲気の二酸化炭素ガスの分圧は、例えば、１０％以上５０％以下である。
第１の熱処理の雰囲気の窒素酸化物ガスの分圧は、例えば、１０％以上５０％以下である。
第１の熱処理の雰囲気の二酸化炭素ガスの分圧に対する窒素酸化物ガスの分圧比は、例えば、０．８以上１．２以下である。
第１の熱処理により、酸化シリコン膜の中の炭素欠陥が低減される。
以下、第５の実施形態の半導体装置の製造方法の作用及び効果について説明する。
ステップＳ４１５の第２の熱処理により、界面終端領域４０が炭化珪素層１０と酸化シリコン膜との界面に形成された直後の元素濃度分布は、図７に示した比較例の半導体装置の元素濃度分布と同様である。
ステップＳ４１５の第２の熱処理の直後は、酸化シリコン膜の中の炭素や窒素の濃度が高い。酸化シリコン膜の中の炭素は、炭素欠陥を形成している。また、酸化シリコン膜の中の窒素は、例えば、Ｃ−Ｏ−Ｎ結合を形成している。
第５の実施形態の半導体装置の製造方法では、第２の熱処理の後に、窒素酸化物ガス（ＮＯｘ）と二酸化炭素ガス（ＣＯ２）を含む雰囲気で第１の熱処理を行う。第１の熱処理の雰囲気中に二酸化炭素ガスが存在することにより、酸化シリコン膜の中で式（１）の反応が進む。つまり、二酸化炭素ガスの存在が、式（１）の反応を右に進めるドライビングフォースとなる。
Ｃ＋ＣＯ２→２ＣＯ ・・・（１）
雰囲気中に二酸化炭素ガスが存在することにより、酸化シリコンの酸素サイトに入った炭素原子を一酸化炭素ガスとして引き出す効果が生まれる。したがって、酸化シリコン膜の中の炭素欠陥が低減する。特に、酸化シリコンの酸素サイトに炭素原子が入ることで形成される炭素欠陥の量が低減する。
仮に、第１の熱処理の雰囲気中に窒素酸化物ガス（ＮＯｘ）のような酸化性ガスが含まれない場合、酸化シリコンの酸素サイトの炭素原子が抜けた部分は、酸素空孔（Ｏｘｉｄｅ Ｖａｃａｎｃｙ：Ｖｏ）となる。酸化シリコン膜の中の酸素空孔はトラップ準位を形成するため、酸素空孔（Ｖｏ）の量が多くなると、ＭＯＳＦＥＴの特性が劣化するための好ましくない。
第５の実施形態の半導体装置の製造方法では、第１の熱処理の雰囲気中に窒素酸化物ガス（ＮＯｘ）のような酸化性ガスが含まれる。したがって、酸素空孔が酸素原子で埋められ、式（１）の反応により形成された酸素空孔が消滅する。よって、ＭＯＳＦＥＴの特性の劣化が抑制される。
また、第１の熱処理の雰囲気中に二酸化炭素ガス（ＣＯ２）が存在することにより、式（２）の反応が抑制される。つまり、右辺の二酸化炭素が大量にあることで、（式）２の反応が右に進みにくくなる。なお、Ｖｏ：ＳｉＯ２は、酸素空孔（Ｖｏ）を有するＳｉＯ２を意味する
ＳｉＯ２＋ＣＯ→Ｖｏ：ＳｉＯ２＋ＣＯ２ ・・・（２）
すなわち、第１の熱処理の雰囲気中に二酸化炭素ガスが存在することにより、（式）１によって放出された一酸化炭素（ＣＯ）による、酸化膜中の酸素空孔（Ｖｏ）の形成が抑制される。したがって、酸素空孔（Ｖｏ）の形成によるＭＯＳＦＥＴの特性の劣化が抑制される。
また、第１の熱処理の雰囲気中に窒素酸化物ガス（ＮＯｘ）が存在することにより、酸化シリコン膜の中のＣ−Ｏ−Ｎ結合の量も低減する。これは、窒素酸化物ガスに含まれる窒素が、Ｃ−Ｏ−Ｎ結合の窒素と反応して、窒素ガスとして拡散し、酸化シリコン膜から消滅するためであると考えられる。
第５の実施形態の半導体装置の製造方法によれば、酸化シリコンの酸素サイトに炭素原子が入ることで形成される炭素欠陥に加えて、酸化シリコンのシリコンサイトに炭素原子及び窒素原子が入ることで形成されるＣ−Ｏ−Ｎ結合の量も低減することが可能となる。
酸化シリコン膜の炭素欠陥の量を低減させる観点から、第１の熱処理の温度は、７５０℃以上であることが好ましく、８５０℃以上であることがより好ましく、９２５℃以上であることが更に好ましい。
また、炭化珪素層１０の酸化を抑制する観点から、第１の熱処理の温度は、１０５０℃未満であることが好ましく、１０００℃以下であることがより好ましく、９５０℃以下であることが更に好ましい。
以上、第５の実施形態によれば、絶縁層中の炭素欠陥の量を低減する半導体装置及び半導体装置の製造方法が実現される。
（第６の実施形態）
第６の実施形態の半導体装置の製造方法は、第１の熱処理が酸素ガス、又は、水蒸気と、二酸化炭素ガスとを含む雰囲気で行われる点で、第１の実施形態の半導体装置の製造方法と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
以下、酸化性ガスが酸素ガスである場合を例に説明する。
図１２は、第６の実施形態の半導体装置の製造方法の工程フロー図である。第６の実施形態の半導体装置の製造方法は、第１の実施形態の半導体装置の製造方法が、窒素酸化物ガス（ＮＯｘ）と二酸化炭素ガス（ＣＯ２）を含む雰囲気で第１の熱処理（ステップＳ１０５）を行うのに対し、酸素ガス（Ｏ２）と二酸化炭素ガス（ＣＯ２）を含む雰囲気で第１の熱処理（ステップＳ６０５）を行う。
ステップＳ６０５では、第１の熱処理が行われる。第１の熱処理は、酸素ガス（Ｏ２）と二酸化炭素ガス（ＣＯ２）を含む雰囲気で行われる。
第１の熱処理の温度は、例えば、１０５０℃以上１４５０℃以下である。
第１の熱処理の雰囲気の二酸化炭素ガスの分圧は、例えば、１０％以上５０％以下である。
第１の熱処理の雰囲気の酸素ガスの分圧は、例えば、１０％以上５０％以下である。
第１の熱処理の雰囲気の二酸化炭素ガスの分圧に対す酸素ガスの分圧比は、例えば、０．８以上１．２以下である。
第１の熱処理により、炭素欠陥の低減された酸化シリコン膜が形成される。
第１の熱処理は、酸化シリコン膜のデンシファイアニールとしても機能する。第１の熱処理により、酸化シリコン膜が高密度な膜となる。
第６の実施形態の製造方法では、ステップＳ１０４で酸化シリコン膜を形成した後に、ステップＳ６０５で第１の熱処理が行われる。第１の熱処理は、酸素ガス（Ｏ２）と二酸化炭素ガス（ＣＯ２）を含む雰囲気で行われる。
酸素ガスにより、炭化珪素層１０の表面の酸化が進行する。
第１の熱処理の雰囲気中に二酸化炭素ガスが存在することにより、炭化珪素層１０の表面で式（１）の反応が進む。つまり、二酸化炭素ガスの存在が、式（１）の反応を右に進めるドライビングフォースとなる。
Ｃ＋ＣＯ２→２ＣＯ ・・・（１）
式（１）の反応が進むことにより、炭化珪素層１０の表面の酸化で放出される炭素は、ＣＯとなって雰囲気中に除去される。したがって、ゲート絶縁層２８の中に残存する炭素の量は少なくなる。よって、ゲート絶縁層２８の中の炭素欠陥が低減する。従来の熱酸化膜に比べて、特性の良い熱酸化膜による界面が形成されることになる。
また、ゲート絶縁層２８の中に残存する炭素の量が少なくなることで、例えば図６の熱処理（ＮＯｘ）や、図８の第１の熱処理（ＮＯｘ＋ＣＯ２）などの界面窒化処理を加えた場合に、ゲート絶縁層２８に形成されるＣ−Ｏ−Ｎ結合の量も少なくなる。よって、ゲート絶縁層２８の中の窒素の濃度も低くなる。
なお、酸化性ガスが水蒸気である場合も酸素ガスと同様の作用及び効果が得られる。
以上、第６の実施形態の製造方法によれば、ゲート絶縁層２８の中の炭素欠陥の量が低減されたＭＯＳＦＥＴが実現できる。
（第７の実施形態）
第７の実施形態の半導体装置は、トレンチ内にゲート電極を備えるトレンチゲート型のＭＯＳＦＥＴである点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１３は、第７の実施形態の半導体装置の模式断面図である。第７の実施形態の半導体装置は、ＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、トレンチ内にゲート電極を備えるトレンチゲート型のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ２００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ２００は、炭化珪素層１０、ゲート絶縁層２８（酸化シリコン層）、ゲート電極３０、層間絶縁膜３２、ソース電極３４、ドレイン電極３６、及び、界面終端領域４０（領域）、トレンチ５０を備える。
炭化珪素層１０は、ドレイン領域１２、ドリフト領域１４、ｐウェル領域１６、ソース領域１８、ｐウェルコンタクト領域２０を備える。
トレンチ５０は、ソース領域１８、及び、ｐウェル領域１６を貫通し、ドリフト領域１４に達する。トレンチ５０の底面は、ドリフト領域１４に位置する。
トレンチ５０の中に、ゲート絶縁層２８及びゲート電極３０が設けられる。トレンチ５０の側面は、例えば、ｍ面に対し０度以上８度以下のオフ角を備える面である。
以上、第７の実施形態によれば、ゲート絶縁層２８の中の炭素欠陥の量が低減された半導体装置が実現できる。また、トレンチゲート型であるため、チップの単位面積あたりのチャネル密度が高くなり、ＭＯＳＦＥＴのオン抵抗が低減する。
（第８の実施形態）
第８の実施形態の半導体装置は、ＭＯＳＦＥＴの終端領域にゲート絶縁層が存在する点で第１の実施形態と異なっている。第１の実施形態と重複する内容については一部記述を省略する。
図１４は、第８の実施形態の半導体装置の模式断面図である。第８の実施形態の半導体装置は、ＭＯＳＦＥＴ３００である。ＭＯＳＦＥＴ３００は、素子領域と、素子領域の周囲に設けられる終端領域を備えている。終端領域は、ＭＯＳＦＥＴ３００の耐圧を向上させる機能を備える。
素子領域には、例えば、第１の実施形態のＭＯＳＦＥＴ１００がユニットセルとして配置される。
終端領域は、ｐ型のリサーフ領域６０、ｐ＋型のコンタクト領域６２、ｐ型のガードリング領域６４、ゲート絶縁層２８（酸化シリコン層）、フィールド酸化膜３３を備える。
ゲート絶縁層２８の構成は、第１の実施形態のＭＯＳＦＥＴ１００と同様である。
フィールド酸化膜３３は、例えば、酸化シリコン膜である。
炭化珪素層１０とゲート絶縁層２８との間には、図示しない窒素を含む界面終端領域を備える。
ＭＯＳＦＥＴ３００のオフ時に、リサーフ領域６０、ガードリング領域６４、及び、ガードリング領域６４の間のドリフト領域１４に空乏層が形成されることで、ＭＯＳＦＥＴ３００の耐圧が向上する。
しかし、ゲート絶縁層２８中に炭素欠陥に起因するトラップ準位が存在すると、電荷がエネルギー準位にトラップされる。トラップされた電荷の電界により、所望の空乏層が形成されなくなる恐れがある。この場合、ＭＯＳＦＥＴ３００の耐圧が劣化する。
第８の実施形態によれば、ゲート絶縁層２８の中の炭素欠陥の量が低減される。したがって、ゲート絶縁層２８中のトラップ準位が低減される。よって、所望の空乏層が形成され耐圧の安定したＭＯＳＦＥＴが実現される。
（第９の実施形態）
第９の実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備えるインバータ回路及び駆動装置である。
図１５は、第９の実施形態の駆動装置の模式図である。駆動装置７００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
第９の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置７００の特性が向上する。
（第１０の実施形態）
第１０の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図１６は、第１０の実施形態の車両の模式図である。第１０の実施形態の車両８００は、鉄道車両である。車両８００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両８００の車輪９０が回転する。
第１０の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両８００の特性が向上する。
（第１１の実施形態）
第１１の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図１７は、第１１の実施形態の車両の模式図である。第１１の実施形態の車両９００は、自動車である。車両９００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両９００の車輪９０が回転する。
第１１の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両９００の特性が向上する。
（第１２の実施形態）
第１２の実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図１８は、第１２の実施形態の昇降機（エレベータ）の模式図である。第１２の実施形態の昇降機１０００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
第１２の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機１０００の特性が向上する。
以上、第１ないし第８の実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣなど、その他の結晶構造の炭化珪素に適用することも可能である。
また、第１ないし第８の実施形態では、炭化珪素層のシリコン面、又は、ｍ面にゲート絶縁層２８を設ける場合を例に説明したが、炭化珪素のその他の面、例えば、カーボン面、ａ面、（０−３３−８）面などにゲート絶縁層２８を設ける場合にも本発明を適用することは可能である。
炭化珪素層の酸化速度には面方位依存性がある。第１ないし第８の実施形態において、第１の熱処理又は第２の熱処理の温度を、面方位に応じて最適化することが好ましい。
また、ｎチャネル型のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）にも本発明を適用することは可能である。
また、ｎチャネル型に限らず、ｐチャネル型のＭＯＳＦＥＴ又はＩＧＢＴにも本発明を適用することは可能である。
また、第９ないし第１２の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナーなどに適用することも可能である。
また、第９ないし第１２の実施形態において、第１の実施形態の半導体装置を適用する場合を例に説明したが、例えば、第２ないし第８の実施形態の半導体装置を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
２８ ゲート絶縁層（酸化シリコン層）
３０ ゲート電極
４０ 界面終端領域（領域）
１００ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
７００ 駆動装置
８００ 車両
９００ 車両
１０００ 昇降機

Claims (25)

  1. 炭化珪素層と、
    酸化シリコン層と、
    前記炭化珪素層と前記酸化シリコン層との間に位置し、窒素の濃度が１×１０２１ｃｍ−３以上の領域と、を備え、
    前記炭化珪素層、前記酸化シリコン層、及び、前記領域の中の窒素の濃度分布が、前記領域にピークを有し、
    前記ピークから前記酸化シリコン層の側に１ｎｍ離れた位置における窒素の濃度が１×１０１８ｃｍ−３以下であり、
    前記位置における炭素の濃度が１×１０１８ｃｍ−３以下である半導体装置。
  2. 前記ピークの窒素の濃度は１×１０２２ｃｍ−３以上である請求項１記載の半導体装置。
  3. 酸素原子に結合する炭素原子と、前記酸素原子に結合する窒素原子とを含む複合体の前記位置における濃度が１×１０１８ｃｍ−３以下である請求項１又は請求項２記載の半導体装置。
  4. 前記炭化珪素層との間に前記酸化シリコン層を挟むゲート電極を、更に備える請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 請求項１ないし請求項４いずれか一項記載の半導体装置を備えるインバータ回路。
  6. 請求項１ないし請求項４いずれか一項記載の半導体装置を備える駆動装置。
  7. 請求項１ないし請求項４いずれか一項記載の半導体装置を備える車両。
  8. 請求項１ないし請求項４いずれか一項記載の半導体装置を備える昇降機。
  9. 炭化珪素層の表面に酸化シリコン膜を形成し、
    窒素酸化物ガス、酸素ガス、及び、水蒸気からなる群から選ばれる少なくとも一つの酸化性ガスと、二酸化炭素ガスとを含む雰囲気で、第１の熱処理を行う半導体装置の製造方法。
  10. 前記酸化シリコン膜は気相成長により形成する請求項９記載の半導体装置の製造方法。
  11. 前記第１の熱処理は、窒素酸化物ガスと二酸化炭素ガスとを含む雰囲気で、１０５０℃以上１４５０℃以下の温度で行う請求項１０記載の半導体装置の製造方法。
  12. 前記第１の熱処理は、酸素ガス又は水蒸気と、二酸化炭素ガスとを含む雰囲気で、１０５０℃以上１４５０℃以下の温度で行う請求項１０記載の半導体装置の製造方法。
  13. 前記第１の熱処理の前に、窒素酸化物ガスを含む雰囲気で、１０５０℃以上１４５０℃以下の温度で第２の熱処理を更に行い、
    前記第１の熱処理は７５０℃以上１０５０℃未満の温度で行う請求項１０記載の半導体装置の製造方法。
  14. 前記第１の熱処理は、窒素酸化物ガスと二酸化炭素ガスとを含む雰囲気で行う請求項１３記載の半導体装置の製造方法。
  15. 前記酸化シリコン膜は、酸素ガスと二酸化炭素ガスとを含む雰囲気で、熱酸化により形成し、
    前記第１の熱処理は、窒素酸化物ガスと二酸化炭素ガスとを含む雰囲気で、１０５０℃以上１４５０℃以下の温度で行う請求項９記載の半導体装置の製造方法。
  16. 前記第１の熱処理の前記雰囲気の二酸化炭素ガスの分圧は１０％以上である請求項９ないし請求項１５いずれか一項記載の半導体装置の製造方法。
  17. 前記第１の熱処理の前記雰囲気の酸化性ガスの分圧は１０％以上である請求項９ないし請求項１６いずれか一項記載の半導体装置の製造方法。
  18. 前記酸化シリコン膜の厚さは３０ｎｍ以上１００ｎｍ以下である請求項９ないし請求項１７いずれか一項記載の半導体装置の製造方法。
  19. 前記酸化シリコン膜の上にゲート電極を更に形成する請求項９ないし請求項１８いずれか一項記載の半導体装置の製造方法。
  20. 炭化珪素層の表面に、窒素酸化物ガス、酸素ガス、及び、水蒸気からなる群から選ばれる少なくとも一つの酸化性ガスと、二酸化炭素ガスとを含む雰囲気で、熱酸化により酸化シリコン膜を形成する半導体装置の製造方法。
  21. 前記熱酸化は、窒素酸化物ガスと二酸化炭素ガスとを含む雰囲気で、１０５０℃以上１４５０℃以下の温度で行う請求項２０記載の半導体装置の製造方法。
  22. 前記雰囲気の二酸化炭素ガスの分圧は１０％以上である請求項２０又は請求項２１記載の半導体装置の製造方法。
  23. 前記雰囲気の酸化性ガスの分圧は１０％以上である請求項２０ないし請求項２２いずれか一項記載の半導体装置の製造方法。
  24. 前記酸化シリコン膜の厚さは３０ｎｍ以上１００ｎｍ以下である請求項２０ないし請求項２３いずれか一項記載の半導体装置の製造方法。
  25. 前記酸化シリコン膜の上にゲート電極を更に形成する請求項２０ないし請求項２４いずれか一項記載の半導体装置の製造方法。
JP2020145717A 2020-03-19 2020-08-31 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 Active JP7346368B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020049316 2020-03-19
JP2020049316 2020-03-19

Publications (2)

Publication Number Publication Date
JP2021153167A true JP2021153167A (ja) 2021-09-30
JP7346368B2 JP7346368B2 (ja) 2023-09-19

Family

ID=77748259

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020145717A Active JP7346368B2 (ja) 2020-03-19 2020-08-31 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Country Status (2)

Country Link
US (2) US11764270B2 (ja)
JP (1) JP7346368B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11239079B2 (en) 2020-03-19 2022-02-01 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP7326227B2 (ja) * 2020-07-01 2023-08-15 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
EP4254511A1 (en) * 2022-04-01 2023-10-04 STMicroelectronics S.r.l. Electronic device with reduced switching oscillations

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011146580A (ja) * 2010-01-15 2011-07-28 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6273950B1 (en) * 1996-04-18 2001-08-14 Matsushita Electric Industrial Co., Ltd. SiC device and method for manufacturing the same
JP5920684B2 (ja) 2010-02-10 2016-05-18 株式会社東芝 半導体装置
JP5524103B2 (ja) 2011-02-07 2014-06-18 株式会社東芝 半導体装置
JP5608840B1 (ja) * 2012-12-27 2014-10-15 パナソニック株式会社 炭化珪素半導体装置およびその製造方法
JP6757928B2 (ja) 2015-09-07 2020-09-23 国立大学法人大阪大学 半導体装置の製造方法及びこれに用いる半導体製造装置
DE102016112877B4 (de) 2015-09-07 2021-07-15 Fuji Electric Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung und für das Verfahren verwendete Halbleiterherstellungsvorrichtung
KR102650216B1 (ko) * 2018-03-09 2024-03-21 삼성전자주식회사 산화물층의 형성 방법 및 반도체 소자의 제조 방법
JP7242488B2 (ja) 2019-09-17 2023-03-20 株式会社東芝 半導体装置の製造方法
US11239079B2 (en) * 2020-03-19 2022-02-01 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP7326227B2 (ja) * 2020-07-01 2023-08-15 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011146580A (ja) * 2010-01-15 2011-07-28 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法

Also Published As

Publication number Publication date
JP7346368B2 (ja) 2023-09-19
US11764270B2 (en) 2023-09-19
US20210296446A1 (en) 2021-09-23
US20230387216A1 (en) 2023-11-30

Similar Documents

Publication Publication Date Title
JP7326227B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7346368B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US11621167B2 (en) Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
US10026813B2 (en) SiC semiconductor device having a high mobility and a high threshold voltage, inverter circuit, and vehicle
JP6862384B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2016181672A (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US20240047514A1 (en) Semiconductor device, semiconductor device manufacturing method, inverter circuit, drive device, vehicle, and elevator
CN112310216A (zh) 半导体装置、逆变器电路、驱动装置、车辆及升降机
US11201223B2 (en) Semiconductor device, inverter circuit, drive device, vehicle, and elevator each having a threshold-voltage-increasing portion in silicon carbide layer
JP6776204B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US20220302261A1 (en) Semiconductor device, semiconductor device manufacturing method, inverter circuit, drive device, vehicle, and elevator
CN108417633B (zh) 半导体装置、半导体装置的制造方法、逆变器电路、驱动装置、车辆以及升降机
JP7271484B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US20230197790A1 (en) Method for manufacturing semiconductor device, semiconductor device, inverter circuit, drive device, vehicle, and elevator
US20230082881A1 (en) Semiconductor device, semiconductor device manufacturing method, inverter circuit, drive device, vehicle, and elevator
JP7005847B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US20240087897A1 (en) Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
US20220310791A1 (en) Semiconductor device, inverter circuit, drive device, vehicle, and elevator
US20230084127A1 (en) Semiconductor device manufacturing method
JP7072148B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US20240096938A1 (en) Semiconductor device, method of manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220224

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230323

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230404

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230529

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230808

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230906

R151 Written notification of patent or utility model registration

Ref document number: 7346368

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151