JP2021135296A - 自己テスト回路を備える集積回路、自己テスト回路を備える集積回路の動作方法、マルチコアプロセッサ装置およびマルチコアプロセッサ装置の動作方法 - Google Patents

Abstract

【課題】自己テスト回路を備える集積回路を提供する。【解決手段】論理回路１０６と、動作データを記憶する入力側記憶要素１０２＿１と、出力側記憶要素１０２＿２と、テストデータを記憶する入力側テスト記憶要素２０２＿１と、出力側テスト記憶要素２０２＿２と、を有しており、論理回路は選択的に入力側で入力側記憶要素に接続されており、動作データを受信し、または入力側で入力側テスト記憶要素に接続されており、テストデータを受信する。、論理回路は、さらに、出力側で出力側記憶要素および出力側テスト記憶要素に接続されており、したがって、論理回路は出力側記憶要素および／または出力側テスト記憶要素にデータを供給し、出力側記憶要素は、論理回路に動作データが供給されると論理回路からのデータを処理し、論理回路にテストデータが供給されると論理回路からのデータを処理しないように設定されている。【選択図】図３Ａ

Description

本発明は、自己テスト回路を備える集積回路、自己テスト回路を備える集積回路の動作方法、マルチコアプロセッサ装置およびマルチコアプロセッサ装置の動作方法に関する。

電子システム、特に安全に関する電子システムは、それが機能安全規格、例えば車両分野に関連する規格ＩＳＯ２６２６２を満たしているべき場合には、定期的に、エラーに関してテストされなければならい。「Ｌｏｇｉｃ Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ」（ＬＢＩＳＴ）とも称される、論理エラーを識別するための、組み込み自己テスト回路もしくは集積自己テスト回路は今日、この種のテストを実行するための通常の装置である。

ＬＢＩＳＴは、構造的なアプローチである。例えばソフトウェアベースの自己テスト等の機能的なアプローチとは異なり、ＬＢＩＳＴは、テストされるシステムもしくはテストされるコンポーネントのシステム制限内で実行されるのではなく、このために設定された固有のアーキテクチャ、いわゆるスキャンアーキテクチャによって実行される。

図１は、説明のために、従来技術に即したＬＢＩＳＴを備える集積回路の概略図を示している。

動作モード、機能的なモードまたは機能モードとも称される、集積回路１００の通常動作の間、これに関連する機能は、機能パス１１４（実線）に沿って経過する。ここでは記憶要素１０２はデータ値を記憶し、論理回路１０６はこのデータ値を使用して、例えばブール演算子を適用して、コンビネータ論理を実行する。

破線として示されているスキャンチェーン１１６は、テストモードまたはＬＢＩＳＴモードとも称されるテスト動作の間、テスト中のより良いコントロール性のために、記憶要素１０２にテストデータを事前にロードするために使用される。

本願で以降はＬＢＩＳＴサイクルと称されるテストサイクルは、３つの段階を有している。まずは、テストデータ、例えば疑似乱数が記憶要素１０２内にロードされ、例えば挿入される。これは、スキャンチェーン１１６に沿って行われる。

第２の段階では、テストデータが、（例えばコンビネータ論理をマッピングするもしくは実現する）論理回路１０６によって処理される。これは、論理回路１０６を介して伝播する、潜在的なエラーの検出につながる。

第３の段階では、処理されたテストデータが、スキャンチェーン１１６の記憶要素によって、別の記憶要素１０２に押し出される。通常、スキャンチェーン１１６および相応するＬＢＩＳＴ方法は、テストサイクルの第３の段階が同時に、後続のテストサイクルの第１の段階であるように作成されている。換言すれば、論理回路１０６によって処理され、出力されたテストデータは、スキャンチェーン１１６に沿って後続する、後続のテストサイクルにおける論理回路１０６に対する入力データを作成する。

ＬＢＩＳＴの実行は破壊性のものである。なぜなら、記憶要素１０２は、（例えば疑似ランダム）テストデータによって上書きされるからである。ＬＢＩＳＴの後、集積回路１００は、未知の状態もしくは定められていない状態にあり、したがって、再初期化を必要とする。これは、通常、リセットおよびリブートによって行われる。

今日、ＬＢＩＳＴは例えば、いわゆる「Ｐｏｗｅｒ−Ｏｎ Ｓｅｌｆ−Ｔｅｓｔ」（ＰＯＳＴ）である再スタートの間、実行される。すなわち、集積回路１００または集積回路１００がその構成部分を形成するシステムが通常動作に移行する前に実行される。ＬＢＩＳＴの実行後、リセットが開始され、制御ユニット（例えばＭＣＵ）が再スタートされる（ブートされる）。

このような手法は、多くの場合において適しているが、集積回路１００の継続動作には適していない。

しかし、ＬＢＩＳＴの形式でのシステムテストを、通常動作中にも実行することが必要とされている。これは「Ｍｉｓｓｉｏｎ−Ｍｏｄｅ ＬＢＩＳＴ」と称される。

通常動作中のＬＢＩＳＴを実現するために、２つの手法が想定される。
１．システムの状態が、ＬＢＩＳＴの実行前に記憶され、その後に復元される。
２．ＬＢＩＳＴの実行後にシステムが再初期化される。

上述した３つのＬＢＩＳＴ段階が実行される持続時間の間、システムの通常動作が中断される。これは、従来技術のＬＢＩＳＴアーキテクチャが、上述した２つの手法のうちのいずれが選択されるのかに係わらずに、システムの重大な利用不可性を生じさせてしまうことを意味する。

このような利用不可性が許容されない場合には、単にＬＢＩＳＴは適用不可であり、したがって、安全措置が他の様式で実現される必要がある。これは例えば典型的に、大きい面積需要を伴うハードウェアソリューションによって、または典型的に、僅かな遮蔽を可能にし、すなわちシステム全体に使用可能ではないソフトウェアベースの自己テストによって行われる。

米国特許出願公開第６６９１２６８号明細書および米国特許出願公開第８４６１８６５号明細書において、それぞれＬＢＩＳＴを備える回路が記載されており、ここでは、各記憶要素に対して、１つの出力側記憶要素が提供され、テストデータおよび状態データが、通常動作からテスト動作への切り替え時に交換され、逆にされる。

このような手法は、コストのかかる回路によってのみ実現可能であり、リブートのための時間を省くことはできるが、各記憶過程に対する時間が必要になる。

種々の実施例では、記憶要素の状態を維持するＬＢＩＳＴスキームが提供される。これは、ＬＢＩＳＴの実行がリセットおよび再初期化を必要としないことを意味する。これによって、テストされるシステム、例えば集積回路の可用性が高くなり、これは、特に通常動作中の実行の際にＬＢＩＳＴの適用性を改善する。

種々の実施例では、ＬＢＩＳＴの実行のために、固有の刺激パスおよび応答パスが提供される。

明確に言えば、種々の実施例において、動作ネットワークは、可能な限り（すなわち、テストされる論理回路を除いて）テストネットワークから分離される。これによって、システムの通常動作と同時に（すなわちバックグラウンドにおいて）テストデータをロードすることが可能になる。この際に、通常動作は妨害されない。

種々の実施例において、非破壊的に読み出し可能な（例えば集積回路の一部である）ＬＢＩＳＴアーキテクチャが提供され、これは、刺激データおよび応答データの操作を、システムの（通常）動作と並行して行うことを可能にする。

本発明の実施例を図示し、以降で詳細に説明する。

従来技術に即した、ＬＢＩＳＴを備える集積回路の概略図を示している。 種々の実施例に即した、ＬＢＩＳＴを備える集積回路の概略図を示している。 種々の実施例に即した、ＬＢＩＳＴを備える集積回路の簡易化された回路図を示している。 種々の実施例に即した、ＬＢＩＳＴを備える集積回路の簡易化された回路図を示している。 従来技術に即した、冗長機能を備える集積回路の簡易化された回路図の部分図を示している。 種々の実施例に即した、ＬＢＩＳＴおよび冗長機能を備える集積回路の簡易化された回路図を示している。 種々の実施例に即した、ＬＢＩＳＴを備えるマルチコアプロセッサ装置の概略図を示している。 種々の実施例に即した、ＬＢＩＳＴを備える集積回路の動作方法のフローチャートを示している。

以降の詳細な説明では、添付の図面が参照される。添付の図面は、本出願の一部であり、ここには、可視化するために、そこにおいて本発明を実行することができる特別な実施形態が示されている。この点に関して、「上」、「下」、「前」、「後」、「前方」、「後方」等の方向の用語は、説明されている図形の配向を参照して使用される。実施形態のコンポーネントは、多くの異なる配向において位置付け可能であるので、これらの方向の用語は説明の目的で使用されており、決して制限するものではない。本発明の保護範囲から逸脱することなく、他の実施形態が使用可能であり、構造的または論理的な変更を行うことができるということを理解されたい。そうでないことが特に明記されていない限り、本願に記載されている種々の例示的な実施形態の特徴を相互に組み合わせることができるということを理解されたい。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではなく、本発明の保護範囲は、添付の特許請求の範囲によって規定される。

本明細書の枠内では、用語「接続されている（ｖｅｒｂｕｎｄｅｎ）」、「つながっている（ａｎｇｅｓｃｈｌｏｓｓｅｎ）」ならびに「ｇｅｋｏｐｐｅｌｔ（結合されている）」は、直接的な接続および間接的な接続の両者、直接的なつながりまたは間接的なつながり、ならびに直接的な結合または間接的な結合を表すために使用される。図面では、それが適切である限り、同じ要素または類似の要素に同じ参照符号が付けられている。

種々の実施例の説明を容易にするために、一部の小文字の後に、一般的な参照符号が続く。

図２は、種々の実施例に即した、論理エラーを識別するための組み込み自己テスト回路（ＬＢＩＳＴ）を備える集積回路２００の概略図を示しており、図３Ａおよび図３Ｂは、種々の実施例に即した、ＬＢＩＳＴを備える集積回路２００の簡略化された回路図をそれぞれ示している。図２、図３Ａおよび図３Ｂは、後続の説明において参照される。

論理エラーを識別するための組み込み自己テスト回路を備える集積回路２００は、種々の実施例において、論理回路１０６、動作データを記憶する入力側記憶要素１０２＿１、出力側記憶要素１０２＿２、テストデータを記憶するための入力側テスト記憶要素２０２＿１および出力側テスト記憶要素２０２＿２を有している。記憶要素１０２の各々およびテスト記憶要素２０２の各々は、種々の実施例において、少なくとも１つのフリップフロップ、典型的に複数のフリップフロップを有している、または例えばラッチ等の別の記憶要素を有している。

ＬＢＩＳＴ実装は、種々の態様に関して、従来技術から公知の、いわゆるＳＴＵＭＰＳ（Ｓｅｌｆ−Ｔｅｓｔ Ｕｓｉｎｇ ＭＩＳＲ ａｎｄ Ｐａｒａｌｌｅｌ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ Ｓｅｑｕｅｎｃｅ Ｇｅｎｅｒａｔｏｒ）アーキテクチャに基づいていてよい。

これに相応に、例えば入力側テスト記憶要素２０２＿１または場合によっては、別の、例えばすべての、テスト記憶要素２０２にロードされるテストデータが例えば、線形帰還シフトレジスタ（Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ−Ｒｅｇｉｓｔｅｒ、 ＬＦＳＲ）によって提供され得る。これは、疑似乱数の決定論的シーケンスを生成するために設定されていてよい、もしくは利用されてよい。

さらに、論理回路１０６によって生成された、処理されたテストデータを受け取る出力側テスト記憶要素２０２＿１もしくはテスト記憶要素２０２＿１の各々は、処理されたテストデータを多入力シグネチャレジスタ（Ｍｕｌｔｉｐｌｅ Ｉｎｐｕｔ Ｓｉｇｎａｔｕｒｅ Ｒｅｇｉｓｔｅｒ、 ＭＩＳＲ）に提供する。これは、出力応答を調べるように設定されていてよい、もしくは利用されてよい。

集積回路２００は、種々の実施例において、論理回路１０６が選択的に入力側で、入力側記憶要素１０２＿１に（例えば導電性に）接続されているように設定されていてよく、したがって、入力側記憶要素１０２＿１は、動作データを論理回路１０６に提供する。出力側では、論理回路１０６は、出力側記憶要素１０２＿２に（例えば導電性に）接続されていてよく、したがって論理回路１０６は、論理回路１０６によって処理された動作データを供給する。このような状態において、集積回路２００は、（作業動作、通常動作またはミッションモードとも称される）動作モードにある。ここで、出力側記憶要素１０２＿２が活性化されていてよい。言い換えると、出力側記憶要素１０２＿２は、論理回路１０６によって処理された動作データが処理される、例えば出力側記憶要素１０２＿２内に記憶される等の状態にあってよい。論理回路１０６は、動作モードにおいて、さらに、出力側テスト記憶要素２０２＿２に接続されていてよい。

または論理回路１０６は、入力側で、入力側テスト記憶要素２０２＿１に（例えば導電性に）接続されており、したがって、入力側テスト記憶要素２０２＿１は、テストデータを、論理回路１０６に提供する。出力側では、論理回路は、出力側テスト記憶要素２０２＿２に（例えば導電性に）接続されていてよく、したがって、論理回路１０６は、論理回路１０６によって処理されたテストデータを供給する。このような状態において、集積回路２００は、（テスト動作とも称される）テストモードにある。論理回路１０６は、テストモードにおいて、さらに、出力側記憶要素１０２＿２に接続されていてよく、出力側記憶要素１０２＿２に処理されたテストデータを供給する。しかし、出力側記憶要素１０２＿２が、テストモードにおいて非活性化されていてよい。言い換えると、出力側記憶要素は、供給されたデータが処理されない（無視される）、例えば出力側記憶要素１０２＿２内に記憶されない等の状態に切り替えられていてよい、または切り替えられてよい。

種々の実施例では、論理回路１０６の、出力側記憶要素１０２＿２もしくは出力側テスト記憶要素２０２＿２との接続は、論理回路１０６が継続的に、出力側記憶要素１０２＿２および出力側テスト記憶要素２０２＿２に接続されているのではなく、選択的に、両者に接続可能であるようにされていてよい。この場合には、例えば、論理回路１０６は、動作モードにおいては、出力側で、出力側記憶要素１０２＿２にだけ接続されていてよく、テストモードにおいては、出力側で、出力側テスト記憶要素２０２＿２にだけ接続されていてよい。このために、例えば、デマルチプレクサが利用可能である。

集積回路２００は、種々の実施例においてさらに、制御部を有している。制御部は、動作モードとテストモードとの間で、もしくはテストモードと動作モードとの間で切り替えられるように設定されていてよい、もしくは利用されてよい。

集積回路２００の上述の構成は、動作モードにおいて利用される回路要素が、テストされる論理回路１０６自体を除いて、自己テストによって実質的に影響されないことを意味する。特に、入力側記憶要素１０２＿１および出力側記憶要素１０２＿２は、テストデータによって上書きされるのではなく、これらは直接的に、論理回路１０６の入力側テスト記憶要素２０２＿１によって提供される、もしくは論理回路１０６の出力側テスト記憶要素２０２＿２によって受け取られ、出力側記憶要素１０２＿２において無視される。

種々の実施例の基本的な機能は、図２の概略図に基づいて特に容易に見て取れる。動作モードにおいて、システムアプリケーションは、例えば記憶要素１０２＿１、１０２＿２、１０２＿３、データ線路１１４および論理回路１０６、例えば論理ゲートのアプリケーションネットワークを介して実行される。

これと並行して、実質的に分離されたスキャンネットワークが提供され、これは、別個のテスト記憶要素２０２＿１、２０２＿２、２０２＿３、固有のデータ線路を記憶要素２０２と論理回路１０６との間（データ線路２１０、２１２）および記憶要素２０２同士の間（データ線路２２０）で有しており、ここでテストされる論理回路１０６は、テストネットワークの一部でもある。

図２では、集積回路２００、２００ａの一部として、テストされる２つの論理回路１０６が示されており、これらは特に、テストの目的で、１つのスキャンチェーンに接続可能である、もしくは接続される。種々の実施例では、スキャンチェーンは実質的に任意の多さの付加的な論理回路１０６を、各付加的な出力側記憶要素１０２および付加的なテスト記憶要素２０２と共に有することができる。ここで、付加的な要素が類似の様式で、回路２００内に集積されてよい。これは、図３Ｂの回路２００、２００ｃにあるような２つの論理回路１０６への、図３Ａの集積回路２００、２００ｂにあるような１つの論理回路１０６の拡張を示している。

言い換えると、種々の実施例において、集積回路２００は、少なくとも１つの付加的な出力側記憶要素１０２＿３および少なくとも１つの付加的な出力側テスト記憶要素２０２＿３を有することができ、ここで少なくとも１つの論理回路１０６は、複数の論理回路１０６＿１、１０６＿２を有しており、ここで入力側テスト記憶要素２０２＿１および出力側テスト記憶要素２０２＿２と論理回路１０６との接続の間、入力側テスト記憶要素２０２＿１、出力側テスト記憶要素２０２＿２および少なくとも１つの付加的な出力側テスト記憶要素２０２＿３と共に複数の論理回路１０６＿１、１０６＿２は、（テスト）スキャンチェーンを形成する。

少なくとも１つの付加的な出力側記憶要素１０２＿３はここで、出力側記憶要素１０２＿２および入力側記憶要素１０２＿１と同様に、スキャンチェーンの一部ではない。

入力側テスト記憶要素２０２＿１および出力側テスト記憶要素２０２＿２に接続されている論理回路１０６＿１は、入力側テスト記憶要素２０２＿１および出力側テスト記憶要素２０２＿２と共に、スキャンチェーンの第１のチェーン素子を形成する。スキャンチェーンの各付加的なチェーン素子は、複数の論理回路１０６のうちの１つを有していてよく、これは、入力側で、先行するチェーン素子の出力側テスト記憶要素２０２＿２に接続されており、出力側で、出力側テスト記憶要素２０２＿２、２０２＿３、．．．、２０２＿ｎの別の出力側テスト記憶要素２０２＿３に接続されている。

テストモードの間、論理回路１０６がテスト記憶要素２０２＿１、２０２＿２、２０２＿３、．．．、２０２＿ｎに接続されて、スキャンチェーンを成す場合、付加的なチェーン素子の各論理回路１０６に、先行するチェーン素子の出力側テスト記憶要素２０２＿２、２０２＿３は、先行するチェーン素子の論理回路１０６によって処理されたテストデータを提供することができる。

さらに、付加的なチェーン素子の各テスト論理回路１０６は、自身によって処理されたテストデータを、出力側で、出力側テスト記憶要素２０２＿２、２０２＿３に供給することができる。論理回路１０６によって処理されたテストデータは、出力側で、出力側記憶要素１０２＿２、１０２＿３等に供給されてもよいが、出力側記憶要素１０２＿２、１０２＿３等は、テストモードにおいて非活性化されていてよい、もしくは非活性化されてよい。供給された処理されたテストデータは次に無視されてよい。これによって、動作モードの状態を、入力側記憶要素および出力側記憶要素において得続けることができる。

別個のテスト記憶要素２０２を有する別個のスキャンネットワークのために、スキャンチェーンは、動作モード中に既にテストデータと並行してロードされてよく、この際にアプリケーションネットワークにおけるアプリケーションが損害を受けることはない。この際に、テスト記憶要素２０２のうちの１つだけ、例えば、入力側テスト記憶要素２０２＿１または出力側テスト記憶要素２０２＿２だけにテストデータがロードされ得る、または複数のまたはすべてのテスト記憶要素２０２に、例えばデータ線路２２０を使用してテストデータがロードされ得る。

テスト記憶要素２０２は、所望されているように完全にロードされている場合には、テストモードに切り替えられ、テストが実行されてよい。このために、アプリケーションが終了され、すべての記憶要素１０２が自身の現在の値を維持することができる。テストされるべき論理回路１０６は（これは例えば、コンビネータ論理をマッピングする、もしくは実現する）、テスト記憶要素２０２内に記憶されているテスト値によって刺激される。論理回路１０６によって生成されるテスト応答は、テスト記憶要素２０２内にのみ記憶される。テスト応答が、テストモードにおいて出力側記憶要素１０２＿２に供給され続ける場合でも、出力側記憶要素１０２＿２は非活性化されていてよい。テスト応答は、スキャン線路２２０によって、記憶要素２０２から押し出されてよい。既に、その間、通常のアプリケーションが継続されてよく、詳細には正確に、それが中断された点で継続されてよい。

これによって、集積回路２００の記憶要素（例えば入力側記憶要素１０２＿１および出力側記憶要素１０２＿２）がテスト前に有している状態を、テストが終了し、通常動作が再開可能になるまで、すなわち動作モードが継続可能になるまで、記憶して保持することができる。動作モードの継続をシームレスに行うことができ、この際に復元が行われる必要はない。なぜなら、これらの状態が、記憶要素１０２内に、依然として変わらずに存在しているからである。

さらに、動作モード中に既に、テストモードを準備することができる。これは、テストデータが、入力側テスト記憶要素２０２＿１内にロードされることによって行われる。通常の動作記憶要素もしくはアプリケーション記憶要素１０２（例えば入力側記憶要素１０２＿１、出力側記憶要素１０２＿２）が、テスト記憶要素２０２（例えば入力側テスト記憶要素２０２＿１、出力側テスト記憶要素２０２＿２）から分離されていることによって、通常の動作を妨害することなく、このような措置を取ることができる。

例えば、入力側テスト記憶要素２０２＿１は、それが線形帰還シフトレジスタである場合には、動作モード中に既に、疑似乱数の決定論的シーケンスを生成するように設定されていてよい、もしくは利用されてよい。これらは、テストモードの開始と共に、自己テストのためのテストデータとして使用可能であり、テストされる論理回路１０６に提供可能である。

テストモードと動作モードとの間の切り替えのために、集積回路２００は例えば、制御部の一部として、マルチプレクサ２２４を有することができる。マルチプレクサ２２４は、選択回路であってよく、これによって、複数の入力信号（ここでは例えば動作データおよびテストデータ）から１つの入力信号を選択し、出力側で切り替えることが可能になる。

さらに、集積回路２００、特に制御部は、動作モードとテストモードとの間の集積回路２００の切り替えのために、スイッチング信号２２２を提供するように設定されていてよい、もしくは利用されてよい。

スイッチング信号２２２は、動作モードへの切り替えのために第１の信号値、例えば０を有することができる。テストモードへの切り替えのために、スイッチング信号は、第２の信号値、例えば１を有することができる。記憶要素１０２およびマルチプレクサ２２４の構造に関連して、テストモードにおける信号値は次のように選択され得る。すなわち、記憶要素１０２が、提供されたスイッチング信号値の結果、透過性にされており、もしくは透過性にされ、テストモードへ移行する前の自身の状態が保持され、さらにマルチプレクサ２２４がこの信号値の提供時に、テストモードへ移行するために、テスト信号がテスト記憶要素２０２＿１から、マルチプレクサ２２４によって、論理回路１０６に提供されるように切り替えられるように選択され得る。

スイッチング信号２２２は、種々の実施例において、マルチプレクサ２２４、例えばマルチプレクサの制御入力側に提供されてよい。さらにスイッチング信号２２２は、出力側記憶要素１０２＿２に提供されてよく、例えば、出力側記憶要素１０２＿２がフリップフロップを有している場合、イネーブル入力側またはクロックイネーブル入力側に提供されてよい。出力側のデマルチプレクサが存在する場合には、動作モードとテストモードとの間の切り替えのために、これに同様に、スイッチング信号２２２が供給されてよい。

さらにスイッチング信号２２２が入力側記憶要素１０２＿１に提供されてよく、例えば、出力側記憶要素１０２＿２がフリップフロップを有している場合、そのイネーブル入力側またはそのクロックイネーブル入力側に提供されてよい。

スイッチング信号２２２によって、上述のように、テストモードへの切り替え時にもしくはテストモードへの切り替え後に、出力側記憶要素１０２＿２および場合によっては入力側記憶要素１０２＿１が、テストモードへ移行する前に有していた自身の最終的な動作モード状態を維持するように、非活性化され得る（または自由選択的に、論理回路との出力側記憶要素１０２＿２の接続が分離される）。

図３Ａに基づいて、集積回路２００の動作を説明する。

上述のように、入力側記憶要素１０２＿１および出力側記憶要素１０２＿２はフリップフロップを有することができる、またはフリップフロップから形成されていてよい。各フリップフロップ１０２に対して、回路２００、２００ｂに（形成可能なスキャンチェーンのため、スキャンフリップフロップとも称される）テストフリップフロップ２０２が付け加えられている。テストフリップフロップは、論理回路（「ミッションロジック」）１０６から、動作モードの間、実質的に分離されている。

動作モードの間、ｌｂｉｓｔ＿ｔｅｓｔとも称されるスイッチング信号２２２は信号値０を有していてよい。

すなわち、動作モードの間、フリップフロップ１０２は活性化されており、論理回路１０６への供給はそれらによって行われる。さらに、論理回路の出力が、フリップフロップ１０２に導かれる。

これと並行して、データがスキャンフリップフロップ２０２にロードされ得る。これはシフト過程によって行われてよく、シフト過程は種々の実施例において、（メインアプリケーションよりも）低いクロック周波数にしたがって実行されてよく、これによってエネルギーを節約することができる。

テストモード（ＬＢＩＳＴモード）へ移行するために、スイッチング信号２２２の信号値が変更されてよく、これは例えばｌｂｉｓｔ＿ｔｅｓｔ＝０からｌｂｉｓｔ＿ｔｅｓｔ＝１に切り替えられてよい。

すなわち、フリップフロップ１０２が非活性化され、したがって非活性化の時点のその値が維持される。

次に論理回路１０６にテストデータが供給され、処理されたテストデータがテストフリップフロップ２０２に供給される。

記載したイネーブルフロップの代わりに、別の、活性と非活性との間で切り替え可能な状態メモリが使用されてよく、これは例えば、クロックゲーティングを可能にするフリップフロップである。

任意の数の評価サイクルの後に、スイッチング信号２２２の信号値が、再び０にセットされてよい。これによって、集積回路２００は再び、正確に、それが中断された点で、自身の通常動作を開始する。

これと並行して、テストフリップフロップ２０２内に記憶されている、処理されたデータが、例えば評価のために、例えばスキャンチェーンもしくは線路２２０に沿ってＭＩＳＲに押し出されてよい。

図４Ａは、従来技術に即した、冗長機能を備える集積回路４００の簡易化された回路図を示している。図４Ｂは、種々の実施例に即した、ＬＢＩＳＴと冗長機能とを備える集積回路２００の簡易化された回路図を示している。

集積回路２００への付加的な記憶要素２０２の挿入は、結果として、集積回路２００がその中に形成されているチップにおいてより多くの面積需要を生じさせる。

しかし、従来技術に即した集積回路４００には、しばしば、少なくとも部分的にまたは完全に、自身のフリップフロップ１０２のためのセーフティフリップフロップ２０２Ｒが装備されており、これらのセーフティフリップフロップは、データをフリップフロップ１０２に対して冗長的に記憶し、比較し、差異が識別された場合にアラームを提供するように設定されていてよい。これによって、例えば宇宙線によって引き起こされ得る、いわゆるシングルイベントアップセット（ＳＥＵ）に対するロバスト性が向上し得る。これは図４Ａに示されている。

種々の実施例において、セーフティフリップフロップ２０２Ｒは、それらが、二重機能を満たすことができるように、すなわち、テストモード中のテスト記憶要素２０２として、および動作モード中、すなわち通常動作中の冗長メモリ２０２Ｒとしての二重機能を満たすことができるように集積回路２００、２００ｄ内に組み込まれてよい。これは図４Ｂに示されているが、ここでは見やすくするために、アラーム機能に必要な回路要素は省かれている。

換言すれば、種々の実施例では、入力側テスト記憶要素２０２＿１は、動作モードにおいて、入力側記憶要素１０２＿１に対して冗長的な入力側セーフティ記憶要素２０２Ｒ＿１を形成するように設定されていてよく、かつ／または出力側テスト記憶要素２０２＿２は、動作モードにおいて、出力側記憶要素１０２＿２に対して冗長的な出力側セーフティ記憶要素２０２Ｒ＿２を形成するように設定されていてよい。２つ以上の記憶要素もしくはテスト記憶要素が存在する場合にはさらなる、例えばすべてのさらなる記憶要素１０２に、テスト記憶要素２０２が割り当てられていてよい。このテスト記憶要素は動作モードにおいて、セーフティ記憶要素２０２Ｒとして利用可能である。

（チップ）面積需要をさらに低減させるために、種々の実施例に即したＬＢＩＳＴスキームが制限されて使用されよく、したがって、これは、潜在的なエラーを検出するために全体的なロジックの一部のみ、例えば安全システム（だけ）をテストする。

図５は、種々の実施例に即したＬＢＩＳＴ２００を備えるマルチコアプロセッサ装置５００の概略図である。

マルチコアプロセッサ装置５００はプロセッサコア５５０（コア）および冗長的な第２のプロセッサコア５５２（アンチコア）を有することができ、すなわち第２のプロセッサコア５５２は、プロセッサコア５５０と同じ動作データを得ることができ、これを同じように処理することができる。両者によって提供されたデータは、コンパレータ５５４（例えば、ロックステップコンパレータ）において比較されてよく、比較の結果５５６、例えば、不一致の場合のアラームを出力することができる。

種々の実施例において、マルチコアプロセッサ装置５００は、コンパレータ５５４だけが、ＬＢＩＳＴ２００による自己テストを受けるように設定されていてよい。

すなわち、メインコア５５０は（および冗長的な第２のコア５５２も）、ＬＢＩＳＴの実行によって損害を受けることはない。

これによって、プロセッサコア５５０の可用性が高まる。コンパレータ５５４上でのＬＢＩＳＴの実行は制限されているので、これは、メインプロセッサコア上で実行されるアプリケーションに損害を与えることはない。

これにしたがって、リアルタイムのプログラム実行が得られ続ける。（ロックステップ）コンパレータ５５４は、個々のエラーを識別することができてよい。このような識別は、ＬＢＩＳＴテストの間だけ中断され、実際には、論理回路１０６自体のテストに必要な時間の間だけ中断される。

図６は、種々の実施例に即した、自己テスト回路を備える集積回路の動作方法のフローチャート６００を示している。

自己テスト回路を備える集積回路は少なくとも１つの論理回路、動作データを記憶する少なくとも１つの入力側記憶要素、少なくとも１つの出力側記憶要素、テストデータを記憶する少なくとも１つの入力側テスト記憶要素および少なくとも１つの出力側テスト記憶要素を有しており、ここで、論理回路は出力側で、出力側記憶要素および出力側テスト記憶要素に接続されているまたは接続可能である。

この方法は選択的に、入力側での入力側記憶要素との論理回路の接続を有しており（６１０において）、さらに入力側記憶要素による論理回路での動作データの提供を有しており（６１０１において）、論理回路によって処理された動作データの出力側記憶要素への供給を有しており（６１０２において）、出力側記憶要素における論理回路からのデータの処理を有しており（６１０３において）、または入力側での入力側テスト記憶要素との論理回路の接続を有しており（６２０において）、さらに入力側テスト記憶要素による論理回路でのテストデータの提供を有しており（６２０１において）、論理回路によって処理された動作データの出力側テスト記憶要素への供給を有しており（６２０２において）、出力側記憶要素における論理回路からのデータの無視を有している（６２０３において）。

上述のように、非破壊的なＬＢＩＳＴアーキテクチャが提供され、これによって、刺激と応答とをシステムの実行と並行して操作することが可能になる。

これは、システム状態を複雑ではない様式で維持することができるという点で有利であり得る。例えばコストのかかる再初期化は不要である。

さらに、バックグラウンドにおいて記憶要素にテストデータをロードすることができるので、システムの実行の中断は、ロジックの実際のテストの段階（検出段階もしくは「ｃａｐｔｕｒｅ ｐｈａｓｅ」とも称される）に限定され、これによって、システムの可用性が格段に高まる。

いくつかの実施例を以下に要約する。

実施例１は、自己テスト回路を備える集積回路である。この集積回路は、少なくとも１つの論理回路、動作データを記憶する少なくとも１つの入力側記憶要素、少なくとも１つの出力側記憶要素、テストデータを記憶する少なくとも１つの入力側テスト記憶要素および少なくとも１つの出力側テスト記憶要素を有しており、ここで、論理回路は選択的に入力側で入力側記憶要素に接続されており、したがって、入力側記憶要素は、動作データを論理回路に提供し、または入力側で入力側テスト記憶要素に接続されており、したがって、入力側テスト記憶要素は、テストデータを論理回路に提供する。ここで論理回路はさらに、出力側で出力側記憶要素および出力側テスト記憶要素に接続されており、または接続可能であり、したがって、論理回路は出力側記憶要素および／または出力側テスト記憶要素にデータを供給し、ここで出力側記憶要素は、論理回路に動作データが供給されると論理回路からのデータを処理し、論理回路にテストデータが供給されると論理回路からのデータを処理しないように設定されている。

実施例２は、実施例１に即した集積回路であって、これはさらに制御部を有しており、制御部は、一方での、論理回路と入力側記憶要素との接続および出力側記憶要素の活性化（したがって、出力側記憶要素に供給された動作データが処理される）と、他方での、論理回路と入力側テスト記憶要素との接続および出力側記憶要素の非活性化（したがって、出力側記憶要素に供給されたテストデータが無視される）と、の間の切り替え、もしくはその逆の切り替えを行うように設定されている。

実施例３は、実施例１または２に即した集積回路であって、さらに、論理回路が入力側記憶要素および出力側記憶要素に接続されている間、テストデータを入力側テスト記憶要素にロードするように設定されている。

実施例４は、実施例２または３に即した集積回路であって、ここで制御部はマルチプレクサを有している。

実施例５は、実施例２から４までのいずれか１つの実施例に即した集積回路であって、ここで制御部はさらに、論理回路を入力側記憶要素に接続し、出力側記憶要素を活性化するために、第１の信号値を有するスイッチング信号を提供するように設定されており、さらに論理回路を入力側テスト記憶要素に接続し、出力側記憶要素を非活性化するために、第２の信号値を有するスイッチング信号を提供するように設定されている。

実施例６は、実施例５に即した集積回路であって、ここで制御部はさらに、スイッチング信号を少なくともマルチプレクサおよび出力側記憶要素に提供するように設定されている。

実施例７は、実施例１から５までのいずれか１つの実施例に即した集積回路であって、ここで入力側記憶要素、出力側記憶要素、入力側テスト記憶要素および出力側テスト記憶要素は、それぞれ少なくとも１つのフリップフロップを有している。

実施例８は、実施例５および７に即した集積回路であって、ここで出力側記憶要素の少なくとも１つのフリップフロップは、イネーブル入力側および／またはクロックイネーブル入力側を有しており、制御部はさらに、スイッチング信号をイネーブル入力側またはクロックイネーブル入力側に提供するように設定されている。

実施例９は、実施例４および５に即した集積回路であって、ここでマルチプレクサは制御入力側を有しており、制御部は、スイッチング信号を、マルチプレクサの制御入力側に提供するように設定されている。

実施例１０は、実施例１から９までのいずれか１つの実施例に即した集積回路であって、ここで入力側テスト記憶要素は、動作モードにおいて、入力側セーフティ記憶要素を形成するように設定されており、この入力側セーフティ記憶要素は、入力側記憶要素に記憶されているデータを冗長的に記憶するように設定されており、かつ／または出力側テスト記憶要素は、動作モードにおいて、出力側セーフティ記憶要素を形成するように設定されており、出力側セーフティ記憶要素は、出力側記憶要素に記憶されているデータを冗長的に記憶するように設定されている。

実施例１１は、実施例１から１０までのいずれか１つの実施例に即した集積回路であって、さらに少なくとも１つの付加的な出力側記憶要素と少なくとも１つの付加的な出力側テスト記憶要素とを有しており、ここで少なくとも１つの論理回路は複数の論理回路を有しており、ここで論理回路と入力側テスト記憶要素および出力側テスト記憶要素との接続の間、入力側テスト記憶要素と出力側テスト記憶要素と少なくとも１つの付加的な出力側テスト記憶要素と共に複数の論理回路は１つのスキャンチェーンを形成し、ここで少なくとも１つの付加的な出力側記憶要素は、スキャンチェーンの一部ではない。

実施例１２は、実施例１１に即した集積回路であって、ここで入力側テスト記憶要素および出力側テスト記憶要素に接続されている論理回路は、入力側テスト記憶要素および出力側テスト記憶要素と共に、スキャンチェーンの第１のチェーン素子を形成し、ここでスキャンチェーンの各付加的なチェーン素子は、複数の論理回路のうちの１つを有しており、この論理回路は、入力側で、先行するチェーン素子の出力側テスト記憶要素に接続されており、出力側で、別の出力側テスト記憶要素に接続されている。

実施例１３は、実施例１２に即した集積回路であって、ここで先行するチェーン素子の出力側テスト記憶要素は、付加的なチェーン素子の各論理回路に、先行するチェーン素子の論理回路によって処理されたテストデータを提供し、ここで付加的なチェーン素子の各論理回路は、自身によって処理されたテストデータを、出力側で、出力側テスト記憶要素に供給する。

実施例１４は、マルチコアプロセッサ装置である。マルチコアプロセッサ装置は第１のプロセッサを有しており、この第１のプロセッサは、データを処理し、出力するように設定されており、マルチコアプロセッサ装置は第２のプロセッサを有しており、この第２のプロセッサは、同一のデータを処理し、出力するように設定されており、マルチコアプロセッサ装置は比較器を有しており、この比較器は、実施例１から１３までのいずれか１つの実施例に即した集積回路を形成し、さらに、第１のプロセッサから出力されたデータを第２のプロセッサから出力されたデータと比較するように設定されている。

実施例１５は、自己テスト回路を備える集積回路の動作方法であって、この集積回路は、少なくとも１つの論理回路、動作データを記憶する少なくとも１つの入力側記憶要素、少なくとも１つの出力側記憶要素、テストデータを記憶する少なくとも１つの入力側テスト記憶要素および少なくとも１つの出力側テスト記憶要素を有しており、ここで、論理回路は出力側で出力側記憶要素および出力側テスト記憶要素に接続されている。この方法は選択的に、入力側での入力側記憶要素との論理回路の接続を有しており、さらに入力側記憶要素による論理回路での動作データの提供を有しており、論理回路によって処理された動作データの出力側記憶要素への供給を有しており、出力側記憶要素における論理回路からのデータの処理を有しており、または入力側での入力側テスト記憶要素との論理回路の接続を有しており、さらに入力側テスト記憶要素による論理回路でのテストデータの提供を有しており、論理回路によって処理された動作データの出力側テスト記憶要素および出力側記憶要素への供給を有しており、出力側記憶要素における論理回路からのデータの無視を有している。

実施例１６は、実施例１５に即した方法であって、一方での、論理回路と入力側記憶要素との接続および出力側記憶要素の活性化と、他方での、論理回路と入力側テスト記憶要素との接続および出力側テスト記憶要素の非活性化と、の間の切り替え、もしくはその逆の切り替えをさらに有している。

実施例１７は、実施例１５または１６に即した方法であって、この方法はさらに、入力側記憶要素を備える論理回路の間、入力側テスト記憶要素へのテストデータのロードを有している。

実施例１８は、実施例１６または１７に即した方法であって、ここで集積回路は、自由選択的にマルチプレクサを有している制御部を有している。

実施例１９は、実施例１６から１８までのいずれか１つの実施例に即した方法であって、この方法はさらに選択的に、入力側記憶要素との論理回路の接続および出力側記憶要素の活性化のための第１の信号値を有するスイッチング信号の提供を有しており、さらに入力側テスト記憶要素との論理回路の接続および出力側テスト記憶要素の非活性化のための第２の信号値を有するスイッチング信号の提供を有している。

実施例２０は、実施例１８および１９に即した方法であって、ここでスイッチング信号を少なくともマルチプレクサおよび出力側記憶要素に提供する。

実施例２１は、実施例１５から２０までのいずれか１つの実施例に即した方法であって、ここで入力側記憶要素、出力側記憶要素、入力側テスト記憶要素および出力側テスト記憶要素は、それぞれ少なくとも１つのフリップフロップを有している。

実施例２２は、実施例１９および２１に即した方法であって、ここで出力側記憶要素の少なくとも１つのフリップフロップは、イネーブル入力側および／またはクロックイネーブル入力側を有しており、これにスイッチング信号を提供する。

実施例２３は、実施例１９から２２までのいずれか１つの実施例に即した方法であって、スイッチング信号を、マルチプレクサの制御入力側に提供する。

実施例２４は、実施例１５から２３までのいずれか１つの実施例に即した方法であって、ここで入力側テスト記憶要素は、動作モードにおいて、入力側セーフティ記憶要素を形成するように設定されており、この方法はさらに、入力側記憶要素に記憶されている動作データの入力側セーフティ記憶要素における冗長的な記憶を有しており、かつ／またはここで出力側テスト記憶要素は、動作モードにおいて、出力側セーフティ記憶要素を形成するように設定されており、この方法はさらに、出力側記憶要素に記憶されている動作データの出力側セーフティ記憶要素における冗長的な記憶を有している。

実施例２５は、実施例１５から２４までのいずれか１つの実施例に即した方法であって、ここで集積回路はさらに少なくとも１つの付加的な出力側記憶要素と少なくとも１つの付加的な出力側テスト記憶要素とを有しており、ここで少なくとも１つの論理回路は複数の論理回路を有しており、ここで論理回路と入力側テスト記憶要素および出力側テスト記憶要素との接続の間、入力側テスト記憶要素と出力側テスト記憶要素と少なくとも１つの付加的な出力側テスト記憶要素と共に複数の論理回路は１つのスキャンチェーンを形成し、ここで少なくとも１つの付加的な出力側記憶要素は、スキャンチェーンの一部ではない。

実施例２６は、実施例２５に即した方法であって、ここで入力側テスト記憶要素および出力側テスト記憶要素に接続されている論理回路は、入力側テスト記憶要素および出力側テスト記憶要素と共に、スキャンチェーンの第１のチェーン素子を形成し、ここでスキャンチェーンの各さらなるチェーン素子は、複数の論理回路のうちの１つを有しており、この論理回路は、入力側で、先行するチェーン素子の出力側テスト記憶要素に接続されており、出力側で、別の出力側テスト記憶要素に接続されている。

実施例２７は、実施例２６に即した集積回路であって、ここでこの方法はさらに、複数のチェーン素子のうちの１つのチェーン素子の論理回路によって処理されたテストデータをテストデータとして、後続のチェーン素子の論理回路に提供することを有しており、さらに最後のチェーン素子の論理回路によって処理されたテストデータを、最後のチェーン素子の論理回路に出力側で接続されている出力側テスト記憶要素に供給することを有している。

実施例２８は、マルチコアプロセッサ装置の動作方法であって、このマルチコアプロセッサ装置は、第１のプロセッサと第２のプロセッサと比較器とを有している。この方法は、動作段階と自己テスト段階とを交互に行うことを有しており、ここで動作段階は、第１のプロセッサによる、比較器への第１のデータの提供を有しており、さらに第２のプロセッサによる、比較器への第２のデータの提供を有しており、さらに第１のデータと第２のデータとの比較を有しており、ここで自己テスト段階は、実施例１５から２７までのいずれか１つの実施例に即した自己テスト回路を備える集積回路の動作方法の実施を有しており、ここで比較器は、集積回路を形成する。

装置のさらなる有利な構成は方法の説明から生じ、方法のさらなる有利な構成は装置の説明から生じる。

Claims (28)

1. 自己テスト回路を備える集積回路であって、前記集積回路は、
   ・少なくとも１つの論理回路と、
   ・動作データを記憶する少なくとも１つの入力側記憶要素と、
   ・少なくとも１つの出力側記憶要素と、
   ・テストデータを記憶する少なくとも１つの入力側テスト記憶要素と、
   ・少なくとも１つの出力側テスト記憶要素と、
   を有しており、
   ・前記論理回路は、選択的に、
   入力側で前記入力側記憶要素に接続されており、したがって、前記入力側記憶要素は、前記動作データを前記論理回路に提供し、または、
   入力側で前記入力側テスト記憶要素に接続されており、したがって、前記入力側テスト記憶要素は、前記テストデータを前記論理回路に提供し、
   ・前記論理回路は、さらに、出力側で前記出力側記憶要素および前記出力側テスト記憶要素に接続されており、または接続可能であり、したがって、前記論理回路は前記出力側記憶要素および／または前記出力側テスト記憶要素にデータを供給し、
   ・前記出力側記憶要素は、前記論理回路に前記動作データが供給されると前記論理回路からのデータを処理し、前記論理回路に前記テストデータが供給されると前記論理回路からのデータを処理しないように設定されている、
   集積回路。
2. 前記集積回路は、さらに制御部を有しており、前記制御部は、
   −前記論理回路と前記入力側記憶要素との接続および前記出力側記憶要素の活性化、したがって、前記出力側記憶要素が供給された前記動作データを処理することと、
   −前記論理回路と前記入力側テスト記憶要素との接続および前記出力側記憶要素の非活性化、したがって、供給された前記動作データが無視されることと、
   の間の切り替え、もしくはその逆の切り替えを行うように設定されている、
   請求項１記載の集積回路。
3. 前記集積回路は、前記論理回路が前記入力側記憶要素および前記出力側記憶要素に接続されている間、前記テストデータを前記入力側テスト記憶要素にロードするように、さらに設定されている、
   請求項１または２記載の集積回路。
4. 前記制御部は、マルチプレクサを有している、
   請求項２または３記載の集積回路。
5. 前記制御部は、
   ・前記論理回路を前記入力側記憶要素に接続し、前記出力側記憶要素を活性化するために、第１の信号値を有するスイッチング信号を提供し、
   ・前記論理回路を前記入力側テスト記憶要素に接続し、前記出力側記憶要素を非活性化するために、第２の信号値を有する前記スイッチング信号を提供する、
   ように設定されている、
   請求項２から４までのいずれか１項記載の集積回路。
6. 前記制御部は、前記スイッチング信号を少なくとも前記マルチプレクサおよび前記出力側記憶要素に提供するようにさらに設定されている、
   請求項５記載の集積回路。
7. 前記入力側記憶要素、前記出力側記憶要素、前記入力側テスト記憶要素および前記出力側テスト記憶要素は、それぞれ少なくとも１つのフリップフロップを有している、
   請求項１から５までのいずれか１項記載の集積回路。
8. 前記出力側記憶要素の前記少なくとも１つのフリップフロップは、イネーブル入力側および／またはクロックイネーブル入力側を有しており、
   前記制御部は、前記スイッチング信号を前記イネーブル入力側または前記クロックイネーブル入力側に提供するようにさらに設定されている、
   請求項５を引用する請求項７記載の集積回路。
9. 前記マルチプレクサは、制御入力側を有しており、前記制御部は、前記スイッチング信号を前記マルチプレクサの前記制御入力側に提供するように設定されている、
   請求項４を引用する請求項５記載の集積回路。
10. 前記入力側テスト記憶要素は、動作モードにおいて、入力側セーフティ記憶要素を形成するように設定されており、前記入力側セーフティ記憶要素は、前記入力側記憶要素に記憶されている前記データを冗長的に記憶するように設定されており、かつ／または、
    前記出力側テスト記憶要素は、動作モードにおいて、出力側セーフティ記憶要素を形成するように設定されており、前記出力側セーフティ記憶要素は、前記出力側記憶要素に記憶されている前記データを冗長的に記憶するように設定されている、
    請求項１から９までのいずれか１項記載の集積回路。
11. 前記集積回路は、少なくとも１つの付加的な出力側記憶要素と少なくとも１つの付加的な出力側テスト記憶要素とをさらに有しており、
    前記少なくとも１つの論理回路は、複数の論理回路を有しており、
    前記論理回路と前記入力側テスト記憶要素および前記出力側テスト記憶要素との接続の間、前記入力側テスト記憶要素と前記出力側テスト記憶要素と前記少なくとも１つの付加的な出力側テスト記憶要素と共に、前記複数の論理回路は、１つのスキャンチェーンを形成し、
    前記少なくとも１つの付加的な出力側記憶要素は、前記スキャンチェーンの一部ではない、
    請求項１から１０までのいずれか１項記載の集積回路。
12. 前記入力側テスト記憶要素および前記出力側テスト記憶要素に接続されている前記論理回路は、前記入力側テスト記憶要素および前記出力側テスト記憶要素と共に、前記スキャンチェーンの第１のチェーン素子を形成し、
    前記スキャンチェーンの各付加的なチェーン素子は、前記複数の論理回路のうちの１つを有しており、前記論理回路は、入力側で、先行する前記チェーン素子の前記出力側テスト記憶要素に接続されており、出力側で、別の前記出力側テスト記憶要素に接続されている、
    請求項１１記載の集積回路。
13. 先行する前記チェーン素子の前記出力側テスト記憶要素は、前記付加的なチェーン素子の各前記論理回路に、先行する前記チェーン素子の前記論理回路によって処理された前記テストデータを提供し、
    前記付加的なチェーン素子の各前記論理回路は、自身によって処理された前記テストデータを、出力側で、前記出力側テスト記憶要素に供給する、
    請求項１２記載の集積回路。
14. マルチコアプロセッサ装置であって、前記マルチコアプロセッサ装置は
    ・第１のプロセッサを有しており、前記第１のプロセッサは、データを処理し、出力するように設定されており、
    ・第２のプロセッサを有しており、前記第２のプロセッサは、同一のデータを処理し、出力するように設定されており、
    ・比較器を有しており、前記比較器は、請求項１から１３までのいずれか１項記載の集積回路を形成し、前記第１のプロセッサから出力されたデータを前記第２のプロセッサから出力されたデータと比較するようにさらに設定されている、
    マルチコアプロセッサ装置。
15. 自己テスト回路を備える集積回路の動作方法であって、
    前記集積回路は、少なくとも１つの論理回路、動作データを記憶する少なくとも１つの入力側記憶要素、少なくとも１つの出力側記憶要素、テストデータを記憶する少なくとも１つの入力側テスト記憶要素および少なくとも１つの出力側テスト記憶要素を有しており、
    前記論理回路は、出力側で前記出力側記憶要素および前記出力側テスト記憶要素に接続されており、または接続可能であり、
    前記方法は
    ・選択的に、入力側での前記入力側記憶要素との前記論理回路の接続を有しており、さらに
    ・前記入力側記憶要素による前記論理回路での動作データの提供を有しており、
    ・前記論理回路によって処理された前記動作データの前記出力側記憶要素への供給を有しており、
    ・前記出力側記憶要素における前記論理回路からの前記データの処理を有しており、または
    前記方法は
    ・入力側での前記入力側テスト記憶要素との前記論理回路の接続を有しており、さらに
    ・前記入力側テスト記憶要素による前記論理回路でのテストデータの提供を有しており
    ・前記論理回路によって処理された前記動作データの前記出力側テスト記憶要素および前記出力側記憶要素への供給を有しており、
    ・前記出力側記憶要素における前記論理回路からの前記データの無視を有している、
    方法。
16. 前記方法は、さらに、
    ・切り替えを有しており、前記切り替えは、
    −前記論理回路と前記入力側記憶要素との接続および活性化された前記出力側記憶要素と、
    −前記論理回路と前記入力側テスト記憶要素との接続および非活性化された前記出力側テスト記憶要素と、
    の間の切り替え、
    −もしくはその逆の切り替えである、
    請求項１５記載の方法。
17. 前記方法は、さらに、
    ・前記論理回路が前記入力側記憶要素に接続されている間、前記入力側テスト記憶要素へ前記テストデータをロードすることを有している、
    請求項１５または１６記載の方法。
18. 前記集積回路は、自由選択的にマルチプレクサを有している制御部を有している、
    請求項１６または１７記載の方法。
19. 前記方法は、さらに、選択的に、
    ・前記入力側記憶要素との前記論理回路の接続および前記出力側記憶要素の活性化のための第１の信号値を有するスイッチング信号の提供と、
    ・前記入力側テスト記憶要素との前記論理回路の接続および前記出力側テスト記憶要素の非活性化のための第２の信号値を有するスイッチング信号の提供と、
    を有している、
    請求項１６から１８までのいずれか１項記載の方法。
20. 前記スイッチング信号を少なくとも前記マルチプレクサおよび前記出力側記憶要素に提供する、
    請求項１８を引用する請求項１９記載の方法。
21. 前記入力側記憶要素、前記出力側記憶要素、前記入力側テスト記憶要素および前記出力側テスト記憶要素は、それぞれ少なくとも１つのフリップフロップを有している、
    請求項１５から２０までのいずれか１項記載の方法。
22. 前記出力側記憶要素の前記少なくとも１つのフリップフロップは、イネーブル入力側および／またはクロックイネーブル入力側を有しており、前記イネーブル入力側および／または前記クロックイネーブル入力側に前記スイッチング信号を提供する、
    請求項１９を引用する請求項２１記載の方法。
23. 前記スイッチング信号を、前記マルチプレクサの制御入力側に提供する、
    請求項２０から２２までのいずれか１項記載の方法。
24. 前記入力側テスト記憶要素は、動作モードにおいて、入力側セーフティ記憶要素を形成するように設定されており、前記方法は、さらに、前記入力側記憶要素に記憶されている前記動作データの前記入力側セーフティ記憶要素における冗長的な記憶を有しており、かつ／または、
    前記出力側テスト記憶要素は、動作モードにおいて、出力側セーフティ記憶要素を形成するように設定されており、前記方法は、さらに、前記出力側記憶要素に記憶されている前記動作データの前記出力側セーフティ記憶要素における冗長的な記憶を有している、
    請求項１５から２３までのいずれか１項記載の方法。
25. 前記集積回路は、さらに少なくとも１つの付加的な出力側記憶要素と少なくとも１つの付加的な出力側テスト記憶要素とを有しており、
    前記少なくとも１つの論理回路は、複数の論理回路を有しており、前記論理回路と前記入力側テスト記憶要素および前記出力側テスト記憶要素との接続の間、前記入力側テスト記憶要素と前記出力側テスト記憶要素と前記少なくとも１つの付加的な出力側テスト記憶要素と共に、前記複数の論理回路は、１つのスキャンチェーンを形成し、
    前記少なくとも１つの付加的な出力側記憶要素は、前記スキャンチェーンの一部ではない、
    請求項１５から２４までのいずれか１項記載の方法。
26. 前記入力側テスト記憶要素および前記出力側テスト記憶要素に接続されている前記論理回路は、前記入力側テスト記憶要素および前記出力側テスト記憶要素と共に、前記スキャンチェーンの第１のチェーン素子を形成し、
    前記スキャンチェーンの各さらなるチェーン素子は、前記複数の論理回路のうちの１つを有しており、前記論理回路は、入力側で、先行する前記チェーン素子の前記出力側テスト記憶要素に接続されており、出力側で、別の前記出力側テスト記憶要素に接続されている、
    請求項２５記載の方法。
27. 前記方法は、
    前記複数のチェーン素子のうちの１つのチェーン素子の前記論理回路によって処理された前記テストデータをテストデータとして、後続の前記チェーン素子の前記論理回路に提供することと、
    最後の前記チェーン素子の前記論理回路によって処理された前記テストデータを、最後の前記チェーン素子の前記論理回路に出力側で接続されている前記出力側テスト記憶要素に供給することと、
    をさらに有している、
    請求項２６記載の方法。
28. マルチコアプロセッサ装置の動作方法であって、
    前記マルチコアプロセッサ装置は、第１のプロセッサと第２のプロセッサと比較器とを有しており、前記方法は、
    動作段階と自己テスト段階とを交互に行うことを有しており、
    前記動作段階は、
    前記第１のプロセッサによる、前記比較器への第１のデータの提供と、
    前記第２のプロセッサによる、前記比較器への第２のデータの提供と、
    前記第１のデータと前記第２のデータとの比較と、
    を有しており、
    前記自己テスト段階は、
    請求項１５から２７までのいずれか１項記載の自己テスト回路を備える集積回路の動作方法の実施を有しており、前記比較器は、前記集積回路を形成する、
    マルチコアプロセッサ装置の動作方法。

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