JP2021111885A

JP2021111885A - 差動増幅回路

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Publication number: JP2021111885A
Application number: JP2020003039A
Authority: JP
Inventors: 泰三巽; Taizo Tatsumi
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2020-01-10
Filing date: 2020-01-10
Publication date: 2021-08-02

Abstract

【課題】高周波特性を向上できる差動増幅回路を提供する。【解決手段】差動増幅回路は、第１ソース電流を差動入力信号に応じて第１電流と第２電流とに分配する差動対回路と、第２ソース電流を差動入力信号に応じて第３電流と第４電流とに分配する差動対回路と、第１電流と第３電流との和から差動出力信号の一方を生成する第１負荷回路と、第２電流と第４電流との和から差動出力信号の他方を生成する第２負荷回路と、第１負荷回路と各差動対回路との間に接続されるトランジスタと、第２負荷回路と各差動対回路との間に接続されるトランジスタとを備える。差動入力信号が増加するとき、第１電流及び第４電流が増加し、第２電流及び第３電流が減少する。差動入力信号が減少するとき、第２電流及び第３電流が増加し、第１電流及び第４電流が減少する。第１制御信号及び第２制御信号の一方が有意値に設定されるとき、他方は無意値に設定される。【選択図】図４

Description

本発明は、差動増幅回路に関する。

特許文献１には、利得可変型の増幅回路に関する技術が記載されている。特許文献２には、光受信装置に関する技術が記載されている。特許文献１，２に記載された回路は、それぞれエミッタ結合された第１および第２の差動トランジスタ対と、その共通エミッタ側に接続された第３の差動トランジスタ対と、第３の差動トランジスタ対の共通エミッタ端子に接続された電流源とを備える。

特開平１０−２７６０５１号公報特開２００１−７７６４６号公報

差動増幅回路は、増幅前の差動信号（一対の正相信号及び逆相信号）を入力する一対の入力端子と、増幅後の差動信号を出力する一対の出力端子とを有する。差動増幅回路を光送信器や光受信器に使用する場合、差動増幅回路は、接続先の回路が扱うディジタル信号の論理に応じて、非反転増幅と反転増幅とを選択して行うことが望ましい。特許文献１には、そのような信号極性反転機能を有する利得可変型の増幅回路が開示されている。

一方、近年の光通信システムでは通信量の増大に伴って信号の伝送速度が高速化しており、差動増幅回路においても良好な高周波特性が求められる。しかしながら、特許文献１に記載された回路では、一対の出力端子に複数のトランジスタが接続されるので、これらの出力端子に生じる対地容量が大きくなり、高周波特性の向上が妨げられるという問題がある。

本開示は、高周波特性を向上することができる差動増幅回路を提供することを目的とする。

一実施形態に係る差動増幅回路は、差動入力信号を増幅して差動出力信号を出力する差動増幅回路であって、第１制御信号に応じて第１ソース電流を供給する第１電流源と、差動入力信号に応じて第１ソース電流を第１電流と第２電流とに分配する第１差動対回路と、第２制御信号に応じて第２ソース電流を供給する第２電流源と、差動入力信号に応じて第２ソース電流を第３電流と第４電流とに分配する第２差動対回路と、第１電流と第３電流との和を電圧値に変換して差動出力信号のうち一方の信号を生成する第１負荷回路と、第２電流と第４電流との和を電圧値に変換して差動出力信号のうち他方の信号を生成する第２負荷回路と、第１負荷回路と第１差動対回路及び第２差動対回路との間に電気的に接続される第１カスケードトランジスタと、第２負荷回路と第１差動対回路及び第２差動対回路との間に電気的に接続される第２カスケードトランジスタと、を備える。差動入力信号が増加するときに、第１ソース電流に対して第１電流が増加するとともに第２電流が減少し、第２ソース電流に対して第４電流が増加するとともに第３電流が減少する。差動入力信号が減少するときに、第１ソース電流に対して第２電流が増加するとともに第１電流が減少し、第２ソース電流に対して第３電流が増加するとともに第４電流が減少する。第１制御信号が有意値に設定されるときは第２制御信号は無意値に設定され、第２制御信号が有意値に設定されるときは第１制御信号は無意値に設定される。

本開示によれば、高周波特性を向上することができる差動増幅回路を提供することが可能となる。

図１は、本開示の差動増幅回路を備える光送信モジュール１Ａの構成を示すブロック図である。図２は、本開示の差動増幅回路を備える光受信モジュール１Ｂの構成を示すブロック図である。図３の（ａ）は、光送信モジュール１Ａと送信信号処理回路９Ａとの接続例を示す図である。図３の（ｂ）は、光受信モジュール１Ｂと受信信号処理回路９Ｂとの接続例を示す図である。図４は、一実施形態に係る差動増幅回路１０Ａの構成を示す回路図である。図５は、制御信号Ｖｃｃｏｎ１，Ｖｃｃｏｎ２を生成する回路の一例を示す回路図である。図６の（ａ）及び（ｂ）は、電流源１１，１２の構成例を示す回路図である。図７は、制御電流Ｉｇｃｏｎ１，Ｉｇｃｏｎ２を生成する回路の一例を示す回路図である。図８は、可変抵抗素子５１，５２の具体例を示す回路図である。図９は、図８に示された回路のＦＥＴ５１，５２周りのノード電位の時間変化の例を示すグラフである。図１０は、図８に示された差動増幅回路１０Ａの一変形例を示す回路図である。図１１の（ａ）及び（ｂ）は、図１０に示された差動増幅回路１０Ｂの動作を説明するためのグラフである。図１２は、図１０に示された差動増幅回路１０Ｂの変形例である。図１３は、比較例に係る差動増幅回路１００の構成を示す回路図である。

［本開示の実施形態の説明］
最初に、本開示の実施形態を列記して説明する。一実施形態に係る差動増幅回路は、差動入力信号を増幅して差動出力信号を出力する差動増幅回路であって、第１制御信号に応じて第１ソース電流を供給する第１電流源と、差動入力信号に応じて第１ソース電流を第１電流と第２電流とに分配する第１差動対回路と、第２制御信号に応じて第２ソース電流を供給する第２電流源と、差動入力信号に応じて第２ソース電流を第３電流と第４電流とに分配する第２差動対回路と、第１電流と第３電流との和を電圧値に変換して差動出力信号のうち一方の信号を生成する第１負荷回路と、第２電流と第４電流との和を電圧値に変換して差動出力信号のうち他方の信号を生成する第２負荷回路と、第１負荷回路と第１差動対回路及び第２差動対回路との間に電気的に接続される第１カスケードトランジスタと、第２負荷回路と第１差動対回路及び第２差動対回路との間に電気的に接続される第２カスケードトランジスタと、を備える。差動入力信号が増加するときに、第１ソース電流に対して第１電流が増加するとともに第２電流が減少し、第２ソース電流に対して第４電流が増加するとともに第３電流が減少する。差動入力信号が減少するときに、第１ソース電流に対して第２電流が増加するとともに第１電流が減少し、第２ソース電流に対して第３電流が増加するとともに第４電流が減少する。第１制御信号が有意値に設定されるときは第２制御信号は無意値に設定され、第２制御信号が有意値に設定されるときは第１制御信号は無意値に設定される。

この差動増幅回路では、第１制御信号が有意値に設定されるときは第２制御信号は無意値に設定され、第２制御信号が有意値に設定されるときは第１制御信号は無意値に設定される。従って、第１ソース電流及び第２ソース電流のいずれか一方が選択的に流れる。第１ソース電流が流れる場合、第１差動対回路において、第１ソース電流が第１電流と第２電流とに分配される。これらの第１電流及び第２電流は、第１負荷回路及び第２負荷回路において差動出力信号に変換される。また、第２ソース電流が流れる場合、第２差動対回路において、第２ソース電流が第３電流と第４電流とに分配される。これらの第３電流及び第４電流もまた、第１負荷回路及び第２負荷回路において差動出力信号に変換される。

ここで、上記の差動増幅回路では、差動入力信号が増加すると、第１ソース電流に対して第１電流が増加するとともに第２電流が減少し、第２ソース電流に対して第４電流が増加するとともに第３電流が減少する。また、差動入力信号が減少すると、第１ソース電流に対して第２電流が増加するとともに第１電流が減少し、第２ソース電流に対して第３電流が増加するとともに第４電流が減少する。第１電流及び第３電流は、第１負荷回路において差動出力信号のうち一方の信号に変換される。第２電流及び第４電流は、第２負荷回路において差動出力信号のうち他方の信号に変換される。従って、上記の差動増幅回路によれば、差動入力信号の論理に対し、差動出力信号の論理を一致させることと変更する（反転する）ことが選択可能となる。

加えて、上記の差動増幅回路では、第１負荷回路と第１差動対回路及び第２差動対回路との間に第１カスケードトランジスタが設けられ、第２負荷回路と第１差動対回路及び第２差動対回路との間に第２カスケードトランジスタが設けられている。従って、第１負荷回路側及び第２負荷回路側の各出力端子には、それぞれ一つのトランジスタのみ接続されれば足り、複数のトランジスタが接続される必要はない。よって、出力端子に生じる対地容量を低減し、当該差動増幅回路の高周波特性を向上することができる。

上記の差動増幅回路では、第１負荷回路及び第２負荷回路の各々が、互いに直列に接続された抵抗素子及びインダクタを含んでもよい。第１負荷回路及び第２負荷回路の各々が抵抗素子を含むことにより、第１電流ないし第４電流を、電圧信号である差動出力信号に容易に変換することができる。また、第１負荷回路及び第２負荷回路の各々がインダクタを含むことにより、差動増幅回路の出力特性に高周波ピーキング特性を付与し、高周波帯域での減衰を小さく抑えることができる。特に、上記の差動増幅回路では、出力端子に生じる対地容量が抑制されているので、大きなインダクタンスを有するインダクタを使用することができ、このような効果を顕著に奏することができる。

上記の差動増幅回路では、第１差動対回路が、第１トランジスタ及び第２トランジスタと、第１トランジスタの一方の電流端子と第１電流源との間に電気的に接続される第１抵抗素子と、第２トランジスタの一方の電流端子と第１電流源との間に電気的に接続される第２抵抗素子と、を含み、第２差動対回路が、第３トランジスタ及び第４トランジスタと、第３トランジスタの一方の電流端子と第２電流源との間に電気的に接続される第３抵抗素子と、第４トランジスタの一方の電流端子と第２電流源との間に電気的に接続される第４抵抗素子と、を含み、第１トランジスタ及び第４トランジスタの制御端子には差動入力信号のうち一方の信号が入力され、第２トランジスタ及び第３トランジスタの制御端子には差動入力信号のうち他方の信号が入力され、第１トランジスタの他方の電流端子は第１電流を出力し、第２トランジスタの他方の電流端子は第２電流を出力し、第３トランジスタの他方の電流端子は第３電流を出力し、第４トランジスタの他方の電流端子は第４電流を出力してもよい。例えばこのような構成により、第１差動対回路及び第２差動対回路を容易に実現することができる。

上記の差動増幅回路では、第１差動対回路が、第１トランジスタの一方の電流端子と第１抵抗素子との間の第１ノード、第２トランジスタの一方の電流端子と第２抵抗素子との間の第２ノード、及び、第１ノードと第２ノードとの間に電気的に接続される第１可変抵抗素子を更に含み、第２差動対回路が、第３トランジスタの一方の電流端子と第３抵抗素子との間の第３ノード、第４トランジスタの一方の電流端子と第４抵抗素子との間の第４ノード、及び、第３ノードと第４ノードとの間に電気的に接続される第２可変抵抗素子を更に含んでもよい。例えばこのような構成により、差動増幅回路の利得を可変にすることができる。

［本開示の実施形態の詳細］
本開示の差動増幅回路の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本開示の差動増幅回路を備える光送信モジュール１Ａの構成を示すブロック図である。光送信モジュール１Ａは、差動増幅回路を含むバッファ回路３と、出力回路４と、光変調素子５とを備える。バッファ回路３は、光送信モジュール１Ａの外部から入力された差動信号である送信信号ＤｔｘＰ，ＤｔｘＮを受け、送信信号ＤｔｘＰ，ＤｔｘＮを増幅する。バッファ回路３の詳細な構成については後述する。

出力回路４は、光変調素子５に駆動信号Ｓｔｘを提供して光変調素子５を駆動する。駆動信号Ｓｔｘは、電流信号または電圧信号である。出力回路４は、差動入力端子４ａ，４ｂとシングル出力端子４ｃとを有する。差動入力端子４ａ，４ｂは、バッファ回路３と電気的に接続され、バッファ回路３から増幅後の送信信号ＤｔｘＰ，ＤｔｘＮを受ける。出力回路４は、送信信号ＤｔｘＰ，ＤｔｘＮに基づいて駆動信号Ｓｔｘを生成する。

光変調素子５は、出力回路４から駆動信号Ｓｔｘを受け、駆動信号Ｓｔｘに応じた変調光信号Ｌｔｘを生成する。光変調素子５の一方の電極は電源電位線９１に接続され、光変調素子５は電源電位線９１からバイアス電圧の供給を受ける。光変調素子５の他方の電極は出力回路４と電気的に接続されている。なお、光変調素子５と電源電位線９１との間のノードと基準電位線９２との間には、ノイズ除去のためのキャパシタ９３が接続されてもよい。光変調素子５としては、例えば直接変調レーザ、電界吸収型（ＥＡ）ＤＦＢレーザ、マッハツェンダー光変調器（ＭＺＭ）等が用いられる。変調光信号Ｌｔｘは、送信光信号として光送信モジュール１Ａの外部（例えば、光ファイバー）へ出力される。

図２は、本開示の差動増幅回路を備える光受信モジュール１Ｂの構成を示すブロック図である。光受信モジュール１Ｂは、受光素子６と、トランスインピーダンスアンプ（ＴＩＡ）７と、差動増幅回路を含むバッファ回路８とを備える。受光素子６は、受信した変調光信号Ｌｒｘを電流信号Ｉｒｘに変換する。受光素子６としては、例えばフォトダイオード（ＰＤ）、アバランシェフォトダイオード（ＡＰＤ）等が用いられる。受光素子６の一方の電極は電源電位線９１に接続され、受光素子６は電源電位線９１からバイアス電圧の供給を受ける。受光素子６の他方の電極はＴＩＡ７の入力端子と電気的に接続されている。なお、受光素子６と電源電位線９１との間のノードと基準電位線９２との間には、ノイズ除去のためのキャパシタ９４が接続されてもよい。

ＴＩＡ７は、受光素子６から出力される電流信号Ｉｒｘを電圧信号Ｖｒｘに変換する。バッファ回路８は、一対の差動入力端子８ａ，８ｂと、一対の差動出力端子８ｃ，８ｄとを有する。ＴＩＡ７の出力端子はバッファ回路８の一方の入力端子８ａと電気的に接続されており、他方の入力端子８ｂにはリファレンス電位発生回路９からリファレンス電位Ｖｒｅｆが入力される。バッファ回路８は、電圧信号Ｖｒｘに応じた差動信号である受信信号ＤｒｘＰ，ＤｒｘＮを生成し、受信信号ＤｒｘＰ，ＤｒｘＮを差動出力端子８ｃ，８ｄから出力する。その後、受信信号ＤｒｘＰ，ＤｒｘＮは、光受信モジュール１Ｂの外部（例えば、光受信器内の信号処理回路）へ出力される。

近年の光通信量の増大に伴い、光送信モジュール１Ａ及び光受信モジュール１Ｂには例えば５６Ｇｂａｕｄといった光電変換の変調速度が求められ、これらのバッファ回路３，８には例えば３５〜５０ＧＨｚといった高周波帯域特性が求められる。また、変調方式としては、ＰＡＭ４等の多値変調が求められ、それに伴いバッファ回路３，８には高周波帯域における線形動作が求められる。更に、光変調素子５に供給されるべき適切な駆動信号Ｓｔｘの振幅は温度や製造ばらつき等により変化し、また、光送信モジュール１Ａの外部から入力される送信信号ＤｔｘＰ，ＤｔｘＮは条件により異なるので、光送信モジュール１Ａのバッファ回路３は利得可変機能を有してもよい。光受信モジュール１Ｂにおいても、変調光信号Ｌｒｘの振幅はファイバ伝送距離に依存して変化するので、バッファ回路８は利得可変機能を有してもよい。

また、光送信モジュール１Ａにおいては、送信信号ＤｔｘＰ，ＤｔｘＮの論理を変更可能であることが望ましい。同様に、光受信モジュール１Ｂにおいても、受信信号ＤｒｘＰ，ＤｒｘＮの論理を変更可能であることが望ましい。光送信モジュール１Ａ及び光受信モジュール１Ｂの接続先の信号処理回路の扱うディジタル信号の論理と光変調素子５または受光素子６の光電変換の特性との関係により、求められる論理が異なる場合があるからである。ここで、信号の論理を変更するとは、信号の論理を反転することを意味する。差動増幅回路の場合、反転増幅を行うことで信号の論理を反転することができる。例えば、光送信モジュール１Ａにおいて、駆動信号Ｓｔｘの論理値が０のときに光変調素子５が光信号Ｌｔｘの強度を大きくし、駆動信号Ｓｔｘの論理値が１のときに光変調素子５が光信号Ｌｔｘの強度を小さくする場合、光信号Ｌｔｘの論理が送信信号ＤｔｘＰ，ＤｔｘＮの論理と反対になってしまう。それを回避するためには、例えば出力回路４は反転増幅を行えばよい。あるいは、出力回路４の代わりにバッファ回路３が反転増幅を行ってもよい。ところで、光送信モジュール１Ａにおいて、駆動信号Ｓｔｘの論理値が０のときに光変調素子５が光信号Ｌｔｘの強度を小さくし、駆動信号Ｓｔｘの論理値が１のときに光変調素子５が光信号Ｌｔｘの強度を大きくすると、光信号Ｌｔｘの論理は送信信号ＤｔｘＰ，ＤｔｘＮの論理と一致する。このような場合は、バッファ回路３および出力回路４は非反転増幅を行えばよい。従って、バッファ回路３が非反転増幅と反転増幅とを選択して行えることでいずれの場合にも対応することができる。また、光受信モジュール１Ｂにおいても、バッファ回路８が非反転増幅と反転増幅とを選択して行えることで、光送信モジュール１Ａと同様に、信号の論理を維持できる利便性が高まる。

図３の（ａ）は、光送信モジュール１Ａと送信信号処理回路９Ａとの接続例を示す図である。送信信号処理回路９Ａは、送信データＤｔｘを入力する端子９ａと、送信データＤｔｘに基づいて生成した送信信号ＤｔｘＰ，ＤｔｘＮを出力する差動の端子９ｂ，９ｃとを有する。端子９ｂ，９ｃは、差動信号伝送路９５を介して光送信モジュール１Ａと電気的に接続される。また、図３の（ｂ）は、光受信モジュール１Ｂと受信信号処理回路９Ｂとの接続例を示す図である。受信信号処理回路９Ｂは、受信信号ＤｒｘＰ，ＤｒｘＮを入力する差動の端子９ｄ，９ｅと、受信信号ＤｒｘＰ，ＤｒｘＮに基づいて生成した受信データＤｒｘを出力する端子９ｆとを有する。端子９ｄ，９ｅは、差動信号伝送路９６を介して光受信モジュール１Ｂと電気的に接続される。なお、図中の符号Ｆは光信号伝送用の光ファイバである。

次に、上述したバッファ回路３，８に用いられる差動増幅回路の例を詳細に説明する。図４は、一実施形態に係る差動増幅回路１０Ａの構成を示す回路図である。差動増幅回路１０Ａは、差動入力信号Ｖｉｎ（図１及び図２の送信信号ＤｔｘＰ及び電圧信号Ｖｒｘに相当）、ＶｉｎＢ（図１及び図２の送信信号ＤｔｘＮ及びリファレンス電位Ｖｒｅｆに相当）を増幅して、差動出力信号Ｖｏｕｔ，ＶｏｕｔＢを出力する。差動入力信号Ｖｉｎ，ＶｉｎＢは互いに相補的であり、差動出力信号Ｖｏｕｔ，ＶｏｕｔＢもまた互いに相補的である。以降の説明において、信号Ｖｉｎを正相信号、信号ＶｉｎＢを逆相信号と称することがある。正相信号と逆相信号とは、相補的な関係にある。例えば、正相信号が増加するとき逆相信号は減少し、正相信号が減少するとき逆相信号は増加する。正相信号と逆相信号は、同じ振幅を有し、例えば、一方がピーク値（最大値）に達するとき他方はボトム値（最小値）に達する。逆相信号の位相は、正相信号の位相と１８０°ずれている。

図４に示すように、差動増幅回路１０Ａは、第１電流源１１及び第２電流源１２を備える。第１電流源１１は、差動増幅回路１０Ａの内部で生成されるか又は外部から入力される第１制御信号Ｖｃｃｏｎ１を受け、第１制御信号Ｖｃｃｏｎ１に応じた大きさの第１ソース電流Ｊ１を供給する。同様に、第２電流源１２は、差動増幅回路１０Ａの内部で生成されるか又は外部から入力される第２制御信号Ｖｃｃｏｎ２を受け、第２制御信号Ｖｃｃｏｎ２に応じた大きさの第２ソース電流Ｊ２を供給する。

第１制御信号Ｖｃｃｏｎ１の論理と、第２制御信号Ｖｃｃｏｎ２の論理とは互いに反転している。すなわち、第１制御信号Ｖｃｃｏｎ１が有意値（例えば、０または１の論理値を有する２値ディジタル値の１に相当する値）を有しており第１電流源１１が或る大きさの第１ソース電流Ｊ１を供給する間、第２制御信号Ｖｃｃｏｎ２は無意値（例えば、前述の２値ディジタル値の０に相当する値）となり第２電流源１２は第２ソース電流Ｊ２を供給しない（ほぼゼロとなる）。また、第２制御信号Ｖｃｃｏｎ２が有意値を有しており第２電流源１２が或る大きさの第２ソース電流Ｊ２を供給する間、第１制御信号Ｖｃｃｏｎ１は無意値となり第１電流源１１は第１ソース電流Ｊ１を供給しない（ほぼゼロとなる）。このように、第１制御信号Ｖｃｃｏｎ１と第２制御信号Ｖｃｃｏｎ２とは互いに相反した関係を有する。なお、第１電流源１１及び第２電流源１２としては周知の電流源回路を用いることができる。

図５は、制御信号Ｖｃｃｏｎ１，Ｖｃｃｏｎ２を生成する回路の一例を示す回路図である。この回路は、差動増幅回路１０Ａの一部を構成してもよく、差動増幅回路１０Ａの外部に設けられてもよい。この回路は、集積回路６１と、一対のＦＥＴ６２，６３とを有する。集積回路６１は、電流源１１，１２のベース電位（もしくはゲート電位）を発生させる回路である。集積回路６１は、電流値制御端子６１ａ及び電位出力端子６１ｂを有する。電流値制御端子６１ａにはソース電流Ｊ１，Ｊ２の大きさを制御するための信号Ｓｃｉが差動増幅回路１０Ａの外部から入力される。集積回路６１は、該信号Ｓｃｉに応じた大きさの電位を電位出力端子６１ｂから出力する。ＦＥＴ６２，６３は、集積回路６１の電位出力端子６１ｂに対して互いに並列に接続される。ＦＥＴ６２，６３の制御端子には、それぞれ制御電圧Ｖｃｏｎ１，Ｖｃｏｎ２が入力される。第１制御信号Ｖｃｃｏｎ１を有意値、第２制御信号Ｖｃｃｏｎ２を無意値とする場合、制御電圧Ｖｃｏｎ１がオン（例えば、ＦＥＴ６２がＮチャネル型のとき高電位）、制御電圧Ｖｃｏｎ２がオフ（例えば、ＦＥＴ６３がＮチャネル型のとき低電位）とされる。逆に、第１制御信号Ｖｃｃｏｎ１を無意値、第２制御信号Ｖｃｃｏｎ２を有意値とする場合、制御電圧Ｖｃｏｎ１がオフ（ＦＥＴ６２がＮチャネル型のとき低電位）、制御電圧Ｖｃｏｎ２がオン（ＦＥＴ６３がＮチャネル型のとき高電位）とされる。

なお、ＦＥＴ６２の集積回路６１とは反対側（第１電流源１１側）の電流端子と基準電位線９２との間には、抵抗素子６４が接続されている。抵抗素子６４は、ＦＥＴ６２がオフ状態とされた場合に制御信号Ｖｃｃｏｎ１を基準電位に落とすためのシャント抵抗である。同様に、ＦＥＴ６３の集積回路６１とは反対側（第２電流源１２側）の電流端子と基準電位線９２との間には、抵抗素子６５が接続されている。抵抗素子６５は、ＦＥＴ６３がオフ状態とされた場合に制御信号Ｖｃｃｏｎ２を基準電位に落とすためのシャント抵抗である。シャント抵抗を設けることによって、ＦＥＴ６２（６３）をオフ状態にしたときに、第１制御信号Ｖｃｃｏｎ１（第２制御信号Ｖｃｃｏｎ２）をより確実に無意値とすることができる。

図６の（ａ）及び（ｂ）は、電流源１１，１２の構成例を示す回路図である。図６の（ａ）に示される回路は、ヘテロバイポーラトランジスタ（ＨＢＴ）８１と、抵抗素子８２と、キャパシタ８３とを有する。ＨＢＴ８１と抵抗素子８２とは互いに直列に接続され、一例では抵抗素子８２がＨＢＴ８１の一方の電流端子（例えばエミッタ）と基準電位線９２との間に接続される。その場合、キャパシタ８３がＨＢＴ８１のベースと基準電位線９２との間に接続される。抵抗素子８２はソース電流Ｊ１，Ｊ２の大きさを決定するための抵抗要素であり、キャパシタ８３は、制御信号Ｖｃｃｏｎ１、Ｖｃｃｏｎ２を、高周波的に基準電位線９２に短絡して接地するための容量である。この回路では、ＨＢＴ８１のベースに制御信号Ｖｃｃｏｎ１（またはＶｃｃｏｎ２）が印加され、該制御信号に応じた大きさのソース電流Ｊ１（またはＪ２）がＨＢＴ８１の他方の電流端子（例えばコレクタ）から出力される。例えば、制御信号Ｖｃｃｏｎ１（またはＶｃｃｏｎ２）が大きくなるにつれて、ソース電流Ｊ１（またはＪ２）は大きくなる。制御信号Ｖｃｃｏｎ１、Ｖｃｃｏｎ２は、所定の値に設定された後は一定値に保たれるが、周囲の信号から電磁界的な影響を受けてノイズが重畳される場合がある。キャパシタ８３が高周波成分を有するノイズを基準電位線９２に逃がすことにより、ソース電流Ｊ１，Ｊ２がノイズによって変動するのを抑制する。

図６の（ｂ）に示される回路は、ＦＥＴ８４と、キャパシタ８５とを有する。ＦＥＴ８４の一方の電流端子（例えばＦＥＴ８４がＮチャネル型のときはソース）は、基準電位線９２に接続される。キャパシタ８５は、ＦＥＴ８４の制御端子（ゲート）と基準電位線９２との間に接続される。この回路では、ＦＥＴ８４の制御端子（ゲート）に制御信号Ｖｃｃｏｎ１（またはＶｃｃｏｎ２）が印加され、該制御信号に応じた大きさのソース電流Ｊ１（またはＪ２）がＦＥＴ８４の他方の電流端子（例えばＦＥＴ８４がＮチャネル型のときはソース）から出力される。

再び図４を参照する。差動増幅回路１０Ａは、第１差動対回路２１及び第２差動対回路２２を更に備える。第１差動対回路２１及び第２差動対回路２２は、電源電位線９１と基準電位線９２との間で、互いに並列に接続されている。

第１差動対回路２１は、差動入力信号Ｖｉｎ，ＶｉｎＢに応じて第１ソース電流Ｊ１を第１電流Ｊ１１と第２電流Ｊ１２とに分配する。本実施形態の第１差動対回路２１は、第１トランジスタ２１１、第２トランジスタ２１２、第１抵抗素子２１３及び第２抵抗素子２１４を有する。抵抗素子２１３は、トランジスタ２１１の一方の電流端子（例えばエミッタ）と第１電流源１１との間に電気的に接続される。抵抗素子２１４は、トランジスタ２１２の一方の電流端子（例えばエミッタ）と第１電流源１１との間に電気的に接続される。抵抗素子２１３，２１４の抵抗値は、同じ値に設定され、例えば５０Ωである。第１トランジスタ２１１、第２トランジスタ２１２は、一対のトランジスタであり、同じトランジスタ構造を有し、同じ電気的特性を有することが好ましい。

トランジスタ２１１の制御端子（ベース）には、差動入力信号Ｖｉｎ，ＶｉｎＢのうち一方の信号（正相信号）Ｖｉｎが入力される。トランジスタ２１２の制御端子（ベース）には、差動入力信号Ｖｉｎ，ＶｉｎＢのうち他方の信号（逆相信号）ＶｉｎＢが入力される。そして、トランジスタ２１１の他方の電流端子（例えばコレクタ）は、差動入力信号Ｖｉｎ，ＶｉｎＢに応じた第１電流Ｊ１１を出力する。トランジスタ２１２の他方の電流端子（例えばコレクタ）は、差動入力信号Ｖｉｎ，ＶｉｎＢに応じた第２電流Ｊ１２を出力する。第１電流Ｊ１１および第２電流Ｊ１２と差動入力信号Ｖｉｎ，ＶｉｎＢとの関係については後述する。

第２差動対回路２２は、差動入力信号Ｖｉｎ，ＶｉｎＢに応じて第２ソース電流Ｊ２を第３電流Ｊ２１と第４電流Ｊ２２とに分配する。本実施形態の第２差動対回路２２は、第３トランジスタ２２１、第４トランジスタ２２２、第３抵抗素子２２３及び第４抵抗素子２２４を有する。抵抗素子２２３は、トランジスタ２２１の一方の電流端子（例えばエミッタ）と第２電流源１２との間に電気的に接続される。抵抗素子２２４は、トランジスタ２２２の一方の電流端子（例えばエミッタ）と第２電流源１２との間に電気的に接続される。抵抗素子２２３，２２４の抵抗値は、同じ値に設定され、例えば５０Ωである。トランジスタ２２１、第４トランジスタ２２２は、一対のトランジスタであり、同じトランジスタ構造を有し、同じ電気的特性を有することが好ましい。

トランジスタ２２２の制御端子（ベース）には、差動入力信号Ｖｉｎ，ＶｉｎＢのうち一方の信号（正相信号）Ｖｉｎが入力される。トランジスタ２２１の制御端子（ベース）には、差動入力信号Ｖｉｎ，ＶｉｎＢのうち他方の信号（逆相信号）ＶｉｎＢが入力される。そして、トランジスタ２２１の他方の電流端子（例えばコレクタ）は、差動入力信号Ｖｉｎ，ＶｉｎＢに応じた第３電流Ｊ２１を出力する。トランジスタ２２２の他方の電流端子（例えばコレクタ）は、差動入力信号Ｖｉｎ，ＶｉｎＢに応じた第４電流Ｊ２２を出力する。第３電流Ｊ２１および第４電流Ｊ２２と差動入力信号Ｖｉｎ，ＶｉｎＢとの関係については後述する。

なお、図ではトランジスタ２１１，２１２，２２１，２２２がＮＰＮ型のバイポーラトランジスタとして示されているが、これらのトランジスタはＰＮＰ型のバイポーラトランジスタであってもよく、或いは電界効果トランジスタ（ＦＥＴ）であってもよい。トランジスタ２１１，２１２，２２１，２２２は、同じトランジスタ構造を有し、同じ電気的特性を有することが好ましい。

上記の構成を有する差動対回路２１，２２において、差動入力信号の値（Ｖｉｎ，ＶｉｎＢ）が増加するとき、第１電流Ｊ１１及び第４電流Ｊ２２は増加し、第２電流Ｊ１２及び第３電流Ｊ２１は減少する。逆に、差動入力信号の値（Ｖｉｎ，ＶｉｎＢ）が減少するとき、第２電流Ｊ１２及び第３電流Ｊ２１は増加し、第１電流Ｊ１１及び第４電流Ｊ２２は減少する。ところで、第１電流Ｊ１１および第２電流Ｊ１２は、それぞれソース電流Ｊ１から配分されるため、最小値は０であり、最大値はソース電流Ｊ１と等しくなる。例えば、差動入力信号の値（Ｖｉｎ，ＶｉｎＢ）が所定の正値より大きくなるとき、第１電流Ｊ１１の大きさはソース電流Ｊ１の大きさと等しくなり、第２電流Ｊ１２の大きさは０となる。また、差動入力信号の値（Ｖｉｎ，ＶｉｎＢ）が所定の負値より小さくなるとき、第１電流Ｊ１１の大きさは０となり、第２電流Ｊ１２の大きさはソース電流Ｊ１の大きさと等しくなる。同様に、第３電流Ｊ２１および第４電流Ｊ２２は、それぞれソース電流Ｊ２から配分されるため、最小値は０であり、最大値はソース電流Ｊ２と等しくなる。例えば、差動入力信号の値（Ｖｉｎ，ＶｉｎＢ）が所定の正値より大きくなるとき、第４電流Ｊ２２の大きさはソース電流Ｊ２の大きさと等しくなり、第３電流Ｊ２１の大きさは０となる。また、差動入力信号の値（Ｖｉｎ，ＶｉｎＢ）が所定の負値より小さくなるとき、第４電流Ｊ２２の大きさは０となり、第３電流Ｊ２１の大きさはソース電流Ｊ１の大きさと等しくなる。このように、差動入力信号の値（Ｖｉｎ，ＶｉｎＢ）が所定の範囲（所定の負値以上、所定の正値以下の範囲）より大きくなるか、あるいは小さくなるときに、第１電流Ｊ１１、第２電流Ｊ１２、第３電流Ｊ２１、および第４電流Ｊ２２は、一定値となり変化しなくなる。このような状態で差動対回路２１，２２が動作するとき、飽和動作という。また、所定の範囲内において、第１電流Ｊ１１、第２電流Ｊ１２、第３電流Ｊ２１、および第４電流Ｊ２２が差動入力信号の値（Ｖｉｎ，ＶｉｎＢ）に比例して変化するとき、差動対回路２１，２２は線形増幅動作をしているという。

差動増幅回路１０Ａは、第１負荷回路３１及び第２負荷回路３２を更に備える。第１負荷回路３１は、第１電流Ｊ１１と第３電流Ｊ２１との和（Ｊ１１＋Ｊ２１）を電圧値に変換して、差動出力信号Ｖｏｕｔ，ＶｏｕｔＢのうち一方の信号（正相信号）Ｖｏｕｔを生成する。第２負荷回路３２は、第２電流Ｊ１２と第４電流Ｊ２２との和（Ｊ１２＋Ｊ２２）を電圧値に変換して、差動出力信号Ｖｏｕｔ，ＶｏｕｔＢのうち他方の信号（逆相信号）ＶｏｕｔＢを生成する。

本実施形態の第１負荷回路３１は、互いに直列に接続された抵抗素子３１１及びインダクタ３１２を含む。第１負荷回路３１の一端は電源電位線９１に接続され、抵抗素子３１１はインダクタ３１２と電源電位線９１との間に接続される。同様に、本実施形態の第２負荷回路３２は、互いに直列に接続された抵抗素子３２１及びインダクタ３２２を含む。第２負荷回路３２の一端は電源電位線９１に接続されており、抵抗素子３２１はインダクタ３２２と電源電位線９１との間に接続される。

差動増幅回路１０Ａは、第１カスケードトランジスタ４１及び第２カスケードトランジスタ４２（以下、それぞれトランジスタ４１，４２とする）を更に備える。トランジスタ４１は、第１負荷回路３１と差動対回路２１，２２との間に電気的に接続される。具体的には、トランジスタ４１の一方の電流端子（例えばエミッタ）は、トランジスタ２１１，２２１の他方の電流端子（例えばコレクタ）と電気的に接続され、トランジスタ４１の他方の電流端子（例えばコレクタ）は、第１負荷回路３１の他端（電源電位線９１とは逆側の端）と電気的に接続される。また、トランジスタ４２は、第２負荷回路３２と差動対回路２１，２２との間に電気的に接続される。具体的には、トランジスタ４２の一方の電流端子（例えばエミッタ）は、トランジスタ２１２，２２２の他方の電流端子（例えばコレクタ）と電気的に接続され、トランジスタ４２の他方の電流端子（例えばコレクタ）は、第２負荷回路３２の他端（電源電位線９１とは逆側の端）と電気的に接続される。トランジスタ４１，４２の制御端子（ベース）には、共通の直流電圧Ｖｄｃ１が入力される。

なお、図ではトランジスタ４１，４２がＮＰＮ型のバイポーラトランジスタとして示されているが、これらのトランジスタはＰＮＰ型のバイポーラトランジスタであってもよく、或いはＦＥＴであってもよい。トランジスタ４１、４２は、一対のトランジスタであり、同じトランジスタ構造を有し、同じ電気的特性を有することが好ましい。

第１負荷回路３１と第１カスケードトランジスタ４１との間のノードＮ５は、差動増幅回路１０Ａの一方の出力端子に接続される。この出力端子からは、信号Ｖｏｕｔが出力される。また、第２負荷回路３２と第２カスケードトランジスタ４２との間のノードＮ６は、差動増幅回路１０Ａの他方の出力端子に接続される。この出力端子からは、信号ＶｏｕｔＢが出力される。信号Ｖｏｕｔは、差動出力信号Ｖｏｕｔ，ＶｏｕｔＢの正相信号であり、信号ＶｏｕｔＢは、差動出力信号Ｖｏｕｔ，ＶｏｕｔＢの逆相信号である。

差動対回路２１，２２は、可変抵抗素子５１，５２をそれぞれ有する。可変抵抗素子５１，５２は、差動増幅回路１０Ａの利得を可変とする為に設けられる。可変抵抗素子５１は、ノードＮ１とノードＮ２との間に接続される。ノードＮ１は、トランジスタ２１１と抵抗素子２１３との間のノードである。ノードＮ２は、トランジスタ２１２と抵抗素子２１４との間のノードである。また、可変抵抗素子５２は、ノードＮ３とノードＮ４との間に接続される。ノードＮ３は、トランジスタ２２１と抵抗素子２２３との間のノードである。ノードＮ４は、トランジスタ２２２と抵抗素子２２４との間のノードである。可変抵抗素子５１，５２は、差動増幅回路１０Ａの内部で生成されるか又は外部から入力される制御電流Ｉｇｃｏｎ１，Ｉｇｃｏｎ２によって電流制御される。すなわち、可変抵抗素子５１，５２それぞれの抵抗値は、差動増幅回路１０Ａの外部から入力される制御電流Ｉｇｃｏｎ１，Ｉｇｃｏｎ２それぞれの大きさに応じて変化する。

トランジスタ２１１，２１２（２２１，２２２）のエミッタ抵抗が抵抗素子２１３，２１４（２２３，２２４）の抵抗値と比較して十分に小さい場合、数式（１）に示すように、差動増幅回路１０Ａの利得Ｇ_aは、負荷回路３１（３２）のインピーダンスＺ_Lと、トランジスタ４１，４２のエミッタ側の抵抗との比で表される。なお、Ｒ₃は抵抗素子２１３，２１４（２２３，２２４）の抵抗値であり、Ｒ₅は可変抵抗素子５１（５２）の抵抗値である。

例えば、可変抵抗素子５１（５２）の抵抗値Ｒ₅が１０００Ω〜５０Ωの範囲で可変であれば、最大８．７ｄＢ（２．７倍）までの利得可変が可能となる。

図７は、制御電流Ｉｇｃｏｎ１，Ｉｇｃｏｎ２を生成する回路の一例を示す回路図である。この回路は、差動増幅回路１０Ａの一部を構成してもよく、差動増幅回路１０Ａの外部に設けられてもよい。この回路は、集積回路７１と、一対のＦＥＴ７２，７３とを有する。集積回路７１は、可変抵抗制御用の電流を発生させる回路である。集積回路７１は、利得制御端子７１ａ及び電流出力端子７１ｂを有する。利得制御端子７１ａには可変抵抗素子５１，５２の抵抗値を制御するための信号Ｓｃｇが差動増幅回路１０Ａの外部から入力される。集積回路７１は、該信号Ｓｃｇに応じた大きさの電流を電流出力端子７１ｂから出力する。ＦＥＴ７２，７３は、集積回路７１の電流出力端子７１ｂに対して互いに並列に接続される。ＦＥＴ７２，７３の制御端子には、それぞれ制御電圧Ｖｃｏｎ３，Ｖｃｏｎ４が入力される。制御電流Ｉｇｃｏｎ１をオン、制御電流Ｉｇｃｏｎ２をオフとする場合、制御電圧Ｖｃｏｎ３がオン（例えば、ＦＥＴ７２がＰチャネル型のとき低電位）、制御電圧Ｖｃｏｎ４がオフ（例えば、ＦＥＴ７３がＰチャネル型のとき高電位）とされる。逆に、制御電流Ｉｇｃｏｎ１をオフ、制御電流Ｉｇｃｏｎ２をオンとする場合、制御電圧Ｖｃｏｎ３がオフ（例えば、ＦＥＴ７２がＰチャネル型のとき高電位）、制御電圧Ｖｃｏｎ４がオン（例えば、ＦＥＴ７３がＰチャネル型のとき低電位）とされる。なお、このように、制御電流Ｉｇｃｏｎ１および制御電流Ｉｇｃｏｎ２を互いに相反するように設定する場合、第１制御信号Ｖｃｃｏｎ１を有意値とするときに制御電流Ｉｇｃｏｎ１をオンにし、第２制御信号Ｖｃｃｏｎ２を有意値とするときに制御電流Ｉｇｃｏｎ２をオンにするという関係になるように制御する。

なお、この例では可変抵抗素子５１，５２それぞれに対し制御電流Ｉｇｃｏｎ１，Ｉｇｃｏｎ２それぞれを入力しているが、可変抵抗素子５１，５２に対して共通の制御電流を入力してもよい。可変抵抗素子５１，５２の抵抗値を同じ値に制御する場合であっても、利得可変機能を実現することができる。

以上の構成を備える差動増幅回路１０Ａの動作について説明する。或る動作モードでは、第１制御信号Ｖｃｃｏｎ１及び制御電流Ｉｇｃｏｎ１をオン状態とし、第２制御信号Ｖｃｃｏｎ２及び制御電流Ｉｇｃｏｎ２をオフ状態とする。この場合、第１差動対回路２１には第１ソース電流Ｊ１が流れるが、第２差動対回路２２には第２ソース電流Ｊ２は流れない。従って、第１差動対回路２１のみ動作可能となり、第１ソース電流Ｊ１が第１電流Ｊ１１と第２電流Ｊ１２とに分配される。また、動作可能な第１差動対回路２１について、制御電流Ｉｇｃｏｎ１によって可変抵抗素子５１の抵抗値が設定される。このとき、第２ソース電流Ｊ２は流れないため、第３電流Ｊ２１と第４電流Ｊ２２はいずれも０となっている。そして、差動入力信号の値（Ｖｉｎ，ＶｉｎＢ）に対応する信号Ｖｏｕｔが、第１電流Ｊ１１に基づいて第１負荷回路３１において生成され、差動入力信号の値（Ｖｉｎ，ＶｉｎＢ）に対応する信号ＶｏｕｔＢが、第２電流Ｊ１２に基づいて第２負荷回路３２において生成される。具体的には、第１差動対回路２１が線形増幅動作を行うとき、差動入力信号の値（Ｖｉｎ，ＶｉｎＢ）が増加（減少）すると、信号Ｖｏｕｔの電位は低下（上昇）し、信号ＶｏｕｔＢの電位は上昇（低下）する。従って、差動出力信号の値（Ｖｏｕｔ，ＶｏｕｔＢ）は、差動入力信号の値（Ｖｉｎ，ＶｉｎＢ）の増加に対して減少し、差動入力信号の値（Ｖｉｎ，ＶｉｎＢ）の減少に対して増加する。これは、第１差動対回路２１が反転増幅を行っていることに相当する。すなわち、差動出力信号の値（Ｖｏｕｔ，ＶｏｕｔＢ）を差動入力信号の値（Ｖｉｎ，ＶｉｎＢ）で割った利得の値は、−Ｇ_aとなる。第２差動対回路２２は、第１差動対回路２１の動作に影響しないため、このときの利得−Ｇ_aの大きさ（絶対値）は、可変抵抗素子５１の抵抗値に応じて決まる。また、別の動作モードでは、第２制御信号Ｖｃｃｏｎ２及び制御電流Ｉｇｃｏｎ２をオン状態とし、第１制御信号Ｖｃｃｏｎ１及び制御電流Ｉｇｃｏｎ１をオフ状態とする。この場合、第２差動対回路２２には第２ソース電流Ｊ２が流れるが、第１差動対回路２１には第１ソース電流Ｊ１は流れない。従って、第２差動対回路２２のみ動作可能となり、第２ソース電流Ｊ２が第３電流Ｊ２１と第４電流Ｊ２２とに分配される。また、動作可能な第２差動対回路２２について、制御電流Ｉｇｃｏｎ２によって可変抵抗素子５２の抵抗値が設定される。このとき、第１ソース電流Ｊ１は流れないため、第１電流Ｊ１１と第２電流Ｊ１２はいずれも０となっている。そして、差動入力信号の値（Ｖｉｎ，ＶｉｎＢ）に対応する信号ＶｏｕｔＢが、第４電流Ｊ２２に基づいて第２負荷回路３２において生成され、差動入力信号の値（Ｖｉｎ，ＶｉｎＢ）に対応する信号Ｖｏｕｔが、第３電流Ｊ２１に基づいて第１負荷回路３１において生成される。

具体的には、第２差動対回路２２が線形増幅動作を行うとき、差動入力信号の値（Ｖｉｎ，ＶｉｎＢ）が増加（減少）すると、信号ＶｏｕｔＢの電位は低下（上昇）し、信号Ｖｏｕｔの電位は上昇（低下）する。従って、差動出力信号の値（Ｖｏｕｔ，ＶｏｕｔＢ）は、差動入力信号の値（Ｖｉｎ，ＶｉｎＢ）の増加に対して増加し、差動入力信号の値（Ｖｉｎ，ＶｉｎＢ）の減少に対して減少する。これは、第１差動対回路２１が非反転増幅を行っていることに相当する。すなわち、差動出力信号の値（Ｖｏｕｔ，ＶｏｕｔＢ）を差動入力信号の値（Ｖｉｎ，ＶｉｎＢ）で除算した値は、Ｇ_aとなる。第１差動対回路２１は、第２差動対回路２２の動作に影響しないため、このときの利得Ｇ_aの大きさ（絶対値）は、可変抵抗素子５２の抵抗値に応じて決まる。

このように、或る動作モードでは、差動入力信号Ｖｉｎ，ＶｉｎＢが反転増幅されて差動出力信号Ｖｏｕｔ，ＶｏｕｔＢが生成される。例えば、差動入力信号Ｖｉｎ，ＶｉｎＢが２値ディジタル信号で０または１の論理値を持つ場合、差動入力信号Ｖｉｎ，ＶｉｎＢが０のとき、差動出力信号Ｖｏｕｔ，ＶｏｕｔＢは１となり、差動入力信号Ｖｉｎ，ＶｉｎＢが１のとき、差動出力信号Ｖｏｕｔ，ＶｏｕｔＢは０となる。また、差動入力信号Ｖｉｎ，ＶｉｎＢが４値ＰＡＭ信号の場合で論理値０、１、２、３を取り得る場合、差動入力信号Ｖｉｎ，ＶｉｎＢの論理値をｍ（ｍは０、１、２、３のいずれかの値）としたとき、差動出力信号Ｖｏｕｔ，ＶｏｕｔＢの論理値ｎ（ｎは０、１、２、３のいずれかの値）はｎ＝３−ｍとなる。また、別の動作モードでは、差動入力信号Ｖｉｎ，ＶｉｎＢが非反転増幅されて差動出力信号Ｖｏｕｔ，ＶｏｕｔＢが生成される。従って、本実施形態の差動増幅回路１０Ａでは、差動入力信号Ｖｉｎ，ＶｉｎＢの論理に対し、差動出力信号Ｖｏｕｔ，ＶｏｕｔＢの論理を一致させることと変更する（反転する）ことが選択可能となる。

ここで、差動増幅回路１０Ａの周波数特性について説明する。差動増幅回路１０Ａの動作帯域は、主にインダクタ３１２，３２２のインダクタンスとノードＮ５，Ｎ６が有する対地容量との積によって決まる。すなわち、カットオフ周波数ｆ_cは下記の数式（２）により算出される。なお、数式中においてＬ_aはインダクタ３１２，３２２のインダクタンスであり、Ｃ_aはノードＮ５，Ｎ６が有する対地容量である。

また、このカットオフ周波数以下の周波数において、抵抗素子３１１及びインダクタ３１２からなる負荷のインピーダンスＺ_Lは、下記の数式（３）により算出される。抵抗素子３２１及びインダクタ３２２からなる負荷のインピーダンスも同様である。

数式（３）に示すように、インピーダンスＺ_Lは周波数とともに増大する。従って、本実施形態の差動増幅回路１０Ａは高周波側での利得増加、すなわち高周波ピーキングの特性を有する。故に、図３に示された差動信号伝送路９５，９６での高周波信号の減衰を補償することができる。

差動信号伝送路９５，９６は例えば３ミリメートルないし５０ミリメートル程度の伝送線路であり、ある周波数より高い高周波領域では信号振幅が減衰（ロス）する。ＰＡＭ４などの多値信号伝送において、送信信号処理回路９Ａから光送信モジュール１Ａまでの高周波振幅の減衰は、送信信号のＳ／Ｎの劣化を意味する。同様に、光受信モジュール１Ｂから受信信号処理回路９Ｂまでの高周波振幅の減衰もまた、受信信号の劣化の要因になる。これら差動信号伝送路９５，９６での高周波振幅の減衰を補償するために、バッファ回路３，８に高周波領域の利得を上昇させるピーキング特性を付与することは、光送信モジュール１Ａおよび光受信モジュール１Ｂの伝送特性の向上に繋がるので好ましい。

ここで、差動増幅回路の比較例について説明する。図１３は、比較例に係る差動増幅回路１００の構成を示す回路図である。この差動増幅回路１００は、特許文献１に記載された方式に基づいて考えられたものであって、差動入力信号Ｖｉｎ，ＶｉｎＢの論理に対し、差動出力信号Ｖｏｕｔ，ＶｏｕｔＢの対応する論理を変更する（反転する）ことが可能となっている。

具体的には、差動増幅回路１００は、図４の第２電流源１２を備えておらず、第１電流源１１のみ備える。また、差動増幅回路１００は、図４の第２差動対回路２２を備えておらず、第１差動対回路２１のみ備える。その代わりに、差動増幅回路１００は、カスケードトランジスタ４１，４２に加えて、更にカスケードトランジスタ４３，４４を備える。トランジスタ４３のエミッタは、トランジスタ２１２のコレクタと電気的に接続され、トランジスタ４３のコレクタは、第１負荷回路３１と電気的に接続される。トランジスタ４４のエミッタは、トランジスタ２１１のコレクタと電気的に接続され、トランジスタ４４のコレクタは、第２負荷回路３２と電気的に接続される。トランジスタ４３，４４のベースには、共通の直流電圧Ｖｄｃ１Ｂが入力される。

或る動作モードでは、直流電圧Ｖｄｃ１をカスケードトランジスタ４１，４２がオン状態となるように高電位とし、直流電圧Ｖｄｃ１Ｂをカスケードトランジスタ４３，４４がオフ状態となるように低電位とする。この場合、トランジスタ２１１を流れる第１電流Ｊ１１は第１負荷回路３１を通り、トランジスタ２１２を流れる第２電流Ｊ１２は第２負荷回路３２を通る。これにより、差動入力信号Ｖｉｎ，ＶｉｎＢが反転増幅されて差動出力信号Ｖｏｕｔ，ＶｏｕｔＢが生成される。これに対し、別の動作モードでは、直流電圧Ｖｄｃ１Ｂをカスケードトランジスタ４３，４４がオン状態となるように高電位とし、直流電圧Ｖｄｃ１をカスケードトランジスタ４１，４２ががオフ状態となるように低電位とする。この場合、トランジスタ２１１を流れる第１電流Ｊ１１は第２負荷回路３２を通り、トランジスタ２１２を流れる第２電流Ｊ１２は第１負荷回路３１を通る。これにより、差動入力信号Ｖｉｎ，ＶｉｎＢが非反転増幅されて差動出力信号Ｖｏｕｔ，ＶｏｕｔＢが生成される。

このように、或る動作モードでは、差動出力信号Ｖｏｕｔ，ＶｏｕｔＢの論理は、差動入力信号Ｖｉｎ，ＶｉｎＢの論理に対して反転される。また、別の動作モードでは、。差動出力信号Ｖｏｕｔ，ＶｏｕｔＢの論理は、差動入力信号Ｖｉｎ，ＶｉｎＢの論理と一致する。従って、比較例に係る差動増幅回路１００においても、差動入力信号Ｖｉｎ，ＶｉｎＢの論理に対し、差動出力信号Ｖｏｕｔ，ＶｏｕｔＢの論理を変更する（反転する）ことと一致させることが選択可能となる。

しかしながら、比較例に係る差動増幅回路１００は、次のような課題を有する。この差動増幅回路１００において、数式（２）に示される、ノードＮ５が有する対地容量Ｃ_aは、下記の数式（４）のように各容量値の和で表される。

但し、Ｃ_bc1はトランジスタ４１のコレクタ・ベース間容量であり、例えば１０〜４０ｆＦである。Ｃ_cg1はトランジスタ４１とインダクタ３１２とを接続する引き出し配線が有する対基準電位の寄生容量であり、例えば５〜２０ｆＦである。Ｃ_bc3はトランジスタ４３のコレクタ・ベース間容量であり、例えば１０〜４０ｆＦである。Ｃ_cg3は、トランジスタ４３とインダクタ３１２とを接続する引き出し配線が有する対基準電位の寄生容量であり、例えば５〜２０ｆＦである。Ｃ_L1nは差動出力信号Ｖｏｕｔの出力端子から外部回路への接続配線の寄生容量であり、例えば５〜２０ｆＦである。Ｃ_inbuffは、外部回路の入力端子が有する対地容量であり、例えば５〜２０ｆＦである。また、数式（２）において、インダクタ３１２，３２２のインダクタンスＬ_aは、例えば５０ｐＨ〜５００ｐＨである。

数式（２）により算出されるカットオフ周波数ｆ_cは、例えば５６Ｇｂａｕｄであれば４５ＧＨｚ以上が望ましい。Ｃ_bc1＝Ｃ_bc3＝２０ｆＦ、Ｃ_cg1＝Ｃ_cg3＝１０ｆＦ、Ｃ_L1n＝１０ｆＦ、Ｃ_inbuff＝１０ｆＦである場合、Ｃ_a＝８０ｆＦであり、カットオフ周波数ｆ_cを４５ＧＨｚ以上とするにはインダクタンスＬ_aを１５０ｐＨ未満とする必要がある。しかし、差動信号伝送路９５，９６（図３を参照）での高周波振幅の減衰を補償するに際し、インダクタンスＬ_aは大きい方が望ましく、１５０ｐＨ以上の値を選択できることが求められる。従って、差動増幅回路１００のカットオフ周波数ｆ_cを十分に高くするとともに差動信号伝送路９５，９６での高周波振幅の減衰を十分に補償することが困難となり、光送信モジュール１Ａおよび光受信モジュール１Ｂの所望の伝送特性を実現できなくなる。

本実施形態の差動増幅回路１０Ａにおいて、ノードＮ５が有する対地容量Ｃ_aは、下記の数式（５）で表される。なお、ノードＮ６が有する対地容量Ｃ_aもこれと同様である。

数式（４）と比較して寄生容量Ｃ_bc3，Ｃ_cg3が無く、対地容量Ｃ_aは大きく減少する。Ｃ_bc1、Ｃ_cg1、Ｃ_L1n、及びＣ_inbuffが上記と同じ値であれば、Ｃ_a＝５０ｆＦとなり、上記の比較例（８０ｆＦ）に対して大きく減少する。そして、カットオフ周波数ｆ_cを４５ＧＨｚ以上とする際に、インダクタンスＬ_aを２５０ｐＨまで増加させることができる。よって、本実施形態によれば、高周波ピーキングをより増加させて、差動信号伝送路９５，９６での高周波振幅の減衰をより効果的に補償することができる。

すなわち、本実施形態の差動増幅回路１０Ａでは、第１負荷回路３１と差動対回路２１，２２との間にトランジスタ４１が設けられ、第２負荷回路３２と差動対回路２１，２２との間にトランジスタ４２が設けられている。従って、第１負荷回路３１側及び第２負荷回路３２側の各出力端子には、それぞれ一つのトランジスタのみ接続されれば足り、複数のトランジスタが接続される必要はない。よって、出力端子に生じる対地容量を低減し、差動増幅回路１０Ａの高周波特性を向上することができる。

また、本実施形態の差動増幅回路１０Ａでは、第１負荷回路３１が、互いに直列に接続された抵抗素子３１１及びインダクタ３１２を含んでおり、第２負荷回路３２が、互いに直列に接続された抵抗素子３２１及びインダクタ３２２を含んでいる。負荷回路３１，３２がそれぞれ抵抗素子３１１，３２１を含むことにより、第１電流Ｊ１１ないし第４電流Ｊ２２を、電圧信号である差動出力信号Ｖｏｕｔ，ＶｏｕｔＢに容易に変換することができる。また、負荷回路３１，３２がインダクタ３１２，３２２を含むことにより、差動増幅回路１０Ａの出力特性に高周波ピーキング特性を付与し、高周波帯域での減衰を小さく抑えることができる。特に、本実施形態の差動増幅回路１０Ａでは、ノードＮ５，Ｎ６に生じる対地容量Ｃ_aが抑制されているので（数式（５）を参照）、大きなインダクタンスを有するインダクタを使用することができ、このような効果を顕著に奏することができる。

次に、可変抵抗素子５１，５２の具体例について詳細に説明する。図８は、可変抵抗素子５１，５２の具体例を示す回路図である。この例では、可変抵抗素子５１，５２はＦＥＴであり、更に抵抗素子５３，５５及びキャパシタ５４，５６が設けられている。ＦＥＴ５１の一方の電流端子はノードＮ１と電気的に接続され、ＦＥＴ５１の他方の電流端子はノードＮ２と電気的に接続される。ＦＥＴ５２の一方の電流端子はノードＮ３と電気的に接続され、ＦＥＴ５２の他方の電流端子はノードＮ４と電気的に接続される。ＦＥＴ５１，５２は、例えばＮチャンネル型ＦＥＴである。なお、ＦＥＴ５１，５２は、例えば、一方の電流端子と他方の電流端子とを入れ替えても同じ電気的特性を示すこと（対称性を有すること）が好ましい。ＦＥＴ５１，５２が対称性を有するとき、可変抵抗素子として一方の電流端子（例えば、ソース）と他方の電流端子（例えば、ドレイン）とは機能および電気特性において等価として扱ってもよい。

抵抗素子５３及びキャパシタ５４は、ＦＥＴ５１のゲートとノードＮ７との間において、互いに並列に接続される。ノードＮ７は、抵抗素子２１３，２１４と第１電流源１１との間のノードである。同様に、抵抗素子５５及びキャパシタ５６は、ＦＥＴ５２のゲートとノードＮ８との間において、互いに並列に接続される。ノードＮ８は、抵抗素子２２３，２２４と第２電流源１２との間のノードである。抵抗素子５３，５５の抵抗値は、例えば５００Ω〜１０ｋΩの範囲内である。キャパシタ５４，５６の容量値は、例えば２０ｆＦ〜５００ｆＦの範囲内である。

ＦＥＴ５１のゲートには制御電流Ｉｇｃｏｎ１の入力端子が接続され、ＦＥＴ５２のゲートには制御電流Ｉｇｃｏｎ２の入力端子が接続される。抵抗素子５３は、ノードＮ７を基準電位として制御電流Ｉｇｃｏｎ１に応じた電圧をＦＥＴ５１のゲートに発生させる。抵抗素子５５は、ノードＮ８を基準電位として制御電流Ｉｇｃｏｎ２に応じた電圧をＦＥＴ５２のゲートに発生させる。キャパシタ５４，５６は、これらの電圧に含まれるノイズを抵抗素子５３，５５を流れないようにバイパスして除去するために設けられる。

この回路において、ＦＥＴ５１のゲート・ソース間電圧Ｖ_gs1、及びＦＥＴ５２のゲート・ソース間電圧Ｖ_gs2は、それぞれ次の数式（６）、（７）によって表される。但し、Ｒ₅₃，Ｒ₅₅はそれぞれ抵抗素子５３，５５の抵抗値であり、Ｉ_gcon1，Ｉ_gcon2はそれぞれ制御電流Ｉｇｃｏｎ１，Ｉｇｃｏｎ２の電流値であり、Ｖ_N1，Ｖ_N2，Ｖ_N3，Ｖ_N4，Ｖ_N7，Ｖ_N8はそれぞれノードＮ１，Ｎ２，Ｎ３，Ｎ４、Ｎ７，Ｎ８の電位である。なお、ここでは、Ｖ_N1＜Ｖ_N2およびＶ_N4＜Ｖ_N3である場合を想定している。

このように、制御電流Ｉｇｃｏｎ１，Ｉｇｃｏｎ２によってＦＥＴ５１，５２のゲート・ソース間電圧Ｖ_gs1，Ｖ_gs2が制御され、ＦＥＴ５１，５２のソース・ドレイン間の抵抗値（オン抵抗）を可変とすることができる。なお、ＦＥＴ５１，５２のゲート・ソース間の閾値電圧は、例えば０．１〜０．６Ｖである。また、ノードＮ７（Ｎ８）とノードＮ１（Ｎ４）との電位差は、抵抗素子２１３，２１４（２２３，２２４）の抵抗値とソース電流Ｊ１（Ｊ２）の電流値とによって決定される。差動増幅回路１０Ａの線形動作を保つため、例えば、この電位差は単相入力振幅の１．５倍〜２倍程度に設定される。

図９は、図８に示された回路のＦＥＴ５１，５２周りのノード電位の時間変化の例を示すグラフである。動作状態としては、第１制御信号Ｖｃｃｏｎ１がオン、第２制御信号Ｖｃｃｏｎ２がオフの状態（すなわち第１差動対回路２１が動作し、第２差動対回路２２が休止している状態）である。また、差動増幅回路１０Ａの外部から入力振幅Ｖｉｎｐｐの差動入力信号Ｖｉｎ，ＶｉｎＢが入力されているものとする。図中のグラフＧ１は入力信号Ｖｉｎを表し、グラフＧ２は入力信号ＶｉｎＢを表す。なお、ここでは差動入力信号Ｖｉｎ，ＶｉｎＢを多値信号ではなく２値を有するＮＲＺ（non return to zero）信号としている。グラフＧ３は高利得設定時のＦＥＴ５１のゲート電位であり、グラフＧ４は低利得設定時のＦＥＴ５１のゲート電位である。グラフＧ５〜Ｇ７は、それぞれノードＮ７，Ｎ１，Ｎ２の電位である。差動入力信号Ｖｉｎ，ＶｉｎＢの電位に対して、ノードＮ１，Ｎ２の電位は、トランジスタ２１１，２１２のベース・エミッタ間電位の分だけ低下する。また、第１差動対回路２１は線形性を保つためにリミッティング動作は行わず、そのためノードＮ７の電位がノードＮ１，Ｎ２の電位よりも低くなるように第１ソース電流Ｊ１が設定されている。

低利得に設定する場合、制御電流Ｉｇｃｏｎ１の電流値を低くして０μＡに近づけ、ＦＥＴ５１のゲート電位をノードＮ７の電位とほぼ一致させる。ＦＥＴ５１のゲート電位は、ノードＮ１の電位Ｖ_N1とノードＮ７の電位Ｖ_N7との差（Ｖ_N1−Ｖ_N7）、及びノードＮ２の電位Ｖ_N2とノードＮ７の電位Ｖ_N7との差（Ｖ_N2−Ｖ_N7）のうち低い方を基準電位（ソース電位）として考える。低利得設定時、ＦＥＴ５１のゲート電位閾値電圧以下となるように制御電流Ｉｇｃｏｎ１の電流値を設定し、ＦＥＴ５１は高抵抗（例えば１０００Ω）となり、差動増幅回路１０Ａの利得は低くなる。これに対し、高利得に設定する場合、制御電流Ｉｇｃｏｎ１の電流値を例えば８０μＡ程度の高い値に設定し、ＦＥＴ５１のゲート電位を上昇させる。これにより、ゲート電位が閾値電位（例えば０．３Ｖ）をある程度超えると、ＦＥＴ５１は低抵抗（例えば５０Ω）となり、差動増幅回路１０Ａの利得が高くなる。ところで、制御電流Ｉｇｃｏｎ１は、第１電流源１１に流れ込み、第１ソース電流Ｊ１の一部となり、その分だけ第１差動対回路に供給されて増幅動作に寄与する分は減少する。また、制御電流Ｉｇｃｏｎ２は、第２電流源１２に流れ込み、第２ソース電流Ｊ２の一部となり、その分だけ第２差動対回路に供給されて増幅動作に寄与する分は減少する。しかし、例えば、第１ソース電流Ｊ１および第２ソース電流Ｊ２の値を数十ｍＡに設定する場合、制御電流Ｉｇｃｏｎ１、Ｉｇｃｏｎ２を数十μＡ程度に設定すれば、差動出力信号Ｖｏｕｔ，ＶｏｕｔＢの振幅に与える影響を、無視できる程度に抑えることができる。

なお、このグラフでは第２制御信号Ｖｃｃｏｎ２がオフ状態（低電位、例えば０Ｖ）であり第２差動対回路２２は休止しているので、ノードＮ８，Ｎ３，Ｎ４の各電位は互いにほぼ等しく、その電位は差動入力信号Ｖｉｎ，ＶｉｎＢのうち高い方の電位とほぼ等ししい。図中には、ノードＮ８，Ｎ３，Ｎ４の電位を破線のグラフＧ８として示している。また、制御電流Ｉｇｃｏｎ２の電流値もほぼ０μＡに設定されるので、ＦＥＴ５２のゲート電位もまた、ノードＮ８，Ｎ３，Ｎ４の電位とほぼ等しくなる。

ここで、ＦＥＴ５１，５２のゲート電位を上記のような電流制御ではなく電圧制御とし、それぞれのゲート電位を互いに共通とした場合、低利得設定時には休止側ＦＥＴ（ＦＥＴ５２）のゲート電位は動作側のノードＮ７の電位付近にまで低下することになる。これに対し、休止側のノードＮ８，Ｎ３，Ｎ４の電位は、差動入力信号Ｖｉｎ，ＶｉｎＢのうち高い方の電位とほぼ等しい。従って、休止側のＦＥＴ５２のゲート・ソース間およびゲート・ドレイン間に対し、絶対値の大きな負の電圧が印加されることとなる。例えば、トランジスタ２２１，２２２のベース・エミッタ間電圧が０．９Ｖであり、差動入力信号Ｖｉｎ，ＶｉｎＢの入力振幅Ｖｉｎｐｐが０．４Ｖである場合、休止側のＦＥＴ５２のゲート・ソース間およびゲート・ドレイン間には少なくとも−１．３Ｖより低い電圧が印加される。

ゲート電圧について正負を問わず１．０Ｖ以上の耐圧を得るためには、例えばゲート酸化膜を厚く、ゲート長を長くすることが必要とされる。その場合、ＦＥＴの相互コンダクタンスｇｍが低下するので、相互コンダクタンスｇｍを維持するために同じ抵抗可変範囲であってもゲート幅をより大きくする必要が生じ、寄生容量が大きくなる。故に、ＦＥＴの高周波特性が劣化し、ひいては差動増幅回路１０Ａの高周波特性が劣化することとなる。これに対し、上記のような電流制御方式によれば、このような高周波特性の劣化を回避することができる。

（第１変形例）
図１０は、図８に示された差動増幅回路１０Ａの一変形例を示す回路図である。この差動増幅回路１０Ｂは、図８に示された差動増幅回路１０Ａの構成に加えて、抵抗素子１３，１６と、ダイオード１４，１５，１７，１８とを更に備える。抵抗素子１３及びダイオード１４，１５は、ＦＥＴ５１のゲート電位の上昇を抑制するための回路要素である。抵抗素子１３及びダイオード１４，１５はＦＥＴ５１のゲートと基準電位線９２との間において互いに直列に接続されている。より具体的には、ダイオード１４，１５はアノードをＦＥＴ５１のゲート側に向け、カソードを基準電位線９２側に向けて順方向に接続されており、抵抗素子１３はダイオード１４，１５とＦＥＴ５１のゲートとの間に接続されている。同様に、抵抗素子１６及びダイオード１７，１８は、ＦＥＴ５２のゲート電位の上昇を抑制するための回路要素である。抵抗素子１６及びダイオード１７，１８はＦＥＴ５２のゲートと基準電位線９２との間において互いに直列に接続されている。より具体的には、ダイオード１７，１８はアノードをＦＥＴ５２のゲート側に向け、カソードを基準電位線９２側に向けて順方向に接続されており、抵抗素子１６はダイオード１７，１８とＦＥＴ５２のゲートとの間に接続されている。

図１１の（ａ）及び（ｂ）は、図１０に示された差動増幅回路１０Ｂの動作を説明するためのグラフである。図１１の（ａ）は、第１制御信号Ｖｃｃｏｎ１及び制御電流Ｉｇｃｏｎ１を、信号極性の変更のためにオン状態からオフ状態へスイッチしたときの第１ソース電流Ｊ１及び制御電流Ｉｇｃｏｎ１の時間変化を示す。図中、グラフＧ１１は第１ソース電流Ｊ１を表し、グラフＧ１２は制御電流Ｉｇｃｏｎ１を表す。

グラフＧ１１，Ｇ１２に示すように、制御電流Ｉｇｃｏｎ１が第１ソース電流Ｊ１よりも小さい状態でスイッチングを終える場合、ノードＮ１の電位は図１１の（ｂ）の実線グラフＧ２１のように推移し、トランジスタのベース・エミッタ間電圧に相当する０．８Ｖ程度上昇する（図中の矢印Ａ）。しかし、制御電流Ｉｇｃｏｎ１のオフタイミングが第１制御信号Ｖｃｃｏｎ１のオフタイミングより僅かでも遅れ、制御電流Ｉｇｃｏｎ１が第１ソース電流Ｊ１よりも大きくなった場合（図１１の（ａ）の一点鎖線部分）、制御電流Ｉｇｃｏｎ１と第１ソース電流Ｊ１との差電流がトランジスタ２１１，２１２のエミッタから入力されることとなる。これは、トランジスタ２１１，２１２のベース・エミッタ間に生じるダイオードに対して、逆方向の電流を供給することに相当する。故に、エミッタ電位は大きく上昇し（図１１の（ｂ）の一点鎖線部分Ｂ）、トランジスタ２１１，２１２、並びに第１電流源１１を構成するトランジスタの動作に悪影響を及ぼすおそれを生じる。このとき、ノードＮ１の電位はノードＮ２の電位およびＦＥＴ５１のゲート電位とほぼ等しくなるが、本変形例において追加されたダイオード１４，１５が順方向にオンすることにより、その電位上昇が抑えられる（図１１の（ｂ）の一点鎖線部分Ｃ）。なお、このような作用は、抵抗素子１６及びダイオード１７，１８においても同様である。

図１２は、図１０に示された差動増幅回路１０Ｂの変形例である。この例では、抵抗素子１３及びダイオード１４，１５を含む直列回路の一端を、ＦＥＴ５１のベースではなくノードＮ７に接続している。同様に、抵抗素子１６及びダイオード１７，１８を含む直列回路の一端を、ＦＥＴ５２のベースではなくノードＮ８に接続している。このような構成であっても、上記と同様の作用効果を奏することができる。なお、抵抗素子１３及びダイオード１４，１５を含む直列回路を流れる電流は、第１ソース電流Ｊ１よりも十分小さくなるように設定されることが好ましい。同様に、抵抗素子１６及びダイオード１７，１８を含む直列回路を流れる電流は、第２ソース電流Ｊ２よりも十分小さくなるように設定されることが好ましい。

本発明による差動増幅回路は、上述した実施形態及び変形例に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態の負荷回路３１，３２はそれぞれインダクタ３１２，３２２を含んでいるが、これらのインダクタ３１２，３２２を省いてもよい。また、上記実施形態では利得可変機能のために可変抵抗素子５１，５２が設けられているが、利得可変機能が不要である場合には、可変抵抗素子５１，５２を省いてもよい。

１Ａ…光送信モジュール、１Ｂ…光受信モジュール、３，８…バッファ回路、４…出力回路、４ａ，４ｂ…差動入力端子、４ｃ…シングル出力端子、５…光変調素子、６…受光素子、７…ＴＩＡ、８…バッファ回路、８ａ，８ｂ…差動入力端子、８ｃ，８ｄ…差動出力端子、９…リファレンス電位発生回路、９Ａ…送信信号処理回路、９Ｂ…受信信号処理回路、１０Ａ，１０Ｂ…差動増幅回路、１１…第１電流源、１２…第２電流源、１３，１６…抵抗素子、１４，１５，１７，１８…ダイオード、２１…第１差動対回路、２２…第２差動対回路、３１…第１負荷回路、３２…第２負荷回路、４１…第１カスケードトランジスタ、４２…第２カスケードトランジスタ、４３，４４…カスケードトランジスタ、５１，５２…可変抵抗素子（ＦＥＴ）、５３，５５…抵抗素子、５４，５６…キャパシタ、６１…集積回路、６１ａ…電流値制御端子、６１ｂ…電位出力端子、６２，６３…ＦＥＴ、６４，６５…抵抗素子、７１…集積回路、７１ａ…利得制御端子、７１ｂ…電流出力端子、７２，７３…ＦＥＴ、８１…ＨＢＴ、８２…抵抗素子、８３，８５…キャパシタ、８４…ＦＥＴ、９１…電源電位線、９２…基準電位線、９３，９４…キャパシタ、９５，９６…差動信号伝送路、２１１…第１トランジスタ、２１２…第２トランジスタ、２１３…第１抵抗素子、２１４…第２抵抗素子、２２１…第３トランジスタ、２２２…第４トランジスタ、２２３…第３抵抗素子、２２４…第４抵抗素子、３１１，３２１…抵抗素子、３１２，３２２…インダクタ、Ｄｒｘ…受信データ、ＤｒｘＰ，ＤｒｘＮ…受信信号、Ｄｔｘ…送信データ、ＤｔｘＰ，ＤｔｘＮ…送信信号、Ｉｇｃｏｎ１，Ｉｇｃｏｎ２…制御電流、Ｉｒｘ…電流信号、Ｊ１…第１ソース電流、Ｊ１１…第１電流、Ｊ１２…第２電流、Ｊ２…第２ソース電流、Ｊ２１…第３電流、Ｊ２２…第４電流、Ｌｒｘ，Ｌｔｘ…変調光信号、Ｎ１〜Ｎ８…ノード、Ｓｔｘ…駆動信号、Ｖｃｃｏｎ１…第１制御信号、Ｖｃｃｏｎ２…第２制御信号、Ｖｄｃ１，Ｖｄｃ１Ｂ…直流電圧、Ｖｉｎ，ＶｉｎＢ…差動入力信号、Ｖｉｎｐｐ…入力振幅、Ｖｏｕｔ，ＶｏｕｔＢ…差動出力信号、Ｖｒｅｆ…リファレンス電位、Ｖｒｘ…電圧信号、Ｚ_L…インピーダンス。

Claims

差動入力信号を増幅して差動出力信号を出力する差動増幅回路であって、
第１制御信号に応じて第１ソース電流を供給する第１電流源と、
前記差動入力信号に応じて前記第１ソース電流を第１電流と第２電流とに分配する第１差動対回路と、
第２制御信号に応じて第２ソース電流を供給する第２電流源と、
前記差動入力信号に応じて前記第２ソース電流を第３電流と第４電流とに分配する第２差動対回路と、
前記第１電流と前記第３電流との和を電圧値に変換して前記差動出力信号のうち一方の信号を生成する第１負荷回路と、
前記第２電流と前記第４電流との和を電圧値に変換して前記差動出力信号のうち他方の信号を生成する第２負荷回路と、
前記第１負荷回路と前記第１差動対回路及び前記第２差動対回路との間に電気的に接続される第１カスケードトランジスタと、
前記第２負荷回路と前記第１差動対回路及び前記第２差動対回路との間に電気的に接続される第２カスケードトランジスタと、
を備え、
前記差動入力信号が増加するときに、第１ソース電流に対して前記第１電流が増加するとともに前記第２電流が減少し、第２ソース電流に対して前記第４電流が増加するとともに前記第３電流が減少し、前記差動入力信号が減少するときに、第１ソース電流に対して前記第２電流が増加するとともに前記第１電流が減少し、第２ソース電流に対して前記第３電流が増加するとともに前記第４電流が減少し、
前記第１制御信号が有意値に設定されるときは前記第２制御信号は無意値に設定され、前記第２制御信号が有意値に設定されるときは前記第１制御信号は無意値に設定される、差動増幅回路。
前記第１負荷回路及び前記第２負荷回路の各々は、互いに直列に接続された抵抗素子及びインダクタを含む、請求項１に記載の差動増幅回路。
前記第１差動対回路は、
第１トランジスタ及び第２トランジスタと、
前記第１トランジスタの一方の電流端子と前記第１電流源との間に電気的に接続される第１抵抗素子と、
前記第２トランジスタの一方の電流端子と前記第１電流源との間に電気的に接続される第２抵抗素子と、
を含み、
前記第２差動対回路は、
第３トランジスタ及び第４トランジスタと、
前記第３トランジスタの一方の電流端子と前記第２電流源との間に電気的に接続される第３抵抗素子と、
前記第４トランジスタの一方の電流端子と前記第２電流源との間に電気的に接続される第４抵抗素子と、
を含み、
前記第１トランジスタ及び前記第４トランジスタの制御端子には前記差動入力信号のうち一方の信号が入力され、
前記第２トランジスタ及び前記第３トランジスタの制御端子には前記差動入力信号のうち他方の信号が入力され、
前記第１トランジスタの他方の電流端子は前記第１電流を出力し、
前記第２トランジスタの他方の電流端子は前記第２電流を出力し、
前記第３トランジスタの他方の電流端子は前記第３電流を出力し、
前記第４トランジスタの他方の電流端子は前記第４電流を出力する、請求項１または請求項２に記載の差動増幅回路。
前記第１差動対回路は、前記第１トランジスタの一方の電流端子と前記第１抵抗素子との間の第１ノード、前記第２トランジスタの一方の電流端子と前記第２抵抗素子との間の第２ノード、及び、前記第１ノードと前記第２ノードとの間に電気的に接続される第１可変抵抗素子を更に含み、
前記第２差動対回路は、前記第３トランジスタの一方の電流端子と前記第３抵抗素子との間の第３ノード、前記第４トランジスタの一方の電流端子と前記第４抵抗素子との間の第４ノード、及び、前記第３ノードと前記第４ノードとの間に電気的に接続される第２可変抵抗素子を更に含む、請求項３に記載の差動増幅回路。