JP2021103931A - 共振電圧減衰検出回路およびスイッチング電源用半導体装置並びにスイッチング電源装置 - Google Patents

共振電圧減衰検出回路およびスイッチング電源用半導体装置並びにスイッチング電源装置 Download PDF

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Abstract

【課題】平均電力効率が高いとともに音鳴きをしない電源装置を実現可能なスイッチング電源用半導体装置およびスイッチング電源装置を提供する。【解決手段】補助巻線を備えた電圧変換用のトランスの一次巻線と直列に接続されたスイッチング素子をオン、オフ制御する駆動信号を生成するスイッチング電源用半導体装置において、トランスの補助巻線に誘起された電圧が入力され共振電圧の減衰を検出する共振電圧減衰検出回路を備え、共振電圧減衰検出回路が出力する減衰検出信号に基づいて前記スイッチング素子をオンさせるタイミング信号を生成するターンオン制御回路と、スイッチング素子をオフさせるタイミング信号を生成するターンオフ制御回路とを有し、擬似共振モードで動作可能であるように構成した。【選択図】図１２

Description

本発明は、間欠的に電流が流れる巻線に生じる共振の減衰を検出する共振電圧減衰検出回路およびスイッチング電源用半導体装置（電源制御用ＩＣ）並びにスイッチング電源装置に関し、特に電圧変換用トランスを備えた直流電源装置の一次側のスイッチング素子を制御する電源制御用ＩＣおよびそれに内蔵して有効な共振電圧減衰検出回路並びにその電源制御用ＩＣを用いたスイッチング電源装置に関する。
直流電源装置には、交流電源を整流するダイオード・ブリッジ回路と、該回路で整流された直流電圧を所望の電圧の直流電圧に変換するＤＣ−ＤＣコンバータなどで構成された絶縁型スイッチング電源装置がある。絶縁型のスイッチング電源装置としては、例えば電圧変換用トランスの一次巻線と直列に接続されたスイッチング素子を、ＰＷＭ（パルス幅変調）制御方式や擬似共振制御方式等でオン、オフ駆動して一次巻線に流れる電流を制御し、二次巻線に誘起される電圧を制御するようにしたスイッチング電源装置が知られている。
ＰＷＭ制御方式を採用した従来のスイッチング電源装置には、ＰＷＭ制御方式とＰＦＭ（パルス周波数変調）制御方式とを切り替えて実行するように構成されているものがある。一方、擬似共振制御方式を採用した従来のスイッチング電源装置に関する発明としては、例えば特許文献１や２に記載されているものがある。特許文献１や２に記載されているように、擬似共振制御方式を採用した従来のスイッチング電源装置は、擬似共振制御モードでのみ動作するように構成されている。
特開２０１４−１２４０３８号公報 米国特許第９６０１９８３号公報 特開２０１１−７８２４０号公報
ＰＷＭ制御と擬似共振制御にはそれぞれ長所と短所がある。例えばＰＷＭ制御は、スイッチング損失やスイッチングノイズが大きく電力効率がやや悪いという短所があるものの、音鳴きが小さく、電流連続モードでも動作可能でトランスの電流ピークを抑えることができるため、トランスサイズも小さくできるという長所を有する。一方、擬似共振制御は、ボトムスキップによる音鳴きがあるとともに、電流不連続モードでのみ動作するため、トランスや出力コンデンサなどの部品サイズが大きくなるという短所があるものの、ターンオン時にゼロ電流共振電圧のボトムでターンオンするソフトスイッチング（ソフトターンオン）を行うため、スイッチング損失やスイッチングノイズが小さく電力効率が良いという長所がある。
なお、電源起動時のソフトスタート期間中はＰＷＭ制御とし、ソフトスタート期間終了後は周波数制御方式の擬似共振制御に切り替えることで、可聴域発振周波数を無くすようにしたスイッチング電源装置に関する発明がある（特許文献３）。
しかしながら、電源起動後の通常動作中に、一次側の制御ＩＣ（半導体装置）がＰＷＭ制御と擬似共振制御を切り替えることで、両制御方式の長所を併せ持つようにしたスイッチング電源装置が望まれている。
そこで、本出願人は、補助巻線を有するトランスを用い、補助巻線に誘起される電圧（分圧した電圧を含む）を監視して、電源起動後の通常動作中にＰＷＭ制御と擬似共振制御を切り替えて動作することで、トランスなどの部品サイズを小さくして電源装置の小型化を図ることができるスイッチング電源用半導体装置およびスイッチング電源装置の発明について出願をした（特願２０１８−１８８８６１号）。
本発明者らは、その後上記先願発明のスイッチング電源用半導体装置およびスイッチング電源装置について検討したところ、上記先願発明は出力電圧が変更されず一定である電源装置に適用した場合には所望の効果が得られる。しかし、例えばＵＳＢ−ＰＤ規格で規定されているような、出力電圧の切替え（例えば５Ｖと２０Ｖ）が可能な機能を有する電源装置に適用すると、出力電圧を低い電圧（例えば５Ｖ）に切り替えた場合に、トランスの補助巻線に誘起される電圧が平均して低くなる。
そのため、補助巻線に生じる共振の振幅が小さくなることがあり、それによって所定のしきい値電圧で共振の振幅を検出することができたりできなかったりするぎりぎりの条件で回路が動作することがある。そして、その場合、共振の振幅を検出して一次巻線側のスイッチング素子をターンオフする場合と、共振の振幅を検出できずにスイッチング素子をタイマーの周期でターンオフする場合とが混在してしまい、スイッチング周期が大きく変動して出力電圧のリップルが大きくなったり、音鳴きが発生してしまったりするという課題があることが明らかとなった。
本発明の目的は、間欠的に電流が流れる巻線に生じる共振の減衰を検出可能な共振電圧減衰検出回路を提供することにある。
本発明の他の目的は、スイッチング損失やスイッチングノイズが小さく電力効率が良いスイッチング電源用半導体装置およびスイッチング電源装置を提供することにある。
本発明の他の目的は、出力電圧が切り替わることで、共振の振幅が小さくなって所定のしきい値電圧で共振の振幅を検出することができたりできなかったりするぎりぎりの条件が生じる場合においても、スイッチング周期が大きく変動することがなく、音鳴きを抑制できるスイッチング電源用半導体装置およびスイッチング電源装置を提供することにある。
本発明のさらに他の目的は、電源起動後の通常動作中に、ＰＷＭ制御と擬似共振制御を切り替えることで、平均的な電力効率が高いとともに、トランスなどの部品サイズを小さくして電源装置の小型化を図ることができるスイッチング電源用半導体装置およびスイッチング電源装置を提供することにある。
上記目的を達成するため、本出願に係る第１の発明は、
トランスの巻線の共振電圧の減衰を検出する共振電圧減衰検出回路において、
前記巻線の電圧と所定の第１電圧とを比較する第１の電圧比較回路と、該第１の電圧比較回路の出力に応じて計時動作を行うタイムアウト回路とを備え、
前記タイムアウト回路は、前記巻線のピーク電圧が前記第１電圧から該第１電圧よりも低い所定の第２電圧まで減衰するのに要する時間より短くなるように予め設定された時間を計時すると減衰検出信号を出力するように構成したものである。
かかる構成の共振電圧減衰検出回路によれば、間欠的に電流が流れる巻線に生じる共振の減衰を確実に検出することができる。
ここで、望ましくは、前記タイムアウト回路は、定電流源と、該定電流源の電流によって充電可能な容量素子と、前記容量素子の充電電荷を放電可能なスイッチと、前記容量素子の電圧と所定の電圧とを比較する第２の電圧比較回路とを備え、
前記スイッチは前記第１の電圧比較回路の出力によってオン・オフされ、
前記第２の電圧比較回路の出力信号を前記減衰検出信号として出力するようにする。
かかる構成によれば、定電流源の電流値と容量素子の容量値によって、タイムアウト回路の計時時間を任意に設定することができる。
本出願に係る第２の発明は、
補助巻線を備えた電圧変換用のトランスの一次巻線と直列に接続されたスイッチング素子をオン、オフ制御する駆動信号を生成するスイッチング電源用半導体装置において、
前記補助巻線に誘起された電圧が入力され共振電圧の減衰を検出する共振電圧減衰検出回路を備え、
前記共振電圧減衰検出回路が出力する減衰検出信号に基づいて前記スイッチング素子をオンさせるタイミング信号を生成するターンオン制御回路と、
前記スイッチング素子をオフさせるタイミング信号を生成するターンオフ制御回路と、を有し、擬似共振モードで動作可能であるように構成したものである。
かかる構成のスイッチング電源用半導体装置によれば、スイッチング損失やスイッチングノイズが小さく電力効率が良い直流電源装置を実現することができる。
ここで、望ましくは、前記共振電圧減衰検出回路は、
前記補助巻線の電圧と所定の第１電圧とを比較する電圧比較回路と、該電圧比較回路の出力に応じ計時動作を行うタイムアウト回路とを備え、
前記タイムアウト回路は、前記補助巻線のピーク電圧が前記第１電圧よりも低くなったことを前記電圧比較回路が検出した時点で計時動作を開始し、前記補助巻線の電圧が前記第１電圧から該第１電圧よりも低い所定の第２電圧まで低下するのに要する時間が前記共振電圧の周期よりも長くかつ前記所定の時間よりも短い場合に、減衰検出信号を出力するように構成する。
かかる構成によれば、共振電圧減衰検出回路によって間欠的に電流が流れる巻線に生じる共振の減衰を確実に検出し、適切なタイミングでスイッチング素子をターンオンさせることができる。
本出願に係る第３の発明は、
補助巻線を備えた電圧変換用のトランスの一次巻線と直列に接続されたスイッチング素子をオン、オフ制御する駆動信号を生成するスイッチング電源用半導体装置において、
前記トランスの二次側から出力される電圧に応じたフィードバック電圧が入力される第１外部端子と、
前記補助巻線に誘起された電圧が入力される第２外部端子と、
前記第２外部端子の電圧に基づいて前記補助巻線の電圧の共振を検出する共振検出回路と、
前記第２外部端子の電圧に基づいて前記補助巻線の共振電圧の減衰を検出する共振電圧減衰検出回路と、
前記共振検出回路の検出信号と前記共振電圧減衰検出回路の検出信号に基づいて前記スイッチング素子をオンさせるタイミング信号を生成するターンオン制御回路と、
前記第１外部端子の電圧と前記スイッチング素子に流れる電流に比例した電圧とに基づいて前記スイッチング素子をオフさせるタイミング信号を生成するターンオフ制御回路と、
前記ターンオン制御回路の出力信号および前記ターンオフ制御回路の出力信号に基づいて前記駆動信号の元となるパルス信号を生成する駆動用パルス生成回路と、を備え、前記ターンオン制御回路が前記補助巻線の電圧の共振のボトム近傍で前記スイッチング素子をオンさせるタイミング信号を生成することによって擬似共振モードで動作可能であるように構成したものである。
かかる構成のスイッチング電源用半導体装置によれば、スイッチング損失やスイッチングノイズが小さく電力効率が良い直流電源装置を実現することができる。
ここで、望ましくは、前記第１外部端子の電圧に応じた時間を計時するタイマー回路を備え、
前記ターンオン制御回路は、前記共振検出回路の検出信号と前記共振電圧減衰検出回路の検出信号と前記タイマー回路の出力信号に基づいて前記スイッチング素子をオンさせるタイミング信号を生成するように構成され、
前記共振電圧減衰検出回路が共振電圧の減衰を検出していないときは前記タイマー回路の出力が変化した後、前記共振検出回路の検出出力タイミングで前記パルス信号が立ち上がるように前記駆動用パルス生成回路を制御し、
前記共振電圧減衰検出回路が共振電圧の減衰を検出しているときは前記タイマー回路の出力の変化タイミングで前記パルス信号が立ち上がるように前記駆動用パルス生成回路を制御するように構成する。
かかる構成によれば、共振電圧の減衰を検出していないときは疑似共振モードでスイッチング素子がターンオンし、共振電圧の減衰を検出しているときはＰＷＭモードでスイッチング素子がターンオンするため、平均的な電力効率を高めることができるとともに、トランスなどの部品サイズを小さくして電源装置の小型化を図ることができる。
また、望ましくは、前記共振検出回路は、前記第２外部端子の電圧と所定の第１電圧とを比較する第１電圧比較回路を備え、前記第２外部端子の電圧が前記第１電圧よりも低くなった場合に共振検出信号を出力し、
前記共振電圧減衰検出回路は、前記第２外部端子の電圧と前記第１電圧よりも高い所定の第２電圧とを比較する第２電圧比較回路と、前記タイマー回路の計時時間よりも短い所定の時間を計時可能な計時回路を備え、
前記計時回路は、前記第２外部端子のピーク電圧が前記第２電圧よりも低くなったことを前記第２電圧比較回路が検出した時点で計時動作を開始し、前記第２外部端子の電圧が前記第２電圧から前記第１電圧まで低下するのに要する時間が前記共振電圧の周期よりも長く、かつ予め想定した減衰に要する所定時間よりも短い場合に減衰検出信号を出力するように構成され、
前記ターンオン制御回路は、前記タイマー回路が所定の計時時間を計時する前に前記減衰検出信号が出力された場合には前記タイマー回路が所定の計時時間を計時したタイミングで前記パルス信号が立ち上がるように前記駆動用パルス生成回路を制御するように構成する。
かかる構成によれば、共振の振幅が小さくなって所定のしきい値電圧で共振の振幅を検出することができたりできなかったりするぎりぎりの条件が生じる場合においても、スイッチング周期が大きく変動することがなく、出力電圧のリップルが大きくなったり音鳴きが発生したりするのを防止することができる。また、ゼロ電流共振期間が相対的に長くなるような場合に、補助巻線の共振電圧の減衰を検出してスイッチング素子を適切なタイミングでターンオンさせることができる。
さらに、望ましくは、前記共振電圧減衰検出回路は、前記駆動用パルス生成回路から出力される信号を遅延する遅延回路と、該遅延回路の出力信号に基づいて前記電圧比較回路から出力される検出信号が前記計時回路へ供給されるのを一時的に禁止する論理回路と、を備えるように構成する。
同様に、前記共振検出回路が、前記駆動用パルス生成回路から出力される信号を遅延する遅延回路と、該遅延回路の出力信号に基づいて前記第１電圧比較回路から検出信号が出力されるのを禁止する論理回路と、を備えるように構成しても良い。
上記のような構成によれば、補助巻線の電圧（スイッチング素子のドレイン電圧）の立ち上がり直後のリンギングの発生に伴う共振検出回路の誤検出など意図しない動作を防止することができる。
さらに、望ましくは、前記遅延回路は前記駆動用パルス生成回路から出力される信号を反転した信号を遅延し、
前記共振電圧減衰検出回路は、前記第２電圧比較回路の立下りで前記遅延回路の出力信号を取り込むラッチ回路と、該ラッチ回路の出力信号と前記計時回路の出力信号との論理和をとる論理回路と、を備えるように構成する。
かかる構成によれば、電流連続モードによる動作が可能な条件が多くなるため、トランスサイズを小さくすることができ、部品の小型化および低コスト化が可能となる。
また、望ましくは、前記タイマー回路が計時する時間は、前記第１外部端子の電圧に応じて、前記第１外部端子の電圧が低いときは長くなり、前記第１外部端子の電圧が高いときは短くなるように設定する。
かかる構成によれば、第１外部端子（ＦＢ）の電圧が高いときはタイマー回路が計時する時間が短くなり、また第１外部端子の電圧が低いときはタイマー回路が計時する時間が長くなるので、電源起動後の通常動作中に、ＰＷＭ制御と擬似共振制御とが切り替わることができ、平均的な電力効率を高めることができるとともに、トランスなどの部品サイズを小さくして電源装置の小型化を図ることができる。
本出願の第４の発明に係るスイッチング電源装置は、
上記のような構成を有するスイッチング電源用半導体装置と、補助巻線を備え交流電圧を整流して得られる電圧が一次巻線に印加されるトランスと、前記一次巻線に接続されたスイッチング素子とを備え、前記スイッチング電源用半導体装置を用いて前記スイッチング素子を制御することで二次巻線側に所定の電圧を出力し、外部からの信号に基づいて二次巻線側の出力電圧の大きさが切り替え可能にように構成したものである。
かかる構成によれば、出力電圧の大きさが切り替え可能なスイッチング電源装置において、出力電圧が切り替わることで、出力電圧のリップルが大きくなったり音鳴きが発生したりするのを防止できる。
本発明によれば、間欠的に電流が流れる巻線に生じる共振の減衰を検出可能な共振電圧減衰検出回路を提供することができる。また、スイッチング損失やスイッチングノイズが小さく電力効率が良いスイッチング電源用半導体装置およびスイッチング電源装置を提供することができる。
さらに、出力電圧が切り替わることで、共振の振幅が小さくなって所定のしきい値電圧で共振の振幅を検出することができたりできなかったりするぎりぎりの条件が生じる場合においても、スイッチング周期が大きく変動することがなく、出力電圧のリップルが大きくなったり音鳴きが発生したりするのを抑制できるスイッチング電源用半導体装置およびスイッチング電源装置を実現することができる。
また、電源起動後の通常動作中に、ＰＷＭ制御と擬似共振制御を切り替えることで、平均的な電力効率が高いとともに、トランスなどの部品サイズを小さくして電源装置の小型化を図ることができるスイッチング電源用半導体装置およびスイッチング電源装置を実現することができるという効果がある。
本発明に係るスイッチング電源用半導体装置を適用して有効な直流電源装置としてのＤＣ−ＤＣコンバータの一実施形態を示す回路構成図である。 図１のＤＣ−ＤＣコンバータにおいてトランスの一次側に設けられる本発明に係るスイッチング電源用半導体装置の第１実施例を示す機能ブロック図である。 スイッチング電源用半導体装置を構成する共振検出回路による好適な検出タイミングを説明するための波形図である。 スイッチング電源用半導体装置を構成するタイムアウト回路の具体例を示す回路構成図である。 スイッチング電源用半導体装置を構成するタイマー回路の具体例を示す回路構成図である。 （Ａ）, （Ｂ）はそれぞれ第１実施例と第２実施例のスイッチング電源用半導体装置を構成するターンオン制御回路の具体例を示す回路構成図である。 第１実施例と第２実施例のスイッチング電源用半導体装置を構成するターンオフトリガ生成回路の具体例を示す回路構成図である。 （Ａ）は第１実施例のスイッチング電源用半導体装置におけるＦＢ端子の電圧とタイマー回路の計時時間との関係を示すグラフ、（Ｂ）はＦＢ端子の電圧とターンオフトリガ生成回路のＶｃｓのスレッショルドとの関係を示すグラフである。 第１実施例のスイッチング電源用半導体装置がＦＢ端子の電圧が充分に高く共振電圧の振幅も大きな状況で動作する際の各部の信号の変化を示すタイミングチャートである。 第１実施例のスイッチング電源用半導体装置がＦＢ端子の電圧が低い状況で動作する際の各部の信号の変化を示すタイミングチャートである。 第１実施例のスイッチング電源用半導体装置がＦＢ端子の電圧が高く共振電圧の振幅が小さな状況で動作する際の各部の信号の変化を示すタイミングチャートである。 図１のＤＣ−ＤＣコンバータにおいてトランスの一次側に設けられる本発明に係るスイッチング電源用半導体装置の第２実施例を示す回路構成図である。 （Ａ）は第２実施例のスイッチング電源用半導体装置を構成する共振電圧の減衰検出回路の具体例を示す回路構成図、（Ｂ）は実施例の減衰検出回路における共振電圧と参照電圧との関係を示す波形図である。 第２実施例のスイッチング電源用半導体装置において、ゼロ電流共振電圧の減衰前にタイマー回路が計時を開始する状況における各部の信号の変化を示すタイミングチャートである。 ゼロ電流共振電圧の減衰後にタイマー回路が計時を開始する状況における各部の信号の変化を示すタイミングチャートである。 二次巻線の消磁期間中においてＤＭＧ端子の電圧が低い状態（低出力電圧）でタイマー回路が計時を開始する状況における各部の信号の変化を示すタイミングチャートである。 二次巻線の消磁期間中においてＤＭＧ端子の電圧が充分に高い状態（高出力電圧）でタイマー回路が計時を開始する状況における各部の信号の変化を示すタイミングチャートである。 図１２の第２実施例に係るスイッチング電源用半導体装置の変形例を示す機能ブロック図である。 図１８の変形例のスイッチング電源用半導体装置を構成する共振電圧の減衰検出回路の具体例を示す回路構成図である。 図１８の変形例のスイッチング電源用半導体装置において、二次巻線の消磁期間中においてＤＭＧ端子の電圧が充分に高い状態（高出力電圧）でタイマー回路が計時を開始する状況における各部の信号の変化を示すタイミングチャートである。 （Ａ）は第２実施例と変形例のスイッチング電源用半導体装置における負荷電流に対するオン電流ピーク（一次巻線に流れる電流のピーク）の特性を示すグラフ、（Ｂ）は第２実施例と変形例のスイッチング電源用半導体装置における負荷へ出力される負荷電流に対するスイッチング周波数特性を示すグラフである。
以下、本発明の好適な実施形態を、図面を参照しながら説明する。
図１は、本発明に係るスイッチング電源用半導体装置を適用した直流電源装置としてのＤＣ−ＤＣコンバータの一実施形態を示す回路構成図である。
本実施形態のＤＣ−ＤＣコンバータは、直流電圧が入力される一対の電圧入力端子１１と、一次巻線Ｎｐと二次巻線Ｎｓおよび補助巻線Ｎｂとを有する電圧変換用のトランス１２と、このトランス１２の一次巻線Ｎｐと直列に接続されたスイッチングトランジスタＳＷ１と、該スイッチングトランジスタＳＷ１をオン、オフ駆動するスイッチング電源用半導体装置（以下、電源制御用ＩＣと称する）１３を有する。スイッチング電源装置を構成する場合には、入力端子１１の前段にＡＣ電源からの交流電圧を整流するダイオード・ブリッジ回路と平滑コンデンサが接続される。
本実施形態では、上記スイッチングトランジスタＳＷ１は、ＮチャネルＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）により、ディスクリートの部品として構成されている。電源制御用ＩＣ１３には、トランジスタＳＷ１のゲートを駆動するゲート駆動信号の出力端子ＧＡＴＥが設けられている。
また、本実施形態のＤＣ−ＤＣコンバータでは、トランス１２の一次側に、上記補助巻線Ｎｂと直列に接続された整流用ダイオードＤ１と、このダイオードＤ１のカソード端子と接地点ＧＮＤとの間に接続された平滑用コンデンサＣ１とからなる整流平滑回路が設けられ、該整流平滑回路で整流、平滑された電圧が電源制御用ＩＣ１３の電源電圧端子ＶＤＤに印加されている。また、電源制御用ＩＣ１３には、補助巻線Ｎｂに誘起された電圧を抵抗Ｒ１，Ｒ２で分圧した電圧ＶDMGが印加される外部端子ＤＭＧが設けられている。
さらに、電源制御用ＩＣ１３には、二次側の出力検出信号をフィードバック電圧ＶFBとして一次側へ伝達するためのフォトカプラを構成するフォトトランジスタ（受光素子）ＰＴが接続される外部端子ＦＢが設けられている。
また、電源制御用ＩＣ１３は、スイッチングトランジスタＳＷ１のソース端子と接地点ＧＮＤとの間に接続された電流検出用の抵抗Ｒｓにより電流−電圧変換された電圧Ｖcsが入力される電流検出端子としての外部端子ＣＳが設けられている。
一方、上記トランス１２の二次側には、二次巻線Ｎｓと直列に接続された整流用ダイオードＤ２と、このダイオードＤ２のカソード端子と二次巻線Ｎｓの他方の端子との間に接続された平滑用コンデンサＣ２とが設けられ、一次巻線Ｎｐに間歇的に電流を流すことで二次巻線Ｎｓに誘起される交流電圧を整流し平滑することによって直流電圧Ｖoutを生成し出力する。
さらに、トランス１２の二次側には、出力電圧Ｖoutを検出する出力電圧検出回路を構成する定電圧制御回路（シャントレギュレータ）１４と、該定電圧制御回路１４の検出電圧に応じた出力電圧検出信号を一次側へ伝達するためのフォトカプラを構成するフォトダイオード（発光素子）ＰＤが設けられている。
フォトダイオードＰＤには、定電圧制御回路１４によって検出電圧に応じた電流が流され、検出電圧に応じた強度を有する光信号として一次側へ伝達されることで、光強度に応じた電流がフォトトランジスタＰＴに流れて電源制御用ＩＣ１３内部のプルアップ抵抗（図２のＲｐ）等で電圧ＶFBに変換されて入力される。
定電圧制御回路１４は、フォトダイオードＰＤと直列に接続されたバイポーラ・トランジスタＴＲ１と、二次側の出力電圧Ｖoutを分圧する抵抗Ｒ３，Ｒ４と、分圧された電圧と基準電圧Ｖref0とを比較して電位差に応じた電圧を出力する誤差アンプＡＭＰ０と、位相補償回路１４ａとを備え、誤差アンプＡＭＰ０の出力電圧が上記トランジスタＴＲ１のベース端子に印加され、出力電圧Ｖoutに応じた電流が流れるように構成されている。本実施例では、二次側の出力電圧Ｖoutが高いほどフォトダイオードＰＤに流れる電流とフォトトランジスタＰＴに流れる電流が多くなり、電源制御用ＩＣ１３の外部端子ＦＢの電圧ＶFBが低くなるように構成されている。
さらに、本実施例においては、特に限定されるものでないが、負荷装置側からの出力電圧切替え信号ＶＣに応じて定電圧制御回路１４へ切替え信号を供給する出力電圧切替え回路１５が設けられており、出力電圧切替え回路１５からの切替え信号によって例えば基準電圧Ｖref0を切り替えることで、出力電圧Ｖoutを例えば５Ｖまたは２０Ｖに切り替えて出力できるように構成されている。ここで、二次側回路の構成は、整流用ダイオードＤ２をスイッチに置き換えた同期整流方式でも良い。
（第１実施例）
次に、図１の電源装置における一次側の電源制御用ＩＣ１３の第１実施例の機能ブロック構成および各ブロックの機能について、図２〜図１１を用いて説明する。
図２に示すように、本実施例の電源制御用ＩＣ１３は、外部端子ＤＭＧの電圧ＶDMGを監視して共振していることを検出するためのコンパレータ（電圧比較回路）を有する共振検出回路３１と、共振の検出により計時を開始して所定時間Ｔ２を計時すると出力信号を立ち上げるタイムアウト回路３２と、外部端子ＦＢの電圧ＶFBと所定の参照電圧ＶFBREFとを比較してＶFBがＶFBREF以下になっているか判定するＦＢコンパレータ３３と、外部端子ＦＢの電圧ＶFBに応じた時間を計時することでスイッチング素子ＳＷ１のスイッチング周期を生成するタイマー回路３４を備える。タイムアウト回路３２は、タイマー回路３４が所定時間Ｔ１を計時する前に共振検出回路３１が共振を検出しなくなった場合に、所定の時間Ｔ２を計時したらスイッチング素子ＳＷ１を強制的にターンオンさせるために設けられた回路である。
また、電源制御用ＩＣ１３は、上記共振検出回路３１とタイムアウト回路３２とＦＢコンパレータ３３およびタイマー回路３４の出力信号を入力としスイッチング素子ＳＷ１をターンオンさせるタイミング信号を生成するターンオン制御回路３５と、外部端子ＦＢの電圧ＶFBと外部端子ＣＳの電圧Ｖcsとを入力電圧としＳＷ１をターンオフさせるタイミング信号を生成するターンオフトリガ生成回路３６と、ターンオン制御回路３５の出力とターンオフトリガ生成回路３６の出力を入力とするＲＳフリップフロップなどからなるラッチ回路３７と、ラッチ回路３７の出力ＥＮに応じて前記スイッチング素子ＳＷ１を駆動するゲート駆動信号を生成して外部端子ＧＡＴＥより出力するドライバ回路３８を備えている。
また、上記ラッチ回路３７の出力ＥＮは、タイマー回路３４を有効化させる信号としてタイマー回路３４に入力されるとともに、ターンオン制御回路３５をリセットさせる信号としてターンオン制御回路３５に入力されている。以下、上記各機能ブロックの具体例および動作について説明する。
電源制御用ＩＣ１３を構成する機能ブロック３１〜３８のうち共振検出回路３１は、例えば外部端子ＤＭＧの電圧ＶDMGと所定の参照電圧ＶDMGREFとを比較して、ＶDMGがＶDMGREFを越えた場合に出力がロウレベル（またはハイレベル）に変化するコンパレータ（電圧比較回路）により構成することができる。
ここで、共振検出回路３１は、疑似共振モードにおいてスイッチング素子ＳＷ１をターンオンさせるタイミングを検出するために設けられる回路である。そのため、図３（Ａ）に示すスイッチング素子ＳＷ１のドレイン電圧ＶＤの共振のボトムの近傍（〇印を付けた部位）を検出できるように構成されるのが望ましい。しかし、ＳＷ１のドレイン電圧ＶＤは、電源装置の仕様によっては５００Ｖを超える場合もあり、分圧したとしても損失や部品が大きくなるとともに共振電圧の中心値は入力電圧に依存するため、半導体装置での基準設定が困難でありドレイン電圧ＶＤから半導体装置でボトムを検出することは難しい。
そこで、本実施例では、トランス１２の補助巻線Ｎｂに現れる電圧を抵抗Ｒ１，Ｒ２で分圧した電圧が入力される外部端子ＤＭＧを設けてその電圧ＶDMGを監視することとした。そして、共振検出回路３１として上記のようにコンパレータを使用し、共振するＶDMGの波形に対して参照電圧ＶDMGREFを図３（Ｂ）に示すように、０Ｖ(ゼロボルト)よりも若干高い値に設定している。
補助巻線Ｎｂの共振電圧は、０Ｖを中心として変動するので、半導体装置で基準となる電圧ＶDMGREFを設定し易くなる。なお、半導体装置においては一般に外部端子に静電破壊を防止するためのダイオード（ＥＳＤ保護ダイオード）が設けられており、本実施例の電源制御用ＩＣ１３においても、図２に示すように、ＤＭＧ端子にＥＳＤ保護ダイオードＤESDが設けられており、このダイオードＤESDの順方向電圧により、ＤＭＧ端子の電圧は−０．７Ｖ程度にクランプされる。
共振検出回路３１としてコンパレータを使用した場合、ドレイン電圧ＶＤのボトムでスイッチング素子ＳＷ１をターンオンできるように、コンパレータ、ドライバ、スイッチのターンオンなどの遅延（ｔｄ）を加味して参照電圧ＶDMGREFを設定することが望ましい。そこで、本実施例においては、参照電圧ＶDMGREFを図３（Ｂ）に示すように０Ｖよりも少しだけ高い電圧に設定している。
なお、本実施例ではコンパレータを用いて補助巻線Ｎｂに現れる電圧を抵抗分圧した電圧ＶDMGのボトム直前を検出するようにしているが、共振の所定の位相を検出するようにしても良い。共振の位相からターンオンのタイミングを検出する場合には、共振開始を０°として、９０°〜１８０°の範囲で検出できるように検出回路を構成すると良い。
図４には、タイムアウト回路３２の具体的な回路構成例が示されている。図４に示すように、タイムアウト回路３２は、定電流源ＣＣ０および該定電流源ＣＣ０と直列に接続されたコンデンサＣ０と、該コンデンサＣ０と並列に設けられたＭＯＳトランジスタＭ０と、共振検出回路３１の出力信号を反転してＭＯＳトランジスタＭ０のゲート端子に印加するインバータＩＮＶ０と、上記定電流源ＣＣ０とコンデンサＣ０と接続ノードＮ０の電圧が非反転入力端子に印加され反転入力端子に参照電圧ＶTOREFが印加されたコンパレータＣＭＰ０とを備える。
このタイムアウト回路３２は、通常はＭＯＳトランジスタＭ０がオンされていて接続ノードＮ０の電圧はロウレベル（接地電位）でコンパレータＣＭＰ０の出力ＴＯもロウレベルであるが、共振検出回路３１が共振を検出して出力信号ＲＳＮがハイレベルに変化すると、ＭＯＳトランジスタＭ０がオフされて所定時間Ｔ２の計時動作を開始してコンデンサＣ０が定電流源ＣＣ０によって充電され、接続ノードＮ０の電圧が徐々に上昇して参照電圧ＶTOREFを越えるとコンパレータＣＭＰ０の出力ＴＯがハイレベルに変化する。コンデンサＣ０の充電を開始してから、接続ノードＮ０の電圧が参照電圧ＶTOREFに達するまでの時間がタイムアウト回路３２の計時時間Ｔ２である。
図５には、タイマー回路３４の具体的な回路構成例が示されている。図５に示すように、タイマー回路３４は、外部端子ＦＢの電圧ＶFBを増幅するオペアンプ（演算増幅回路）ＡＭＰ２、その出力を分圧する分圧抵抗Ｒ７，Ｒ８、抵抗Ｒ８と接地点との間に設けられＲ７，Ｒ８の接続ノードＮ１の電圧を所定量押し上げる基準電圧Ｖref1を備えた増幅回路３４１と、該増幅回路３４１の出力電圧を演算増幅しつつクランプするクランプ回路３４２と、可変タイマー３４３とを備える。クランプ回路３４２は、電圧クランプ機能を有する演算回路によって構成される。
可変タイマー３４３は、オペアンプＡＭＰ３とＭＯＳトランジスタＭ１と抵抗Ｒ９を有しクランプ回路３４２の出力電圧を電流に変換する電圧−電流変換手段と、ＭＯＳトランジスタＭ２，Ｍ３からなり変換された電流に比例した電流を生成するカレントミラー回路と、ＭＯＳトランジスタＭ３の電流によって充電されるコンデンサＣ３と、該コンデンサＣ３の電荷を放電するための放電用スイッチＳ３を備える。
また、可変タイマー３４３は、コンデンサＣ３の充電電圧を入力とする２つのコンパレータＣＭＰ３，ＣＭＰ４と、コンパレータＣＭＰ３，ＣＭＰ４の出力をそれぞれラッチするためのＲＳフリップフロップＦＦ１，ＦＦ２と、コンパレータＣＭＰ４の出力とＲＳフリップフロップＦＦ２の反転出力／Ｑを入力とするＡＮＤゲートＧ１を備える。
上記放電用スイッチＳ３はフリップフロップＦＦ１の出力によってオン、オフされ、ＲＳフリップフロップＦＦ１はコンパレータＣＭＰ３の出力によってセットされ、ＲＳフリップフロップＦＦ２はＡＮＤゲートＧ１の出力によってセットされる。また、ＲＳフリップフロップＦＦ１，ＦＦ２は、前記ラッチ回路３３の出力ＥＮによってリセットされる。そして、ＲＳフリップフロップＦＦ１がリセットされると放電用スイッチＳ３がオフされて計時を開始するように構成されている。
コンパレータＣＭＰ３の反転入力端子に印加される比較電圧Ｖref2とコンパレータＣＭＰ３の非反転入力端子に印加される比較電圧Ｖref3は、Ｖref2＞Ｖref3の関係になるように設定されており、コンデンサＣ３の充電電圧がＶref3に達すると、ＦＦ２がリセットされていることを条件にＣＭＰ４の出力によりＲＳフリップフロップＦＦ２がセットされ、その出力がロウレベルからハイレベルに変化する。このＦＦ２の出力がタイムアウト信号ＴＩＭとして、上記ターンオン制御回路３５へ供給される。また、コンデンサＣ３の充電電圧がＶref2に達すると、ＣＭＰ３の出力によりＲＳフリップフロップＦＦ１がセットされてその出力がロウレベルからハイレベルに変化して放電用スイッチＳ３をオンさせ、コンデンサＣ３の充電電荷を放電させるように構成されている。
図８（Ａ）には、タイマー回路３４によって計時される時間Ｔ１と外部端子ＦＢの電圧ＶFBとの関係が示されている。図８（Ａ）に示すように、タイマー回路３４の計時時間Ｔ１は、外部端子ＦＢの電圧ＶFBに対して破線で示すような関係になるように設計されている。なお、計時時間Ｔ１の最大値はクランプ回路３４２に印加されるクランプ電圧ＶMINで制限され、最小値はクランプ回路３４２に印加されるクランプ電圧ＶMAX（ＶMAX＞ＶMIN）で制限される。また、ＶMIN−ＶMAX間のＴ１−ＶFB曲線は、クランプ回路３４２の持つ演算機能によって与えられる。
従って、タイマー回路３４は外部端子ＦＢの電圧ＶFBが高いほど（二次側の負荷電流が少ないほど）短い時間を計時することとなる。以下の説明で明らかとなるように、本実施例では、この計時時間を、ＰＷＭモード（電流連続モード）におけるスイッチング周期として、また擬似共振モード（電流不連続モード）におけるゼロ電流検出期間として使用するようにしている。よって、本実施例の電源制御用ＩＣ１３を使用したスイッチング電源装置においては、タイマー回路３４の計時時間Ｔ１の逆数がスイッチング周波数となる。
図６（Ａ）には、第１実施例の電源制御用ＩＣ１３のターンオン制御回路３５の具体的な回路構成例が示されている。図６（Ａ）に示すように、ターンオン制御回路３５は、タイムアウト回路３２の出力信号ＴＯとＦＢコンパレータ３３の出力信号ＦＢＬを入力とするＯＲゲートＧ２と、該ＯＲゲートＧ２の出力信号とタイマー回路３４の出力信号ＴＩＭを入力とするＡＮＤゲートＧ３と、タイマー回路３４の出力信号ＴＩＭがデータ端子Ｄに入力されるとともにラッチ回路３７の出力信号ＥＮをインバータＩＮＶ１で反転した信号がリセット端子に入力されているフリップフロップＦＦ３と、フリップフロップＦＦ３の出力信号と上記ＡＮＤゲートＧ３の出力信号入力とするＯＲゲートＧ４とを備えている。
この実施例のターンオン制御回路３５においては、フリップフロップＦＦ３は共振検出回路３１の出力信号ＲＳＮがクロック端子に入力されているため、共振検出回路３１の出力信号ＲＳＮの立ち上がりに同期してデータ端子Ｄの入力信号であるタイマー回路３４の出力信号ＴＩＭを取り込むので、共振検出回路３１の出力信号ＲＳＮの立ち上がった際にタイマー回路３４の出力信号ＴＩＭがハイレベルであると、ターンオン信号である出力ＳＥＴがハイレベルに変化する。
また、タイマー回路３４の出力信号ＴＩＭがハイレベルであることを条件に、タイムアウト回路３２がタイムアウトしてその出力信号ＴＯがハイレベルに変化すると、ターンオン制御回路３５の出力ＳＥＴがハイレベルに変化する。また、ＦＢコンパレータ３３の出力信号ＦＢＬがハイレベルすなわち外部端子ＦＢの電圧ＶFBが参照電圧ＶFBREFよりも低い場合には、タイマー回路３４の出力信号ＴＩＭのハイレベルへの変化で出力ＳＥＴがハイレベルに変化する。そして、ターンオン制御回路３５の出力ＳＥＴがハイレベルに変化すると、図２のラッチ回路３７がセットされ、ドライバ回路３８の出力であるゲート駆動信号（ＧＡＴＥ）がハイレベルに変化してスイッチング素子ＳＷ１がオンされる。なお、図６（Ｂ）の第２実施例のターンオン制御回路については後に説明する。
図７には、ターンオフトリガ生成回路３６の具体的な回路構成例が示されている。図７に示すように、ターンオフトリガ生成回路３６は、例えばオペアンプＡＭＰ１およびその出力電圧を分圧する分圧抵抗Ｒ５，Ｒ６からなり外部端子ＣＳの電圧Ｖcsを増幅する増幅回路と、該増幅回路の出力電圧と外部端子ＦＢの電圧ＶFBとを比較するコンパレータＣＭＰ１とを備えて構成される。オペアンプＡＭＰ１の出力端子と接地点との間には分圧抵抗Ｒ５，Ｒ６が設けられており、オペアンプＡＭＰ１は仮想接地動作で入力分圧抵抗Ｒ５，Ｒ６の接続ノードの電圧を非反転入力端子の電圧Ｖcsに一致させるように増幅した電圧Ｖcs’を出力する。そして、オペアンプＡＭＰ１の出力電圧Ｖcs’がＶFBを越えるとコンパレータＣＭＰ１の出力ＲＳＴがハイレベルに変化する。
図８（Ｂ）には、ターンオフトリガ生成回路３６における外部端子ＣＳの電圧Ｖcsのスレッショルド（ターンオフするときのＶcs電圧）と外部端子ＦＢの電圧ＶFBとの関係が示されている。図８（Ｂ）に示すように、電圧Ｖcsのスレッショルドと電圧ＶFBは比例関係にあり、電圧ＶFBが高くなるほど電圧Ｖcsのスレッショルドも高くなる。Ｖｃｓのスレッショルドと電圧ＶFBの関係を表わす直線の傾きは、図７の分圧抵抗Ｒ５，Ｒ６の抵抗比によって調整することができる。
次に、上記のような構成を有する電源制御用ＩＣ１３の動作について、図９および図１０のタイミングチャートを用いて説明する。このうち図９は外部端子ＦＢの電圧ＶFBが高くかつ外部端子ＤＭＧの電圧ＶDMGに現れる共振の振幅が充分に大きな状況における電源制御用ＩＣ１３の各部の信号の変化を、図１０は外部端子ＦＢの電圧ＶFBが低いが外部端子ＤＭＧの電圧ＶDMGの共振の振幅が比較的大きな状況における電源制御用ＩＣ１３の各部の信号の変化をそれぞれ示す。
図９においては、タイミングｔ11，ｔ14でタイマー回路３４が計時を完了してその出力信号ＴＩＭがロウレベルからハイレベルへ変化した後、最初に電圧ＶDMGが参照電圧ＶDMGREFよりも低くなって共振検出回路３１の出力ＲＳＮがハイレベルに変化したタイミングｔ12，ｔ15で、ターンオン制御回路３５の出力ＳＥＴがハイレベルに変化し、ラッチ回路３７の出力ＥＮがハイレベルに変化してドライバ回路３８から出力されるゲート駆動信号（ＧＡＴＥ）がハイレベルに変化し、スイッチング素子ＳＷ１がオンされる。なお、ラッチ回路３７の出力ＥＮがハイレベルに変化すると、タイマー回路３４のフリップフロップＦＦ２がリセットされてＴＩＭ信号はロウレベルへ変化する（ｔ12，ｔ15）。また、フリップフロップＦＦ１もリセットされ、放電用スイッチＳ３がオフされて次サイクルの計時を開始する
また、スイッチング素子ＳＷ１がオンされるとトランスの一次巻線に電流が流れてセンス抵抗の電位すなわち外部端子ＣＳの電圧Ｖcsが次第に高くなって、ターンオフトリガ生成回路３６のアンプＡＭＰ１の出力電圧Ｖcs’が外部端子ＦＢの電圧ＶFBに到達したタイミングｔ13，ｔ16でターンオフトリガ生成回路３６の出力ＲＳＴがロウレベルからハイレベルへ変化し、ドライバ回路３８が出力されるゲート駆動信号（ＧＡＴＥ）がロウレベルに変化してスイッチング素子ＳＷ１がオフされる。
このように図９の場合、外部端子ＤＭＧの電圧ＶDMGが共振を開始した後のボトムを共振検出回路３１が検出した時点でスイッチング素子ＳＷ１をオンさせるので、電源制御用ＩＣ１３は擬似共振モードでスイッチング制御することになる。なお、図９の場合、外部端子ＦＢの電圧ＶFBが高いためタイマー回路３４の計時時間Ｔ１が短くなるので、スイッチング周期が短くなり、スイッチング素子ＳＷ１のオン時間が周期に対して相対的に長くなる。
一方、外部端子ＦＢの電圧ＶFBが低い場合、タイマー回路３４の計時時間Ｔ１は長くなるが、出力電圧Ｖｏｕｔが例えば２５Ｖのように高く設定されていることにより、図１０に示すように、二次巻線Ｎｓの消磁期間における外部端子ＤＭＧの電圧ＶDMGが比較的高い状況では、タイミングｔ21でトランスの二次巻線Ｎｓの消磁期間が終了してゼロ電流共振を開始した後、共振検出回路３１が共振を検出できなくなる前に、タイマー回路３４が設定時間Ｔ１を計時することとなる。
そのため、タイマー回路３４が設定時間Ｔ１を計時した時点（ｔ22）で、タイマー回路３４の出力信号ＴＩＭがハイレベルに変化する。そして、ＴＩＭがハイレベルに変化すると、ターンオントリガ信号ＳＥＴがハイレベルへ変化し、ラッチ回路３７の出力ＥＮがハイレベルに変化してドライバ回路３８から出力されるゲート駆動信号（ＧＡＴＥ）がハイレベルに変化し、スイッチング素子ＳＷ１がオンされる。
また、スイッチング素子ＳＷ１がオンされるとトランスの一次巻線に電流が流れてセンス抵抗Ｒｓにおける電圧降下が大きくなって外部端子ＣＳの電圧Ｖcsが次第に高くなる。そして、ターンオフトリガ生成回路３６のアンプＡＭＰ１の出力電圧Ｖcs’が外部端子ＦＢの電圧ＶFBに到達したタイミングｔ23で、ターンオフトリガ生成回路３６の出力ＲＳＴがロウレベルからハイレベルへ変化し、ドライバ回路３８が出力されるゲート駆動信号（ＧＡＴＥ）がロウレベルに変化してスイッチング素子ＳＷ１がオフされる。このように、図１０の場合、タイマー回路３４が設定時間Ｔ１を計時した時点でスイッチング素子ＳＷ１をオンさせるので、電源制御用ＩＣ１３はＰＷＭモードでスイッチング制御することになる。
以上の動作説明から、ターンオン制御回路３５は、ＰＷＭモードと擬似共振モードの切替え手段として機能することが分かる。そして、本実施形態の電源制御用ＩＣ１３においては、タイマー回路３４が計時する時間Ｔ１等を適宜に設計することにより、負荷電流が定格負荷電流の１００％近傍になる領域ではＰＷＭモードで動作させ、それ未満では擬似共振モードで動作させることができる。また、本実施形態の電源制御用ＩＣ１３を使用した電源装置においては、ＰＷＭモードは擬似共振モードに比べて電力効率が悪いため電源装置が定格負荷電流の１００％近傍で動作している時の効率は良くないが、例えば７５％，５０％，２５％のようなところでは、電力効率の良い擬似共振モードで動作するため、すべての領域においてＰＷＭモードで動作する電源装置に比べて平均的な電力効率を向上させることができるという利点がある。
また、トランス１２のサイズは、トランスの一次巻線に流れる巻線電流の最大時にコアが飽和しないサイズが必要で、巻線電流が大きいほどサイズの大きなトランスが必要となる。擬似共振モードでは必ず電流不連続モード動作のため、定格負荷付近ではスイッチング周波数が低下し、巻線電流のピークが大きくなる。これに対してＰＷＭモードでは電流連続モードの動作のため、定格負荷付近でも周波数が低下しないので、巻線電流のピークが擬似共振モードより小さく、トランスのサイズも単一擬似共振モードと比較して小さくすることが可能となる。
さらに、出力コンデンサは、周波数が高いほどインピーダンスが小さくかつ出力リップルの抑制効果が高いので、上記のように定格負荷付近ではＰＷＭモードで動作させた方が擬似共振モードで動作させる場合よりも周波数が高くなるため、出力コンデンサの容量およびサイズを抑えることが可能となる。
ところで、上記第１実施例の電源制御用ＩＣ１３を用いたスイッチング電源装置は、出力電圧Ｖｏｕｔが例えば５Ｖのように低い電圧に切り替えられたことにより、図１１に示すように、二次巻線Ｎｓの消磁期間における外部端子ＤＭＧの電圧ＶDMGが低い状況では、タイミングｔ31でトランスの二次巻線Ｎｓの消磁期間が終了して共振を開始した後、参照電圧ＶDMGREの近傍に達すると共振検出回路３１が共振を検出できるかできないかぎりぎりの状態になることがある。
このような状態がタイマー回路３４の設定時間Ｔ１の終了時点で発生すると、タイミングｔ32のように、タイマー回路３４が設定時間Ｔ１を計時後の最初の共振検出と同時にタイマー回路３４の出力ＴＩＭがハイレベルに変化してターンオン信号ＳＥＴが立ち上がってスイッチング素子ＳＷ１をオンさせる場合と、タイマー回路３４が設定時間Ｔ１を計時する前に共振を検出することができなくなってタイムアウト回路３２が設定時間Ｔ２を計時してタイムアウトしたタイミングｔ33でターンオン信号ＳＥＴが立ち上がってスイッチング素子ＳＷ１をオンさせる場合と、があり、上記２つの動作が混在してしまうことがある。
ここで、タイマーの設定時間Ｔ１を２５μs、Ｔ２を９μsのような値に設定したとすると、周期ＴＰ１の最小値は２５μsで、周期ＴＰ２の最大値は３４μsとなるため、共振が検出できるかどうかぎりぎりの条件では、スイッチング周期が２５μs〜３４μsの間で混在することになり、出力電圧に大きなリップルが生じたり音鳴きが発生したりしてしまうという不具合がある。
そこで、上記不具合を解消すべく改良した電源制御用ＩＣを考案した。以下、改良した電源制御用ＩＣを第２実施例として、その詳細を図１２〜図１７を用いて説明する。
（第２実施例）
図１２には、第２実施例の電源制御用ＩＣ１３の機能ブロックの構成が示されている。
図１２に示す第２実施例の電源制御用ＩＣは図２に示す第１実施例の電源制御用ＩＣとほぼ同様な構成を有する。図２に示す第１実施例の電源制御用ＩＣとの差異は、第２実施例の電源制御用ＩＣにおいては、第１実施例の電源制御用ＩＣにおけるＦＢコンパレータ３３がない代わりに、外部端子ＤＭＧの電圧ＶDMGを監視して共振電圧が減衰していることを検出するための減衰検出回路３９を設けている点にある。なお、図１２に示す第２実施例の電源制御用ＩＣ１３には、第１実施例の電源制御用ＩＣにおけるタイムアウト回路３２が示されていないが、第２実施例においては、第１実施例のタイムアウト回路３２と同様な機能を減衰検出回路３９が備えるように構成されているので、実質的な差異は、ＦＢコンパレータ３３を減衰検出回路３９に置き換えた点にある。
図１３（Ａ）には、減衰検出回路３９の具体的な回路例が示されている。
図１３（Ａ）に示すように、この実施例の減衰検出回路３９は、図４に示されているタイムアウト回路３２におけるインバータＩＮＶ０をコンパレータＣＭＰ５に置き換えたものと同様な構成を有する。
コンパレータＣＭＰ５は、外部端子ＤＭＧに入力される補助巻線Ｎｂの電圧を抵抗分圧した電圧ＶDMGと所定の参照電圧ＶDMGREF2とを比較するもので、外部端子ＤＭＧの電圧ＶDMGが参照電圧ＶDMGREF2よりも低くなると、出力がロウレベルに変化してＭＯＳトランジスタＭ０がオフされ、後段のタイムアウト回路（Ｍ０，ＣＣ０，Ｃ０，ＣＭＰ０）が計時動作を開始する。
コンパレータＣＭＰ５の反転入力端子に印加される参照電圧ＶDMGREF2は、図１３（Ｂ）に示すように、コンパレータ、ドライバ、スイッチのターンオンなどの遅延（ｔｄ）を加味して共振のボトムでターンオンできるように設定した電圧ＶDMGREF1（例えば0.1Ｖ）よりも高い電圧であって、共振振幅が、図１３（Ｂ）に破線Ｂで示すように、ＶDMGREF2からＶDMGREF1まで減衰するのに要する時間Ｔａよりも充分に短くかつ共振の周期よりも長い時間となるような電圧に設定される。具体的には、予め想定した減衰に要する時間Ｔａが４０μｓで、共振の周期が５μｓのような場合、タイムアウト回路（Ｍ０，ＣＣ０，Ｃ０，ＣＭＰ０）の計時時間Ｔ２は例えば９μｓに設定すればよく、その場合、参照電圧ＶDMGREF2は０．５Ｖのような電圧に設定される。
ターンオン制御回路３５は、図６（Ｂ）に示すように、図６（Ａ）の第１実施例のターンオン制御回路３５からＯＲゲートＧ２を省略し、ＡＮＤゲートＧ３に減衰検出回路３９の出力ＡＴＴが入力されるように構成される。
共振検出回路３１、タイマー回路３４、ターンオフトリガ生成回路３６、ラッチ回路３７およびドライバ回路３８は、第１実施例のものと同一の構成で良いので、以下、上記減衰検出回路３９を備えた第２実施例の電源制御用ＩＣ１３の動作について図１４〜図１７のタイミングチャートを用いて説明する。
図１４には、第２実施例のスイッチング電源制御用ＩＣ１３において、ゼロ電流共振電圧の減衰前にタイマー回路３４が計時を開始する状況における各部の信号の変化を示すタイミングチャートが示されている。
図１４のタイミングチャートにおいては、共振検出回路３１および減衰検出回路３９のコンパレータＣＭＰ５がタイミングｔ41でＶDMGの共振を検出して、その出力ＲＳＮとＡＴＣＭＰがそれぞれ反転する。そして、減衰検出回路３９のタイムアウト回路（Ｍ０，ＣＣ０，Ｃ０，ＣＭＰ０）がＣＭＰ５の出力ＡＴＣＭＰの立下りの度に所定の設定時間Ｔ２の計時を開始するが、Ｔ２を計時する前に出力ＡＴＣＭＰが立ち上がるため、ＡＴＣＭＰのロウレベルの期間Ｔｂは所定時間Ｔ２よりも短いすなわちＶDMGの共振は減衰していないと判断して減衰検出回路３９の出力ＡＴＴはロウレベルを維持する。
そのため、タイマー回路３４が計時を開始して出力ＴＩＭがハイレベルに変化したタイミングｔ42の後、共振検出回路３１が最初に共振を検出したタイミングｔ43で、ターンオン制御回路３５の出力ＳＥＴがハイレベルに変化してラッチ回路３７がセットされ、スイッチング素子ＳＷ１がターンオンされる。そして、ターンオフトリガ生成回路３６が端子ＣＳの電圧Ｖcsに比例した電圧Ｖcs’（図７のアンプＡＭＰ１の出力）が端子ＦＢの電圧ＶFBに達したことを検出したタイミングｔ44でラッチ回路３７をリセットさせ、スイッチング素子ＳＷ１がターンオフされる。
上記のような動作によって、電源制御用ＩＣ１３は、この状況下では擬似共振モードで動作することとなる。
図１５には、第２実施例のスイッチング電源制御用ＩＣ１３において、ゼロ電流共振電圧の減衰後にタイマー回路３４が設定時間Ｔ１の計時を完了する状況における各部の信号の変化を示すタイミングチャートが示されている。
図１５のタイミングチャートにおいては、共振検出回路３１および減衰検出回路３９のコンパレータＣＭＰ５がタイミングｔ51でＶDMGの共振を検出して、その出力ＲＳＮとＡＴＣＭＰがそれぞれ反転する。そして、減衰検出回路３９のタイムアウト回路がＣＭＰ５の出力ＡＴＣＭＰの立下りの度に設定時間Ｔ２の計時を開始するが、共振が減衰していると、Ｔ２を計時してもＡＴＣＭＰが立ち上がらなくなるため、減衰検出回路３９は、ＶDMGの共振は減衰していると判断し、Ｔ２を計時したタイミングｔ52で出力ＡＴＴがハイレベルに変化する。
そのため、タイマー回路３４が計時を開始して出力ＴＩＭがハイレベルに変化したタイミングｔ53と同時に、ターンオン制御回路３５の出力ＳＥＴがハイレベルに変化してラッチ回路３７がセットされ、スイッチング素子ＳＷ１がターンオンされる。そして、ターンオフトリガ生成回路３６が端子ＣＳの電圧Ｖcsに比例した電圧Ｖcs’（図７のアンプＡＭＰ１の出力）が端子ＦＢの電圧ＶFBに達したことを検出したタイミングｔ54でラッチ回路３７をリセットさせ、スイッチング素子ＳＷ１がターンオフされる。
上記のような動作によって、ゼロ電流共振期間が相対的に長くなるような場合に、ＶDMGの減衰を検出してスイッチング素子ＳＷ１をターンオンさせることができる。
図１６には、第２実施例のスイッチング電源制御用ＩＣ１３において、出力電圧Ｖoutが低い値（例えば５Ｖ）に設定されることによりトランス１２の二次巻線の消磁期間中の外部端子ＤＭＧの電圧ＶDMGが、減衰検出回路３９内の参照電圧ＶDMGREF2よりも低くかつ消磁期間中にタイマー回路３４が設定時間Ｔ１の計時を完了する状況における各部の信号の変化を示すタイミングチャートが示されている。
図１６のタイミングチャートにおいては、減衰検出回路３９のコンパレータＣＭＰ５の出力ＡＴＣＭＰが連続してロウレベルを維持しコンパレータＣＭＰ０の出力ＡＴＴがハイレベルを維持しているつまり電圧ＶDMGが減衰していると判定している。そのため、タイミングｔ61，ｔ63でタイマー回路３４が設定時間Ｔ１を計時して出力ＴＩＭがハイレベルに変化するのと同時に、ターンオン制御回路３５の出力ＳＥＴがハイレベルに変化してラッチ回路３７がセットされ、スイッチング素子ＳＷ１がターンオンされる。つまり、二次巻線の消磁期間中にＳＷ１がターンオンするいわゆる電流連続モードで動作する。そして、ターンオフトリガ生成回路３６が端子ＣＳの電圧Ｖcsに比例した電圧Ｖcs’（図７のアンプＡＭＰ１の出力）が端子ＦＢの電圧ＶFBに達したことを検出したタイミングｔ62，ｔ64でラッチ回路３７をリセットさせ、スイッチング素子ＳＷ１がターンオフされる。
上記のような動作によって、電源制御用ＩＣ１３は、この状況下ではＰＷＭモードで動作することとなる。
図１７には、第２実施例のスイッチング電源制御用ＩＣ１３において、出力電圧Ｖoutが高い値（例えば２５Ｖ）に設定されることによりトランス１２の二次巻線の消磁期間中の外部端子ＤＭＧの電圧ＶDMGが、減衰検出回路３９内の参照電圧ＶDMGREF2よりも充分に高くかつ消磁期間中にタイマー回路３４が計時を開始する状況における各部の信号の変化を示すタイミングチャートが示されている。
図１７のタイミングチャートにおいては、共振検出回路３１がタイミングｔ71，ｔ73でＶDMGの立ち下がりを検出して、その出力ＲＳＮがハイレベルに変化する。一方、減衰検出回路３９のコンパレータＣＭＰ５の出力ＡＴＣＭＰは、二次巻線の消磁期間Ｔ３中ハイレベルを維持しコンパレータＣＭＰ０の出力ＡＴＴがロウレベルを維持しているつまり電圧ＶDMGが減衰していないと判定している。そのため、タイミングｔ72でタイマー回路３４が計時を開始した後に二次巻線の消磁が終了してゼロ電流共振に入りＶDMGの立ち下がったタイミングｔ73で出力ＴＩＭがロウレベルに変化し、ターンオン制御回路３５の出力ＳＥＴがハイレベルに変化してラッチ回路３７がセットされ、スイッチング素子ＳＷ１がターンオンされる。
そして、ターンオフトリガ生成回路３６が端子ＣＳの電圧Ｖcsに比例した電圧Ｖcs’（図７のアンプＡＭＰ１の出力）が端子ＦＢの電圧ＶFBに達したことを検出したタイミングｔ74でラッチ回路３７をリセットさせ、スイッチング素子ＳＷ１がターンオフされる。
上記のような動作によって、電源制御用ＩＣ１３は、この状況下ではＰＷＭモードで動作することとなる。
第２実施例の電源制御用ＩＣにおいても、定格負荷付近ではＰＷＭモードで動作させそれ以外においては擬似共振モードで動作させることにより、二次側出力端子に接続するコンデンサの容量値およびサイズを抑えることが可能である。また、第２実施例の電源制御用ＩＣによれば、出力電圧Ｖｏｕｔを切り替えた場合に、減衰検出回路３９のコンパレータＣＭＰ５の参照電圧ＶDMGREF2を変更することなく、共振電圧の減衰を検出することができるという利点がある。
（変形例）
図１８には第２実施例の電源制御用ＩＣ１３の変形例の機能ブロックの構成が、また図１９にはこの変形例の電源制御用ＩＣ１３における減衰検出回路３９の回路構成例が示されている。
図１８に示すように、この変形例の電源制御用ＩＣ１３においては、減衰検出回路３９にラッチ回路３７の出力ＥＮが入力される端子が設けられている。そして、このＥＮ入力端子を有する減衰検出回路３９は、図１９に示すように構成される。図１３（Ａ）に示されている上記第２実施例の電源制御用ＩＣ１３を構成する減衰検出回路３９と比較すると分かるように、この変形例の減衰検出回路３９は、図１３（Ａ）に示す回路に対して破線で囲まれた部分の回路が追加された構成を有する。
具体的には、この変形例の電源制御用ＩＣ１３の減衰検出回路３９には、図１９に示すように、ラッチ回路３７の出力ＥＮを論理反転するインバータＩＮＶ２と、該インバータＩＮＶ２の出力を１〜３μｓ程度のような短い時間Ｔｄだけ遅延する遅延回路ＤＬＹと、外部端子ＤＭＧの電圧ＶDGMと参照電圧ＶDMGREF2とを比較するコンパレータＣＭＰ５の出力ＡＴＣＭＰと上記遅延回路ＤＬＹの出力／EN_DELとの論理積をとるＡＮＤゲートＧ５と、コンパレータＣＭＰ５の出力を反転するインバータＩＮＶ３と、該インバータＩＮＶ３の出力をクロック信号として遅延回路ＤＬＹの出力／EN_DELを取り込むフリップフロップＦＦ４と、フリップフロップＦＦ４の反転出力／ＱとコンパレータＣＭＰ０の出力との論理和をとるＯＲゲートＧ６が追加されている。
図２０には、本変形例の電源制御用ＩＣ１３において、出力電圧Ｖoutが高い電圧値（例えば２５Ｖ）に設定されることによりトランス１２の二次巻線の消磁期間中の外部端子ＤＭＧの電圧ＶDMGが、減衰検出回路３９内の参照電圧ＶDMGREF2よりも充分に高くかつ消磁期間中にタイマー回路３４が計時を開始する状況における各部の信号の変化を示すタイミングチャートが示されている。
図２０のタイミングチャートにおいては、タイミングｔ81でラッチ回路３７の出力ＥＮがハイレベルに変化してスイッチング素子ＳＷ１がオンされることで電圧ＶDMGが立ち下がるのを共振検出回路３１が検出して、その出力ＲＳＮがハイレベルに変化する。また、ＲＳＮはＶDMGが立ち上がるタイミングｔ83でロウレベルに変化する。
本変形例の電源制御用ＩＣ１３では、減衰検出回路３９において、遅延回路ＤＬＹによりラッチ回路３７の出力ＥＮの反転信号をＴｄだけ遅延した信号／EN_DELが生成され、この信号によって、外部端子ＤＭＧの電圧ＶDMGの立ち上がり直後のリンギングＲＧのマスク期間が設けられる。また、遅延回路ＤＬＹの遅延信号／EN_DELが、コンパレータＣＭＰ５の出力ＡＴＣＭＰの立ち下がり（ｔ82）によってフリップフロップＦＦ４にラッチされ、ＦＦ４の反転出力／Ｑがハイレベルに変化される（図示省略）。
これにより、コンパレータＣＭＰ５の出力ＡＴＣＭＰが二次巻線の消磁期間Ｔ３中にハイレベルへ変化されるが、フリップフロップＦＦ４の反転出力／ＱによってＯＲゲートＧ６の出力ＡＴＴはハイレベルを維持している。そのため、図６（Ｂ）に示すターンオン制御回路３５のＡＮＤゲートＧ３が開かれ、タイマー回路３４による計時完了と同時に出力ＴＩＭがハイレベルに変化したタイミング（図２０のｔ84）で、ターンオン制御回路３５の出力ＳＥＴがハイレベルに変化してラッチ回路３７がセットされ、ラッチ回路３７の出力ＥＮがハイレベルに変化してスイッチング素子ＳＷ１がターンオンされる。ターンオフの動作は、前記第２実施例と同様である。
前記実施例のようなフライバック型の電源装置にあっては、スイッチのターンオフ直後にトランスのリーケージインダクタンスと、その周辺部品の容量成分によってスイッチング素子ＳＷ１のドレイン電圧ＶＤおよび端子ＤＭＧの電圧ＶGMDに、図２０に示すように、リンギングＲＧが乗ることがあり、それにより共振検出回路３１が誤検出するおそれがあるが、本変形例のスイッチング電源制御用ＩＣ１３においては、電圧ＶDMGの立ち上がり直後のリンギング期間を、遅延回路ＤＬＹの出力信号によりマスクするＡＮＤゲートＧ５を設けているため、共振検出回路３１の誤検出など意図しない動作を防止することができる。上記遅延回路ＤＬＹおよびＡＮＤゲートＧ５と同様な回路を共振検出回路３１に設けるようにしても良く、これにより上記と同様に、電圧ＶDMGのリンギングによる誤動作を回避する効果が得られる。
また、前述の第２実施例の電源制御用ＩＣ１３においては、消磁期間中に外部端子ＤＭＧの電圧ＶDGMが参照電圧ＶDMGREF2以下となる場合（図１６参照）を除き、電流不連続モードでのみの動作となるが、図１８および図１９に示す変形例の電源制御用ＩＣ１３においては、遅延回路ＤＬＹとフリップフロップＦＦ４とＯＲゲートＧ６とを設けているため、例えば図２０からも分かるように、上記条件（ＶDGM＜ＶDMGREF2）以外においても電流連続モードによる動作が可能となる。そのため、トランスサイズを小さくすることができ、部品の小型化および低コスト化が可能となるという利点がある。
図２１（Ａ），（Ｂ）には、前記第２実施例の電源制御用ＩＣと上記変形例の電源制御用ＩＣの負荷電流に対する一次巻線に流れる電流のピークの特性とスイッチング周波数特性が示されている。図２１（Ａ），（Ｂ）において、破線は第２実施例の電源制御用ＩＣの特性を、また実線は変形例の電源制御用ＩＣの特性をそれぞれ示す。
図２１（Ａ）より、変形例の電源制御用ＩＣの方が、負荷電流が増大しても一次巻線に流れる電流のピークの増大が少ないことが分かる。これにより、変形例の電源制御用ＩＣは、第２実施例の電源制御用ＩＣに比べてトランスが飽和しにくくなるため、トランスを小型化できるとともに、スイッチング素子ＳＷ１に定格電流が低く安価な部品を使用できるという利点がある。
また、図２１（Ｂ）より、第２実施例の電源制御用ＩＣは負荷電流が多い領域においてスイッチング周波数が低下するが、変形例の電源制御用ＩＣは負荷電流が多い領域においてスイッチング周波数が低下せず高い状態を維持できることが分かる。これにより、変形例の電源制御用ＩＣは、第２実施例の電源制御用ＩＣに比べて出力電圧のリップルを小さくすることができ、所定の出力電圧リップルの規格値に対して、出力コンデンサとして容量値すなわちサイズが小さく安価なコンデンサを使用することができるという利点がある。
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではない。例えば前記実施形態では、外付け素子としての抵抗Ｒ１，Ｒ２で補助巻線の電圧を分圧した電圧を外部端子ＤＭＧへ入力しているが、補助巻線の電圧を直接外部端子ＤＭＧへ入力しても良いし、電源制御用ＩＣ内部に設けた抵抗素子で分圧した電圧あるいは電源制御用ＩＣ内部に設けた抵抗素子と外付けの抵抗素子で分圧した電圧を外部端子ＤＭＧへ入力しても良い。
また、前記実施形態では、スイッチングトランジスタＳＷ１および電流センス抵抗Ｒｓを、電源制御用ＩＣ１３とは別個の素子としているが、スイッチングトランジスタＳＷ１を電源制御用ＩＣ１３に取り込んで１つの半導体集積回路（電流センス抵抗Ｒｓは外付け素子）として構成、あるいはスイッチングトランジスタＳＷ１と電流センス抵抗Ｒｓを電源制御用ＩＣ１３に取り込んでもよい。また、電流センス抵抗Ｒｓを設けて電圧Ｖcsを生成して検出する代わりに、内部のスイッチングトランジスタＳＷ１のドレイン電圧からドレイン電流の大きさを検出するように構成しても良い。
さらに、前記実施形態では、本発明を、出力電圧を切り替えることができる機能を有するスイッチング電源装置に適用した場合を例にとって説明したが、本発明は出力電圧を切り替える機能のないスイッチング電源装置にも適用することが可能である。
１２…トランス、１３…スイッチング電源用半導体装置（電源制御用ＩＣ）、１４…定電圧制御回路、３１…共振検出回路、３２…タイムアウト回路、３３…ＦＢコンパレータ、３４…タイマー回路、３５…ターンオン制御回路、３６…ターンオフトリガ生成回路（ターンオフ制御回路）、３７…ラッチ回路（駆動用パルス生成回路）、３８…ドライバ回路、３９…減衰検出回路（共振電圧減衰検出回路）

Claims (12)

  1. トランスの巻線の共振電圧の減衰を検出する共振電圧減衰検出回路であって、
    前記巻線の電圧と所定の第１電圧とを比較する第１電圧比較回路と、該第１電圧比較回路の出力に応じて計時動作を行うタイムアウト回路とを備え、
    前記タイムアウト回路は、前記巻線のピーク電圧が前記第１電圧から該第１電圧よりも低い所定の第２電圧まで減衰するのに要する時間より短くなるように予め設定された時間を計時すると減衰検出信号を出力するように構成されていることを特徴とする共振電圧減衰検出回路。
  2. 前記タイムアウト回路は、定電流源と、該定電流源の電流によって充電可能な容量素子と、前記容量素子の充電電荷を放電可能なスイッチと、前記容量素子の電圧と所定の電圧とを比較する第２電圧比較回路とを備え、
    前記スイッチは前記第１電圧比較回路の出力によってオン・オフされ、
    前記第２電圧比較回路の出力信号を前記減衰検出信号として出力することを特徴とする請求項１に記載の共振電圧減衰検出回路。
  3. 補助巻線を備えた電圧変換用のトランスの一次巻線と直列に接続されたスイッチング素子をオン、オフ制御する駆動信号を生成するスイッチング電源用半導体装置であって、
    前記補助巻線に誘起された電圧が入力され共振電圧の減衰を検出する共振電圧減衰検出回路を備え、
    前記共振電圧減衰検出回路が出力する減衰検出信号に基づいて前記スイッチング素子をオンさせるタイミング信号を生成するターンオン制御回路と、
    前記スイッチング素子をオフさせるタイミング信号を生成するターンオフ制御回路と、を有し、擬似共振モードで動作可能であることを特徴とするスイッチング電源用半導体装置。
  4. 前記共振電圧減衰検出回路は、
    前記補助巻線の電圧と所定の第１電圧とを比較する電圧比較回路と、該電圧比較回路の出力に応じ計時動作を行うタイムアウト回路とを備え、
    前記タイムアウト回路は、前記補助巻線のピーク電圧が前記第１電圧よりも低くなったことを前記電圧比較回路が検出した時点で計時動作を開始し、前記補助巻線の電圧が前記第１電圧から該第１電圧よりも低い所定の第２電圧まで低下するのに要する時間が前記共振電圧の周期よりも長くかつ前記所定の時間よりも短い場合に、減衰検出信号を出力するように構成されていることを特徴とする請求項３に記載のスイッチング電源用半導体装置。
  5. 補助巻線を備えた電圧変換用のトランスの一次巻線と直列に接続されたスイッチング素子をオン、オフ制御する駆動信号を生成するスイッチング電源用半導体装置であって、
    前記トランスの二次側から出力される電圧に応じたフィードバック電圧が入力される第１外部端子と、
    前記補助巻線に誘起された電圧が入力される第２外部端子と、
    前記第２外部端子の電圧に基づいて前記補助巻線の電圧の共振を検出する共振検出回路と、
    前記第２外部端子の電圧に基づいて前記補助巻線の共振電圧の減衰を検出する共振電圧減衰検出回路と、
    前記共振検出回路の検出信号と前記共振電圧減衰検出回路の検出信号に基づいて前記スイッチング素子をオンさせるタイミング信号を生成するターンオン制御回路と、
    前記第１外部端子の電圧と前記スイッチング素子に流れる電流に比例した電圧とに基づいて前記スイッチング素子をオフさせるタイミング信号を生成するターンオフ制御回路と、
    前記ターンオン制御回路の出力信号および前記ターンオフ制御回路の出力信号に基づいて前記駆動信号の元となるパルス信号を生成する駆動用パルス生成回路と、を備え、前記ターンオン制御回路が前記補助巻線の電圧の共振のボトム近傍で前記スイッチング素子をオンさせるタイミング信号を生成することによって擬似共振モードで動作可能であることを特徴とするスイッチング電源用半導体装置。
  6. 前記第１外部端子の電圧に応じた時間を計時するタイマー回路を備え、
    前記ターンオン制御回路は、前記共振検出回路の検出信号と前記共振電圧減衰検出回路の検出信号と前記タイマー回路の出力信号に基づいて前記スイッチング素子をオンさせるタイミング信号を生成するように構成され、
    前記共振電圧減衰検出回路が共振電圧の減衰を検出していないときは前記タイマー回路の出力が変化した後、前記共振検出回路の検出出力タイミングで前記パルス信号が立ち上がるように前記駆動用パルス生成回路を制御し、
    前記共振電圧減衰検出回路が共振電圧の減衰を検出しているときは前記タイマー回路の出力の変化タイミングで前記パルス信号が立ち上がるように前記駆動用パルス生成回路を制御することを特徴とする請求項５に記載のスイッチング電源用半導体装置。
  7. 前記共振検出回路は、前記第２外部端子の電圧と所定の第１電圧とを比較する第１電圧比較回路を備え、前記第２外部端子の電圧が前記第１電圧よりも低くなった場合に共振検出信号を出力し、
    前記共振電圧減衰検出回路は、前記第２外部端子の電圧と前記第１電圧よりも高い所定の第２電圧とを比較する第２電圧比較回路と、前記タイマー回路の計時時間よりも短い所定の時間を計時可能な計時回路を備え、
    前記計時回路は、前記第２外部端子のピーク電圧が前記第２電圧よりも低くなったことを前記第２電圧比較回路が検出した時点で計時動作を開始し、前記第２外部端子の電圧が前記第２電圧から前記第１電圧まで低下するのに要する時間が前記共振電圧の周期よりも長く、かつ予め想定した減衰に要する所定時間よりも短い場合に減衰検出信号を出力するように構成され、
    前記ターンオン制御回路は、前記タイマー回路が所定の計時時間を計時する前に前記減衰検出信号が出力された場合には前記タイマー回路が所定の計時時間を計時したタイミングで前記パルス信号が立ち上がるように前記駆動用パルス生成回路を制御するように構成されていることを特徴とする請求項６に記載のスイッチング電源用半導体装置。
  8. 前記共振電圧減衰検出回路は、前記駆動用パルス生成回路から出力される信号を遅延する遅延回路と、該遅延回路の出力信号に基づいて前記第２電圧比較回路から出力される検出信号が前記計時回路へ供給されるのを禁止する論理回路と、を備えることを特徴とする請求項７に記載のスイッチング電源用半導体装置。
  9. 前記共振検出回路は、前記駆動用パルス生成回路から出力される信号を遅延する遅延回路と、該遅延回路の出力信号に基づいて前記第１電圧比較回路から検出信号が出力されるのを一時的に禁止する論理回路と、を備えることを特徴とする請求項７に記載のスイッチング電源用半導体装置。
  10. 前記遅延回路は、前記駆動用パルス生成回路から出力される信号を反転した信号を遅延し、
    前記共振電圧減衰検出回路は、前記第２電圧比較回路の立下りで前記遅延回路の出力信号を取り込むラッチ回路と、該ラッチ回路の出力信号と前記計時回路の出力信号との論理和をとる論理回路と、を備えることを特徴とする請求項８に記載のスイッチング電源用半導体装置。
  11. 前記タイマー回路が計時する時間は、前記第１外部端子の電圧に応じて、前記第１外部端子の電圧が低いときは長くなり、前記第１外部端子の電圧が高いときは短くなるように設定されていることを特徴とする請求項６〜１０のいずれかに記載のスイッチング電源用半導体装置。
  12. 請求項５〜１１のいずれかに記載のスイッチング電源用半導体装置と、補助巻線を備え交流電圧を整流して得られる電圧が一次巻線に印加されるトランスと、前記一次巻線に接続されたスイッチング素子とを備え、前記スイッチング電源用半導体装置を用いて前記スイッチング素子を制御することで二次巻線側に所定の電圧を出力し、外部からの信号に基づいて二次巻線側の出力電圧の大きさが切り替え可能に構成されていることを特徴とするスイッチング電源装置。
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