JP2021092762A - ダイの受取基板への移転を用いたフォトニックチップの製造方法 - Google Patents

ダイの受取基板への移転を用いたフォトニックチップの製造方法 Download PDF

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Abstract

【課題】光電子部品に光学的に結合された１つ以上の集積導波路の構造的完全性を確保するフォトニックチップの製造方法を提供する。【解決手段】フォトニックチップの製造方法に関し、ダイ１０によって全体が覆われた中央領域Ｚｃと、自由表面を有する周辺領域Ｚｐと、中央領域のみに位置する第１導波路２３と、周辺領域に位置する第２導波路２４とを含む、受取基板２０の実際の移転領域にダイを移転する工程と、エッチングマスクをダイのセグメント上及び実際の移転領域の周囲に堆積させる工程と、ダイの自由セグメントをドライエッチングし、周辺領域の自由表面を部分的にエッチングする工程とを含む。【選択図】図３Ｉ

Description

本発明の分野は、少なくとも１つのダイを機能化された受取基板に移転する工程を含むフォトニックチップの製造方法の分野である。
一般に、フォトニックチップは、集積フォトニック回路を含む受取基板（receiving substrate）上に載置される少なくとも１つの光電子部品、例えばレーザダイオードを備える。このような集積フォトニック回路は、光電子部品に光学的に結合された導波路と、能動光学部品（変調器等）及び／又は受動光学部品（マルチプレクサ等）とを含む。シリコンフォトニクス技術の場合、光電子部品は、半導体、例えば、ＩｎＰのようなＩＩＩ−Ｖ化合物に基づいて作製され得、受取基板は、シリコン・オン・インシュレータ（ＳＯＩ）基板であり得る。
このようなフォトニックチップの製造方法は、ダイを受取基板に移転する工程を含むことができる。ダイは、半導体に基づいて作成されたブロックであり、複数の半導体層のスタックを含む。移転は、ダイが、受取基板の上面の移転領域と呼ばれる領域に載置され、集積された導波路を少なくとも部分的に覆うように行われる。そして、ＩＩＩ−Ｖダイを構造化する工程が実行され、光電子部品が製造され、集積導波路に光学的に結合される。一般に、光電子部品は、とりわけ、レーザダイオード、フォトダイオード及び電界吸収型変調器であってもよい。多数のフォトニックチップが同じ受取基板上に同時に製造される場合、それらは受取基板をダイシングすることによって個片化される。
国際公開第２０１８／０８７４８５号明細書には、このような製造方法の一例が記載されている。それは、ダイの受取基板への移転がゼロではない位置決めの不確実性ｄｉｐの影響を受ける可能性があるという事実に言及している。さらに、ダイは、移転工程の後にウェットエッチングによって除去され得る成長基板を含み得る。このウェットエッチングは、受取基板の平面に平行な平面におけるダイの横方向のオーバーエッチングｄｓｇｌをもたらし得る。従って、ダイが最終的に所望の寸法（Ｌｖ（ｆ）、ｌｖ（ｆ））を有する場合、例えば寸法が１×１ｍｍ２に等しい、１つ以上の光電子部品を製造することを可能にするために、位置決めの不確実性ｄｉｐ及び横方向のオーバーエッチングｄｓｇｌを考慮することが重要であり、従って、例えば約２×２ｍｍ２の、より大きな初期寸法（Ｌｖ（ｉ）、ｌｖ（ｉ））を有するダイを移転することが重要である。さらに、このタイプの製造方法を改善する必要がある。
国際公開第２０１８／０８７４８５号明細書
本発明の目的は、従来技術の欠点を少なくとも部分的に改善することであり、より詳細には、光電子部品に光学的に結合された１つ以上の集積導波路の構造的完全性を確保するフォトニックチップの製造方法を提供することである。
この目的のために、本発明の主題は、受取基板上に配置され、第１集積導波路に光学的に結合された少なくとも１つの光電子部品を含むフォトニックチップの製造方法であって、この方法は、以下の工程を含む。
−受取基板の上面上に、受取基板の平面内で所定の寸法Ｌｃ、ｌｃを有する中央領域Ｚｃを画定し、該領域は、中央領域Ｚｃに関するダイの位置決めにおける所定の不確実性ｄｉｐを許容した後に、受取基板にダイを移転する工程に続いて、前記ダイによって全体が覆われることが意図され、
−初期寸法Ｌｖ（ｉ）、ｌｖ（ｉ）を有し、寸法Ｌｃ、ｌｃ及び位置決めの不確実性性ｄｉｐに基づいて予め設定された前記ダイを製造し、
−受取基板と、中央領域Ｚｃを含む上面と、中央領域Ｚｃを囲み、移転工程後に前記ダイによって部分的に覆われることが意図される周辺領域Ｚｐとを形成し、これらが一体となって、前記ダイが全体的に配置されることが意図される実際の移転領域Ｚｒｅを形成し、受取基板は、
・中心領域Ｚｃのみに存在する第１集積導波路と、
・第１集積導波路に重ね合わされ、光学的に結合された、少なくとも周辺領域Ｚｐ内に位置し、上面に対して予め設定された閾値Ｐｔｈよりも大きい間隔ｅｇａｐ （２）を有する第２集積導波路とを含み、
−前記ダイを受取基板の実際の移転領域Ｚｒｅに移転して、中央領域Ｚｃは前記ダイによって完全に覆われ、周辺領域Ｚｐは前記ダイによって覆われない自由表面を有し、
−エッチングマスクを一方で前記ダイのセグメント上に堆積させ、他方で実際の移転領域Ｚｒｅの周囲に堆積させ、
−エッチングマスクで被覆されていない前記ダイの自由部分をドライエッチングして、周辺領域Ｚｐの自由表面を閾値Ｐｔｈ以下の深さＰｓｇｖ （ａ）までエッチングすることにより、前記ダイから光電子部品を製造する。
以下は、この製造方法の特定の好ましいが非限定的な態様である。
前記第１集積導波路は、前記上面に対して、予め設定された閾値Ｐｔｈよりも小さい間隔ｅｇａｐ （１）を有していてもよい。間隔は、受取基板の平面に直交する軸に沿って規定される。
前記受取基板は、前記第２集積導波路に重ね合わされ、光学的に結合され、少なくとも前記実際の移転領域Ｚｒｅに位置し、前記上面に対して予め設定された閾値Ｐｔｈよりも小さい間隔ｅｇａｐ （３）を有する第３集積導波路を含んでいてもよい。第３導波路は、ｅｇａｐ （１と等しい間隔ｅｇａｐ （３）を有することができる。
前記ダイを製造する工程の後、前記ダイは、それぞれ少なくともＬｃ＋２ｄｉｐ、ｌｃ＋２ｄｉｐに等しい初期寸法Ｌｖ（ｉ）、ｌｖ（ｉ）を有することができる。
前記実際の移転領域Ｚｒｅが、少なくともＬｃ＋４ｄｉｐ、ｌｃ＋４ｄｉｐに等しい寸法Ｌｒｅ、ｌｒｅを有することができる。
製造方法は、前記光電子部品を製造する工程の前に、ウェットエッチングによって前記ダイの成長基板を除去する工程を含み、前記ウェットエッチングによって、ゼロでない距離ｄｓｇｌにわたって、前記受取基板に平行な平面内で前記ダイの横方向のオーバーエッチングを生じ、前記ダイが前記距離ｄｓｇｌに基づいてさらに予め設定された初期寸法Ｌｖ（ｉ）、ｌｖ（ｉ）を有する。
製造方法は、同一の前記ダイから複数の光電子部品を製造する工程を含み、各光電子部品が対応する前記第１集積導波路に結合される。
前記光電子部品は、レーザダイオード、フォトダイオード又は電気光学変調器であってもよい。
前記ダイは、ＩＩＩ−Ｖ族半導体化合物に基づいて作製することができる。
前記光電子部品は、ＤＦＢレーザダイオードであってもよく、ブラッグミラーが前記第１導波路内に配置される。
前記光電子部品は、ＤＢＲレーザダイオードであってもよく、２つのブラッグミラーが前記レーザダイオードの光キャビティを囲み、前記第１導波路の一端にそれぞれ結合された前記第２導波路内に配置される。
製造方法は、複数のフォトニックチップを同一の受取基板からの同時に製造を保証することができる。
本発明の他の態様、目的、利点及び特徴は、その好ましい実施形態の以下の詳細な説明を読むことによって、より明確に明らかになるであろう。この説明は、添付図面を参照して、非限定的な例として与えられる。
集積導波路の局所的な構造劣化を見ることができる、少なくとも１つのフォトニックチップの製造方法の一例の様々な工程を示す概略及び部分断面図である。 集積導波路の局所的な構造劣化を見ることができる、少なくとも１つのフォトニックチップの製造方法の一例の様々な工程を示す概略及び部分断面図である。 集積導波路の局所的な構造劣化を見ることができる、少なくとも１つのフォトニックチップの製造方法の一例の様々な工程を示す概略及び部分断面図である。 集積導波路の局所的な構造劣化を見ることができる、少なくとも１つのフォトニックチップの製造方法の一例の様々な工程を示す概略及び部分断面図である。 集積導波路の局所的な構造劣化を見ることができる、少なくとも１つのフォトニックチップの製造方法の一例の様々な工程を示す概略及び部分断面図である。 集積導波路の局所的な構造劣化を見ることができる、少なくとも１つのフォトニックチップの製造方法の一例の様々な工程を示す概略及び部分断面図である。 中央領域Ｚｃ、ターゲット移転領域Ｚｒｃ、及び実際の移転領域Ｚｒｅを見ることができる、受取基板に移転されたダイの上方からの概略的及び部分的な図である。 成長基板をウェットエッチングする工程の前の、実際の移転領域Ｚｒｅにおけるダイの２つの位置についての、受取基板に移転されたダイの２つの例の上方からの概略的及び部分的な図である。 成長基板をウェットエッチングする工程の後の、受取基板に移転される、図２Ｂに示されるようなダイの２つの例の上方からの概略的及び部分的な図である。 第１及び第２集積導波路の局所的な構造劣化を回避することができる、一実施形態に係る少なくとも１つのフォトニックチップの製造方法の様々な工程を示す概略的及び部分的な断面図である。 第１及び第２集積導波路の局所的な構造劣化を回避することができる、一実施形態に係る少なくとも１つのフォトニックチップの製造方法の様々な工程を示す概略的及び部分的な断面図である。 第１及び第２集積導波路の局所的な構造劣化を回避することができる、一実施形態に係る少なくとも１つのフォトニックチップの製造方法の様々な工程を示す概略的及び部分的な断面図である。 第１及び第２集積導波路の局所的な構造劣化を回避することができる、一実施形態に係る少なくとも１つのフォトニックチップの製造方法の様々な工程を示す概略的及び部分的な断面図である。 第１及び第２集積導波路の局所的な構造劣化を回避することができる、一実施形態に係る少なくとも１つのフォトニックチップの製造方法の様々な工程を示す概略的及び部分的な断面図である。 第１及び第２集積導波路の局所的な構造劣化を回避することができる、一実施形態に係る少なくとも１つのフォトニックチップの製造方法の様々な工程を示す概略的及び部分的な断面図である。 第１及び第２集積導波路の局所的な構造劣化を回避することができる、一実施形態に係る少なくとも１つのフォトニックチップの製造方法の様々な工程を示す概略的及び部分的な断面図である。 第１及び第２集積導波路の局所的な構造劣化を回避することができる、一実施形態に係る少なくとも１つのフォトニックチップの製造方法の様々な工程を示す概略的及び部分的な断面図である。 第１及び第２集積導波路の局所的な構造劣化を回避することができる、一実施形態に係る少なくとも１つのフォトニックチップの製造方法の様々な工程を示す概略的及び部分的な断面図である。
図及び説明の残りの部分では、同一又は類似の要素が同じ参照符号で参照されている。加えて、種々の要素は、図を明確にするために、図示されていない。さらに、様々な実施形態及び変形例は、互いに排他的ではなく、一緒に組み合わせることができる。特に明記しない限り、用語 「実質的に（substantially）」、「約（about）」及び「〜程度（of the order of）」は、１０％以内、好ましくは５％以内を意味する。さらに、用語「．．．と．．．の間で構成される」及び同等表現は、別段の記載がない限り、限界値を含めて理解されるべきである。
本発明は、機能化された受取基板に移転された所与のダイから１つ以上のフォトニックチップを製造する方法に関する。
フォトニックチップは、受取基板上に載置され、受取基板内に配置された集積導波路に光学的に結合された少なくとも１つの光電子部品を含む光電子デバイスである。この導波路は、集積フォトニック回路の一部を形成する。
ダイは、１つ以上の光電子部品を製造することを意図した半導体セグメントを含み、この半導体セグメントは、成長基板からエピタキシによって得られる。ダイは、受取基板に平行な面内の初期寸法（Ｌｖ（ｉ）、ｌｖ（ｉ））が１〜数平方ミリメートル程度であり、厚さが数十〜数百ミクロン程度である。ここで、ダイの長さをＬ、その幅をｌとする。ダイは、多角形の初期形状、例えば正方形又は長方形の形状、又は円形又は楕円形の形状を有し得る。
光電子部品は、特に、レーザダイオード又はフォトダイオードであり得る。これは、半導体に基づいて作製されており、すなわち、主に当該半導体を含む。従って、Ｉｎは、半導体を含む種々の半導体化合物からなる薄層の積層体を含み得る。好ましくは、光電子部品はＩＩＩ−Ｖ型であり、ＩｎＰ又はＧａＡｓに基づいて作製され得る。ダイはＩＩＩ−Ｖダイと呼ばれる。光電子部品は、ｎドープ層、Ｐドープ層、及び量子井戸を含む中間活性層から形成されたヘテロ構造を含むことができる。
受取基板は、基板に集積された、すなわち、受取基板の上面の上又は下に生成された少なくとも１つの導波路を含むという意味で機能化されていると言われる。集積フォトニック回路を形成するように、互いに光学的に結合された他の受動光学部品（マルチプレクサ／デマルチプレクサ、光ファイバーカプラなど）及び／又は能動光学部品（変調器）を含むこともできる。受取基板は、ＳＯＩ基板であってもよく、すなわち、シリコンの薄層とシリコンからなるキャリア基板とを含み得、その間に、（埋め込み酸化物用）ＢＯＸと呼ばれる酸化物層が挿入される。薄いシリコン層は、ダイを受取基板の上面に結合させることができる薄い層、例えば、分子接着による結合の場合には酸化物層で覆われてもよい。
一般に、フォトニックチップは、各々が１つの集積導波路に結合されたレーザダイオード、及び、例えば、変調器、少なくとも１つのマルチプレクサ、並びに光ファイバーへの結合器が見られる送信器Ｔｘであってもよい。フォトニックチップはまた、カプラ、デマルチプレクサ、及びフォトダイオードを含む受信器Ｒｘであってもよい。また、レーザダイオードとフォトダイオードの両方を含む送受信器であってもよい。説明の残りの部分では、単に例示のために、フォトニックチップは、集積フォトニック回路の第１導波路に光学的に結合された少なくとも１つのレーザダイオードを含む送信器であり、該レーザダイオードはＩＩＩ−Ｖ化合物からなり、この導波路は、例えばＳＯＩ型のシリコンに基づいて作製された受取基板に集積される。
さらに、製造方法は、１つ以上の光電子部品を製造するために、ドライエッチングによってダイを構成する少なくとも１つの工程を用いる。ドライエッチングは、ダイの自由表面、すなわちエッチングマスク（ハードマスクとも呼ばれる）によって保護されていない表面のイオン衝撃からなる。それは本質的に物理的エッチングであり、高度に異方性の特性を有する。したがって、例えば、反応性イオンエッチング（ＲＩＥ）又は誘導結合プラズマＲＩＥ（ＩＣＰ−ＲＩＥ）の問題であってもよい。
図１Ａ〜１Ｆは、フォトニックチップ１の製造方法の一例の様々な工程を示し、ダイ１０のドライエッチングの工程の間に、光電子部品に光学的に結合された集積導波路２３の局所的な構造劣化を見ることを可能にする。この例では、フォトニックチップ１はここでは送信器であり、ダイ１０は少なくとも１つのレーザダイオードを形成することを意図している。ダイ１０はＩＩＩ−Ｖ型であり、ＩｎＰで形成され、受取基板２０はＳＯＩ型である。
ＸＺ平面が受取基板２０の平面に平行な平面であり、Ｚ軸が集積導波路２３の長手軸に沿って配向され、Ｘ軸が導波路２３の幅に沿って配向され、Ｙ軸が受取基板２０からダイ１０に向かって配向される直交三次元直接座標系ＸＹＺがここで定義され、説明の残りで参照される。
図１Ａを参照すると、光電子部品、ここではレーザダイオードが形成されるダイ１０が製造される。ダイ１０は、ここでは、ＩｎＰからなる成長基板１１と、ここではＰドープＩｎＰからなる第１導電型にドープされた半導体層と、ＩｎＧａＡｓＰ／ＩｎＡｓＰからなる量子井戸を含む活性層１３と、ここではｎドープＩｎＰからなる第１導電型とは反対の第２導電型にドープされた半導体層１４と、を含むスタックから形成される。
ダイ１０は、ＸＺ平面内の初期寸法（Ｌｖ（ｉ）、ｌｖ（ｉ））、すなわち、Ｚ軸に沿った初期長さＬｖ（ｉ）及びＸ軸に沿った初期幅ｌｖ（ｉ）を有する。これらの初期寸法（Ｌｖ（ｉ）、ｌｖ（ｉ））は、ここでは、ウェットエッチングによる成長基板１１の除去中に生じるダイ１０の横方向のオーバーエッチングｄｓｇｌと、ダイ１０の所望の最終寸法（Ｌｖ（ｆ）、ｌｖ（ｆ））に依存する。最終寸法（Ｌｖ（ｆ）、ｌｖ（ｆ））は、光電子部品を形成するために行われるドライエッチングの工程前のダイ１０の寸法に対応する。例として、所望の最終寸法（Ｌｖ（ｆ）、ｌｖ（ｆ））は１×１ｍｍ２であり、横方向オーバーエッチングｄｓｇｌは、ここでは１００μｍ程度である。したがって、初期寸法（Ｌｖ（ｉ）、ｌｖ（ｉ））は、ここでは少なくとも１．２×１．２ｍｍ２に等しい。最終寸法（Ｌｖ（ｆ）、ｌｖ（ｆ））が１×１ｍｍ２であることは、特に、国際公開第２０１８／０８７４８５号明細書に明示されているように、複数のリッジレーザダイオードを同一のダイ１０から製造することを可能にし、各レーザダイオードは、例えば、約８００μｍの波長、約５０μｍの幅、約２００μｍのダイオード間間隔を有する。
図１Ｂを参照すると、光電子部品に光学的に結合されることが意図された少なくとも１つの集積導波路２３を含む受取基板２０が製造される。ここで、基板はＳＯＩ基板である。それは、例えばシリコンで作製され、数百ミクロン程度の厚さを有するキャリア基板（不図示）と、キャリア基板を覆う埋め込み酸化物（ＢＯＸ）の層２１と、集積導波路２３とを含む。ここで、導波路２３は、シリコンからなるコアを有し、酸化物で囲まれている。この例では、薄い酸化物層２２で被覆され、特に、ここでは、受取基板２０の上面２０ａを画定する、シリコン酸化物からなる結合層を含む。それは、数十ナノメートル程度の厚さ、例えば、約２０ｎｍ〜１００ｎｍの間の厚さを有する。変形例として、この結合層が存在しないことが可能である。導波路２３、より正確にはその上面は、受取基板２０の上面２０ａからＹ軸に沿って距離ｅｇａｐだけ離れており、それは０（酸化物層２２が導波路２３の上方にない）から、例えば、数十ナノメートルまで含まれ得る。
また、受取基板２０の上面２０ａには、移転工程後にダイ１０が配置される領域であるターゲット移転領域Ｚｒｃが形成されている。ここで、このターゲット移転領域Ｚｒｃは、ダイ１０の初期寸法（Ｌｖ（ｉ）、ｌｖ（ｉ））と同じ寸法を有する。集積導波路２３は、ターゲット移転領域Ｚｒｃの内外を連続的に延びている。
図１Ｃを参照すると、次に、ダイ１０は、集積導波路２３を覆うように、ターゲット移転領域Ｚｒｃ内の受取基板２０に移転される。ダイ１０は、酸化物／酸化物直接結合によって受取基板２０に固定される。しかしながら、使用される移転装置に関連する位置決めの不確実性ｄｉｐのために、ダイ１０は正確にはターゲット移転領域Ｚｒｃに配置されず、例えば移転装置の仕様に示される所定の値ｄｉｐのオフセットを有する。この例では、＋Ｚ方向に３００μｍの位置決めオフセットｄｉｐで移転される。したがって、ターゲット移転領域Ｚｒｃにおいて、受取基板２０は自由表面２５、すなわちダイ１０によって覆われない表面を有する。さらに、ダイ１０は、ターゲット移転領域Ｚｒｃの外側に位置するセグメントを含む。
図１Ｄを参照すると、次に、成長基板１１は、ここでは、塩酸中でのウェットエッチングによって除去され、これは、選択的には機械的薄層化によって先行され、ここでＰドープ半導体層１２が解放される。このウェットエッチングの工程は、ダイ１０がここでは１×１ｍｍ２に等しい最終寸法（Ｌｖ（ｆ）、ｌｖ（ｆ））を有するように、ここでは、ＸＺ平面（オーバーエッチングの値ｄｓｇｌは、例えば約１００μｍと等しい）において等方的にダイ１０の横方向のオーバーエッチングを伴う。
図１Ｅを参照すると、例えば窒化シリコンからなるハードマスク３１が、一方ではターゲット移転領域Ｚｒｃを取り囲むように、他方では光電子部品を形成することを意図したダイ１０のセグメントを被覆するように堆積される。ハードマスク３１は、ＸＺ平面におけるダイ１０の境界までは延びていないことが分かる。したがって、受取基板２０は、ターゲット移転領域Ｚｒｃにおいて、ハードマスク３１とダイ１０との間に位置する自由表面２５を有する。さらに、ハードマスク３１は、ターゲット移転領域Ｚｒｃを越えて位置するダイ１０のセグメントを覆う。
図１Ｆを参照すると、ダイ１０は、光電子部品を製造するために構成される。このため、ドライエッチングを行い、ダイ１０のハードマスク３１が塗布されていない部分を除去する。ドライエッチングは、例えば、反応性イオンエッチング（ＲＩＥ）であり得る。この例では、それは本質的に異方性であり、ここでは実質的にゼロの横方向オーバーエッチングをもたらす。
本発明者らは、ダイ１０の位置決めの不確実性ｄｉｐが、ターゲット移転領域Ｚｒｃにおける集積導波路２３の局所的な構造劣化をもたらす可能性があることを観察した。具体的には、この例では、受取基板２０の自由表面２５は、深さＰｓｇｖまでエッチングされ、その値は、エッチングの動作条件及びエッチングされる材料の性質に著しく依存する。この垂直オーバーエッチングの値Ｐｓｇｖは、導波路２３と受取基板２０の上面２０ａとの間の間隔ｅｇａｐよりも大きいことが分かる。垂直オーバーエッチングの深さＰｓｇｖは、約７５ｎｍの値に達することがあり、間隔ｅｇａｐがこの値Ｐｓｇｖよりも小さい場合、集積導波路２３の少なくとも部分的なエッチングをもたらす。このように、集積導波路は、フォトニックチップ１の性能を低下させる可能性のある局所的な構造劣化を受ける。さらに、集積導波路２３のこの局所的な劣化は、製造方法が、例えばｎドープＩｎＰ半導体層１４の構造化中に、ドライエッチングの少なくとも１つの追加工程を含む場合に、強調され得る。また、例えば約７５ｎｍの値の受取基板２０の新たな垂直オーバーエッチングが生じ、集積導波路２３の構造の局所的な劣化を悪化させる。
さらに、図１Ｆに示すように、ターゲット移転領域Ｚｒｃからのダイ１０のオフセットは、１つ以上の望ましくない壁（wall(s)）又はパッド（pad(s)）の形成をもたらす。三次元トポロジーのこれらの寄生領域は、リソグラフィ及びエッチングの工程であっても、薄い層を堆積する（特にバイアス電極の製造）工程であっても、製造方法の後続の工程において破壊を引き起こす可能性がある。
次に、一実施形態によるフォトニックチップ１の製造方法について、図２Ａ〜図２Ｃ及び図３Ａ〜図３Ｉを参照して説明する。この方法によれば、受取基板２０の垂直オーバーエッチング中に、１つ以上の集積導波路（光電子部品に直接又は間接的に結合されている光電子部品）が劣化するリスクを回避することができる。
図２Ａを参照すると、寸法（Ｌｃ、ｌｃ）の中央領域Ｚｃが受取基板２０の上面２０ａ上に画定され、１つ以上の光電子部品が製造されることを可能にし、この中央領域Ｚｃは、中央領域Ｚｃに関する位置決めの不確実性ｄｉｐのためにダイ１０の実際の位置がどのようなものであっても、移転工程に続いてダイ１０によって完全に覆われることが意図される。この例では、中央領域Ｚｃの寸法（Ｌｃ、ｌｃ）は、ここでは１×１ｍｍ２であり、複数のリッジ型ダイオードを製造することができる。
ダイ１０は、ウェットエッチングによって成長基板１１を除去する工程の後、少なくとも（Ｌｃ、ｌｃ）に等しい最終寸法を有することが望ましい。したがって、ターゲット移転領域Ｚｒｃは、成長基板１１のウェットエッチング中に生じる横方向オーバーエッチングに関連する距離ｄｓｇｌだけ増加した中央領域Ｚｃに対応する。したがって、このターゲット移転領域Ｚｒｃは、中央領域Ｚｃを中心とし、少なくとも（Ｌｒｃ、ｌｃｃ）に等しい寸法（Ｌｃ＋２ｄｓｇｌ、ｌｃ＋２ｄｓｇｌ）を有する。
ターゲット移転領域Ｚｒｃに関するダイ１０の位置決めの不正確性、ここでは値ｄｉｐが３００μｍであることを考慮すると、ダイ１０は初期寸法（Ｌｖ（ｉ）、ｌｖ（ｉ））が少なくとも（Ｌｒｃ＋２ｄｉｐ、ｌｒｃ＋２ｄｉｐ）に等しく、したがって少なくとも（Ｌｃ＋２ｄｓｇｌ＋２ｄｉｐ、ｌｃ＋２ｄｓｇｌ＋２ｄｉｐ）に等しく、すなわちここでは少なくとも１．８×１．８ｍｍ２に等しい。したがって、実際の移転領域Ｚｒｅ（有効移転領域（effective transfer region）Ｚｒｅとも呼ばれる）は、ターゲット移転領域Ｚｒｃについての位置決めの不確実性ｄｉｐ考慮すると、移転工程後にダイ１０が完全に配置される領域であると定義することができる。したがって、この実際の移転領域Ｚｒｅは中央領域Ｚｃを中心とし、寸法（Ｌｒｅ、ｌｒｅ）は少なくとも（Ｌｃ＋２ｄｓｇｌ＋４ｄｉｐ、ｌｃ＋２ｄｓｇｌ＋４ｄｉｐ）に等しく、すなわちここでは少なくとも２．４×２．４ｍｍ２に等しい。
換言すれば、実際の移転領域Ｚｒｅは、中央領域Ｚｃを取り囲む受取基板２０の領域であり、所定の位置決めの不確実性性ｄｉｐ、ここでは成長基板１１のウェットエッチングに関連する所定の横方向オーバーエッチングｄｓｇｌが与えられると、ダイ１０が実際に移転される。従って、ダイ１０は、この領域Ｚｒｅの外側に部分的には位置しないという意味で、この実際の移転領域Ｚｒｅ内に完全に位置する。
また、予め規定された初期寸法（Ｌｖ（ｉ）、ｌｖ（ｉ））のダイ１０を実際の移転領域Ｚｒｅに移転することにより、移転工程後、また、成長基板１１をウェットエッチングする工程後に、中央領域Ｚｃ全体が確実にダイ１０で覆われるようになる。換言すれば、中央領域Ｚｃは、ダイ１０によって覆われていない自由表面を含まない。中央領域Ｚｃは、実際の移転領域Ｚｒｅの周辺境界からｄｓｇｌ＋２ｄｉｐの値の距離にある周辺境界によって画定される。
周辺領域Ｚｐは、中央領域Ｚｃを囲む実移転領域Ｚｒｅの領域である。したがって、移転工程の後、ダイ１０によって部分的にのみ覆われることが意図される。したがって、いわゆる自由表面２５、すなわち、ダイ１０によって覆われない表面を有することが意図されており、それは、製造方法によって使用されるドライエッチングの工程において、予め設定された閾値深さＰｔｈの垂直オーバーエッチングを受ける。
図２Ｂは、成長基板１１をウェットエッチングする工程の前の、所定の実際の移転領域Ｚｒｅにおけるダイ１０の位置決めの２つの例を示す。一例では、ダイ１０は、実際の移転領域Ｚｒｅのコーナー（左上コーナー）に配置され、他の例では、反対のコーナー（右下コーナー）に配置される。なお、ダイ１０の位置決めの不確実性がどのようなものであっても、ダイは常に中央領域Ｚｃ、ここではまたターゲット移転領域Ｚｒｃをカバーしている。周辺領域Ｚｐは、ドライエッチング工程において垂直オーバーエッチングを受けやすい自由表面２５を有する。
図２Ｃは、ダイ１０の位置決めの２つの例を示しており、これらは図２Ｂに示されている例の、成長基板１１をウェットエッチングする工程の後である。したがって、ダイ１０は、初期寸法（Ｌｖ（ｉ）、ｌｖ（ｉ））から、値ｄｓｇｌだけ小さい最終寸法（Ｌｖ（ｆ）、ｌｖ（ｆ））となる。ここで、ダイ１０は、再び中央領域Ｚｃを全体的に覆うが、周辺領域Ｚｐを部分的にしか覆っていない。したがって、垂直オーバーエッチングを受ける可能性のある自由表面２５が存在する。
図３Ａ〜図３Ｉは、本実施形態による製造方法の様々な工程を示しており、光電子部品に結合された集積導波路の構造の局所的な劣化を回避することができる。
図３Ａを参照すると、ダイ１０が製造される。ダイは、上述したように、ＩｎＰからなる成長基板１１、任意選択的にＩｎＧａＡｓ（不図示）からなる犠牲層、ＰドープＩｎＰからなるドープ半導体層１２、例えばＩｎＡｓＰ／ＩｎＧａＡｓＰからなる量子井戸からなる活性層１３、及びｎドープＩｎＰからなるドープ半導体層１４を含む。初期寸法（Ｌｖ（ｉ）、ｌｖ（ｉ））は、中央領域Ｚｃの寸法Ｌｃ、ｌｃ（ここでは約１×１ｍｍ２）、位置決めの不確実性ｄｉｐ（ここでは約３００μｍ）、及び横方向オーバーエッチングｄｓｇｌ（ここでは約１００μｍ）を考慮している。換言すれば、ダイ１０の初期寸法（Ｌｖ（ｉ）、ｌｖ（ｉ））は、少なくとも（Ｌｃ＋２ｄｉｐ＋２ｄｓｇｌ）×（ｌｃ＋２ｄｉｐ＋２ｄｓｇｌ）に等しく、すなわち、ここでは少なくとも約１．８×１．８ｍｍ２に等しい。
図３Ｂを参照すると、受取基板２０が製造される。ここでは、例えばシリコンからなるキャリア基板（不図示）と、ＢＯＸ酸化物層２１と、少なくとも２つの集積導波路２３、２４と、導波路２３を受取基板２０から離間させる酸化物層２２とを含む。より正確には、受取基板２０は、
−ＸＺ平面内の中央領域Ｚｃのみに位置し、受取基板２０の上面２０ａに対してＹ軸に沿った間隔ｅｇａｐ （１）が閾値Ｐｔｈ以下である、光電子部品に光学的に結合されることが意図された第１導波路２３と、
−ＸＺ平面内の少なくとも周辺領域Ｚｐに位置し、受取基板２０の上面２０ａに対するＹ軸に沿った間隔ｅｇａｐ （２）が閾値Ｐｔｈより大きい、Ｙ軸に沿って重ね合わされ、第１導波路２３に光学的に結合された少なくとも１つの第２導波路２４と、
を含む。
第１導波路２３は、光電子部品に光学的に結合されることが意図されており、ＸＺ平面内の中央領域Ｚｃのみに存在する。換言すれば、周辺領域Ｚｐには延在しない。ＸＺ平面内でのその配置のために、また、レーザダイオードへの光学的結合を最適化するように定義される、受取基板２０の上面２０ａに対する潜在的に小さい間隔ｅｇａｐ （１）にもかかわらず、所定の位置決めの不確実性性ｄｉｐの結果として領域Ｚｒｅ内のダイ１０の実際の移転位置がどのようなものであっても、また、成長基板１１のウェットエッチング中に、所定の値ｄｓｇｌの横方向のオーバーエッチングの可能性がどのようなものであっても、受取基板２０の垂直オーバーエッチングによる局所的な構造劣化を受けない。具体的には、周辺領域Ｚｐに位置しないので、ドライエッチングに伴う垂直オーバーエッチングに対して安全である。
第２導波路２４は、第１導波路２３上にＹ軸に沿って重畳され、光学的に結合されている。それは、少なくとも周辺領域Ｚｐ内のＸＺ平面内にある。ここでも、一方では移転領域Ｚｒの外側から、他方では第１導波路２３との光結合を最適化できる距離にわたって中央領域Ｚｃまで延びている。その間隔ｅｇａｐ （２）は閾値Ｐｔｈよりも大きいので、周辺領域Ｚｐにあるにもかかわらず、受取基板２０の垂直オーバーエッチングに対して安全である。Ｐｔｈは、製造方法で使用される１つ以上の様々なドライエッチングの工程の結果として周辺領域Ｚｐで受ける累積的な垂直オーバーエッチングの最大値と定義される。
図３Ｃを参照すると、ダイ１０は、実際の移転領域Ｚｒｅ内の受取基板２０に移転される。この例では、ダイ１０は、ここでは約３００μｍに等しい値ｄｉｐだけ＋Ｚ方向にオフセットされる。従って、上述したように実際の移転領域Ｚｒｅ内に位置したままであり、必然的に中央領域Ｚｃを完全に覆っている。したがって、周辺領域Ｚｐにおける受取基板２０の表面は自由表面２５、すなわちダイ１０によって覆われない表面である。
図３Ｄを参照すると、次に、ここではウェットエッチングによって成長基板１１を除去し、Ｐドープ半導体層１２を解放する。このウェットエッチングの工程は、ここでは、ＸＺ平面において、等方的な態様のダイ１０の横方向のオーバーエッチングを伴い、値ｄｓｇｌがここでは約１００μｍに等しく、ダイ１０は、寸法（Ｌｃ＋２ｄｉｐ、ｌｃ＋２ｄｉｐ)、ここでは１．６×１．６ｍｍ２に等しい寸法を有する。
図３Ｅを参照すると、例えば窒化シリコンからなるハードマスク３１が、実際の移転領域Ｚｒｅを取り囲む受取基板２０の表面を連続的に被覆し、光電子部品を形成することを意図するダイ１０のセグメント（中央領域Ｚｃに位置する）を被覆するように堆積される。これにより、受取基板２０の表面は、実際の移転領域Ｚｒｅの外側ではハードマスク３１によって保護されているが、周辺領域Ｚｐは、自由表面２５、すなわちハードマスク３１によって保護されていない面を有している。対照的に、中央領域Ｚｃは、依然としてダイ１０によって完全に覆われている。さらに、ハードマスク３１をターゲット移転領域Ｚｒｃの周囲ではなく実際の移転領域Ｚｒｅの周囲に堆積させることにより、図１Ｆに示すような望ましくない壁及び／又はパッドの生成を回避することができる。
図３Ｆを参照すると、ダイ１０は、光電子部品を製造するために構成される。このため、ドライエッチングを行い、ダイ１０のハードマスク３１が塗布されていない部分を除去する。ドライエッチングは、例えば、反応性イオンエッチング（ＲＩＥ）であり得る。この例では、それは本質的に異方性であり、ここでは実質的にゼロの横方向オーバーエッチングをもたらす。ドライエッチングは、ＰドープＩｎＰ半導体層１２及び活性層１３の局所エッチングを保証し、ｎドープＩｎＰ半導体層１４上で停止する。次に、ハードマスク３１を除去する。
周辺領域Ｚｐが自由表面２５を有する限り、ドライエッチングは、距離Ｐｓｇｖ （ａ）にわたって受取基板２０の自由表面２５の垂直オーバーエッチングをもたらす。この例では、製造方法は、２つの工程のドライエッチングを含み、各工程は、値Ｐｓｇｖ （ａ）及びＰｓｇｖ （ｂ）の垂直オーバーエッチングをもたらす。ここで、閾値Ｐｔｈは、Ｐｓｇｖ （ａ）とＰｓｇｖ （ｂ）との和にほぼ等しい。閾値Ｐｔｈは、Ｐｓｇｖ （ａ）及びＰｓｇｖ （ｂ）がそれぞれ７５ｎｍ程度であれば、実質的に１５０ｎｍとなる。
しかし、第１導波路２３が中央領域Ｚｃに位置している限り、ダイ１０の存在によって保護されるため、垂直オーバーエッチングＰｓｇｖ （ａ）による損傷を受けない。さらに、第２導波路２４が周辺領域Ｚｐに位置している限り、間隔ｅｇａｐ （２）がＰｔｈよりも大きい場合、それに到達するのに十分である垂直オーバーエッチングＰｓｇｖ （ａ）によっても損傷を受けない。
図３Ｇを参照すると、電気コンタクト１５がＰドープＩｎＰ半導体層１２上に形成される。この電気コンタクト１５は、電気ポンプ電流をレーザダイオードに注入することを可能にする。
図３Ｈを参照すると、第２ハードマスク３２が、ｎドープＩｎＰ半導体層１４を構成するために堆積される。ハードマスク３２は、例えば窒化シリコンからなり、電気コンタクト１５、ｐ型半導体層１２、活性層１３及びｎ型半導体層１４の周辺部を覆う。この例では、ハードマスク３２は、実際の移転領域Ｚｒｅを取り囲むように延在しているが、これは、第２導波路２４がＰｔｈよりも大きい間隔ｅｇａｐ （２）を有する場合は必要ではなく、次のドライエッチング中の局所的な劣化に対して安全である。実際の移転領域Ｚｒｅの外側の保護は、集積フォトニック回路がＰｓｇｖ （ｂ）よりも小さい間隔ｅｇａｐを有する導波路を含む場合に有用である。
図３Ｉを参照すると、ｎドープＩｎＰ半導体層１４は、レーザダイオードの製造を完了するために構成される。このため、再度ドライエッチングを行い、ハードマスク３２で覆われていないｎ型ＩｎＰ半導体層１４のセグメントを除去する。ドライエッチングは、例えば、反応性イオンエッチング（ＲＩＥ）であり得る。この例では、それは本質的に異方性であり、ここでは実質的にゼロの横方向オーバーエッチングをもたらす。ドライエッチングにより、ｎ型ドープＩｎＰ半導体層１４が局所的にエッチングされる。次に、ハードマスク３２を除去する。
ドライエッチングは、値Ｐｓｇｖ （ｂ）の、受取基板２０の自由表面２５のさらなる垂直オーバーエッチングを引き起こし、このオーバーエッチングは、先行する垂直オーバーエッチング値Ｐｓｇｖ （ａ）に加えられる。そして、受取基板２０の周辺領域Ｚｐの自由表面２５の垂直オーバーエッチングは、閾値Ｐｔｈに達する。
しかし、第１導波路２３が中央領域Ｚｃに位置している限り、値Ｐｓｇｖ （ｂ）のこの新たな垂直オーバーエッチングによって損傷を受けることはない。また、第２導波路２４が周辺領域ＺｐにＰｔｈよりも大きい間隔ｅｇａｐ （２）で配置されている限り、この値Ｐｓｇｖ （ｂ）の垂直オーバーエッチによる損傷も受けない。
このように、製造方法は、受取基板２０の自由表面２５の垂直オーバーエッチングを誘発する、使用される１つ以上の様々なドライエッチングが、集積導波路、特に第１及び第２集積導波路を劣化させることを防止することを可能にする。これにより、フォトニックチップ１の性能が維持される。
特定の実施形態について説明した。種々の変形及び改変は、当業者には明らかであろう。
従って、所定のダイ１０は、複数のレーザダイオードを製造することを可能にする。一例として、各レーザダイオードは、リッジ型ダイオードであってもよく、垂直共振器型面発光レーザ（ＶＣＳＥＬ）であってもよい。
製造方法は、同じ受取基板２０上に複数のフォトニックチップを製造することを可能にする。そして、受取基板２２をダイシングしてフォトニックチップを個片化する工程を含む。
図３Ａ〜図３Ｉの例では、第２導波路２４もまた、実際の移転領域Ｚｒｅから延在する。変形例として、第２導波路２４は、主に周辺領域Ｚｐ内に位置することができ、集積フォトニック回路は、Ｙ軸に沿って重ね合わされ、第２導波路２４に光学的に結合され、閾値Ｐｔｈよりも小さい受取基板２０の上面２０ａに対する間隔ｅｇａｐ （３）を有する少なくとも１つの第３導波路を含み得る。この第３導波路は、第１導波路２３と同一平面であってもよい。そして、それは、実際の移転領域Ｚｒｅの外側に配置され、ドライエッチングの様々な工程によって引き起こされる受取基板２０の垂直方向のオーバーエッチングから保護される。
光電子部品がレーザダイオードである場合には、ハイブリッドであってもよく、受取基板２０内に配置されたレーザ源の光キャビティを囲む反射器を含む。従って、分布ブラッグ反射器（ＤＢＲ）レーザの場合、光キャビティは、第１導波路２３内に配置された２つのブラッグ格子によって、又は、第２（又は第３）導波路内の変形として、限定される。より正確には、２つの第２導波路は、第１導波路２３に光学的に結合され、各々は、１つのブラッグミラーを含む。分布帰還（ＤＦＢ）レーザの場合、所与のブラッグ格子が、第１導波路２３内で、光キャビティの全長にわたって延びる。

Claims (12)

  1. 受取基板（２０）上に配置され、第１集積導波路（２３）に光学的に結合された少なくとも１つの光電子部品を含む、フォトニックチップ（１）の製造方法であって、
    −受取基板（２０）の上面（２０ａ）上に、受取基板の平面内で所定の寸法Ｌｃ、ｌｃを有する中央領域Ｚｃを画定し、該領域は、中央領域Ｚｃに関するダイ（１０）の位置決めにおける所定の不確実性ｄｉｐを許容した後に、受取基板（２０）に前記ダイを移転する工程に続いて、前記ダイ（１０）によって全体が覆われることが意図され、
    −初期寸法Ｌｖ（ｉ）、ｌｖ（ｉ）を有し、寸法Ｌｃ、ｌｃ及び位置決めの不確実性性ｄｉｐに基づいて予め設定された前記ダイ（１０）を製造し、
    −受取基板（２０）と、中央領域Ｚｃを含む上面（２０ａ）と、中央領域Ｚｃを囲み、移転工程後に前記ダイ（１０）によって部分的に覆われることが意図される周辺領域Ｚｐとを形成し、これらが一体となって、前記ダイが全体的に配置されることが意図される実際の移転領域Ｚｒｅを形成し、受取基板（２０）は、
    ・中心領域Ｚｃのみに存在する第１集積導波路（２３）と、
    ・第１集積導波路（２３）に重ね合わされ、光学的に結合された、少なくとも周辺領域Ｚｐ内に位置し、上面（２０ａ）に対して予め設定された閾値Ｐｔｈよりも大きい間隔ｅｇａｐ （２）を有する第２集積導波路（２４）とを含み、
    −前記ダイ（１０）を受取基板（２０）の実際の移転領域Ｚｒｅに移転して、中央領域Ｚｃは前記ダイ（１０）によって完全に覆われ、周辺領域Ｚｐは前記ダイ（１０）によって覆われない自由表面（２５）を有し、
    −エッチングマスク（３１）を一方で前記ダイ（１０）のセグメント上に堆積させ、他方で実際の移転領域Ｚｒｅの周囲に堆積させ、
    −エッチングマスク（３１）で被覆されていない前記ダイ（１０）の自由部分をドライエッチングして、周辺領域Ｚｐの自由表面（２５）を閾値Ｐｔｈ以下の深さＰｓｇｖ （ａ）までエッチングすることにより、前記ダイ（１０）から光電子部品を製造する、
    工程を含む、製造方法。
  2. 前記第１集積導波路（２３）は、前記上面（２０ａ）に対して、予め設定された閾値Ｐｔｈよりも小さい間隔ｅｇａｐ （１）を有する、
    請求項１に記載の製造方法。
  3. 前記受取基板（２０）は、前記第２集積導波路（２４）に重ね合わされ、光学的に結合された第３集積導波路を含み、前記第３集積導波路は、少なくとも前記実際の移転領域Ｚｒｅに位置し、前記上面（２０ａ）に対して予め設定された閾値Ｐｔｈよりも小さい間隔ｅｇａｐ （３）を有する、
    請求項１又は２に記載の製造方法。
  4. 前記ダイ（１０）を製造する工程の後、前記ダイは、それぞれ少なくともＬｃ＋２ｄｉｐ、ｌｃ＋２ｄｉｐに等しい初期寸法Ｌｖ（ｉ）、ｌｖ（ｉ）を有する、
    請求項１〜３のいずれか１項に記載の製造方法。
  5. 前記実際の移転領域Ｚｒｅが、少なくともＬｃ＋４ｄｉｐ、ｌｃ＋４ｄｉｐに等しい寸法Ｌｒｅ、ｌｒｅを有する、
    請求項１〜４のいずれか１項に記載の製造方法。
  6. 前記光電子部品を製造する工程の前に、ウェットエッチングによって前記ダイ（１０）の成長基板（１１）を除去する工程を含み、前記ウェットエッチングによって、ゼロでない距離ｄｓｇｌにわたって、前記受取基板（２０）に平行な平面内で前記ダイ（１０）の横方向のオーバーエッチングを生じ、前記ダイ（１０）が前記距離ｄｓｇｌに基づいてさらに予め設定された初期寸法Ｌｖ（ｉ）、ｌｖ（ｉ）を有する、
    請求項１〜５のいずれか１項に記載の製造方法。
  7. 同一の前記ダイ（１０）から複数の光電子部品を製造する工程を含み、各光電子部品が対応する前記第１集積導波路（２３）に結合される、
    請求項１〜６のいずれか１項に記載の製造方法。
  8. 前記光電子部品が、レーザダイオード、フォトダイオード又は電気光学変調器である、
    請求項１〜７のいずれか１項に記載の製造方法。
  9. 前記ダイ（１０）がＩＩＩ−Ｖ族半導体化合物に基づいて作製される、
    請求項１〜８のいずれか１項に記載の製造方法。
  10. 前記光電子部品がＤＦＢレーザダイオードであり、ブラッグミラーが前記第１集積導波路（２３）内に配置されている、
    請求項１〜９のいずれか１項に記載の製造方法。
  11. 前記光電子部品がＤＢＲレーザダイオードであり、２つのブラッグミラーが前記レーザダイオードの光キャビティを囲み、それぞれ重ね合わされた、対応する前記第１集積導波路（２３）の一端に光学的に結合された前記第２集積導波路（２４）内に配置されている、
    請求項１〜９のいずれか１項に記載の製造方法。
  12. 複数のフォトニックチップ（１）を同一の前記受取基板（２０）から同時に製造することを保証する、
    請求項１〜８のいずれか１項に記載の製造方法。
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