JP2021086512A

JP2021086512A - 情報処理装置

Info

Publication number: JP2021086512A
Application number: JP2019216836A
Authority: JP
Inventors: 辰也堀口; Tatsuya HORIGUCHI; 祐石郷岡; Hiroshi Ishigooka; 一芹沢; Hajime Serizawa
Original assignee: Hitachi Astemo Ltd
Current assignee: Hitachi Astemo Ltd
Priority date: 2019-11-29
Filing date: 2019-11-29
Publication date: 2021-06-03
Anticipated expiration: 2039-11-29
Also published as: JP7428508B2; DE112020005072T5; WO2021106608A1

Abstract

【課題】時刻同期型のタイミング設計方式に基づく情報処理装置において、応答性を高める。【解決手段】記憶資源を共有する複数の処理部を有し、各々の処理部における処理が所定の時間間隔で周期的に実行される情報処理装置であって、特定の処理部における第一の処理がこの処理に先行する他の処理部における第二の処理の結果を利用する際において、他の処理部における第二の処理の結果が記憶資源に書き込まれるタイミングが時間間隔内に終了しないとき、特定の処理部における第一の処理の開始時刻を他の処理部における第二の処理の結果が記憶資源に書き込まれるタイミングまで遅らせ、第二の処理の結果を特定の処理部における第一の処理に利用する。【選択図】図４

Description

本発明は、情報処理装置に関する。

近年、産業用電子制御装置（ＥＣＵ：Electronic Control Unit）を支える組込みシステムの開発においては、制御性能の向上、厳格化する規制への対応、また装置の自律化に伴う制御演算処理増大といった、アプリケーションの高負荷化が進んでいる。これに対応する形で、ＥＣＵにおいてもマルチコア化、メニーコア化といったハードウェアの高性能化が進んでいる。

一方で、これら高性能化したハードウェア上に搭載されるソフトウェア開発に目を向けると、前述のマルチコア化、メニーコア化に対応したソフトウェア開発が求められ、設計、開発、検証の複雑さが増大する。この原因としてはマルチコアプロセッサの開発において複数のコアが共有資源であるバスやメモリ、キャッシュにアクセスすることから、シングルコアプロセッサ開発と異なりソフトウェア挙動が実行時のプロセッサ状態に応じて容易に変化し得ることが挙げられる。

また、このような課題を解決して製品化を完了した後も、プロセッサにより共有資源に関するパラメタ（バス幅、メモリサイズ、キャッシュサイズ）が異なることから、あるプロセッサでの開発結果をそのまま別プロセッサへと移植することも単純ではなく、同様に設計、開発、検証の工数が増大してしまう。

このようなプロセッサ構成の複雑化とそれに伴う開発工数増に対する方策として、車載ソフトウェアアーキテクチャに関する標準規格であるＡＵＴＯＳＡＲ（AUTomotive Open System ARchitecture）において、２０１８年にタイミング設計に関して時刻同期型のタイミング設計方式であるＬＥＴ（Logical Execution Time）パラダイムが新たに追加された。

同方式は上流工程でタイミング設計を行い、設計されたタイミングをミドルウェアが実行時に守ることを特徴としており、これによりプロセッサ状態の組合せによる開発、検証パターン増を防ぐことができ、工数低減に寄与することができる。

また、異なるプロセッサ間での移植においても、あるプロセッサに対しするタイミング設計結果は、別のプロセッサにおいても性能上満たすことができる場合、そのまま移植することが可能となる。

特許文献１では、このような設計方式を行った際と同様の振る舞いが期待される設計方法が提供されている。特許文献１に開示されたスケジューリング方法において、連鎖された複数の処理要素は第１処理要素グループと第２処理要素グループとにグループ分けされる。第１処理要素グループは例えば第１のプロセッサによって周期的に実行され、第２処理要素グループは第１処理要素グループよりも１周期遅れたタイミングで例えば第２のプロセッサによって周期的に実行される。

特開２００５−４３９５９号公報

一方で、同方式においては、一度決められたタイミング設計結果に対し、処理時間変動による遅れが出た場合においても、既定のタイミング設計通りの挙動がとられる。すなわち、例えば、ある連続した２つの処理（先行処理／後続処理）において、先行処理の完了遅れが発生した場合においても、後続処理は先行処理完了を待たずに実行開始される。

このような状況においては、先行処理の演算結果を格納するメモリ領域を後続処理が参照して処理開始するため、先行処理が未完の場合、その前回の処理完了結果に基づいて後続処理が起動される。このような処理体系を取る場合、特にセンサや他ＥＣＵといった外部端末など、通信負荷状態の変化による遅れのリスクがある装置との接続においては、前回入力結果が用いられるリスクが発生し、センサや外部入力に対する応答性の低下に繋がる。

本発明は上記の課題に鑑みてなされたもので、時刻同期型のタイミング設計方式に基づく情報処理装置において、応答性を高めることが可能な情報処理装置を提供することにある。

上記課題を解決すべく、本発明の一つの観点に従う情報処理装置は記憶資源を共有する複数の処理部を有し、各々の処理部における処理が所定の時間間隔で周期的に実行され、特定の処理部における第一の処理がこの処理に先行する他の処理部における第二の処理の結果を利用する際において、他の処理部における第二の処理の結果が記憶資源に書き込まれるタイミングが時間間隔内に終了しないとき、特定の処理部における第一の処理の開始時刻を他の処理部における第二の処理の結果が記憶資源に書き込まれるタイミングまで遅らせ、第二の処理の結果を特定の処理部における第一の処理に利用する。

本発明によれば、時刻同期型のタイミング設計方式に基づく情報処理装置において、応答性を高めることが可能な情報処理装置を実現することができる。

実施例１に係る情報処理装置の構成を示す図である。時刻同期型のタイミング設計による各処理の動作の一例を示す図である。時刻同期型のタイミング設計における先行処理の終了遅延の際の動作を示す図である。実施例１における時刻同期型のタイミング設計による各処理の動作を示す図である。実施例１に係る情報処理装置の動作を説明するためのフローチャートである。実施例２における想定アプリケーションの処理構成を示す図である。実施例２における時刻同期型のタイミング設計による各処理の動作の一例を示す図である。実施例２における時刻同期型のタイミング設計による各処理の動作の他の例を示す図である。実施例２における時刻同期型のタイミング設計による各処理の動作のまた他の例を示す図である。

以下、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する実施形態は請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている諸要素及びその組み合わせの全てが発明の解決手段に必須であるとは限らない。

なお、実施例を説明する図において、同一の機能を有する箇所には同一の符号を付し、その繰り返しの説明は省略する。

また、以下の説明では、情報の一例として「ｘｘｘデータ」といった表現を用いる場合があるが、情報のデータ構造はどのようなものでもよい。すなわち、情報がデータ構造に依存しないことを示すために、「ｘｘｘデータ」を「ｘｘｘテーブル」と言うことができる。さらに、「ｘｘｘデータ」を単に「ｘｘｘ」と言うこともある。そして、以下の説明において、各情報の構成は一例であり、情報を分割して保持したり、結合して保持したりしても良い。

図１に、本実施例が対象とするプロセッサ（情報処理装置）、および周辺機器の構成を示す。

プロセッサ１は、複数のＣＰＵコア２を有するマルチコアプロセッサである。このようなプロセッサにおいては、各ＣＰＵコア２がそれぞれ有するレベル１キャッシュ（Ｌ１キャッシュ）２１と、複数コアにより共有されるレベル２キャッシュ（Ｌ２キャッシュ）２２を有する多段キャッシュ構成が主に用いられ、各コア上での命令実行効率を高める工夫が為されている。各ＣＰＵコア２は内部バス３を通じてプロセッサ１外部にある外部メモリ４やセンサ５に接続される。なお、簡単のためマルチコアプロセッサ１内部の詳細構成（各種機構や、詳細なバス構造）は省略する。以下の説明において、それぞれのＣＰＵコア２が共有する記憶資源という意味で、Ｌ２キャッシュ２２及び外部メモリ４を共有メモリと称する。

このようなマルチコアプロセッサ１上においてアプリケーションを実行する場合において、実際にＣＰＵコア２を同時に動作させてアプリケーション処理を行う場合、複数のＣＰＵコア２が、共有資源であるＬ２キャッシュ２２や外部メモリ４に対するアクセス競合、内部バス３にかかる負荷や複数プロセスからのメモリ利用に伴うＬ２キャッシュ２２のキャッシュヒット率変化による処理効率変化の影響を受ける。

このため、事前に規定された各アプリケーションの実行順序だけでなく、各アプリケーションの動作に応じて動的に変化するプロセッサの状態変化（Ｌ２キャッシュ２２の状況、内部バス３の負荷状況）に応じる形で、アプリケーション処理の状況や順序、メモリアクセスタイミングが変化する。

さらに、割込み処理などの動作タイミングが不確定なアプリケーションも存在することから、プロセッサ１上におけるアプリケーション開発、デバッグ、および検証は、取り得るプロセッサ１の状態を鑑みてそれぞれ為される必要があり、これら各作業の複雑化と工数増大が懸念される。

また、あるプロセッサ１上にて設計・検証されたアプリケーションを別のマルチコアプロセッサに移植する場合においても、ＣＰＵコアの動作速度や数量、バスの動作速度およびバス幅、各キャッシュサイズ等の性能変化の影響によりアプリケーション挙動は変化するため、あるプロセッサ１を対象とした設計を、他のマルチコアプロセッサに移植することも容易ではない。

このようなプロセッサ１の利用、および他マルチコアプロセッサへの移植を意識した設計方式として、各アプリケーションの処理開始および完了タイミングを規定する形でアプリケーションを実行する時刻同期型の設計方式が知られている。

図２に、時刻同期型の設計思想を用い、アプリケーション処理を実行する際の構成を示す。

以下の説明においては簡単のため、アプリケーション処理は連続する２つの処理（先行処理、後続処理）から成り、それぞれ決められた周期で（本例では同じ周期）で動作するものとする。また、先行処理は共有メモリからＡの領域にあるデータを読み込み、センサ５から入力を受けてメモリ状態に対応する処理を行った上で、処理結果をＢの領域に格納する。後続処理は、Ｂの領域にあるデータを読み込み、図示しない領域Ｃに格納するとし、ＡおよびＢに付加される添え字はＡおよびＢに付与されたラベルで、添え字をつけることで共有メモリ上のそれぞれの領域に格納された値を示すものとする。また、この添え字は例えばＡ_０の入力に基づきＢ_０の値が出力されるように、入力と出力との対応関係を示すものである。

先行処理、後続処理の２つの処理は、決められた周期（例えばＴ０〜Ｔ１、Ｔ１〜Ｔ２）の最初（例えばＴ０、Ｔ１）に共有メモリから演算に必要な値を読み込み（図中のｉｎと記載した部分）、周期の最後に共有メモリに演算結果を書き出す（図中ｏｕｔ）ように構成されている。演算処理はこの読み込みと書き出しとの間の任意のタイミングで実行され、アプリケーションの処理開始時（データ読み込み）と処理完了（データ書き出し）とを明確に定めるモデルに従い動作する。

このような処理構成を取ることで、演算処理が実際に行われるタイミングやその際のプロセッサ状態を検証することは難しくとも、周期の開始時と終了時の２点におけるメモリ状態に着目することで、処理の完了を確認することができる。同時に、他処理との界面を共有メモリを通じたデータ授受に限定することで、複雑なプロセッサ状態における各処理間での利用データの変化を意識する必要がなく、検証容易性が向上する。このような設計思想に基づき、既定のタイミングにおける処理開始、処理完了のみを規定することで、他のプロセッサにアプリケーションを移植した際にも、移植先のプロセッサが同処理を実行するに十分な処理性能を有する限りに於いて同様の動作が期待される。これによりアプリケーション移植性が向上する。

図２に示した例では、時刻Ｔ０において先行処理がＡ_０のデータを読み出し、Ｔ０から始まる周期中（つまりＴ１まで）に演算を完了しＢ_０を出力する。出力されたＢ_０は、時刻Ｔ１に開始される周期において後続処理が読み込まれて後続処理が行われ、Ｔ１から始まる周期中（Ｔ２まで）に後続処理の演算完了によりＣ_０が出力される。

一方、このような構成において、通信状態や他処理による内部バス３の負荷向上等によるセンサ５からの入力遅延により、先行処理の演算時間が想定以上に伸びるケースが想定される。

図３に示すケースでは、先行処理の終了遅延により、時刻Ｔ０から開始される周期中（Ｔ１まで）には処理が完了していない。このような場合、先行処理が入力Ａ_０を受けて処理を行った結果である領域Ｂ_０への格納結果は、共有メモリへの処理結果を書き戻すタイミングに間に合わないことから、共有メモリに書き出されない。一方で、後続処理は時刻Ｔ１から始まる周期において、共有メモリ上のＢの領域にあるデータＢ_−１を読み込んで処理を開始する。このため、後続処理は再度Ｂ_−１を入力として処理を行ってしまう。結果、Ａ_０を受けてＣ_０を出力するアプリケーション全体の動作としては、Ｂ_０に基づく処理が以降の周期に持ち越されることから、入力に対する処理応答性が悪化してしまう。

図４に、上記に対応する本実施例の構成を示す。本実施例では、図３のような状況に対し、後続処理に与えられた設計上の猶予時間を用いて、後続処理の開始時刻を遅延させる。これにより入力を待ち受ける時間枠を増大させ、時刻Ｔ１から始まる周期における後続処理の入力を最新の値Ｂ_０とし、演算結果Ｃ_０を出力することが可能となる。

このような処理を実現するためには、ＯＳもしくはミドルウェアに対し、先行処理−後続処理間におけるデータ共有方式と、後続処理開始のための機能追加が必要となる。先行処理−後続処理の間におけるデータの共有方式としては、例えばダブルバッファリングを用いて実現する方式が挙げられる。

これにより、時刻同期型のタイミング設計方式のメリットである設計、開発、検証工数の増大抑制と移植性の向上を得つつ、設計上の猶予時間が許す範囲において、先行処理の終了遅延の場合においても応答性もしくは処理完了性能を向上することが可能となる。ただし、後続処理における猶予時間を超過しても先行処理が完了しない場合は、従来方式同様に応答性の悪化が発生する。

図５は、実施例１に係る情報処理装置の動作を説明するためのフローチャートである。

まず、プロセッサ１は、先行処理のローカルメモリへ必要データを読み込む（ステップＳ５００）。次いで、プロセッサ１は先行処理を実行する（ステップＳ５０１）。

次に、プロセッサ１は、先行処理の終了とデータの共有メモリへの書き出しがデッドライン（演算処理の周期の終わり）までに完了したか否かを判定する（ステップＳ５０２）。そして、判定が肯定されたら（ステップＳ５０２においてＹＥＳ）処理はステップＳ５０３に移行し、判定が否定されたら（ステップＳ５０２においてＮＯ）処理はステップＳ５０６に移行する。

ステップＳ５０３では、プロセッサ１は、後続処理のローカルメモリへ先行処理の処理結果を読み込む。次いで、プロセッサ１は後続処理を実行する（ステップＳ５０４）。そして、プロセッサ１は、後続処理の結果を共有メモリへ書き出す（ステップＳ５０５）。

一方、ステップＳ５０６では、プロセッサ１が後続処理の開始を遅延させる。次いで、プロセッサ１は、先行処理の完了遅延時間が後続処理の猶予時間内であるか否かを判定する（ステップＳ５０７）。そして、判定が肯定されたら（ステップＳ５０７においてＹＥＳ）処理はステップＳ５０８に移行し、判定が否定されたら（ステップＳ５０７においてＮＯ）処理はステップＳ５１１に移行する。

ステップＳ５０８〜Ｓ５１０では、ステップＳ５０３〜Ｓ５０５と同様の処理を行う。一方、ステップＳ５１１では、後続処理のローカルメモリへ先行処理の前回の処理結果を読み込む。以降、ステップＳ５１２、Ｓ５１３ではステップＳ５０４、Ｓ５０５と同様の処理を行う。

なお、本実施例においては、時刻Ｔ_０から始まる周期における先行処理の結果が時刻Ｔ１には共有メモリ上に書き出されておらず、次の時刻Ｔ１から始まる周期において先行処理が起動されずに時刻Ｔ１の周期の終了時に処理結果である値Ｂ_０が共有メモリに書き戻される構成を想定している。

これ以外にも、処理構成によっては、時刻Ｔ１において時刻Ｔ０周期の処理を強制的に終了させ、共有メモリ上の値Ａ_０を読み込んで次の処理を開始する構成も取り得る。この場合は、後続処理においてＢ_０を入力とする処理が為されない場合も考えられる。このような場合においては、アプリケーション処理が期待通りに実行されないケースとなることから、後続処理には異なる影響が生じることとなり、上記の応答性悪化とは異なる問題が生じることとなる。

実施例２では、実施例１にて示した処理構成を、自動運転処理を行う制御装置へ適用する際の例として、センサ処理アプリケーションの構成と処理適用方式を説明する。

同アプリケーションの構成を図６に示す。このアプリケーションでは、外部センサからのセンサデータ受信結果をメモリに格納する処理Ａ、および処理Ａにより取り込まれたセンサデータに対し、異なる２つの認識処理を行う一連の処理群（Ｂ、Ｃ）とＤ、２つの認識処理結果を統合し、他アプリケーション処理へ出力を行う処理Ｅの５つの処理により構成され、２つのＣＰＵコア２を用いて実行される。

同アプリケーションに含まれる各処理は図７のように実行コア割り付け、およびタイミングが設計されており、実施例１の場合と同様のタイミング設計が実施されている。

この実施例においては、１つのアプリケーション周期内に、開始および完了時刻の異なる５つの処理が配置されており、例えば処理Ａは時刻Ｔ０に開始されて（copy-in）を行い、時刻Ｔ１にcopy-outが完了するよう、両時刻の間で処理が実施される。また、連続する処理Ｂ、Ｃの結果、および処理Ｄの結果を、処理Ｅで統合する構成となっており、処理Ｅの開始時刻に間に合うように、処理ＢとＣ、およびＤの開始/終了時刻が定められている。

ここで、処理Ａはセンサデータ受信結果をメモリに格納する処理であり、設計上の猶予時間は与えられているものの、制御装置とセンサ間の通信状況や、他通信の状況により、データ到達に遅延が発生し得る。

図８に、センサデータ到達遅延により、処理Ａの終了が遅延したケースを示す。この場合も、実施例１の構成と同様に、処理Ｂおよび処理Ｄの猶予時間を用いて、処理ＢおよびＤの開始時刻を遅延させることで、処理Ａの最新の結果、すなわち最新のセンサデータに基づく以降の処理継続を試みる。

一方で、処理Ｂと処理Ｄの最遅開始タイミングは処理Ｂと処理Ｄとの実行時間および処理完了時間の違いにより、異っている。なお、最遅開始タイミングは、設計により定義されたマージンと実行時間ばらつきとを勘案し、処理構成上の開始遅延が許される最大のタイミングとする。

このようなケースにおいては、処理Ａから与えられる同じセンサ入力を、２系統の制御パス、すなわち処理Ｂ、処理Ｃのパスと、処理Ｄのパスとが、同じ処理Ｅへ入力されることから、処理Ｂ、Ｃが用いる入力データと、処理Ｄが用いる入力データとが異なることが望ましくないケースが発生する。

このようなケースにおいては、処理Ａの遅延に対する処理Ｄの開始遅延猶予時間（最遅開始タイミングまでの時間）は、処理Ｂのそれと比べて余裕はあるものの、より余裕のない処理Ｂの最遅開始タイミングに合わせる形で制約され、図９に示すような処理Ａの最遅終了タイミングが規定される。このように、アプリケーションにおける処理構成により、最新の処理結果を用いることができる猶予時間が変化する。

なお、処理Ａの最遅終了タイミングを超過しても処理Ａが完了しない場合は、処理Ａの前回の処理結果（すなわち、前周期におけるセンサデータ受信結果）を用いて処理Ｂおよび処理Ｄが開始される。

以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、実施例２において、処理Ａの終了遅延に伴い、処理Ｂの終了遅延が連鎖的に発生するケースなども想定される。このようなケースにおいては、処理Ｃの開始時刻も遅延させる対応や、処理Ｂの終了時刻は固定的とするケースなど、複数の実装方式が想定される。

また、上記の各構成、機能、処理部、処理手段等は、それらの一部または全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。また、本発明は、実施例の機能を実現するソフトウェアのプログラムコードによっても実現できる。この場合、プログラムコードを記録した記憶媒体をコンピュータに提供し、そのコンピュータが備えるプロセッサが記憶媒体に格納されたプログラムコードを読み出す。この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施例の機能を実現することになり、そのプログラムコード自体、及びそれを記憶した記憶媒体は本発明を構成することになる。このようなプログラムコードを供給するための記憶媒体としては、例えば、フレキシブルディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、ハードディスク、ＳＳＤ（Solid State Drive）、光ディスク、光磁気ディスク、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭなどが用いられる。

また、本実施例に記載の機能を実現するプログラムコードは、例えば、アセンブラ、Ｃ／Ｃ＋＋、ｐｅｒｌ、Ｓｈｅｌｌ、ＰＨＰ、Ｊａｖａ（登録商標）等の広範囲のプログラムまたはスクリプト言語で実装できる。

さらに、実施例の機能を実現するソフトウェアのプログラムコードを、ネットワークを介して配信することによって、それをコンピュータのハードディスクやメモリ等の記憶手段またはＣＤ−ＲＷ、ＣＤ−Ｒ等の記憶媒体に格納し、コンピュータが備えるプロセッサが当該記憶手段や当該記憶媒体に格納されたプログラムコードを読み出して実行するようにしてもよい。

上述の実施例において、制御線や情報線は、説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。全ての構成が相互に接続されていてもよい。

１：マルチコアプロセッサ、２：ＣＰＵコア、２１：Ｌ１キャッシュ、２２：Ｌ２キャッシュ、３：内部バス、４：外部メモリ、５：センサ

Claims

記憶資源を共有する複数の処理部を有し、各々の処理部における処理が所定の時間間隔で周期的に実行される情報処理装置であって、
特定の前記処理部における第一の前記処理がこの処理に先行する他の前記処理部における第二の前記処理の結果を利用する際において、前記他の処理部における前記第二の処理の結果が前記記憶資源に書き込まれるタイミングが前記時間間隔内に終了しないとき、前記特定の処理部における前記第一の処理の開始時刻を前記他の処理部における前記第二の処理の結果が前記記憶資源に書き込まれるタイミングまで遅らせ、前記第二の処理の結果を前記特定の処理部における前記第一の処理に利用する
ことを特徴とする情報処理装置。
前記第一の処理の開始時刻を遅らせるタイミングは、前記第二の処理に予め定められた余裕時間を超過しない範囲内であることを特徴とする請求項１に記載の情報処理装置。
前記特定の処理部は、前記他の処理部における前記第二の処理の結果が前記記憶資源に格納された領域から前記第二の処理の結果を読み出し、前記第一の処理を実行することを特徴とする請求項１に記載の情報処理装置。
前記第一の処理の開始時刻を遅らせている間に前記第二の処理の結果が前記記憶資源に書き込まれたら、前記特定の処理部はこの第二の処理の結果を前記第一の処理に利用し、前記第一の処理の開始時刻を前記余裕時間まで遅らせても前記第二の処理の結果が前記記憶資源に書き込まれないときは、前記特定の処理部は前回の周期における前記第二の処理の結果を前記第一の処理に利用することを特徴とする請求項２に記載の情報処理装置。
前記記憶資源は複数の領域を有し、
前記第一の処理の開始時刻を遅らせている間に前記第二の処理の結果が前記記憶資源の特定の領域に書き込まれたら、前記特定の処理部は前記特定の領域に格納された前記第二の処理の結果を読み出してこの第二の処理の結果を前記第一の処理に利用し、前記第一の処理の開始時刻を前記余裕時間まで遅らせても前記第二の処理の結果が前記記憶資源に書き込まれないときは、前記特定の処理部は前回の周期における前記第二の処理の結果が書き込まれた前記特定の領域とは異なる前記領域に書き込まれた前記第二の処理の結果を読み出して前記第一の処理に利用する
ことを特徴とする請求項４に記載の情報処理装置。
前記第一の処理は複数存在し、
複数の前記第一の処理の開始時刻を遅らせるタイミングは、複数の前記第一の処理のうちこれら第一の処理に予め定められた余裕時間を超過しない範囲内であることを特徴とする請求項１に記載の情報処理装置。
複数の前記第一の処理に後行する前記第一の処理及び前記第二の処理と異なる第三の処理が存在するときに、複数の前記第一の処理のうちこれら第一の処理に予め定められた余裕時間を超過しない範囲内において複数の前記第一の処理の開始時刻を遅らせることを特徴とする請求項６に記載の情報処理装置。
前記第二の処理の処理開始タイミングは前記時間間隔内において不定であることを特徴とする請求項１に記載の情報処理装置。