JP2021082626A - 半導体装置 - Google Patents

Abstract

【課題】 装置の機能性を高めつつ、当該装置の大型化を抑制することが可能な半導体装置を提供する。【解決手段】 半導体層を含む基板１０と、基板１０に配置された配線２１と、配線２１に接合され、かつ配線２１に導通する半導体素子３０と、を備え、基板１０には、配線２１を介して半導体素子３０に導通する補助素子１３が形成され、補助素子１３は、基板１０に含まれる半導体層の一部と、当該半導体層とは異なる導電型の半導体層と、を含み、基板１０の厚さ方向ｚに沿って視て、補助素子１３は、半導体素子３０の外方に位置する。【選択図】 図１

Description

本発明は、主に発光素子である半導体素子が搭載された半導体装置に関する。

特許文献１には、半導体装置の一例が開示されている。当該半導体装置は、ＬＥＤパッケージである。特許文献１に開示されている半導体装置の構成には、２つのリードフレームを備えるとともに、一方の当該リードフレームにＬＥＤチップが搭載され、かつ他方の当該リードフレームにツェナーダイオードチップが搭載されたものがある。本構成をとることにより、当該半導体装置に逆方向バイアスがかかった場合であっても、ＬＥＤチップではなくツェナーダイオードチップに当該バイアスに起因した電流の大半が流れるため、ＬＥＤチップを保護することができる。したがって、当該半導体装置においては、その使用時にＬＥＤチップを保護するという機能が確保されたものとなっている。

しかし、特許文献１に開示されている半導体装置のように、ツェナーダイオードチップのような補助素子をリードフレームなどの導電部材に搭載することは、当該導電部材の大きさが拡大することとなるため、当該半導体装置の大型化を招くこととなる。したがって、当該半導体装置の機能性を高めた場合であっても、当該半導体装置の大型化を抑制する方策が求められる。

特開２０１１−１５９７６８号公報

本発明は上述の事情に鑑み、装置の機能性を高めつつ、当該装置の大型化を抑制することが可能な半導体装置を提供することをその課題とする。

本発明によって提供される半導体装置は、半導体層を含む基板と、前記基板に配置された配線と、前記配線に接合され、かつ前記配線に導通する半導体素子と、を備え、前記基板には、前記配線を介して前記半導体素子に導通する補助素子が形成され、前記補助素子は、前記基板に含まれる半導体層の一部と、当該半導体層とは異なる導電型の半導体層と、を含み、前記基板の厚さ方向に沿って視て、前記補助素子は、前記半導体素子の外方に位置することを特徴としている。

本発明の実施において好ましくは、前記補助素子は、前記基板に含まれる第１半導体層の一部と、前記第１半導体層とは異なる導電型であり、かつ互いに離れて位置する少なくとも一対の第２半導体層と、を含み、前記第１半導体層の一部が、前記一対の第２半導体層に挟まれている。

本発明の実施において好ましくは、前記基板は、前記第１半導体層と、前記一対の第２半導体層の少なくともいずれかと、を覆う絶縁層を含み、前記配線は、前記絶縁層の上に配置されている。

本発明の実施において好ましくは、前記一対の第２半導体層は、前記厚さ方向に対して直交する方向において互いに離れて位置する。

本発明の実施において好ましくは、前記第１半導体層は、ｐ型半導体層であり、前記一対の第２半導体層は、ｎ型半導体層である。

本発明の実施において好ましくは、前記補助素子は、前記一対の第２半導体層に対して個別に導通し、かつ前記絶縁層を貫通する一対のコンタクト層を有し、前記一対のコンタクト層は、前記配線に導通している。

本発明の実施において好ましくは、前記補助素子は、前記半導体素子に対して並列接続されている。

本発明の実施において好ましくは、前記基板は、前記厚さ方向において互いに反対側を向く主面および裏面を有し、前記基板には、前記主面から前記裏面に向けて凹む凹部が形成され、前記半導体素子の少なくとも一部が、前記凹部に収容されている。

本発明の実施において好ましくは、前記厚さ方向に沿って視て、前記一対の第２半導体層は、前記主面と重なっている。

本発明の実施において好ましくは、前記凹部は、前記厚さ方向において前記主面と前記裏面との間に位置する底面と、前記底面と前記主面とにつながる複数の中間面と、により規定され、前記配線の少なくとも一部は、前記底面に配置されている。

本発明の実施において好ましくは、前記底面に対する前記複数の中間面の各々の傾斜角は、いずれも同一である。

本発明の実施において好ましくは、前記配線につながる複数の連絡配線をさらに備え、前記基板には、前記底面から前記裏面に至る複数の貫通孔が形成され、前記複数の連絡配線は、前記複数の貫通孔に対して個別に収容されている。

本発明の実施において好ましくは、前記裏面に配置された複数の端子をさらに備え、前記複数の端子の各々は、前記複数の連絡配線のいずれかにつながっている。

本発明の実施において好ましくは、前記半導体素子は、発光素子である。

本発明の実施において好ましくは、前記補助素子は、ツェナーダイオードである。

本発明の実施において好ましくは、前記半導体素子は、ＬＥＤであり、前記半導体素子を覆い、かつ透光性を有する封止樹脂をさらに備え、前記封止樹脂の少なくとも一部が、前記凹部に収容されている。

本発明の実施において好ましくは、前記半導体素子は、ＶＣＳＥＬであり、透光性を有する蓋部材をさらに備え、前記蓋部材は、前記主面に支持されている。

本発明にかかる半導体装置によれば、装置の機能性を高めつつ、当該装置の大型化を抑制することが可能となる。

本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。

本発明の第１実施形態にかかる半導体装置の平面図であり、封止樹脂を透過している。 図１に示す半導体装置の底面図である。 図１のＩＩＩ−ＩＩＩ線に沿う断面図である。 図１のＩＶ−ＩＶ線に沿う断面図である。 図１のＶ−Ｖ線に沿う断面図である。 図１のＶＩ−ＶＩ線に沿う断面図である。 図１の部分拡大図である。 図７ＡのＶＩＩＢ−ＶＩＩＢ線に沿う断面図である。 本発明の第１実施形態の変形例にかかる半導体装置の平面図であり、図７Ａに対応している。 図８ＡのＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。 図３の部分拡大図である。 図６の部分拡大図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 本発明の第２実施形態にかかる半導体装置の平面図であり、蓋部材および接着層を透過している。 図３１に示す半導体装置の底面図である。 図３１のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面図である。 図３１のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図である。 図３１のＸＸＸＶ−ＸＸＸＶ線に沿う断面図である。 図３４の部分拡大図である。

本発明を実施するための形態について、添付図面に基づいて説明する。

〔第１実施形態〕
図１〜図１０（ただし、図８Ａおよび図８Ｂを除く。）に基づき、本発明の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、基板１０、配線２１、複数の連絡配線２２、複数の端子２３、複数の端子２３、複数の半導体素子３０、複数のワイヤ４０、および封止樹脂５０を備える。これらの図が示す半導体装置Ａ１０は、様々な電子機器の配線基板に表面実装される樹脂パッケージ形式によるものである。半導体装置Ａ１０においては、複数の半導体素子３０は、いずれも発光素子である。当該複数の発光素子は、いずれもＬＥＤである。ここで、図１は、理解の便宜上、封止樹脂５０を透過している。また、図１において、ＩＩＩ−ＩＩＩ線、ＩＶ−ＩＶ線およびＶ−Ｖ線の各々を一点鎖線で示している。

半導体装置Ａ１０の説明においては、基板１０の厚さ方向を「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。図１に示すように、半導体装置Ａ１０は、厚さ方向ｚに沿って視て矩形状である。第１方向ｘは、半導体装置Ａ１０の短手方向に対応する。第２方向ｙは、半導体装置Ａ１０の長手方向に対応する。

基板１０には、図１〜図６に示すように、配線２１、複数の連絡配線２２、および複数の端子２３が配置されている。基板１０は、第１半導体層１３１を主要素として含む。第１半導体層１３１は、シリコン（Ｓｉ）などの半導体材料にｐ型ドーパントがドーピングされたものである。当該ｐ型ドーパントは、たとえばホウ素（Ｂ）である。これにより、第１半導体層１３１は、ｐ型（ｐ⁺）半導体層とされている。図３〜図６に示すように、基板１０は、主面１０Ａ、裏面１０Ｂ、および複数の側面１０Ｃを有する。主面１０Ａおよび裏面１０Ｂは、厚さ方向ｚにおいて互いに反対側を向く。複数の側面１０Ｃの各々は、主面１０Ａと裏面１０Ｂとにつながっている。複数の側面１０Ｃの各々は、第１方向ｘおよび第２方向ｙのいずれかを向く。

図３〜図６に示すように、基板１０には、主面１０Ａから裏面１０Ｂに向けて凹む凹部１１が形成されている。凹部１１は、底面１１Ａと、複数の中間面１１Ｂとにより規定されている。底面１１Ａは、厚さ方向ｚにおいて主面１０Ａと裏面１０Ｂとの間に位置する。底面１１Ａは、厚さ方向ｚに対して直交している。底面１１Ａの周縁は、矩形状をなしている。複数の中間面１１Ｂの各々は、底面１１Ａと主面１０Ａとにつながっている。複数の中間面１１Ｂの各々は、底面１１Ａに対して傾斜している。底面１１Ａに対する複数の中間面１１Ｂの各々の傾斜角は、いずれも同一である。これにより、凹部１１は、四角錐台をなしている。

図３、図６、図９および図１０に示すように、基板１０には、底面１１Ａから裏面１０Ｂに至る複数の貫通孔１２が形成されている。複数の貫通孔１２の各々は、複数の孔壁面１２Ａにより規定されている。複数の孔壁面１２Ａの各々は、底面１１Ａと裏面１０Ｂとにつながっている。半導体装置Ａ１０においては、複数の孔壁面１２Ａの各々は、底面１１Ａに対して傾斜した領域を含む。

図３〜図６に示すように、基板１０は、絶縁層１４を含む。絶縁層１４は、基板１０の主要素である第１半導体層１３１を覆っている。絶縁層１４は、主面１０Ａ、裏面１０Ｂ、複数の側面１０Ｃ、底面１１Ａ、および複数の中間面１１Ｂを含む。絶縁層１４は、たとえば窒化膜（Ｓｉ₃Ｎ₄）である。

図１および図７Ａに示すように、基板１０には、複数の補助素子１３が形成されている。複数の補助素子１３の個数は、複数の半導体素子３０の個数に対応している。厚さ方向ｚに沿って視て、複数の補助素子１３は、複数の半導体素子３０よりも外方に位置する。複数の補助素子１３の各々は、基板１０の主要素である第１半導体層１３１の一部と、第１半導体層１３１とは異なる導電型の半導体層とを含む。半導体装置Ａ１０においては、当該半導体層は、複数の第２半導体層１３２である。複数の第２半導体層１３２は、第１半導体層１３１に対してｎ型ドーパントがドーピングされたものである。当該ｎ型ドーパントは、たとえばリン（Ｐ）である。これにより、第２半導体層１３２は、ｎ型（ｎ⁺）半導体層とされている。

図７Ａに示すように、半導体装置Ａ１０においては、複数の補助素子１３の各々は、複数の第２半導体層１３２のうち第２方向ｙの両端に位置する一対の当該第２半導体層１３２と、当該一対の第２半導体層１３２に挟まれた第１半導体層１３１の一部とを少なくとも含む。さらに、半導体装置Ａ１０においては、当該一対の第２半導体層１３２の間に、第１半導体層１３１の複数の領域と、複数の第２半導体層１３２とが第２方向ｙに沿って交互に配列されたものとなっている。図７Ｂに示すように、第１半導体層１３１の複数の領域と、当該一対の第２半導体層１３２を含む複数の第２半導体層１３２とは、絶縁層１４に覆われている。なお、補助素子１３の各々は、第１半導体層１３１の一部と、これに隣接する一つの第２半導体層１３２とを含むものでもよい。これにより、複数の補助素子１３の各々は、ツェナーダイオードをなしている。

図７Ａに示すように、複数の補助素子１３の各々に含まれる複数の第２半導体層１３２のうち、第２方向ｙの両端に位置する一対の当該第２半導体層１３２は、厚さ方向ｚに対して直交する方向（半導体装置Ａ１０では第２方向ｙ）において互いに離れて位置する。さらに、厚さ方向ｚに沿って視て、当該一対の第２半導体層１３２を含む複数の第２半導体層１３２は、基板１０の主面１０Ａと重なっている。

図７Ａおよび図７Ｂに示すように、複数の補助素子１３の各々は、一対のコンタクト層１３３を有する。一対のコンタクト層１３３は、複数の補助素子１３の各々に含まれる複数の第２半導体層１３２のうち、第２方向ｙの両端に位置する一対の当該第２半導体層１３２に対して導通している。一対のコンタクト層１３３の各々は、絶縁層１４を貫通している。

図７Ｂに示すように、一対のコンタクト層１３３の各々は、下地層１３３Ａおよび本体層１３３Ｂから構成されている。下地層１３３Ａは、複数の補助素子１３の各々に含まれる複数の第２半導体層１３２のうち、第２方向ｙの両端に位置する一対の当該第２半導体層１３２のいずれかに接している。下地層１３３Ａは、当該第２半導体層１３２に接するバリア層と、当該バリア層の上に積層されたシード層から構成される。当該バリア層は、たとえばチタン（Ｔｉ）からなる。当該シード層は、たとえば銅（Ｃｕ）からなる。本体層１３３Ｂは、下地層１３３Ａの上に積層されている。一対のコンタクト層１３３の各々において、本体層１３３Ｂが主たる導電経路となる。本体層１３３Ｂは、たとえば銅からなる。

配線２１は、図３〜図６に示すように、基板１０の絶縁層１４の上に配置されている。半導体装置Ａ１０においては、配線２１は、基板１０の底面１１Ａに配置されている。配線２１は、複数の連絡配線２２、複数の端子２３、および複数のワイヤ４０とともに、複数の半導体素子３０と、半導体装置Ａ１０が実装される配線基板との導電経路を構成している。半導体装置Ａ１０においては、配線２１は、複数の第１配線２１１、および複数の第２配線２１２を含む。半導体装置Ａ１０においては、複数の第１配線２１１は、第２方向ｙに沿って配列されている。あわせて、複数の第２配線２１２の配置形態は、複数の第１配線２１１に対して個別に対応したものとなっている。厚さ方向ｚに沿って視て、複数の第１配線２１１の各々の大きさは、複数の第２配線２１２の各々の大きさよりも大である。

図９および図１０に示すように、配線２１は、下地層２１Ａおよび本体層２１Ｂから構成されている。下地層２１Ａは、基板１０の底面１１Ａに接している。下地層２１Ａの構成は、複数の補助素子１３の一対のコンタクト層１３３の各々を構成する下地層１３３Ａの構成と同一である。本体層２１Ｂは、下地層２１Ａの上に積層されている。配線２１において、本体層２１Ｂが主たる導電経路となる。本体層２１Ｂの構成は、一対のコンタクト層１３３の各々を構成する本体層１３３Ｂの構成と同一である。

複数の連絡配線２２は、図３および図６に示すように、配線２１につながっている。複数の連絡配線２２の各々の上端が、配線２１の複数の第１配線２１１、および配線２１の複数の第２配線２１２のいずれかにつながっている。複数の連絡配線２２は、基板１０の複数の貫通孔１２に対して個別に収容されている。図９および図１０に示すように、複数の連絡配線２２の各々は、複数の貫通孔１２の各々を規定する複数の孔壁面１２Ａに沿って形成されている。

図９および図１０に示すように、複数の連絡配線２２の各々は、下地層２２Ａおよび本体層２２Ｂから構成されている。下地層２２Ａは、基板１０の複数の孔壁面１２Ａに接している。下地層２２Ａの構成は、複数の補助素子１３の一対のコンタクト層１３３の各々を構成する下地層１３３Ａの構成と同一である。本体層２２Ｂは、下地層２２Ａの上に積層されている。複数の連絡配線２２の各々において、本体層２２Ｂが主たる導電経路となる。本体層２２Ｂの構成は、一対のコンタクト層１３３の各々を構成する本体層１３３Ｂの構成と同一である。

複数の端子２３は、図２〜図６に示すように、基板１０の裏面１０Ｂに配置されている。すなわち、複数の端子２３は、基板１０の絶縁層１４に接している。複数の端子２３の各々は、複数の連絡配線２２のいずれかの下端につながっている。複数の端子２３は、複数の第１端子２３１、および複数の第２端子２３２を含む。複数の第１端子２３１は、裏面１０Ｂにおいて第１方向ｘの一方側に配置されている。複数の第１端子２３１は、第２方向ｙに沿って配列されている。半導体装置Ａ１０においては、複数の第１端子２３１は、複数の連絡配線２２を介して配線２１の複数の第１配線２１１に対して個別に導通している。複数の第１端子２３１は、半導体装置Ａ１０のアノードである。複数の第２端子２３２は、裏面１０Ｂにおいて第１方向ｘの他方側に配置されている。複数の第２端子２３２は、第２方向ｙに沿って配列されている。半導体装置Ａ１０においては、複数の第２端子２３２は、複数の連絡配線２２を介して配線２１の複数の第２配線２１２に対して個別に導通している。複数の第２端子２３２は、半導体装置Ａ１０のカソードである。

図９および図１０に示すように、複数の端子２３の各々は、下地層２３Ａおよび本体層２３Ｂから構成されている。下地層２３Ａは、基板１０の裏面１０Ｂに接している。下地層２３Ａの構成は、複数の補助素子１３の一対のコンタクト層１３３の各々を構成する下地層１３３Ａの構成と同一である。本体層２３Ｂは、下地層２３Ａの上に積層されている。複数の端子２３の各々において、本体層２３Ｂが主たる導電経路となる。本体層２３Ｂは、たとえば、下地層２１Ａの上に積層された銅層と、当該銅層の上に積層されたニッケル（Ｎｉ）層とからなる。

複数の半導体素子３０は、図１に示すように、配線２１の複数の第１配線２１１に対して個別に接合されている。これによる、半導体装置Ａ１０においては、複数の半導体素子３０は、第２方向ｙに沿って配列されたものとなっている。複数の半導体素子３０は、いずれも基板１０の凹部１１に収容されている。半導体装置Ａ１０においては、複数の半導体素子３０は、いずれもＬＥＤである。複数の半導体素子３０は、第１素子３０１、および２つの第２素子３０２を含む。半導体装置Ａ１０の使用状態において、第１素子３０１は、赤色光を発する。あわせて、２つの第２素子３０２のうち、一方の当該第２素子３０２は、青色光を発する。他方の当該第２素子３０２は、緑色光を発する。

図５に示すように、第１素子３０１は、第１電極３１および第２電極３２を有する。第１電極３１は、配線２１の複数の第１配線２１１のいずれかに対向して設けられている。第１電極３１は、第１素子３０１のアノードである。第１電極３１は、接合層３９を介して複数の第１配線２１１のいずれかに接合されている。接合層３９は、導電性を有する。接合層３９は、たとえば銀（Ａｇ）粒子と、エポキシ樹脂とを含む材料からなる。これにより、第１素子３０１の第１電極３１は、接合層３９を介して当該第１配線２１１に導通している。第２電極３２は、第１素子３０１の上面に設けられている。第２電極３２は、第２素子３０２のカソードである。

図３および図４に示すように、２つの第２素子３０２の各々は、その下面が接合層３９を介して配線２１の複数の第１配線２１１のいずれかに接合されている。２つの第２素子３０２の各々は、第１電極３１および第２電極３２を有する。第１電極３１は、当該第２素子３０２のアノードである。第２電極３２は、当該第２素子３０２のカソードである。第１電極３１および第２電極３２は、当該第２素子３０２の上面に設けられている。さらに、厚さ方向ｚにおいて、第２電極３２は、第１電極３１と、当該第２素子３０２の下面との間に位置する。

複数のワイヤ４０の各々は、図１に示すように、その一方の端が配線２１に接合されている。複数のワイヤ４０は、たとえば金（Ａｕ）からなる。半導体装置Ａ１０においては、複数のワイヤ４０は、複数の第１ワイヤ４０１、複数の第２ワイヤ４０２、および複数の第３ワイヤ４０３を含む。

図１に示すように、複数の第１ワイヤ４０１の各々は、複数の半導体素子３０のうち２つの第２素子３０２の各々の第１電極３１と、当該第２素子３０２が接合された配線２１の複数の第１配線２１１のいずれかとに接合されている。これにより、２つの第２素子３０２の各々の第１電極３１は、当該第１配線２１１に導通している。

図１に示すように、複数の第２ワイヤ４０２の各々は、複数の半導体素子３０の各々の第２電極３２と、配線２１の複数の第２配線２１２のうち当該半導体素子３０から最も近くに位置する当該第２配線２１２とに接合されている。これにより、複数の半導体素子３０の各々の第２電極３２は、当該第２配線２１２に導通している。

図１に示すように、複数の第３ワイヤ４０３の各々は、複数の補助素子１３の各々の一対のコンタクト層１３３のいずれかと、配線２１の複数の第１配線２１１、および配線２１の複数の第２配線２１２のいずれかとに接合されている。これにより、一対のコンタクト層１３３は、配線２１に導通している。したがって、半導体装置Ａ１０においては、複数の補助素子１３の各々は、配線２１、および複数のワイヤ４０を介して複数の半導体素子３０のいずれかに導通している。さらに、複数の補助素子１３の各々は、複数の半導体素子３０のいずれかに対して並列接続されている。

封止樹脂５０は、図３〜図６に示すように、配線２１、複数の半導体素子３０、および複数のワイヤ４０を覆っている。封止樹脂５０の少なくとも一部が、基板１０の凹部１１に収容されている。封止樹脂５０は、透光性を有する。封止樹脂５０は、たとえばエポキシ樹脂を含む材料からなる。複数の半導体素子３０の各々から発せられた光を励起するための蛍光体を封止樹脂５０に含有させてもよい。封止樹脂５０は、基板１０の複数の側面１０Ｃに対して第１方向ｘおよび第２方向ｙに突出する部分を含む。

＜変形例＞
次に、図８Ａおよび図８Ｂに基づき、本発明の第１実施形態の変形例にかかる半導体装置Ａ１１について説明する。半導体装置Ａ１１は、複数の補助素子１３に含まれる第１半導体層１３１の一部の構成が、先述した半導体装置Ａ１０の本構成と異なる。

図８Ａおよび図８Ｂに示すように、半導体装置Ａ１１においては、基板１０の主要素は、第１半導体層１３１よりもｐ型ドーパントの濃度が低いｐ型（ｐ^-）半導体層とされている。半導体装置Ａ１１においては、第１半導体層１３１は、複数の補助素子１３の各々に含まれる複数の第２半導体層１３２に隣接した領域に留められている。複数の補助素子１３の各々に含まれる第１半導体層１３１の一部は、基板１０の主要素ではなく、基板１０の主要素に対してさらにｐ型ドーパントがドーピングされた領域となっている。複数の第２半導体層１３２の各々は、絶縁層１４に覆われた領域を除き、第１半導体層１３１に接している。

次に、図１１〜図３０に基づき、半導体装置Ａ１０の製造方法の一例について説明する。なお、図１１〜図３０の断面位置は、図３の断面位置と同一である。

最初に、図１１に示すように、主面８０Ａおよび裏面８０Ｂを有する基材８０に第１マスク層８９１を形成する。基材８０は、ｐ型ドーパントがドーピングされたシリコンウエハである。当該ｐ型ドーパントは、ホウ素である。このため、基材８０は、先述したｐ型半導体層である第１半導体層１３１をなしている。主面８０Ａおよび裏面８０Ｂは、厚さ方向ｚにおいて互いに反対側を向く。基材８０の結晶構造に基づく主面８０Ａおよび裏面８０Ｂの面方位は、ともに（１００）面である。第１マスク層８９１は、主面８０Ａに形成される。第１マスク層８９１は、酸化膜（ＳｉＯ₂）である。第１マスク層８９１には、厚さ方向ｚに貫通する複数の第１開口８９１Ａが設けられている。まず、熱酸化法により、主面８０Ａに酸化膜を形成する。次いで、リソグラフィパターニングと、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）とにより、当該酸化膜の一部を除去する。これにより、複数の第１開口８９１Ａが形成される。以上により、主面８０Ａに第１マスク層８９１が形成される。

次いで、図１２に示すように、基材８０に複数のｎ型半導体層８０１を形成する。複数のｎ型半導体層８０１は、複数の補助素子１３の各々に含まれる複数の第２半導体層１３２に相当する。複数のｎ型半導体層８０１は、図１１に示す第１マスク層８９１の複数の第１開口８９１Ａから露出した基材８０に、ｎ型ドーパントをドーピングすることにより形成される。当該ｎ型ドーパントは、リンである。複数のｎ型半導体層８０１を形成した後、図１１に示す第１マスク層８９１を除去する。第１マスク層８９１は、フッ化水素酸（ＨＦ）を用いたウエットエッチングにより除去される。

次いで、図１３に示すように、基材８０の主面８０Ａに第２マスク層８９２を形成する。第２マスク層８９２は、窒化膜である。第２マスク層８９２には、厚さ方向ｚに貫通する第２開口８９２Ａが設けられている。まず、プラズマＣＶＤ（Chemical Vapor Deposition）により、主面８０Ａに窒化膜を形成する。この際、ｎ型半導体層８０１が当該窒化膜に覆われるようにする。次いで、リソグラフィパターニングと、反応性イオンエッチングとにより、当該窒化膜の一部を除去する。この際、複数のｎ型半導体層８０１の上方に位置する当該窒化膜の一部が除去されないようにする。これにより、第２開口８９２Ａが形成される。以上により、主面８０Ａに第２マスク層８９２が形成される。

次いで、図１４に示すように、主面８０Ａから裏面８０Ｂに向けて凹む凹部８０２を基材８０に形成する。凹部８０２は、図１３に示す第２マスク層８９２の第２開口８９２Ａから露出する主面８０Ａに対して、水酸化カリウム（ＫＯＨ）水溶液を用いたウエットエッチングを行うことにより形成される。この際、基材８０には、凹部８０２を規定する底面８０２Ａ、および複数の中間面８０２Ｂが現れる。凹部８０２を形成した後、図１３に示す第２マスク層８９２を除去する。第２マスク層８９２は、反応性イオンエッチングにより除去される。

次いで、図１５に示すように、基材８０を覆う第１絶縁層８１１および第２絶縁層８１２を形成する。第１絶縁層８１１および第２絶縁層８１２は、ともに窒化膜である。第１絶縁層８１１には、厚さ方向ｚに貫通する複数の底面開口８１１Ａが設けられている。第１絶縁層８１１の形成にあたっては、まず、プラズマＣＶＤにより、基材８０の主面８０Ａと、凹部８０２を規定する底面８０２Ａ、および複数の中間面８０２Ｂとに窒化膜を形成する。この際、ｎ型半導体層８０１が当該窒化膜に覆われるようにする。次いで、リソグラフィパターニングと、反応性イオンエッチングとにより、底面８０２Ａを覆う当該窒化膜の一部を除去する。これにより、複数の底面開口８１１Ａが形成される。以上により、基材８０を覆う第１絶縁層８１１が形成されるとともに、凹部８０２が基板１０の凹部１１となる。あわせて、凹部１１を規定する底面１１Ａ、および複数の中間面１１Ｂが、第１絶縁層８１１に現れる。さらに、第２絶縁層８１２の形成にあたっては、プラズマＣＶＤにより基材８０の裏面８０Ｂに窒化膜を形成することでなされる。

次いで、図１６に示すように、底面１１Ａから裏面８０Ｂに至る複数の貫通孔１２を基材８０に形成する。複数の貫通孔１２は、第１絶縁層８１１の複数の底面開口８１１Ａから露出する基材８０の複数の領域に対して、水酸化カリウム水溶液を用いたウエットエッチングを行うことにより形成される。この際、基材８０には、複数の貫通孔１２の各々を規定する複数の孔壁面１２Ａが現れる。なお、複数の貫通孔１２は、第２絶縁層８１２に塞がれた状態となる。

次いで、図１７に示すように、複数のｎ型半導体層８０１のうち、６つの当該ｎ型半導体層８０１の一部を露出させる複数の主面開口８１１Ｂを、第１絶縁層８１１に形成する。複数の主面開口８１１Ｂは、リソグラフィパターニングと、反応性イオンエッチングとにより、複数のｎ型半導体層８０１を覆う第１絶縁層８１１の一部を除去することで形成される。

次いで、図１８に示すように、第１絶縁層８１１と、複数の貫通孔１２の各々を規定する複数の孔壁面１２Ａと、複数のｎ型半導体層８０１の一部とを覆う第１下地層８２１Ａを形成する。第１下地層８２１Ａは、スパッタリング法により金属薄膜を成膜することで形成される。第１下地層８２１Ａの形成にあたっては、チタンからなるバリア層を第１絶縁層８１１などに成膜した後、当該バリア層の上に銅からなるシード層を成膜する。

次いで、図１９に示すように、第１下地層８２１Ａの上に複数の第１本体層８２１Ｂを形成する。複数の第１本体層８２１Ｂは、銅からなる。複数の第１本体層８２１Ｂは、第１下地層８２１Ａに対するリソグラフィパターニングを経た後、第１下地層８２１Ａを導電経路とした電解めっきにより形成される。

次いで、図２０に示すように、第１下地層８２１Ａにおいて、複数の第１本体層８２１Ｂが積層されていない部分を除去する。第１下地層８２１Ａの当該部分は、硫酸（Ｈ₂ＳＯ₄）および過酸化水素（Ｈ₂Ｏ₂）の混合溶液を用いたウエットエッチングにより除去される。本工程を経ることにより、凹部１１を規定する底面１１Ａに配置された第１下地層８２１Ａの一部と、これに積層された複数の第１本体層８２１Ｂとが、配線２１となる。複数の貫通孔１２に配置された第１下地層８２１Ａの一部と、これに積層され、かつ貫通孔１２に収容された複数の第１本体層８２１Ｂとが、複数の連絡配線２２となる。複数のｎ型半導体層８０１に接する第１下地層８２１Ａの一部と、これに積層された複数の第１本体層８２１Ｂとが、複数の補助素子１３の各々の一対のコンタクト層１３３となる。

次いで、図２１に示すように、複数の半導体素子３０を配線２１の複数の第１配線２１１に対して個別に接合する。複数の半導体素子３０の接合は、接合層３９を用いたダイボンディングにより行われる。

次いで、図２２に示すように、複数の半導体素子３０の第２電極３２と、配線２１とに複数のワイヤ４０（複数の第２ワイヤ４０２）を個別に接合する。あわせて、複数の補助素子１３の一対のコンタクト層１３３と、配線２１とに複数のワイヤ４０（複数の第３ワイヤ４０３）を個別に接合する。なお、図２２には示されてはいないものの、複数の半導体素子３０のうち２つの第２素子３０２の第１電極３１と、配線２１とに複数のワイヤ４０（複数の第１ワイヤ４０１）を個別に接合する。複数のワイヤ４０の接合は、ワイヤボンディングにより行われる。

次いで、図２３に示すように、配線２１、複数の半導体素子３０、および複数のワイヤ４０を覆う封止樹脂８３を形成する。封止樹脂８３は、透光性を有するエポキシ樹脂を含む材料からなる。封止樹脂８３は、コンプレッション成型により形成される。本工程では、封止樹脂８３が第１絶縁層８１１に接するとともに、封止樹脂８３の一部が基板１０の凹部１１に収容される。

次いで、図２４に示すように、複数の連絡配線２２の一部を個別に露出させる複数の裏面開口８１２Ａを、第２絶縁層８１２に形成する。複数の裏面開口８１２Ａは、リソグラフィパターニングと、反応性イオンエッチングとにより、複数の連絡配線２２を覆う第２絶縁層８１２の一部を除去することで形成される。

次いで、図２５に示すように、第２絶縁層８１２と、複数の連絡配線２２の一部とを覆う第２下地層８２２Ａを形成する。第２下地層８２２Ａは、スパッタリング法により金属薄膜を成膜することで形成される。第２下地層８２２Ａの形成にあたっては、チタンからなるバリア層を第２絶縁層８１２などに成膜した後、当該バリア層の上に銅からなるシード層を成膜する。

次いで、図２６に示すように、第２下地層８２２Ａの上に複数の第２本体層８２２Ｂを形成する。複数の第２本体層８２２Ｂは、銅層と、これに積層されたニッケル層とからなる。複数の第２本体層８２２Ｂは、第２下地層８２２Ａに対するリソグラフィパターニングを経た後、第２下地層８２２Ａを導電経路とした電解めっきにより形成される。

次いで、図２７に示すように、第２下地層８２２Ａにおいて、複数の第２本体層８２２Ｂが積層されていない部分を除去する。第２下地層８２２Ａの当該部分は、硫酸および過酸化水素の混合溶液を用いたウエットエッチングにより除去される。本工程を経ることにより、第２下地層８２２Ａの一部と、これに積層された複数の第２本体層８２２Ｂとが、複数の端子２３となる。

次いで、図２８に示すように、厚さ方向ｚにおいて基材８０の裏面８０Ｂとは反対側を向く封止樹脂８３の表面にテープ８４を貼り付けた上で、第２絶縁層８１２からテープ８４に向けて凹む複数の第１溝８５１を基材８０および封止樹脂８３に形成する。複数の第１溝８５１は、ダイシングブレードなどを用いて形成される。複数の第１溝８５１は、第１方向ｘおよび第２方向ｙの双方に沿った格子状となるようにする。本工程では、基材８０、第１絶縁層８１１および第２絶縁層８１２が複数の個片に分割される。なお、本工程では、封止樹脂８３は、複数の個片に分割されない。これにより、基材８０には、主面８０Ａおよび裏面８０Ｂにつながる複数の側面８０Ｃが現れる。複数の側面８０Ｃの各々は、第１方向ｘおよび第２方向ｙのいずれかを向くとともに、複数の第１溝８５１のいずれかを規定している。さらに、封止樹脂８３には、複数の側面８０Ｃにつながる露出面８３Ａが現れる。露出面８３Ａは、複数の側面８０Ｃとともに複数の第１溝８５１を規定している。

次いで、図２９に示すように、基材８０の複数の側面８０Ｃと、封止樹脂８３の露出面８３Ａとを覆う第３絶縁層８１３を形成する。第３絶縁層８１３は、窒化膜である。第３絶縁層８１３の形成にあたっては、プラズマＣＶＤにより複数の側面８０Ｃ、および露出面８３Ａに窒化膜を形成することでなされる。本工程により、第３絶縁層８１３は、第１絶縁層８１１および第２絶縁層８１２につながる。

最後に、図３０に示すように、封止樹脂８３の露出面８３Ａを覆う第３絶縁層８１３の領域からテープ８４に到達する複数の第２溝８５２を形成する。複数の第２溝８５２は、ダイシングブレードなどを用いて形成される。複数の第２溝８５２の各々の幅は、複数の第１溝８５１の各々の幅よりも小となるように設定される。これにより、第３絶縁層８１３および封止樹脂８３が複数の個片に分割される。本工程により、複数の個片となった基材８０、第１絶縁層８１１、第２絶縁層８１２および第３絶縁層８１３を含む一つの個片が、基板１０となる。なお、当該個片に含まれる第１絶縁層８１１、第２絶縁層８１２および第３絶縁層８１３は、これらを一体として基板１０の絶縁層１４となる。あわせて、複数の個片となった封止樹脂８３の一つの個片が、封止樹脂５０となる。以上の工程を経ることにより、半導体装置Ａ１０が製造される。

次に、半導体装置Ａ１０の作用効果について説明する。

半導体装置Ａ１０においては、基板１０は、半導体層を含む。基板１０には、配線２１を介して半導体素子３０に導通する補助素子１３が形成されている。補助素子１３は、基板１０に含まれる半導体層の一部と、当該半導体層とは異なる導電型の半導体層とを含む。厚さ方向ｚに沿って視て、補助素子１３は、半導体素子３０の外方に位置する。これにより、補助素子１３の主要部は基板１０に埋め込まれた構成となるため、配線２１において、補助素子１３を搭載するための領域が不要となる。したがって、半導体装置Ａ１０によれば、補助素子１３により半導体装置Ａ１０の機能性を高めつつ、半導体装置Ａ１０の大型化を抑制することが可能となる。

補助素子１３は、基板１０に含まれる第１半導体層１３１の一部と、第１半導体層１３１とは異なる導電型であり、かつ互いに離れて位置する少なくとも一対の第２半導体層１３２とを含む。第１半導体層１３１の一部は、一対の第２半導体層１３２に挟まれている。これにより、補助素子１３がツェナーダイオードである場合、補助素子１３を半導体素子３０に導通させる際、補助素子１３のアノードおよびカソードに配慮せずとも導通させることができる。

基板１０は、第１半導体層１３１と、一対の第２半導体層１３２の少なくともいずれかとを覆う絶縁層１４を含む。配線２１は、絶縁層１４の上に配置されている。これにより、配線２１に対する補助素子１３の短絡を防止することができる。

一対の第２半導体層１３２は、厚さ方向ｚに対して直交する方向に互いに離れて位置する。これにより、補助素子１３における導電経路が絶縁層１４により近接したものとなるため、補助素子１３の絶縁耐圧を高める上で好適となる。

基板１０には、主面１０Ａから裏面１０Ｂに向けて凹む凹部１１が形成されている。半導体素子３０の少なくとも一部は、凹部１１に収容されている。これにより、主面１０Ａから厚さ方向ｚに突出する半導体素子３０の部分が縮小されるため、半導体装置Ａ１０を低背化させることができる。

厚さ方向ｚに沿って視て、一対の第２半導体層１３２は、基板１０の主面１０Ａと重なっている。本構成をとると、半導体装置Ａ１０の製造において、基材８０に凹部８０２を形成（図１４参照）する前に、基材８０の一部にｎ型半導体層８０１を形成（図１２参照）することができる。したがって、基材８０に対するドーピングが半導体装置Ａ１０の製造工程の初期段階で完了するため、半導体装置Ａ１０の生産効率の低下を防ぐことができる。

半導体装置Ａ１０は、配線２１につながる複数の連絡配線２２をさらに備える。基板１０には、底面１１Ａから裏面１０Ｂに至る複数の貫通孔１２が形成されている。複数の連絡配線２２は、複数の貫通孔１２に対して個別に収容されている。これにより、厚さ方向ｚに沿って視て、半導体装置Ａ１０を配線基板に実装するための導電部材が基板１０から外方に突出しないため、半導体装置Ａ１０の大型化を抑制することができる。

〔第２実施形態〕
図３１〜図３６に基づき、本発明の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。半導体装置Ａ１０は、基板１０、配線２１、複数の連絡配線２２、複数の端子２３、複数の端子２３、半導体素子３０、複数のワイヤ４０、および蓋部材６０を備える。半導体装置Ａ２０においては、半導体素子３０は、発光素子である。当該発光素子は、ＶＣＳＥＬ（Vertical Cavity Surface Emitting LASER）である。ここで、図３１は、理解の便宜上、蓋部材６０と、後述する接着層６１とを等価している。また、図３１において、ＸＸＸＶ−ＸＸＸＶ線を一点鎖線で示している。

半導体装置Ａ２０においては、基板１０の複数の貫通孔１２、配線２１、複数の端子２３、および複数のワイヤ４０の構成が、先述した半導体装置Ａ１０におけるこれらの構成と異なる。半導体装置Ａ２０においては、基板１０の補助素子１３、および半導体素子３０は、半導体装置Ａ１０の場合と異なり、ともに単数である。なお、補助素子１３の構成は、半導体装置Ａ１０の複数の補助素子１３の各々の構成と同様である。さらに、半導体装置Ａ２０においては、半導体装置Ａ１０の場合と異なり、封止樹脂５０に替えて蓋部材６０を備える。

図３１および図３２に示すように、半導体装置Ａ２０においては、複数の貫通孔１２の各々は、第１方向ｘおよび第２方向ｙのいずれかに延びるスリットをなしている。図３４〜図３６に示すように、複数の貫通孔１２の各々を規定する複数の孔壁面１２Ａは、厚さ方向ｚに立ち上がっている。これにより、厚さ方向ｚに沿って視て、複数の貫通孔１２の各々の占有面積が、半導体装置Ａ１０の複数の貫通孔１２の占有面積よりも小となるため、配線２１の大きさを抑制することが可能となる。

図３１に示すように、配線２１は、第１配線２１１および第２配線２１２を含む。第１配線２１１および第２配線２１２の各々は、基板１０の凹部１１を規定する底面１１Ａに配置された部分に加え、凹部１１を規定する複数の中間面１１Ｂのいずれかに配置された部分と、基板１０の主面１０Ａに配置された部分とを含む。第１配線２１１および第２配線２１２の各々は、補助素子１３の一対のコンタクト層１３３のいずれかにつながっている。これにより、補助素子１３は、配線２１、および複数のワイヤ４０を介して半導体素子３０に導通している。半導体装置Ａ２０においても、補助素子１３は、半導体素子３０に対して並列接続されている。

図３１、図３４および図３５に示すように、複数の端子２３は、２つの第１端子２３１と、２つの第２端子２３２とを含む。２つの第１端子２３１は、複数の連絡配線２２のうち、いずれか２つの当該連絡配線２２を介して配線２１の第１配線２１１に導通している。２つの第２端子２３２は、複数の連絡配線２２のうち、いずれか２つの当該連絡配線２２を介して配線２１の第２配線２１２に導通している。このような複数の端子２３の構成をとることにより、半導体装置Ａ２０の使用時において、半導体素子３０から発せられた熱に起因した複数の端子２３に作用する熱応力の均一化を図ることができる。

半導体装置Ａ２０においても、補助素子１３は、半導体装置Ａ１０と同じくツェナーダイオードをなしている。半導体装置Ａ２０においては、補助素子１３は、半導体素子３０から発せられた光をモニタリングするためのフォトダイオードをなす構成でもよい。この場合においては、半導体素子３０から発せられた光を補助素子１３が受光しやすくするため、厚さ方向ｚに沿って視て、凹部１１を規定する複数の中間面１１Ｂのいずれかと重なるように補助素子１３を基板１０に形成することが好ましい。さらに、半導体装置Ａ２０においては、２つの補助素子１３を基板１０に形成してもよい。この場合においては、一方の補助素子１３がツェナーダイオードをなし、他方の補助素子１３がフォトダイオードをなすこととなる。

半導体装置Ａ２０においては、半導体素子３０は、ＶＣＳＥＬである。図３３および図３４に示すように、半導体素子３０は、複数の第１電極３１、および第２電極３２を有する。複数の第１電極３１は、半導体素子３０の上面に設けられている。複数の第１電極３１は、半導体素子３０のアノードである。第２電極３２は、配線２１の第２配線２１２に対向して設けられている。第２電極３２は、半導体素子３０のカソードである。第２電極３２は、接合層３９を介して第２配線２１２に接合されている。これにより、第２電極３２は、接合層３９を介して第２配線２１２に導通している。

図３１および図３４に示すように、半導体装置Ａ２０においては、複数のワイヤ４０の各々は、半導体素子３０の複数の第１電極３１のいずれかと、配線２１の第１配線２１１とに接合されている。これにより、複数の第１電極３１は、第１配線２１１に導通している。

蓋部材６０は、図３３〜図３５に示すように、接着層６１を介して基板１０の主面１０Ａに支持されている。蓋部材６０は、透光性を有する。蓋部材６０は、たとえばガラス板である。接着層６１は、たとえばポリイミドを含む材料からなる。半導体装置Ａ２０においては、基板１０の凹部１１は、中空領域となっている。

次に、半導体装置Ａ２０の作用効果について説明する。

半導体装置Ａ２０においては、基板１０は、半導体層を含む。基板１０には、配線２１を介して半導体素子３０に導通する補助素子１３が形成されている。補助素子１３は、基板１０に含まれる半導体層の一部と、当該半導体層とは異なる導電型の半導体層とを含む。厚さ方向ｚに沿って視て、補助素子１３は、半導体素子３０の外方に位置する。したがって、半導体装置Ａ２０によっても、補助素子１３により半導体装置Ａ２０の機能性を高めつつ、半導体装置Ａ２０の大型化を抑制することが可能となる。

本発明は、先述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。

Ａ１０，Ａ１１，Ａ２０：半導体装置
１０：基板
１０Ａ：主面
１０Ｂ：裏面
１０Ｃ：側面
１１：凹部
１１Ａ：底面
１１Ｂ：中間面
１２：貫通孔
１２Ａ：孔壁面
１３：補助素子
１３１：第１半導体層
１３２：第２半導体層
１３３：コンタクト層
１３３Ａ：下地層
１３３Ｂ：本体層
１４：絶縁層
２１：配線
２１Ａ：下地層
２１Ｂ：本体層
２１１：第１配線
２１２：第２配線
２２：連絡配線
２２Ａ：下地層
２２Ｂ：本体層
２３：端子
２３Ａ：下地層
２３Ｂ：本体層
２３１：第１端子
２３２：第２端子
３０：半導体素子
３０１：第１素子
３０２：第２素子
３１：第１電極
３２：第２電極
３９：接合層
４０：ワイヤ
４０１：第１ワイヤ
４０２：第２ワイヤ
４０３：第３ワイヤ
５０：封止樹脂
６０：蓋部材
６１：接着層
８０：基材
８０Ａ：主面
８０Ｂ：裏面
８０Ｃ：側面
８０１：ｎ型半導体層
８０２：凹部
８０２Ａ：底面
８０２Ｂ：中間面
８１１：第１絶縁層
８１１Ａ：底面開口
８１１Ｂ：主面開口
８１２：第２絶縁層
８１２Ａ：裏面開口
８１３：第３絶縁層
８２１Ａ：第１下地層
８２１Ｂ：第１本体層
８２２Ａ：第２下地層
８２２Ｂ：第２本体層
８３：封止樹脂
８３Ａ：露出面
８４：テープ
８５１：第１溝
８５２：第２溝
８９１：第１マスク層
８９１Ａ：第１開口
８９２：第２マスク層
８９２Ａ：第２開口
ｚ：厚さ方向
ｘ：第１方向
ｙ：第２方向

Claims (17)

1. 半導体層を含む基板と、
   前記基板に配置された配線と、
   前記配線に接合され、かつ前記配線に導通する半導体素子と、を備え、
   前記基板には、前記配線を介して前記半導体素子に導通する補助素子が形成され、
   前記補助素子は、前記基板に含まれる半導体層の一部と、当該半導体層とは異なる導電型の半導体層と、を含み、
   前記基板の厚さ方向に沿って視て、前記補助素子は、前記半導体素子の外方に位置することを特徴とする、半導体装置。
2. 前記補助素子は、前記基板に含まれる第１半導体層の一部と、前記第１半導体層とは異なる導電型であり、かつ互いに離れて位置する少なくとも一対の第２半導体層と、を含み、
   前記第１半導体層の一部が、前記一対の第２半導体層に挟まれている、請求項１に記載の半導体装置。
3. 前記基板は、前記第１半導体層と、前記一対の第２半導体層の少なくともいずれかと、を覆う絶縁層を含み、
   前記配線は、前記絶縁層の上に配置されている、請求項２に記載の半導体装置。
4. 前記一対の第２半導体層は、前記厚さ方向に対して直交する方向において互いに離れて位置する、請求項３に記載の半導体装置。
5. 前記第１半導体層は、ｐ型半導体層であり、
   前記一対の第２半導体層は、ｎ型半導体層である、請求項３または４に記載の半導体装置。
6. 前記補助素子は、前記一対の第２半導体層に対して個別に導通し、かつ前記絶縁層を貫通する一対のコンタクト層を有し、
   前記一対のコンタクト層は、前記配線に導通している、請求項３ないし５のいずれかに記載の半導体装置。
7. 前記補助素子は、前記半導体素子に対して並列接続されている、請求項２ないし６のいずれかに記載の半導体装置。
8. 前記基板は、前記厚さ方向において互いに反対側を向く主面および裏面を有し、
   前記基板には、前記主面から前記裏面に向けて凹む凹部が形成され、
   前記半導体素子の少なくとも一部が、前記凹部に収容されている、請求項７に記載の半導体装置。
9. 前記厚さ方向に沿って視て、前記一対の第２半導体層は、前記主面と重なっている、請求項８に記載の半導体装置。
10. 前記凹部は、前記厚さ方向において前記主面と前記裏面との間に位置する底面と、前記底面と前記主面とにつながる複数の中間面と、により規定され、
    前記配線の少なくとも一部は、前記底面に配置されている、請求項８または９に記載の半導体装置。
11. 前記底面に対する前記複数の中間面の各々の傾斜角は、いずれも同一である、請求項１０に記載の半導体装置。
12. 前記配線につながる複数の連絡配線をさらに備え、
    前記基板には、前記底面から前記裏面に至る複数の貫通孔が形成され、
    前記複数の連絡配線は、前記複数の貫通孔に対して個別に収容されている、請求項１０または１１に記載の半導体装置。
13. 前記裏面に配置された複数の端子をさらに備え、
    前記複数の端子の各々は、前記複数の連絡配線のいずれかにつながっている、請求項１２に記載の半導体装置。
14. 前記半導体素子は、発光素子である、請求項８ないし１３のいずれかに記載の半導体装置。
15. 前記補助素子は、ツェナーダイオードである、請求項１４に記載の半導体装置。
16. 前記半導体素子は、ＬＥＤであり、
    前記半導体素子を覆い、かつ透光性を有する封止樹脂をさらに備え、
    前記封止樹脂の少なくとも一部が、前記凹部に収容されている、請求項１５に記載の半導体装置。
17. 前記半導体素子は、ＶＣＳＥＬであり、
    透光性を有する蓋部材をさらに備え、
    前記蓋部材は、前記主面に支持されている、請求項１５に記載の半導体装置。

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