JP2021081981A - メモリシステムおよび制御方法 - Google Patents

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Abstract

【課題】不揮発性メモリの記憶領域を効率的に利用できるメモリシステムを実現する。【解決手段】メモリシステムのコントローラは、受信したライト要求の集合に関連付けられているライトデータを、第２の記憶領域に書き込むことなく第１の書き込み先記憶領域に、メモリセル当たりに複数ビットを書き込むための第１の書き込みモードで書き込む。第１の書き込み先記憶領域の状態を書き込みが中断された第２の状態に遷移させるための第１の要求をホストから受信した場合、コントローラは、ホストのライトバッファから内部バッファに未転送の残りのライトデータを転送し、残りのライトデータを、第２の記憶領域に、メモリセル当たりに１ビットを書き込むための第２の書き込みモードで書き込む。【選択図】図１０

Description

本発明の実施形態は、不揮発性メモリを制御する技術に関する。
近年、不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムの一つとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。
ＳＳＤは、データセンターのサーバのような様々なホスト計算機システムのストレージデバイスとして使用されている。
不揮発性メモリにおいては、メモリセル当たりに格納されるデータのビット数が増えるほど、記憶容量は増加するものの、データを書き込むために要する時間は長くなる傾向がある。
このため、不揮発性メモリの記憶領域を効率的に利用できるようにするための新たな技術の実現が必要とされる。
特開２０１９−１９１９０９号公報
本発明が解決しようとする課題は、不揮発性メモリの記憶領域を効率的に利用できるメモリシステムおよび制御方法を提供することである。
実施形態によれば、ホストに接続可能なメモリシステムは、不揮発性メモリと、前記不揮発性メモリに電気的に接続され、前記不揮発性メモリに含まれる複数の第１の記憶領域にメモリセル当たりに複数ビットを書き込むための第１の書き込みモードでデータを書き込み、前記不揮発性メモリに含まれる第２の記憶領域にメモリセル当たりに１ビットを書き込むための第２の書き込みモードでデータを書き込むように構成されたコントローラとを具備する。前記コントローラは、前記複数の第１の記憶領域から割り当てられた第１の書き込み先記憶領域にライトデータを書き込むためのライト要求それぞれを前記ホストから受信したことに応じて、前記受信したライト要求の集合に関連付けられているライトデータを前記ホストのライトバッファから前記メモリシステム内の内部バッファに転送し、前記内部バッファに転送された前記ライトデータを前記第２の記憶領域に書き込むことなく前記第１の書き込み先記憶領域に前記第１の書き込みモードで書き込む。前記コントローラは、前記第１の書き込み先記憶領域の状態を、データの書き込みが可能な書き込み先記憶領域として割り当てられている第１の状態から、書き込みが中断された第２の状態に遷移させるための第１の要求を前記ホストから受信した場合、前記第１の書き込み先記憶領域に対する受信済みのライト要求のうち前記内部バッファにライトデータが転送されていない第１のライト要求それぞれに関連付けられている残りのライトデータを前記ホストのライトバッファから前記内部バッファに転送し、前記内部バッファに転送された前記残りのライトデータを前記第１の書き込み先記憶領域に書き込むことなく前記第２の記憶領域に前記第２の書き込みモードで書き込み、前記第１の書き込み先記憶領域の状態を前記第１の状態から前記第２の状態に遷移させる。
ホストと実施形態に係るメモリシステムとの関係を示すブロック図。 実施形態に係るメモリシステムの構成例を示すブロック図。 実施形態に係るメモリシステムにおいて使用される、複数のクワドレベルセルブロック（ＱＬＣブロック）とシングルレベルバッファ（ＳＬＣバッファ）を示すブロック図。 実施形態に係るメモリシステムにおいて使用される、複数のチャンネルと複数のＮＡＮＤ型フラッシュメモリチップとの関係を示すブロック図。 実施形態に係るメモリシステムにおいて使用される、あるブロックグループ（スーパーブロック）の構成例を示す図。 実施形態のメモリシステムにおいて実行されるフォギー・ファイン書き込み動作を説明するための図。 比較例に係るＳＳＤにおいて実行される、ＱＬＣブロックとＳＬＣバッファを制御する動作を説明するための図。 実施形態のメモリシステムにおいて実行される、ＱＬＣブロックとＳＬＣバッファを制御する動作を説明するための図。 実施形態に係るメモリシステムにおいて実行される書き込み動作を示すブロック図。 実施形態に係るメモリシステムにおいて実行される書き込み動作のシーケンスと読み出し動作のシーケンスを示すブロック図。 実施形態に係るメモリシステムにおいて実行される書き込み動作の手順とオープンされているＱＬＣスーパーブロックをインアクティブ状態に遷移させる動作の手順を示すフローチャート。 インアクティブ状態のＱＬＣスーパーブロックを再オープンする動作の手順を示すフローチャート。 比較例に係るＳＳＤＩおいて必要となるＳＬＣバッファ容量と、実施形態に係るメモリシステムにおいて必要となるＳＬＣバッファ容量とを説明するための図。 実施形態に係るメモリシステムにおいて使用されるブロック管理テーブルのデータ構造の例を示す図。 オープン状態またはインアクティブ状態のＱＬＣスーパーブロックに対応する、読み出し不可能ポインタ（ＵＲＰ）とライトポインタ（ＷＰ）とを説明するための図。 クローズ状態のＱＬＣスーパーブロックに対応する、読み出し不可能ポインタ（ＵＲＰ）とライトポインタ（ＷＰ）とを説明するための図。 オープン状態のＱＬＣスーパーブロック（書き込み先記憶領域）の読み出し不可能領域に書き込むべきデータそれぞれが存在している位置を示すアドレスリストを示す図。 インアクティブ状態のＱＬＣスーパーブロックの読み出し不可能領域に書き込むべきデータそれぞれが存在している位置を示すアドレスリストを示す図。 実施形態に係るメモリシステムにおいて実行される読み出し動作の手順を示すフローチャート。 実施形態に係るメモリシステムにおいて実行される読み出し動作の別の手順を示すフローチャート。
以下、図面を参照して、実施形態を説明する。
図１は、ホストと実施形態に係るメモリシステムとの関係を示すブロック図である。
このメモリシステムは、不揮発性メモリにデータを書き込み、不揮発性メモリからデータを読み出すように構成された半導体ストレージデバイスである。このメモリシステムは、ＮＡＮＤフラッシュ技術ベースのソリッドステートドライブ（ＳＳＤ）３として実現されている。
ホスト（ホストデバイス）２は、複数のＳＳＤ３を制御するように構成されている。ホスト２は、複数のＳＳＤ３によって構成されるフラッシュアレイをストレージとして使用するように構成された情報処理装置によって実現される。この情報処理装置はパーソナルコンピュータであってもよいし、サーバコンピュータであってもよい。
なお、ＳＳＤ３は、ストレージアレイ内に設けられる複数のストレージデバイスの一つとして利用されてもよい。ストレージアレイは、サーバコンピュータのような情報処理装置にケーブルまたはネットワークを介して接続されてもよい。ストレージアレイは、このストレージアレイ内の複数のストレージ（例えば複数のＳＳＤ３）を制御するコントローラを含む。ＳＳＤ３がストレージアレイに適用された場合には、このストレージアレイのコントローラが、ＳＳＤ３のホストとして機能してもよい。
以下では、サーバコンピュータのような情報処理装置がホスト２として機能する場合を例示して説明する。
ホスト（サーバ）２と複数のＳＳＤ３は、インタフェース５０を介して相互接続される（内部相互接続）。この相互接続のためのインタフェース５０としては、これに限定されないが、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）（登録商標）、ＮＶＭ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）（登録商標）、Ｅｔｈｅｒｎｅｔ（登録商標）、ＮＶＭｅ ｏｖｅｒ Ｆａｂｒｉｃｓ（ＮＶＭｅＯＦ）等を使用し得る。
ホスト２として機能するサーバコンピュータの典型例としては、データセンター内のサーバコンピュータ（以下、サーバと称する）が挙げられる。
ホスト２がデータセンター内のサーバによって実現されるケースにおいては、このホスト（サーバ）２は、ネットワーク６０を介して複数のエンドユーザ端末（クライアント）６１に接続されてもよい。ホスト２は、これらエンドユーザ端末６１に対して様々なサービスを提供することができる。
ホスト（サーバ）２によって提供可能なサービスの例には、（１）システム稼働プラットフォームを各クライアント（各エンドユーザ端末６１）に提供するプラットホーム・アズ・ア・サービス（ＰａａＳ）、（２）仮想サーバのようなインフラストラクチャを各クライアント（各エンドユーザ端末６１）に提供するインフラストラクチャ・アズ・ア・サービス（ＩａａＳ）、等がある。
複数の仮想マシンが、このホスト（サーバ）２として機能する物理サーバ上で実行されてもよい。ホスト（サーバ）２上で走るこれら仮想マシンの各々は、この仮想マシンに対応するクライアント（エンドユーザ端末６１）に各種サービスを提供するように構成された仮想サーバとして機能することができる。各仮想マシンにおいては、対応するエンドユーザ端末６１によって使用される、オペレーティングシステムおよびユーザアプリケーションが実行される。各仮想マシンに対応するオペレーティングシステムは、Ｉ／Ｏサービスを含む。このＩ／Ｏサービスは、論理ブロックアドレス（ＬＢＡ）ベースのブロックＩ／Ｏサービスであってもよいし、あるいは、キー・バリュー・ストアサービスであってもよい。
各仮想マシンに対応するオペレーティングシステムにおいては、Ｉ／Ｏサービスは、ユーザアプリケーションからのライト／リードに関する要求に応答して、Ｉ／Ｏコマンド（ライトコマンド、リードコマンド）を発行する。これらＩ／Ｏコマンドはホスト２内のサブミッションキューに入れられ、そしてこのサブミッションキューを介してＳＳＤ３に送出される。
ＳＳＤ３のコントローラは、メモリセル当たりに複数ビットを書き込むための第１の書き込みモードとメモリセル当たりに１ビットを書き込むための第２の書き込みモードとを選択的に使用して、ホスト２からのライトデータを不揮発性メモリに書き込む。
より詳しくは、ＳＳＤ３のコントローラは、不揮発性メモリに含まれる複数の第１の記憶領域の各々にメモリセル当たりに複数ビットを書き込むための第１の書き込みモードでデータを書き込み、不揮発性メモリに含まれる第２の記憶領域にメモリセル当たりに１ビットを書き込むための第２の書き込みモードでデータを書き込む。
図２は、ＳＳＤ３の構成例を示す。
ＳＳＤ３は、コントローラ４および不揮発性メモリ（ＮＡＮＤ型フラッシュメモリ）５を備える。ＳＳＤ３は、ランダムアクセスメモリ、例えば、ＤＲＡＭ６も備えていてもよい。
ＮＡＮＤ型フラッシュメモリ５は、マトリクス状に配置された複数のメモリセルを含むメモリセルアレイを含む。ＮＡＮＤ型フラッシュメモリ５は、２次元構造のＮＡＮＤ型フラッシュメモリであってもよいし、３次元構造のＮＡＮＤ型フラッシュメモリであってもよい。
ＮＡＮＤ型フラッシュメモリ５のメモリセルアレイは、複数のブロックＢＬＫ０〜ＢＬＫｍ−１を含む。ブロックＢＬＫ０〜ＢＬＫｍ−１の各々は複数のページ（ここではページＰ０〜Ｐｎ−１）を含む。ブロックＢＬＫ０〜ＢＬＫｍ−１は、消去単位として機能する。ブロックは、「消去ブロック」、「物理ブロック」、または「物理消去ブロック」と称されることもある。ページＰ０〜Ｐｎ−１は、データ書き込み動作およびデータ読み出し動作の単位である。
コントローラ４は、ＴｏｇｇｌｅＮＡＮＤフラッシュインタフェース、オープンＮＡＮＤフラッシュインタフェース（ＯＮＦＩ）のようなＮＡＮＤインタフェース１３を介して、不揮発性メモリであるＮＡＮＤ型フラッシュメモリ５に電気的に接続されている。コントローラ４は、ＮＡＮＤ型フラッシュメモリ５を制御するように構成されたメモリコントローラとして動作する。このコントローラ４は、Ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ（ＳｏＣ）のような回路によって実現されてもよい。
ＮＡＮＤ型フラッシュメモリ５は、図３に示すように、シングルレベルセルバッファ（ＳＬＣバッファ）２０１と、複数のクワドレベルセルブロック（ＱＬＣブロック）を含むクワドレベルセル領域（ＱＬＣ領域）２０２とを含む。
複数のＱＬＣブロックの各々は、一つのメモリセル当たりに４ビットを記憶する書き込みモード（プログラムモードとも云う）によってデータが書き込まれるブロックである。複数のＱＬＣブロックは、上述した複数の第１の記憶領域の一例である。
各ＱＬＣブロックにデータを書き込む動作においては、４ページ分のデータが、同一ワード線に接続された複数のメモリセルに書き込まれる。これにより、メモリセル当たりに４ビットのデータを書き込むことができる。
ＳＬＣバッファ２０１は、複数のＳＬＣブロックを含んでもよい。各ＳＬＣブロックは一つのメモリセル当たりに１ビットを記憶する書き込みモード（プログラムモードとも云う）によってデータが書き込まれるブロックである。ＳＬＣバッファ２０１は、上述した第２の記憶領域の一例である。
ＳＬＣブロックにおけるメモリセル当たりの記憶密度は１ビット（すなわち、ワード線当たり１ページ）であり、ＱＬＣブロックにおけるメモリセル当たりの記憶密度は４ビット（すなわち、ワード線当たり４ページ）である。
ＮＡＮＤ型フラッシュメモリ５に対するデータの読み出し速度および書き込み速度は、記憶密度が高いほど遅く、記憶密度が低いほど速い。したがって、ＱＬＣモードブロックに対するデータの読み出しおよび書き込みに要する時間は、ＳＬＣブロックに対するデータの読み出しおよび書き込みに要する時間よりも長くなる。
ＱＬＣブロックにデータを書き込む動作は、同じワード線に接続されたメモリセル群に対する複数回の書き込み動作（フォギー書き込み動作、ファイン書き込み動作）によって実行される。１回目の書き込み動作（フォギー書き込み動作）は各メモリセルの閾値電圧を粗く設定する書き込み動作であり、２回目の書き込み動作（ファイン書き込み動作）は各メモリセルの閾値電圧を調整する書き込み動作である。
１回目の書き込み動作（フォギー書き込み動作）では、まず、４ページ分のデータが、１回目のデータ転送動作によってＮＡＮＤ型フラッシュメモリ５にページサイズ単位で転送される。つまり、１ページ当たりのデータサイズ（ページサイズ）が１６ＫＢであるならば、６４ＫＢのデータがＮＡＮＤ型フラッシュメモリ５にページサイズ単位で転送される。そして、４ページ分のデータをＮＡＮＤ型フラッシュメモリ５内のメモリセルアレイにプログラムするための１回目の書き込み動作（フォギー書き込み動作）が行われる。
２回目のプログラム動作（ファイン書き込み動作）では、フォギー書き込み動作と同様に、４ページ分のデータが、２回目のデータ転送動作でＮＡＮＤ型フラッシュメモリ５にページサイズ単位で再び転送される。２回目のデータ転送動作でＮＡＮＤ型フラッシュメモリ５に転送されるデータは、１回目のデータ転送動作によって転送されるデータと同一である。そして、転送された４ページ分のデータをＮＡＮＤ型フラッシュメモリ５内のメモリセルアレイにプログラムするための２回目の書き込み動作（ファイン書き込み動作）が行われる。
さらに、あるワード線に接続された複数のメモリセルに対するフォギー書き込み動作が終了しても、このワード線に接続された複数のメモリセルに対するファイン書き込み動作はすぐに実行することはできない。このワード線に接続された複数のメモリセルに対するファイン書き込み動作は、後続する１以上のワード線に接続されたメモリセル群に対するフォギー書き込み動作が終了した後に実行可能となる。このため、ＱＬＣブロックにデータを書き込むために必要な時間は長くなる。また、ＱＬＣブロックのあるワード線に接続された複数のメモリセルにフォギー書き込み動作によって書き込まれたデータは、後続する１以上のワード線に接続されたメモリセル群に対するフォギー書き込み動作が終了し、且つこのワード線に接続された複数のメモリセルに対するファイン書き込み動作が終了まで、読み出すことができない。
ＮＡＮＤ型フラッシュメモリ５は、図４に示すように、複数のＮＡＮＤ型フラッシュメモリチップ（ＮＡＮＤ型フラッシュメモリダイ）を含んでいてもよい。個々のＮＡＮＤ型フラッシュメモリチップは独立して動作可能である。このため、ＮＡＮＤ型フラッシュメモリチップは、並列動作可能な単位として機能する。図４においては、ＮＡＮＤインタフェース１３に１６個のチャンネルＣｈ．１〜Ｃｈ．１６が接続されており、１６個のチャンネルＣｈ．１〜Ｃｈ．１６の各々に２つのＮＡＮＤ型フラッシュメモリチップが接続されている場合が例示されている。この場合、チャンネルＣｈ．１〜Ｃｈ．１６に接続された１６個のＮＡＮＤ型フラッシュメモリチップ＃１〜＃１６がバンク＃０として編成されてもよく、またチャンネルＣｈ．１〜Ｃｈ．１６に接続された残りの１６個のＮＡＮＤ型フラッシュメモリチップ＃１７〜＃３２がバンク＃１として編成されてもよい。バンクは、複数のメモリモジュールをバンクインタリーブによって並列動作させるための単位として機能する。図４の構成例においては、１６チャンネルと、２つのバンクを使用したバンクインタリーブとによって、最大３２個のＮＡＮＤ型フラッシュメモリチップを並列動作させることができる。
消去動作は、一つのブロック（物理ブロック）の単位で実行されてもよいし、並列動作可能な複数の物理ブロックの集合を含むブロックグループ（スーパーブロック）の単位で実行されてもよい。一つのブロックグループ、つまり複数の物理ブロックの集合を含む一つのスーパーブロックは、これに限定されないが、ＮＡＮＤ型フラッシュメモリチップ＃１〜＃３２から一つずつ選択される計３２個の物理ブロックを含んでいてもよい。なお、ＮＡＮＤ型フラッシュメモリチップ＃１〜＃３２の各々はマルチプレーン構成を有していてもよい。例えば、ＮＡＮＤ型フラッシュメモリチップ＃１〜＃３２の各々が、２つのプレーンを含むマルチプレーン構成を有する場合には、一つのスーパーブロックは、ＮＡＮＤ型フラッシュメモリチップ＃１〜＃３２に対応する６４個のプレーンから一つずつ選択される計６４個の物理ブロックを含んでいてもよい。
図５には、３２個の物理ブロック（ここでは、ＮＡＮＤ型フラッシュメモリチップ＃１内の物理ブロックＢＬＫ２、ＮＡＮＤ型フラッシュメモリチップ＃２内の物理ブロックＢＬＫ３、ＮＡＮＤ型フラッシュメモリチップ＃３内の物理ブロックＢＬＫ７、ＮＡＮＤ型フラッシュメモリチップ＃４内の物理ブロックＢＬＫ４、ＮＡＮＤ型フラッシュメモリチップ＃５内の物理ブロックＢＬＫ６、…、ＮＡＮＤ型フラッシュメモリチップ＃３２内の物理ブロックＢＬＫ３）を含む一つのスーパーブロック（ＳＢ）が例示されている。
図３で説明した各ＱＬＣブロックは、一つのスーパーブロック（ＱＬＣスーパーブロック）によって実現されてもよいし、一つの物理ブロック（ＱＬＣ物理ブロック）によって実現されてもよい。なお、一つのスーパーブロックが一つの物理ブロックのみを含む構成が利用されてもよく、この場合には、一つのスーパーブロックは一つの物理ブロックと等価である。
本実施形態においては、ＮＡＮＤ型フラッシュメモリ５に含まれる複数の物理ブロックは第１の物理ブロックの集合と第２の物理ブロックの集合とに分類される。第１の物理ブロックの集合は複数の第１の記憶領域（複数のＱＬＣブロック）として編成され、第２の物理ブロックの集合は第１の記憶領域（ＳＬＣバッファ２０１）として編成される。
複数の第１の記憶領域（複数のＱＬＣブロック）はホスト２によって書き込まれるデータ（ユーザデータ）を記憶するためのユーザデータ記憶領域として使用される。複数の第１の記憶領域は、これに限定されないが、例えばＮＶＭｅ仕様に規定されたｚｏｎｅｄ ｎａｍｅｓｐａｃｅ（ＺＮＳ）で使用される複数のゾーンであってもよい。この場合、ＬＢＡのような論理アドレス空間は複数の論理アドレス範囲（ＬＢＡ範囲）に分割され、複数の第１の記憶領域には複数の論理アドレス範囲（ＬＢＡ範囲）がそれぞれ割り当てられる。
次に、図２のコントローラ４の構成について説明する。
コントローラ４は、ＮＡＮＤ型フラッシュメモリ５のデータ管理およびブロック管理を実行するように構成されたフラッシュトランスレーション層（ＦＴＬ）として機能し得る。このＦＴＬによって実行されるデータ管理には、（１）論理アドレスそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間の対応関係を示すマッピング情報の管理、（２）ＮＡＮＤ型フラッシュメモリ５の制約（例えば、ページ単位のリード／ライト動作とブロック単位の消去動作）を隠蔽するための処理、等が含まれる。論理アドレスは、ＳＳＤ３の論理アドレス空間内の位置をアドレス指定するためにホスト２によって使用されるアドレスである。この論理アドレスとしては、ＬＢＡ（ｌｏｇｉｃａｌ ｂｌｏｃｋ ａｄｄｒｅｓｓ（ａｄｄｒｅｓｓｉｎｇ））が使用され得る。
ＳＳＤ３をアクセスするためにホスト２によって使用される論理アドレスそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間のマッピングの管理は、アドレス変換テーブル（論理物理アドレス変換テーブル：Ｌ２Ｐテーブル）３１を用いて実行される。コントローラ４は、Ｌ２Ｐテーブル３１を使用して、論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングを所定の管理サイズ単位で管理してもよい。ある論理アドレスに対応する物理アドレスは、この論理アドレスに対応するデータがライトされたＮＡＮＤ型フラッシュメモリ５内の最新の物理記憶位置を示す。Ｌ２Ｐテーブル３１は、ＳＳＤ３の電源オン時にＮＡＮＤ型フラッシュメモリ５からＤＲＡＭ６にロードされてもよい。
ＮＡＮＤ型フラッシュメモリ５においては、ページへのデータ書き込みは１消去サイクル当たり１回のみ可能である。つまり、データが既に書き込まれているブロック内の領域に新たなデータを直接上書きすることができない。このため、既に書き込まれているデータを更新する場合には、コントローラ４はそのブロック（または別のブロック）内の未書き込み領域に新たなデータを書き込み、そして以前のデータを無効データとして扱う。換言すれば、コントローラ４は、ある論理アドレスに対応する更新データを、この論理アドレスに対応する以前のデータが格納されている物理記憶位置ではなく、別の物理記憶位置に書き込む。そして、コントローラ４は、Ｌ２Ｐテーブル３１を更新してこの論理アドレスをこの別の物理記憶位置に関連付けると共に、以前のデータを無効化する。
ブロック管理には、バッドブロック（不良ブロック）の管理と、ウェアレベリングと、ガベージコレクション（ＧＣ）等が含まれる。ウェアレベリングは、ブロックそれぞれの書き換え回数（プログラム／イレーズサイクルの数）を均一化するための動作である。
ＧＣは、フリーブロックの個数を増やすための動作である。フリーブロックとは、有効データを含まないブロックを意味する。ＧＣにおいては、コントローラ４は、有効データと無効データとが混在する幾つかのブロック内の有効データを別のブロック（例えばフリーブロック）にコピーする。ここで、有効データとは、ある論理アドレスに関連付けられているデータを意味する。例えば、Ｌ２Ｐテーブル３１から参照されているデータ（すなわち論理アドレスから最新のデータとして紐付けられているデータ）は有効データであり、後にホスト２からリードされる可能性がある。無効データとは、どの論理アドレスにも関連付けられていないデータを意味する。どの論理アドレスにも関連付けられていないデータは、もはやホスト２からリードされる可能性が無いデータである。そして、コントローラ４は、Ｌ２Ｐテーブル３１を更新して、コピーされた有効データの論理アドレスそれぞれをコピー先の物理アドレスにマッピングする。有効データが別のブロックにコピーされることによって無効データのみになったブロックはフリーブロックとして解放される。これによって、このブロックは、このブロックに対する消去動作が実行された後に再利用することが可能となる。
コントローラ４は、ホストインタフェース１１、ＣＰＵ１２、ＮＡＮＤインタフェース１３、ＤＲＡＭインタフェース１４、直接メモリアクセスコントローラ（ＤＭＡＣ）１５、スタティックＲＡＭ（ＳＲＡＭ）１６、ＥＣＣエンコード／デコード部１７、等を含む。これらホストインタフェース１１、ＣＰＵ１２、ＮＡＮＤインタフェース１３、ＤＲＡＭインタフェース１４、直接メモリアクセスコントローラ（ＤＭＡＣ）１５、ＳＲＡＭ１５、ＥＣＣエンコード／デコード部１７は、バス１０を介して相互接続される。
ホストインタフェース１１は、ホスト２との通信を実行するように構成されたホストインタフェース回路である。このホストインタフェース１１は、例えば、ＰＣＩｅコントローラ（ＮＶＭｅコントローラ）であってもよい。あるいは、ＳＳＤ３がＥｔｈｅｒｎｅｔ（登録商標）を介してホスト２に接続される構成においては、ホストインタフェース１１は、ＮＶＭｅ ｏｖｅｒ Ｆａｂｒｉｃｓ（ＮＶＭｅＯＦ）コントローラであってもよい。
ホストインタフェース１１は、ホスト２から様々なコマンドを受信する。これらコマンドには、ライトコマンド、リードコマンド、インアクティブコマンド、アロケートコマンド、デアロケートコマンド、等が含まれる。
ライトコマンドは書き込むべきデータ（ライトデータ）をＮＡＮＤ型フラッシュメモリ５に書き込むコマンド（ライト要求）であり、例えば、ライトデータの論理アドレス（開始ＬＢＡ）、このライトデータのサイズ、このライトデータが格納されているホスト２のライトバッファ内の位置を示すデータポインタ（バッファアドレス）、等を含む。
ＳＳＤ３はｚｏｎｅｄ ｎａｍｅｓｐａｃｅをサポートする第１タイプＳＳＤとして実現されていてもよい。第１タイプＳＳＤにおいては、ライト要求に含まれる論理アドレスの上位ビット部が、このライトコマンドに関連付けられたライトデータが書き込まれるべき書き込み先記憶領域（書き込み先ＱＬＣブロック）を指定する識別子として使用されてもよい。
あるいは、ＳＳＤ３はストリーム書き込みをサポートする第２タイプＳＳＤとして実現されていてもよい。第２タイプＳＳＤにおいては、ライト要求に含まれるストリームＩＤが、このライトコマンドに関連付けられたライトデータが書き込まれるべき書き込み先記憶領域（書き込み先ＱＬＣブロック）を指定する識別子として使用されてもよい。
あるいは、ＳＳＤ３は、コントローラ４が書き込み先記憶領域（書き込み先ＱＬＣブロック）と書き込み先記憶領域内の書き込み先位置（書き込み先ページ）とを決定し、決定した書き込み先記憶領域と決定した書き込み先位置とをホスト２に通知する第３タイプＳＳＤとして実現されていてもよい。
第３タイプＳＳＤにおいては、コントローラ４は、ＱｏＳドメインＩＤのようなＩＤを指定するブロック割り当て要求をホスト２から受信する。ＱｏＳドメインは、ＮＡＮＤ型フラッシュメモリ５内の一つの記憶領域に相当する。コントローラ４は、このブロック割り当て要求に含まれるＱｏＳドメインＩＤ用に使用されるべき書き込み先記憶領域を割り当てる。書き込み先記憶領域は一つの物理ブロック（ＱＬＣ物理ブロック）によって実現されてもよいし、幾つかのＱＬＣ物理ブロックを含むブロックグループ（ＱＬＣスーパーブロック）によって実現されてもよい。ホスト２から受信されるライト要求は、ＱｏＳドメインＩＤと、論理アドレスと、書き込むべきデータ（ライトデータ）のサイズ、等を含む。コントローラ４は、ライト要求に含まれるＱｏＳドメインＩＤに割り当てられている書き込み先記憶領域にライトデータをシーケンシャルに書き込む。そして、コントローラ４は、ライトデータが書き込まれた物理記憶位置を示す物理アドレス（ブロックアドレス、オフセット）をホスト２に通知する。第３タイプＳＳＤにおいては、Ｌ２Ｐテーブル３１は、コントローラ４ではなく、ホスト２によって管理される。
リードコマンドはデータをＮＡＮＤ型フラッシュメモリ５からデータを読み出すコマンド（リード要求）である。
第１タイプＳＳＤおよび第２タイプＳＳＤの各々に発行されるリードコマンドは、読み出すべきデータの論理アドレス（開始ＬＢＡ）、このデータのサイズ、このデータが転送されるべきホスト２のリードバッファ内の位置を示すデータポインタ（バッファアドレス）、等を含む。
第３タイプＳＳＤに発行されるリードコマンドは、読み出すべきデータが格納されている物理記憶位置を示す物理アドレス、このデータのサイズ、このデータが転送されるべきホスト２のリードバッファ内の位置を示すデータポインタ（バッファアドレス）、等を含む。
アロケートコマンドは、複数の第１の記憶領域（複数のＱＬＣブロック）の一つを書き込み先記憶領域（書き込み先ＱＬＣブロック）として割り当てるコマンド（要求）である。書き込み先ＱＬＣブロックは、データの書き込みが可能な書き込み先記憶領域として割り当てられているＱＬＣブロック、つまりオープンされているＱＬＣブロックを意味する。ｚｏｎｅｄ ｎａｍｅｓｐａｃｅで使用されるゾーンオープンコマンドは、このアロケートコマンドの一例である。
インアクティブコマンドは、書き込み先記憶領域（書き込み先ＱＬＣブロック）状態を、データの書き込みが可能な書き込み先記憶領域として割り当てられている第１の状態（オープン状態）から、書き込みが中断された第２の状態（インアクティブ状態）に遷移させるためのコマンド（要求）である。ｚｏｎｅｄ ｎａｍｅｓｐａｃｅで使用されるゾーンクローズコマンドは、このインアクティブコマンドの一例である。
デアロケートコマンドは、データで満たされている第１の記憶領域（ＱＬＣブロック）をフリーブロックにするためのコマンド（要求）である。ｚｏｎｅｄ ｎａｍｅｓｐａｃｅで使用されるゾーンリセットコマンドは、デアロケートコマンドの一例である。
ＣＰＵ１２は、ホストインタフェース１１、ＮＡＮＤインタフェース１３、ＤＲＡＭインタフェース１４、ＤＭＡＣ１５、ＳＲＡＭ１６、ＥＣＣエンコード／デコード部１７を制御するように構成されたプロセッサである。ＣＰＵ１２は、ＳＳＤ３の電源オンに応答してＮＡＮＤ型フラッシュメモリ５または図示しないＲＯＭから制御プログラム（ファームウェア）をＤＲＡＭ６にロードし、そしてこのファームウェアを実行することによって様々な処理を行う。なお、ファームウェアはＳＲＡＭ１６上にロードされてもよい。ＣＰＵ１２は、ホスト２からの様々なコマンドを処理するためのコマンド処理等を実行することができる。ＣＰＵ１２の動作は、上述のファームウェアによって制御される。なお、コマンド処理の一部または全部は、コントローラ４内の専用ハードウェアによって実行してもよい。
ＣＰＵ１２は、フラッシュマネージメント部２１およびディスパッチャ２２として機能することができる。なお、これらフラッシュマネージメント部２１およびディスパッチャ２２の各々の一部または全部も、コントローラ４内の専用ハードウェアによって実現されてもよい。
フラッシュマネージメント部２１は、複数のＱＬＣブロックから割り当てられた第１の書き込み先ＱＬＣブロックにライトデータを書き込むためのライト要求それぞれをホスト２から受信したことに応じて、受信したライト要求の集合に関連付けられているライトデータをホスト２のライトバッファからコントローラ４の内部バッファ１６１に転送する。ＳＲＡＭ１６の記憶領域の一部が内部バッファ１６１として使用されてもよいし、ＤＲＡＭ６の記憶領域の一部が内部バッファ１６１として使用されてもよい。
そして、フラッシュマネージメント部２１は、バッファ１６１に転送されたライトデータを、ＳＬＣバッファ２０１に書き込まずに、メモリセル当たりに４ビットを書き込む書き込みモード（例えば、フォギー・ファインモード）で第１の書き込み先ＱＬＣブロックに書き込む。
第１の書き込み先ＱＬＣブロックを、データの書き込みが可能な書き込み先ブロックとして割り当てられている第１の状態（オープン状態）から、書き込みが中断された第２の状態（インアクティブ状態）に遷移させるための第１の要求（インアクティベートコマンド）をホスト２から受信した場合、フラッシュマネージメント部２１は、第１の書き込み先ＱＬＣブロックに対する受信済みのライト要求のうち内部バッファ１６１にライトデータが転送されていない第１のライト要求それぞれに関連付けられている残りのライトデータ（未転送ライトデータ）をホスト２のライトバッファから内部バッファ１６１に転送する。
そして、フラッシュマネージメント部２１は、内部バッファ１６１に転送された残りのライトデータ（未転送ライトデータ）をメモリセル当たりに１ビットを書き込む書き込みモードでＳＬＣバッファ２０１に書き込み、第１の書き込み先ＱＬＣブロックの状態を第１の状態（オープン状態）から第２の状態（インアクティブ状態）に遷移させる。残りのライトデータ（未転送ライトデータ）をＳＬＣバッファ２０１に書き込むために必要な時間は短いので、第１の書き込み先ＱＬＣブロック用にホスト２のライトバッファに確保されていた領域を迅速に解放することが可能となる。
ＳＬＣバッファ２０１に書き込まれた残りのライトデータ（未転送ライトデータ）は、第１の書き込み先ＱＬＣブロックが再びオープンされた後に、第１の書き込み先ＱＬＣブロックに書き込まれる。
このように、第１の書き込み先ＱＬＣブロックを、書き込みが中断された第２の状態（インアクティブ状態）に遷移させるための第１の要求（インアクティベートコマンド）が受信される前の期間においては、ライトデータはＳＬＣバッファ２０１に書き込まれることなく第１の書き込み先ＱＬＣブロックにのみ書き込まれる。
したがって、全てのライトデータをＳＬＣバッファ２０１と第１の書き込み先ＱＬＣブロックの両方に書き込むための処理を実行するケース（Ａ）や、全てのライトデータをまずＳＬＣバッファ２０１のみに書き込み、ＳＳＤのアイドル時などにＳＬＣバッファ２０１から第１の書き込み先ＱＬＣブロックにライトデータを書き戻すための処理を実行するケース（Ｂ）に比べ、ＳＬＣバッファ２０１に書き込まれるデータの総量を削減することができる。
この結果、ＳＬＣバッファ２０１として割り当てることが必要なブロック（ＳＬＣブロック）の数を削減することが可能となるので、これによってＱＬＣ領域２０２として割り当てることが可能なブロック（ＱＬＣブロック）の数を増やすことが可能となる。
ディスパッチャ２２は、ホスト２のサブミッションキューからコマンドそれぞれを取得する。コントローラ４においては、オープンされている複数のＱＬＣブロック（複数の書き込み先ＱＬＣブロック）それぞれに対応する複数のコマンドキューが管理されている。ディスパッチャ２２は、これら取得したコマンドをライトコマンド（ライト要求）群とライトコマンド以外の他のコマンド群とに分類する。
さらに、ディスパッチャ２２は、ライトコマンド群のみを複数の書き込み先ＱＬＣブロックにそれぞれ対応する複数のグループに分類する。そして、ディスパッチャ２２は、各グループに属するライトコマンド群を、このグループに対応するコマンドキューに格納する。
例えば、ディスパッチャ２２は、書き込み先ＱＬＣブロック＃１にデータを書き込むための各ライトコマンドを書き込み先ＱＬＣブロック＃１に対応するコマンドキューに格納し、書き込み先ＱＬＣブロック＃２にデータを書き込むための各ライトコマンドを書き込み先ＱＬＣブロック＃２に対応するコマンドキューに格納する。
フラッシュマネージメント部２１は、書き込み先ＱＬＣブロック＃１にデータを書き込むためのライトコマンドの集合に関連付けられたライトデータの総サイズがＮＡＮＤ型フラッシュメモリ５の最小書き込みサイズに達した場合、最小書き込みサイズを有する、これらライトコマンドの集合に関連付けられたライトデータを、ホスト２のライトバッファから内部バッファ１６１に転送する。
また、フラッシュマネージメント部２１は、書き込み先ＱＬＣブロック＃２にデータを書き込むためのライトコマンドの集合に関連付けられたライトデータの総サイズがＮＡＮＤ型フラッシュメモリ５の最小書き込みサイズに達した場合、最小書き込みサイズを有する、これらライトコマンドの集合に関連付けられたライトデータを、ホスト２のライトバッファから内部バッファ１６１に転送する。
このように、ライトデータを最小書き込みサイズでホスト２のライトバッファから内部バッファ１６１に転送することにより、ＮＡＮＤ型フラッシュメモリ５に書き込むことが出来ない最小書き込みサイズ未満の多数のライトデータによって内部バッファ１６１が専有されてしまうことを抑制することが可能となり、これによって確保することが必要とされる内部バッファ１６１の容量を削減することが可能となる。
ＮＡＮＤインタフェース１３は、ＣＰＵ１２の制御の下、ＮＡＮＤ型フラッシュメモリ５を制御するように構成されたメモリ制御回路である。
ＤＲＡＭインタフェース１４は、ＣＰＵ１２の制御の下、ＤＲＡＭ６を制御するように構成されたＤＲＡＭ制御回路である。ＤＲＡＭ６の記憶領域の一部は、Ｌ２Ｐテーブル３１およびブロック管理テーブル３２用の記憶領域として利用されてもよい。ブロック管理テーブル３２は複数のＱＬＣブロックそれぞれに対応する管理情報の格納に使用される。なお、内部バッファ１６１はＳＲＡＭ１６ではなく、ＤＲＡＭ６内に配置されていてもよい。
ＤＭＡＣ１５は、ＣＰＵ１２の制御の下、ホスト２のライトバッファと内部バッファ１６１との間のデータ転送を実行する。ホスト２のライトバッファから内部バッファ１６１にライトデータを転送すべき場合には、ＣＰＵ１２は、ホスト２のライトバッファ内の位置を示す転送元アドレス、転送すべきライトデータのサイズ、内部バッファ１６１内の位置を示す転送先アドレスをＤＭＡＣ１５に対して指定する。
ＥＣＣエンコード／デコード部１７は、ＮＡＮＤ型フラッシュメモリ５にデータをライトすべき時、データ（書き込むべきデータ）をエンコード（ＥＣＣエンコード）することによってこのデータにエラー訂正コード（ＥＣＣ）を冗長コードとして付加する。ＮＡＮＤ型フラッシュメモリ５からデータがリードされた時、ＥＣＣエンコード／デコード部１７は、リードされたデータに付加されたＥＣＣを使用して、このデータのエラー訂正を行う（ＥＣＣデコード）。
図６は、ＳＳＤ３において実行されるフォギー・ファイン書き込み動作を説明するための図である。
ここでは、４つのワード線を往復する場合のフォギー・ファイン書き込み動作を例示する。書き込み先ＱＬＣブロック＃１に対するフォギー・ファイン書き込み動作は以下のように実行される。
（１）まず、４ページ（Ｐ０〜Ｐ３）分のライトデータがページ単位でＮＡＮＤ型フラッシュメモリ５に転送され、書き込み先ＱＬＣブロック＃１内のワード線ＷＬ０に接続された複数のメモリセルに、これら４ページ（Ｐ０〜Ｐ３）分のライトデータを書き込むためのフォギー書き込み動作が実行される。
（２）次いで、次の４ページ（Ｐ４〜Ｐ７）分のライトデータがこのＮＡＮＤ型フラッシュメモリ５にページ単位で転送され、この書き込み先ＱＬＣブロック＃１内のワード線ＷＬ１に接続された複数のメモリセルに、これら４ページ（Ｐ４〜Ｐ７）分のライトデータを書き込むためのフォギー書き込み動作が実行される。
（３）次いで、次の４ページ（Ｐ８〜Ｐ１１）分のライトデータがこのＮＡＮＤ型フラッシュメモリ５にページ単位で転送され、この書き込み先ＱＬＣブロック＃１内のワード線ＷＬ２に接続された複数のメモリセルに、これら４ページ（Ｐ８〜Ｐ１１）分のライトデータを書き込むためのフォギー書き込み動作が実行される。
（４）次いで、次の４ページ（Ｐ１２〜Ｐ１５）分のライトデータがこのＮＡＮＤ型フラッシュメモリ５にページ単位で転送され、この書き込み先ＱＬＣブロック＃１内のワード線ＷＬ３に接続された複数のメモリセルに、これら４ページ（Ｐ１２〜Ｐ１５）分のライトデータを書き込むためのフォギー書き込み動作が実行される。
（５）ワード線ＷＬ３に接続された複数のメモリセルに対するフォギー書き込み動作が終了すると、書き込み対象のワード線はワード線ＷＬ０に戻り、ワード線ＷＬ０に接続された複数のメモリセルに対するファイン書き込み動作の実行が可能となる。そして、ワード線ＷＬ０に対するフォギー書き込み動作で使用された４ページ（Ｐ０〜Ｐ３）分のライトデータと同じ４ページ（Ｐ０〜Ｐ３）分のライトデータがページ単位でＮＡＮＤ型フラッシュメモリ５に再び転送され、この書き込み先ＱＬＣブロック＃１内のワード線ＷＬ０に接続された複数のメモリセルに、これら４ページ（Ｐ０〜Ｐ３）分のライトデータを書き込むためのファイン書き込み動作が実行される。これにより、ページＰ０〜Ｐ３に対するフォギー・ファイン書き込み動作が終了する。この結果、ページＰ０〜Ｐ３に対応するデータを書き込み先ＱＬＣブロック＃１から正しく読み出すことが可能となる。
（６）次いで、次の４ページ（Ｐ１６〜Ｐ１９）分のライトデータがこのＮＡＮＤ型フラッシュメモリ５にページ単位で転送され、この書き込み先ＱＬＣブロック＃１内のワード線ＷＬ４に接続された複数のメモリセルに、これら４ページ（Ｐ１６〜Ｐ１９）分のライトデータを書き込むためのフォギー書き込み動作が実行される。
（７）ワード線ＷＬ４に接続された複数のメモリセルに対するフォギー書き込み動作が終了すると、書き込み対象のワード線はワード線ＷＬ１に戻り、ワード線ＷＬ１に接続された複数のメモリセルに対するファイン書き込み動作の実行が可能となる。そして、ワード線ＷＬ１に対するフォギー書き込み動作で使用された４ページ（Ｐ４〜Ｐ７）分のライトデータと同じ４ページ（Ｐ４〜Ｐ７）分のライトデータがページ単位でＮＡＮＤ型フラッシュメモリ５に再び転送され、この書き込み先ＱＬＣブロック＃１内のワード線ＷＬ１に接続された複数のメモリセルに、これら４ページ（Ｐ４〜Ｐ７）分のライトデータを書き込むためのファイン書き込み動作が実行される。これにより、ページＰ４〜Ｐ７に対するフォギー・ファイン書き込み動作が終了する。この結果、ページＰ４〜Ｐ７に対応するデータを書き込み先ＱＬＣブロック＃１から正しく読み出すことが可能となる。
（８）次いで、次の４ページ（Ｐ２０〜Ｐ２３）分のライトデータがこのＮＡＮＤ型フラッシュメモリ５にページ単位で転送され、この書き込み先ＱＬＣブロック＃１内のワード線ＷＬ５に接続された複数のメモリセルに、これら４ページ（Ｐ２０〜Ｐ２３）分のライトデータを書き込むためのフォギー書き込み動作が実行される。
（９）ワード線ＷＬ５に接続された複数のメモリセルに対するフォギー書き込み動作が終了すると、書き込み対象のワード線はワード線ＷＬ２に戻り、ワード線ＷＬ２に接続された複数のメモリセルに対するファイン書き込み動作の実行が可能となる。そして、ワード線ＷＬ２に対するフォギー書き込み動作で使用された４ページ（Ｐ８〜Ｐ１１）分のライトデータと同じ４ページ（Ｐ８〜Ｐ１１）分のライトデータがページ単位でＮＡＮＤ型フラッシュメモリ５に再び転送され、この書き込み先ＱＬＣブロック＃１内のワード線ＷＬ２に接続された複数のメモリセルに、これら４ページ（Ｐ８〜Ｐ１１）分のライトデータを書き込むためのファイン書き込み動作が実行される。これにより、ページＰ８〜Ｐ１１に対するフォギー・ファイン書き込み動作が終了する。この結果、ページＰ８〜Ｐ１１に対応するデータを書き込み先ＱＬＣブロック＃１から正しく読み出すことが可能となる。
図７は、比較例に係るＳＳＤにおいて実行される、ＱＬＣブロックとＳＬＣバッファを制御する動作を説明するための図である。
（ケースＡ）
比較例に係るＳＳＤにおいては、ホストから受信された全てのライトデータがＱＬＣブロックとＳＬＣバッファ２０１の両方に書き込まれる。
すなわち、まず、書き込み先ＱＬＣブロック＃１または書き込み先ＱＬＣブロック＃２に対するライト要求それぞれがホスト２から受信される度、これら受信されたライト要求それぞれに関連付けられたライトデータがホスト２から受信され、そして内部バッファ１６１に格納される。
内部バッファ１６１に格納されたライトデータはＳＬＣバッファ２０１に書き込まれると共に、書き込み先ＱＬＣブロック＃１（または書き込み先ＱＬＣブロック＃２）にも書き込まれる。あるライト要求に対応するライトデータがＳＬＣバッファ２０１に書き込まれた時点で、このライト要求の完了（Ｃｏｍｐｌｅｔｉｏｎ）を示す応答がホストに返される。
ＳＬＣバッファ２０１に格納されたライトデータは、例えば、停電のようなパワーロスによって失われる内部バッファ１６１の内容を復元する目的のために使用される。
（ケースＢ）
比較例に係るＳＳＤにおいては、まず、ホストから受信された全てのライトデータがＳＬＣバッファ２０１にのみ書き込まれる。そしてＳＳＤのアイドル時などに、ＳＬＣバッファ２０１に格納されているライトデータが書き込み先ＱＬＣブロック＃１（または書き込み先ＱＬＣブロック＃２）に書き戻される。
比較例に係るＳＳＤにおいては、ケースＡ，Ｂのいずれにおいても、ＱＬＣ領域２０２に書き込まれるデータの総量と同じ量のデータをＳＬＣバッファ２０１に書き込むことが必要となる。このため、確保することが必要なＳＬＣバッファ２０１の容量が増える傾向となり、これによってＮＡＮＤ型フラッシュメモリ５の記憶領域の利用効率が低下される場合がある。
図８は、実施形態に係るＳＳＤ３において実行される、ＱＬＣブロックとＳＬＣバッファを制御する動作を説明するための図である。
実施形態に係るＳＳＤ３においては、書き込み先ＱＬＣブロック＃１（または書き込み先ＱＬＣブロック＃２）を書き込みが中断されたインアクティブ状態に遷移させるためのインアクティベートコマンド（インアクティベート要求）をホスト２から受信するまでは、ホスト２のライトバッファ５１から受信される全てのライトデータは、メモリセル当たりに１ビットを書き込む書き込みモード（例えばフォギー・ファイン書き込み動作）で、内部バッファ１６１を介して書き込み先ＱＬＣブロック＃１（または書き込み先ＱＬＣブロック＃２）にのみ書き込まれ、ＳＬＣバッファ２０１には書き込まれない。
書き込み先ＱＬＣブロック＃１および書き込み先ＱＬＣブロック＃２の各々に対するデータの書き込みは、例えば、フォギー・ファイン書き込み動作によって実行される。あるワード線に接続された複数のメモリセルにライトデータを書き込むためのフォギー書き込み動作およびファイン書き込み動作の双方が終了すると、このライトデータに対応する各ライト要求の完了（Ｃｏｍｐｌｅｔｉｏｎ）を示す通知がホストに返される。
書き込み先ＱＬＣブロック＃１（または書き込み先ＱＬＣブロック＃２）を書き込みが中断されたインアクティブ状態に遷移させるためのインアクティベートコマンド（インアクティベート要求）をホスト２から受信すると、内部バッファ１６１に未転送のライトデータがホスト２のライトバッファ５１から内部バッファ１６１に転送される。
例えば、書き込み先ＱＬＣブロック＃１に対するインアクティベートコマンド（インアクティベート要求）がホスト２から受信された場合、書き込み先ＱＬＣブロック＃１にデータを書き込むための受信済みのライト要求のうち内部バッファ１６１にライトデータが転送されていないライト要求それぞれに関連付けられている残りのライトデータが、ホスト２のライトバッファ５１から内部バッファ１６１に転送される。例えば、書き込み先ＱＬＣブロック＃１にデータを書き込むための受信済みのライト要求がライト要求Ｗ１〜ライト要求Ｗ５であり、内部バッファ１６１にライトデータが転送されていないライト要求がライト要求Ｗ４とライト要求Ｗ５である場合には、ライト要求Ｗ４に関連付けられたライトデータとライト要求Ｗ５に関連付けられたライトデータとが残りのライトデータとしてホスト２のライトバッファ５１から内部バッファ１６１に転送される。
そして、内部バッファ１６１に転送された残りのライトデータは、書き込み先ＱＬＣブロック＃１には書き込まれず、メモリセル当たりに１ビットを書き込む書き込みモードでＳＬＣバッファ２０１のみに書き込まれる。残りのライトデータがＳＬＣバッファ２０１に書き込まれると、書き込み先ＱＬＣブロック＃１の状態はオープン状態からインアクティブ状態に遷移される。さらに。残りのライトデータに対応するライト要求それぞれの完了を示す応答と、インアクティベート要求の完了を示す応答とがホスト２に返される。
インアクティベート要求の完了を示す応答の受信に応じて、ホスト２は、書き込み先ＱＬＣブロック＃１用に確保されていたライトバッファ５１内の領域を解放することが可能となり、例えば、この領域を新たにオープンされる書き込み先ＱＬＣブロック用の領域として再利用することが可能となる。
インアクティブ状態であるＱＬＣブロック＃１にデータを再び書くためのライト要求がホスト２から受信されると、ＱＬＣブロック＃１がコントローラ４によって書き込み先ＱＬＣブロックとして再びオープンされる。そして、ＳＬＣバッファ２０１に格納されている上述の残りのデータがＳＬＣバッファ２０１から読み出され、内部バッファ１６１に書き込まれる。ＳＬＣバッファ２０に書き込まれた残りのデータは、このデータが書き込み先ＱＬＣブロック＃１に書き込み可能となったタイミングで書き込み先ＱＬＣブロック＃１に書き込まれる。
図９は、ＳＳＤ３において実行される書き込み動作を示すブロック図である。
以下では、複数の第１の記憶領域の各々が、複数の物理ブロックを含むブロックグループ（ＱＬＣスーパーブロック：ＱＬＣ ＳＢ）によって実現されている場合を想定する。
ＳＳＤ３のコントローラ４においては、オープンされている複数の書き込み先ＱＬＣスーパーブロック（ＱＬＣ ＳＢ）それぞれに対応する複数のコマンドキューが管理されている。コマンドキュー＃１は、書き込み先ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）にデータを書き込むためのライト要求それぞれを格納するために使用される。コマンドキュー＃２は、書き込み先ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃２）にデータを書き込むためのライト要求それぞれを格納するために使用される。コマンドキュー＃３は、書き込み先ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃３）にデータを書き込むためのライト要求それぞれを格納するために使用される。コマンドキュー＃ｎは、書き込み先ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃ｎ）にデータを書き込むためのライト要求それぞれを格納するために使用される。
ホスト２のサブミッションキュー（ＳＱ）に格納されているコマンドそれぞれは、ディスパッチャ２２によってフェッチされる。そして、書き込み先ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）にデータを書き込むための各ライト要求はディスパッチャ２２によってコマンドキュー＃１に格納され、書き込み先ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃２）にデータを書き込むための各ライト要求はディスパッチャ２２によってコマンドキュー＃２に格納され、書き込み先ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃３）にデータを書き込むための各ライト要求はディスパッチャ２２によってコマンドキュー＃３に格納され、書き込み先ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃ｎ）にデータを書き込むための各ライト要求はディスパッチャ２２によってコマンドキュー＃ｎに格納される。
コマンドキューの各々について、格納されているライト要求の集合に関連付けられているライトデータの総サイズがフラッシュマネージメント部２１によってチェックされる。そして、あるコマンドキューに格納されているライト要求の集合に関連付けられているライトデータの総サイズがページサイズのような最小書き込みサイズに達すると、フラッシュマネージメント部２１の制御の下、最小書き込みサイズを有するライトデータが、ＤＭＡＣ１５によってホスト２のライトバッファ５１から内部バッファ１６１に転送される。
これにより、複数の書き込み先ＱＬＣスーパーブロックそれぞれに対するページサイズ未満の複数のライトデータで内部バッファ１６１が専有されてしまうことを抑制することができるので、必要な内部バッファ１６１の容量を削減することが出来る。
また、ホスト２のライトバッファ５１から内部バッファ１６１へのライトデータの転送は、ライト要求がフェッチされた順序ではなく、ＮＡＮＤ型フラッシュメモリ５にライトデータを書き込む順序と同じ順序で実行される。これにより、複数の書き込み先ＱＬＣスーパーブロックがオープンされている状態においても、例えば、所望の書き込み先ＱＬＣスーパーブロックに書き込むべきライトデータをホスト２のライトバッファ５１から効率よく取得することができる。
図１０は、ＳＳＤ３において実行される書き込み動作のシーケンスと読み出し動作のシーケンスを示すブロック図である。
本実施形態においては、個々のＱＬＣスーパーブロック（ＱＬＣ ＳＢ）の状態は、オープン状態（オープンスーパーブロック）、インアクティブ状態（インアクティブスーパーブロック）、クローズ状態（クローズスーパーブロック）、フリー状態（インアクティブスーパーブロック）に大別される。個々のＱＬＣスーパーブロック（ＱＬＣ ＳＢ）には、互いに異なる論理アドレス範囲がそれぞれ割り当てられていてもよい。ホスト２は、各ＱＬＣスーパーブロックに対するデータの書き込みをシーケンシャルに実行するように構成されていてもよい。
オープン状態のＱＬＣスーパーブロックは書き込み先記憶領域として使用されているＱＬＣスーパーブロックである。オープン状態の各ＱＬＣスーパーブロックは、オープンスーパーブロックリスト１０１によって管理される。
インアクティブ状態のＱＬＣスーパーブロックは書き込みが中断されたＱＬＣスーパーブロックである。インアクティブ状態の各ＱＬＣスーパーブロックにおいては、データの書き込みに利用可能な幾つかのページが残っている。インアクティブ状態の各ＱＬＣスーパーブロックは、インアクティブスーパーブロックリスト１０２によって管理される。
クローズ状態のＱＬＣスーパーブロックはそのスーパーブロック全体がデータで満たされているＱＬＣスーパーブロックである。クローズ状態の各ＱＬＣスーパーブロックは、クローズスーパーブロックリスト１０３によって管理される。
フリー状態のＱＬＣスーパーブロックは有効データを含まない状態にリセットされたＱフリーＱＬＣスーパーブロックである。フリー状態の各ＱＬＣスーパーブロックは、フリースーパーブロックリスト１０４によって管理される。
ホスト２はアロケート要求をＳＳＤ３に送信する処理を繰り返し実行することにより、複数のＱＬＣスーパーブロックをオープンすることができる。
フラッシュマネージメント部２１がオープンされているＱＬＣスーパーブロック（例えば、ＱＬＣ ＳＢ＃１）にデータを書き込むためのライト要求それぞれをホスト２から受信した場合、フラッシュマネージメント部２１は、ＤＭＡＣ１５を使用して、受信したライト要求の集合に関連付けられているライトデータをホスト２のライトバッファ５１から内部バッファ１６１に転送する。そして、フラッシュマネージメント部２１は、内部バッファ１６１に転送されたライトデータを、ＳＬＣバッファ２０１に書き込まずに、ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）のみに書き込む。
また、フラッシュマネージメント部２１がオープンされているＱＬＣスーパーブロック（例えば、ＱＬＣ ＳＢ＃２）にデータを書き込むためのライト要求それぞれをホスト２から受信した場合、フラッシュマネージメント部２１は、ＤＭＡＣ１５を使用して、受信したライト要求の集合に関連付けられているライトデータをホスト２のライトバッファ５１から内部バッファ１６１に転送する。そして、フラッシュマネージメント部２１は、内部バッファ１６１に転送されたライトデータを、ＳＬＣバッファ２０１に書き込まずに、ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃２）のみに書き込む。
あるオープンされているＱＬＣスーパーブロックに対するデータの書き込みをしばらくの間実行しない場合、ホスト２は、このＱＬＣスーパーブロック用に確保されているホスト２のライトバッファ５１内の領域を解放できるようにするために、このＱＬＣスーパーブロックをインアクティブ状態に遷移させるためのインアクティブ要求をＳＳＤ３に送信する。
ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）をインアクティブ状態に遷移させるためのインアクティブ要求をホスト２から受信した場合、フラッシュマネージメント部２１は、ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）に対する受信済みのライト要求のうち内部バッファ１６１にライトデータが転送されていないライト要求それぞれに関連付けられている残りのライトデータを、ＤＭＡＣ１５を使用して、ホスト２のライトバッファ５１から内部バッファ１６１に転送する。フラッシュマネージメント部２１は、内部バッファ１６１に転送された残りのライトデータを、ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）に書き込まずに、ＳＬＣバッファ２０１に書き込む。
なお、ＱＬＣ ＳＢ＃１への書き込みが終了していないライトデータ、例えば、フォギー書き込み動作のみが終了しておりファイン書き込み動作が終了していないライトデータ、が内部バッファ１６１に存在する場合には、フラッシュマネージメント部２１は、このライトデータもＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）に書き込まずに、ＳＬＣバッファ２０１に書き込む。そして、フラッシュマネージメント部２１は、ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）をオープンスーパーブロックリスト１０１から取り除き、インアクティブスーパーブロックリスト１０２に加える。
ＳＬＣバッファ２０１は複数のＳＬＣブロックを含んでいてもよい。残りのライトデータは、ＳＬＣバッファ２０１内のオープンされている書き込み先ＳＬＣブロックにメモリセル当たりに１ビットを書き込む書き込みモードで書き込まれる。書き込み先ＳＬＣブロック全体がデータで満たされると、この書き込み先ＳＬＣブロックはクローズされたＳＬＣブロックとして管理される。
クローズされたＳＬＣブロックの集合のうち、最も古いＳＬＣブロックはＧＣのためのコピー元ブロックとして選択される。そして、コピー元ブロックに格納されているデータはＧＣ用の書き込み先ＳＬＣブロックにコピーされ、コピー元ブロックはフリーＳＬＣブロックとして解放される。
インアクティブ状態のＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）は、データを書き込むために利用可能なページを含んでいる。したがって、ホスト２は、必要に応じて、インアクティブ状態のＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）内の利用可能な残りのページにデータを書き込むためのライト要求をＳＳＤ３に送信することができる。
ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）にデータを書き込むための一つ以上のライト要求をホスト２から受信すると、フラッシュマネージメント部２１は、ＳＬＣバッファ２０１に格納されているＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）用のライトデータをＳＬＣバッファ２０１から読み出し、読み出したライトデータを内部バッファ１６１に書き込む。これにより、ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）用のライトデータはＳＬＣバッファ２０１から内部バッファ１６１に転送される。そして、ホスト２から受信される新たなライトデータとＳＬＣバッファ２０１から内部バッファ１６１に転送されたライトデータとがＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）に書き込まれる。
また、リード要求をホスト２から受信した場合、フラッシュマネージメント部２１は、リード要求によって指定されたリード対象データが複数のＱＬＣスーパーブロック、ＳＬＣバッファ２０１、または内部バッファ１６１のいずれに記憶されているかを判定する。
リード対象データが複数のＱＬＣスーパーブロックのうちの一つのＱＬＣスーパーブロックに記憶されている場合、フラッシュマネージメント部２１は、リード対象データをこの一つのＱＬＣスーパーブロックから読み出し、読み出したリード対象データをホスト２に送信する。この場合、フラッシュマネージメント部２１は、ＤＭＡＣ１５を使用して、読み出したリード対象データをホスト２のリードバッファに転送する。
リード対象データが複数のＱＬＣスーパーブロックのいずれにも記憶されておらず、ＳＬＣバッファ２０１に記憶されている場合、フラッシュマネージメント部２１は、リード対象データをＳＬＣバッファ２０１から読み出し、読み出したリード対象データをホスト２に送信する。この場合、フラッシュマネージメント部２１は、ＤＭＡＣ１５を使用して、読み出したリード対象データをホスト２のリードバッファに転送する。
リード対象データが複数のＱＬＣスーパーブロック、ＳＬＣバッファ２０１、内部バッファ１６１のいずれにも記憶されておらず、ホスト２のライトバッファ５１に記憶されている場合には、フラッシュマネージメント部２１は、リード対象データがＳＳＤ３内に存在しないことを示す情報をホスト２に通知する。
あるいは、リード対象データが複数のＱＬＣスーパーブロック、ＳＬＣバッファ２０１、内部バッファ１６１のいずれにも記憶されておらず、ホスト２のライトバッファ５１に記憶されている場合には、フラッシュマネージメント部２１は、リード対象データが記憶されているホスト２のライトバッファ５１内の位置を示す情報をホスト２に通知してもよい。
データで満たされているクローズ状態のＱＬＣスーパーブロックに格納されている全てのデータが利用されない不要データになった場合、ホスト２は、このＱＬＣスーパーブロックに対するデアロケート要求をＳＳＤ３に送信することができる。このデアロケート要求をホスト２から受信したことに応じて、コントローラ４は、このＱＬＣスーパーブロックの状態をクローズ状態からフリー状態に遷移させる。
ホスト２がこのＱＬＣスーパーブロックにデータを書き込むことを望む場合、ホスト２は、このＱＬＣスーパーブロックに対するアロケート要求をＳＳＤ３に送信する。このアロケート要求をホスト２から受信したことに応じて、コントローラ４は、このＱＬＣスーパーブロックに対する消去動作を実行することによってこのＱＬＣスーパーブロックをオープンし、このＱＬＣスーパーブロックの状態をフリー状態からオープン状態に遷移させる。
図１１は、ＳＳＤ３において実行される書き込み動作の手順とオープンされているＱＬＣスーパーブロックをインアクティブ状態に遷移させる動作の手順を示すフローチャートである。
ここでは、複数のＱＬＣスーパーブロックから割り当てられた書き込み先ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）にライトデータを書き込む場合を例示するが、複数の書き込み先ＱＬＣスーパーブロックが割り当てられている場合には、書き込み先ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）にライトデータを書き込む処理と同様の処理が複数の書き込み先ＱＬＣスーパーブロックそれぞれに対して実行される。各書き込み先ＱＬＣスーパーブロックはオープンされているＱＬＣスーパーブロックである。
ＳＳＤ３のコントローラ４は、書き込み先ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）にデータを書き込みもためのライト要求それぞれをホスト２から受信する（ステップＳ１１）。
コントローラ４は、受信したライト要求の集合に関連付けられているライトデータをホスト２のライトバッファ５１から内部バッファ１６１にページサイズ単位で転送する（ステップＳ１２）。
コントローラ４は、内部バッファ１６１に転送されたライトデータを、メモリセル当たりに４ビットを書き込む書き込みモード、例えばフォギー・ファイン書き込み動作で、書き込み先ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）に書き込む（ステップＳ１３）。
書き込み先ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）をインアクティブ状態に遷移させるためのインアクティベート要求がホスト２から受信されるまでは、ステップＳ１１〜Ｓ１３の処理が繰り返し実行される。
書き込み先ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）をインアクティブ状態に遷移させるためのインアクティベート要求をホスト２から受信した場合（ステップＳ１４のＹＥＳ）、コントローラ４は、書き込み先ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）に対する受信済みのライト要求に関連付けられている未転送のライトデータ、つまりＱＬＣ ＳＢ＃１に対する受信済みのライト要求のうち内部バッファ１６１にライトデータが転送されていないライト要求それぞれに関連付けられている残りのライトデータ（未転送のライトデータ）をホスト２ライトバッファ５１から取得し、取得したライトデータを内部バッファ１６１に格納する（ステップＳ１５）。
コントローラ４は、インアクティブ状態に遷移させるべき書き込み先ＱＬＣスーパーブロックに書き込むべき残りのライトデータを不揮発化する処理を迅速に実行するために、取得したライトデータを書き込み先ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）に書き込まずに、ＳＬＣバッファ２０１に書き込み（ステップＳ１６）、そして書き込み先ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）の状態をインアクティブ状態に遷移させる（ステップＳ１７）。
次いで、コントローラ４は、残りのライトデータ（未転送のライトデータ）に対応する各ライト要求の完了を示す応答と、インアクティベート要求の完了を示す応答をホスト２に送信する（ステップＳ１８）。これにより、ホスト２は、書き込み先ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）用に確保されていたホスト２のライトバッファ５１内の領域を解放することが可能となる。
図１２は、インアクティブ状態のＱＬＣスーパーブロックを再オープンする動作の手順を示すフローチャートである。
インアクティブ状態のＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）にデータを書き込むためのライト要求をホスト２から受信した場合（ステップＳ２１のＹＥＳ）、コントローラ４は、ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）を再オープンして、ＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）の状態をインアクティブ状態からオープン状態に遷移させる（ステップＳ２２）。
そして、コントローラ４は、ＳＬＣバッファ２０１に格納されているＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）用のライトデータをＳＬＣバッファ２０１から内部バッファ１６１に転送し（ステップＳ２３）、ＳＬＣバッファ２０１から内部バッファ１６１に転送されたライトデータとホスト２のライトバッファ５１から新たに転送されるライトデータとをＱＬＣスーパーブロック（ＱＬＣ ＳＢ＃１）に書き込むための書き込み処理を実行する（ステップＳ２４）。
図１３は、比較例に係るＳＳＤにおいて必要となるＳＬＣバッファ容量と、実施形態に係るメモリシステムにおいて必要となるＳＬＣバッファ容量を説明するための図である。
図１３の（Ａ）に示されているように、比較例に係るＳＳＤにおいては、ＱＬＣ領域２０２に書き込まれる全てのデータがＳＬＣバッファ２０１にも書き込まれる。
ホスト２がＱＬＣ領域２０２の各ＱＬＣスーパーブロックに対する書き込みをシーケンシャルに実行するケースにおいては、ＱＬＣ領域２０２の各ＱＬＣスーパーブロックは無効データを含まない。したがって、ＱＬＣ領域２０２に対するＧＣは実行されない。
一方、ＳＬＣバッファ２０１は複数のＱＬＣスーパーブロックによって共有されているので、ＳＬＣバッファ２０１に対するＧＣは必要となる。
例えば、ホスト２によってＱＬＣ領域２０２に書き込まれるデータの総量がＡ［ＴＢＷ：ＴｅｒａＢｙｔｅｓ Ｗｒｉｔｔｅｎ］である場合を想定する。この場合、ＳＬＣバッファ２０１に書き込むことが必要なデータの総量は、Ａ×（ＷＡ）［ＴＢＷ］になる。ここで、ＷＡはＳＬＣバッファ２０１のライトアンプリフィケーションを表している。ＳＬＣバッファ２０１に対するＧＣが必要になるため、ＳＬＣバッファ２０１のライトアンプリフィケーションＷＡは１よりも大きな値である。
図１３の（Ｂ）に示されているように、本実施形態のＳＳＤ３においては、インアクティベート要求がホスト２から受信された場合にのみ、ＳＬＣバッファ２０１へのデータの書き込みが実行される。
例えば、ホスト２によってＱＬＣ領域２０２に書き込まれるデータの総量がＡ［ＴＢＷ］、Ａ［ＴＢＷ］のうちＱＬＣ領域２０２に直接的に書き込まれるデータの総量がＣ［ＴＢＷ］、全てのインアクティベート要求によってＳＬＣバッファ２０１に書き込まれるデータの総量がＢ［ＴＢＷ］である場合を想定する。
Ａ［ＴＢＷ］、Ｂ［ＴＢＷ］、Ｃ［ＴＢＷ］の間には以下の関係が成立する。
Ａ＝Ｂ＋Ｃ
Ｃ＞０
Ｂ＜Ａ
ＱＬＣ領域２０２に書き込まれるデータの総量がＡ（＝Ｂ＋Ｃ）［ＴＢＷ］である。
一方、ＳＬＣバッファ２０１に書き込むことが必要なデータの総量は、Ｂ×（ＷＡ）［ＴＢＷ］になる。ＢはＡよりも少ないので、本実施形態では、ＳＬＣバッファ２０１に書き込むことが必要なデータの総量を削減することができる。
ＳＬＣバッファ２０１には、下記のＷ１以上であり、且つＷ２以上である容量が割り当てられる。
Ｗ１＝最大インアクティブカウント×ＳＬＣバッファのＷＡ×最小書き込みサイズ／ＳＬＣバッファに許容される最大消去回数
ここで、最大インアクティブカウントは、ＳＳＤ３の生涯においてＱＬＣスーパーブロックをインアクティブ状態に遷移させる動作を実行可能な最大回数を示す。
Ｗ２＝同時に存在可能なインアクティブ状態のＱＬＣスーパーブロックの最大数×（１＋オーバープロビジョニング量）×最小書き込みサイズ
Ｗ１は、ＳＬＣバッファ２０１に対して要求される総書き込み量（ＴＢＷ）を満たすために必要なＳＬＣバッファ容量を示している。また、Ｗ２は、同時に存在しているインアクティブ状態のＱＬＣスーパーブロックの数が最大になるワーストケースにおいて必要なＳＬＣバッファ容量を示している。
なお、Ｗ１＞Ｗ２である場合には、ＳＬＣバッファ容量を削減し、ライト性能を改善できる。
また、ＳＬＣバッファ容量に基づいて、ＱＬＣ領域２０２として利用できる最大容量を以下のように決定できる。
（ＮＡＮＤ型フラッシュメモリ５の総容量−ＳＬＣバッファ容量）×メモリセル当たりのビット数
ここでは、メモリセル当たりのビット数は４ビットである。
図１４は、ブロック管理テーブル３３のデータ構造の例を示す。
ブロック管理テーブル３３は、ＮＡＮＤ型フラッシュメモリ５内の全てのＱＬＣスーパーブロック（ここでは、ＱＬＣ ＳＢ＃１〜ＱＬＣ ＳＢ＃ｎ）にそれぞれ対応する複数の領域を含む。これらＱＬＣ ＳＢ＃１〜ＱＬＣ ＳＢ＃ｎには、少なくとも、オープン状態のＱＬＣスーパーブロック、インアクティブ状態のＱＬＣスーパーブロック、ブロック全体がデータで満たされているクローズ状態のＱＬＣスーパーブロックなどが含まれる。
ブロック管理テーブル３３内の各領域は、この領域に対応するＱＬＣスーパーブロックに関するメタデータを格納する。
例えば、ＱＬＣ ＳＢ＃１に対応する領域のメタデータは、（１）ＱＬＣ ＳＢ＃１内の読み出し不可能な最小物理アドレスを示す読み出し不可能ポインタ（ｕｎ−ｒｅａｄａｂｌｅ ｐｏｉｎｔｅｒ：ＵＲＰ）、（２）ＱＬＣ ＳＢ＃１内の次の書き込み先物理アドレスを示すライトポインタＷＰ、（３）ＱＬＣ ＳＢ＃１から読み出し不可能な各データが格納されている位置を示すアドレスリストを含む。
ＱＬＣ ＳＢ＃１から読み出し不可能なデータは、ＱＬＣ ＳＢ＃１に対するこのデータの書き込み動作が開始されているが、このデータの書き込み動作が修了しておらず、ＱＬＣ ＳＢ＃１から正常に読み出すことができないデータを意味する。例えば、フォギー書き込み動作だけが了しており、ファイン書き込み動作が終了していないデータは、ＱＬＣ ＳＢ＃１から読み出し不可能なデータである。
同様に、ＱＬＣ ＳＢ＃２に対応する領域のメタデータも、（１）ＱＬＣ ＳＢ＃２内の読み出し不可能な最小物理アドレスを示す読み出し不可能ポインタ（ｕｎ−ｒｅａｄａｂｌｅ ｐｏｉｎｔｅｒ：ＵＲＰ）、（２）ＱＬＣ ＳＢ＃２内の次の書き込み先物理アドレスを示すライトポインタＷＰ、（３）ＱＬＣ ＳＢ＃２から読み出し不可能な各データが格納されている位置を示すアドレスリストを含む。
同様に、ＱＬＣ ＳＢ＃ｎに対応する領域のメタデータも、（１）ＱＬＣ ＳＢ＃ｎ内の読み出し不可能な最小物理アドレスを示す読み出し不可能ポインタ（ｕｎ−ｒｅａｄａｂｌｅ ｐｏｉｎｔｅｒ：ＵＲＰ）、（２）ＱＬＣ ＳＢ＃ｎ内の次の書き込み先物理アドレスを示すライトポインタＷＰ、（３）ＱＬＣ ＳＢ＃ｎから読み出し不可能な各データが格納されている位置を示すアドレスリストを含む。
図１５は、オープン状態またはインアクティブ状態のＱＬＣスーパーブロックに対応する、読み出し不可能ポインタ（ＵＲＰ）とライトポインタ（ＷＰ）とを説明するための図である。
オープン状態またはインアクティブ状態である各ＱＬＣスーパーブロックにおいては、ライトポインタ（ＷＰ）は、次にデータが書き込まれるべきこのＱＬＣスーパーブロック内の物理記憶位置を示す。オープン状態またはインアクティブ状態である各ＱＬＣスーパーブロックにおいては、読み出し不可能ポインタ（ＵＲＰ）は、上述したように、このＱＬＣスーパーブロック内の読み出し不可能な最小物理アドレスを示す。図１５においては、次にデータが書き込まれるべき物理記憶位置がページｊ＋１であり、読み出し不可能な最小物理アドレスがページｉ＋１である場合が例示されている。ページ０〜ページｉに対応するページ範囲がこのＱＬＣスーパーブロックからデータを正常に読み出すことが可能な読み出し可能領域であり、ページｉ＋１〜最終ページｋに対応するページ範囲がこのＱＬＣスーパーブロックからデータを正常に読み出すことが不可能な読み出し不可能領域である。
読み出し不可能領域のうち、ページｉ＋１〜ページｊに対応するページ範囲は書き込み途中の領域、つまり書き込み動作が開始されているが、書き込み動作が終了していない領域であり、ページｊ＋１〜ページｋに対応するページ範囲は書き込みが開始されていない未書き込み領域である。
新たなデータはＷＰによって指定されるページに書き込まれる。ＷＰによって指定されるページにデータが書き込まれると、書き込み途中の領域へのファイン書き込み動作が実行される。よって、ＵＲＰが更新され、さらにＷＰも更新される。
図１６は、クローズ状態のＱＬＣスーパーブロックに対応する、読み出し不可能ポインタ（ＵＲＰ）とライトポインタ（ＷＰ）とを説明するための図である。
クローズ状態のどのＱＬＣスーパーブロックのＵＲＰ、ＷＰも、ブロック終端の物理アドレス（ブロック内の最終ページアドレス）よりも大きな値を示す。
したがって、コントローラ４は、ホスト２から受信したリードコマンドによって指定された読み出し対象データの論理アドレスに割り当てられている物理記憶位置を示す物理アドレスと読み出し対象ＱＬＣスーパーブロックのＵＲＰとを比較するだけで、この読み出し対象データがこの読み出し対象ＱＬＣスーパーブロックから読み出し可能であるか否か、つまりこの物理記憶位置がこの読み出し対象ＱＬＣスーパーブロックの読み出し可能領域または読み出し不可能領域のいずれに属するかを、即座に判定することができる。
図１７は、オープン状態のＱＬＣスーパーブロック（書き込み先記憶領域）の読み出し不可能領域（書き込み途中の領域）に書き込むべきデータそれぞれが存在している位置を示すアドレスリストを示す図である。
オープン状態の各ＱＬＣスーパーブロックにおいては、書き込み途中の領域に書き込むべきデータ毎に、このデータが存在しているホスト２のライトバッファ５１内の位置を示すバッファアドレスが管理される。例えば、ページｉ＋１に書き込むべき４つの４ＫＢデータについては、これら４つの４ＫＢデータがそれぞれ記憶されているホスト２のライトバッファ５１内の位置を示すアドレスＡ１，Ａ２，Ａ３，Ａ４が管理される。各ライト要求はデータポインタを含むので、ホスト２のライトバッファ５１内の位置を示すアドレスを容易に管理することができる。
なお、ホスト２のライトバッファ５１から内部バッファ１６１に既に転送済みのライトデータについては、このデータが格納されている内部バッファ１６１内の位置を示すアドレスが管理されていてもよい。
図１８は、インアクティブ状態のＱＬＣスーパーブロックの読み出し不可能領域（書き込み途中の領域）に書き込むべきデータそれぞれが存在している位置を示すアドレスリストを示す図である。
インアクティブ状態の各ＱＬＣスーパーブロックにおいては、書き込み途中の領域に書き込むべきデータ毎に、このデータが存在しているＳＬＣバッファ２０１内の位置を示すバッファアドレスが管理される。例えば、ページｉ＋１に書き込むべき４つの４ＫＢデータについては、これら４つの４ＫＢデータがそれぞれ記憶されているＳＬＣバッファ２０１内の物理記憶位置を示す物理アドレスＰＢＡ１，ＰＢＡ２，ＰＢＡ３，ＰＢＡ４が管理される。
図１９は、ＳＳＤ３において実行される読み出し動作の手順を示すフローチャートである。
ホスト２からリードコマンド（リード要求）を受信すると（ステップＳ３１）、コントローラ４は、リード要求によって指定されたリード対象データの論理アドレスが割り当てられているＱＬＣスーパーブロックをリード対象ＱＬＣスーパーブロックとして特定する（ステップＳ３２）。ステップＳ３２においては、コントローラ４は、Ｌ２Ｐテーブル３１を参照することによって、リード対象ＱＬＣスーパーブロックの物理アドレス（ブロックアドレス）を特定してもよい。
複数のＱＬＣスーパーブロックに異なるＬＢＡ範囲がそれぞれ割り当てられている場合には、各ＬＢＡ範囲と各ＱＬＣスーパーブロックとの対応関係が予め決められているので、コントローラ４は、各ＬＢＡ範囲と各ＱＬＣスーパーブロックとの対応関係を示す情報に基づいて、リード対象ＱＬＣスーパーブロックを特定してもよい。
コントローラ４は、リード対象データが複数のＱＬＣスーパーブロック、ＳＬＣバッファ２０１、または内部バッファ１６１のいずれに記憶されているかを判定する。リード対象データが格納されるべきリード対象ＱＬＣスーパーブロック内の位置が読み出し可能領域になっているならば（ステップＳ３３のＹＥＳ）、コントローラ４は、リード対象データがリード対象ＱＬＣスーパーブロックに記憶されていると判定することができる。この場合、コントローラ４は、リード対象データをリード対象ＱＬＣスーパーブロックから読み出し、読み出したデータをホスト２に送信する（ステップＳ３４）。
リード対象データが格納されるべきリード対象ＱＬＣスーパーブロック内の位置が読み出し可能領域になっていないならば（ステップＳ３３のＮＯ）、コントローラ４は、このリード対象ＱＬＣスーパーブロックの書き込み途中の領域に対応するアドレスリスト等に基づいて、リード対象データがＳＬＣバッファ２０１またはホスト２のライトバッファ５１のどちらに記憶されているかを判定する（ステップＳ３５）。
リード対象データがＳＬＣバッファ２０１に記憶されているならば（ステップＳ３５における「ＳＬＣバッファ」）、コントローラ４は、このリード対象データをＳＬＣバッファ２０１から読み出し、読み出したデータをホスト２に送信する（ステップＳ３６）。
リード対象データがＳＬＣバッファ２０１に記憶されておらず、ホスト２のライトバッファ５１に記憶されているならば（ステップＳ３５における「ホストライトバッファ」）、コントローラ４は、このリード対象データがＳＳＤ３内に存在しないことを示す情報をホスト２に通知する（ステップＳ３７）。この通知の受信に応じて、ホスト２は、リード対象データがホスト２のライトバッファ５１に記憶されていることを認識できるので、リード対象データをホスト２のライトバッファ５１から読み出すことができる。
ステップＳ３５ではリード対象データがＳＬＣバッファ２０１またはホスト２のライトバッファ５１のどちらに記憶されているかを判定する場合が例示されているが、リード対象データが複数のＱＬＣブロック、ＳＬＣバッファ２０１、内部バッファ１６１のいずれにも記憶されておらず、ホスト２のライトバッファ５１に記憶されている場合に、コントローラ４は、このリード対象データがＳＳＤ３内に存在しないことを示す情報をホスト２に通知してもよい。
図２０は、ＳＳＤ３において実行される読み出し動作の別の手順を示すフローチャートである。
図２０においては、図１９のステップＳ３７の処理の代わりに、ステップＳ４０の処理が実行される。
すなわち、リード対象データが複数のＱＬＣブロック、ＳＬＣバッファ２０１、内部バッファ１６１のいずれにも記憶されておらず、ホスト２のライトバッファ５１に記憶されている場合に、コントローラ４は、このリード対象データが記憶されているホスト２のライトバッファ５１内の位置を示す情報をホスト２に通知する（ステップＳ４０）。ホスト２は、このむ通知された位置に基づいて、リード対象データをホスト２のライトバッファ５１から容易に読み出すことができる。
以上説明したように、本実施形態によれば、ホスト２からインアクティベート要求を受信するまでは、コントローラ４は、ホスト２から受信したライトデータを、書き込み先ＱＬＣスーパーブロック（第１の書き込み先記憶領域）にのみ書き込み、ＳＬＣバッファ２０１には書き込まない。
ホスト２からインアクティベート要求が受信した場合には、コントローラ４は、書き込み先ＱＬＣスーパーブロックに対する受信済みのライト要求のうちで内部バッファ１６１にライトデータが転送されていないライト要求それぞれに関連付けられている残りのライトデータ（未転送ライトデータ）をホスト２のライトバッファから内部バッファ１６１に転送する。そして、コントローラ４は、この残りのライトデータをＳＬＣバッファ２０１にのみ書き込み、書き込み先ＱＬＣスーパーブロックには書き込まない。
したがって、インアクティブ状態に遷移させるべき書き込み先ＱＬＣスーパーブロックに書き込むべき残りのライトデータを不揮発化する処理を迅速に実行することが可能となる。
また、上述したように、ホスト２からインアクティベート要求を受信するまでは、ライトデータはＳＬＣバッファ２０１には書き込まれないので、ＳＬＣバッファ２０１に書き込むことが必要なデータの総量を削減することができる。
この結果、ＮＡＮＤ型フラッシュメモリ５に含まれるブロックのうち、ＳＬＣブロックとして使用することが必要なブロックの総数を減らすことができ、これによってＱＬＣブロックとして使用することが可能なブロックの総数を増やすことが可能となる。
また、ホスト２のライトバッファ５１は不揮発性ライトバッファによって実現してもよい。不揮発性ライトバッファは、ストレージクラスメモリ（ＳＣＭ）のような不揮発性メモリによって実現されてもよい。
ホスト２のライトバッファ５１が不揮発性ライトバッファによって実現されている場合には、たとえ停電のようなパワーロスによって内部バッファ１６１内のデータが失われても、ホスト２の不揮発性ライトバッファからこのデータを再び取得することが可能となる。したがって、ＳＳＤ３がパワーロスプロテクション機能を実行するためのキャパシタを備えていなくても、パワーロスによって内部バッファ１６１内のデータが失われてしまうことを防止することができる。
また、本実施形態では、インアクティブ状態に遷移させるべき書き込み先ＱＬＣスーパーブロックに書き込むべき残りのライトデータを保存するための記憶領域としてＳＬＣバッファ２０１を使用する場合を説明したが、ストレージクラスメモリ（ＳＣＭ）のような不揮発性メモリを、インアクティブ状態に遷移させるべき書き込み先ＱＬＣスーパーブロックに書き込むべき残りのライトデータを保存するための記憶領域として使用してもよい。
また、基本的には、第１の複数の記憶領域の各々が第２の記憶領域よりも高い記録密度を有しており、且つ第２の記憶領域の書き込み速度が各第１の記憶領域の書き込み速度よりも早ければ、本実施形態と同様の効果を実現できる。このため、第１の複数の記憶領域の各々にメモリセル当たりにｍビットを書き込む書き込みモードでデータを書き込み、第２の記憶領域にメモリセル当たりにｎビット（ｎ＜ｍ）を書き込む書き込みモードでデータを書き込む、という形態が利用されてもよい。ｎは１以上の整数、ｍはｎよりも大きい整数である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２…ホスト、３…ＳＳＤ、４…コントローラ、５…ＮＡＮＤ型フラッシュメモリ、５１…ホストのライトバッファ、１６１…内部バッファ。

Claims (15)

  1. ホストに接続可能なメモリシステムであって、
    不揮発性メモリと、
    前記不揮発性メモリに電気的に接続され、前記不揮発性メモリに含まれる複数の第１の記憶領域の各々にメモリセル当たりに複数ビットを書き込むための第１の書き込みモードでデータを書き込み、前記不揮発性メモリに含まれる第２の記憶領域にメモリセル当たりに１ビットを書き込むための第２の書き込みモードでデータを書き込むように構成されたコントローラとを具備し、
    前記コントローラは、
    前記複数の第１の記憶領域から割り当てられた第１の書き込み先記憶領域にライトデータを書き込むためのライト要求それぞれを前記ホストから受信したことに応じて、前記受信したライト要求の集合に関連付けられているライトデータを前記ホストのライトバッファから前記メモリシステム内の内部バッファに転送し、前記内部バッファに転送された前記ライトデータを前記第２の記憶領域に書き込むことなく前記第１の書き込み先記憶領域に前記第１の書き込みモードで書き込み、
    前記第１の書き込み先記憶領域の状態を、データの書き込みが可能な書き込み先記憶領域として割り当てられている第１の状態から、書き込みが中断された第２の状態に遷移させるための第１の要求を前記ホストから受信した場合、前記第１の書き込み先記憶領域に対する受信済みのライト要求のうち前記内部バッファにライトデータが転送されていない第１のライト要求それぞれに関連付けられている残りのライトデータを前記ホストのライトバッファから前記内部バッファに転送し、前記内部バッファに転送された前記残りのライトデータを前記第１の書き込み先記憶領域に書き込むことなく前記第２の記憶領域に前記第２の書き込みモードで書き込み、前記第１の書き込み先記憶領域の状態を前記第１の状態から前記第２の状態に遷移させるように構成されている、メモリシステム。
  2. 前記コントローラは、前記内部バッファに転送された前記残りのライトデータを前記第２の記憶領域に前記第２の書き込みモードで書き込んだ後、前記第１のライト要求それぞれの完了を示す応答と、前記第１の要求の完了を示す応答とを前記ホストに送信するように構成されている請求項１記載のメモリシステム。
  3. 前記コントローラは、
    リード要求を前記ホストから受信し、
    前記受信したリード要求によって指定されたリード対象データが前記複数の第１の記憶領域の一つの第１の記憶領域に記憶されている場合、前記リード対象データを前記一つの第１の記憶領域から読み出し、読み出した前記リード対象データを前記ホストに送信し、
    前記リード対象データが前記複数の第１の記憶領域のいずれにも記憶されておらず、前記第２の記憶領域または前記内部バッファに記憶されている場合、前記リード対象データを前記第２の記憶領域または前記内部バッファから読み出し、読み出した前記リード対象データを前記ホストに送信し、
    前記リード対象データが前記複数の第１の記憶領域、前記内部バッファ、前記第２の記憶領域のいずれにも記憶されておらず、前記ホストの前記ライトバッファに記憶されている場合、前記リード対象データが前記メモリシステムに存在しないこと示す情報を前記ホストに通知するように構成されている請求項１記載のメモリシステム。
  4. 前記コントローラは、
    リード要求を前記ホストから受信し、
    前記受信したリード要求によって指定されたリード対象データが前記複数の第１の記憶領域の一つの第１の記憶領域に記憶されている場合、前記リード対象データを前記一つの第１の記憶領域から読み出し、読み出した前記リード対象データを前記ホストに送信し、
    前記リード対象データが前記複数の第１の記憶領域のいずれにも記憶されておらず、前記第２の記憶領域または前記内部バッファに記憶されている場合、前記リード対象データを前記第２の記憶領域または前記内部バッファから読み出し、読み出した前記リード対象データを前記ホストに送信し、
    前記リード対象データが前記複数の第１の記憶領域、前記内部バッファ、前記第２の記憶領域のいずれにも記憶されておらず、前記ホストの前記ライトバッファに記憶されている場合、前記リード対象データが記憶されている前記ホストの前記ライトバッファ内の位置を示す情報を前記ホストに通知するように構成されている請求項１記載のメモリシステム。
  5. 前記コントローラは、
    前記第１の書き込み先記憶領域の状態を前記第１の状態から前記第２の状態に遷移させた後に、前記第２の状態である前記第１の書き込み先記憶領域に対するライト要求を前記ホストから受信した場合、
    前記第１の書き込み先記憶領域の状態を前記第２の状態から前記第１の状態に遷移させ、
    前記第２の記憶領域に記憶されている前記残りのライトデータを前記第２の記憶領域から読み出し、読み出した前記残りのライトデータを前記内部バッファに書き込むように構成されている請求項１記載のメモリシステム。
  6. 前記複数の第１の記憶領域から前記第１の書き込み先記憶領域と第２の書き込み先記憶領域とが割り当てられている場合、
    前記コントローラは、
    前記ホストから受信されるライト要求それぞれを、前記第１の書き込み先記憶領域にライトデータを書き込むためのライト要求の第１のグループと、前記第２の書き込み先記憶領域にライトデータを書き込むためのライト要求の第２のグループとに分類し、
    前記第１のグループに属するライト要求の集合に関連付けられたライトデータの総サイズが前記不揮発性メモリの最小書き込みサイズに達した場合、前記最小書き込みサイズを有する、前記第１のグループに属するライト要求の集合に関連付けられたライトデータを、前記ホストのライトバッファから前記内部バッファに転送し、
    前記第２のグループに属するライト要求の集合に関連付けられたライトデータの総サイズが前記最小書き込みサイズに達した場合、前記最小書き込みサイズを有する、前記第２のグループに属するライト要求の集合に関連付けられたライトデータを、前記ホストのp前記ライトバッファから前記内部バッファに転送するように構成されている請求項１記載のメモリシステム。
  7. 前記ホストの前記ライトバッファは不揮発性ライトバッファである請求項１記載のメモリシステム。
  8. 前記不揮発性メモリは複数の物理ブロックを含み、
    前記複数の物理ブロックのうちの第１の物理ブロックの集合は前記複数の第１の記憶領域として編成され、前記複数の物理ブロックのうちの第２の物理ブロックの集合は前記第２の記憶領域として編成され、
    前記複数の第１の記憶領域は、各々が複数の物理ブロックを含む複数のブロックグループである請求項１記載のメモリシステム。
  9. 不揮発性メモリに含まれる複数の第１の記憶領域の各々にメモリセル当たりに複数ビットを書き込むための第１の書き込みモードでデータを書き込み、前記不揮発性メモリに含まれる第２の記憶領域にメモリセル当たりに１ビットを書き込むための第２の書き込みモードでデータを書き込むメモリシステムを制御する制御方法であって、
    前記複数の第１の記憶領域から割り当てられた第１の書き込み先記憶領域にライトデータを書き込むためのライト要求それぞれをホストから受信したことに応じて、前記受信したライト要求の集合に関連付けられているライトデータを前記ホストのライトバッファから前記メモリシステム内の内部バッファに転送する動作と、前記内部バッファに転送された前記ライトデータを前記第２の記憶領域に書き込むことなく前記第１の書き込み先記憶領域に前記第１の書き込みモードで書き込む動作とを実行することと、
    前記第１の書き込み先記憶領域の状態を、データの書き込みが可能な書き込み先記憶領域として割り当てられている第１の状態から、書き込みが中断された第２の状態に遷移させるための第１の要求を前記ホストから受信した場合、前記第１の書き込み先記憶領域に対する受信済みのライト要求のうち前記内部バッファにライトデータが転送されていない第１のライト要求それぞれに関連付けられている残りのライトデータを前記ホストのライトバッファから前記内部バッファに転送する動作と、前記内部バッファに転送された前記残りのライトデータを前記第１の書き込み先記憶領域に書き込むことなく前記第２の記憶領域に前記第２の書き込みモードで書き込む動作と、前記第１の書き込み先記憶領域の状態を前記第１の状態から前記第２の状態に遷移させる動作とを実行することとを具備する制御方法。
  10. 前記内部バッファに転送された前記残りのライトデータを前記第２の記憶領域に前記第２の書き込みモードで書き込んだ後、前記第１のライト要求それぞれの完了を示す応答と、前記第１の要求の完了を示す応答とを前記ホストに送信することをさらに具備する請求項９記載の制御方法。
  11. リード要求を前記ホストから受信することと、
    前記受信したリード要求によって指定されたリード対象データが前記複数の第１の記憶領域の一つの第１の記憶領域に記憶されている場合、前記リード対象データを前記一つの第１の記憶領域から読み出す動作と、読み出した前記リード対象データを前記ホストに送信する動作とを実行することと、
    前記リード対象データが前記複数の第１の記憶領域のいずれにも記憶されておらず、前記第２の記憶領域または前記内部バッファに記憶されている場合、前記リード対象データを前記第２の記憶領域または前記内部バッファから読み出す動作と、読み出した前記リード対象データを前記ホストに送信する動作とを実行することと、
    前記リード対象データが前記複数の第１の記憶領域、前記内部バッファ、前記第２の記憶領域のいずれにも記憶されておらず、前記ホストの前記ライトバッファに記憶されている場合、前記リード対象データが前記メモリシステムに存在しないことを示す情報を前記ホストに通知することとをさらに具備する請求項９記載の制御方法。
  12. リード要求を前記ホストから受信することと、
    前記受信したリード要求によって指定されたリード対象データが前記複数の第１の記憶領域の一つの第１の記憶領域に記憶されている場合、前記リード対象データを前記一つの第１の記憶領域から読み出す動作と、読み出した前記リード対象データを前記ホストに送信する動作とを実行することと、
    前記リード対象データが前記複数の第１の記憶領域のいずれにも記憶されておらず、前記第２の記憶領域または前記内部バッファに記憶されている場合、前記リード対象データを前記第２の記憶領域または前記内部バッファから読み出す動作と、読み出した前記リード対象データを前記ホストに送信する動作とを実行することと、
    前記リード対象データが前記複数の第１の記憶領域、前記内部バッファ、前記第２の記憶領域のいずれにも記憶されておらず、前記ホストの前記ライトバッファに記憶されている場合、前記リード対象データが記憶されている前記ホストの前記ライトバッファ内の位置を示す情報を前記ホストに通知することとをさらに具備する請求項９記載の制御方法。
  13. 前記第１の書き込み先記憶領域の状態を前記第１の状態から前記第２の状態に遷移させた後に、前記第２の状態である前記第１の書き込み先記憶領域に対するライト要求を前記ホストから受信した場合、前記第１の書き込み先記憶領域の状態を前記第２の状態から前記第１の状態に遷移させる動作と、前記第２の記憶領域に記憶されている前記残りのライトデータを前記第２の記憶領域から読み出す動作と、読み出した前記残りのライトデータを前記内部バッファに書き込む動作とを実行することをさらに具備する請求項９記載の制御方法。
  14. 前記複数の第１の記憶領域から前記第１の書き込み先記憶領域と第２の書き込み先記憶領域とが割り当てられている場合、
    前記ホストから受信されるライト要求それぞれを、前記第１の書き込み先記憶領域に対するライト要求の第１のグループと、前記第２の書き込み先記憶領域に対するライト要求の第２のグループとに分類することと、
    前記第１のグループに属するライト要求の集合に関連付けられたライトデータの総サイズが前記不揮発性メモリの最小書き込みサイズに達した場合、前記最小書き込みサイズを有する、前記第１のグループに属するライト要求の集合に関連付けられたライトデータを、前記ホストのライトバッファから前記内部バッファに転送することと、
    前記第２のグループに属するライト要求の集合に関連付けられたライトデータの総サイズが前記最小書き込みサイズに達した場合、前記最小書き込みサイズを有する、前記第２のグループに属するライト要求の集合に関連付けられたライトデータを、前記ホストのp前記ライトバッファから前記内部バッファに転送することとをさらに具備する請求項９記載の制御方法。
  15. 前記ホストの前記ライトバッファは不揮発性ライトバッファである請求項９記載の制御方法。
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