JP2021068840A - Electronic component - Google Patents
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Abstract
Description
本発明は、複数の抵抗膜を備えた電子部品に関する。 The present invention relates to an electronic component provided with a plurality of resistance films.
特許文献1は、抵抗膜を備えた電子部品の一例としての抵抗素子を開示している。抵抗素子は、基板(チップ)、酸化膜、複数の抵抗素子部分(抵抗膜)、層間絶縁膜および複数の接続配線(金属膜)を含む。酸化膜は、基板の主面を被覆している。複数の抵抗素子部分は、酸化膜の上に間隔を空けて配置されている。層間絶縁膜は、複数の抵抗素子部分を被覆している。複数の接続配線は、層間絶縁膜の上にそれぞれ配置され、平面視において不規則なパターンで複数の抵抗素子部にそれぞれ重なっている。
従来の電子部品のように、平面視において複数の金属膜が不規則なパターンで複数の抵抗膜にそれぞれ重なる構造では、複数の金属膜に起因する応力が複数の抵抗膜に不均等に加えられる。その結果、複数の抵抗膜において圧抵抗効果に起因する抵抗値の変動量にばらつきが生じ、複数の抵抗膜間の抵抗比の精度が低下する。
本発明の一実施形態は、複数の抵抗膜間の抵抗比の精度を向上できる電子部品を提供する。
In a structure in which a plurality of metal films overlap each other in an irregular pattern in a plan view as in a conventional electronic component, stress caused by the plurality of metal films is applied unevenly to the plurality of resistance films. .. As a result, the amount of variation in the resistance value due to the pressure resistance effect varies in the plurality of resistance films, and the accuracy of the resistance ratio between the plurality of resistance films decreases.
One embodiment of the present invention provides an electronic component capable of improving the accuracy of the resistivity ratio between a plurality of resistance films.
本発明の一実施形態は、主面を有するチップと、前記主面の上に形成された絶縁層と、前記絶縁層内に配置され、平面視において間隔を空けて配列された複数の抵抗膜と、前記絶縁層内において複数の前記抵抗膜よりも上層に配置され、平面視において複数の前記抵抗膜に1対1対応の関係で重なるように間隔を空けて配列された複数の金属膜と、を含む、電子部品を提供する。 In one embodiment of the present invention, a chip having a main surface, an insulating layer formed on the main surface, and a plurality of resistance films arranged in the insulating layer at intervals in a plan view. And a plurality of metal films arranged above the plurality of resistance films in the insulating layer and arranged at intervals so as to overlap the plurality of resistance films in a one-to-one correspondence in a plan view. Provides electronic components, including.
この電子部品によれば、複数の金属膜に起因する応力が複数の抵抗膜に不均等に加えられることを抑制できる。これにより、複数の抵抗膜において圧抵抗効果に起因する抵抗値の変動量のばらつきを抑制できるから、複数の抵抗膜間の抵抗比の精度を向上できる。 According to this electronic component, it is possible to suppress the uneven application of stress caused by the plurality of metal films to the plurality of resistance films. As a result, it is possible to suppress variations in the amount of variation in the resistance value due to the pressure resistance effect in the plurality of resistance films, so that the accuracy of the resistance ratio between the plurality of resistance films can be improved.
以下では、添付図面を参照して、本発明の実施形態を詳細に説明する。
図1は、本発明の一実施形態に係る電子部品1を示す平面図である。図2は、図1に示す領域IIの拡大図である。図3は、図2に示すIII-III線に沿う断面図である。図4は、図2に示すIV-IV線に沿う断面図である。図5は、図2に示すV-V線に沿う断面図である。図6は、図2に示すVI-VI線に沿う断面図である。図7は、図2に示すVII-VII線に沿う断面図である。図8は、図2に示すVIII-VIII線に沿う断面図である。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a plan view showing an
図9は、図2に示すIX-IX線に沿う断面図である。図10は、図2に示す複数の抵抗膜21の配列を示す平面図である。図11は、図2に示す複数の金属膜41の配列を示す平面図である。図12は、図2に示す複数の中間金属膜71の配列を示す平面図である。図13は、図2に示す複数の配線膜101の配列を示す平面図である。
図1〜図13を参照して、電子部品1は、この形態(this embodiment)では、シリコン製の半導体チップ2(チップ)を含む半導体装置である。半導体チップ2は、直方体形状に形成されている。半導体チップ2は、一方側の第1主面3、他方側の第2主面4、ならびに、第1主面3および第2主面4を接続する側面5A〜5Dを有している。
FIG. 9 is a cross-sectional view taken along the line IX-IX shown in FIG. FIG. 10 is a plan view showing an arrangement of the plurality of
With reference to FIGS. 1 to 13, the
第1主面3および第2主面4は、それらの法線方向Zから見た平面視において四角形状に形成されている。側面5Aおよび側面5Bは、第1方向Xに沿って延び、第1方向Xに直交する第2方向Yに対向している。側面5Cおよび側面5Dは、第2方向Yに沿って延び、第1方向Xに対向している。
電子部品1は、第1主面3側に形成された1つまたは複数(この形態では複数)のデバイス領域6、および、1つまたは複数(この形態では1つ)の抵抗領域7を含む。デバイス領域6および抵抗領域7の個数および配置は任意である。
The first
The
デバイス領域6は、種々の機能デバイスが形成された領域である。機能デバイスは、第1主面3および/または第1主面3の表層部を利用して形成される。機能デバイスは、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも1つを含んでいてもよい。機能デバイスは、半導体整流デバイスおよび半導体スイッチングデバイスが組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。
The
半導体整流デバイスは、pn接合ダイオード、pin接合ダイオード、ツェナーダイオード、ショットキーバリアダイオード、および、ファーストリカバリーダイオードのうちの少なくとも1つを含んでいてもよい。半導体スイッチングデバイスは、BJT(Bipolar Junction Transistor)、MISFET(Metal Insulator Field Effect Transistor)、IGBT(Insulated Gate Bipolar Junction Transistor)、および、JFET(Junction Field Effect Transistor)のうちの少なくとも1つを含んでいてもよい。 The semiconductor rectifying device may include at least one of a pn junction diode, a pin junction diode, a Zener diode, a Schottky barrier diode, and a fast recovery diode. The semiconductor switching device may include at least one of BJT (Bipolar Junction Transistor), MISFET (Metal Insulator Field Effect Transistor), IGBT (Insulated Gate Bipolar Junction Transistor), and JFET (Junction Field Effect Transistor). Good.
抵抗領域7は、複数のデバイス領域6から間隔を空けて形成されている。抵抗領域7は、抵抗回路8が形成された領域である。抵抗回路8は、電源および任意の機能デバイスに電気的に接続され、抵抗値に応じた所定の出力電圧(出力電流)を任意の機能デバイスに提供する。抵抗回路8は、この形態では、機能デバイスの直上には形成されていない。むろん、抵抗回路8は、他の形態において、機能デバイスの直上に形成されていてもよい。
The
図2〜図9を参照して、電子部品1は、第1主面3の上に形成された絶縁層10を含む。絶縁層10は、複数の絶縁膜が積層された積層構造を有している。複数の絶縁膜の積層数は任意である。複数の絶縁膜は、この形態では、第1絶縁膜11、第2絶縁膜12、第3絶縁膜13、第4絶縁膜14および第5絶縁膜15を含む。
第1絶縁膜11は、第1主面3を被覆している。第1絶縁膜11は、酸化シリコン膜(酸化膜)および窒化シリコン膜(窒化膜)のうちの少なくとも一方を含んでいてもよい。第1絶縁膜11は、この形態では、酸化シリコン膜からなる。第1絶縁膜11は、複数のデバイス領域6の間に形成されたフィールド酸化膜を含んでいてもよい。フィールド酸化膜は、LOCOS(local oxidation of silicon)膜であってもよい。第1絶縁膜11は、第1主面3に形成されたトレンチに埋設されていてもよい。トレンチに埋設された第1絶縁膜11は、STI(shallow trench isolation)構造を形成していてもよい。
With reference to FIGS. 2 to 9, the
The first insulating
第2〜第5絶縁膜12〜15は、第1絶縁膜11側からこの順に積層された層間絶縁膜からそれぞれなる。第2〜第5絶縁膜12〜15は、酸化シリコン膜および窒化シリコン膜のうちの少なくとも一方をそれぞれ含む。第2〜第5絶縁膜12〜15は、酸化シリコン膜および窒化シリコン膜を任意の順序で積層させた積層構造をそれぞれ有していてもよい。第2〜第5絶縁膜12〜15は、この形態では、酸化シリコン膜からなる単層構造をそれぞれ有している。
The second to fifth insulating
図2〜図10を参照して、電子部品1は、抵抗領域7において絶縁層10内に配置された抵抗膜群20を含む。抵抗膜群20は、複数(2個以上)の抵抗膜21を含む。抵抗膜群20は、3個以上の抵抗膜21を含むことが好ましい。抵抗膜群20は、この形態では、13個の抵抗膜21を含む。抵抗膜21は、抵抗回路8の抵抗部を形成している。
複数の抵抗膜21は、この形態では、第1絶縁膜11の上に配置され、第2絶縁膜12によって被覆されている。複数の抵抗膜21は、平面視において第1方向Xに短冊状にそれぞれ延び、第2方向Yに間隔を空けてストライプ状に配列されている。複数の抵抗膜21は、一方側(側面5C側)の一端部22および他方側(側面5D側)の他端部23をそれぞれ有している。
With reference to FIGS. 2 to 10, the
In this form, the plurality of
複数の抵抗膜21は、等しい抵抗値をそれぞれ有している。複数の抵抗膜21は、具体的には、第2方向Yに第1ピッチP1で等間隔に配置され、等しい第1長さL1、等しい第1幅W1、等しい第1厚さT1をそれぞれ有している。第1ピッチP1は、複数の抵抗膜21間の第2方向Yに沿う距離である。第1長さL1は、抵抗膜21の第1方向Xに沿う長さである。第1幅W1は、抵抗膜21の第2方向Yに沿う幅である。第1厚さT1は、抵抗膜21の法線方向Zに沿う厚さである。
The plurality of
第1ピッチP1は任意であり、複数の抵抗膜21が互いに電気的に接続されない値であればよい。第1ピッチP1は、1μm以上10μm以下であってもよい。第1ピッチP1は、1μm以上5μm以下であることが好ましい。第1長さL1は任意であり、複数の抵抗膜21において実現すべき抵抗値に応じて調整される。第1長さL1は、5μm以上100μm以下であってもよい。第1長さL1は、10μm以上50μm以下であることが好ましい。
The first pitch P1 is arbitrary, and may be a value as long as the plurality of
第1幅W1は任意であり、複数の抵抗膜21において実現すべき抵抗値に応じて調整される。第1幅W1は、第1長さL1未満である。第1幅W1は、1μm以上25μm以下であってもよい。第1幅W1は、1μm以上10μm以下であることが好ましい。第1厚さT1は任意であり、複数の抵抗膜21において実現すべき抵抗値に応じて調整される。第1厚さT1は、0.1μm以上2μm以下であってもよい。第1厚さT1は、0.1μm以上1μm以下であることが好ましい。
The first width W1 is arbitrary and is adjusted according to the resistance value to be realized in the plurality of
複数の抵抗膜21は、Poly−Si膜、TaN膜、TiN膜、CrSi膜、CrSiN膜およびCrSiO膜のうちの少なくとも1つをそれぞれ含む。複数の抵抗膜21は、この形態では、Poly−Si膜からそれぞれなる。Poly−Si膜の導電型はp型であってもよいし、n型であってもよい。
複数の抵抗膜21のうち両側に配置されたいずれか一方または双方(この形態では双方)の抵抗膜21は、電気的に浮遊状態のダミー抵抗膜24として形成されている。ダミー抵抗膜24は、当該ダミー抵抗膜24に隣り合う抵抗膜21およびそれ以外の抵抗膜21の間に生じるプロセス環境の差異を抑制する。つまり、複数のダミー抵抗膜24は、両側に配置されることによって、それらの間に配置された複数の抵抗膜21のプロセス誤差を抑制する。これにより、複数の抵抗膜21間に生じる抵抗値のズレが抑制される。
The plurality of
The
図2〜図10を参照して、電子部品1は、抵抗領域7において1対1対応の関係で複数の抵抗膜21に接続されるように絶縁層10内に埋設された複数の第1ビア電極対30を含む。図10等では、第1ビア電極対30が×印によって示されている。
複数の第1ビア電極対30は、この形態では、第2絶縁膜12に埋設されている。複数の第1ビア電極対30は、第1方向Xに間隔を空けて対応する抵抗膜21の上面に接続された一対の第1ビア電極31および第2ビア電極32をそれぞれ有している。この形態では、全ての抵抗膜21に第1ビア電極対30が接続されているが、第1ビア電極対30は必ずしもダミー抵抗膜24に接続される必要はない。ただし、ダミー抵抗膜24に接続された第1ビア電極対30は、複数の抵抗膜21間のプロセス環境の差異を抑制する上で有効である。
With reference to FIGS. 2 to 10, the
The plurality of first via electrode pairs 30 are embedded in the second insulating
第1ビア電極31は、対応する抵抗膜21の一端部22側に接続されている。第2ビア電極32は、第1ビア電極31から第1方向Xに任意の間隔を空けて対応する抵抗膜21の他端部23側に接続されている。複数の第1ビア電極対30は、第1ビア電極31および第2ビア電極32の2点間の抵抗成分を、対応する抵抗膜21から取り出す。
複数の第1ビア電極対30は、この形態では、第1ビア電極31が第2方向Yに沿って一列に配列されるように絶縁層10内に埋設されている。これにより、複数の抵抗膜21毎の取り出すべき抵抗成分は、第1ビア電極31を基準とした第2ビア電極32までの距離によって決定される。
The first via
In this embodiment, the plurality of first via electrode pairs 30 are embedded in the insulating
第1ビア電極31および第2ビア電極32の間のビア距離Dは、取り出すべき抵抗成分に応じて複数の抵抗膜21毎に任意の値に設定されている。複数の第1ビア電極対30は、ビア距離Dが互いに等しい値に設定された複数の第1ビア電極対30によって構成された1つまたは複数のビア群を含んでいてもよい。
図10では、ビア距離Dが、第1距離D1、第2距離D2および第3距離D3を含み、複数の第1ビア電極対30が3つのビア群を構成している例が示されている。ビア距離Dは、第1距離D1、第2距離D2および第3距離D3の順に短くなっている。複数の第1ビア電極対30は、第1距離D1、第2距離D2および第3距離D3に対応した第1抵抗成分R1、第2抵抗成分R2および第3抵抗成分R3を対応する抵抗膜21からそれぞれ取り出す。複数の抵抗膜21の抵抗比は、第1抵抗成分R1、第2抵抗成分R2および第3抵抗成分R3の比によって定まる。
The via distance D between the first via
FIG. 10 shows an example in which the via distance D includes the first distance D1, the second distance D2, and the third distance D3, and a plurality of first via electrode pairs 30 form three via groups. .. The via distance D becomes shorter in the order of the first distance D1, the second distance D2, and the third distance D3. The plurality of first via electrode pairs 30 have a
第1ビア電極31および第2ビア電極32は、第1主電極33および第1バリア電極34を含む積層構造をそれぞれ有している。第1主電極33は、絶縁層10(第2絶縁膜12)に柱状に埋設されている。第1主電極33は、W膜およびCu膜のうちの少なくとも一方を含んでいてもよい。第1バリア電極34は、第1主電極33および絶縁層10(第2絶縁膜12)の間に介在している。第1バリア電極34は、Ti膜およびTiN膜のうちの少なくとも一方を含んでいてもよい。
The first via
図2〜図9および図11を参照して、電子部品1は、抵抗領域7の絶縁層10内において複数の抵抗膜21よりも上層に配置された金属膜群40を含む。金属膜群40は、複数(2個以上)の金属膜41を含む。金属膜41の個数は、抵抗膜群20に含まれる抵抗膜21の個数と等しい。金属膜群40は、この形態では、13個の金属膜41を含む。
複数の金属膜41は、この形態では、第2絶縁膜12の上に配置され、第3絶縁膜13によって被覆されている。複数の金属膜41は、平面視において第1方向Xに短冊状にそれぞれ延び、第2方向Yに間隔を空けてストライプ状に配列されている。つまり、複数の金属膜41は、複数の抵抗膜21と同一のパターンで配列されている。複数の金属膜41は、一方側(側面5C側)の一端部42および他方側(側面5D側)の他端部43をそれぞれ有している。
With reference to FIGS. 2 to 9 and 11, the
In this form, the plurality of
複数の金属膜41は、平面視において複数の抵抗膜21に1対1対応の関係で重なっている。つまり、複数の金属膜41は、平面視において対応する抵抗膜21に隣り合う抵抗膜21から間隔を空けて、当該対応する抵抗膜21に重なっている。複数の金属膜41は、平面視において対応する1つの抵抗膜21のみに重なり、当該1つの抵抗膜21に隣り合う抵抗膜21には重なっていない。
The plurality of
複数の金属膜41は、対応する抵抗膜21の全域にそれぞれ対向していることが好ましい。また、複数の金属膜41の全域が、対応する抵抗膜21にそれぞれ対向していることが好ましい。複数の金属膜41は、平面視において均等な対向面積で複数の抵抗膜21に重なっていることがさらに好ましい。
複数の金属膜41は、具体的には、第2方向Yに第2ピッチP2で等間隔に配置され、等しい第2長さL2、等しい第2幅W2、等しい第2厚さT2をそれぞれ有している。第2ピッチP2は、複数の金属膜41間の第2方向Yに沿う距離である。第2長さL2は、金属膜41の第1方向Xに沿う長さである。第2幅W2は、金属膜41の第2方向Yに沿う幅である。第2厚さT2は、金属膜41の法線方向Zに沿う厚さである。
It is preferable that the plurality of
Specifically, the plurality of
第2ピッチP2は任意であり、複数の金属膜41が互いに電気的に接続されない値であればよい。第2ピッチP2は、1μm以上10μm以下であってもよい。第2ピッチP2は、1μm以上5μm以下であることが好ましい。第2ピッチP2は、複数の抵抗膜21の第1ピッチP1とほぼ等しいことが好ましい。第2ピッチP2が第1ピッチP1とほぼ等しいとは、第2ピッチP2が第1ピッチP1の±10%の範囲内の値を有していることを意味する。
The second pitch P2 is arbitrary, and may be a value as long as the plurality of
第2長さL2は、複数の抵抗膜21の第1長さL1に応じて調整される。第2長さL2は、複数の抵抗膜21の第2長さL2とほぼ等しいことが好ましい。第2長さL2が第2長さL2とほぼ等しいとは、第2長さL2が第2長さL2の±10%の範囲内の値を有していることを意味する。第2長さL2は、5μm以上100μm以下であってもよい。第2長さL2は、10μm以上50μm以下であることが好ましい。
The second length L2 is adjusted according to the first length L1 of the plurality of
第2幅W2は、第2長さL2未満である。第2幅W2は、複数の抵抗膜21の第1幅W1に応じて調整される。第2幅W2は、複数の抵抗膜21の第1幅W1とほぼ等しいことが好ましい。第2幅W2が第1幅W1とほぼ等しいとは、第2幅W2が第1幅W1の±10%の範囲内の値を有していることを意味する。第2幅W2は、1μm以上25μm以下であってもよい。第1幅W1は、1μm以上10μm以下であることが好ましい。
The second width W2 is less than the second length L2. The second width W2 is adjusted according to the first width W1 of the plurality of
第2厚さT2は、0.1μm以上2μm以下であってもよい。第2厚さT2は、0.1μm以上1μm以下であることが好ましい。第2厚さT2は、複数の抵抗膜21の第1厚さT1を超えていてもよい。
複数の金属膜41は、平面視において複数の抵抗膜21の平面積(=W1×L1)とほぼ等しい平面積(=W2×L2)を有していることが好ましい。金属膜41の平面積が抵抗膜21の平面積とほぼ等しいとは、金属膜41の平面積が抵抗膜21の平面積の±10%の範囲内の値を有していることを意味する。
The second thickness T2 may be 0.1 μm or more and 2 μm or less. The second thickness T2 is preferably 0.1 μm or more and 1 μm or less. The second thickness T2 may exceed the first thickness T1 of the plurality of
It is preferable that the plurality of
複数の金属膜41のうち両側に配置されたいずれか一方または双方(この形態では双方)の金属膜41は、電気的に浮遊状態のダミー金属膜44として形成されている。複数のダミー金属膜44は、平面視において複数のダミー抵抗膜24に重なっている。ダミー金属膜44は、当該ダミー金属膜44に隣り合う金属膜41およびそれ以外の金属膜41の間に生じるプロセス環境の差異を抑制する。つまり、複数のダミー金属膜44は、両側に配置されることによって、それらの間に配置された複数の金属膜41のプロセス誤差を抑制する。これにより、複数の金属膜41を適切な対向面積で複数の抵抗膜21に重ならせることができる。
The
複数の金属膜41は、一端部22および他端部23の間の領域に形成された第1スリット50(スリット)をそれぞれ有し、第1スリット50によって一端部22側の部分および他端部23側の部分にそれぞれ分離されている。複数の第1スリット50は、具体的には、対応する金属膜41において第1ビア電極31および第2ビア電極32の間の領域を被覆する部分にそれぞれ形成されている。これにより、複数の金属膜41は、第1スリット50によって、第1ビア電極31に接続された第1金属配線膜51、および、第2ビア電極32に接続された第2金属配線膜52にそれぞれ分離されている。
The plurality of
複数の第1スリット50は、第2方向Yにそれぞれ延びている。つまり、第1スリット50は、第1ビア電極31および第2ビア電極32の対向方向に交差する方向にそれぞれ延びている。複数の第1スリット50は、さらに、同一直線上に位置し、第2方向Yに連続的に延びる1つのラインスリット53を形成している。
ラインスリット53は、第3距離D3を空けて配置された第1ビア電極31および第2ビア電極32の間の領域を通過している。つまり、ラインスリット53は、複数の第1ビア電極対30のうち、第1ビア電極31および第2ビア電極32の間の距離が最も短く設定された第1ビア電極対30の第1ビア電極31および第2ビア電極32の間の領域を通過している。
The plurality of
The line slit 53 passes through a region between the first via
これにより、複数の金属膜41は、複数の第1スリット50によって、互いに等しいサイズをそれぞれ有する複数の第1金属配線膜51、および、互いに等しいサイズをそれぞれ有する複数の第2金属配線膜52にそれぞれ分離されている。第2金属配線膜52のサイズは、第1金属配線膜51のサイズを超えている。
複数の第1スリット50は、第1方向Xに関して、互いに等しい第1スリット幅WS1をそれぞれ有している。第1スリット幅WS1は任意であり、第1金属配線膜51および第2金属配線膜52が互いに電気的に接続されない値であればよい。第1スリット幅WS1は、金属膜41の第2幅W2未満であることが好ましい。第1スリット幅WS1は、0.1μm以上5μm以下であってもよい。第1スリット幅WS1は、0.1μm以上1μm以下であることが好ましい。前述の金属膜41の平面積は、第1スリット50を含む金属膜41の平面積で定義されている。
As a result, the plurality of
The plurality of
複数の金属膜41は、抵抗膜21側(第2絶縁膜12側)からこの順に積層された第1下バリア電極45、第1中間電極46および第1上バリア電極47を含む積層構造をそれぞれ有している。第1下バリア電極45は、第2絶縁膜12の上に膜状に形成されている。第1中間電極46は、第1下バリア電極45の上に膜状に形成されている。第1中間電極46は、第1下バリア電極45よりも厚い。第1上バリア電極47は、第1中間電極46の上に膜状に形成されている。第1上バリア電極47は、第1中間電極46よりも薄い。
The plurality of
第1下バリア電極45は、Ti膜およびTiN膜のうちの少なくとも一方を含んでいてもよい。第1中間電極46は、純Cu膜(純度が99%以上のCu膜)、純Al膜(純度が99%以上のAl膜)、AlSi合金膜、AlCu合金膜およびAlSiCu合金膜のうちの少なくとも1つを含んでいてもよい。第1上バリア電極47は、Ti膜およびTiN膜のうちの少なくとも一方を含んでいてもよい。
The first
電子部品1は、絶縁層10の一部からなり、複数の第1スリット50を埋める第1絶縁分離部54を含む。第1絶縁分離部54は、この形態では、第3絶縁膜13の一部からなる。つまり、第1スリット50の第1スリット幅WS1は、絶縁層10の一部(第3絶縁膜13)が埋設される値に設定されている。第1絶縁分離部54は、複数の第1金属配線膜51および複数の第2金属配線膜52の電気的絶縁性を高める。
The
図2〜図9および図11を参照して、電子部品1は、抵抗領域7において1対1対応の関係で複数の金属膜41に接続されるように絶縁層10内に埋設された複数の第2ビア電極対60を含む。図11等では、第2ビア電極対60が×印によって示されている。
複数の第2ビア電極対60は、この形態では、第3絶縁膜13に埋設され、ダミー金属膜44以外の複数の金属膜41にそれぞれ接続されている。つまり、ダミー金属膜44は、第3絶縁膜13によって他の金属膜41から絶縁分離され、電気的に浮遊状態に形成されている。ダミー抵抗膜24が電気的に浮遊状態になる条件を具備する場合には、第2ビア電極対60は複数のダミー金属膜44に接続されてもよい。
With reference to FIGS. 2 to 9 and 11, the
In this embodiment, the plurality of second via electrode pairs 60 are embedded in the third insulating
複数の第2ビア電極対60は、第1方向Xに間隔を空けて対応する金属膜41の上面に接続された一対の第3ビア電極61および第4ビア電極62をそれぞれ有している。
第3ビア電極61は、対応する第1金属配線膜51の任意の位置に接続されている。第3ビア電極61は、平面視において対応する第1金属配線膜51において対応する第1ビア電極31に重なる位置に接続されていることが好ましい。この場合、第3ビア電極61は、第1金属配線膜51を挟んで第1ビア電極31に対向し、当該第1金属配線膜51を介して第1ビア電極31に電気的に接続される。第3ビア電極61は、この形態では、第2方向Yに沿って一列に配列されている。
The plurality of second via electrode pairs 60 have a pair of third via
The third via
第4ビア電極62は、第3ビア電極61から第1方向Xに任意の間隔を空けて対応する第2金属配線膜52の任意の位置に接続されている。第4ビア電極62は、平面視において対応する第2金属配線膜52において対応する第2ビア電極32に重なる位置に接続されていることが好ましい。この場合、第4ビア電極62は、第2金属配線膜52を挟んで第2ビア電極32に対向し、当該第2金属配線膜52を介して第2ビア電極32に電気的に接続される。
The fourth via
第3ビア電極61および第4ビア電極62は、第2主電極63および第2バリア電極64を含む積層構造をそれぞれ有している。第2主電極63は、絶縁層10(第3絶縁膜13)に柱状に埋設されている。第2主電極63は、W膜およびCu膜のうちの少なくとも一方を含んでいてもよい。第2バリア電極64は、第2主電極63および絶縁層10(第3絶縁膜13)の間に介在している。第2バリア電極64は、Ti膜およびTiN膜のうちの少なくとも一方を含んでいてもよい。
The third via
図2〜図9および図12を参照して、電子部品1は、抵抗領域7の絶縁層10内において複数の金属膜41よりも上層に配置された中間金属膜群70を含む。中間金属膜群70は、複数(2個以上)の中間金属膜71を含む。中間金属膜71の個数は、抵抗膜群20に含まれる抵抗膜21の個数と等しい。中間金属膜群70は、この形態では、13個の中間金属膜71を含む。
With reference to FIGS. 2 to 9 and 12, the
複数の中間金属膜71は、この形態では、第3絶縁膜13の上に配置され、第4絶縁膜14によって被覆されている。複数の中間金属膜71は、平面視において第1方向Xに短冊状にそれぞれ延び、第2方向Yに間隔を空けてストライプ状に配列されている。つまり、複数の中間金属膜71は、複数の抵抗膜21(複数の金属膜41)と同一のパターンで配列されている。複数の中間金属膜71は、一方側(側面5C側)の一端部72および他方側(側面5D側)の他端部73をそれぞれ有している。
In this form, the plurality of
複数の中間金属膜71は、平面視において複数の金属膜41に1対1対応の関係で重なっている。つまり、複数の中間金属膜71は、平面視において対応する金属膜41に隣り合う金属膜41から間隔を空けて、当該対応する金属膜41に重なっている。複数の中間金属膜71は、平面視において対応する1つの金属膜41のみに重なり、当該1つの金属膜41に隣り合う金属膜41には重なっていない。
The plurality of
複数の中間金属膜71は、平面視において対応する金属膜41の全域にそれぞれ対向していることが好ましい。また、複数の中間金属膜71の全域が、平面視において対応する金属膜41にそれぞれ対向していることが好ましい。複数の中間金属膜71は、平面視において均等な対向面積で複数の金属膜41に重なっていることがさらに好ましい。
複数の中間金属膜71は、具体的には、第2方向Yに第3ピッチP3で等間隔に配置され、等しい第3長さL3、等しい第3幅W3、等しい第3厚さT3をそれぞれ有している。第3ピッチP3は、複数の中間金属膜71間の第2方向Yに沿う距離である。第3長さL3は、中間金属膜71の第1方向Xに沿う長さである。第3幅W3は、中間金属膜71の第2方向Yに沿う幅である。第3厚さT3は、中間金属膜71の法線方向Zに沿う厚さである。
It is preferable that the plurality of
Specifically, the plurality of
第3ピッチP3は任意であり、複数の中間金属膜71が互いに電気的に接続されない値であればよい。第3ピッチP3は、1μm以上10μm以下であってもよい。第3ピッチP3は、1μm以上5μm以下であることが好ましい。第3ピッチP3は、複数の抵抗膜21の第1ピッチP1とほぼ等しいことが好ましい。第3ピッチP3が第1ピッチP1とほぼ等しいとは、第3ピッチP3が第1ピッチP1の±10%の範囲内の値を有していることを意味する。
The third pitch P3 is arbitrary, and may be a value as long as the plurality of
第3長さL3は任意であり、複数の抵抗膜21の第1長さL1に応じて調整される。第3長さL3は、5μm以上100μm以下であってもよい。第3長さL3は、10μm以上50μm以下であることが好ましい。第3長さL3は、複数の抵抗膜21の第1長さL1とほぼ等しいことが好ましい。第3長さL3が第1長さL1とほぼ等しいとは、第3長さL3が第1長さL1の±10%の範囲内の値を有していることを意味する。
The third length L3 is arbitrary and is adjusted according to the first length L1 of the plurality of
第3幅W3は、第3長さL3未満である。第3幅W3は任意であり、複数の抵抗膜21の第1幅W1に応じて調整される。第3幅W3は、1μm以上25μm以下であってもよい。第3幅W3は、1μm以上10μm以下であることが好ましい。第3幅W3は、複数の抵抗膜21の第1幅W1とほぼ等しいことが好ましい。第3幅W3が第1幅W1とほぼ等しいとは、第3幅W3が第1幅W1の±10%の範囲内の値を有していることを意味する。
The third width W3 is less than the third length L3. The third width W3 is arbitrary and is adjusted according to the first width W1 of the plurality of
第3厚さT3は、0.1μm以上2μm以下であってもよい。第3厚さT3は、0.1μm以上1μm以下であることが好ましい。第3厚さT3は、複数の抵抗膜21の第1厚さT1を超えていてもよい。
複数の中間金属膜71は、平面視において複数の金属膜41の平面積(=W2×L2)とほぼ等しい平面積(=W3×L3)を有していることが好ましい。中間金属膜71の平面積が金属膜41の平面積とほぼ等しいとは、中間金属膜71の平面積が金属膜41の平面積の±10%の範囲内の値を有していることを意味する。
The third thickness T3 may be 0.1 μm or more and 2 μm or less. The third thickness T3 is preferably 0.1 μm or more and 1 μm or less. The third thickness T3 may exceed the first thickness T1 of the plurality of
It is preferable that the plurality of
複数の中間金属膜71のうち両側に配置されたいずれか一方または双方(この形態では双方)の中間金属膜71は、電気的に浮遊状態のダミー中間金属膜74として形成されている。複数のダミー中間金属膜74は、平面視において複数のダミー金属膜44に重なっている。ダミー中間金属膜74は、当該ダミー中間金属膜74に隣り合う中間金属膜71およびそれ以外の中間金属膜71の間に生じるプロセス環境の差異を抑制する。つまり、複数のダミー中間金属膜74は、両側に配置されることによって、それらの間に配置された複数の中間金属膜71のプロセス誤差を抑制する。これにより、複数の中間金属膜71を適切な対向面積で複数の金属膜41に重ならせることができる。
The
複数の中間金属膜71は、一端部72および他端部73の間の領域に形成された第2スリット80をそれぞれ有し、第2スリット80によって一端部72側の部分および他端部73側の部分にそれぞれ分離されている。図12では、ダミー中間金属膜74以外の中間金属膜71が、第2スリット80を含む例が示されているが、任意の位置に第2スリット80を含むダミー中間金属膜74が形成されていてもよい。
The plurality of
複数の第2スリット80は、具体的には、対応する中間金属膜71において第3ビア電極61および第4ビア電極62の間の領域を被覆する部分にそれぞれ形成されている。これにより、複数の中間金属膜71は、第2スリット80によって第3ビア電極61に接続された第3金属配線膜81、および、第4ビア電極62に接続された第4金属配線膜82にそれぞれ分離されている。
Specifically, the plurality of
複数の第2スリット80は、第1スリット50とは異なり、必ずしも同一直線上に位置している必要はない。複数の第2スリット80は、第1方向Xに関して、対応する第3ビア電極61および第4ビア電極62の間の任意の位置を第2方向Yにそれぞれ延びている。複数の第2スリット80の配置は、後述する複数の第3ビア電極対90(複数の配線膜101)の配置に応じて調整される。
Unlike the
この形態では、紙面左側から2〜3番目および6〜9番目に配置された複数の中間金属膜71の第2スリット80が、中間金属膜71の一端部72側の領域において同一直線上に形成されている。また、紙面左側から10〜12番目に配置された複数の中間金属膜71の第2スリット80が、中間金属膜71の他端部73側の領域において同一直線上に形成されている。また、紙面左側から4〜5番目に配置された複数の中間金属膜71の第2スリット80が、中間金属膜71の中央部の領域において同一直線上に形成されている。
In this form, the
複数の第2スリット80は、第1方向Xに関して、互いに等しい第2スリット幅WS2をそれぞれ有している。第2スリット幅WS2は、中間金属膜71の第3幅W3未満であってもよい。第2スリット幅WS2は任意であり、第3金属配線膜81および第4金属配線膜82が互いに電気的に接続されない値であればよい。第2スリット幅WS2は、中間金属膜71の第3幅W3未満であることが好ましい。第2スリット幅WS2は、0.1μm以上5μm以下であってもよい。第2スリット幅WS2は、0.1μm以上1μm以下であることが好ましい。前述の中間金属膜71の平面積は、第2スリット80を含む中間金属膜71の平面積で定義されている。
The plurality of
複数の中間金属膜71は、金属膜41側(第3絶縁膜13側)からこの順に積層された第2下バリア電極75、第2中間電極76および第2上バリア電極77を含む積層構造を有している。第2下バリア電極75は、第3絶縁膜13の上に膜状に形成されている。第2中間電極76は、第2下バリア電極75の上に膜状に形成されている。第2中間電極76は、第2下バリア電極75よりも厚い。第2上バリア電極77は、第2中間電極76の上に膜状に形成されている。第2上バリア電極77は、第2中間電極76よりも薄い。
The plurality of
第2下バリア電極75は、Ti膜およびTiN膜のうちの少なくとも一方を含んでいてもよい。第2中間電極76は、純Cu膜、純Al膜、AlSi合金膜、AlCu合金膜およびAlSiCu合金膜のうちの少なくとも1つを含んでいてもよい。第2上バリア電極77は、Ti膜およびTiN膜のうちの少なくとも一方を含んでいてもよい。
電子部品1は、絶縁層10の一部からなり、第2スリット80を埋める第2絶縁分離部84を含む。第2絶縁分離部84は、この形態では、第4絶縁膜14の一部からなる。つまり、第2スリット80の第2スリット幅WS2は、絶縁層10の一部(第4絶縁膜14)が埋設される値に設定されている。第2絶縁分離部84は、複数の第3金属配線膜81および複数の第4金属配線膜82の間の電気的絶縁性を高める。
The second
The
図2〜図9および図12を参照して、電子部品1は、抵抗領域7において1対1対応の関係で複数の中間金属膜71に接続されるように絶縁層10内に埋設された複数の第3ビア電極対90を含む。図12等では、第3ビア電極対90が×印によって示されている。
複数の第3ビア電極対90は、この形態では、第4絶縁膜14に埋設され、ダミー中間金属膜74以外の中間金属膜71に接続されている。つまり、ダミー中間金属膜74は、第4絶縁膜14によって他の中間金属膜71から絶縁分離され、電気的に浮遊状態に形成されている。ダミー抵抗膜24が電気的に浮遊状態になる条件を具備する場合には、第3ビア電極対90は複数のダミー中間金属膜74に接続されもよい。
With reference to FIGS. 2 to 9 and 12, the
In this embodiment, the plurality of third via electrode pairs 90 are embedded in the fourth insulating
複数の第3ビア電極対90は、第1方向Xに間隔を空けて対応する中間金属膜71の上面に接続された一対の第5ビア電極91および第6ビア電極92をそれぞれ有している。
複数の第5ビア電極91は、対応する第3金属配線膜81の任意の位置にそれぞれ接続されている。複数の第6ビア電極92は、対応する第4金属配線膜82の任意の位置にそれぞれ接続されている。複数の第5ビア電極91および複数の第6ビア電極92の配置は、後述する複数の配線膜101の配置に応じて調整される。
The plurality of third via electrode pairs 90 have a pair of fifth via
The plurality of fifth via
第5ビア電極91および第6ビア電極92は、第3主電極93および第3バリア電極94を含む積層構造をそれぞれ有している。第3主電極93は、絶縁層10(第4絶縁膜14)に柱状に埋設されている。第3主電極93は、W膜およびCu膜のうちの少なくとも一方を含んでいてもよい。第3バリア電極94は、第3主電極93および絶縁層10(第4絶縁膜14)の間に介在している。第3バリア電極94は、Ti膜およびTiN膜のうちの少なくとも一方を含んでいてもよい。
The fifth via
図2〜図9および図13を参照して、電子部品1は、抵抗領域7の絶縁層10内において複数の中間金属膜71よりも上層に配置された配線膜群100を含む。配線膜群100は、複数(2個以上)の配線膜101を含む。配線膜101の個数は任意であり、取り出すべき抵抗成分(この形態では第1〜第3抵抗成分R1〜R3)の個数や当該抵抗成分の接続形態に応じて調整される。配線膜群100は、この形態では、5個の配線膜101を含む。
With reference to FIGS. 2 to 9 and 13, the
複数の配線膜101は、この形態では、第4絶縁膜14の上に配置され、第5絶縁膜15によって被覆されている。複数の配線膜101は、抵抗領域7外の領域において電源に電気的に接続され、抵抗領域7まで引き回されている。複数の配線膜101は、さらに、抵抗領域7から任意のデバイス領域6に引き回され、図示しない配線を介して任意の機能デバイスに電気的に接続されている。
In this form, the plurality of
複数の配線膜101は、平面視において複数の抵抗膜21(複数の金属膜41および複数の中間金属膜71)に交差するように第2方向Yにライン状にそれぞれ延び、第1方向Xに間隔を空けてストライプ状に配列されている。複数の配線膜101のうちの任意の一対の配線膜101は、任意の1つまたは複数の第3ビア電極対90の第5ビア電極91および第6ビア電極92に接続されている。
The plurality of
複数の配線膜101は、複数の抵抗膜21のうち任意の抵抗膜21に電気的に接続された一対の配線膜101、および、複数の抵抗膜21のうち前記任意の抵抗膜21とは別の抵抗膜21に電気的に接続された別の一対の配線膜101を含む。一対の配線膜101は、任意の1つまたは複数の抵抗膜21の抵抗成分(第1〜第3抵抗成分R1〜R3)を直列接続または並列接続し、当該抵抗成分(第1〜第3抵抗成分R1〜R3)を取り出す。
The plurality of
紙面下側から1番目および2番目に配置された一対の配線膜101は、紙面左側から3番目、8番目および9番目の第3ビア電極対90(抵抗膜21)に電気的に接続されている。紙面下側から1番目および3番目に配置された一対の配線膜101は、紙面左側から2番目の第3ビア電極対90(抵抗膜21)に電気的に接続されている。紙面下側から1番目および4番目に配置された一対の配線膜101は、紙面左側から6番目および7番目の第3ビア電極対90(抵抗膜21)に電気的に接続されている。
The pair of
紙面下側から2番目および5番目に配置された一対の配線膜101は、紙面左側から4番目および5番目の第3ビア電極対90(抵抗膜21)に電気的に接続されている。紙面下側から3番目および5番目に配置された一対の配線膜101は、紙面左側から10番目、11番目および12番目の第3ビア電極対90(抵抗膜21)に電気的に接続されている。
The pair of
複数の配線膜101は、第2方向Yに第4ピッチP4で等間隔に配置され、等しい第4幅W4、等しい第4厚さT4をそれぞれ有している。第4ピッチP4は、複数の配線膜101間の第1方向Xに沿う距離である。第4幅W4は、配線膜101の第1方向Xに沿う幅である。第4厚さT4は、中間金属膜71の法線方向Zに沿う厚さである。
第4ピッチP4は任意であり、複数の配線膜101が互いに電気的に接続されない値で、かつ、任意の第3ビア電極対90に電気的に接続される値であればよい。第4ピッチP4は、0.1μm以上10μm以下であってもよい。第4幅W4は任意である。第4幅W4は、0.1μm以上5μm以下であってもよい。第4厚さT4は任意である。第4厚さT4は、0.1μm以上5μm以下であってもよい。
The plurality of
The fourth pitch P4 is arbitrary, and may be a value that the plurality of
複数の配線膜101は、金属膜41側(第4絶縁膜14側)からこの順に積層された第3下バリア電極105、第3中間電極106および第3上バリア電極107を含む積層構造を有している。第3下バリア電極105は、第4絶縁膜14の上に膜状に形成されている。第3中間電極106は、第3下バリア電極105の上に膜状に形成されている。第3中間電極106は、第3下バリア電極105よりも厚い。第3上バリア電極107は、第3中間電極106の上に膜状に形成されている。第3上バリア電極107は、第3中間電極106よりも薄い。
The plurality of
第3下バリア電極105は、Ti膜およびTiN膜のうちの少なくとも一方を含んでいてもよい。第3中間電極106は、純Cu膜、純Al膜、AlSi合金膜、AlCu合金膜およびAlSiCu合金膜のうちの少なくとも1つを含んでいてもよい。第3上バリア電極107は、Ti膜およびTiN膜のうちの少なくとも一方を含んでいてもよい。
以上、電子部品1は、半導体チップ2、絶縁層10、複数の抵抗膜21および複数の金属膜41を含む。絶縁層10は、半導体チップ2の第1主面3の上に形成されている。複数の抵抗膜21は、絶縁層10内に配置され、平面視において間隔を空けて配列されている。複数の金属膜41は、絶縁層10内において複数の抵抗膜21よりも上層に配置され、複数の抵抗膜21に1対1対応の関係で重なるように間隔を空けて配列されている。
The third
As described above, the
この構造によれば、複数の金属膜41に起因する応力が複数の抵抗膜21に不均等に加えられることを抑制できる。これにより、複数の抵抗膜21において圧抵抗効果に起因する抵抗値の変動量のばらつきを抑制できるから、複数の抵抗膜21間の抵抗比の精度を向上できる。
複数の抵抗膜21は、具体的には、平面視において第1方向Xに短冊状にそれぞれ延び、第2方向Yに間隔を空けてストライプ状に配列されている。複数の金属膜41は、具体的には、平面視において第1方向Xに短冊状にそれぞれ延び、第2方向Yに間隔を空けてストライプ状に配列され、複数の抵抗膜21に1対1対応の関係で重なっている。この構造によれば、複数の抵抗膜21に加わる応力が不均等になることを適切に抑制できる。
According to this structure, it is possible to prevent the stress caused by the plurality of
Specifically, the plurality of
複数の金属膜41は、複数の抵抗膜21に均等な対向面積で1対1対応の関係で重なっていることが好ましい。この構造によれば、複数の抵抗膜21に加わる応力が不均等になることを、より一層適切に抑制できる。
また、電子部品1は、複数の第1ビア電極対30を含み、複数の金属膜41が第1スリット50をそれぞれ有している。複数の第1ビア電極対30は、第1方向Xに間隔を空けて対応する抵抗膜21の上面に接続された一方側の第1ビア電極31および他方側の第2ビア電極32をそれぞれ有し、絶縁層10内に埋設されている。
It is preferable that the plurality of
Further, the
複数の第1スリット50は、対応する金属膜41において第1ビア電極31および第2ビア電極32の間の領域を被覆する部分にそれぞれ形成されている。これにより、複数の金属膜41は、第1スリット50によって第1ビア電極31に接続された第1金属配線膜51、および、第2ビア電極32に接続された第2金属配線膜52にそれぞれ分離されている。この構造によれば、応力のばらつきを抑制できると同時に、第1ビア電極31および第2ビア電極32間の抵抗成分を、第1金属配線膜51および第2金属配線膜52によって適切に取り出すことができる。
The plurality of
また、電子部品1では、複数の第1ビア電極31が第2方向Yに一列に配列されるように、複数の第1ビア電極対30が絶縁層10に埋設されている。この構造によれば、複数の抵抗膜21毎の取り出すべき抵抗成分を、第1ビア電極31を基準とした第2ビア電極32までの距離によって容易に設定できる。
また、電子部品1では、複数の第1スリット50が、同一直線上に位置し、第2方向Yに連続的に延びる1つのラインスリット53を形成している。この構造によれば、複数の金属膜41が、複数の第1スリット50によって、互いに等しいサイズをそれぞれ有する複数の第1金属配線膜51、および、互いに等しいサイズをそれぞれ有する複数の第2金属配線膜52にそれぞれ分離される。これにより、複数の第1金属配線膜51および複数の第2金属配線膜52に起因する応力が、複数の抵抗膜21に不均等に加えられることを抑制できる。また、これと同時に、複数の第1スリット50の配置に起因する応力のばらつきを抑制できる。
Further, in the
Further, in the
ビア距離Dが第1ビア電極対30毎に異なる場合、ラインスリット53は、複数の第1ビア電極対30のうち、ビア距離Dが最も短く設定された第1ビア電極対30の第1ビア電極31および第2ビア電極32の間の領域を通過していることが好ましい。この場合、第1ビア電極対30毎にビア距離Dが異なる場合であっても、1つのラインスリット53によって複数の金属膜41を複数の第1金属配線膜51および複数の第2金属配線膜52にそれぞれ分離できる。
When the via distance D is different for each of the first via electrode pairs 30, the line slit 53 is the first via of the first via
また、電子部品1は、複数の中間金属膜71を含む。複数の中間金属膜71は、絶縁層10内において複数の金属膜41よりも上層に配置されている。複数の中間金属膜71は、複数の金属膜41に1対1対応の関係で重なっている。この構造によれば、複数の中間金属膜71に起因する応力が、複数の金属膜41を介して複数の抵抗膜21に不均等に加えられることを抑制できる。
Further, the
複数の中間金属膜71は、具体的には、平面視において第1方向Xに短冊状にそれぞれ延び、第2方向Yに間隔を空けてストライプ状に配列され、複数の金属膜41に1対1対応の関係で重なっている。この構造によれば、複数の金属膜41を介して複数の抵抗膜21に加わる応力が不均等になることを適切に抑制できる。
複数の中間金属膜71は、複数の金属膜41に均等な対向面積で1対1対応の関係で重なっていることが好ましい。この構造によれば、複数の金属膜41を介して複数の抵抗膜21に加わる応力が不均等になることを、より一層適切に抑制できる。
Specifically, the plurality of
It is preferable that the plurality of
また、電子部品1は、抵抗領域7に三次元的に作りこまれた抵抗回路8を含む。抵抗回路8は、具体的には、三次元的に作り込まれた複数の抵抗膜21、複数の第1ビア電極対30および複数の金属膜41を含む。この構造によれば、抵抗回路8(抵抗領域7)の面積を縮小し、デバイス領域6の面積を拡大できる。
また、抵抗回路8は、この形態では、複数の金属膜41の上に三次元的に作りこまれた複数の第2ビア電極対60および複数の中間金属膜71を含む。また、抵抗回路8は、複数の中間金属膜71の上に三次元的に作り込まれた複数の第3ビア電極対90および複数の配線膜101を含む。これらの構造は、抵抗回路8の面積を縮小する上で有効である。
Further, the
Further, in this form, the
本発明の実施形態は、さらに他の形態で実施できる。
前述の実施記形態では、複数の抵抗膜21が第1絶縁膜11の上に配置された例について説明した。しかし、複数の抵抗膜21は必ずしも第1絶縁膜11の上に配置されている必要はなく、第1絶縁膜11以外の絶縁膜の上に配置されていてもよい。たとえば、絶縁層10が6層以上積層された複数の絶縁膜を含む場合、複数の抵抗膜21は、第1層目よりも上層に積層された任意の絶縁膜の上に配置されていてもよい。
Embodiments of the present invention can be implemented in still other embodiments.
In the above-described embodiment, an example in which a plurality of
前述の実施形態では、複数の中間金属膜71が、均等な対向面積で複数の金属膜41に1対1対応の関係で重なっている例について説明した。しかし、複数の中間金属膜71から複数の抵抗膜21に加えられる応力は、複数の金属膜41から複数の抵抗膜21に加えられる応力に比べて小さい。したがって、複数の中間金属膜71は、必ずしも均等な対向面積で複数の金属膜41に1対1対応の関係で重なっている必要はない。
In the above-described embodiment, an example in which a plurality of
複数の中間金属膜71は、たとえば、任意の第2スリット幅WS2をそれぞれ有する複数の第2スリット80によって、任意のサイズを有する第3金属配線膜81および任意のサイズを有する第4金属配線膜82にそれぞれ分離されていてもよい。第3金属配線膜81は、たとえば、対応する第3ビア電極61および第5ビア電極91を最短距離で接続するサイズを有していてもよい。また、第4金属配線膜82は、対応する第4ビア電極62および第6ビア電極92を最短距離で接続するサイズを有していてもよい。
The plurality of
前述の実施形態では、複数の配線膜101が、複数の中間金属膜71および複数の金属膜41を介して複数の抵抗膜21に電気的に接続された例について説明した。しかし、複数の中間金属膜71を備えず、複数の配線膜101が複数の金属膜41を介して複数の抵抗膜21に電気的に接続された構造が採用されてもよい。この場合、複数の配線膜101は、第3ビア電極61および第4ビア電極62を介して金属膜41に電気的に接続される。複数の抵抗膜21に対する複数の配線膜101の接続形態は、第4ビア電極62の配置によって調整される。
In the above-described embodiment, an example in which the plurality of
前述の実施形態では、シリコン製の半導体チップ2が採用された例について説明した。しかし、シリコン以外の半導体材料からなる半導体チップ2が採用されてもよい。シリコン以外の半導体材料としては、化合物半導体や、シリコンのバンドギャップを超えるワイドバンドギャップ半導体を例示できる。シリコン以外の半導体材料は、たとえば、SiC、GaN、GaP、GaAs、Ga2O3、ZnO、ダイアモンドおよびサファイアであってもよい。むろん、半導体チップ2に代えて、ガラスやセラミック等の無機絶縁体製の絶縁体チップが採用されてもよい。
In the above-described embodiment, an example in which the
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。 Although the embodiments of the present invention have been described in detail, these are merely specific examples used for clarifying the technical contents of the present invention, and the present invention is construed as being limited to these specific examples. Should not, the scope of the invention is limited by the appended claims.
1 電子部品
2 半導体チップ(チップ)
3 第1主面(主面)
10 絶縁層
21 抵抗膜
24 ダミー抵抗膜
30 第1ビア電極対
31 第1ビア電極
32 第2ビア電極
41 金属膜
44 ダミー金属膜
50 第1スリット(スリット)
51 第1金属配線膜
52 第2金属配線膜
53 ラインスリット
55 第1絶縁分離部(絶縁分離部)
101 配線膜
1
3 First main surface (main surface)
10
51 1st
101 Wiring film
Claims (19)
前記主面の上に形成された絶縁層と、
前記絶縁層内に配置され、平面視において間隔を空けて配列された複数の抵抗膜と、
前記絶縁層内において複数の前記抵抗膜よりも上層に配置され、平面視において複数の前記抵抗膜に1対1対応の関係で重なるように間隔を空けて配列された複数の金属膜と、を含む、電子部品。 A chip with a main surface and
An insulating layer formed on the main surface and
A plurality of resistance films arranged in the insulating layer and arranged at intervals in a plan view,
A plurality of metal films arranged above the plurality of resistance films in the insulating layer and arranged at intervals so as to overlap the plurality of resistance films in a one-to-one correspondence in a plan view. Including electronic components.
複数の前記金属膜は、平面視において短冊状にそれぞれ延び、間隔を空けてストライプ状に配列されている、請求項1に記載の電子部品。 The plurality of resistance films extend in a strip shape in a plan view, and are arranged in a striped shape at intervals.
The electronic component according to claim 1, wherein the plurality of metal films extend in a strip shape in a plan view and are arranged in a striped shape at intervals.
複数の前記金属膜は、前記第1ビア電極および前記第2ビア電極の間の領域を被覆する部分に形成されたスリットをそれぞれ有し、前記スリットによって前記第1ビア電極に接続された第1金属配線膜、および、前記第2ビア電極に接続された第2金属配線膜にそれぞれ分離されている、請求項1〜3のいずれか一項に記載の電子部品。 Each has a first via electrode on one side and a second via electrode on the other side connected to the upper surface of the corresponding resistance film, and further includes a plurality of via electrode pairs embedded in the insulating layer.
Each of the plurality of metal films has a slit formed in a portion covering the region between the first via electrode and the second via electrode, and the first via electrode is connected to the first via electrode by the slit. The electronic component according to any one of claims 1 to 3, which is separated into a metal wiring film and a second metal wiring film connected to the second via electrode.
前記ラインスリットは、平面視において複数の前記ビア電極対のうち前記第1ビア電極および前記第2ビア電極の間の距離が最も短く設定された前記ビア電極対の前記第1ビア電極および前記第2ビア電極の間の領域を通過している、請求項5に記載の電子部品。 The distance between the first via electrode and the second via electrode is set to an arbitrary value for each of the plurality of resistance films.
The line slit is the first via electrode and the first via electrode of the via electrode pair in which the distance between the first via electrode and the second via electrode is set to be the shortest among the plurality of via electrode pairs in a plan view. The electronic component according to claim 5, which passes through a region between two via electrodes.
複数の前記金属膜は、等間隔に配置されている、請求項1〜11のいずれか一項に記載の電子部品。 The plurality of resistance films are arranged at equal intervals, and the resistance films are arranged at equal intervals.
The electronic component according to any one of claims 1 to 11, wherein the plurality of metal films are arranged at equal intervals.
複数の前記金属膜のうちの両側に配置されたいずれか一方または双方の前記金属膜は、平面視において前記ダミー抵抗膜に重なっている、請求項1〜17のいずれか一項に記載の電子部品。 One or both of the resistance films arranged on both sides of the plurality of resistance films are formed as electrically suspended dummy resistance films.
The electron according to any one of claims 1 to 17, wherein one or both of the metal films arranged on both sides of the plurality of metal films overlap the dummy resistance film in a plan view. parts.
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