JP2021048386A - 集積回路パッケージのための高密度相互接続 - Google Patents

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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
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    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
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Abstract

【課題】集積回路パッケージのための高密度相互接続【解決手段】電子インターポーザーに電気的に取り付けられた能動表面をもつ少なくとも1つのダイ側集積回路デバイスを含む集積回路パッケージが形成されうる。前記少なくとも1つのダイ側集積回路デバイスは、少なくとも部分的にモールド材料層に収容され、前記少なくとも1つのダイ側集積回路デバイスの背面は、モールド材料層の外側表面と実質的に同じ平面にある。少なくとも1つの積層された集積回路デバイスが、前記少なくとも1つのダイ側集積回路デバイスの背面に、前記少なくとも1つのダイ側集積回路デバイスと前記少なくとも1つの積層された集積回路デバイスとの間に形成される相互接続構造を通じて、電気的に取り付けられる。【選択図】図１

Description

本稿の実施形態は、概括的には、集積回路パッケージ製造の分野に関し、より詳細には、集積回路パッケージ内の高密度相互接続の製造に関する。
集積回路産業は、コンピュータ・サーバーおよびポータブル製品、たとえばポータブル・コンピュータ、電子タブレット、携帯電話、デジタルカメラ等を含むがこれらに限定されない、さまざまな電子製品において使用するために、ますます高速で、より小型で、より薄型の集積回路パッケージを製造するよう絶えず努力を続けている。
この努力の一環として、マイクロエレクトロニクスダイなどの複数の集積回路デバイスを含む集積回路パッケージが開発されている。これらの複数集積回路デバイス・パッケージは、当該技術分野では、マルチデバイスまたはマルチチップ・パッケージ（multi-chip packages、MCP）と称され、低減されたコストで、アーキテクチャの柔軟性を高める可能性があるが、集積回路デバイス間および外部コンポーネントへの適切な相互接続が提供されるようにする必要がある。当業者には理解されるように、相互接続密度は重要な考察対象である。集積回路デバイス接続の数が不十分だと、影響を受ける集積回路デバイス・インターフェースについての帯域幅機能が制限され、よって集積回路デバイス間での通信効率および機能が低下するからである。
これらの相互接続は、誘電体層上におよび誘電体層を通じて形成される伝導路を含む相互接続構造の製造を通じて提供される。相互接続構造は、基板上に形成され、あるいは少なくともインターポーザーの一部として形成されうる。ここで、集積回路デバイスは相互接続構造に機械的に取り付けられ、電気的に接続される。
本開示の主題は、明細書の末尾において具体的に指摘され、明確に特許請求される。本開示の上記および他の特徴は、添付の図面と併せて参酌される、以下の説明および添付の特許請求の範囲からより十全に明白となるであろう。添付の図面は、本開示に従ったいくつかの実施形態のみを示すものであり、したがって、その範囲を限定するものとは考えられないことが理解される。本開示の利点をより容易に確かめることができるように、添付の図面を使用することにより、本開示は、追加の具体性および詳細を伴って説明される。
本稿のある実施形態による、集積回路パッケージの側断面図である。
本稿のある実施形態による、図1の集積回路パッケージの積層された高密度相互接続構造の側断面図である。
本稿のある実施形態による、図2の線3-3に沿った側断面図である。
本稿のある実施形態による、パッケージ・モジュールにおける積層された高密度相互接続構造の側断面図である。
本稿のある実施形態による、図４のパッケージ・モジュールを組み込む集積回路パッケージの側断面図である。
本稿のある実施形態による、図1の電子インターポーザーの上部の側断面図である。
本稿のある実施形態による、図6の線7-7に沿った側断面図である。
本稿のある実施形態による、図1の電子インターポーザーの中央部の側断面図である。
本稿のある実施形態による、図８の線9-9に沿った側断面図である。
本稿のある実施形態による、図1の電子インターポーザーの下部の側断面図である。
本稿のある実施形態による、図6の線7-7に沿った側断面図である。
本稿の実施形態による、高密度デバイス間伝導路の側断面図である。
本稿の実施形態による、高密度デバイス間伝導路のさまざまな構成の側断面図の一である。 本稿の実施形態による、高密度デバイス間伝導路のさまざまな構成の側断面図の一である。 本稿の実施形態による、高密度デバイス間伝導路のさまざまな構成の側断面図の一である。 本稿の実施形態による、高密度デバイス間伝導路のさまざまな構成の側断面図の一である。 本稿の実施形態による、高密度デバイス間伝導路のさまざまな構成の側断面図の一である。
本稿の実施形態による、増大した厚さをもつ中央部の伝導性トレースのさまざまな構成の側断面図の一である。 本稿の実施形態による、増大した厚さをもつ中央部の伝導性トレースのさまざまな構成の側断面図の一である。 本稿の実施形態による、増大した厚さをもつ中央部の伝導性トレースのさまざまな構成の側断面図の一である。 本稿の実施形態による、増大した厚さをもつ中央部の伝導性トレースのさまざまな構成の側断面図の一である。 本稿の実施形態による、増大した厚さをもつ中央部の伝導性トレースのさまざまな構成の側断面図の一である。
本稿の実施形態による、増大した厚さをもつ高密度デバイス間伝導路のさまざまな構成の側断面図の一である。 本稿の実施形態による、増大した厚さをもつ高密度デバイス間伝導路のさまざまな構成の側断面図の一である。
本稿のある実施形態による、集積回路パッケージの側断面図である。
本稿の別の実施形態による、集積回路パッケージの側断面図である。
本稿のさらに別の実施形態による、集積回路パッケージの側断面図である。
本稿のある実施形態による、集積回路アセンブリを製造するプロセスの流れ図である。
本稿のある実施形態による、電子システムである。
以下の詳細な説明では、添付の図面を参照する。図面は、例示として、特許請求される主題が実施されうる個別的な実施形態を示す。これらの実施形態は、当業者が主題を実施することを可能にするのに十分な詳細さで記載される。さまざまな実施形態は、異なるが、必ずしも相互に排他的ではないことが理解されるべきである。たとえば、ある実施形態に関連して、本明細書に記載された特定の特徴、構造、または特性は、特許請求される主題の精神および範囲から逸脱することなく、他の実施形態内で実施されうる。本明細書における「一実施形態」または「ある実施形態」への言及は、その実施形態に関連して記載された特定の特徴、構造、または特性が、本明細書に包含される少なくとも1つの実装に含まれることを意味する。よって、「一実施形態」または「ある実施形態において」という句の使用は、必ずしも同一の実施形態を指すものではない。さらに、開示される各実施形態内の個々の要素の位置または配置は、特許請求される主題の精神および範囲から逸脱することなく、修正されうることが理解されるべきである。よって、以下の詳細な説明は、限定的な意味で解釈されるべきではなく、主題の範囲は、添付の特許請求の範囲が資格をもつ均等物の全範囲とともに、適切に解釈される添付の特許請求の範囲によってのみ定義される。図面において、同様の数字は、複数の図面を通して同じまたは類似の要素または機能性を指し、図面に示される要素は、必ずしも互いと同縮尺ではなく、むしろ、個々の要素は、本明細書の文脈においてそれらの要素をより容易に理解するために、拡大または縮小されていることがある。
本明細書で使用される用語「…の上方」、「…への」、「…の間」および「…の上」は、ある層の、他の層に関する相対的位置を指しうる。別の層の「上方」または「上」の層は、該別の層と直接的に接触していてもよく、または1つまたは複数の介在層を有していてもよい。複数の層の「間の」層は、それらの層と直接的に接触していてもよく、または1つまたは複数の介在層を有していてもよい。
用語「パッケージ」は、一般に、1つまたは複数のダイの自己完結した担体を指す。ここで、ダイはパッケージ基板に取り付けられ、保護のために封入されうる。ダイ間には集積されたまたはワイヤボンディングされた相互接続があり、パッケージ基板の外側部分にはリード、ピンまたはバンプが位置される。パッケージは、特定の機能を提供する単一のダイまたは複数のダイを含んでいてもよい。パッケージは、通例、他のパッケージ化された集積回路および離散的なコンポーネントとの相互接続のためにプリント回路基板上に取り付けられ、より大きな回路を形成する。
ここで、「コア付き（cored）」という用語は、一般に、非可撓性の剛性材料を含むボード、カードまたはウェーハ上に構築された集積回路パッケージの基板を指す。典型的には、小さなプリント回路基板がコアとして使用され、その上に集積回路デバイスおよび離散的な受動コンポーネントがはんだ付けされうる。典型的には、コアは、一方の側から他方の側に延びるビアを有し、コアの一方の側の回路がコアの反対側の回路に直接結合されることを許容する。コアは、導体および誘電体材料の層を構築するためのプラットフォームのはたらきもしうる。
ここで、「コアレス（coreless）」という用語は、一般に、コアを有しない集積回路パッケージの基板を指す。貫通ビアは、高密度の相互接続と比較して、比較的大きな寸法およびピッチを有するので、コアの欠如は、より高密度のパッケージ・アーキテクチャを許容する。
ここで、用語「ランド側（land side）」とは、本明細書で使用される場合、一般に、集積回路パッケージの基板の、プリント回路基板、マザーボード、または他のパッケージへの取り付け面に最も近い側を指す。これは、集積回路パッケージの基板の、ダイまたはダイスが取り付けられる側である「ダイ側（die side）」と対照的である。
ここで、「誘電体」という用語は、一般に、パッケージ基板の構造を構成する任意の数の非電気伝導性材料を指す。本開示の目的のためには、誘電体材料は、積層フィルムの層として、または基板上に実装された集積回路ダイ上に成形される樹脂として、集積回路パッケージに組み込まれてもよい。
ここで、用語「メタライゼーション（metallization）」は、一般に、パッケージ基板の誘電体材料の上に、および誘電体材料を通じて形成された金属層を指す。金属層は、一般に、トレースおよびボンド・パッドのような金属構造を形成するようにパターン化される。パッケージ基板のメタライゼーションは、単一の層に限定されてもよく、あるいは誘電体の層によって分離された複数の層にあってもよい。
ここで、「ボンド・パッド」という用語は、一般に、集積回路パッケージおよびダイ内の集積トレースおよびビアを終端するメタライゼーション構造を指す。「ボンド・パッド」の代わりに時折「はんだパッド」という用語が用いられることがあり、同じ意味を有する。
ここで、「はんだバンプ」という用語は、一般に、ボンド・パッド上に形成されたはんだ層を指す。はんだ層は、典型的には、丸い形状を有し、このため「はんだバンプ」という用語になる。
ここで、「基板（substrate）」という用語は、一般に、誘電体構造およびメタライゼーション構造を含む平面状のプラットフォームを指す。基板は、単一のプラットフォーム上の1つまたは複数のICダイを機械的に支持し、電気的に結合し、該1つまたは複数のICダイが、成形可能な誘電体材料によって封入される。基板は、一般に、両側に、ボンディング相互接続として、はんだバンプを備える。一般に「ダイ側」と称される基板の一方の側は、チップまたはダイ・ボンディングのためのはんだバンプを備える。一般に「ランド側」と称される基板の反対側は、パッケージをプリント回路基板に接合するためのはんだバンプを備える。
ここで、「アセンブリ」という用語は、一般に、諸部品を単一の機能ユニットにグループ化することを指す。それらの部品は別個であってもよく、機械的に組み立てられて機能ユニットにされ、それらの部品は取り外し可能であってもよい。別の例では、それらの部品は互いに永続的に接合されてもよい。いくつかの例では、それらの部品は一緒に統合される。
明細書および請求項において、「接続された」という用語は、仲介装置なしでの、接続される物どうしの間の電気的、機械的または磁気的接続のような直接接続を意味する。
「結合された」という用語は、直接的または間接的な接続を意味する。たとえば、接続される物どうしの間の直接的な電気的、機械的、磁気的、または流体的接続、または1つまたは複数の受動的または能動的な仲介装置を通じた間接的な接続である。
「回路」または「モジュール」という用語は、所望の機能を提供するために互いに協働するように配置された1つまたは複数の受動的および／または能動的なコンポーネントを指してもよい。「信号」という用語は、少なくとも1つの電流信号、電圧信号、磁気信号、またはデータ／クロック信号を指しうる。「a」、「an」および「the」の意味は、複数の参照を含む。「…において」の意味は「…において」および「…上で」を含む。
垂直な向きはz方向であり、「上」、「下」、「上方」および「下方」という記載は、通常の意味で、z次元方向における相対位置を指すことが理解される。しかしながら、実施形態は、必ずしも、図に示される配向または構成に限定されるものではないことが理解される。
用語「実質的に」、「近い」、「近似的に」、「ほぼ」および「約」は、一般に、目標値の±10%以内であることをいう（特に断わりのない限り）。特に断わりのない限り、共通の対象を記述する序数形容詞「第1」、「第2」および「第3」などの使用は、単に、言及されている同様の対象の異なるインスタンスを示すものであり、そのように記述された対象が、時間的に、空間的に、順位付けにおいて、または任意の他の仕方で、与えられた序列でなければならないことを含意することは意図されていない。
本開示の目的のためには、「Aおよび／またはB」および「AまたはB」という句は、（A）、（B）または（AおよびB）を意味する。本開示の目的のためには、「A、Bおよび／またはC」という句は、（A）、（B）、（C）、（AおよびB）、（AおよびC）、（BおよびC）または（A、BおよびC）を意味する。
「断面」、「プロファイル」および「平面図」とラベル付けされた図は、デカルト座標系内の直交平面に対応する。よって、断面図およびプロファイル図は、x-z平面で取られ、平面図はx-y平面で取られる。典型的には、x-z平面内のプロファイル図は断面図である。適宜、図面には、図の向きを示すために軸でラベル付けされる。
本稿の実施形態は、電子インターポーザーに電気的に取り付けられた能動表面を有する少なくとも1つのダイ側集積回路デバイスを有する集積回路パッケージを含む。ここで、前記少なくとも1つのダイ側集積回路デバイスは、少なくとも部分的にモールド材料層に収容され、前記少なくとも1つのダイ側集積回路デバイスの背面は前記モールド材料層の外側表面と実質的に同じ平面にある。少なくとも1つの積層された集積回路デバイスが、前記少なくとも1つのダイ側集積回路の前記背面に、前記少なくとも1つのダイ側集積回路デバイスと前記少なくとも1つの積層された集積回路デバイスとの間に形成される相互接続構造を通じて電気的に取り付けられてもよい。
さらなる実施形態では、電子インターポーザーは、上部、下部、および中央部を有していてもよく、前記少なくとも1つのダイ側集積回路デバイスは、電子インターポーザーの上部に電気的に取り付けられる。上部および下部は、それぞれ、2〜4つの層を有しうる。各層が有機材料層と、少なくとも1つの伝導性トレースおよび少なくとも1つの伝導性ビアを含む少なくとも1つの伝導路とを備える。中央部は、上部と下部との間に形成されてもよく、中央部は、8つまでの層を含み、各層は、有機材料と、少なくとも1つの伝導性トレースおよび少なくとも1つの伝導性ビアを含む少なくとも1つの伝導路とを含む。中央部の各層の厚さは、上部のどの層の厚さよりも薄く、下部のどの層の厚さよりも薄い。
図1は、電子インターポーザー110と、電子インターポーザー110に電気的に取り付けられた少なくとも1つのダイ側集積回路デバイス（第1のダイ側集積回路デバイス1801および第2のダイ側集積回路デバイス1802として示される）とを含む、本稿の集積回路パッケージ100を示す。第1のダイ側集積回路デバイス1801および第2のダイ側集積回路デバイス1802は（また、利用されうるさらなる集積回路デバイスがあればそれも）、マイクロプロセッサ、チップセット、グラフィックデバイス、無線デバイス、メモリ・デバイス、特定用途向け集積回路デバイス、フィールドプログラマブルゲートアレイ・デバイス、チップレット、それらの組み合わせ、それらのスタック等を含むが、これらに限定されない任意の適切なデバイスでありうる。
図1にさらに示されるように、第1のダイ側集積回路デバイス1801および第2のダイ側集積回路デバイス1802は、フリップチップまたは「C4」（controlled collapse chip connection［制御圧潰チップ接続］）構成として一般に知られている構成で、リフロー可能なはんだバンプまたはボールのような複数のダイ側デバイス対インターポーザー相互接続188を通じて、電子インターポーザー110に取り付けられてもよい。ダイ側デバイス対インターポーザー相互接続190は、第1のダイ側集積回路デバイス1801および第2のダイ側集積回路デバイス1802のボンド・パッド（図示せず）と、電子インターポーザー110の上部120にある対応するボンド・パッド（図示せず）との間に延在して、それらの間の電気接続を形成してもよい。ダイ側デバイス対インターポーザー相互接続188は、第1のダイ側集積回路デバイス1801内の集積回路（図示せず）と電気連通してもよく、第2のダイ側集積回路デバイス1802内の集積回路（図示せず）と電気連通してもよいことが理解される。
ダイ側デバイス対インターポーザー相互接続188は、はんだボール、金属バンプまたはピラー、金属充填エポキシ、またはそれらの組み合わせを含むが、これらに限定されない、任意の適切な電気伝導性材料または構造でありうる。ある実施形態では、ダイ側デバイス対インターポーザー相互接続188は、スズ、鉛／スズ合金（たとえば、63%のスズ／37%の鉛はんだ）、および高スズ含有合金（たとえば、90%以上のスズ、たとえばスズ／ビスマス、共晶スズ／銀、三元スズ／銀／銅、共晶スズ／銅、および同様の合金）から形成されたはんだボールであってもよい。別の実施形態では、ダイ側デバイス対インターポーザー相互接続188は、銅バンプまたはピラーであってもよい。あるさらなる実施形態では、ダイ側デバイス対インターポーザー相互接続190は、はんだ材料で被覆された金属バンプまたはピラーであってもよい。
ある実施形態では、エポキシ材料のようなモールド材料層190を使用して、第1のダイ側集積回路デバイス1801および第2のダイ側集積回路デバイス1802を少なくとも部分的に収容してもよい。ある実施形態では、モールド材料層190は、第1のダイ側集積回路デバイス1801の背面184および第2のダイ側集積回路デバイス1802の背面184と実質的に同じ平面上にある外側表面192を有していてもよい。集積回路デバイスをモールド材料層内に収容するための処理および技術は、当該技術分野において周知であり、簡明のため、ここでは論じない。
図１に示されるように、積層された高密度相互接続構造310が、モールド材料層190の外側表面192、第1のダイ側集積回路デバイス1801の背面184および第2のダイ側集積回路デバイス1802の背面184と当接するよう形成されてもよい。ある実施形態では、積層された高密度相互接続構造310は、第1のダイ側集積回路デバイス1801の背面184および／または第2のダイ側集積回路デバイス1802の背面184から第1のダイ側集積回路デバイス1801の能動表面182に近接し、第2のダイ側集積回路デバイス1802の能動表面182に近接する集積回路（図示せず）へと延在する少なくとも1つのシリコン貫通ビア342と電気的に接触してもよい。別の実施形態では、積層された高密度相互接続構造310は、モールド材料層190を通じて延在する少なくとも1つのモールド貫通ビア344と電気的に接触してもよく、それにより積層された高密度相互接続構造310と電子インターポーザー110との間の電気連通が形成される。
ある実施形態では、積層された高密度相互接続構造310は複数の層（4つの層、すなわち、層3121〜3124として図示される）を含んでいてもよい。図２に示されるある実施形態では、積層された高密度相互接続構造310の層（たとえば、層3121〜3124）のそれぞれは、1.5〜9ミクロンの厚さTHを有していてもよい。別の実施形態では、層3121〜3124のそれぞれは、有機誘電体材料層3221〜3224と、少なくとも1つの伝導性トレース3261〜3264および少なくとも1つの伝導性ビア3281〜3284を含む少なくとも1つの伝導路324とを含んでいてもよい。ある実施形態では、前記少なくとも1つの伝導性トレース3261〜3264は、約0.5〜4ミクロンの厚さTHTを有していてもよく、少なくとも1つの伝導性ビア3281〜3284は1〜5ミクロンの厚さTHVを有していてもよい。図３に示されるあるさらなる実施形態では、有機誘電体材料層の一つ（第1の有機誘電体材料層3221として示される）における伝導性トレース（伝導性トレース3261aおよび3261bとして示される）は、約0.75ミクロン〜3ミクロンの線幅Lおよび約0.75ミクロン〜3ミクロンの線間隔Sを有しうる。当業者には理解されるように、積層された高密度相互接続構造310は、主としてルーティング層として使用されてもよい。さらに、積層された高密度相互接続構造310の層3121〜3124のうちの少なくとも1つは、積層された高密度相互接続構造310の層3121〜3124の任意のものの間の接地遮蔽のために使われてもよい。前記少なくとも1つの伝導性トレース3261〜3264および前記少なくとも1つの伝導性ビア3281〜3284は、銅、銀、ニッケル、金、およびアルミニウムなどの金属、それらの合金などを含むが、これらに限定されない、任意の適切な伝導性材料でできていてもよい。伝導性ビア3281〜3284は、リソグラフィーで画定されたビア、ゼロミスアライメント・ビア、自己アライメント・ビアなどを含むが、これらに限定されない、当技術分野で既知の任意の適切なプロセスによって形成されることができる。
ある実施形態では、少なくとも1つの積層された集積回路デバイス（第1の積層された集積回路デバイス3301、第2の積層された集積回路デバイス3302、第3の積層された集積回路デバイス3303として示されている）が積層された高密度相互接続構造310に電気的に取り付けられてもよい。第1の積層された集積回路デバイス3301、第2の積層された集積回路デバイス3302、第3の積層された集積回路デバイス3303は（ならびに利用されうるさらなる集積回路デバイスがあればそれも）、マイクロプロセッサ、チップセット、グラフィックデバイス、無線デバイス、メモリ・デバイス、特定用途向け集積回路デバイス、フィールドプログラマブルゲートアレイ・デバイス、チップレット、それらの組み合わせ、それらのスタック等を含むが、これらに限定されない任意の適切なデバイスでありうる。
図1にさらに示されるように、第1の積層された集積回路デバイス3301、第2の積層された集積回路デバイス3302、第3の積層された集積回路デバイス3303は、フリップチップまたは「C4」（controlled collapse chip connection［制御圧潰チップ接続］）構成として一般に知られている構成で、リフロー可能なはんだバンプまたはボールのような複数の積層されたデバイス対構造相互接続340を通じて、積層された高密度相互接続構造310に電気的に取り付けられてもよい。積層されたデバイス対構造相互接続340は、第1の積層された集積回路デバイス3301、第2の積層された集積回路デバイス3302、第3の積層された集積回路デバイス3303のボンド・パッド（図示せず）と、積層された高密度相互接続構造310の対応するボンド・パッド（図示せず）との間に延在して、それらの間の電気接続を形成してもよい。積層されたデバイス対構造相互接続340は、第1の積層された集積回路デバイス3301内の集積回路（図示せず）と電気連通してもよく、第2の積層された集積回路デバイス3302内の集積回路（図示せず）と電気連通してもよく、第3の積層された集積回路デバイス3303内の集積回路（図示せず）と電気連通してもよいことが理解される。
積層されたデバイス対構造相互接続340は、はんだボール、金属バンプまたはピラー、金属充填エポキシ、またはそれらの組み合わせを含むが、これらに限定されない、任意の適切な電気伝導性材料または構造でありうる。ある実施形態では、積層されたデバイス対構造相互接続340は、スズ、鉛／スズ合金（たとえば、63%のスズ／37%の鉛はんだ）、および高スズ含有合金（たとえば、90%以上のスズ、たとえばスズ／ビスマス、共晶スズ／銀、三元スズ／銀／銅、共晶スズ／銅、および同様の合金）から形成されたはんだボールであってもよい。別の実施形態では、積層されたデバイス対構造相互接続340は、銅バンプまたはピラーであってもよい。あるさらなる実施形態では、積層されたデバイス対構造相互接続340は、はんだ材料で被覆された金属バンプまたはピラーであってもよい。
本稿の別の実施形態では、積層された高密度相互接続構造310は、モールド材料層190の外側表面192、第1のダイ側集積回路デバイス1801の背面184および第2のダイ側集積回路デバイス1802の背面184と当接するよう形成されるのではなく、パッケージ・モジュール350に組み込まれてもよい。図４は、支持構造360の第1の表面362上に形成された積層された高密度相互接続構造310を有するパッケージ・モジュール350を示している。支持構造360は、その第2の表面364上に複数のモジュール対デバイス相互接続366を有していてもよく、支持構造360は、積層された高密度相互接続構造310をモジュール対デバイス相互接続366に電気的に接続する伝導路368を有していてもよい。支持構造360は、シリコン基板、有機基板、ガラス基板などを含むがこれらに限定されないいかなる適切な基板であってもよい。伝導路368は、シリコン貫通ビアを含むがそれに限定されないいかなる適切な構造であってもよい。
図４にさらに示されるように、少なくとも1つのモジュール集積回路デバイス（第1の積層された集積回路デバイス3301、第2の積層された集積回路デバイス3302、第1のダイ・スタック3801および第2のダイ・スタック3802として示されている）が、電子インターポーザー310に電気的に取り付けられてもよい。第1のダイ・スタック3801は複数の積層された集積回路デバイス（第1の積層されたデバイス3821、第2の積層されたデバイス3841、第3の積層されたデバイス3861、第4の積層されたデバイス3881として示されている）を含んでいてもよい。前記一つの実施形態では、第1の積層されたデバイス3821、第2の積層されたデバイス3841、第3の積層されたデバイス3861、第4の積層されたデバイス3881は、第1の高帯域幅メモリ・スタックをなすメモリ・デバイスであってもよい。さらに、第2のダイ・スタック3801は複数の積層された集積回路デバイス（第1の積層されたデバイス3822、第2の積層されたデバイス3842、第3の積層されたデバイス3862、第4の積層されたデバイス3882として示されている）を含んでいてもよい。前記一つの実施形態では、第1の積層されたデバイス3822、第2の積層されたデバイス3842、第3の積層されたデバイス3862、第4の積層されたデバイス3882は、第2の高帯域幅メモリ・スタックをなすメモリ・デバイスであってもよい。
やはり図４に示されるように、パッケージ・モジュール350はさらに、積層された高密度相互接続構造310内に、第1の積層された集積回路デバイス3301と第2の積層された集積回路デバイス3302との間の電気連通を提供する高密度デバイス間伝導路325を含んでいてもよい。図４の高密度デバイス間伝導路325は図１に示される積層された高密度相互接続構造310内に形成されてもよいことが理解される。
図４にさらに示されるように、パッケージ・モジュール350の前記少なくとも1つのモジュール集積回路デバイス（すなわち、第1の積層された集積回路デバイス3301、第2の積層された集積回路デバイス3302、第1のダイ・スタック3801および第2のダイ・スタック3802）は、少なくとも部分的には、エポキシ材料のようなパッケージ・モールド材料390内に収容される。
図５に示されるように、少なくとも1つのパッケージ・モジュール（第1のパッケージ・モジュール3501、第2のパッケージ・モジュール3502、第3のパッケージ・モジュール3503として示されている）が、第1のダイ側集積回路デバイス1801の背面184および／または第2のダイ側集積回路デバイス1802の背面184から延在する少なくとも1つのシリコン貫通ビア342に電気的に取り付けられて、それらの間の連通路を形成してもよく、モールド材料層190を通じて延在する少なくとも1つのモールド貫通ビア344と電気的に接触して、パッケージ・モジュール（たとえば第1のパッケージ・モジュール3501および第3のパッケージ・モジュール3503）と電子インターポーザー110との間の電気連通路を形成してもよい。
図1に示されるように、電子インターポーザー110は、上部120、下部140、および上部120と下部140の間の中央部160を有するように形成されてもよい。ある実施形態では、電子インターポーザー110の全厚さTは、約30ミクロン〜100ミクロンの間であってもよい。
図1にさらに示されるように、複数の外部相互接続194が、マザーボードまたは他のそのような基板のような外部コンポーネント（図示せず）への電子インターポーザー110の取り付けのために、電子インターポーザー110の下部140に取り付けられてもよい。外部相互接続194は、電子インターポーザー110の下部140にあるボンド・パッド（のちに論じる図10の伝導性トレース1563の一部として示される）から延びてもよい。ある実施形態では、外部相互接続194は、約400ミクロン以下のピッチを有するボール・グリッド・アレイ内のはんだボールであってもよい。別の実施形態では、外部相互接続194は、約1ミリメートル以下のピッチを有するランド・グリッド・アレイ内のランドであってもよい。
あるさらなる実施形態では、少なくとも1つのランド側集積回路デバイス200が、電子インターポーザー110の下部140に電気的に取り付けられてもよい。ランド側集積回路デバイス200は、当業者に理解されるように、受動的または能動的でありうる。ある実施形態では、前記少なくとも1つのランド側集積回路デバイス200は、第1のダイ側集積回路デバイス1801および第2のダイ側集積回路デバイス1802のうちの少なくとも1つのための電圧レギュレータであってもよい。図1に示されるように、ランド側集積回路デバイス200は、はんだ材料のような複数のランド側デバイス対インターポーザー相互接続210を通じて、電子インターポーザー110の下部140に取り付けられてもよい。ランド側デバイス対インターポーザー相互接続210は、前記少なくとも1つのランド側集積回路デバイス200のボンド・パッド（図示せず）と、電子インターポーザー110の下部140にある対応するボンド・パッド（のちに論じられる図10の伝導性トレース1563の一部として示される）との間に延在して、それらの間に電気接続を形成してもよい。ランド側デバイス対インターポーザー相互接続210は、前記少なくとも1つのランド側集積回路デバイス200内の集積回路（図示せず）と電気連通しうることが理解される。
図1に示される一実施形態では、上部120は、第1の層1221および第2の層1222として示される少なくとも2つの層を含んでいてもよい。ある実施形態では、上部120は、2〜4つの層を有する。図6に示されるある実施形態では、第1の層1221および第2の層1222は、それぞれ、約13〜40ミクロンの厚さTUを有してもよい。図6に示される別の実施形態では、第1の層1221および第2の層1222は、それぞれ第1の有機誘電体材料層1321および第2の有機誘電体材料層1322（各誘電体層は同じまたは異なる材料で構成されうる）と、少なくとも1つの伝導路134とを有していてもよい。該少なくとも1つの伝導路134は、第1の有機誘電体材料層1321内の少なくとも1つの第1の伝導性トレース1361と、第2の有機誘電体材料層1322内の少なくとも1つの第2の伝導性トレース1362と、前記少なくとも1つの第1の伝導性トレース1361および前記少なくとも1つの第2の伝導性トレース1362を電気的に接続する少なくとも1つの伝導性ビア1382とを含む。ある実施形態では、前記少なくとも1つの第1の伝導性トレース1361は、約8〜15ミクロンの厚さTUTを有してもよい。図7に示されるさらなる実施形態では、誘電体材料層のうちの1つ（第1の有機誘電体材料層1321として示される）における伝導性トレース（第1の伝導性トレース1361aおよび1361bとして示される）は、約8ミクロン以上の線幅L、および約8ミクロン以上の線間隔Sを有してもよい。前記少なくとも1つの第1の伝導性トレース1361、前記少なくとも1つの第2の伝導性トレース1362、および前記少なくとも1つの伝導性ビア138は、銅、銀、ニッケル、金、およびアルミニウムなどの金属、それらの合金などを含むが、これらに限定されない、任意の適切な伝導性材料でできていてもよい。伝導性ビア138は、リソグラフィーで画定されたビア、ゼロミスアライメント・ビア（たとえば、米国特許第9,713,264号に記載される）、自己アライメント・ビア（たとえば、米国特許公開第2018/0233431A1号に記載される）などを含むが、これらに限定されない、当技術分野で既知の任意の適切なプロセスによって形成されることができる。ある実施形態では、薄膜キャパシタなどの少なくとも1つの受動コンポーネント124が、電子インターポーザー110の上部120内に形成されてもよい。
図1に示される実施形態では、中央部160は、8つまでの層、すなわち、4つの層、すなわち、層1621〜1624として示される1〜8つの層を含んでいてもよい。図8に示される実施形態では、中央部160の各層（たとえば、層1621〜1624）は、約1.5〜9ミクロンの厚さTMを有してもよい。別の実施形態では、層1621〜1624のそれぞれは、少なくとも1つの有機誘電体材料層1721〜1724と、少なくとも1つの伝導性トレース1761〜1764および少なくとも1つの伝導性ビア1781〜1784を含む少なくとも1つの伝導路174とを含んでいてもよい。ある実施形態では、有機誘電体材料層1721〜1724は一つまたは複数の型の誘電体層であってもよい。ある実施形態では、前記少なくとも1つの伝導性トレース1761〜1764は、約0.5〜4ミクロンの厚さTMTを有してもよく、前記少なくとも1つの伝導性ビア1781〜1784は、約1〜6ミクロンの厚さTMVを有してもよい。図9に示されるさらなる実施形態では、有機誘電体材料層のうちの1つ（第1の有機誘電体材料層1721として示される）における伝導性トレース（伝導性トレース1761aおよび1761bとして示される）は、約0.75ミクロンから3ミクロンの間の線幅L、および約0.75ミクロンから3ミクロンの間の線間隔Sを有してもよい。当業者には理解されるように、中央部160は、主としてルーティング層として使用されうる。さらに、中央部160の層1621〜1624のうちの少なくとも1つは、中央部160の層1621〜1624のうちのいずれかの層間のグラウンド遮蔽のために使用されてもよいことが理解される。前記少なくとも1つの伝導性トレース1761〜1764および前記少なくとも1つの伝導性ビア1781〜1784は、銅、銀、ニッケル、金、およびアルミニウムなどの金属、それらの合金などを含むが、これらに限定されない、任意の適切な伝導性材料でできていてもよい。伝導性ビア1781〜1784は、リソグラフィーで画定されたビア、ゼロミスアライメント・ビア、自己アライメント・ビアなどを含むがこれらに限定されない、当該技術分野で既知の任意の適切なプロセスによって形成されることができる。
図1に示す一実施形態では、下部140は、第1の層1421、第2の層1422、および第3の層1423として示される少なくとも2つの層を含んでいてもよい。ある個別的実施形態では、下部140は、2つから4つの層を有する。図10に示される実施形態では、第1の層1421、第2の層1422、および第3の層1423は、それぞれ、約13〜40ミクロンの厚さTLを有してもよい。図10に示される別の実施形態では、第1の層1421、第2の層1422、および第3の層1423は、それぞれ第1の有機材料層1521、第2の有機誘電体材料層1522、および第3の有機誘電体材料層1523（各誘電体層は同じまたは異なる材料で構成されうる）と、少なくとも1つの伝導路154とを有していてもよい。該少なくとも1つの伝導路154は、少なくとも1つの第1の伝導性トレース1561、少なくとも1つの第2の伝導性トレース1562、および少なくとも1つの第3の伝導性トレース1563を備え、少なくとも1つの伝導性ビア1582が、前記少なくとも1つの第1の伝導性トレース1561と前記少なくとも1つの第2の伝導性トレース1562とを電気的に接続し、少なくとも1つの伝導性ビア1583が、前記少なくとも1つの第2の伝導性トレース1562と前記少なくとも1つの第3の伝導性トレース1563とを電気的に接続する。ある実施形態では、前記少なくとも1つの第1の伝導性トレース1561は、約8〜15ミクロンの厚さTLTを有してもよい。図11に示されるさらなる実施形態では、有機誘電体層のうちの1つ（第1の有機誘電体層1521として示される）における伝導性トレース（伝導性トレース1561aおよび1561bとして示される）は、約8ミクロン以上の線幅L、および約8ミクロン以上の線間隔Sを有してもよい。前記少なくとも1つの伝導性トレース1561、1562、1563、および前記少なくとも1つの伝導性ビア1582、1583は、銅、銀、ニッケル、金、およびアルミニウムなどの金属、それらの合金などを含むが、これらに限定されない、任意の適切な伝導性材料でできていてもよい。伝導性ビア1582、1583は、リソグラフィーで画定されたビア、ゼロミスアライメント・ビア、自己アライメント・ビアなどを含むが、これらに限定されない、当該技術分野で既知の任意の適切なプロセスによって形成されうる。ある実施形態では、図1に示されるように、薄膜キャパシタなどの少なくとも1つの受動コンポーネント124が、電子インターポーザー110の下部140内に形成されてもよい。
先に論じたように、電子インターポーザー110は、有機インターポーザーであってもよく、これは、電子インターポーザー110が、その誘電体層として有機ベースの材料を使用することを意味する。これらの有機誘電体材料は、有機マトリクスおよび充填材粒子からなる複合材料であってもよい。有機マトリクスは、エポキシド・ポリマー、ポリイミド等を含むが、これらに限定されない任意の適切なポリマーを含んでいてもよい。ある実施形態では、有機誘電体材料は、ウェーハ上またはガラス・パネル（または任意の他のキャリア基板）上に積層されることができる、当該技術分野で既知のビルドアップ・フィルムであってもよい。別の実施形態では、有機誘電体材料は、液体の形で供給され、次いで、スピンコーティング・プロセス（たとえば、丸いウェーハ・フォーマットのキャリア）またはスリットコーティング（たとえば、正方形フォーマットのパネル）においてノズルを通して分配されてもよい。有機誘電体材料は、約9〜25ppm/℃の熱膨張係数を有していてもよく、約1〜20GPaの弾性率を有していてもよい。有機誘電体材料は、感光性（photo-imageable）である必要はないことが理解される。充填材粒子は、二酸化ケイ素粒子、炭素添加した酸化物粒子、さまざまな既知の低誘電率（低k）誘電体粒子（約3.6未満の誘電率）などを含むがこれらに限定されない任意の適切な充填材でありうる。
図1にさらに示されるように、電子インターポーザー110は、第1の集積回路デバイス1801と第2の集積回路デバイス1802との間の電気的な連通を提供する高密度デバイス間伝導路240を、中央部160内にさらに含んでいてもよい。図12は、8層の中央部160（すなわち、層1621〜1628）を有する高密度デバイス間伝導路240の、より細部を示す図を提供する。高密度デバイス間伝導路240は、電子インターポーザー110の中央部160の製造中に、伝導性トレース1761〜1768および伝導性ビア1781〜1788から製造される。図1にさらに示されるように、高密度デバイス間伝導路240は、電子インターポーザー110（図1参照）の上部120と下部140との間の電気的な相互接続のために、高密度垂直相互接続240v（たとえば、積み重ねビア（stacked vias））を含んでいてもよい。
図13〜図17は、図12のライン13-13に沿った、高密度デバイス間伝導性トレース1761〜1768の潜在的構成を示す。ある実施形態では、図13に示されるように、高密度デバイス間伝導性トレース1761〜1768の全部が信号伝達のために使用されてもよく、順序付けられた行および列に編成される。別の実施形態では、図14に示されるように、高密度デバイス間伝導性トレース1761〜1768の全部が信号伝達のために使用されてもよく、互い違いの（staggered）配位で編成される。ある実施形態では、図15に示されるように、高密度デバイス間伝導性トレース1761〜1768は、順序付けられた行および列に編成され、高密度デバイス間伝導性トレース1761、1763、1765、および1767は信号伝達のために使用され、高密度デバイス間伝導性トレース1762、1764、1766、および1768は、グラウンド／遮蔽のために使用される。ある実施形態では、図16に示されるように、高密度デバイス間伝導性トレース1761〜1768は順序付けられた行に編成され、高密度デバイス間伝導性トレース1761、1763、1765、および1767が信号伝達に使用され、高密度デバイス間伝導性トレース1762、1764、1766、および1768が接地面として形成され、使用される。別の実施形態では、図17に示されるように、高密度デバイス間伝導性トレース1761、1762、1764、1765、1767、および1768のすべてが信号伝達に使用されてもよく、互い違いの配位で編成され、高密度デバイス間伝導性トレース1763および1766が接地面として形成され、使用される。図12〜図17の実施形態は、積層された高密度相互接続構造310内の高密度デバイス間伝導路325にも等しく適用されることが理解される。
図1に戻って参照すると、高密度デバイス間伝導路240の上方のダイ側デバイス対インターポーザー相互接続190は、高密度デバイス間伝導路240の上方にないダイ側デバイス対インターポーザー相互接続190よりも細かいピッチを有していてもよい。ある実施形態では、高密度デバイス間伝導路240の上方のダイ側デバイス対インターポーザー相互接続190のピッチは、約20〜55ミクロンでありうる。当業者には理解されるように、ピッチ変換が実施されることができる。また、ダイ側デバイス対インターポーザー相互接続190は、細かいピッチの全アレイ、または約20〜110ミクロンのピッチの組み合わせでありうることが理解されるであろう。
図18〜図22に示されるように、中央部160は、中央部160の薄層（図1の層1621、1622、1623、および／または1624として示される）内の一般的な／粗いルーティングを許容する、増大した厚さを有する少なくとも1つの伝導性トレース176aを有してもよい。ある実施形態では、厚くされた伝導性トレース176aは、高密度デバイス間伝導路240（図1参照）が形成される領域の外側に形成されてもよい（本明細書では、「一般ルーティング領域（general routing area）」と称される）。ある実施形態では、中央部160内の厚くされた伝導性トレース176aは、米国特許出願公開第2018/0331003 A1号に記載されているように、厚／薄技術で形成されてもよい。そのような厚／薄技術が使用されるとき、これらの領域における厚くされた伝導性トレース176aの厚さは、約1〜7ミクロンの間から増加してもよく、その結果、図18に示されるように、伝導性ビア1781の厚さはより短く、約0.5〜3ミクロンの間となる（厚くしない場合は、伝導性トレース176aとして右側に図示され、厚くする場合は、伝導性トレース1761として左側に図示される）。別の実施形態では、図19に示されるように、ビア形成プロセスは、伝導性トレース1762全体にわたって伝導性ビア1782を形成して、ビア／トレース・シャント244を形成してもよい。これにより、ビア／トレース・シャント244は、誘電体材料層1722の厚さと実質的に等しい厚さを有し、それでいて最小限の臨界寸法のままであることができる。ビア／トレース・シャント244は、既知のリソグラフィー的に画定されるビア技術、ゼロミスアライメント・ビア形成技術、自己アライメント・ビア形成技術などを用いて形成されうる。図19にさらに示されるように、当業者に理解されるように、誘電体材料層1721は、電気的短絡を阻止するために、ビア／トレース・シャント244を覆ってもよい。
図20に示されるように、ビア／トレース・シャント244は、ビア／トレース・シャント244（図19を参照）上に別の伝導性トレース（すなわち、第1の伝導性トレース1761）を形成することによって、さらに厚くされて、厚くしたビア／トレース・シャント246を形成してもよい。伝導性トレース1761は、任意の位置合わせ／アライメント誤差に対応するために、図21に示されるように、ビア／トレース・シャント244（図19参照）に対して拡幅されてもよい。別の実施形態では、図22に示されるように、ビア形成プロセスは、太くされたビア／トレース・シャント246（図20参照）にわたって伝導性ビア1781を形成して、二重ビア／トレース・シャント248を形成してもよい。これにより、二重ビア／トレース・シャント248は、2つの誘電体材料層1721および1722の厚さと実質的に等しい厚さを有し、それでいて最小限の臨界寸法のままであることができる。
伝導性トレースを厚くするプロセスは、図18〜図2に関して論じたような、高密度デバイス間伝導路240（図1参照）の外側の領域に限定されず、高密度デバイス間伝導路240内で使用されてもよいことが理解される。図23に示されるように、高密度デバイス間伝導路は、2つの誘電体層1722/1723および1725/1726、すなわち、2つの実際の誘電体層内に延在して、複数の厚くされた高密度デバイス間伝導性トレース242を形成してもよい。この結果、減少した損失のために減少した入出力層数をトレードオフすることになる。やはり図23に示されるように、接地面GP1、GP2、およびGP3は、厚くされた高密度デバイス間伝導性トレース242の諸層を分離しうる。図24に示されるさらなる実施形態では、高密度デバイス間伝導性トレース240の一部のみが厚くされる。たとえば、グローバルなシステム信号を送達するため、および／または特定の、より低損失（すなわち、より低抵抗）のトレースを有するためである。図示されるように、単一の厚くされたトレース242が形成されてもよく、さらには、接地面GPとして示される少なくとも1つの接地面を通って延在してもよい。図18〜図24の実施形態は、積層された高密度相互接続構造310内の高密度デバイス間伝導路325にも等しく適用されることが理解される。
図25に示されるさらなる実施形態では、図1の前記少なくとも1つのランド側集積回路デバイス200は、電子インターポーザー110の下部140に埋め込まれてもよい（第1のランド側集積回路デバイス2001および第2のランド側集積回路デバイス2002として示される）。ある実施形態では、第1のランド側集積回路デバイス2001および／または第2のランド側集積回路デバイス2002の第1の表面202は、実質的に、電子インターポーザー110の下部140の外側表面148と同一平面内にあってもよい。図示された実施形態では、第1のランド側集積回路デバイス2001および第2のランド側集積回路デバイス2002は、それぞれ、はんだボールのような複数のデバイス対基板相互接続232が取り付けられている能動デバイスであってもよく、デバイス対基板相互接続232は、第1のランド側集積回路デバイス2001内および第2のランド側集積回路デバイス2002内の集積回路（図示せず）と電気連通しうる。図25に示されるように、垂直高密度相互接続240vは、ダイ側集積回路デバイスのうちの少なくとも1つを、ランド側集積回路デバイスのうちの少なくとも1つと電気的に接続するために使用できる。このことは、ダイ側集積回路デバイス1802、1803、および1804が第1のランド側集積回路デバイス2001に接続され、ダイ側集積回路デバイス1805、1806、および1807が第2のランド側集積回路デバイス2002と接続されることとして示されている。当業者には理解されるように、垂直高密度相互接続240vは、第1のランド側集積回路デバイス2001および第2のランド側集積回路デバイス2002と電気的に接触するために、第1のランド側集積回路デバイス2001および第2のランド側集積回路デバイス2002の背面204上のシリコン貫通ビア（図示せず）と接続されてもよい。図25にさらに示されるように、第1のダイ側集積回路デバイス1801は、高密度デバイス間伝導路2401を用いて第2のダイ側集積回路デバイス1802に電気的に接続されてもよく、第4のダイ側集積回路デバイス1804は、高密度デバイス間伝導路2402を用いて第5のダイ側集積回路デバイス1805に電気的に接続されてもよく、第7のダイ側集積回路デバイス1807は、高密度デバイス間伝導路2403を用いて第8のダイ側集積回路デバイス1808に電気的に接続されてもよい。高密度デバイス間伝導路を用いた集積回路デバイスの相互接続は、ダイ側集積回路デバイスに限定されないことが理解される。図26に示されるように、第1のランド側集積回路デバイス2001が、電子インターポーザー110の中央部160内の高密度デバイス間伝導路2402を用いて、第2のランド側集積回路デバイス2002に電気的に接続されてもよい。
本稿の前述の実施形態は、単一の中央部160を示しているが、実施形態はそれに限定されない。たとえば、図27に示されるように、電子インターポーザー110は、複数の中央部（第1の中央部1601および第2の中央部1602として示される）を有してもよい。第1の中央部1601および第2の中央部1602は、中央部260によって分離されてもよく、中央部260は、上部120および／または下部140に関して記載した仕方で製造されてもよく、第1の中央部1601と第2の中央部1602との間の電気接続を形成する伝導路262を有してもよい。
ダイ側集積回路デバイスおよびランド側集積回路デバイスは、個々のシリコン集積回路デバイスであってもよいが、本稿の実施形態はそれに限定されない。ある個別的実施形態では、ダイ側集積回路デバイスおよびランド側集積回路デバイスのうちの少なくとも1つは、本稿の1つの実施形態の、より小さいバージョンであってもよい。
図28は、本稿のある実施形態による、集積回路パッケージを製造するプロセス400のフローチャートである。ブロック410に記載されるように、電子インターポーザーが形成されてもよい。ブロック420に記載されるように、少なくとも1つのダイ側集積回路デバイスが形成されてもよい。ブロック430に記載されるように、前記少なくとも1つのダイ側集積回路デバイスの能動表面が、前記電子インターポーザーに電気的に取り付けられてもよい。ブロック440に記載されるように、少なくとも1つのダイ側集積回路デバイスが、少なくとも部分的にモールド材料層に収容されてもよく、ここで、前記少なくとも1つのダイ側集積回路デバイスの背面は、モールド材料の外側表面と実質的に同じ平面にある。ブロック450に記載されるように、少なくとも1つの積層された集積回路デバイスが、前記少なくとも1つのダイ側集積回路デバイスの背面に、前記少なくとも1つのダイ側集積回路デバイスと前記少なくとも1つの積層された集積回路デバイスとの間に形成される相互接続構造を通じて、電気的に取り付けられる。
図29は、本稿のある実施形態による電子システムまたはコンピューティング装置500を示す。コンピューティング装置500は、その中に配置されたボード502を有するハウジング501を含んでいてもよい。コンピューティング装置500は、プロセッサ504、少なくとも1つの通信チップ506A、506B、揮発性メモリ508（たとえば、DRAM）、不揮発性メモリ510（たとえば、ROM）、フラッシュメモリ512、グラフィックスプロセッサまたはCPU 514、デジタル信号プロセッサ（図示せず）、暗号プロセッサ（図示せず）、チップセット516、アンテナ、ディスプレイ（タッチスクリーンディスプレイ）、タッチスクリーンコントローラ、バッテリー、オーディオコーデック（図示せず）、ビデオコーデック（図示せず）、電力増幅器（AMP）、グローバル測位システム（GPS）装置、コンパス、加速度計（図示せず）、ジャイロスコープ（図示せず）、スピーカー、カメラ、および大容量記憶装置（図示せず）（ハードディスクドライブ、コンパクトディスク（CD）、デジタル汎用ディスク（DVD）など）を含むがこれらに限定されないいくつかの集積回路コンポーネントを含んでいてもよい。これらの集積回路コンポーネントのいずれも、物理的および電気的にボード502に結合されうる。いくつかの実装において、集積回路コンポーネントの少なくとも1つは、プロセッサ504の一部であってもよい。
通信チップは、コンピューティング装置との間でのデータの転送のための無線通信を可能にする。用語「無線」およびその派生形は、非固体媒体を通じた変調された電磁放射の使用を通じてデータを通信しうる回路、装置、システム、方法、技術、通信チャネルなどを記述するために使用されうる。この用語は、関連するデバイスがワイヤを含まないことを含意するものではないが、いくつかの実施形態では、関連するデバイスがワイヤを含まなくてもよい。通信チップまたは装置は、Wi-Fi（IEEE802.11ファミリー）、WiMAX（IEEE802.16ファミリー）、IEEE802.20、長期進化（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM（登録商標）、GPRS、CDMA、TDMA、DECT、Bluetooth（登録商標）、それらの派生物、ならびに3G、4G、5Gおよびそれ以上として指定されるその他の任意の無線プロトコルを含むが、これらに限定されない、多数の無線標準またはプロトコルのうち任意のものを実装しうる。コンピューティング装置は、複数の通信チップを含んでいてもよい。たとえば、第1の通信チップは、Wi-FiおよびBluetooth（登録商標）のようなより短いレンジの無線通信に専用であってもよく、第2の通信チップは、GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DOその他のようなより長いレンジの無線通信に専用であってもよい。
用語「プロセッサ」は、レジスタおよび／またはメモリからの電子データを処理して、その電子データをレジスタおよび／またはメモリにと記憶されうる他の電子データに変換する任意の装置または装置の一部を指しうる。
集積回路コンポーネントの少なくとも1つが、電子インターポーザーと；前記電子インターポーザーに電気的に取り付けられた能動表面をもつ少なくとも1つのダイ側集積回路デバイスと；少なくとも1つの積層された集積回路デバイスとを有する集積回路パッケージを含んでいてもよい。前記少なくとも1つのダイ側集積回路デバイスは、少なくとも部分的にモールド材料層に収容され；前記少なくとも1つのダイ側集積回路デバイスの背面は、モールド材料層の外側表面と実質的に同じ平面にあり；前記少なくとも1つの積層された集積回路デバイスは、前記少なくとも1つのダイ側集積回路デバイスの背面に、前記少なくとも1つのダイ側集積回路デバイスと前記少なくとも1つの積層された集積回路デバイスとの間に形成される相互接続構造を通じて、電気的に取り付けられる。
さまざまな実装において、コンピューティング装置は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯デジタルアシスタント（PDA）、ウルトラモバイルPC、携帯電話、デスクトップコンピュータ、サーバー、プリンタ、スキャナ、モニタ、セットトップボックス、娯楽制御ユニット、デジタルカメラ、携帯音楽プレーヤー、またはデジタルビデオレコーダーであってもよい。さらなる実装では、コンピューティング装置は、データを処理する任意の他の電子装置であってもよい。
本稿の主題は、必ずしも図1〜図29に示される個別的な用途に限定されるものではないことが理解される。主題は、当業者に理解されるように、他の集積回路デバイスおよびアセンブリ用途、ならびに任意の適切な電子用途に適用されうる。
さらなる実施形態に関する以下の実施例および該実施例における個別事項は、一つまたは複数の実施形態における任意のところで使用されうる。実施例１は、電子インターポーザーと；前記電子インターポーザーに電気的に取り付けられた能動表面をもつ少なくとも1つのダイ側集積回路デバイスと；少なくとも1つの積層された集積回路デバイスとを有する集積回路パッケージである。前記少なくとも1つのダイ側集積回路デバイスは、少なくとも部分的にモールド材料層に収容され；前記少なくとも1つのダイ側集積回路デバイスの背面は、モールド材料層の外側表面と実質的に同じ平面にあり；前記少なくとも1つの積層された集積回路デバイスは、前記少なくとも1つのダイ側集積回路デバイスの背面に、前記少なくとも1つのダイ側集積回路デバイスと前記少なくとも1つの積層された集積回路デバイスとの間に形成される相互接続構造を通じて、電気的に取り付けられる。
実施例２では、実施例１の主題は任意的に、前記相互接続構造が前記少なくとも1つのダイ側集積回路デバイスの背面に当接し、前記モールド材料層の外側表面に当接することを含むことができる。
実施例３では、実施例１の主題は任意的に、前記相互接続構造および前記少なくとも1つの積層された集積回路デバイスがパッケージ・モジュール内にあり、前記パッケージ・モジュールが第1の表面および第2の表面をもつ支持構造を有し、前記相互接続構造は前記支持構造の第1の表面上に形成され、前記支持構造の第2の表面には複数のモジュール対デバイス相互接続が形成され、前記相互接続構造に電気的に接続され、前記少なくとも1つの積層された集積回路デバイスは前記相互接続構造に電気的に取り付けられる。
実施例４では、実施例３の主題は任意的に、前記少なくとも1つの積層された集積回路デバイスを少なくとも部分的に収容するパッケージ・モールド材料を含むことができる。
実施例５では、実施例１〜４のうちいずれかの主題は、任意的に、前記電子インターポーザーが、2〜4つの層を有する上部であって、各層は有機材料層と、少なくとも1つの伝導性トレースおよび少なくとも1つの伝導性ビアを含む少なくとも1つの伝導路とを含む、上部と；2〜4つの層を有する下部であって、各層は有機材料層と、少なくとも1つの伝導性トレースおよび少なくとも1つの伝導性ビアを含む少なくとも1つの伝導路とを含む、下部と；上部と下部との間の中央部であって、前記中央部は、8つまでの層を備え、各層は、有機材料と、少なくとも1つの伝導性トレースおよび少なくとも1つの伝導性ビアを含む少なくとも1つの伝導路とを備え、前記中央部の各層の厚さは、前記上部のどの層の厚さよりも薄く、前記下部のどの層の厚さよりも薄い、中央部とを有することと；前記電子インターポーザーの上部に電気的に取り付けられた複数のダイ側集積回路デバイスとを含むことができる。
実施例６では、実施例５の主題は、任意的に、上部の各層の厚さが約13〜40ミクロンであり、上部の各層の厚さが約13〜40ミクロンであり、中央部の各層の厚さが約1.5〜9ミクロンであることを含むことができる。
実施例７では、実施例５または６のいずれかの主題は、任意的に、前記上部の前記少なくとも1つの伝導性トレースが、約8ミクロン以上の幅、約8ミクロン以上の間隔、および8〜15ミクロンの厚さを有する複数の伝導性トレースを含み、前記下部の前記少なくとも1つの伝導性トレースは、約8ミクロン以上の幅、約8ミクロン以上の間隔、および8〜15ミクロンの厚さを有する複数の伝導性トレースを含み、前記中央部の前記少なくとも1つの伝導性トレースは、約0.75ミクロン〜3ミクロンの幅、約0.75ミクロン〜3ミクロンの間隔、および0.5ミクロン〜4ミクロンの間の厚さを有する複数の伝導性トレースを含み、前記少なくとも1つの伝導性ビアは、約1〜6ミクロンの厚さを有する、ことを含むことができる。
実施例８では、実施例５〜７のいずれかの主題は、任意的に、前記中央部内の少なくとも1つの高密度デバイス間伝導路を含むことができる。
実施例９では、実施例５〜８のいずれかの主題は、任意的に、増大した厚さを有する前記中央部の少なくとも1つの伝導性トレースを含むことができる。
実施例１０では、実施例５〜９のいずれかの主題は、任意的に、前記電子インターポーザーの前記下部に電気的に取り付けられた少なくとも1つのランド側集積回路デバイスを含むことができる。
実施例１１では、実施例１０の主題は、任意的に、前記少なくとも1つのランド側集積回路デバイスが複数のランド側集積回路デバイスを含み；さらに、前記複数のランド側集積回路デバイスのうちの1つのランド側集積回路デバイスを前記複数のランド側集積回路デバイスのうちの別のランド側集積回路デバイスと電気的に相互接続する、前記中央部内の少なくとも1つの高密度デバイス間伝導路を備える、ことを含むことができる。
実施例１２では、実施例１０の主題は、任意的に、前記電子インターポーザーの前記下部に埋め込まれた少なくとも1つのランド側集積回路デバイスを含むことができる。
実施例１３では、実施例１２の主題は、任意的に、前記少なくとも1つのランド側集積回路デバイスが複数のランド側集積回路デバイスを含み；前記複数のランド側集積回路デバイスのうちの1つのランド側集積回路デバイスを前記複数のランド側集積回路デバイスのうちの別のランド側集積回路デバイスと電気的に相互接続する、前記中央部内の少なくとも1つの高密度デバイス間伝導路を備える、ことを含むことができる。
実施例１４は、ボードおよび該ボードに電気的に取り付けられた集積回路パッケージを有する電子システムであり、前記集積回路パッケージは、電子インターポーザーと；前記電子インターポーザーに電気的に取り付けられた能動表面をもつ少なくとも1つのダイ側集積回路デバイスと；少なくとも1つの積層された集積回路デバイスとを有し；前記少なくとも1つのダイ側集積回路デバイスは、少なくとも部分的にモールド材料層に収容され；前記少なくとも1つのダイ側集積回路デバイスの背面は、モールド材料層の外側表面と実質的に同じ平面にあり；前記少なくとも1つの積層された集積回路デバイスは、前記少なくとも1つのダイ側集積回路デバイスの背面に、前記少なくとも1つのダイ側集積回路デバイスと前記少なくとも1つの積層された集積回路デバイスとの間に形成される相互接続構造を通じて、電気的に取り付けられる。
実施例１５では、実施例１４の主題は任意的に、前記相互接続構造が前記少なくとも1つのダイ側集積回路デバイスの背面に当接し、前記モールド材料層の外側表面に当接することを含むことができる。
実施例１６では、実施例１４の主題は任意的に、前記相互接続構造および前記少なくとも1つの積層された集積回路デバイスがパッケージ・モジュール内にあり、前記パッケージ・モジュールが第1の表面および第2の表面をもつ支持構造を有し、前記相互接続構造は前記支持構造の第1の表面上に形成され、複数のモジュール対デバイス相互接続が前記支持構造の第2の表面に形成され、前記相互接続構造に電気的に接続され、前記少なくとも1つの積層された集積回路デバイスは前記相互接続構造に電気的に取り付けられる。
実施例１７では、実施例１６の主題は任意的に、前記少なくとも1つの積層された集積回路デバイスを少なくとも部分的に収容するパッケージ・モールド材料を含むことができる。
実施例１８では、実施例１４〜１７のいずれかの主題は任意的に、前記電子インターポーザーが、2〜4層をもつ上部であって、各層が、有機材料層と、少なくとも1つの伝導性トレースおよび少なくとも1つの伝導性ビアを含む少なくとも1つの伝導路とを有する、上部と；2〜4層をもつ下部であって、各層が、有機材料層と、少なくとも1つの伝導性トレースおよび少なくとも1つの伝導性ビアを含む少なくとも1つの伝導路とを有する、下部と；前記上部と前記下部との間の中央部であって、前記中央部は8つまでの層を有し、各層が、有機材料と、少なくとも1つの伝導性トレースおよび少なくとも1つの伝導性ビアを含む少なくとも1つの伝導路とを有し、前記中央部の各層の厚さが、前記上部のどの層の厚さよりも薄く、前記下部のどの層の厚さよりも薄い、中央部とを有することと；前記電子インターポーザーの前記上部に電気的に取り付けられた複数のダイ側集積回路デバイスとを含むことができる。
実施例１９では、実施例１８の主題は、任意的に、上部の各層の厚さが約13〜40ミクロンであり、上部の各層の厚さが約13〜40ミクロンであり、中央部の各層の厚さが約1.5〜9ミクロンであることを含むことができる。
実施例２０では、実施例１８または１９のいずれかの主題は、任意的に、前記上部の前記少なくとも1つの伝導性トレースが、約8ミクロン以上の幅、約8ミクロン以上の間隔、および8〜15ミクロンの厚さを有する複数の伝導性トレースを含み、前記下部の前記少なくとも1つの伝導性トレースは、約8ミクロン以上の幅、約8ミクロン以上の間隔、および8〜15ミクロンの厚さを有する複数の伝導性トレースを含み、前記中央部の前記少なくとも1つの伝導性トレースは、約0.75ミクロン〜3ミクロンの幅、約0.75ミクロン〜3ミクロンの間隔、および0.5ミクロン〜4ミクロンの間の厚さを有する複数の伝導性トレースを含み、前記少なくとも1つの伝導性ビアは、約1〜6ミクロンの厚さを有する、ことを含むことができる。
実施例２１では、実施例１８〜２０のいずれかの主題は、任意的に、少なくとも1つの高密度デバイス間伝導路を前記中央部内に含むことができる。
実施例２２では、実施例１８〜２１のいずれかの主題は、任意的に、増大した厚さを有する前記中央部の少なくとも1つの伝導性トレースを含むことができる。
実施例２３では、実施例１８〜２２のいずれかの主題は、任意的に、前記電子インターポーザーの下部に電気的に取り付けられた少なくとも1つのランド側集積回路デバイスを含むことができる。
実施例２４では、実施例２３の主題は、任意的に、前記少なくとも1つのランド側集積回路デバイスが複数のランド側集積回路デバイスを含み；さらに、前記複数のランド側集積回路デバイスのうちの1つのランド側集積回路デバイスを前記複数のランド側集積回路デバイスのうちの別のランド側集積回路デバイスに電気的に相互接続する、前記中央部内の少なくとも1つの高密度デバイス間伝導路を備える、ことを含むことができる。
実施例２５では、実施例２３の主題は、任意的に、前記電子インターポーザーの下部に埋め込まれた少なくとも1つのランド側集積回路デバイスを含むことができる。
実施例２６では、実施例２５の主題は、任意的に、前記少なくとも1つのランド側集積回路デバイスが複数のランド側集積回路デバイスを含み；さらに、前記複数のランド側集積回路デバイスのうちの1つのランド側集積回路デバイスを前記複数のランド側集積回路デバイスのうちの別のランド側集積回路デバイスに電気的に相互接続する、前記中央部内の少なくとも1つの高密度デバイス間伝導路を備える、ことを含むことができる。
実施例２７は、電子インターポーザーを有する集積回路パッケージを製造する方法であって、電子インターポーザーを形成する段階と；少なくとも1つのダイ側集積回路デバイスを形成する段階と；能動表面を前記電子インターポーザーに電気的に取り付ける段階と；前記少なくとも1つのダイ側集積回路デバイスを、少なくとも部分的にモールド材料層に収容する段階であって、前記少なくとも1つのダイ側集積回路デバイスの背面は、モールド材料層の外側表面と実質的に同じ平面である、段階と；少なくとも1つの積層された集積回路デバイスを、前記少なくとも1つのダイ側集積回路デバイスの背面に、前記少なくとも1つのダイ側集積回路デバイスと前記少なくとも1つの積層された集積回路デバイスとの間に形成される相互接続構造を通じて、電気的に取り付ける段階とを含む。
実施例２８では、実施例２７の主題は任意的に、前記相互接続構造が前記少なくとも1つのダイ側集積回路デバイスの背面に当接し、前記モールド材料層の外側表面に当接することを含むことができる。
実施例２９では、実施例２７の主題は任意的に、前記相互接続構造および前記少なくとも1つの積層された集積回路デバイスがパッケージ・モジュール内にあり、前記パッケージ・モジュールが第1の表面および第2の表面をもつ支持構造を有し、前記相互接続構造は前記支持構造の第1の表面上に形成され、前記支持構造の第2の表面には複数のモジュール対デバイス相互接続が形成され、前記相互接続構造に電気的に接続され、前記少なくとも1つの積層された集積回路デバイスは前記相互接続構造に電気的に取り付けられる、ことを含むことができる。
実施例３０では、実施例２９の主題は任意的に、前記少なくとも1つの積層された集積回路デバイスを少なくとも部分的に収容するパッケージ・モールド材料を含むことができる。
実施例３１では、実施例２７〜３０のうちいずれかの主題は、任意的に、前記電子インターポーザーが、2〜4つの層を有する上部であって、各層は有機材料層と、少なくとも1つの伝導性トレースおよび少なくとも1つの伝導性ビアを含む少なくとも1つの伝導路とを含む、上部と；2〜4つの層を有する下部であって、各層は有機材料層と、少なくとも1つの伝導性トレースおよび少なくとも1つの伝導性ビアを含む少なくとも1つの伝導路とを含む、下部と；上部と下部との間の中央部であって、前記中央部は、8つまでの層を備え、各層は、有機材料と、少なくとも1つの伝導性トレースおよび少なくとも1つの伝導性ビアを含む少なくとも1つの伝導路とを備え、前記中央部の各層の厚さは、前記上部のどの層の厚さよりも薄く、前記下部のどの層の厚さよりも薄い、中央部とを有することと；前記電子インターポーザーの上部に電気的に取り付けられた複数のダイ側集積回路デバイスとを含むことができる。
実施例３２では、実施例３１の主題は、任意的に、上部の各層の厚さが約13〜40ミクロンであり、上部の各層の厚さが約13〜40ミクロンであり、中央部の各層の厚さが約1.5〜9ミクロンであることを含むことができる。
実施例３３では、実施例３１または３２のいずれかの主題は、任意的に、前記上部の前記少なくとも1つの伝導性トレースが、約8ミクロン以上の幅、約8ミクロン以上の間隔、および8〜15ミクロンの厚さを有する複数の伝導性トレースを含み、前記下部の前記少なくとも1つの伝導性トレースは、約8ミクロン以上の幅、約8ミクロン以上の間隔、および8〜15ミクロンの厚さを有する複数の伝導性トレースを含み、前記中央部の前記少なくとも1つの伝導性トレースは、約0.75ミクロン〜3ミクロンの幅、約0.75ミクロン〜3ミクロンの間隔、および0.5ミクロン〜4ミクロンの間の厚さを有する複数の伝導性トレースを含み、前記少なくとも1つの伝導性ビアは、約1〜6ミクロンの厚さを有する、ことを含むことができる。
実施例３４では、実施例３１〜３３のいずれかの主題は、任意的に、前記中央部内の少なくとも1つの高密度デバイス間伝導路を含むことができる。
実施例３５では、実施例３１〜３４のいずれかの主題は、任意的に、増大した厚さを有する前記中央部の少なくとも1つの伝導性トレースを含むことができる。
実施例３６では、実施例３１〜３５のいずれかの主題は、任意的に、前記電子インターポーザーの前記下部に少なくとも1つのランド側集積回路デバイスを電気的に取り付けることを含むことができる。
実施例３７では、実施例３６の主題は、任意的に、前記少なくとも1つのランド側集積回路デバイスが複数のランド側集積回路デバイスを含み；前記複数のランド側集積回路デバイスのうちの1つのランド側集積回路デバイスを前記複数のランド側集積回路デバイスのうちの別のランド側集積回路デバイスと電気的に相互接続する、前記中央部内の少なくとも1つの高密度デバイス間伝導路を形成する段階をさらに含む、ことを含むことができる。
実施例３８では、実施例３６の主題は、任意的に、前記電子インターポーザーの前記下部に、少なくとも1つのランド側集積回路デバイスを埋め込むことを含むことができる。
実施例３９では、実施例３８の主題は、任意的に、前記少なくとも1つのランド側集積回路デバイスが複数のランド側集積回路デバイスを含み；前記複数のランド側集積回路デバイスのうちの1つのランド側集積回路デバイスを前記複数のランド側集積回路デバイスのうちの別のランド側集積回路デバイスと電気的に相互接続する、前記中央部内の少なくとも1つの高密度デバイス間伝導路を備える、ことを含むことができる。
このように、本発明の実施形態を詳細に記述してきたが、添付の特許請求の範囲によって定義される本発明は、その精神または範囲から逸脱することなく、その多くの明白な変形が可能であるので、上記の説明に記載された特定の詳細によって限定されるものではないことが理解される。

Claims (25)

  1. 電子インターポーザーと；
    前記電子インターポーザーに電気的に取り付けられた能動表面をもつ少なくとも1つのダイ側集積回路デバイスであって、前記少なくとも1つのダイ側集積回路デバイスは、少なくとも部分的にモールド材料層に収容され；前記少なくとも1つのダイ側集積回路デバイスの背面は、モールド材料層の外側表面と実質的に同じ平面にある、ダイ側集積回路デバイスと；
    少なくとも1つの積層された集積回路デバイスであって、前記少なくとも1つの積層された集積回路デバイスは、前記少なくとも1つのダイ側集積回路デバイスの背面に、前記少なくとも1つのダイ側集積回路デバイスと前記少なくとも1つの積層された集積回路デバイスとの間に形成される相互接続構造を通じて、電気的に取り付けられる、積層された集積回路デバイスとを有する、
    集積回路パッケージ。
  2. 前記相互接続構造が前記少なくとも1つのダイ側集積回路デバイスの背面に当接し、前記モールド材料層の外側表面に当接する、請求項１に記載の集積回路パッケージ。
  3. 前記相互接続構造および前記少なくとも1つの積層された集積回路デバイスがパッケージ・モジュール内にあり、前記パッケージ・モジュールが第1の表面および第2の表面をもつ支持構造を有し、前記相互接続構造は前記支持構造の第1の表面上に形成され、前記支持構造の第2の表面には複数のモジュール対デバイス相互接続が形成され、前記相互接続構造に電気的に接続され、前記少なくとも1つの積層された集積回路デバイスは前記相互接続構造に電気的に取り付けられる、請求項１および２のうちいずれか一項に記載の集積回路パッケージ。
  4. 前記少なくとも1つの積層された集積回路デバイスを少なくとも部分的に収容するパッケージ・モールド材料をさらに有する、請求項１に記載の集積回路パッケージ。
  5. 前記電子インターポーザーが、2〜4つの層を有する上部であって、各層は有機材料層と、少なくとも1つの伝導性トレースおよび少なくとも1つの伝導性ビアを含む少なくとも1つの伝導路とを含む、上部と；
    2〜4つの層を有する下部であって、各層は有機材料層と、少なくとも1つの伝導性トレースおよび少なくとも1つの伝導性ビアを含む少なくとも1つの伝導路とを含む、下部と；
    上部と下部との間の中央部であって、前記中央部は、8つまでの層を備え、各層は、有機材料と、少なくとも1つの伝導性トレースおよび少なくとも1つの伝導性ビアを含む少なくとも1つの伝導路とを備え、前記中央部の各層の厚さは、前記上部のどの層の厚さよりも薄く、前記下部のどの層の厚さよりも薄い、中央部とを有する、
    請求項１に記載の集積回路パッケージ。
  6. 前記上部の各層の厚さが約13〜40ミクロンであり、前記下部の各層の厚さが約13〜40ミクロンであり、前記中央部の各層の厚さが約1.5〜9ミクロンである、請求項５に記載の集積回路パッケージ。
  7. 前記上部の前記少なくとも1つの伝導性トレースが、約8ミクロン以上の幅、約8ミクロン以上の間隔、および8〜15ミクロンの厚さを有する複数の伝導性トレースを含み、前記下部の前記少なくとも1つの伝導性トレースは、約8ミクロン以上の幅、約8ミクロン以上の間隔、および8〜15ミクロンの厚さを有する複数の伝導性トレースを含み、前記中央部の前記少なくとも1つの伝導性トレースは、約0.75ミクロン〜3ミクロンの幅、約0.75ミクロン〜3ミクロンの間隔、および0.5ミクロン〜4ミクロンの間の厚さを有する複数の伝導性トレースを含み、前記少なくとも1つの伝導性ビアは、約1〜6ミクロンの厚さを有する、請求項５に記載の集積回路パッケージ。
  8. 前記中央部内の少なくとも1つの高密度デバイス間伝導路をさらに有する、請求項５ないし７のうちいずれか一項に記載の集積回路パッケージ。
  9. 前記中央部の少なくとも1つの伝導性トレースが増大した厚さをもつ、請求項５ないし７のうちいずれか一項に記載の集積回路パッケージ。
  10. ボードおよび該ボードに電気的に取り付けられた集積回路パッケージを有する電子システムであり、前記集積回路パッケージは、
    電子インターポーザーと；
    前記電子インターポーザーに電気的に取り付けられた能動表面をもつ少なくとも1つのダイ側集積回路デバイスであって、前記少なくとも1つのダイ側集積回路デバイスは、少なくとも部分的にモールド材料層に収容され；前記少なくとも1つのダイ側集積回路デバイスの背面は、モールド材料層の外側表面と実質的に同じ平面にある、ダイ側集積回路デバイスと；
    少なくとも1つの積層された集積回路デバイスであって、前記少なくとも1つの積層された集積回路デバイスは、前記少なくとも1つのダイ側集積回路デバイスの背面に、前記少なくとも1つのダイ側集積回路デバイスと前記少なくとも1つの積層された集積回路デバイスとの間に形成される相互接続構造を通じて、電気的に取り付けられる、積層された集積回路デバイスとを有する、
    電子システム。
  11. 前記相互接続構造が前記少なくとも1つのダイ側集積回路デバイスの背面に当接し、前記モールド材料層の外側表面に当接する、請求項１０に記載の電子システム。
  12. 前記相互接続構造および前記少なくとも1つの積層された集積回路デバイスがパッケージ・モジュール内にあり、前記パッケージ・モジュールが第1の表面および第2の表面をもつ支持構造を有し、前記相互接続構造は前記支持構造の第1の表面上に形成され、複数のモジュール対デバイス相互接続が前記支持構造の第2の表面に形成され、前記相互接続構造に電気的に接続され、前記少なくとも1つの積層された集積回路デバイスは前記相互接続構造に電気的に取り付けられる、請求項１０および１１のうちいずれか一項に記載の電子システム。
  13. 前記少なくとも1つの積層された集積回路デバイスを少なくとも部分的に収容するパッケージ・モールド材料をさらに有する、請求項１２に記載の電子システム。
  14. 前記電子インターポーザーが：
    2〜4層をもつ上部であって、各層が、有機材料層と、少なくとも1つの伝導性トレースおよび少なくとも1つの伝導性ビアを含む少なくとも1つの伝導路とを有する、上部と；
    2〜4層をもつ下部であって、各層が、有機材料層と、少なくとも1つの伝導性トレースおよび少なくとも1つの伝導性ビアを含む少なくとも1つの伝導路とを有する、下部と；
    前記上部と前記下部との間の中央部であって、前記中央部は8つまでの層を有し、各層が、有機材料と、少なくとも1つの伝導性トレースおよび少なくとも1つの伝導性ビアを含む少なくとも1つの伝導路とを有し、前記中央部の各層の厚さが、前記上部のどの層の厚さよりも薄く、前記下部のどの層の厚さよりも薄い、中央部とを有する、
    請求項１０に記載の電子システム。
  15. 前記上部の各層の厚さが約13〜40ミクロンであり、前記下部の各層の厚さが約13〜40ミクロンであり、前記中央部の各層の厚さが約1.5〜9ミクロンである、請求項１４に記載の電子システム。
  16. 前記上部の前記少なくとも1つの伝導性トレースが、約8ミクロン以上の幅、約8ミクロン以上の間隔、および8〜15ミクロンの厚さを有する複数の伝導性トレースを含み、前記下部の前記少なくとも1つの伝導性トレースは、約8ミクロン以上の幅、約8ミクロン以上の間隔、および8〜15ミクロンの厚さを有する複数の伝導性トレースを含み、前記中央部の前記少なくとも1つの伝導性トレースは、約0.75ミクロン〜3ミクロンの幅、約0.75ミクロン〜3ミクロンの間隔、および0.5ミクロン〜4ミクロンの間の厚さを有する複数の伝導性トレースを含み、前記少なくとも1つの伝導性ビアは、約1〜6ミクロンの厚さを有する、請求項１４に記載の電子システム。
  17. 前記中央部内の少なくとも1つの高密度デバイス間伝導路をさらに有する、請求項１４ないし１６のうちいずれか一項に記載の電子システム。
  18. 前記中央部の少なくとも1つの伝導性トレースが増大した厚さをもつ、請求項１４ないし１６のうちいずれか一項に記載の電子システム。
  19. 電子インターポーザーを有する集積回路パッケージを製造する方法であって：
    電子インターポーザーを形成する段階と；
    少なくとも1つのダイ側集積回路デバイスを形成する段階と；
    前記少なくとも1つのダイ側集積回路デバイスの能動表面を前記電子インターポーザーに電気的に取り付ける段階と；
    前記少なくとも1つのダイ側集積回路デバイスを、少なくとも部分的にモールド材料層に収容する段階であって、前記少なくとも1つのダイ側集積回路デバイスの背面は、モールド材料層の外側表面と実質的に同じ平面である、段階と；
    少なくとも1つの積層された集積回路デバイスを、前記少なくとも1つのダイ側集積回路デバイスの背面に、前記少なくとも1つのダイ側集積回路デバイスと前記少なくとも1つの積層された集積回路デバイスとの間に形成される相互接続構造を通じて、電気的に取り付ける段階とを含む、
    方法。
  20. 前記相互接続構造を形成することが、前記少なくとも1つのダイ側集積回路デバイスの背面に当接し、前記モールド材料層の外側表面に当接するように前記相互接続構造を形成することを含む、請求項１９に記載の方法。
  21. 前記相互接続構造および前記少なくとも1つの積層された集積回路デバイスがパッケージ・モジュール内に形成され、前記パッケージ・モジュールが：
    第1の表面および第2の表面をもつ支持構造を形成し；
    前記相互接続構造を前記支持構造の第1の表面上に形成し；
    複数のモジュール対デバイス相互接続を前記支持構造の第2の表面上に形成し、ここで、前記複数のモジュール対デバイス相互接続は前記相互接続構造に電気的に接続され；
    前記少なくとも1つの積層された集積回路デバイスを前記相互接続構造に電気的に取り付けることを含む、
    請求項１９および２０のうちいずれか一項に記載の方法。
  22. 前記少なくとも1つの積層された集積回路デバイスをパッケージ・モールド材料に少なくとも部分的に収容することをさらに含む、請求項２１に記載の方法。
  23. 前記電子インターポーザーを形成することが：
    2〜4つの層を有する上部であって、各層は有機材料層と、少なくとも1つの伝導性トレースおよび少なくとも1つの伝導性ビアを含む少なくとも1つの伝導路とを含む、上部を形成し；
    2〜4つの層を有する下部であって、各層は有機材料層と、少なくとも1つの伝導性トレースおよび少なくとも1つの伝導性ビアを含む少なくとも1つの伝導路とを含む、下部を形成し；
    上部と下部との間の中央部であって、前記中央部は、8つまでの層を備え、各層は、有機材料と、少なくとも1つの伝導性トレースおよび少なくとも1つの伝導性ビアを含む少なくとも1つの伝導路とを備え、前記中央部の各層の厚さは、前記上部のどの層の厚さよりも薄く、前記下部のどの層の厚さよりも薄い、中央部を形成することを含む、
    請求項１９および２０のうちいずれか一項に記載の方法。
  24. 前記中央部内の少なくとも1つの高密度デバイス間伝導路を形成することをさらに含む、請求項２３に記載の方法。
  25. 前記中央部の少なくとも1つの伝導性トレースが増大した厚さをもつ、請求項１４に記載の電子システム。
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