KR20210032898A - 집적 회로 패키지들을 위한 고밀도 인터커넥트들 - Google Patents

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KR20210032898A
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integrated circuit
layer
circuit device
conductive
micrometers
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KR1020200101608A
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베로니카 스트롱
알렉산다르 알렉소브
헤닝 브라우니슈
브랜든 로우링스
조한나 스완
샤우나 리프
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인텔 코포레이션
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
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    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
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    • H01L2224/81815—Reflow soldering
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    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
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    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
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Abstract

전자 인터포저에 전기적으로 부착되는 능동 표면을 갖는 적어도 하나의 다이 측 집적 회로 디바이스를 포함하는 집적 회로 패키지가 형성될 수 있고, 적어도 하나의 다이 측 집적 회로 디바이스는 몰드 재료 층으로 적어도 부분적으로 둘러싸이고, 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면은 몰드 재료 층의 외부 표면과 실질적으로 동일한 평면에 있다. 적어도 하나의 스택형 집적 회로 디바이스는 적어도 하나의 다이 측 집적 회로 디바이스와 적어도 하나의 스택형 집적 회로 디바이스 사이에 형성되는 인터커넥션 구조체를 통해 적어도 하나의 다이 측 집적 회로의 후방 표면에 전기적으로 부착될 수 있다.

Description

집적 회로 패키지들을 위한 고밀도 인터커넥트들{HIGH-DENSITY INTERCONNECTS FOR INTEGRATED CIRCUIT PACKAGES}
본 설명의 실시예들은 집적 회로 패키지 제조 분야에, 그리고, 더 구체적으로는, 집적 회로 패키지들 내의 고밀도 인터커넥트들의 제조에 일반적으로 관련된다.
집적 회로 산업은, 이에 제한되는 것은 아니지만, 컴퓨터 서버들 및, 휴대용 컴퓨터들, 전자 태블릿들, 셀룰러 폰들, 디지털 카메라들 등과 같은, 휴대용 제품들을 포함하는, 다양한 전자 제품들에서 사용하기 위한 항상 더 빠른, 더 작은, 그리고 더 얇은 집적 회로 패키지들을 생산하기 위해 계속하여 노력하고 있다.
이러한 노력의 일부분으로서, 마이크로전자 다이들과 같은, 다수의 집적 회로 디바이스들을 포함하는 집적 회로 패키지들이 개발되었다. 이러한 다수의 집적 회로 디바이스 패키지들은 해당 분야에서 멀티-디바이스 또는 MCP들(multi-chip packages)이라고 지칭되고, 감소된 비용으로 증가된 아키텍처 유연성에 대한 잠재력을 제의하지만, 집적 회로 디바이스들과 외부 컴포넌트들 사이의 적절한 인터커넥트들이 제공되도록 그렇게 하여야 한다. 해당 분야에서의 숙련자에게 이해될 바와 같이, 불충분한 수의 집적 회로 디바이스 접속들은 영향을 받은 집적 회로 디바이스 인터페이스에 대한 대역폭 능력을 제한할 것이고, 따라서 집적 회로 디바이스들 사이의 통신 효율 및 능력을 감소시킬 것이기 때문에 인터커넥트 밀도는 중요한 고려사항이다.
이러한 인터커넥트들은 유전체 층들 상에 그리고 이들을 통해 형성되는 전도성 경로들을 포함하는 인터커넥션 구조체들의 제조를 통해 제공된다. 이러한 인터커넥션 구조체들은 기판들 상에 또는 인터포저의 적어도 일부분으로서 형성될 수 있으며, 이러한 인터커넥션 구조체들에 집적 회로 디바이스들이 기계적으로 부착되고 전기적으로 접속된다.
본 개시내용의 주제는 본 명세서의 결론 부분에서 특히 지적되고 명백하게 청구된다. 본 개시내용의 전술한 그리고 다른 특징들은, 첨부 도면들과 함께 취해지는, 다음의 설명 및 첨부된 청구항들로부터 보다 완전히 명백하게 될 것이다. 첨부 도면들은 본 개시내용에 따른 몇몇 실시예들만을 묘사하고, 따라서, 그 범위의 제한으로 고려되지 않아야 한다는 점이 이해된다. 본 개시내용은, 본 개시내용의 이점들이 더욱 용이하게 확인될 수 있도록, 첨부 도면들의 사용을 통해 추가로 구체적이고 상세하게 설명될 것이다.
도 1은, 본 설명의 하나의 실시예에 따른, 집적 회로 패키지의 측단면도이다.
도 2는, 본 설명의 실시예에 따른, 도 1의 집적 회로 패키지의 스택형 고밀도 인터커넥션 구조체의 측단면도이다.
도 3은, 본 설명의 하나의 실시예에 따른, 도 2의 라인 3-3을 따르는 측단면도이다.
도 4는, 본 설명의 실시예에 따른, 패키지 모듈에서의 스택형 고밀도 인터커넥션 구조체의 측단면도이다.
도 5는, 본 설명의 실시예에 따른, 도 4의 패키지 모듈을 통합하는 집적 회로 패키지의 측단면도이다.
도 6은, 본 설명의 실시예에 따른, 도 1의 전자 인터포저의 상부 섹션의 측단면도이다.
도 7은, 본 설명의 하나의 실시예에 따른, 도 6의 라인 7-7을 따르는 측단면도이다.
도 8은, 본 설명의 실시예에 따른, 도 1의 전자 인터포저의 중간 섹션의 측단면도이다.
도 9는, 본 설명의 하나의 실시예에 따른, 도 8의 라인 9-9를 따르는 측단면도이다.
도 10은, 본 설명의 실시예에 따른, 도 1의 전자 인터포저의 하부 섹션의 측단면도이다.
도 11은, 본 설명의 하나의 실시예에 따른, 도 10의 라인 11-11을 따르는 측단면도이다.
도 12는, 본 설명의 하나의 실시예에 따른, 고밀도 디바이스-대-디바이스 전도성 경로들의 측단면도이다.
도 13 내지 도 17은, 본 설명의 실시예들에 따른, 고밀도 디바이스-대-디바이스 전도성 경로들의 다양한 구성들의 측단면도들이다.
도 18 내지 도 22는, 본 설명의 실시예들에 따른, 강화된 두께들을 갖는 중간 섹션의 전도성 트레이스들의 다양한 구성들의 측단면도들이다.
도 23 및 도 24는, 본 설명의 실시예들에 따른, 강화된 두께들을 갖는 고밀도 디바이스-대-디바이스 전도성 경로들의 다양한 구성들의 측단면도들이다.
도 25는, 본 설명의 하나의 실시예에 따른, 집적 회로 패키지의 측단면도이다.
도 26은, 본 설명의 다른 실시예에 따른, 집적 회로 패키지의 측단면도이다.
도 27은, 본 설명의 또 다른 실시예에 따른, 집적 회로 패키지의 측단면도이다.
도 28은, 본 설명의 실시예에 따른, 집적 회로 어셈블리를 제조하는 프로세스의 흐름도이다.
도 29는, 본 설명의 하나의 실시예에 따른, 전자 시스템이다.
다음의 상세한 설명에서는, 청구되는 주제가 실시될 수 있는 구체적 실시예들을, 예시의 방식에 의해, 도시하는 첨부 도면들에 대해 참조가 이루어진다. 이러한 실시예들은 해당 분야에서의 숙련자들로 하여금 이러한 주제를 실시할 수 있게 하기에 충분히 상세하게 설명된다. 다양한 실시예들은, 상이하더라도, 반드시 상호 배타적인 것은 아니라는 점이 이해되어야 한다. 예를 들어, 하나의 실시예와 관련하여, 본 명세서에 설명되는 특정 특징, 구조, 또는 특성은 청구되는 주제의 사상 및 범위로부터 벗어나지 않고 다른 실시예들 내에서 구현될 수 있다. 본 명세서 내에서 "하나의 실시예(one embodiment)" 또는 "실시예(an embodiment)"에 대한 참조들은 해당 실시예와 관련하여 설명되는 특정 특징, 구조, 또는 특성이 본 설명 내에 포괄되는 적어도 하나의 구현에 포함된다는 점을 의미한다. 따라서, "하나의 실시예(one embodiment)" 또는 "실시예에서(in an embodiment)"라는 문구의 사용이 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 각각의 개시되는 실시예 내의 개별 엘리먼트들의 위치 또는 배열은 청구되는 주제의 사상 및 범위로부터 벗어나지 않고 수정될 수 있다는 점이 이해되어야 한다. 다음의 상세한 설명은, 따라서, 제한의 의미로 취해져서는 안되고, 주제의 범위는 첨부된 청구항들에 권리가 주어지는 균등물들의 전체 범위와 함께, 적절하게 해석되는, 첨부된 청구항들에 의해서만 정의된다. 도면들에서, 비슷한 번호들은 몇몇 도들 전반적으로 동일한 또는 유사한 엘리먼트들 또는 기능성을 지칭하고, 그 내에 묘사되는 엘리먼트들은 반드시 서로와 함께 크기 조정되는 것은 아니며, 오히려 개별 엘리먼트들은 본 설명의 정황에서 엘리먼트들을 더욱 용이하게 이해하기 위해 확대 또는 감소될 수 있다.
본 명세서에 사용되는 바와 같은 "~위의(over)", "~로의(to)", "~사이의(between)" 및 "~상의(on)"라는 용어들은 다른 층들에 관하여 하나의 층의 상대적인 위치를 지칭할 수 있다. 다른 층 "위의(over)" 또는 "상(on)의" 또는 다른 층"에(to)" 접합되는 하나의 층은 다른 층과 직접 접촉할 수 있거나 또는 하나 이상의 개재 층을 가질 수 있다. 층들 "사이의(between)" 하나의 층은 해당 층들과 직접 접촉할 수 있거나 또는 하나 이상의 개재 층을 가질 수 있다.
"패키지(package)"이라는 용어는 하나 이상의 다이의 자체-포함 캐리어를 일반적으로 지칭하고, 여기서 다이들은 패키지 기판에 부착되고, 보호를 위해 캡슐화될 수 있으며, 다이들과, 패키지 기판의 외부 부분들 상에 위치되는 리드들, 핀들 또는 범프들 사이에 집적된 또는 와이어-접합된 인터커넥트들이 있다. 이러한 패키지는, 구체적 기능을 제공하는, 단일 다이 또는 다수의 다이들을 포함할 수 있다. 이러한 패키지는 다른 패키징된 집적 회로들 및 개별 컴포넌트들과의 인터커넥션을 위해 인쇄 회로 보드 상에 일반적으로 장착되어, 더 큰 회로를 형성한다.
여기서, "코어화된(cored)"이라는 용어는 유연하지 않은 강성 재료를 포함하는 보드, 카드 또는 웨이퍼 상에 구축되는 집적 회로 패키지의 기판을 일반적으로 지칭한다. 통상적으로, 작은 인쇄 회로 보드가 코어로서 사용되고, 그 상에 집적 회로 디바이스 및 개별 수동 컴포넌트들이 솔더링될 수 있다. 통상적으로, 이러한 코어는 하나의 측으로부터 다른 측으로 연장되는 비아들을 가지며, 이는 코어의 하나의 측 상의 회로가 코어의 반대 측 상의 회로에 직접 연결되는 것을 허용한다. 이러한 코어는 도전체들 및 유전체 재료들의 층들을 구축하기 위한 플랫폼으로서 또한 역할을 할 수 있다.
여기서, "코어리스(coreless)"라는 용어는 코어를 갖지 않는 집적 회로 패키지의 기판을 일반적으로 지칭한다. 관통-비아들은 고밀도 인터커넥트들에 비교하여 상대적으로 큰 치수들 및 피치를 갖기 때문에, 코어의 결핍은 고밀도 패키지 아키텍처들을 허용한다.
여기서, "랜드 측(land side)"이라는 용어는, 본 명세서에서 사용되면, 인쇄 회로 보드, 마더보드, 또는 다른 패키지에 대한 부착의 평면에 가장 가까운 집적 회로 패키지의 기판의 측을 일반적으로 지칭한다. 이러한 것은, 다이 또는 다이들이 부착되는 집적 회로 패키지의 기판의 측인, "다이 측"이라는 용어와 대조적이다.
여기서, "유전체(dielectric)"라는 용어는 패키지 기판의 구조체를 구성하는 임의의 수의 비-전기 전도성 재료들을 일반적으로 지칭한다. 본 개시내용의 목적들을 위해, 유전체 재료는 기판 상에 장착되는 집적 회로 다이들 위에 몰딩되는 수지로서 또는 적층 막의 층들로서 집적 회로 패키지에 통합될 수 있다.
여기서, "금속화(metallization)"라는 용어는 패키지 기판의 유전체 재료 위에 그리고 이를 통해 형성되는 금속 층들을 일반적으로 지칭한다. 이러한 금속 층들은 트레이스들 및 접합 패드들과 같은 금속 구조체들을 형성하도록 일반적으로 패터닝된다. 패키지 기판의 이러한 금속화는 단일 층으로 또는 유전체의 층들에 의해 분리되는 다수의 층들로 국한될 수 있다.
여기서, "접합 패드(bond pad)"라는 용어는 집적 회로 패키지들 및 다이들에서 집적된 트레이스들 및 비아들을 종료시키는 금속화 구조체들을 일반적으로 지칭한다. "솔더 패드(solder pad)"라는 용어가 "접합 패드(bond pad)"를 때때로 대체할 수 있고 동일한 의미를 전달한다.
여기서, "솔더 범프(solder bump)"라는 용어는 접합 패드 상에 형성되는 솔더 층을 일반적으로 지칭한다. 이러한 솔더 층은 둥근 형상을 통상적으로 갖고, 그러므로 "솔더 범프(solder bump)"라는 용어이다.
여기서, "기판(substrate)"이라는 용어는 유전체 및 금속화 구조체들을 포함하는 평면 플랫폼을 일반적으로 지칭한다. 이러한 기판은, 몰딩가능 유전체 재료에 의한 하나 이상의 IC 다이의 캡슐화로, 단일 플랫폼 상의 하나 이상의 IC 다이를 기계적으로 지지하고 전기적으로 연결한다. 이러한 기판은 양쪽 측들 상의 접합 인터커넥트들로서 솔더 범프들을 일반적으로 포함한다. "다이 측(die side)"이라고 일반적으로 지칭되는, 기판의 하나의 측은 칩 또는 다이 접합을 위한 솔더 범프들을 포함한다. "랜드 측(land side)"이라고 일반적으로 지칭되는, 기판의 반대 측은 인쇄 회로 보드에 패키지를 접합하기 위한 솔더 범프들을 포함한다.
여기서, "어셈블리(assembly)"라는 용어는 단일 기능 유닛으로의 부품들의 그룹화를 일반적으로 지칭한다. 이러한 부품들은 분리되는 것일 수 있고 기능 유닛으로 기계적으로 조립되며, 여기서 이러한 부품들은 제거가능할 수 있다. 다른 사례에서, 이러한 부품들은 영구적으로 함께 접합될 수 있다. 일부 사례들에서, 이러한 부품들은 함께 집적된다.
본 명세서 전반적으로, 그리고 청구항들에서, "접속된(connected)"이라는 용어는, 임의의 중개 디바이스들 없이, 직접 접속되는 것들 사이의 전기적, 기계적, 또는 자기적 접속과 같은, 직접 접속을 의미한다.
"연결된(coupled)"이라는 용어는, 접속되는 것들 사이의 직접적인 전기적, 기계적, 자기적 또는 유체적 접속과 같은, 직접 또는 간접 접속 또는, 하나 이상의 수동 또는 능동 중개 디바이스를 통한, 간접 접속을 의미한다.
"회로(circuit)" 또는 "모듈(module)"이라는 용어는, 원하는 기능을 제공하기 위해 서로 협력하도록 배열되는 하나 이상의 수동 및/또는 능동 컴포넌트를 지칭할 수 있다. "신호(signal)"라는 용어는 적어도 하나의 전류 신호, 전압 신호, 자기 신호, 또는 데이터/클럭 신호를 지칭할 수 있다. 단수표현( "a", "an", 및 "the")의 의미는 복수의 참조들을 포함한다. "~에(in)"의 의미는 "~에(in)" 및 "~상에(on)"을 포함한다.
수직 배향은 z-방향에 있고, "상단(top)", "하단(bottom)", "위(above)" 및 "아래(below)"의 기재들은 일반적 의미로 z-치수에서의 상대적 위치들을 지칭한다는 점이 이해된다. 그러나, 실시예들이 도면에 예시되는 배향들 또는 구성들에 반드시 제한되는 것은 아니라는 점이 이해된다.
"실질적으로(substantially)", "가깝게(close)", "대략(approximately)", "거의(near)" 및 "약(about)"이라는 용어들은 (구체적으로 명시되지 않는 한) 타겟 값의 +/-10 % 내에 있다는 것을 일반적으로 지칭한다. 달리 명시되지 않는 한, 공통 객체를 설명하기 위한, 서수 형용사들 "제1(first)", "제2(second)", "제3(third)" 등의 사용은, 지칭되고 있는 비슷한 객체들의 상이한 사례들을 단지 표시하며 이렇게 설명되는 객체들이, 시간적으로, 공간적으로, 순위적으로 또는 임의의 다른 방식으로, 주어진 시퀀스로 있어야 한다는 점을 암시하려고 의도되는 것은 아니다.
본 개시내용의 목적들을 위해, "A 및/또는 B(A and/or B)" 및 "A 또는 B(A or B)"라는 문구는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시내용의 목적들을 위해, "A, B, 및/또는 C(A, B, and/or C)"라는 문구는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
"단면(cross-sectional)", "프로파일(profile)" 및 "평면(plan)"이라고 라벨링되는 도들은 데카르트 좌표계 내의 직교 평면들에 대응한다. 따라서, 단면 및 프로파일 도들은 x-z 평면에서 취해지고, 평면도들은 x-y 평면에서 취해진다. 통상적으로, x-z 평면에서의 프로파일 도들이 단면도이다. 적절한 곳에서, 도면들은 도면의 배향을 표시하기 위해 축들로 라벨링된다.
본 설명의 실시예들은 전자 인터포저에 전기적으로 부착되는 능동 표면을 갖는 적어도 하나의 다이 측 집적 회로 디바이스를 포함하는 집적 회로 패키지를 포함하며, 적어도 하나의 다이 측 집적 회로 디바이스는 몰드 재료 층으로 적어도 부분적으로 둘러싸이고, 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면은 몰드 재료 층의 외부 표면과 실질적으로 동일한 평면에 있다. 적어도 하나의 스택형 집적 회로 디바이스는 적어도 하나의 다이 측 집적 회로 디바이스와 적어도 하나의 스택형 집적 회로 디바이스 사이에 형성되는 인터커넥션 구조체를 통해 적어도 하나의 다이 측 집적 회로의 후방 표면에 전기적으로 부착될 수 있다.
추가의 실시예들에서, 전자 인터포저는 상부 섹션, 하부 섹션 및 중간 섹션을 포함할 수 있고, 적어도 하나의 다이 측 집적 회로 디바이스는 전자 인터포저의 상부 섹션에 전기적으로 부착된다. 상부 섹션 및 하부 섹션은 2개 내지 4개의 층들을 각각 가질 수 있고, 각각의 층은 유기 재료 층, 및 적어도 하나의 전도성 트레이스 및 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함한다. 중간 섹션은 상부 섹션과 하부 섹션 사이에 형성될 수 있고, 중간 섹션은 최대 8개의 층들을 포함하고, 각각의 층은 유기 재료, 및 적어도 하나의 전도성 트레이스 및 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함한다. 중간 섹션의 각각의 층의 두께는 상부 섹션의 층들 중 임의의 것의 두께보다 얇고 하부 섹션의 층들 중 임의의 것의 두께보다 얇다.
도 1은 본 설명의 집적 회로 패키지(100)를 예시하며, 이는 전자 인터포저(110) 및 전자 인터포저(110)에 전기적으로 부착되는 적어도 하나의 다이 측 집적 회로 디바이스(제1 다이 측 집적 회로 디바이스(1801) 및 제2 다이 측 집적 회로 디바이스(1802)로서 예시됨)를 포함한다. 제1 다이 측 집적 회로 디바이스(1801) 및 제2 다이 측 집적 회로 디바이스(1802)(뿐만 아니라 이용될 수 있는 임의의 추가의 집적 회로 디바이스들)는, 이에 제한되는 것은 아니지만, 마이크로프로세서, 칩셋, 그래픽 디바이스, 무선 디바이스, 메모리 디바이스, 주문형 집적 회로 디바이스, 필드-프로그래머블 게이트 어레이 디바이스, 칩렛, 이들의 조합들, 이들의 스택들 등을 포함하는 임의의 적절한 디바이스일 수 있다.
도 1에 추가로 도시되는 바와 같이, 제1 다이 측 집적 회로 디바이스(1801) 및 제2 다이 측 집적 회로 디바이스(1802)는, "C4"(controlled collapse chip connection) 구성으로서 일반적으로 알려진 구성으로, 리플로우가능 솔더 범프들 또는 볼들과 같은, 복수의 다이 측 디바이스-대-인터포저 인터커넥트들(188)을 통해 전자 인터포저(110)에 부착될 수 있다. 다이 측 디바이스-대-인터포저 인터커넥트들(188)은 제1 다이 측 집적 회로 디바이스(1801) 및 제2 다이 측 집적 회로 디바이스(1802)의 접합 패드들(도시되지 않음)과 전자 인터포저(110)의 상부 섹션(120) 상의 대응하는 접합 패드들(도시되지 않음) 사이에 연장되어 이들 사이에 전기적 접속들을 형성할 수 있다. 다이 측 디바이스-대-인터포저 인터커넥트들(188)은 제1 다이 측 집적 회로 디바이스(1801) 내의 집적 회로(도시되지 않음)와 전기 통신할 수 있고, 제2 다이 측 집적 회로 디바이스(1802) 내의 집적 회로(도시되지 않음)와 전기 통신할 수 있다는 점이 이해된다.
다이 측 디바이스-대-인터포저 인터커넥트들(188)은, 이에 제한되는 것은 아니지만, 솔더 볼들, 금속 범프들 또는 필러들, 금속 채움 에폭시들, 또는 이들의 조합을 포함하는, 임의의 적절한 전기적 전도성 재료 또는 구조체일 수 있다. 하나의 실시예에서, 다이 측 디바이스-대-인터포저 인터커넥트들(188)은 주석, 납/주석 합금들(예를 들어, 63% 주석/37% 납 솔더), 및 높은 주석 함량 합금들(예를 들어, 주석/비스무트, 공융 주석/은, 3원 주석/은/구리, 공융 주석/구리, 및 유사한 합금들과 같은, 90% 이상의 주석)으로부터 형성되는 솔더 볼들일 수 있다. 다른 실시예에서, 다이 측 디바이스-대-인터포저 인터커넥트들(188)은 구리 범프들 또는 필러들일 수 있다. 추가의 실시예에서, 다이 측 디바이스-대-인터포저 인터커넥트들(188)은 솔더 재료로 코팅되는 금속 범프들 또는 필러들일 수 있다.
하나의 실시예에서, 제1 다이 측 집적 회로 디바이스(1801) 및 제2 다이 측 집적 회로 디바이스(1802)를 적어도 부분적으로 둘러싸기 위해, 에폭시 재료와 같은, 몰드 재료 층(190)이 사용될 수 있다. 실시예에서, 몰드 재료 층(190)은 실질적으로 제1 다이 측 집적 회로 디바이스(1801)의 후방 표면(184) 및 제2 다이 측 집적 회로 디바이스(1802)의 후방 표면(184)과 동일 평면 상에 있는 외부 표면(192)을 가질 수 있다. 집적 회로 디바이스를 몰드 재료 층으로 둘러싸기 위한 처리 및 기법들은 해당 분야에 잘 알려져 있고, 명료성 및 간결성의 목적들을 위해 본 명세서에서 논의되지 않는다.
도 1에 도시되는 바와 같이, 스택형 고밀도 인터커넥션 구조체(310)는 몰드 재료 층(190)의 외부 표면(192), 제1 다이 측 집적 회로 디바이스(1801)의 후방 표면(184), 및 제2 다이 측 집적 회로 디바이스(1802)의 후방 표면(184)에 인접하도록 형성될 수 있다. 하나의 실시예에서, 스택형 고밀도 인터커넥션 구조체(310)는 제1 다이 측 집적 회로 디바이스(1801)의 후방 표면(184) 및/또는 제2 다이 측 집적 회로 디바이스(1802)의 후방 표면(184)으로부터 제1 다이 측 집적 회로 디바이스(1801)의 능동 표면(182)에 근접하는, 그리고 제2 다이 측 집적 회로 디바이스(1802)의 능동 표면(182)에 근접하는 집적 회로(도시되지 않음)까지 연장되는 적어도 하나의 실리콘-관통 비아(342)와 전기적으로 접촉할 수 있다. 다른 실시예에서, 스택형 고밀도 인터커넥션 구조체(310)는 몰드 재료 층(190)을 통해 연장되는 적어도 하나의 몰드-관통 비아(344)와 전기적으로 접촉하여 스택형 고밀도 인터커넥션 구조체(310)와 전자 인터포저(110) 사이의 전기 통신을 형성할 수 있다.
하나의 실시예에서, 스택형 고밀도 인터커넥션 구조체(310)는, 4개의 층들, 즉, 층들(3121 내지 3124)로서 예시되는, 복수의 층들을 포함할 수 있다. 도 2에 도시되는 실시예에서, 스택형 고밀도 인터커넥션 구조체(310)의 층들(예를 들어, 층들(3121-3124)) 각각은 약 1.5 내지 9 마이크로미터의 두께 TH를 가질 수 있다. 다른 실시예에서, 층들(3121-3124) 각각은 유기 유전체 재료 층(3221-3224) 및, 적어도 하나의 전도성 트레이스(3261-3264) 및, 적어도 하나의 전도성 비아(3281-3284)를 포함하는, 적어도 하나의 전도성 경로(324)를 포함할 수 있다. 하나의 실시예에서, 적어도 하나의 전도성 트레이스(3261-3264)는 약 0.5 내지 4 마이크로미터의 두께 THT를 가질 수 있고, 적어도 하나의 전도성 비아(3281-3284)는 약 1 내지 5 마이크로미터의 두께 THV를 가질 수 있다. 도 3에 도시되는, 추가의 실시예에서, 유기 유전체 재료 층들 중 하나(제1 유기 유전체 재료 층(3221)으로서 도시됨)에서의 전도성 트레이스들(전도성 트레이스들(3261a 및 3261b)으로서 도시됨)은 약 0.75 마이크로미터 내지 3 마이크로미터의 라인 폭 L, 및 약 0.75 마이크로미터 내지 3 마이크로미터의 라인 간격 S를 가질 수 있다. 해당 분야에서의 숙련자들에게 이해될 바와 같이, 스택형 고밀도 인터커넥션 구조체(310)는 주로 라우팅 층으로서 주로 사용될 수 있다. 스택형 고밀도 인터커넥션 구조체(310)의 층들(3121 3124) 중 임의의 층 사이의 접지 차폐를 위해 스택형 고밀도 인터커넥션 구조체(310)의 층들(3121-3124) 중 적어도 하나가 사용될 수 있다는 점이 추가로 이해된다. 적어도 하나의 전도성 트레이스(3261-3264) 및 적어도 하나의 전도성 비아(3281-3284)는, 이에 제한되는 것은 아니지만, 구리, 은, 니켈, 금, 및 알루미늄과 같은 금속들, 이들의 합금들 등을 포함하는, 임의의 적절한 전도성 재료로 이루어질 수 있다. 전도성 비아들(3281-3284)은, 이에 제한되는 것은 아니지만, 리소그래피적 정의형 비아들, 제로-오정렬 비아들, 자체-정렬 비아들 등을 포함하는 해당 분야에 알려진 임의의 적절한 프로세스에 의해 형성될 수 있다.
하나의 실시예에서, 적어도 하나의 스택형 집적 회로 디바이스(제1 스택형 집적 회로 디바이스(3301), 제2 스택형 집적 회로 디바이스(3302), 및 제3 스택형 집적 회로 디바이스(3303)로서 도시됨)가 스택형 고밀도 인터커넥션 구조체(310)에 전기적으로 부착될 수 있다. 제1 스택형 집적 회로 디바이스(3301), 제2 스택 집적 회로 디바이스(3302), 및 제3 스택형 집적 회로 디바이스(3303)(뿐만 아니라 이용될 수 있는 임의의 추가의 집적 회로 디바이스들)는, 이에 제한되는 것은 아니지만, 마이크로프로세서, 칩셋, 그래픽 디바이스, 무선 디바이스, 메모리 디바이스, 주문형 집적 회로 디바이스, 필드-프로그램가능 게이트 어레이 디바이스, 칩렛, 이들의 조합들, 이들의 스택들 등을 포함하는 임의의 적절한 디바이스일 수 있다.
도 1에 추가로 도시되는 바와 같이, 제1 스택형 집적 회로 디바이스(3301), 제2 스택형 집적 회로 디바이스(3302), 및 제3 스택형 집적 회로 디바이스(3303)는, 플립-칩 또는 "C4"(controlled collapse chip connection) 구성으로서 일반적으로 알려진 구성으로, 리플로우가능한 솔더 범프들 또는 볼들과 같은, 복수의 스택형 디바이스-대-구조체 인터커넥트들(340)을 통해 스택형 고밀도 인터커넥션 구조체(310)에 전기적으로 부착될 수 있다. 스택형 디바이스-대-구조체 인터커넥트들(340)은 제1 스택형 집적 회로 디바이스(3301), 제2 스택형 집적 회로 디바이스(3302), 및 제3 스택형 집적 회로 디바이스(3303)의 접합 패드들(도시되지 않음)과, 스택형 고밀도 인터커넥션 구조체(310)의 대응하는 접합 패드들(도시되지 않음) 사이에 연장되어 이들 사이에 전기적 접속들을 형성할 수 있다. 스택형 디바이스-대-구조체 인터커넥트들(340)은 제1 스택형 집적 회로 디바이스(3301) 내의 집적 회로(도시되지 않음)와 전기 통신할 수 있고, 제2 스택형 집적 회로 디바이스(3302) 내의 집적 회로(도시되지 않음)와 전기 통신할 수 있고, 제3 스택형 집적 회로 디바이스(3303) 내의 집적 회로(도시되지 않음)와 전기 통신할 수 있다는 점이 이해된다.
스택형 디바이스-대-구조체 인터커넥트들(340)은, 이에 제한되는 것은 아니지만, 솔더 볼들, 금속 범프들 또는 필러들, 금속 채움 에폭시들, 또는 이들의 조합을 포함하는 임의의 적절한 전기 전도성 재료 또는 구조체일 수 있다. 하나의 실시예에서, 스택형 디바이스-대-구조체 인터커넥트들(340)은 주석, 납/주석 합금들(예를 들어, 63% 주석/37% 납 솔더), 및 높은 주석 함량 합금들(예를 들어, 주석/비스무트, 공융 주석/은, 3원 주석/은/구리, 공융 주석/구리, 및 유사한 합금들과 같은, 90% 이상의 주석)으로부터 형성되는 솔더 볼들일 수 있다. 다른 실시예에서, 스택형 디바이스-대-구조체 인터커넥트들(340)은 구리 범프들 또는 필러들일 수 있다. 추가의 실시예에서, 스택형 디바이스-대-구조체 인터커넥트들(340)은 솔더 재료로 코팅되는 금속 범프들 또는 필러들일 수 있다.
본 설명의 다른 실시예에서, 스택형 고밀도 인터커넥션 구조체(310)는 몰드 재료 층(190)의 외부 표면(192), 제1 다이 측 집적 회로 디바이스(1801)의 후방 표면(184), 및 제2 다이 측 집적 회로 디바이스(1802)의 후방 표면(184)에 인접하도록 형성되는 것보다는 오히려 패키지 모듈들(350)에 통합될 수 있다. 도 4는 지지 구조체(360)의 제1 표면(362) 상에 형성되는 스택형 고밀도 인터커넥션 구조체(310)를 포함하는 패키지 모듈(350)을 예시한다. 지지 구조체(360)는 그 제2 표면(364) 상에 복수의 모듈-대-디바이스 인터커넥트들(366)을 가질 수 있으며, 지지 구조체(360)는 스택형 고밀도 인터커넥션 구조체(310)를 모듈-대-디바이스 인터커넥트들(366)에 전기적으로 접속하는 전도성 경로들(368)을 가질 수 있다. 지지 구조체(360)는, 이에 제한되는 것은 아니지만, 실리콘 기판, 유기 기판, 유리 기판 등을 포함하는, 임의의 적절한 기판일 수 있다. 전도성 경로들(368)은 이에 제한되는 것은 아니지만 실리콘-관통 비아들을 포함하는 임의의 적절한 구조체일 수 있다.
도 4에 추가로 도시되는 바와 같이, 적어도 하나의 모듈 집적 회로 디바이스(제1 스택형 집적 회로 디바이스(3301), 제2 스택형 집적 회로 디바이스(3302), 제1 다이 스택(3801), 및 제2 다이 스택(3802)으로서 예시됨)가 전자 인터포저(310)에 전기적으로 부착될 수 있다. 제1 다이 스택(3801)은 복수의 스택형 집적 회로 디바이스들(제1 스택형 디바이스(3821), 제2 스택형 디바이스(3841), 제3 스택형 디바이스(3861), 및 제4 스택형 디바이스(3881)로서 예시됨)을 포함할 수 있다. 이러한 하나의 실시예에서, 제1 스택형 디바이스(3821), 제2 스택형 디바이스(3841), 제3 스택형 디바이스(3861), 및 제4 스택형 디바이스(3881)는 메모리 디바이스들일 수 있고, 이들은 제1 고 대역폭 메모리 스택을 형성한다. 추가적으로, 제2 다이 스택(3802)은 복수의 스택형 집적 회로 디바이스들(제1 스택형 디바이스(3822), 제2 스택형 디바이스(3842), 제3 스택형 디바이스(3862), 및 제4 스택형 디바이스(3882)로서 예시됨)을 포함할 수 있다. 이러한 하나의 실시예에서, 제1 스택형 디바이스(3822), 제2 스택형 디바이스(3842), 제3 스택형 디바이스(3862), 및 제4 스택형 디바이스(3882)는 메모리 디바이스들일 수 있고, 이들은 제2 고 대역폭 메모리 스택을 형성한다.
도 4에 또한 도시되는 바와 같이, 패키지 모듈(350)은 제1 스택형 집적 회로 디바이스(3301)와 제2 스택형 집적 회로 디바이스(3302) 사이에 전기 통신을 제공하는 스택형 고밀도 인터커넥션 구조체(310) 내의 고밀도 디바이스-대-디바이스 전도성 경로들(325)을 추가로 포함할 수 있다. 도 4의 고밀도 디바이스-대-디바이스 전도성 경로들(325)은 도 1에 도시되는 스택형 고밀도 인터커넥션 구조체(310) 내에 또한 형성될 수 있다는 점이 이해된다.
도 4에 추가로 도시되는 바와 같이, 패키지 모듈(350)의 적어도 하나의 모듈 집적 회로 디바이스(즉, 제1 스택형 집적 회로 디바이스(3301), 제2 스택형 집적 회로 디바이스(3302), 제1 다이 스택(3801), 및 제2 다이 스택(3802))는, 에폭시 재료와 같은, 패키지 몰드 재료(390)로 적어도 부분적으로 둘러싸일 수 있다.
도 5에 도시되는 바와 같이, 적어도 하나의 패키지 모듈(제1 패키지 모듈(3501), 제2 패키지 모듈(3502), 및 제3 패키지 모듈(3503)로서 예시됨)은 제1 다이 측 집적 회로 디바이스(1801)의 후방 표면(184) 및/또는 제2 다이 측 집적 회로 디바이스(1802)의 후방 표면(184)으로부터 연장되는 적어도 하나의 실리콘-관통 비아(342)에 전기적으로 부착되어 이들 사이의 전기적 통신 경로를 형성할 수 있고, 몰드 재료 층(190)을 통해 연장되는 적어도 하나의 몰드-관통 비아(344)와 전기적으로 접촉하여 패키지 모듈들(예를 들어, 제1 패키지 모듈(3501) 및 제3 패키지 모듈(3503))과 전자 인터포저(110) 사이에 전기 통신 경로를 형성할 수 있다.
도 1에 도시되는 바와 같이, 상부 섹션(120), 하부 섹션(140), 및 상부 섹션(120)과 하부 섹션(140) 사이의 중간 섹션(160)을 갖는 전자 인터포저(110)가 형성될 수 있다. 하나의 실시예에서, 전자 인터포저(110)의 총 두께 T는 약 30 마이크로미터 내지 100 마이크로미터일 수 있다.
도 1에 추가로 도시되는 바와 같이, 마더보드 또는 다른 이러한 기판과 같은, 외부 컴포넌트들(도시되지 않음)로의 이들의 부착을 위해 전자 인터포저(110)의 하부 섹션(140)에 복수의 외부 인터커넥트(194)가 부착될 수 있다. 외부 인터커넥트들(194)은 전자 인터포저(110)의 하부 섹션(140) 상의 (논의될 바와 같이, 도 10의 전도성 트레이스들(1563)의 부분으로서 도시되는) 접합 패드들로부터 연장될 수 있다. 하나의 실시예에서, 외부 인터커넥트들(194)은 약 400 마이크로미터 이하의 피치를 갖는 볼 그리드 어레이에서의 솔더 볼들일 수 있다. 다른 실시예에서, 외부 인터커넥트들(194)은 약 1 밀리미터 이하의 피치를 갖는 랜드 그리드 어레이에서의 랜드들일 수 있다.
추가의 실시예에서, 적어도 하나의 랜드 측 집적 회로 디바이스(200)가 전자 인터포저(110)의 하부 섹션(140)에 전기적으로 부착될 수 있다. 랜드 측 집적 회로 디바이스(200)는, 해당 분야에서의 숙련자들에게 이해될 바와 같이, 수동 또는 능동일 수 있다. 하나의 실시예에서, 적어도 하나의 랜드 측 집적 회로 디바이스(200)는 제1 다이 측 집적 회로 디바이스(1801) 및 제2 다이 측 집적 회로 디바이스(1802) 중 적어도 하나에 대한 전압 조절기일 수 있다. 도 1에 도시되는 바와 같이, 랜드 측 집적 회로 디바이스(200)는, 솔더 재료와 같은, 복수의 랜드 측 디바이스-대-인터포저 인터커넥트들(210)을 통해 전자 인터포저(110)의 하부 섹션(140)에 부착될 수 있다. 랜드 측 디바이스-대-인터포저 인터커넥트들(210)은, 적어도 하나의 랜드 측 집적 회로 디바이스(200)의 접합 패드들(도시되지 않음)과 전자 인터포저(110)의 하부 섹션(140) 상의 및 대응하는 접합 패드들(논의될 바와 같이, 도 10의 전도성 트레이스들(1563)의 부분으로서 도시됨) 사이에 연장되어 이들 사이에 전기적 접속들을 형성할 수 있다. 랜드 측 디바이스-대-인터포저 인터커넥트들(210)은 적어도 하나의 랜드 측 집적 회로 디바이스(200) 내의 집적 회로(도시되지 않음)와 전기 통신할 수 있다는 점이 이해된다.
도 1에 도시되는 하나의 실시예에서, 상부 섹션(120)은, 제1 층(1221) 및 제2 층(1222)으로서 예시되는, 적어도 2개의 층들을 포함할 수 있다. 실시예에서, 상부 섹션(120)은 2개 내지 4개의 층들을 갖는다. 도 6에 도시되는 실시예에서, 제1 층(1221) 및 제2 층(1222)은 약 13 내지 40 마이크로미터의 두께 TU를 각각 가질 수 있다. 도 6에 도시되는 다른 실시예에서, 제1 층(1221) 및 제2 층(1222)은 제1 유기 유전체 재료 층(1321) 및 제2 유기 유전체 재료 층(1322)을 각각 포함할 수 있고, 각각의 유전체 층은, 각각, 동일한 또는 상이한 재료로 구성될 수 있고, 적어도 하나의 전도성 경로(134)는, 제1 유기 유전체 재료 층(1321) 내의 적어도 하나의 제1 전도성 트레이스(1361), 제2 유기 유전체 재료 층(1322) 내의 적어도 하나의 제2 전도성 트레이스(1362), 및 적어도 하나의 제1 전도성 트레이스(1361) 및 적어도 하나의 제2 전도성 트레이스(1362)를 전기적으로 접속하는 적어도 하나의 전도성 비아(1382)를 포함한다. 하나의 실시예에서, 적어도 하나의 제1 전도성 트레이스(1361)는 약 8 내지 15 마이크로미터의 두께 TUT를 가질 수 있다. 도 7에 도시되는, 추가의 실시예에서, 유전체 재료 층들 중 하나(제1 유기 유전체 재료 층(1321)으로서 도시됨)에서의 전도성 트레이스들(제1 전도성 트레이스들(1361a 및 1361b)로서 도시됨)은 약 8 마이크로미터 이상의 라인 폭 L, 및 약 8 마이크로미터 이상의 라인 간격 S를 가질 수 있다. 적어도 하나의 제1 전도성 트레이스(1361), 적어도 하나의 제2 전도성 트레이스(1362), 및 적어도 하나의 전도성 비아(138)는, 이에 제한되는 것은 아니지만, 구리, 은, 니켈, 금, 및 알루미늄과 같은 금속들, 이들의 합금들 등을 포함하는 임의의 적절한 전도성 재료로 이루어질 수 있다. 전도성 비아들(138)은, 이에 제한되는 것은 아니지만, 리소그래피적 정의형 비아들, 제로-오정렬 비아들(예를 들어, 미국 특허 제9,713,264호에서 설명됨), 자체-정렬 비아들(예를 들어, 미국 특허 공보 제2018/0233431 A1호에서 설명됨) 등을 포함하는, 해당 분야에 알려진 임의의 적절한 프로세스에 의해 형성될 수 있다. 하나의 실시예에서, 박막 커패시터와 같은, 적어도 하나의 수동 컴포넌트(124)가 전자 인터포저(110)의 상부 섹션(120)에 형성될 수 있다.
도 1에 도시되는 하나의 실시예에서, 중간 섹션(160)은, 4개의 층들, 즉, 층들(1621 내지 1624)으로서 예시되는, 최대 8개의 층들, 즉, 1개 내지 8개의 층들을 포함할 수 있다. 도 8에 도시되는 실시예에서, 중간 섹션(160)의 층들(예를 들어, 층들(1621-1624)) 각각은 약 1.5 내지 9 마이크로미터의 두께 TM를 가질 수 있다. 다른 실시예에서, 층들(1621-1624) 각각은 적어도 하나의 유기 유전체 재료 층(1721-1724), 및 적어도 하나의 전도성 트레이스(1761-1764) 및 적어도 하나의 전도성 비아(1781-1784)를 포함하는 적어도 하나의 전도성 경로(174)를 포함할 수 있다. 실시예에서, 유기 유전체 재료 층들(1721-1724)은 하나 이상의 타입의 유전체 층일 수 있다. 하나의 실시예에서, 적어도 하나의 전도성 트레이스(1761-1764)는 약 0.5 내지 4 마이크로미터의 두께 TMT를 가질 수 있고, 적어도 하나의 전도성 비아(1781-1784)는 약 1 내지 6 마이크로미터의 두께 TMV를 가질 수 있다. 도 9에 도시되는, 추가의 실시예에서, 유기 유전체 재료 층들 중 하나(제1 유기 유전체 재료 층(1721)으로서 도시됨)에서의 전도성 트레이스들(전도성 트레이스들(1761a 및 1761b)로서 도시됨)은 약 0.75 마이크로미터 내지 3 마이크로미터의 라인 폭 L, 및 약 0.75 마이크로미터 내지 3 마이크로미터의 라인 간격 S를 가질 수 있다. 해당 분야에서의 숙련자들에게 이해될 바와 같이, 중간 섹션(160)은 주로 라우팅 층으로서 사용될 수 있다. 중간 섹션(160)의 층들(1621-1624) 중 적어도 하나가 중간 섹션(160)의 층들(1621-1624) 중 임의의 것 사이의 접지 차폐에 사용될 수 있다는 점이 추가로 이해된다. 적어도 하나의 전도성 트레이스(1761-1764) 및 적어도 하나의 전도성 비아(1781-1784)는, 이에 제한되는 것은 아니지만, 구리, 은, 니켈, 금, 및 알루미늄과 같은 금속들, 이들의 합금들 등을 포함하는, 임의의 적절한 전도성 재료로 이루어질 수 있다. 전도성 비아들(1781-1784)은, 이에 제한되는 것은 아니지만, 리소그래피적 정의형 비아들, 제로-오정렬 비아들, 자체-정렬 비아들 등을 포함하는 해당 분야에 알려진 임의의 적절한 프로세스에 의해 형성될 수 있다.
도 1에 도시되는 하나의 실시예에서, 하부 섹션(140)은 제1 층(1421), 제2 층(1422), 및 제3 층(1423)으로서 예시되는, 적어도 2개의 층들을 포함할 수 있다. 구체적 실시예에서, 하부 섹션(140)은 2개 내지 4개의 층들을 갖는다. 도 10에 도시되는 실시예에서, 제1 층(1421), 제2 층(1422), 및 제3 층(1423)은 약 13 내지 40 마이크로미터의 두께 TL를 각각 가질 수 있다. 도 10에 도시되는 다른 실시예에서, 제1 층(1421), 제2 층(1422), 및 제3 층(1423)은 제1 유기 재료 층(1521), 제2 유기 유전체 재료 층(1522), 및 제3 유기 유전체 재료 층(1523)을 포함할 수 있고, 각각의 유전체 층은, 각각, 동일한 또는 상이한 재료로 구성될 수 있고, 적어도 하나의 전도성 경로(154)는, 적어도 하나의 제1 전도성 트레이스(1561), 적어도 하나의 제2 전도성 트레이스(1562), 및 적어도 하나의 제3 전도성 트레이스(1563)를 포함하며, 적어도 하나의 전도성 비아(1582)는 적어도 하나의 제1 전도성 트레이스(1561) 및 적어도 하나의 제2 전도성 트레이스(1562)를 전기적으로 접속하고, 적어도 하나의 전도성 비아(1583)는 적어도 하나의 제2 전도성 트레이스(1562) 및 적어도 하나의 제3 전도성 트레이스(1563)를 전기적으로 접속한다. 하나의 실시예에서, 적어도 하나의 제1 전도성 트레이스(1561)는 약 8 내지 15 마이크로미터의 두께 TLT를 가질 수 있다. 도 11에 도시되는, 추가의 실시예에서, 유기 유전체 층들 중 하나(제1 유기 유전체 층(1521)으로서 도시됨)에서의 전도성 트레이스들(전도성 트레이스들(1561a 및 1561b)으로서 도시됨)은 약 8 마이크로미터 이상의 라인 폭 L, 및 약 8 마이크로미터 이상의 라인 간격 S를 가질 수 있다. 적어도 하나의 전도성 트레이스(1561, 1562, 1563) 및 적어도 하나의 전도성 비아(1582, 1583)는, 이에 제한되는 것은 아니지만, 구리, 은, 니켈, 금, 및 알루미늄과 같은 금속들, 이들의 합금들 등을 포함하는, 임의의 적절한 전도성 재료로 이루어질 수 있다. 전도성 비아들(1582, 1583)은, 이에 제한되는 것은 아니지만, 리소그래피적 정의형 비아들, 제로-오정렬 비아들, 자체-정렬 비아들 등을 포함하는 해당 분야에 알려진 임의의 적절한 프로세스에 의해 형성될 수 있다. 하나의 실시예에서, 도 1에 도시되는 바와 같이, 박막 커패시터와 같은, 적어도 하나의 수동 컴포넌트(124)가 전자 인터포저(110)의 하부 섹션(140)에 형성될 수 있다.
이전에 논의된 바와 같이, 전자 인터포저(110)는 유기 인터포저일 수 있으며, 이는 전자 인터포저(110)가 유기계 재료들을 자신의 유전체 층들로서 사용한다는 점을 의미한다. 이러한 유기 유전체 재료들은 유기 매트릭스 및 채움제 입자들로 구성되는 합성물들일 수 있다. 유기 매트릭스는, 이에 제한되는 것은 아니지만 에폭시드 폴리머들, 폴리이미드 등을 포함하는, 임의의 적절한 폴리머를 포함할 수 있다. 하나의 실시예에서, 유기 유전체 재료들은, 웨이퍼 상에 또는 유리-패널(또는 임의의 다른 캐리어 기판) 상에 적층될 수 있는, 해당 분야에 알려진 바와 같은, 빌드업 필름들일 수 있다. 다른 실시예에서, 유기 유전체 재료들은 액체 형태로 공급되고 다음으로 (둥근 웨이퍼-포맷 캐리어들에 대한 것과 같은) 스핀-코팅 프로세스에서의 노즐들을 통해 또는 (정사각형 포맷 패널들에 대한 것과 같은) 슬릿-코팅에 의해 디스펜싱될 수 있다. 유기 유전체 재료들은 약 9 내지 25 ppm/℃의 열 팽창의 계수들을 가질 수 있고, 약 1 내지 20 GPa의 탄성률들을 가질 수 있다. 유기 유전체 재료들은 광-이미징가능하거나 또는 채워질 필요는 없다는 점이 이해된다. 채움제 입자들은, 이에 제한되는 것은 아니지만, 실리콘 이산화물 입자들, 탄소-도핑된 산화물 입자들, 다양한 알려진 로우-k 유전체 입자들(약 3.6 미만의 유전 상수) 등을 포함하는, 임의의 적절한 채움제일 수 있다.
도 1에 추가로 도시되는 바와 같이, 전자 인터포저(110)는 제1 집적 회로 디바이스(1801)와 제2 집적 회로 디바이스(1802) 사이의 전기 통신을 제공하는 중간 섹션(160) 내의 고밀도 디바이스-대-디바이스 전도성 경로들(240)을 추가로 포함할 수 있다. 도 12는 8-층 중간 섹션(160)(즉, 층들(1621-1628))이 있는 고밀도 디바이스-대-디바이스 전도성 경로들(240)의 더 가까운 도면을 제공한다. 고밀도 디바이스-대-디바이스 전도성 경로들(240)은 전자 인터포저(110)의 중간 섹션(160)의 제조 동안 전도성 트레이스들(1761-1768) 및 전도성 비아들(1781-1788)로부터 제조된다. 도 12에 추가로 도시되는 바와 같이, 고밀도 디바이스-대-디바이스 전도성 경로들(240)은 전자 인터포저(110)(도 1 참조)의 상부 섹션(120)과 하부 섹션(140) 사이의 전기적 인터커넥션을 위한 고밀도 수직 인터커넥트들(240v)(예를 들어, 스택형 비아들)을 포함할 수 있다.
도 13 내지 도 17은, 도 12의 라인 13-13을 따른, 고밀도 디바이스-대-디바이스 전도성 트레이스들(1761-1768)의 잠재적인 구성들을 도시한다. 하나의 실시예에서, 도 13에 도시되는 바와 같이, 고밀도 디바이스-대-디바이스 전도성 트레이스들(1761-1768) 전부가 시그널링을 위해 사용될 수 있고 정리형 행들 및 열들로 편성된다. 다른 실시예에서, 도 14에 도시되는 바와 같이, 고밀도 디바이스-대-디바이스 전도성 트레이스들(1761-1768) 전부가 시그널링을 위해 사용될 수 있고 스태거형 구성으로 편성된다. 하나의 실시예에서, 도 15에 도시되는 바와 같이, 고밀도 디바이스-대-디바이스 전도성 트레이스들(1761-1768)은 정리형 행들 및 열들로 편성되고, 고밀도 디바이스-대-디바이스 전도성 트레이스들(1761, 1763, 1765, 및 1767)은 시그널링을 위해 사용되고 고밀도 디바이스-대-디바이스 전도성 트레이스들(1762, 1764, 1766, 및 1768)은 접지/차폐를 위해 사용된다. 하나의 실시예에서, 도 16에 도시되는 바와 같이, 고밀도 디바이스-대-디바이스 전도성 트레이스들(1761-1768)은 정리형 행들로 편성되고, 고밀도 디바이스-대-디바이스 전도성 트레이스들(1761, 1763, 1765, 및 1767)은 시그널링을 위해 사용되고, 고밀도 디바이스-대-디바이스 전도성 트레이스들(1762, 1764, 1766, 은 1768)은 접지 평면들로서 형성되고 사용된다. 다른 실시예에서, 도 17에 도시되는 바와 같이, 고밀도 디바이스-대-디바이스 전도성 트레이스들(1761, 1762, 1764, 1765, 1767, 및 1768) 전부는 시그널링을 위해 사용될 수 있고 스태거형 구성으로 편성되고, 고밀도 디바이스-대-디바이스 전도성 트레이스들(1763 및 1766)은 접지 평면들로서 형성되고 사용된다. 도 12 내지 도 17의 실시예들은 스택형 고밀도 인터커넥션 구조체(310) 내의 고밀도 디바이스-대-디바이스 전도성 경로들(325)에 동일하게 적용된다는 점이 이해된다.
도 1을 다시 참조하면, 고밀도 디바이스-대-디바이스 전도성 경로들(240) 위의 다이 측 디바이스-대-인터포저 인터커넥트들(188)은 고밀도 디바이스-대-디바이스 전도성 경로들(240) 위에 있지 않은 다이 측 디바이스-대-인터포저 인터커넥트들(188)보다 미세한 피치를 가질 수 있다. 하나의 실시예에서, 고밀도 디바이스-대-디바이스 전도성 경로들(240) 위의 다이 측 디바이스-대-인터포저 인터커넥트들(188)의 피치는 약 20 내지 55 마이크로미터일 수 있다. 해당 분야에서의 숙련자들에게 이해될 바와 같이, 피치 변환이 구현될 수 있다. 다이 측 디바이스-대-인터포저 인터커넥트들(188)은 미세 피치의 전체 어레이 또는 약 20 내지 110 마이크로미터의 피치들의 조합일 수 있다는 점이 또한 이해될 것이다.
도 18 내지 도 22에 도시되는 바와 같이, 중간 섹션(160)은 강화된 두께를 갖는 적어도 하나의 전도성 트레이스(176a)를 가질 수 있고, 이는 중간 섹션(160)의 얇은 층들(도 1의 층들(1621, 1622, 1623, 및/또는 1624)로서 도시됨) 내의 일반적인/거친 라우팅을 허용한다. 실시예에서, 두꺼워진 전도성 트레이스들(176a)은 고밀도 디바이스-대-디바이스 전도성 경로들(240)(도 1 참조)이 형성되는 영역(본 명세서에서 "일반 라우팅 영역"이라고 지칭됨)의 외부에 형성될 수 있다. 하나의 실시예에서, 중간 섹션(160)에서의 두꺼워진 전도성 트레이스들(176a)은, 미국 특허 공보 제2018/0331003 A1호에 설명되는 바와 같이, 두꺼운/얇은 기술로 형성될 수 있다. 이러한 두꺼운/얇은 기술이 사용될 때, 이러한 영역들에서의 두꺼워진 전도성 트레이스(176a)의 두께는 약 1 내지 7 마이크로미터로부터 증가할 수 있고, 도 18에 도시되는 바와 같이, 약 0.5 내지 3 마이크로미터의 더 짧은 전도성 비아(1781) 두께를 초래한다(두껍게 하는 것 없는 것은 전도성 트레이스(1761)로서 우측 상에 예시되고, 두껍게 하는 것이 있는 것은 전도성 트레이스(176a)로서 좌측 상에 예시된다. 다른 실시예에서, 도 19에 도시되는 바와 같이, 비아 형성 프로세스는 전체 전도성 트레이스(1762)에 걸쳐 전도성 비아(1782)를 형성하여 비아/트레이스 션트(244)를 형성할 수 있다. 이러한 것은 비아/트레이스 션트(244)가 유전체 재료 층(1722)의 두께와 실질적으로 동일한 두께를 갖고 여전히 최소 임계 치수를 유지하는 것을 허용한다. 비아/트레이스 션트(244)는 알려진 리소그래피적 정의형 비아 기법들, 제로-오정렬 비아 형성 기법들, 자체-정렬 비아 형성 기법들 등으로 형성될 수 있다. 도 19에 추가로 도시되는 바와 같이, 유전체 재료 층(1721)은, 해당 분야에서의 숙련자들에게 이해될 바와 같이, 전기적 단락들을 억제하기 위해 비아/트레이스 션트(244)를 커버할 수 있다.
도 20에 도시되는 바와 같이, 비아/트레이스 션트(244)는 비아/트레이스 션트(244)(도 19 참조) 상에 다른 전도성 트레이스(즉, 제1 전도성 트레이스(1761))를 형성하는 것에 의해 추가로 두꺼워져서 두꺼워진 비아/트레이스 션트(246)를 형성할 수 있다. 전도성 트레이스(1761)는, 도 21에 도시되는 바와 같이, 비아/트레이스 션트(244)(도 19 참조)에 비해 넓어져서 임의의 등록/정렬 에러들을 수용할 수 있다. 다른 실시예에서, 도 22에 도시되는 바와 같이, 비아 형성 프로세스는 두꺼워진 비아/트레이스 션트(246)(도 20 참조)에 걸쳐 전도성 비아(1781)를 형성하여 더블 비아/트레이스 션트(248)를 형성할 수 있다. 이러한 것은 더블 비아/트레이스 션트(248)가 2개의 유전체 재료 층들(1721 및 1722)의 두께와 실질적으로 동일한 두께를 갖고, 최소 임계 치수로 여전히 유지하는 것을 허용한다.
전도성 트레이스를 두껍게 하는 프로세스는 도 18 내지 도 22와 관련하여 논의되는 바와 같이 고밀도 디바이스-대-디바이스 전도성 경로들(240)(도 1 참조) 외부의 영역들로 제한되지 않지만, 고밀도 디바이스-대-디바이스 전도성 경로들(240) 내에서 또한 사용될 수 있다는 점이 이해된다. 도 23에 도시되는 바와 같이, 고밀도 디바이스-대-디바이스 전도성 경로들은 2개의 유전체 층들(1722/1723 및 1725/1726), 즉, 2개의 실제 유전체 층들 내에서 연장되어 복수의 두꺼워진 고밀도 디바이스-대-디바이스 전도성 트레이스들(242)을 형성할 수 있다. 이러한 것은 감소된 손실들에 대한 감소된 입력/출력 층 카운트의 트레이드오프를 초래한다. 도 23에 또한 도시되는 바와 같이, 접지 평면들 GP1, GP2, 및 GP3은 두꺼워진 고밀도 디바이스-대-디바이스 전도성 트레이스들(242)의 층들을 분리할 수 있다. 도 24에 도시되는 추가의 실시예에서, 고밀도 디바이스-대-디바이스 전도성 트레이스들(240)의 일부분만이 두꺼워져, 예를 들어, 글로벌 시스템 신호를 전달하고 및/또는 구체적인 더 낮은 손실(즉, 더 낮은 저항) 트레이스들을 갖을 수 있다. 도시되는 바와 같이, 단일의 두꺼워진 트레이스(242)가 형성될 수 있고, 심지어, GP(ground plane)로서 도시되는, 적어도 하나의 접지 평면을 통해 연장될 수 있다. 도 18 내지 도 24의 실시예들은 (도 4에 도시되는 바와 같이) 스택형 고밀도 인터커넥션 구조체(310) 내의 고밀도 디바이스-대-디바이스 전도성 경로들(325)에 동일하게 적용된다는 점이 이해된다.
도 25에 도시되는 바와 같은 추가의 실시예에서, 도 1의 적어도 하나의 랜드 측 집적 회로 디바이스(200)는 전자 인터포저(110)의 하부 섹션(140)에 내장될 수 있다(제1 랜드 측 집적 회로 디바이스(2001) 및 제2 랜드 측 집적 회로 디바이스(2002)로서 예시됨). 하나의 실시예에서, 제1 랜드 측 집적 회로 디바이스(2001) 및/또는 제2 랜드 측 집적 회로 디바이스(2002)의 제1 표면(202)은 전자 인터포저(110)의 하부 섹션(140)의 외부 표면(148)과 실질적으로 동일한 평면에 있을 수 있다. 예시되는 실시예에서, 제1 랜드 측 집적 회로 디바이스(2001) 및 제2 랜드 측 집적 회로 디바이스(2002)는 각각, 그것에 부착되는, 솔더 볼들과 같은, 복수의 디바이스-대-기판 인터커넥트들(232)을 갖는 능동 디바이스일 수 있으며, 디바이스-대-기판 인터커넥트들(232)은 제1 랜드 측 집적 회로 디바이스(2001) 내의 그리고 제2 랜드 측 집적 회로 디바이스(2002) 내의 집적 회로(도시되지 않음)와 전기 통신할 수 있다. 도 25에 도시되는 바와 같이, 수직 고밀도 인터커넥트들(240v)은 다이 측 집적 회로 디바이스들 중 적어도 하나를 랜드 측 집적 회로 디바이스들 중 적어도 하나와 전기적으로 접속하기 위해 사용될 수 있고, 이는 다이 측 집적 회로 디바이스들(1802, 1803, 및 1804)이 제1 랜드 측 집적 회로 디바이스(2001)에 접속되고, 다이 측 집적 회로 디바이스들(1805, 1806, 및 1807)이 제2 랜드 측 집적 회로 디바이스(2002)와 접속되는 것으로서 예시된다. 해당 분야에서의 숙련자들에게 이해될 바와 같이, 수직 고밀도 인터커넥트들(240v)은 제1 랜드 측 집적 회로 디바이스(2001) 및 제2 랜드 측 집적 회로 디바이스(2002)의 후방 측(204) 상의 실리콘-관통 비아들(도시되지 않음)과 접속될 수 있고, 이는 이들과의 전기적 접촉을 이루기 위해서이다. 도 25에 추가로 도시되는 바와 같이, 제1 다이 측 집적 회로 디바이스(1801)는 고밀도 디바이스-대-디바이스 전도성 경로들(2401)로 제2 다이 측 집적 회로 디바이스(1802)에 전기적으로 접속될 수 있고, 제4 다이 측 집적 회로 디바이스(1804)는 고밀도 디바이스-대-디바이스 전도성 경로들(2402)로 제5 다이 측 집적 회로 디바이스(1805)에 전기적으로 접속될 수 있고, 제7 다이 측 집적 회로 디바이스(1807)는 고밀도 디바이스-대-디바이스 전도성 경로(2403)로 제8 다이 측 집적 회로 디바이스(1808)에 전기적으로 접속될 수 있다. 고밀도 디바이스-대-디바이스 전도성 경로들이 있는 집적 회로 디바이스들의 인터커넥션이 다이 측 집적 회로 디바이스들에 제한되는 것은 아니라는 점이 이해된다. 도 26에 도시되는 바와 같이, 제1 랜드 측 집적 회로 디바이스(2001)는 전자 인터포저(110)의 중간 섹션(160) 내에서 고밀도 디바이스-대-디바이스 전도성 경로들(2402)로 제2 랜드 측 집적 회로 디바이스(2002)에 전기적으로 접속될 수 있다.
본 설명의 이전에 설명된 실시예는 단일 중간 섹션(160)을 도시하더라도, 실시예들이 그렇게 제한되는 것은 아니다. 예를 들어, 도 27에 도시되는 바와 같이, 전자 인터포저(110)는 다수의 중간 섹션들(제1 중간 섹션(1601) 및 제2 중간 섹션(1602)으로서 도시됨)을 가질 수 있다. 제1 중간 섹션(1601) 및 제2 중간 섹션(1602)은 중앙 섹션(260)에 의해 분리될 수 있고, 이는 상부 섹션(120) 및/또는 하부 섹션(140)에 관하여 설명되는 방식으로 제조될 수 있고, 이는 제1 중간 섹션(1601)과 제2 중간 섹션(1602) 사이의 전기 접속들을 형성하는 전도성 경로들(262)을 가질 수 있다.
다이 측 집적 회로 디바이스들 및 랜드 측 집적 회로 디바이스들이 개별 실리콘 집적 회로 디바이스들일 수 있더라도, 본 설명의 실시예들이 그렇게 제한되는 것은 아니다. 하나의 구체적 실시예에서, 다이 측 집적 회로 디바이스들 및 랜드 측 집적 회로 디바이스들 중 적어도 하나는 본 설명의 하나의 실시예의 더 작은 버전일 수 있다.
도 28은, 본 설명의 실시예에 따른 집적 회로 패키지를 제조하는 프로세스 400의 흐름도이다. 블록 410에서 제시되는 바와 같이, 전자 인터포저가 형성될 수 있다. 블록 420에서 제시되는 바와 같이, 적어도 하나의 다이 측 집적 회로 디바이스가 형성될 수 있다. 블록 430에서 제시되는 바와 같이, 적어도 하나의 다이 측 집적 회로 디바이스의 능동 표면이 전자 인터포저에 전기적으로 부착될 수 있다. 블록 440에서 제시되는 바와 같이, 적어도 하나의 다이 측 집적 회로 디바이스가 몰드 재료 층으로 적어도 부분적으로 둘러싸일 수 있으며, 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면은 몰드 재료의 외부 표면과 실질적으로 동일한 평면에 있다. 블록 450에서 제시되는 바와 같이, 적어도 하나의 스택형 집적 회로 디바이스가 적어도 하나의 다이 측 집적 회로 디바이스와 적어도 하나의 스택형 집적 회로 디바이스 사이에 형성되는 인터커넥션 구조체를 통해 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면에 전기적으로 부착될 수 있다.
도 29는 본 설명의 하나의 구현에 따른 전자 시스템 또는 컴퓨팅 디바이스(500)를 예시한다. 컴퓨팅 디바이스(500)는 내부에 배치되는 보드(502)를 갖는 하우징(501)을 포함할 수 있다. 컴퓨팅 디바이스(500)는, 이에 제한되는 것은 아니지만 프로세서(504), 적어도 하나의 통신 칩(506A, 506B), 휘발성 메모리(508)(예를 들어, DRAM), 비-휘발성 메모리(510)(예를 들어, ROM), 플래시 메모리(512), 그래픽 프로세서 또는 CPU(514), 디지털 신호 프로세서(도시되지 않음), 암호 프로세서(도시되지 않음), 칩셋(516), 안테나, 디스플레이(터치스크린 디스플레이), 터치스크린 제어기, 배터리, 오디오 코덱(도시되지 않음), 비디오 코덱(도시되지 않음), AMP(power amplifier), GPS(global positioning system) 디바이스, 나침반, 가속도계(도시되지 않음), 자이로스코프(도시되지 않음), 스피커, 카메라, 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 디바이스(도시되지 않음)를 포함하는 다수의 집적 회로 컴포넌트들을 포함할 수 있다. 이러한 집적 회로 컴포넌트들 중 임의의 것이 보드(502)에 물리적으로 그리고 전기적으로 연결될 수 있다. 일부 구현들에서, 이러한 집적 회로 컴포넌트들 중 적어도 하나는 프로세서(504)의 일부분일 수 있다.
통신 칩은 컴퓨팅 디바이스로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 해준다. "무선(wireless)"이라는 용어 및 그 파생어는, 비-고체 매체를 통한 변조된 전자기 방사(modulated electromagnetic radiation)의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 이러한 용어는, 관련된 디바이스들이, 일부 실시예들에서는 그렇지 않을 수 있더라도, 어떠한 배선들도 포함하지 않는다는 점을 암시하는 것은 아니다. 통신 칩 또는 디바이스는, 3G, 4G, 5G, 및 그 너머로 지정되는 임의의 다른 무선 프로토콜들 뿐만 아니라, 이에 제한되는 것은 아니지만 Wi-Fi (IEEE 802.11 계열), WiMAX (IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 이들의 파생어들을 포함하는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스는 복수의 통신 칩들을 포함할 수 있다. 예를 들어, 제1 통신 칩은 Wi-Fi 및 Bluetooth와 같은 근거리 무선 통신 전용일 수 있으며, 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신 전용일 수 있다.
"프로세서(processor)"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 해당 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다.
집적 회로 컴포넌트들 중 적어도 하나는 집적 회로 패키지를 포함할 수 있고, 이는 전자 인터포저; 전자 인터포저에 전기적으로 부착되는 능동 표면을 갖는 적어도 하나의 다이 측 집적 회로 디바이스- 적어도 하나의 다이 측 집적 회로 디바이스는 몰드 재료 층으로 적어도 부분적으로 둘러싸이고, 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면은 몰드 재료 층의 외부 표면과 실질적으로 동일한 평면에 있음 -; 및 적어도 하나의 다이 측 집적 회로 디바이스와 적어도 하나의 스택형 집적 회로 디바이스 사이에 형성되는 인터커넥션 구조체를 통해 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면에 전기적으로 부착되는 적어도 하나의 스택형 집적 회로 디바이스를 포함한다.
다양한 구현들에서, 컴퓨팅 디바이스는, 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라-모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현들에서, 컴퓨팅 디바이스는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
본 설명의 주제가 도 1 내지 도 29에 예시되는 구체적 애플리케이션들에 반드시 제한되는 것은 아니라는 점이 이해된다. 이러한 주제는, 해당 분야에서의 숙련자들에게 이해될 바와 같이, 임의의 적절한 전자 애플리케이션 뿐만 아니라, 다른 집적 회로 디바이스들 및 어셈블리 애플리케이션들에 적용될 수 있다.
다음 예들은 추가의 실시예들에 관련되고 예들에서의 세부사항들은 하나 이상의 실시예에서 어디든 사용될 수 있으며, 예 1은 집적 회로 패키지이고, 이는 전자 인터포저; 전자 인터포저에 전기적으로 부착되는 능동 표면을 갖는 적어도 하나의 다이 측 집적 회로 디바이스- 적어도 하나의 다이 측 집적 회로 디바이스는 몰드 재료 층으로 적어도 부분적으로 둘러싸이고, 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면은 몰드 재료 층의 외부 표면과 실질적으로 동일한 평면에 있음 -; 및 적어도 하나의 다이 측 집적 회로 디바이스와 적어도 하나의 스택형 집적 회로 디바이스 사이에 형성되는 인터커넥션 구조체를 통해 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면에 전기적으로 부착되는 적어도 하나의 스택형 집적 회로 디바이스를 포함한다.
예 2에서, 예 1의 주제는, 인터커넥션 구조체가 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면에 인접하고 몰드 재료 층의 외부 표면에 인접하는 것을 선택적으로 포함할 수 있다.
예 3에서, 예 1의 주제는, 인터커넥션 구조체 및 적어도 하나의 스택형 집적 회로 디바이스가 패키지 모듈 내에 있고, 패키지 모듈은 제1 표면 및 제2 표면을 갖는 지지 구조체를 포함하고, 인터커넥션 구조체는 지지 구조체의 제1 표면 상에 형성되고, 복수의 모듈-대-디바이스 인터커넥트들이 지지 구조체의 제2 표면 상에 형성되고 인터커넥션 구조체에 전기적으로 접속되고, 적어도 하나의 스택형 집적 회로 디바이스는 인터커넥션 구조체에 전기적으로 부착되는 것을 선택적으로 포함할 수 있다.
예 4에서, 예 3의 주제는, 적어도 하나의 스택형 집적 회로 디바이스를 적어도 부분적으로 둘러싸는 패키지 몰드 재료를 선택적으로 포함할 수 있다.
예 5에서, 예 1 내지 4 중 임의의 것의 주제는, 전자 인터포저가 2개 내지 4개의 층들을 갖는 상부 섹션- 각각의 층은 유기 재료 층, 및 적어도 하나의 전도성 트레이스 및 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 -; 2개 내지 4개의 층들을 갖는 하부 섹션- 각각의 층은 유기 재료 층, 및 적어도 하나의 전도성 트레이스 및 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 -; 및 상부 섹션과 하부 섹션 사이의 중간 섹션- 중간 섹션은 최대 8개의 층들을 포함하고, 각각의 층은 유기 재료, 및 적어도 하나의 전도성 트레이스 및 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함하고, 중간 섹션의 각각의 층의 두께는 상부 섹션의 층들 중 임의의 것의 두께보다 얇고 하부 섹션의 층들 중 임의의 것의 두께보다 얇음 -을 포함하고; 전자 인터포저의 상부 섹션에 복수의 다이 측 집적 회로 디바이스들이 전기적으로 부착되는 것을 선택적으로 포함할 수 있다.
예 6에서, 예 5의 주제는, 상부 섹션의 각각의 층의 두께는 약 13 내지 40 마이크로미터이고, 상부 섹션의 각각의 층의 두께는 약 13 내지 40 마이크로미터이고, 중간 섹션의 각각의 층의 두께는 약 1.5 내지 9 마이크로미터인 것을 선택적으로 포함할 수 있다.
예 7에서, 예 5 또는 6의 주제는, 상부 섹션의 적어도 하나의 전도성 트레이스는 약 8 마이크로미터 이상의 폭, 약 8 마이크로미터 이상의 간격, 및 8 내지 15 마이크로미터의 두께를 갖는 복수의 전도성 트레이스들을 포함하고; 하부 섹션의 적어도 하나의 전도성 트레이스는 약 8 마이크로미터 이상의 폭, 약 8 마이크로미터 이상의 간격, 및 8 내지 15 마이크로미터의 두께를 갖는 복수의 전도성 트레이스들을 포함하고; 중간 섹션의 적어도 하나의 전도성 트레이스는 약 0.75 마이크로미터 내지 3 마이크로미터의 폭, 약 0.75 마이크로미터 내지 3 마이크로미터의 간격, 및 0.5 마이크로미터 내지 4 마이크로미터의 두께를 갖는 복수의 전도성 트레이스들을 포함하고, 적어도 하나의 전도성 비아는 약 1 내지 6 마이크로미터의 두께를 갖는 것을 선택적으로 포함할 수 있다.
예 8에서, 예 5 내지 7 중 임의의 것의 주제는, 중간 섹션 내의 적어도 하나의 고밀도 디바이스-대-디바이스 전도성 경로를 선택적으로 포함할 수 있다.
예 9에서, 예 5 내지 8 중 임의의 것의 주제는, 중간 섹션의 적어도 하나의 전도성 트레이스는 강화된 두께를 갖는 것을 선택적으로 포함할 수 있다.
예 10에서, 예 5 내지 예 9 중 임의의 것의 주제는, 전자 인터포저의 하부 섹션에 전기적으로 부착되는 적어도 하나의 랜드 측 집적 회로 디바이스를 선택적으로 포함할 수 있다.
예 11에서, 예 10의 주제는, 적어도 하나의 랜드 측 집적 회로 디바이스가 복수의 랜드 측 집적 회로 디바이스들을 포함하고; 복수의 랜드 측 집적 회로 디바이스들 중 하나의 랜드 측 집적 회로 디바이스를 복수의 랜드 측 집적 회로 디바이스들 중 다른 랜드 측 집적 회로 디바이스와 전기적으로 인터커넥트하는 중간 섹션 내의 적어도 하나의 고밀도 디바이스-대-디바이스 전도성 경로를 추가로 포함하는 것을 선택적으로 포함할 수 있다.
예 12에서, 예 10의 주제는, 전자 인터포저의 하부 섹션에 내장되는 적어도 하나의 랜드 측 집적 회로 디바이스를 선택적으로 포함할 수 있다.
예 13에서, 예 12의 주제는, 적어도 하나의 랜드 측 집적 회로 디바이스가 복수의 랜드 측 집적 회로 디바이스들을 포함하고; 복수의 랜드 측 집적 회로 디바이스들 중 하나의 랜드 측 집적 회로 디바이스를 복수의 랜드 측 집적 회로 디바이스들 중 다른 랜드 측 집적 회로 디바이스와 전기적으로 인터커넥트하는 중간 섹션 내의 적어도 하나의 고밀도 디바이스-대-디바이스 전도성 경로를 추가로 포함하는 것을 선택적으로 포함할 수 있다.
예 14는 보드, 및 보드에 전기적으로 부착되는 집적 회로 패키지를 포함하는 전자 시스템이며, 이러한 집적 회로 패키지는 전자 인터포저; 전자 인터포저에 전기적으로 부착되는 능동 표면을 갖는 적어도 하나의 다이 측 집적 회로 디바이스- 적어도 하나의 다이 측 집적 회로 디바이스는 몰드 재료 층으로 적어도 부분적으로 둘러싸이고, 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면은 몰드 재료 층의 외부 표면과 실질적으로 동일한 평면에 있음 -; 및 적어도 하나의 다이 측 집적 회로 디바이스와 적어도 하나의 스택형 집적 회로 디바이스 사이에 형성되는 인터커넥션 구조체를 통해 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면에 전기적으로 부착되는 적어도 하나의 스택형 집적 회로 디바이스를 포함한다.
예 15에서, 예 14의 주제는, 인터커넥션 구조체가 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면에 인접하고 몰드 재료 층의 외부 표면에 인접하는 것을 선택적으로 포함할 수 있다.
예 16에서, 예 14의 주제는, 인터커넥션 구조체 및 적어도 하나의 스택형 집적 회로 디바이스가 패키지 모듈 내에 있고, 패키지 모듈은 제1 표면 및 제2 표면을 갖는 지지 구조체를 포함하고, 인터커넥션 구조체는 지지 구조체의 제1 표면 상에 형성되고, 복수의 모듈-대-디바이스 인터커넥트들이 지지 구조체의 제2 표면 상에 형성되고 인터커넥션 구조체에 전기적으로 접속되고, 적어도 하나의 스택형 집적 회로 디바이스는 인터커넥션 구조체에 전기적으로 부착되는 것을 선택적으로 포함할 수 있다.
예 17에서, 예 16의 주제는, 적어도 하나의 스택형 집적 회로 디바이스를 적어도 부분적으로 둘러싸는 패키지 몰드 재료를 선택적으로 포함할 수 있다.
예 18에서, 예 14 내지 예 17 임의의 것의 주제는, 전자 인터포저가 2개 내지 4개의 층들을 갖는 상부 섹션- 각각의 층은 유기 재료 층, 및 적어도 하나의 전도성 트레이스 및 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 -; 2개 내지 4개의 층들을 갖는 하부 섹션- 각각의 층은 유기 재료 층, 및 적어도 하나의 전도성 트레이스 및 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 -; 및 상부 섹션과 하부 섹션 사이의 중간 섹션- 중간 섹션은 최대 8개의 층들을 포함하고, 각각의 층은 유기 재료, 및 적어도 하나의 전도성 트레이스 및 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함하고, 중간 섹션의 각각의 층의 두께는 상부 섹션의 층들 중 임의의 것의 두께보다 얇고 하부 섹션의 층들 중 임의의 것의 두께보다 얇음 -을 포함하고; 전자 인터포저의 상부 섹션에 복수의 다이 측 집적 회로 디바이스들이 전기적으로 부착되는 것을 선택적으로 포함할 수 있다.
예 19에서, 예 18의 주제는, 상부 섹션의 각각의 층의 두께는 약 13 내지 40 마이크로미터이고, 상부 섹션의 각각의 층의 두께는 약 13 내지 40 마이크로미터이고, 중간 섹션의 각각의 층의 두께는 약 1.5 내지 9 마이크로미터인 것을 선택적으로 포함할 수 있다.
예 20에서, 예 18 또는 19의 주제는, 상부 섹션의 적어도 하나의 전도성 트레이스는 약 8 마이크로미터 이상의 폭, 약 8 마이크로미터 이상의 간격, 및 8 내지 15 마이크로미터의 두께를 갖는 복수의 전도성 트레이스들을 포함하고; 하부 섹션의 적어도 하나의 전도성 트레이스는 약 8 마이크로미터 이상의 폭, 약 8 마이크로미터 이상의 간격, 및 8 내지 15 마이크로미터의 두께를 갖는 복수의 전도성 트레이스들을 포함하고; 중간 섹션의 적어도 하나의 전도성 트레이스는 약 0.75 마이크로미터 내지 3 마이크로미터의 폭, 약 0.75 마이크로미터 내지 3 마이크로미터의 간격, 및 0.5 마이크로미터 내지 4 마이크로미터의 두께를 갖는 복수의 전도성 트레이스들을 포함하고, 적어도 하나의 전도성 비아는 약 1 내지 6 마이크로미터의 두께를 갖는 것을 선택적으로 포함할 수 있다.
예 21에서, 예 18 내지 예 20 중 임의의 것의 주제는, 중간 섹션 내의 적어도 하나의 고밀도 디바이스-대-디바이스 전도성 경로를 선택적으로 포함할 수 있다.
예 22에서, 예 18 내지 예 21 중 임의의 것의 주제는, 중간 섹션의 적어도 하나의 전도성 트레이스는 강화된 두께를 갖는 것을 선택적으로 포함할 수 있다.
예 23에서, 예 18 내지 예 22 중 임의의 것의 주제는, 전자 인터포저의 하부 섹션에 전기적으로 부착되는 적어도 하나의 랜드 측 집적 회로 디바이스를 선택적으로 포함할 수 있다.
예 24에서, 예 23의 주제는, 적어도 하나의 랜드 측 집적 회로 디바이스가 복수의 랜드 측 집적 회로 디바이스들을 포함하고; 복수의 랜드 측 집적 회로 디바이스들 중 하나의 랜드 측 집적 회로 디바이스를 복수의 랜드 측 집적 회로 디바이스들 중 다른 랜드 측 집적 회로 디바이스와 전기적으로 인터커넥트하는 중간 섹션 내의 적어도 하나의 고밀도 디바이스-대-디바이스 전도성 경로를 추가로 포함하는 것을 선택적으로 포함할 수 있다.
예 25에서, 예 23의 주제는, 전자 인터포저의 하부 섹션에 내장되는 적어도 하나의 랜드 측 집적 회로 디바이스를 선택적으로 포함할 수 있다.
예 26에서, 예 25의 주제는, 적어도 하나의 랜드 측 집적 회로 디바이스가 복수의 랜드 측 집적 회로 디바이스들을 포함하고; 복수의 랜드 측 집적 회로 디바이스들 중 하나의 랜드 측 집적 회로 디바이스를 복수의 랜드 측 집적 회로 디바이스들 중 다른 랜드 측 집적 회로 디바이스와 전기적으로 인터커넥트하는 중간 섹션 내의 적어도 하나의 고밀도 디바이스-대-디바이스 전도성 경로를 추가로 포함하는 것을 선택적으로 포함할 수 있다.
예 27은 집적 회로 패키지를 제조하는 방법이고, 이는 전자 인터포저를 형성하는 단계; 적어도 하나의 다이 측 집적 회로 디바이스를 형성하는 단계; 능동 표면을 전자 인터포저에 전기적으로 부착하는 단계; 적어도 부분적으로 둘러싸인 적어도 하나의 다이 측 집적 회로 디바이스를 몰드 재료 층으로 적어도 부분적으로 둘러싸는 단계- 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면은 몰드 재료 층의 외부 표면과 실질적으로 동일한 평면에 있음 -; 및 적어도 하나의 스택형 집적 회로 디바이스를 적어도 하나의 다이 측 집적 회로 디바이스와 적어도 하나의 스택형 집적 회로 디바이스 사이에 형성되는 인터커넥션 구조체를 통해 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면에 전기적으로 부착하는 단계를 포함한다.
예 28에서, 예 27의 주제는, 인터커넥션 구조체가 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면에 인접하고 몰드 재료 층의 외부 표면에 인접하는 것을 선택적으로 포함할 수 있다.
예 29에서, 예 27의 주제는, 인터커넥션 구조체 및 적어도 하나의 스택형 집적 회로 디바이스가 패키지 모듈 내에 있고, 패키지 모듈은 제1 표면 및 제2 표면을 갖는 지지 구조체를 포함하고, 인터커넥션 구조체는 지지 구조체의 제1 표면 상에 형성되고, 복수의 모듈-대-디바이스 인터커넥트들이 지지 구조체의 제2 표면 상에 형성되고 인터커넥션 구조체에 전기적으로 접속되고, 적어도 하나의 스택형 집적 회로 디바이스는 인터커넥션 구조체에 전기적으로 부착되는 것을 선택적으로 포함할 수 있다.
예 30에서, 예 29의 주제는, 적어도 하나의 스택형 집적 회로 디바이스를 적어도 부분적으로 둘러싸는 패키지 몰드 재료를 선택적으로 포함할 수 있다.
예 31에서, 예 27 내지 예 30 중 임의의 것의 주제는, 전자 인터포저가 2개 내지 4개의 층들을 갖는 상부 섹션- 각각의 층은 유기 재료 층, 및 적어도 하나의 전도성 트레이스 및 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 -; 2개 내지 4개의 층들을 갖는 하부 섹션- 각각의 층은 유기 재료 층, 및 적어도 하나의 전도성 트레이스 및 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 -; 및 상부 섹션과 하부 섹션 사이의 중간 섹션- 중간 섹션은 최대 8개의 층들을 포함하고, 각각의 층은 유기 재료, 및 적어도 하나의 전도성 트레이스 및 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함하고, 중간 섹션의 각각의 층의 두께는 상부 섹션의 층들 중 임의의 것의 두께보다 얇고 하부 섹션의 층들 중 임의의 것의 두께보다 얇음 -을 포함하고; 전자 인터포저의 상부 섹션에 복수의 다이 측 집적 회로 디바이스들이 전기적으로 부착되는 것을 선택적으로 포함할 수 있다.
예 32에서, 예 31의 주제는 상부 섹션의 각각의 층의 두께는 약 13 내지 40 마이크로미터이고, 상부 섹션의 각각의 층의 두께는 약 13 내지 40 마이크로미터이고, 중간 섹션의 각각의 층의 두께는 약 1.5 내지 9 마이크로미터인 것을 선택적으로 포함할 수 있다.
예 33에서, 예 31 또는 32의 주제는, 상부 섹션의 적어도 하나의 전도성 트레이스는 약 8 마이크로미터 이상의 폭, 약 8 마이크로미터 이상의 간격, 및 8 내지 15 마이크로미터의 두께를 갖는 복수의 전도성 트레이스들을 포함하고; 하부 섹션의 적어도 하나의 전도성 트레이스는 약 8 마이크로미터 이상의 폭, 약 8 마이크로미터 이상의 간격, 및 8 내지 15 마이크로미터의 두께를 갖는 복수의 전도성 트레이스들을 포함하고; 중간 섹션의 적어도 하나의 전도성 트레이스는 약 0.75 마이크로미터 내지 3 마이크로미터의 폭, 약 0.75 마이크로미터 내지 3 마이크로미터의 간격, 및 0.5 마이크로미터 내지 4 마이크로미터의 두께를 갖는 복수의 전도성 트레이스들을 포함하고, 적어도 하나의 전도성 비아는 약 1 내지 6 마이크로미터의 두께를 갖는 것을 선택적으로 포함할 수 있다.
예 34에서, 예 31 내지 예 33 중 임의의 것의 주제는, 중간 섹션 내의 적어도 하나의 고밀도 디바이스-대-디바이스 전도성 경로를 형성하는 단계를 선택적으로 포함할 수 있다.
예 35에서, 예 31 내지 34 중 임의의 것의 주제는, 강화된 두께를 갖는 중간 섹션의 적어도 하나의 전도성 트레이스를 형성하는 단계를 선택적으로 포함할 수 있다.
예 36에서, 예 31 내지 예 35 중 임의의 것의 주제는, 적어도 하나의 랜드 측 집적 회로 디바이스를 전자 인터포저의 하부 섹션에 전기적으로 부착하는 단계를 선택적으로 포함할 수 있다.
예 37에서, 예 36의 주제는, 적어도 하나의 랜드 측 집적 회로 디바이스가 복수의 랜드 측 집적 회로 디바이스를 포함하고; 복수의 랜드 측 집적 회로 디바이스들 중 하나의 랜드 측 집적 회로 디바이스를 복수의 랜드 측 집적 회로 디바이스들 중 다른 랜드 측 집적 회로 디바이스와 전기적으로 인터커넥트하는 중간 섹션 내의 적어도 하나의 고밀도 디바이스-대-디바이스 전도성 경로를 형성하는 단계를 추가로 포함하는 것을 선택적으로 포함할 수 있다.
예 38에서, 예 36의 주제는, 전자 인터포저의 하부 섹션에 적어도 하나의 랜드 측 집적 회로 디바이스를 내장하는 단계를 선택적으로 포함할 수 있다.
예 39에서, 예 38의 주제는, 적어도 하나의 랜드 측 집적 회로 디바이스가 복수의 랜드 측 집적 회로 디바이스들을 포함하고; 복수의 랜드 측 집적 회로 디바이스들 중 하나의 랜드 측 집적 회로 디바이스를 복수의 랜드 측 집적 회로 디바이스들 중 다른 랜드 측 집적 회로 디바이스와 전기적으로 인터커넥트하는 중간 섹션 내의 적어도 하나의 고밀도 디바이스-대-디바이스 전도성 경로를 추가로 포함하는 것을 선택적으로 포함할 수 있다.
본 발명의 실시예들을 이렇게 하여 상세히 설명하였으며, 첨부된 청구항들에 의해 정의되는 본 발명이 위의 설명에서 제시되는 특정 상세사항들에 의해 제한되는 것은 아니라는 점이 이해되고, 그 이유는 이들의 사상 또는 범위에서 벗어나지 않고 이들의 많은 명백한 변형들이 가능하기 때문이다.

Claims (25)

  1. 집적 회로 패키지로서,
    전자 인터포저;
    상기 전자 인터포저에 전기적으로 부착되는 능동 표면을 갖는 적어도 하나의 다이 측 집적 회로 디바이스- 상기 적어도 하나의 다이 측 집적 회로 디바이스는 몰드 재료 층으로 적어도 부분적으로 둘러싸이고, 상기 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면은 상기 몰드 재료 층의 외부 표면과 실질적으로 동일한 평면에 있음 -; 및
    상기 적어도 하나의 다이 측 집적 회로 디바이스와 적어도 하나의 스택형 집적 회로 디바이스 사이에 형성되는 인터커넥션 구조체를 통해 상기 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면에 전기적으로 부착되는 적어도 하나의 스택형 집적 회로 디바이스를 포함하는 집적 회로 패키지.
  2. 제1항에 있어서, 상기 인터커넥션 구조체는 상기 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면에 인접하고 상기 몰드 재료 층의 외부 표면에 인접하는 집적 회로 패키지.
  3. 제1항에 있어서, 상기 인터커넥션 구조체 및 상기 적어도 하나의 스택형 집적 회로 디바이스는 패키지 모듈 내에 있고, 상기 패키지 모듈은 제1 표면 및 제2 표면을 갖는 지지 구조체를 포함하고, 상기 인터커넥션 구조체는 상기 지지 구조체의 제1 표면 상에 형성되고, 복수의 모듈-대-디바이스 인터커넥트들이 상기 지지 구조체의 제2 표면 상에 형성되고 상기 인터커넥션 구조체에 전기적으로 접속되고, 상기 적어도 하나의 스택형 집적 회로 디바이스는 상기 인터커넥션 구조체에 전기적으로 부착되는 집적 회로 패키지.
  4. 제3항에 있어서, 상기 적어도 하나의 스택형 집적 회로 디바이스를 적어도 부분적으로 둘러싸는 패키지 몰드 재료를 추가로 포함하는 집적 회로 패키지.
  5. 제1항에 있어서, 상기 전자 인터포저는,
    2개 내지 4개의 층들을 갖는 상부 섹션- 각각의 층은 유기 재료 층, 및 적어도 하나의 전도성 트레이스 및 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 -;
    2개 내지 4개의 층들을 갖는 하부 섹션- 각각의 층은 유기 재료 층, 및 적어도 하나의 전도성 트레이스 및 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 -; 및
    상기 상부 섹션과 상기 하부 섹션 사이의 중간 섹션- 상기 중간 섹션은 최대 8개의 층들을 포함하고, 각각의 층은 유기 재료, 및 적어도 하나의 전도성 트레이스 및 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함하고, 상기 중간 섹션의 각각의 층의 두께는 상기 상부 섹션의 층들 중 임의의 것의 두께보다 얇고 상기 하부 섹션의 층들 중 임의의 것의 두께보다 얇음 -을 포함하는 집적 회로 패키지.
  6. 제5항에 있어서, 상기 상부 섹션의 각각의 층의 두께는 약 13 내지 40 마이크로미터이고, 상기 하부 섹션의 각각의 층의 두께는 약 13 내지 40 마이크로미터이고, 상기 중간 섹션의 각각의 층의 두께는 약 1.5 내지 9 마이크로미터인 집적 회로 패키지.
  7. 제5항에 있어서, 상기 상부 섹션의 적어도 하나의 전도성 트레이스는 약 8 마이크로미터 이상의 폭, 약 8 마이크로미터 이상의 간격, 및 8 내지 15 마이크로미터의 두께를 갖는 복수의 전도성 트레이스들을 포함하고; 상기 하부 섹션의 적어도 하나의 전도성 트레이스는 약 8 마이크로미터 이상의 폭, 약 8 마이크로미터 이상의 간격, 및 8 내지 15 마이크로미터의 두께를 갖는 복수의 전도성 트레이스들을 포함하고; 상기 중간 섹션의 적어도 하나의 전도성 트레이스는 약 0.75 마이크로미터 내지 3 마이크로미터의 폭, 약 0.75 마이크로미터 내지 3 마이크로미터의 간격, 및 0.5 마이크로미터 내지 4 마이크로미터의 두께를 갖는 복수의 전도성 트레이스들을 포함하고, 상기 적어도 하나의 전도성 비아는 약 1 내지 6 마이크로미터의 두께를 갖는 집적 회로 패키지.
  8. 제5항에 있어서, 상기 중간 섹션 내의 적어도 하나의 고밀도 디바이스-대-디바이스 전도성 경로를 추가로 포함하는 집적 회로 패키지.
  9. 제5항에 있어서, 상기 중간 섹션의 적어도 하나의 전도성 트레이스는 강화된 두께를 갖는 집적 회로 패키지.
  10. 전자 시스템으로서,
    보드; 및
    상기 보드에 전기적으로 부착되는 집적 회로 패키지를 포함하고, 상기 집적 회로 패키지는,
    전자 인터포저;
    상기 전자 인터포저에 전기적으로 부착되는 능동 표면을 갖는 적어도 하나의 다이 측 집적 회로 디바이스- 상기 적어도 하나의 다이 측 집적 회로 디바이스는 몰드 재료 층으로 적어도 부분적으로 둘러싸이고, 상기 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면은 상기 몰드 재료 층의 외부 표면과 실질적으로 동일한 평면에 있음 -; 및
    상기 적어도 하나의 다이 측 집적 회로 디바이스와 적어도 하나의 스택형 집적 회로 디바이스 사이에 형성되는 인터커넥션 구조체를 통해 상기 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면에 전기적으로 부착되는 적어도 하나의 스택형 집적 회로 디바이스를 포함하는 전자 시스템.
  11. 제10항에 있어서, 상기 인터커넥션 구조체는 상기 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면에 인접하고 상기 몰드 재료 층의 외부 표면에 인접하는 전자 시스템.
  12. 제10항에 있어서, 상기 인터커넥션 구조체 및 상기 적어도 하나의 스택형 집적 회로 디바이스는 패키지 모듈 내에 있고, 상기 패키지 모듈은 제1 표면 및 제2 표면을 갖는 지지 구조체를 포함하고, 상기 인터커넥션 구조체는 상기 지지 구조체의 제1 표면 상에 형성되고, 복수의 모듈-대-디바이스 인터커넥트들이 상기 지지 구조체의 제2 표면 상에 형성되고 상기 인터커넥션 구조체에 전기적으로 접속되고, 상기 적어도 하나의 스택형 집적 회로 디바이스는 상기 인터커넥션 구조체에 전기적으로 부착되는 전자 시스템.
  13. 제12항에 있어서, 상기 적어도 하나의 스택형 집적 회로 디바이스를 적어도 부분적으로 둘러싸는 패키지 몰드 재료를 추가로 포함하는 전자 시스템.
  14. 제10항에 있어서, 상기 전자 인터포저는,
    2개 내지 4개의 층들을 갖는 상부 섹션- 각각의 층은 유기 재료 층, 및 적어도 하나의 전도성 트레이스 및 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 -;
    2개 내지 4개의 층들을 갖는 하부 섹션- 각각의 층은 유기 재료 층, 및 적어도 하나의 전도성 트레이스 및 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 -; 및
    상기 상부 섹션과 상기 하부 섹션 사이의 중간 섹션- 상기 중간 섹션은 최대 8개의 층들을 포함하고, 각각의 층은 유기 재료, 및 적어도 하나의 전도성 트레이스 및 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함하고, 상기 중간 섹션의 각각의 층의 두께는 상기 상부 섹션의 층들 중 임의의 것의 두께보다 얇고 상기 하부 섹션의 층들 중 임의의 것의 두께보다 얇음 -을 포함하는 전자 시스템.
  15. 제14항에 있어서, 상기 상부 섹션의 각각의 층의 두께는 약 13 내지 40 마이크로미터이고, 상기 하부 섹션의 각각의 층의 두께는 약 13 내지 40 마이크로미터이고, 상기 중간 섹션의 각각의 층의 두께는 약 1.5 내지 9 마이크로미터인 전자 시스템.
  16. 제14항에 있어서, 상기 상부 섹션의 적어도 하나의 전도성 트레이스는 약 8 마이크로미터 이상의 폭, 약 8 마이크로미터 이상의 간격, 및 8 내지 15 마이크로미터의 두께를 갖는 복수의 전도성 트레이스들을 포함하고; 상기 하부 섹션의 적어도 하나의 전도성 트레이스는 약 8 마이크로미터 이상의 폭, 약 8 마이크로미터 이상의 간격, 및 8 내지 15 마이크로미터의 두께를 갖는 복수의 전도성 트레이스들을 포함하고; 상기 중간 섹션의 적어도 하나의 전도성 트레이스는 약 0.75 마이크로미터 내지 3 마이크로미터의 폭, 약 0.75 마이크로미터 내지 3 마이크로미터의 간격, 및 0.5 마이크로미터 내지 4 마이크로미터의 두께를 갖는 복수의 전도성 트레이스들을 포함하고, 상기 적어도 하나의 전도성 비아는 약 1 내지 6 마이크로미터의 두께를 갖는 전자 시스템.
  17. 제14항에 있어서, 상기 중간 섹션 내의 적어도 하나의 고밀도 디바이스-대-디바이스 전도성 경로를 추가로 포함하는 전자 시스템.
  18. 제14항에 있어서, 상기 중간 섹션의 적어도 하나의 전도성 트레이스는 강화된 두께를 갖는 전자 시스템.
  19. 집적 회로 패키지를 제조하는 방법으로서,
    전자 인터포저를 형성하는 단계;
    적어도 하나의 다이 측 집적 회로 디바이스를 형성하는 단계;
    상기 적어도 하나의 다이 측 집적 회로 디바이스의 능동 표면을 상기 전자 인터포저에 전기적으로 부착하는 단계;
    상기 적어도 하나의 다이 측 집적 회로 디바이스를 몰드 재료 층으로 적어도 부분적으로 둘러싸는 단계- 상기 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면은 상기 몰드 재료 층의 외부 표면과 실질적으로 동일한 평면에 있음 -; 및
    적어도 하나의 스택형 집적 회로 디바이스를 상기 적어도 하나의 다이 측 집적 회로 디바이스와 상기 적어도 하나의 스택형 집적 회로 디바이스 사이에 형성되는 인터커넥션 구조체를 통해 상기 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면에 전기적으로 부착하는 단계를 포함하는 방법.
  20. 제19항에 있어서, 상기 인터커넥션 구조체를 형성하는 단계는 상기 적어도 하나의 다이 측 집적 회로 디바이스의 후방 표면에 인접하도록 그리고 상기 몰드 재료 층의 외부 표면에 인접하도록 상기 인터커넥션 구조체를 형성하는 단계를 포함하는 방법.
  21. 제19항에 있어서, 상기 인터커넥션 구조체 및 상기 적어도 하나의 스택형 집적 회로 디바이스는 패키지 모듈 내에 형성되고, 상기 패키지 모듈은,
    제1 표면 및 제2 표면을 갖는 지지 구조체를 형성하는 단계;
    상기 지지 구조체의 제1 표면 상에 상기 인터커넥션 구조체를 형성하는 단계;
    상기 지지 구조체의 제2 표면 상에 복수의 모듈-대-디바이스 인터커넥트들을 형성하는 단계- 상기 복수의 모듈-대-디바이스 인터커넥트들은 상기 인터커넥션 구조체에 전기적으로 접속됨 -; 및
    상기 적어도 하나의 스택형 집적 회로 디바이스를 상기 인터커넥션 구조체에 전기적으로 부착하는 단계를 포함하는 방법.
  22. 제21항에 있어서, 상기 적어도 하나의 스택형 집적 회로 디바이스를 패키지 몰드 재료로 적어도 부분적으로 둘러싸는 단계를 추가로 포함하는 방법.
  23. 제19항에 있어서, 상기 전자 인터포저를 형성하는 단계는,
    2개 내지 4개의 층들을 갖는 상부 섹션을 형성하는 단계- 각각의 층은 유기 재료 층, 및 적어도 하나의 전도성 트레이스 및 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 -;
    2개 내지 4개의 층들을 갖는 하부 섹션을 형성하는 단계- 각각의 층은 유기 재료 층, 및 적어도 하나의 전도성 트레이스 및 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함함 -; 및
    상기 상부 섹션과 상기 하부 섹션 사이에 중간 섹션을 형성하는 단계- 상기 중간 섹션은 최대 8개의 층들을 포함하고, 각각의 층은 유기 재료, 및 적어도 하나의 전도성 트레이스 및 적어도 하나의 전도성 비아를 포함하는 적어도 하나의 전도성 경로를 포함하고, 상기 중간 섹션의 각각의 층의 두께는 상기 상부 섹션의 층들 중 임의의 것의 두께보다 얇고 상기 하부 섹션의 층들 중 임의의 것의 두께보다 얇음 -를 포함하는 방법.
  24. 제23항에 있어서, 상기 중간 섹션 내의 적어도 하나의 고밀도 디바이스-대-디바이스 전도성 경로를 형성하는 단계를 추가로 포함하는 방법.
  25. 제23항에 있어서, 상기 중간 섹션의 적어도 하나의 전도성 트레이스는 강화된 두께를 갖는 방법.
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