JP2021040213A - 半導体装置 - Google Patents
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Abstract
Description
[半導体装置の全体構成]
図1は、LSIの構成を模式的に示す平面図である。図1を参照して、LSI(Large Scale Integration)1は、基板6の主面上に配置された内部ロジック回路2と、主面上でその周縁部に配置された複数のパッド4とを含む。
図2は、外部からの入力電位がIC(Integrated Circuit)を駆動するための電源電位よりも高くなる例を説明する図である。以下、図2を参照して、トレラントバッファ5が必要になる場合を具体的に説明する。
図3は、図1のトレラントバッファの概略構成を示すブロック図である。図3を参照して、トレラントバッファ5は、出力バッファ10と、入力バッファ20と、保護電位生成回路100と、保護回路200,300とを含む。
図4は、図3のトレラントバッファの詳細な構成の一例を示す回路図である。図4において、トレラントバッファ5に供給される電源電位をVddと記載し、接地電位をGndと記載する。また、電源電位Vddが与えられるノードをVddノードと称し、接地電位Gndが与えられるノードをGndノードと称する。図4の内部ロジック回路2A,2B,2Cの各々は、図1の内部ロジック領域2に対応する。
保護電位生成回路100は、入力ノードIN1、出力ノードOUT1、回路C100_1、および回路C100_2を含む。
padv≧mid≧Gnd …(1)
を常に満たす。上式(1)で等号はpadv=Gnd=0Vの場合に成立する。
図4を参照して、入力バッファ20は、一例として入力ノードIN11と、出力ノードOUT6と、縦続接続された2個のインバータとを含む。入力バッファ20の入力ノードIN11には、パッド4および保護回路300を介して入力信号padinvが入力される。入力バッファ20の出力ノードOUT6から内部ロジック回路2Aに、入力信号padinvに基づく信号outvが出力される。
外部からパッド4に入力されたロジック信号は、保護回路300および入力バッファ20を順に介して内部ロジック回路2Aに入力される。保護回路300は、パッド4に高電位が印加された場合でも、入力バッファ20を構成する各トランジスタのゲート・ソース間の電圧を定格内に納めるための保護回路である。
出力バッファ10は、一例として入力ノードIN5〜IN8と、出力ノードOUT4と、PMOSトランジスタP10_1と、NMOSトランジスタN10_1,N10_2とを含む。以下、これらの接続関係について説明する。
通常動作時に内部ロジック回路2Bから出力された信号は、保護回路200および出力バッファ10を介してパッド4に伝播される。すなわち、保護回路200は、通常の出力動作時に、内部ロジック回路2Bから出力された信号をPMOSトランジスタP10_1のゲートに伝達する回路である。
次に、保護回路200の動作について説明する。パッド4に高電位が印加されていない通常出力動作時には、PMOSトランジスタP200_1は導通状態である。この場合、PMOSトランジスタP10_1のバックゲートには、PMOSトランジスタP200_1のチャネルを介して保護電位protectv(=pbgv)が入力される。すなわち、通常出力動作時には、PMOSトランジスタP200_1は、PMOSトランジスタP10_1のバックゲート電位pbgvの給電経路である。
以上の保護回路200に構成に基づいて、出力バッファ10の保護についてまとめる。
以下、具体的な数値例を挙げて、回路動作をさらに説明する。
従来のトレラントバッファでは、トレラント機能に必要な電位をLSIの電源電位Vddによって賄っていた。このために、LSIの保護は電源の状態に依存しており、電源が遮断されている場合はトレラント機能が動作しなかった。これに対して、第1の実施形態のトレラントバッファは、保護電位生成回路100を含む。この保護電位生成回路100は、外部回路からLSIに供給される電位を利用してトレラントバッファの動作に必要な保護電位protectvを生成できる。これにより、省電力化のためにLSI用の電源を遮断した場合でも、LSIを保護できる。
第2の実施形態では、保護電位生成回路100のうち回路C100_1の構成が変更される。具体的に、抵抗素子を用いた分圧回路に代えて、複数のPMOSトランジスタを用いた分圧回路が提示される。以下、図面を参照して具体的に説明する。
図9は、第2の実施形態のトレラントバッファにおいて、保護電位生成回路の構成例を示す回路図である。第2の実施形態のトレラントバッファのうち図9に示す保護電位生成回路100以外の構成は、図4で説明した第1の実施形態の場合と同じであるので説明を繰り返さない。また、保護電位生成回路100のうち、回路C100_2の構成は、図4で説明した第1の実施形態の場合と同じであるので説明を繰り返さない。
抵抗素子の代わりにMOSトランジスタを用いることで、回路サイズを縮小できるという効果を奏する。
第3の実施形態では、第2の実施形態の保護電位生成回路をさらに変更した例について説明する。具体的には、分圧回路C100_1を構成するPMOSトランジスタの個数が増加するとともに、回路C100_1の動作/非動作を切り替えるためのスイッチ素子が設けられる。以下、図面を参照して詳しく説明する。
図10は、第3の実施形態のトレラントバッファにおいて、保護電位生成回路の構成例を示す回路図である。第3の実施形態のトレラントバッファのうち図10に示す保護電位生成回路100以外の構成は、図4で説明した第1の実施形態の場合と同じであるので説明を繰り返さない。
以下、回路C100_1の動作について説明する。まず、LSIに供給される電源電位Vddが0Vの場合、すなわち電源遮断時の場合について説明する。この場合、内部ロジック領域2から入力される選択信号protectselectはローレベルである。したがって、NMOSトランジスタN100_1はオフ状態になり、PMOSトランジスタP100_7はオン状態になる。この状態において回路C100_1は、第1および第2の実施形態の場合と同様に、パッド4に与えられたパッド電位padvを分圧することによって、中間電位midを生成する。回路C100_2は、中間電位midを保護電位protectvとして出力ノードOUT1から出力する。
以下、具体的な数値例を挙げて、図10の回路C100_1の動作をさらに説明する。
g100_3=padv×7/8=5.5×7/8=4.81[V] …(2)
で求められる。他のPMOSトランジスタのゲート電位も同様に求められる。
上記のとおり第3の実施形態によれば、内部ロジック領域2から出力される選択信号protectselectに応じて、分圧回路C100_1の動作/非動作が切り替えられる。これにより、トレラント機能を実現するための電源として電源電位Vddを明示的に選択することができる。さらに、電源電位Vddを選択した場合、分圧回路C100_1に設けられたスイッチ用のPMOSトランジスタP100_7は、オフ状態に制御される。このため、分圧回路C100_1を流れる貫通電流を抑制することができる。
図4に示す第1の実施形態の場合には、出力バッファ10を構成するPMOSトランジスタP10_1の電流駆動能力は、PMOSトランジスタP10_1のドレイン・ソース間電圧Vdsだけで決まらない。PMOSトランジスタP10_1のドレイン電流は、PMOSトランジスタP100_2を介して供給されるので、PMOSトランジスタP100_2のゲート・ソース間電圧Vgsの影響も受ける。したがって、パッド電位padvが変化するとそれに応じて、PMOSトランジスタP10_1の電流駆動能力も変化することになる。
図16は、第4の実施形態によるトレラントバッファの構成を示す回路図である。図16のトレラントバッファは、保護回路400をさらに含む点で図4のトレラントバッファと異なる。
次に、図16の出力バッファ10の動作を説明する。まず、電源電位Vddが0Vの場合、すなわち、LSI用の電源が遮断されている場合について説明する。この場合、内部ロジック回路2Dから出力される選択信号protectselectはローレベルになる。したがって、保護回路400は、出力ノードOUT7からハイレベルの選択信号protectselectb(保護電位protectvに等しい)を出力する。この結果、PMOSトランジスタP10_2のゲートには、保護電位protectv(>Vdd)が入力されるので、PMOSトランジスタP10_2はオフ状態となる。これにより、PMOSトランジスタP10_2のドレイン・ソース間には貫通パスが形成されない。
上記のとおり、第1の実施形態の場合には、保護電位protectvの供給経路とPMOSトランジスタP10_1の出力電流の経路とが同じであった。このため、PMOSトランジスタP10_1の電流供給能力がパッド電位padvの影響を受けるという問題があった。
Claims (11)
- パッドと、
電源電位によって動作する内部ロジック回路と、
出力動作時に前記内部ロジック回路からの出力信号に基づいて、前記パッドに接続された外部回路を駆動する出力バッファと、
前記パッドに印加された電位を分圧した分圧電位と前記電源電位とのうち大きいほうを保護電位として出力する保護電位生成回路と、
前記保護電位によって動作し、前記パッドに前記保護電位よりも大きい電位が印加された場合に、前記内部ロジック回路および前記出力バッファを保護する第1の保護回路とを備える、半導体装置。 - 前記保護電位生成回路は、
前記分圧電位を生成する第1回路と、
前記分圧電位と前記電源電位のうち大きい方を前記保護電位として、出力ノードから出力する第2回路とを含み、
前記第2回路は、
前記分圧電位が入力される第1の主電極、前記出力ノードに接続された第2の主電極、および前記電源電位が入力される制御電極を有する第1のP型トランジスタと、
前記電源電位が入力される第1の主電極、前記出力ノードに接続された第2の主電極、および前記分圧電位が入力される制御電極を有する第2のP型トランジスタとを含む、請求項1に記載の半導体装置。 - 前記第1回路は、前記パッドと接地電位が与えられる接地ノードとの間に直列に接続された複数の抵抗素子を含む、請求項2に記載の半導体装置。
- 前記第1回路は、前記パッドと接地電位が与えられる接地ノードとの間に直列に接続され、各々がダイオード接続された複数のトランジスタを含む、請求項2に記載の半導体装置。
- 前記第1回路は、さらに、
前記パッドと前記接地ノードとの間で前記複数のトランジスタの各々と直列に接続され、前記内部ロジック回路からの制御信号に応じてオンまたはオフに切り替わる第1のスイッチ素子と、
前記分圧電位を出力するための分圧ノードと前記接地ノードとの間に接続され、前記制御信号に応じてオンまたはオフに切り替わる第2のスイッチ素子とを含み、
前記第2のスイッチ素子は、前記第1のスイッチ素子がオフ状態のときにオン状態になる、請求項4に記載の半導体装置。 - 前記出力バッファは、前記保護電位が入力される第1の主電極および前記パッドに接続された第2の主電極を有する第3のP型トランジスタを含み、
前記第1の保護回路は、前記出力動作時に、前記内部ロジック回路からの前記出力信号を前記第3のP型トランジスタの制御電極に供給し、
前記第1の保護回路は、前記パッドに前記保護電位よりも大きい電位が印加された場合に、前記パッドの電位を前記第3のP型トランジスタの前記制御電極に供給する、請求項1に記載の半導体装置。 - 前記第1の保護回路は、
前記パッドに接続された第1の主電極、前記第3のP型トランジスタの前記制御電極に接続された第2の主電極、および前記保護電位が入力される制御電極を有する第4のP型トランジスタを含む、請求項6に記載の半導体装置。 - 前記出力バッファは、
前記電源電位が入力される第1の主電極を有する第3のP型トランジスタと、
前記第3のP型トランジスタの第2の主電極に接続された第1の主電極および前記パッドに接続された第2の主電極を有する第4のP型トランジスタとを含み、
前記第1の保護回路は、前記出力動作時に、前記内部ロジック回路からの前記出力信号を前記第4のP型トランジスタの制御電極に出力し、
前記第1の保護回路は、前記保護電位で動作するインバータを含み、前記インバータは、前記内部ロジック回路からの制御信号の論理レベルを反転した信号を前記第3のP型トランジスタの制御電極に出力する、請求項1に記載の半導体装置。 - 入力動作時に外部から前記パッドに入力された信号に基づいて、前記内部ロジック回路を駆動する入力バッファと、
前記保護電位によって動作し、前記パッドに前記保護電位よりも大きい電位が印加された場合に、前記入力バッファを保護する第2の保護回路とをさらに備える、請求項1に記載の半導体装置。 - 前記第2の保護回路は、前記パッドに接続された第1の主電極、前記入力バッファの入力ノードに接続された第2の主電極、および前記保護電位が入力される制御電極を有する第1のN型トランジスタを含む、請求項9に記載の半導体装置。
- パッドと、
電源電位によって動作する内部ロジック回路と、
入力動作時に外部から前記パッドに入力された信号に基づいて、前記内部ロジック回路を駆動する入力バッファと、
前記パッドに印加された電位を分圧した分圧電位と前記電源電位とのうち大きいほうを保護電位として出力する保護電位生成回路と、
前記保護電位によって動作し、前記パッドに前記保護電位よりも大きい電位が印加されたときに、前記入力バッファを保護する保護回路とを備える、半導体装置。
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