JP2021033567A - 電子制御装置 - Google Patents

Abstract

【課題】複数の演算器の一部に異常が発生した以降においても、実行可能な処理を継続できる電子制御装置を提供する。【解決手段】並列演算器７は、ＣＰＵ６より処理要求が発行されるとメモリ８に記憶されている並列演算処理を実行して、その実行結果をＣＰＵ６に通知する。並列演算処理には、当該演算処理の実行に使用される複数の演算器１０の少なくとも一部を特定するＩＤが含まれており、ＣＰＵ６は、前記実行結果について異常検出部１３が異常を検出すると、ＩＤを参照して異常の発生に関与した演算器１０を特定する。【選択図】図１

Description

本発明は、ＣＰＵと並列演算処理部とを備える電子制御装置に関する。

例えば特許文献１には、複数の演算部を用いて並列的に演算を実行する際に、演算部の異常を判定する電子制御装置が開示されている。

特開２０１６−１１０５０２号公報

しかしながら、特許文献１では、どの演算部に異常が発生したのかを特定することなくフェイルセーフ処理を実行したり、各演算部をリセットするなどの対応を行っている。そのため、複数の演算部を備えている構成のメリットを十分に活用しているとは言えない。

本発明は上記事情に鑑みてなされたものであり、その目的は、複数の演算器の一部に異常が発生した以降においても、実行可能な処理を継続できる電子制御装置を提供することにある。

請求項１記載の電子制御装置によれば、並列演算処理部は、ＣＰＵより処理要求が発行されるとメモリに記憶されている並列演算処理を実行して、その実行結果をＣＰＵに通知する。並列演算処理には、当該演算処理の実行に使用される複数の演算器の少なくとも一部を特定する特定情報が含まれている。ＣＰＵは、前記実行結果について異常検出部が異常を検出すると、特定情報を参照して異常の発生に関与した演算器を特定する。

このように構成すれば、並列演算処理部が有する複数の演算器のうち、並列演算処理において異常の発生に関与したものを特定することで、ＣＰＵは、以降に並列処理を継続する際にどのように対応すべきかを決定できる。

例えば、請求項２記載の電子制御装置によれば、ＣＰＵは、異常の発生に関与した演算器については、以降の並列演算処理を実行する際に使用を禁止する。これにより、異常の発生に関与しなかった演算器を用いて、以降の並列演算処理を実行できる。

請求項３記載の電子制御装置によれば、ＣＰＵは、以降の並列演算処理を実行する際に、異常の発生に関与した演算器が行う演算があれば並列演算処理を代替して実行する。これにより、異常の発生に関与した演算器が存在しても、並列演算処理を継続して実行できる。

第１実施形態であり、電子制御装置の構成を示す機能ブロック図 並列演算処理のコンパイル処理において付与されるＩＤを説明する図 各演算器の機能の一例を示す図 コンパイル処理の具体例を示す図 メモリに格納されるテーブルの一例を示す図 並列演算器の禁止判定処理を示すフローチャート 並列演算器への処理要求準備を示すフローチャート 並列演算器の異常判定処理を示すフローチャート 第２実施形態であり、並列演算器の禁止判定処理を示すフローチャート 第３実施形態であり、並列演算器の禁止判定処理を示すフローチャート メモリに格納されるテーブルの一例を示す図 第４実施形態であり、並列演算器の禁止判定処理を示すフローチャート メモリに格納されるテーブルの一例を示す図 代替手段による処理要求を示すフローチャート

（第１実施形態）
図１に示すように、本実施形態の電子制御装置１は、以下マイコンと称すマイクロコンピュータ２，電源回路３，入力インターフェイス４及び出力インターフェイス５を備えている。電源回路３は、マイコン２の動作用電源を生成して供給する。入力インターフェイス４は、外部よりマイコン２に対して各種の信号等を入力するためのインターフェイスである。出力インターフェイス５は、マイコン２より外部に対して各種の信号等を出力するためのインターフェイスである。

マイコン２は、２つのＣＰＵ６（１）及び６（２）と、並列演算器７と、メモリ８とを有しており、これらはバス９を介して接続されている。並列演算処理部に相当する並列演算器７は、複数，例えば４つの演算器１０（１）〜１０（４）を備えている。これらの演算器１０には、スケジューラ１１を介して実行する処理が割り当てられる。また、並列演算器７は、演算器１０やスケジューラ１１により使用されるメモリ１２を備えている。並列演算器７は、例えば画像処理に特化して構成されるＧＰＵ（Graphic Processing Unit）等と同様の構成である。

メモリ８には、並列演算器７により実行される並列演算処理に対応した複数のプログラムが、入力インターフェイス４を介して外部よりロードされている。前記複数のプログラムを処理（１），（２），（３）…と称す。また、並列演算器７は、異常検出部１３を備えている。異常検出部１３は、演算器１０により実行される演算について異常を検出する機能を有する。本実施形態は、異常の検出方式を特徴とするものではないので、どのような方式を採用しても良い。例えば、異常検出部１３が各演算器１０（１）〜１０（４）が実行する処理を並行して実行することで異常を検出するロックステップ方式でも良い。異常検出部１３は、演算器１０により実行される演算について異常を検出する。

メモリ８に記憶されている処理（１），（２），（３）…は、予めコンパイラによりオブジェクトコードに変換されているものである。そのコンパイル処理において、各処理（１），（２），（３）…には、並列演算器７により実行される際に、演算器１０（１）〜１０（４）の何れを使用するかを示す４ビットのＩＤが付与されている。図２に示すように、例えば処理（１）について、実行される演算の内容に応じて処理が（１−１），（１−２），（１−３），（１−４）に細分化されたとする。この時、各処理（１−１），（１−２），（１−３），（１−４）を実行するする演算器１０が対応付けされる。例えば
処理（１−１）→演算器１０（１）
処理（１−２）→演算器１０（２）
処理（１−３）→演算器１０（４）
処理（１−４）→演算器１０（１）
となる。

この場合、処理（１）では演算器１０（３）は使用されない。そこで、処理（１）のＩＤを、４ビットで「１０１１」と表現する。第１ビットが演算器１０（１）に、第４ビットが演算器１０（４）に対応しており、ビット値「１」は対応する演算器１０を使用することを示す。このようなＩＤが各処理（１），（２），（３）…に付与されており、並列演算器７が実行対象とする処理をメモリ８より読込むと、対応するＩＤも読み出されて、並列演算器７内部のレジスタ等に格納される。ＩＤは特定情報の一例である。

次に、上記のＩＤを生成するコンパイル処理について説明する。例えば、各演算器１０（１）〜１０（４）の機能が、図３に示すように、
演算器１０（１）：メモリ１２の所定のアドレスの内容をレジスタに読み出す
演算器１０（２）：２つのレジスタ同士の四則演算をする
演算器１０（３）：レジスタ間でデータを移動させる
演算器１０（４）：メモリ１２の所定のアドレスにレジスタの内容を格納する
であるとする。

そして、処理（１）のソースプログラムが、例えば図４に示すものであったとする。この第４行〜第７行に記載されている処理内容を解析すると、
第４行→演算器１０（１）
第５行→演算器１０（１）
第６行→演算器１０（２）
第７行→演算器１０（４）
その結果、処理（１）（ｃａｌ＿０１（））のＩＤが「１０１１」と表現される。そして、図５に示すように、メモリ８には、処理（１）〜処理（３）の先頭アドレス及びＩＤが対応付けられて、１つのテーブルに格納されている。

次に、本実施形態の作用について説明する。図６に示すように、ＣＰＵ６は、先ず並列演算器７のへの処理要求準備を行う（Ｓ１）。この処理要求準備は、図７に示す手順で行われる。演算器１０（１）〜１０（４）を指定するポインタＮに「１」をセットして（Ｓ１１）、「並列演算器使用禁止フラグ」をＯＦＦに設定する（Ｓ１２）。次にＣＰＵ６が要求する処理内に、演算器Ｎを用いた処理があるか否かを判断する（Ｓ１３）。ここでは、処理に対応するＩＤを、ＬＳＢ側から１ビット毎に参照して判断することになる。

演算器Ｎを用いた処理があれば（ＹＥＳ）、「演算器Ｎ使用禁止フラグ」がＯＮに設定されているか否かを判断する（Ｓ１４）。当該フラグがＯＦＦであれば（ＮＯ）ポインタＮをインクリメントしてから（Ｓ１６）、全ての演算器の判定が完了したか否かを判断する（Ｓ１７）。本実施形態の場合はＮ＝４で完了となり（ＹＥＳ）、図６に示すフローにリターンしてステップＳ２に移行する。全演算器の判定が完了でなければ（ＮＯ）ステップＳ１３に移行する。

ステップＳ１４において、「演算器Ｎ使用禁止フラグ」がＯＮに設定されていると（ＹＥＳ）、「並列演算器使用禁止フラグ」をＯＮに設定してから（Ｓ１５）ステップＳ１６に移行する。

再び図６を参照する。ステップＳ２では、「並列演算器使用禁止フラグ」がＯＮか否かを判断する。当該フラグがＯＦＦであれば（ＮＯ）、ＣＰＵ６は並列演算器７への処理要求を出力する（Ｓ３）。これが図１中の破線矢印（１）に対応する。すると、スケジューラ１１は、メモリ８より対応する処理を読み出して（矢印（２））並列演算処理を実行する。ＣＰＵ６は、並列演算器７より処理結果を受信すると（Ｓ４，矢印（３））、その処理結果に異常があるか否かを判断する（Ｓ５）。処理結果に異常がなければ（ＮＯ）図６のフローを終了する。処理結果に異常があれば（ＹＥＳ，矢印（４））並列演算器異常判定処理を行う（Ｓ６）。また、ステップＳ２において、「並列演算器使用禁止フラグ」がＯＮに設定されていれば（ＹＥＳ）図６のフローを終了する。尚、異常検出部１３がＣＰＵ６に出力する異常通知を、矢印（３）の処理結果に含ませても良い。

図８に示すように、並列演算器異常判定処理では、ポインタＮに「１」をセットして（Ｓ２１）、演算器Ｎを用いた処理があるか否かを判断する（Ｓ２２）。ここでは、並列演算器７より処理結果と共に転送されるＩＤを、ＬＳＢ側から１ビット毎に参照する。演算器Ｎを用いた処理が無ければ（ＮＯ）ポインタＮをインクリメントしてから（Ｓ２６）、全ての演算器の判定が完了したか否かを判断する（Ｓ２７）。全演算器の判定が完了でなければ（ＮＯ）ステップＳ２２に移行する。

ステップＳ２２において、演算器Ｎを用いた処理があれば（ＹＥＳ）、演算器Ｎについて異常の発生回数をカウントする変数「演算器Ｎ異常発生回数」をカウントアップする（Ｓ２３）。そして、「演算器Ｎ異常発生回数」の値が異常判定値以上か否かを判断する（Ｓ２４）。異常判定値は例えば「２」等に設定する。「演算器Ｎ異常発生回数」の値が異常判定値未満であれば（ＮＯ）ステップＳ２６に移行する。異常判定値以上であれば（ＹＥＳ）、「演算器Ｎ使用禁止フラグ」をＯＮに設定してから（Ｓ２５）ステップＳ２６に移行する。

以上のように本実施形態によれば、並列演算器７は、ＣＰＵ６より処理要求が発行されるとメモリ８に記憶されている並列演算処理を実行して、その実行結果をＣＰＵ６に通知する。並列演算処理には、当該演算処理の実行に使用される複数の演算器１０の少なくとも一部を特定するＩＤが含まれており、ＣＰＵ６は、前記実行結果について異常検出部１３が異常を検出すると、ＩＤを参照して異常の発生に関与した演算器１０を特定する。

このように構成すれば、並列演算器が有する４つの演算器１０のうち、並列演算処理において異常の発生に関与したものを特定することで、ＣＰＵ６は、以降に並列処理を継続する際にどのように対応すべきかを決定できる。具体的には、異常の発生に関与した演算器１０については、以降の並列演算処理を実行する際に使用を禁止する。これにより、異常の発生に関与しなかった演算器１０を用いて、以降の並列演算処理を実行できる。

（第２実施形態）
以下、第１実施形態と同一部分については説明を省略し、異なる部分について説明する。図９に示すように、第２実施形態では、ステップＳ２で「ＹＥＳ」と判断すると、ＣＰＵ６が並列演算器７のリセット処理を行い（Ｓ７）、続いて異常状態の初期化処理を行う（Ｓ８）。発生した異常の原因がノイズ等の影響による一時的なものである場合には、並列演算器７をリセットすることで異常状態が解消されることが期待できる。そのため、「並列演算器使用禁止フラグ」，「演算器Ｎ異常発生回数」，「演算器Ｎ使用禁止フラグ」を初期化する。

以上のように第２実施形態によれば、ＣＰＵ６は、何れかの演算器１０の異常発生回数が所定数以上になると並列演算器７をリセットする。これにより、発生した異常の原因がノイズ等の影響による一時的なものである場合には、異常状態を解消して並列演算処理の実行を継続できる。

（第３実施形態）
図１０に示すように、第３実施形態では、ステップＳ２で「ＹＥＳ」と判断すると、並列演算処理をＣＰＵ６が，並列演算器７に替わって実行する（Ｓ９）。この場合、ＣＰＵ６が、並列演算器７用にプログラミングされた処理（１）〜（３）等をそのまま実行できなければ、図１１に示すように、予めＣＰＵ６用にプログラミングされた代替処理（１）〜（３）等をメモリ８等に格納しておく。例えば、
処理（１）（ｃａｌ＿０１（））→ｃａｌ＿０１＿ｓｕｂ（）
処理（２）（ｃａｌ＿０２（））→ｃａｌ＿０２＿ｓｕｂ（）
処理（３）（ｃａｌ＿０３（））→ｃａｌ＿０３＿ｓｕｂ（）
といったように対応させて、代替処理（１）〜（３）の先頭アドレスも図５に示すテーブルに追加しておく。

以上のように第３実施形態によれば、ＣＰＵ６は、以降の並列演算処理を実行する際に、異常の発生に関与した演算器１０が行う演算があれば並列演算処理を代替して実行する。これにより、異常の発生に関与した演算器１０が存在しても、並列演算処理を継続して実行できる。この場合メモリ８に、ＣＰＵ６が前記並列演算処理を代替して実行可能な形式に変換した処理を予め記憶しておくことで、ＣＰＵ６は並列演算処理を容易に実行できる。

（第４実施形態）
図１２に示すように、第４実施形態では、ステップＳ２で「ＹＥＳ」と判断すると、ＣＰＵ６は、並列演算処理の代替手段が存在するか否かを判断する（Ｓ１０Ａ）。代替手段が存在すれば（ＹＥＳ）、代替手段による処理要求を並列演算器７に発行する（Ｓ１０Ｂ）。各処理（１）〜（３）について、並列演算器７による代替処理が可能であるものについては、代替処理（１）〜（３）等をメモリ８等に格納しておく。そして、図１３に示すように、代替処理（１）〜（３）の先頭アドレス及び対応するＩＤをメモリ８のテーブルに追加しておく。但し、ＩＤが「００００」である代替処理（２）は実質的に実行できず、代替手段が存在しないことを意味する。

処理（１），（３）については、それぞれ演算器１０（４）を用いた代替処理（１），（３）が可能である。尚、代替処理は、必ずしも本来の処理と完全に同一であるは必要ない。例えば、本来は四則演算を行うべきところを、制御に影響を及ぼさない固定値であるフェイルセーフ値を返す処理に置き換える等で代替させても良い。例えば、メモリ１２にフェイルセーフ値を書き込むために、演算器１０（４）が最低限必要であれば、図１４に示すように、演算器１０（４）の使用禁止フラグがＯＮに設定されているか否かを判断する（Ｓ３１）。そして、前記使用禁止フラグがＯＦＦであれば（ＮＯ）、代替手段による処理要求を並列演算器７に発行する（Ｓ３２）。

尚、代替処理に必要な演算器１０が複数ある場合は、対象となる演算器１０の使用禁止フラグの判定を全て実施した上で並列演算器７への処理要求を発行する。また、必要となる演算器１０がない場合や、予め上記の判定が不要と判断される場合には、ステップＳ３２のみ実行する。

以上のように第４実施形態によれば、ＣＰＵ６は、以降の並列演算処理を実行する際に、異常の発生に関与した演算器１０が行う演算を、ＩＤにより特定されていない演算器１０が行う演算に置換して実行させる。これにより、並列演算処理の実行を、使用可能な演算器１０を用いて極力継続させることができる。

（その他の実施形態）
異常検出部の機能を、ＣＰＵに持たせても良い。
特定情報の形式は、実施形態に示したＩＤに限らない。
ＣＰＵは、１つ又は３つ以上でも良い。
演算器の数も４に限らず，２，３又は５以上でも良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

図面中、１は電子制御装置、２はマイクロコンピュータ、６はＣＰＵ、７は並列演算器、８はメモリ、１０は演算器、１１はスケジューラ、１３は異常検出部である。

Claims (6)

1. １つ以上のＣＰＵ（６）と、
   複数の演算器（１０）及びこれらの演算器に対する処理の割り当てを行うスケジューラ（１１）を有してなる並列演算処理部（７）と、
   この並列演算処理部により実行される並列演算処理が記憶されているメモリ（８）と、
   前記並列演算処理の実行結果について異常を検出する異常検出部（１３）とを備え、
   前記並列演算処理部は、前記ＣＰＵより処理要求が発行されると前記メモリに記憶されている並列演算処理を実行して、その実行結果を前記ＣＰＵに通知し、
   前記並列演算処理には、当該演算処理の実行に使用される前記複数の演算器の少なくとも一部を特定する特定情報が含まれており、
   前記ＣＰＵは、前記実行結果について前記異常検出部が異常を検出すると、前記特定情報を参照して前記異常の発生に関与した演算器を特定する電子制御装置。
2. 前記ＣＰＵは、前記異常の発生に関与した演算器については、以降の並列演算処理を実行する際に使用を禁止する請求項１記載の電子制御装置。
3. 前記ＣＰＵは、以降の並列演算処理を実行する際に、前記異常の発生に関与した演算器が行う演算があれば、前記並列演算処理を代替して実行する請求項２記載の電子制御装置。
4. 前記メモリには、前記ＣＰＵが前記並列演算処理を代替して実行可能な形式に変換した処理が予め記憶されている請求項３記載の電子制御装置。
5. 前記ＣＰＵは、以降の並列演算処理を実行する際に、前記異常の発生に関与した演算器が行う演算を、前記特定情報において特定されていない演算器が行う演算に置換して実行させる請求項２記載の電子制御装置。
6. 前記ＣＰＵは、何れかの演算器の異常発生回数が所定数以上になると、前記並列演算処理部をリセットする請求項１から５の何れか一項に記載の電子制御装置。

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