JP2021026722A - 電源制御装置およびその制御方法 - Google Patents

Abstract

【課題】より好適に電源遮断対象部に対する電源遮断処理を可能とする。【解決手段】対象モジュールへの電源供給を制御する電源制御装置は、対象モジュールが処理を実行していないアイドル状態であるか否かを検知する検知手段と、対象モジュールへの電源遮断処理を実行する遮断制御手段と、対象モジュールへの処理の転送を制御する転送制御手段と、を有する。遮断制御手段は、対象モジュールに対する電源遮断要求を受信しかつ検知手段により対象モジュールがアイドル状態であると検知された場合に、電源遮断処理の実行を開始する。転送制御手段は、遮断制御手段が電源遮断処理の実行を開始してから対象モジュールの信号のアイソレーション処理が完了するまでの間、対象モジュールへの処理の新しい処理の転送を抑止するよう制御する。【選択図】図１

Description

本発明は、電源制御、特に電源遮断の制御に関するものである。

近年の半導体集積回路の集積度の向上や処理能力の向上は消費電力の増大を招き、消費電力の削減対策が必須となっている。削減対策の１つとして、電源遮断対象モジュールに供給される電源を遮断してリーク電力を削減する電源遮断と呼ばれる手法が存在している。

電源遮断の制御として、電源遮断対象モジュールの電源遮断制御を、ＣＰＵ等からソフトウェアで制御する方式が存在している。特許文献１では、外部コンピュータからのソフトウェア制御により、電源遮断対象となる機能回路ブロックの電源遮断を行う技術が開示されている。また、特許文献２では、タイマーを用いて自律分散的にハードウェア制御による電源遮断制御を行う技術が開示されている。

特開２０１０−２６２３６２号公報 特開２００３−１１４７４２号公報

しかしながら、特許文献１のように電源遮断をソフトウェアで制御する方式は、ソフトウェア処理による大きな時間のオーバーヘッドが存在し、電源遮断処理に長い時間が掛かるという課題がある。また、特許文献２のようにタイマーを用いて電源制御処理開始のタイミングを計る方法では、モジュールが周期的に動作することを想定しており、非周期的に動作するモジュールに適応するのが困難であるという課題がある。

本発明は、このような問題に鑑みてなされたものであり、より好適に電源遮断処理を可能とする技術を提供することを目的としている。

上述の問題点を解決するため、本発明に係る電源制御装置は以下の構成を備える。すなわち、対象モジュールへの電源供給を制御する電源制御装置は、
前記対象モジュールが処理を実行していないアイドル状態であるか否かを検知する検知手段と、
前記対象モジュールへの電源遮断処理を実行する遮断制御手段と、
前記対象モジュールへの処理の転送を制御する転送制御手段と、
を有し、
前記遮断制御手段は、前記対象モジュールに対する電源遮断要求を受信しかつ前記検知手段により前記対象モジュールがアイドル状態であると検知された場合に、前記電源遮断処理の実行を開始し、
前記転送制御手段は、前記遮断制御手段が前記電源遮断処理の実行を開始してから前記対象モジュールの信号のアイソレーション処理が完了するまでの間、前記対象モジュールへの処理の新しい処理の転送を抑止するよう制御する。

本発明によれば、より好適に電源遮断処理を可能とする技術を提供することができる。

第１実施形態に係る省電力制御装置の構成例を示す図である。 アイドル状態検出部１０２のフローチャートである。 電源遮断シーケンス制御部１０３のフローチャート（電源遮断時）である。 電源遮断シーケンス制御部１０３のフローチャート（電源復帰時）である。 アイドル状態検出部１０２の動作波形の一例を示す図である。 電源遮断シーケンス制御部１０３の動作波形の一例を示す図である。 第２実施形態に係る省電力制御装置の構成例を示す図である。 転送数計測部７０２のフローチャート（カウンタ部）である。 転送数計測部７０２のフローチャート（制御部）である。 転送数計測部７０２の動作波形の一例を示す図である。

以下、添付図面を参照して実施形態を詳しく説明する。尚、以下の実施形態は特許請求の範囲に係る発明を限定するものでするものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。

（第１実施形態）
本発明に係る電源制御装置の第１実施形態として、省電力制御装置を例に挙げて以下に説明する。なお、以下の説明においては、特に断りの無い限り各信号の極性は正極性（「１」でアサート）であり、「負論理」と示された信号の極性は負極性（「０」でアサート）である。

＜装置構成＞
図１は、第１実施形態に係る省電力制御装置の構成例を示す図である。省電力制御装置は、電源遮断対象部１０１、アイドル状態検出部１０２、電源遮断シーケンス制御部１０３、転送準備信号制御部１０４を有する。また、アイソレーションセル部１０５、パワースイッチ部１０６を有する。

電源遮断対象部１０１は電源遮断対象の回路である。電源遮断シーケンス制御部１０３の制御に基づき、電源遮断対象部１０１に対する電源遮断および電源復帰処理が行われる。電源遮断対象部１０１には、アドレスチャネルとレスポンスチャネルの２つのチャネルを持つ、Ｖａｌｉｄ−Ｒｅａｄｙハンドシェイクプロトコルのバスが接続されている。アドレスチャネルの信号がａｄｄｒ＿ｒｅａｄｙおよびａｄｄｒ＿ｖａｌｉｄであり、レスポンスチャネルの信号がｒｅｓｐ＿ｒｅａｄｙおよびｒｅｓｐ＿ｖａｌｉｄである。ａｄｄｒ＿ｖａｌｉｄおよびｒｅｓｐ＿ｒｅａｄｙは、外部バス（不図示）から電源遮断対象部１０１への信号である。同様に、ａｄｄｒ＿ｒｅａｄｙとｒｅｓｐ＿ｖａｌｉｄは、電源遮断対象部１０１から外部バス（不図示）への信号である。

電源遮断対象部１０１は、アドレスチャネルのハンドシェイク発生からレスポンスチャネルのハンドシェイク発生までの期間のみ処理を行い、それ以外の期間はアイドル状態となる。また、電源遮断対象部１０１は、複数個の転送を続けて処理する、アウトスタンディング処理に対応しており、ここでは、電源遮断対象部１０１のアウトスタンディング数は「８」である。

ここでは、電源遮断対象部１０１は、１つのアドレスチャネルと１つのレスポンスチャネルを持つＶａｌｉｄ−Ｒｅａｄｙハンドシェイクプロトコルのバスを有している。しかし、電源遮断対象部１０１が有するバスのプロトコルは、この例だけに限定されない。例えば、電源遮断対象部１０１は複数のアドレスチャネルや複数のレスポンスチャネルを持つＶａｌｉｄ−Ｒｅａｄｙハンドシェイクプロトコルのバスを有していても良い。また、電源遮断対象部１０１は、Ｒｅｑ−Ａｃｋハンドシェイクプロトコルのバスを有していても良い。

アイドル状態検出部１０２は、電源遮断対象部１０１がアイドル状態にあるか否かを検出する。そして電源遮断対象部１０１がアイドル状態である場合に、電源遮断シーケンス制御部１０３に対してアイドル状態通知信号をアサート出力可能に構成されている。アイドル状態検出部１０２の詳細な動作は図２を参照して後述する。

電源遮断シーケンス制御部１０３は、電源遮断対象部１０１の電源遮断制御を行う。電源遮断シーケンス制御部１０３は、ＣＰＵ（不図示）から入力される電源遮断要求信号がアサートされており、かつアイドル状態通知信号がアサートされた場合に、電源遮断対象部１０１に対する電源遮断処理を実行する。また、電源遮断シーケンス制御部１０３は、アイドル状態通知信号がアサートされている場合に、電源遮断対象部１０１がアイドル状態にあると検知する。

電源遮断シーケンス制御部１０３は、電源遮断処理の実行中に、転送準備信号制御信号、電源遮断要求ＡＣＫ信号、アイソレーションセル制御信号、クロック停止指示信号、リセットアサート指示信号、パワースイッチ制御信号、を適宜制御していく。電源遮断シーケンス制御部１０３の詳細な動作は図３を参照して後述する。

転送準備信号制御部１０４は、電源遮断シーケンス制御部１０３が電源遮断対象部１０１に対する電源遮断処理を実行する場合に、電源遮断対象部１０１から出力される転送準備信号をネゲートする。こうすることで、電源遮断処理の開始にあたり、電源遮断対象部１０１が新しい転送を受信しない（受信を抑止する）ように転送制御する。なお、転送準備信号制御部１０４の制御を後述するアイソレーションセル部１０５において行うよう構成してもよい。

アイソレーションセル部１０５は、電源遮断シーケンス制御部１０３によりアイソレーション制御信号がアサートされた場合に、電源遮断対象部１０１とそれ以外の電源ドメインとの間を跨ぐ信号の値を固定する。そして、アイソレーションセル部１０５から出力される全ての信号の値が固定された後に、アイソレーションセル制御ＡＣＫ信号をアサートし、電源遮断シーケンス制御部１０３に各信号のアイソレーション処理の完了を通知する。

パワースイッチ部１０６は、電源遮断シーケンス制御部１０３からパワースイッチ制御信号がアサートされた場合に、電源遮断対象部１０１に対して外部から供給される電源電圧Ｖｄｄを遮断する。そして、電源遮断対象部１０１に対して、電源遮断制御された電源電圧であるＶｄｄ１を入力する。パワースイッチ部１０６は、パワースイッチ制御ＡＣＫ信号を電源遮断シーケンス制御部１０３に対してアサートすることで、Ｖｄｄ（電源遮断対象部１０１の電源）の遮断が実行されたことを示す。

＜信号の説明＞
なお、図１に含まれる各信号の用途は以下の通りである。
・ａｄｄｒ＿ｒｅａｄｙ：アドレスチャネルのｒｅａｄｙ信号。
・ａｄｄｒ＿ｖａｌｉｄ：アドレスチャネルのｖａｌｉｄ信号。
・ｒｅｓｐ＿ｒｅａｄｙ：レスポンスチャネルのｒｅａｄｙ信号。
・ｒｅｓｐ＿ｖａｌｉｄ：レスポンスチャネルのｖａｌｉｄ信号。
・ａｄｄｒ＿ｒｅａｄｙ１：転送準備信号制御部１０４により制御される前のａｄｄｒ＿ｒｅａｄｙ。
・ａｄｄｒ＿ｒｅａｄｙ２：アイソレーションセル部１０５によりアイソレーション処理される前のａｄｄｒ＿ｒｅａｄｙ１。
・ａｄｄｒ＿ｖａｌｉｄ１：アイソレーションセル部１０５によりアイソレーション処理された後のａｄｄｒ＿ｖａｌｉｄ。
・ｒｅｓｐ＿ｒｅａｄｙ１：アイソレーションセル部１０５によりアイソレーション処理された後のｒｅｓｐ＿ｒｅａｄｙ。
・ｒｅｓｐ＿ｖａｌｉｄ１：アイソレーションセル部１０５によりアイソレーション処理される前のｒｅｓｐ＿ｖａｌｉｄ。
・転送準備信号制御信号：転送準備信号制御部１０４に対して、ａｄｄｒ＿ｒｅａｄｙのネゲート制御を指示するための信号（レベル信号）。
・アイドル状態通知信号：電源遮断シーケンス制御部１０３に対して、電源遮断対象部１０１のアイドル状態を通知するための信号（レベル信号）。
・アイドル状態通知信号１：アイソレーションセル部１０５によりアイソレーション処理される前のアイドル状態通知信号。
・電源遮断要求信号：電源遮断シーケンス制御部１０３に対し、電源遮断対象部１０１の電源遮断処理の実行を要求する信号（外部ＣＰＵ（不図示）から受信される）（レベル信号）。
・電源遮断要求ＡＣＫ信号：外部ＣＰＵ（不図示）に対し、電源遮断要求信号に対する応答を通知する信号（レベル信号）。
・クロック停止指示信号：クロックジェネレータ（不図示）に対し、電源遮断対象部１０１のクロック停止処理の実行を要求する信号（レベル信号）。
・リセットアサート指示信号：リセットジェネレータ（不図示）に対し、電源遮断対象部１０１のリセットアサート処理の実行を要求する信号（レベル信号）。
・アイソレーションセル制御信号：アイソレーションセル部１０５に対し、電源遮断対象部１０１の入出力信号のアイソレーション処理の実行を要求する信号（レベル信号）。
・アイソレーションセル制御ＡＣＫ信号：電源遮断シーケンス制御部１０３に対し、アイソレーションセル制御信号に対する応答を通知する信号。
・パワースイッチ制御信号：パワースイッチ部１０６に対し、電源遮断対象部１０１の電源遮断処理（Ｖｄｄの遮断）の実行を要求する信号（レベル信号）。
・パワースイッチ制御ＡＣＫ信号：電源遮断シーケンス制御部１０３に対し、パワースイッチ制御信号に対する応答を通知する信号。
・Ｖｄｄ：電源遮断対象部１０１の電源遮断前の電源電圧。
・Ｖｄｄ１：電源遮断対象部１０１の電源遮断後の電源電圧（パワースイッチ部１０６により遮断される）。

＜装置の動作＞
以下では、省電力制御装置における動作について説明する。以下では、まず、電源遮断シーケンス制御部１０３に入力されるアイドル状態通知信号を生成するアイドル状態検出部１０２の動作について図２を参照して説明する。その後、電源遮断時及び電源復帰時それぞれにおける電源遮断シーケンス制御部１０３の動作について図３及び図４を参照して説明する。

図２は、アイドル状態検出部１０２のフローチャートである。Ｓ２０１では、アイドル状態通知信号はネゲート状態である。

Ｓ２０２では、アイドル状態検出部１０２は、電源遮断対象部１０１が処理実行中か否かを判定する。電源遮断対象部１０１が処理実行中の場合はＳ２０３に進み、電源遮断対象部１０１が処理実行中ではない場合はＳ２０４に進む。Ｓ２０３では、アイドル状態検出部１０２は、アイドル状態通知信号をアサート状態に変更し、Ｓ２０２に戻る。Ｓ２０４では、アイドル状態検出部１０２は、アイドル状態通知信号をネゲート状態に変更し、Ｓ２０２に戻る。

図３は、電源遮断シーケンス制御部１０３の電源遮断時のフローチャートである。Ｓ３０１では、転送準備信号制御信号、電源遮断要求ＡＣＫ信号、アイソレーションセル制御信号、クロック停止指示信号、リセットアサート指示信号、パワースイッチ制御信号の各信号はネゲート状態である。

Ｓ３０２では、電源遮断シーケンス制御部１０３は、電源遮断要求信号がアサート状態であるか否かを判定する。電源遮断要求信号は、外部ＣＰＵ（不図示）から電源遮断シーケンス制御部１０３に対し、電源遮断対象部１０１の電源制御を実行することを要求する場合にアサートされる信号である。電源遮断要求信号がアサート状態である場合はＳ３０３に進み、電源遮断要求信号がネゲート状態である場合はＳ３０２の判定を繰り返す。すなわち、電源遮断要求信号がアサートされていない状態では、仮にアイドル状態通知信号がアサートされても、電源遮断シーケンス制御部１０３は電源遮断対象部１０１の電源制御を実行しない。

Ｓ３０３では、電源遮断シーケンス制御部１０３は、電源遮断要求ＡＣＫ信号をアサート状態に変更する。Ｓ３０４では、電源遮断シーケンス制御部１０３は、転送準備信号制御信号をアサート状態に変更する。これにより、転送準備信号制御部１０４が電源遮断対象部１０１から出力される転送準備信号をネゲートすることになり、電源遮断対象部１０１は、電源遮断処理実行時に新しい転送を受信しないことになる。

Ｓ３０５では、電源遮断シーケンス制御部１０３は、アイドル状態通知信号がアサート状態であるか否かを判定する。アイドル状態通知信号がアサート状態の場合（アイドル状態であると検知した場合）はＳ３０６に進み、アイドル状態通知信号がネゲート状態である場合（アイドル状態でないと検知した場合）はＳ３０５の判定を繰り返す。

Ｓ３０６では、電源遮断シーケンス制御部１０３は、クロック停止指示信号をアサート状態に変更する。これにより、電源遮断対象部１０１のクロックが停止される。Ｓ３０６以降のフローは、電源遮断対象部１０１の電源供給を停止するために必要なフローである。Ｓ３０７では、電源遮断シーケンス制御部１０３は、アイソレーションセル制御信号をアサート状態に変更する。これにより、アイソレーションセル部１０５にアイソレーション処理を実行させ、アイソレーションセル部１０５から出力される全ての信号の値が固定された状態になる。

Ｓ３０８では、電源遮断シーケンス制御部１０３は、アイソレーションセル制御ＡＣＫ信号がアサート状態であるか否かを判定する。アイソレーションセル制御ＡＣＫ信号がアサート状態である場合はＳ３０９に進み、アイソレーションセル制御ＡＣＫ信号がネゲート状態である場合はＳ３０８の判定を繰り返す。

Ｓ３０９では、電源遮断シーケンス制御部１０３は、転送準備信号制御信号をネゲート状態に変更する。これは、電源復帰後に転送準備信号制御信号をネゲートさせることで、ａｄｄｒ＿ｒｅａｄｙ信号が常にネゲートされる状況を防ぐためである。Ｓ３１０では、電源遮断シーケンス制御部１０３は、リセットアサート指示信号をアサート状態に変更する。これにより、電源遮断対象部１０１のリセット信号をアサートする。これは電源復帰直後に、電源遮断対象部１０１をリセットして内部回路を初期化するためである。Ｓ３１１では、パワースイッチ制御信号をアサート状態に変更する。これにより、電源遮断対象部１０１への電源が遮断される。

Ｓ３１２では、電源遮断シーケンス制御部１０３は、パワースイッチ制御ＡＣＫ信号がアサート状態であるか否かを判定する。パワースイッチ制御ＡＣＫ信号がアサート状態である場合は電源遮断処理を完了し、パワースイッチ制御ＡＣＫ信号がネゲート状態である場合はＳ３１２の判定を繰り返す。

図４は、電源遮断シーケンス制御部１０３の電源復帰時のフローチャートである。Ｓ４０１では、電源遮断要求ＡＣＫ信号、アイソレーションセル制御信号、クロック停止指示信号、リセットアサート指示信号、パワースイッチ制御信号の各信号はアサート状態である。一方で、転送準備信号制御信号はネゲート状態である。

Ｓ４０２では、電源遮断シーケンス制御部１０３は、電源遮断要求信号がネゲート状態であるか否かを判定する。電源遮断要求信号がアサート状態である場合はＳ４０２の判定を繰り返し、電源遮断要求信号がネゲート状態である場合はＳ４０３に進む。

Ｓ４０３では、電源遮断シーケンス制御部１０３は、パワースイッチ制御信号をネゲート状態に変更する。これにより、電源遮断対象部１０１の電源であるＶｄｄ１が供給状態になる。

Ｓ４０４では、電源遮断シーケンス制御部１０３は、パワースイッチ制御ＡＣＫ信号がネゲート状態であるか否かを判定する。パワースイッチ制御ＡＣＫ信号がアサート状態である場合はＳ４０４の判定を繰り返し、パワースイッチ制御ＡＣＫ信号がネゲート状態である場合はＳ４０５に進む。

Ｓ４０５では、電源遮断シーケンス制御部１０３は、リセットアサート指示信号をネゲート状態に変更する。これにより、電源遮断対象部１０１のリセット信号をネゲートし、リセット状態を解除する。Ｓ４０６では、電源遮断シーケンス制御部１０３は、アイソレーションセル制御信号をネゲート状態に変更する。これにより、アイソレーションセル部１０５の出力信号のアイソレーション状態を解除させる。

Ｓ４０７では、電源遮断シーケンス制御部１０３は、アイソレーションセル制御ＡＣＫ信号がネゲート状態であるか否かを判定する。アイソレーションセル制御ＡＣＫ信号がアサート状態である場合はＳ４０７の判定を繰り返し、アイソレーションセル制御ＡＣＫ信号がネゲート状態である場合はＳ４０８に進む。

Ｓ４０８では、電源遮断シーケンス制御部１０３は、クロック停止指示信号をアサート状態に変更する。これにより、電源遮断対象部１０１のクロックが再開される。Ｓ４０９では、電源遮断シーケンス制御部１０３は、電源遮断要求ＡＣＫ信号をネゲート状態に変更し、電源復帰処理を完了する。

＜動作例＞
図５は、アイドル状態検出部１０２の動作波形の一例を示す図である。以下では、図５に示した動作波形に関してアイドル状態検出部１０２の動作を説明する。なお、電源遮断対象部１０１の転送のアウトスタンディング数は「８」である。

時刻Ｔ１では、ａｄｄｒ＿ｒｅａｄｙとａｄｄｒ＿ｖａｌｉｄとによるハンドシェイクが発生し、次サイクルで電源遮断対象部１０１内部に滞留する転送数が「１」となる。その結果、１サイクル後の時刻Ｔ２では、電源遮断対象部１０１の内部状態が「ＩＤＬＥ」から「ＢＵＳＹ」に変更される。同様に、時刻Ｔ２、Ｔ４、Ｔ５では、ａｄｄｒ＿ｒｅａｄｙとａｄｄｒ＿ｖａｌｉｄとによるハンドシェイクが発生している。時刻Ｔ５でのａｄｄｒ＿ｒｅａｄｙとａｄｄｒ＿ｖａｌｉｄとによるハンドシェイク発生により、次サイクルで電源遮断対象部１０１内部に滞留する転送数が「４」となる。

時刻Ｔ７では、転送準備信号制御信号が電源遮断シーケンス制御部１０３によりネゲートされる（Ｓ３０４）。これにより、同時刻Ｔ７では、ａｄｄｒ＿ｒｅａｄｙはネゲートされる。その後、時刻Ｔ７〜Ｔ１５において、転送準備信号制御信号はネゲートされ続けるため、それに応じてａｄｄｒ＿ｒｅａｄｙも時刻Ｔ７〜Ｔ１５においてネゲートされ続ける。また、時刻Ｔ７では、レスポンスチャネルのｒｅｓｐ＿ｒｅａｄｙとｒｅｓｐ＿ｖａｌｉｄとによるハンドシェイクが発生し、次サイクルで電源遮断対象部１０１内部に滞留する転送数が「３」となる。同様に、時刻Ｔ８、Ｔ９、Ｔ１１では、ｒｅｓｐ＿ｒｅａｄｙとｒｅｓｐ＿ｖａｌｉｄとによるハンドシェイクが発生している。時刻Ｔ１１でのｒｅｓｐ＿ｒｅａｄｙとｒｅｓｐ＿ｖａｌｉｄとによるハンドシェイク発生により、次サイクルで電源遮断対象部１０１内部に滞留する転送数が「０（ゼロ）」となる。時刻Ｔ１１では、電源遮断対象部１０１内部に滞留する転送数が「１」であり、同じサイクルで、ｒｅｓｐ＿ｒｅａｄｙとｒｅｓｐ＿ｖａｌｉｄとによるハンドシェイクが発生している。その結果、同サイクルの時刻Ｔ１１では、電源遮断対象部１０１の内部状態が「ＢＵＳＹ」から「ＩＤＬＥ」に変更される。

一方で、時刻Ｔ９では、ａｄｄｒ＿ｖａｌｉｄがアサートされる。しかし、時刻Ｔ７〜Ｔ１５においては、ａｄｄｒ＿ｒｅａｄｙは転送準備信号制御信号のネゲートに伴い、ネゲートされている。そのため、時刻Ｔ９〜Ｔ１５において、ａｄｄｒ＿ｒｅａｄｙとａｄｄｒ＿ｖａｌｉｄとによるハンドシェイクは発生しないため、時刻Ｔ９〜Ｔ１５の間、ａｄｄｒ＿ｖａｌｉｄはアサートされ続ける。アイドル状態通知信号は、電源遮断対象部１０１の内部状態が「ＩＤＬＥ」となる同サイクルにおいてアサートされる。すなわち、時刻Ｔ０〜Ｔ１および時刻Ｔ１１〜Ｔ１５の間、アイドル状態通知信号はアサートされる。

図６は、電源遮断シーケンス制御部１０３の動作波形の一例を示す図である。なお、例えば、実際の半導体デバイスの物理特性に応じて、各信号の遷移に掛かるサイクル数は異なり得る。

時刻Ｔ１では、外部ＣＰＵ（不図示）が電源遮断要求信号をアサートする（Ｓ３０２）。これにより、時刻Ｔ２では、電源遮断シーケンス制御部１０３は電源遮断要求ＡＣＫ信号をアサートする（Ｓ３０３）。これにより電源遮断処理が開始される。時刻Ｔ３では、電源遮断シーケンス制御部１０３は転送準備信号制御信号をアサートする（Ｓ３０４）。これにより、図５に示すように、転送準備信号制御部１０４はａｄｄｒ＿ｒｅａｄｙ信号をネゲートする。その結果、時刻Ｔ７では、アイドル状態検出部１０２はアイドル状態通知信号をアサートする（Ｓ３０５）。時刻Ｔ８では、電源遮断シーケンス制御部１０３はクロック停止指示信号をアサートする（Ｓ３０６）。これにより、時刻Ｔ９では、電源遮断対象部１０１のクロックが停止する。

時刻Ｔ９では、電源遮断シーケンス制御部１０３はアイソレーションセル制御信号をアサートする（Ｓ３０７）。これにより、アイソレーションセル部１０５はアイソレーション処理を実行し、時刻Ｔ１０では、アイソレーションセル制御ＡＣＫ信号をアサートする（Ｓ３０８）。時刻Ｔ１１では、電源遮断シーケンス制御部１０３は転送準備信号制御信号をネゲートする（Ｓ３０９）。また、時刻Ｔ１１では、電源遮断シーケンス制御部１０３はリセットアサート指示信号をアサートする（Ｓ３１０）。これにより、電源遮断対象部１０１のリセットがアサートされる。時刻Ｔ１２では、電源遮断シーケンス制御部１０３はパワースイッチ制御信号をアサートする（Ｓ３１１）。これにより、時刻Ｔ１３より電源遮断対象部１０１の電源が遮断される。また、時刻Ｔ１４では、パワースイッチ部１０６はパワースイッチ制御ＡＣＫ信号をアサートする（Ｓ３１２）。

時刻Ｔ２１では、外部ＣＰＵ（不図示）が電源遮断要求信号をネゲートする（Ｓ４０２）。これにより電源遮断処理の終了処理が開始される。時刻Ｔ２２では、電源遮断シーケンス制御部１０３はパワースイッチ制御信号をネゲートする（Ｓ４０３）。これにより、時刻Ｔ２３より電源遮断対象部１０１の電源が復帰する。時刻Ｔ２４では、電源遮断シーケンス制御部１０３は電源遮断要求ＡＣＫ信号をネゲートする（Ｓ４０４）。時刻Ｔ２５では、電源遮断シーケンス制御部１０３はリセットアサート指示信号をネゲートする（Ｓ４０５）。これにより、電源遮断対象部１０１のリセットが解除される。時刻Ｔ２６では、電源遮断シーケンス制御部１０３はアイソレーションセル制御信号をネゲートする（Ｓ４０６）。これにより、アイソレーションセル部１０５は、アイソレーション処理を終了し、時刻Ｔ２７においてアイソレーションセル制御ＡＣＫ信号をネゲートする（Ｓ４０７）。時刻Ｔ２８では、電源遮断シーケンス制御部１０３はクロック停止指示信号をネゲートする（Ｓ４０８）。これにより時刻Ｔ２９から電源遮断対象部１０１のクロックの供給が再開する。時刻Ｔ２９では、電源遮断シーケンス制御部１０３は電源遮断要求ＡＣＫ信号をネゲートする（Ｓ４０９）。これにより、電源遮断処理の終了処理が完了する。

以上説明したとおり第１実施形態によれば、電源遮断対象部１０１がアイドル状態であることを確認し、アイソレーションセル部１０５及びパワースイッチ部１０６を制御する。そのため、電源遮断に入る際の処理時間を短縮し、かつ、非周期的に動作するモジュールの電源遮断にも対応することができる。これにより、電源遮断に伴うシステムのパフォーマンス低下を低減することが可能となる。

（第２実施形態）
第２実施形態では、電源遮断対象部１０１がアイドル状態であるか否かの検出を、電源遮断対象部１０１の入出力を監視することに行う形態について説明する。

＜装置構成＞
図７は、第２実施形態に係る省電力制御装置の構成例を示す図である。省電力制御装置は、電源遮断対象部１０１、電源遮断シーケンス制御部１０３、転送準備信号制御部１０４、転送数計測部７０２、カウントアップ信号生成部７０７、カウントダウン信号生成部７０８を有する。また、アイソレーションセル部１０５、パワースイッチ部１０６を有する。このうち、電源遮断対象部１０１、電源遮断シーケンス制御部１０３、転送準備信号制御部１０４、アイソレーションセル部１０５、パワースイッチ部１０６に関しては、第１実施形態（図１）と同様であるため説明を省略する。

第２実施形態に係る構成（図７）では、第１実施形態に係る構成（図１）に存在したアイドル状態検出部１０２が存在せず、代わりに転送数計測部７０２、カウントアップ信号生成部７０７、カウントダウン信号生成部７０８が存在する。

転送数計測部７０２は、電源遮断対象部１０１内部に滞留する転送数を計測する。具体的には、電源遮断対象部１０１の入出力である、Ｖａｌｉｄ−Ｒｅａｄｙハンドシェイクプロトコルのバスの制御信号を取得し、そのハンドシェイク動作より、電源遮断対象部１０１内部に滞留する転送数を計測する。そして、電源遮断対象部１０１内部の転送数が「０（ゼロ）」となった場合に、電源遮断シーケンス制御部１０３に対してアイドル状態通知信号をアサートする。転送数計測部７０２の詳細なシーケンスについては図８を参照して後述する。

カウントアップ信号生成部７０７は、ａｄｄｒ＿ｒｅａｄｙおよびａｄｄｒ＿ｖａｌｉｄの信号の値を取得する。そしてａｄｄｒ＿ｒｅａｄｙとａｄｄｒ＿ｖａｌｉｄとによるハンドシェイクが成立した場合に、転送数計測部７０２に対してカウントアップ信号（パルス信号）をアサートする。

カウントダウン信号生成部７０８は、ｒｅｓｐ＿ｒｅａｄｙおよびｒｅｓｐ＿ｖａｌｉｄの信号の値を取得する。そしてｒｅｓｐ＿ｒｅａｄｙとｒｅｓｐ＿ｖａｌｉｄとによるハンドシェイクが成立した場合に、転送数計測部７０２に対してカウントダウン信号（パルス信号）をアサートする。

＜装置の動作＞
図８は、転送数計測部７０２のカウンタ部におけるフローチャートである。Ｓ８０１では、転送数計測部７０２のカウント数は「０」である。

Ｓ８０２では、転送数計測部７０２は、「カウントアップ信号＝１」かつ「カウントダウン信号＝０」であるか否かを判定する。Ｓ８０２の判定がＹｅｓの場合は、転送数計測部７０２のカウント数をインクリメント（１加算）し（Ｓ８０３）、Ｓ８０２の判定がＮｏの場合は、Ｓ８０３をスキップする。

Ｓ８０４では、転送数計測部７０２は、「カウントアップ信号＝０」かつ「カウントダウン信号＝１」であるか否かを判定する。Ｓ８０４の判定がＹｅｓの場合は、転送数計測部７０２のカウント数をデクリメント（１減算）し（Ｓ８０５）、Ｓ８０４の判定がＮｏの場合は、Ｓ８０５をスキップする。その後はＳ８０２に戻り、Ｓ８０２及びＳ８０４の判定を繰り返し実行する。

図９は、転送数計測部７０２の制御部におけるフローチャートである。Ｓ９０１では、アイドル状態通知信号はネゲート状態である。

Ｓ９０２では、転送数計測部７０２は、転送数計測部７０２のカウント数が「０」であるか否かを判定する。転送数計測部７０２のカウント数が「０」である場合はＳ９０４に進み、転送数計測部７０２のカウント数が「０」でない場合はＳ９０３に進む。

Ｓ９０３では、転送数計測部７０２は、「転送数計測部のカウント数＝１」かつ「カウントアップ信号＝０」かつ「カウントダウン信号＝１」であるか否かを判定する。Ｓ９０３の判定がＹｅｓの場合はＳ９０４に進み、Ｓ９０３の判定がＮｏの場合はＳ９０５に進む。

Ｓ９０４では、転送数計測部７０２は、アイドル状態通知信号をアサート状態に変更し、その後Ｓ９０２に戻る。Ｓ９０５では、転送数計測部７０２は、アイドル状態通知信号をネゲート状態に変更し、その後Ｓ９０２に戻る。

電源遮断シーケンス制御部１０３のフローチャートは、第１実施形態の電源遮断シーケンス制御部１０３のフローチャート（図３および図４）と同様であるため説明は省略する。

＜動作例＞
図１０は、転送数計測部７０２の動作波形の一例を示す図である。以下では、図１０に示した動作波形に関して転送数計測部７０２の動作を説明する。なお、電源遮断対象部１０１の転送のアウトスタンディング数は「８」である。

時刻Ｔ１では、ａｄｄｒ＿ｒｅａｄｙとａｄｄｒ＿ｖａｌｉｄとによるハンドシェイクが発生し、次サイクルで転送数計測部７０２のカウント数が「１」となる。同様に、時刻Ｔ２、Ｔ４、Ｔ５では、ａｄｄｒ＿ｒｅａｄｙとａｄｄｒ＿ｖａｌｉｄとによるハンドシェイクが発生している。時刻Ｔ５でのａｄｄｒ＿ｒｅａｄｙとａｄｄｒ＿ｖａｌｉｄとによるハンドシェイク発生により、次サイクルで転送数計測部７０２のカウント数が「４」となる。

時刻Ｔ７では、転送準備信号制御信号が電源遮断シーケンス制御部１０３によりネゲートされる（Ｓ３０４）。これにより、同時刻Ｔ７では、ａｄｄｒ＿ｒｅａｄｙはネゲートされる。その後、時刻Ｔ７〜Ｔ１５の間、転送準備信号制御信号はネゲートされ続けるため、それに応じて時刻Ｔ７〜Ｔ１５の間、ａｄｄｒ＿ｒｅａｄｙもネゲートされ続ける。

時刻Ｔ８では、レスポンスチャネルのｒｅｓｐ＿ｒｅａｄｙとｒｅｓｐ＿ｖａｌｉｄとによるハンドシェイクが発生し、次サイクルで転送数計測部７０２のカウント数が「３」となる。同様に、時刻Ｔ８、Ｔ９、Ｔ１１では、ｒｅｓｐ＿ｒｅａｄｙとｒｅｓｐ＿ｖａｌｉｄとによるハンドシェイクが発生している。時刻Ｔ１１でのｒｅｓｐ＿ｒｅａｄｙとｒｅｓｐ＿ｖａｌｉｄとによるハンドシェイク発生により、次サイクルで転送数計測部７０２のカウント数が「０」となる。時刻Ｔ１１では、転送数計測部７０２のカウント数が「１」であり、同じサイクルでｒｅｓｐ＿ｒｅａｄｙとｒｅｓｐ＿ｖａｌｉｄとによるハンドシェイクが発生している。その結果、時刻Ｔ１１において、アイドル状態通知信号がアサートされる（Ｓ９０３〜Ｓ９０４）。

一方で、時刻Ｔ９では、ａｄｄｒ＿ｖａｌｉｄがアサートされる。しかし、時刻Ｔ７〜Ｔ１５においては、ａｄｄｒ＿ｒｅａｄｙは転送準備信号制御信号のネゲートに伴い、ネゲートされている。そのため、時刻Ｔ９〜Ｔ１５ではａｄｄｒ＿ｒｅａｄｙとａｄｄｒ＿ｖａｌｉｄとによるハンドシェイクは発生しないため、時刻Ｔ９〜Ｔ１５の間、ａｄｄｒ＿ｖａｌｉｄはアサートされ続ける。

アイドル状態通知信号は、時刻Ｔ１１および転送数計測部７０２のカウント数が「０」となる同サイクルにおいてアサートされる。すなわち、時刻Ｔ０〜Ｔ１および時刻Ｔ１１〜Ｔ１５の間、アイドル状態通知信号はアサートされる。

電源遮断シーケンス制御部１０３の動作の波形は、第１実施形態における電源遮断シーケンス制御部１０３の動作の波形（図６）と同様であるため説明は省略する。

以上説明したとおり第２実施形態によれば、電源遮断対象部１０１がアイドル状態であることを、電源遮断対象部１０１内部に滞留する転送数を計測することにより確認する。これにより、第１実施形態と同様、電源遮断に伴うシステムのパフォーマンス低下を低減することが可能となる。

（その他の実施例）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。

１０１ 電源遮断対象部； １０２ アイドル状態検出部； １０３ 電源遮断シーケンス制御部； １０４ 転送準備信号制御部； １０５ アイソレーションセル部； １０６ パワースイッチ部

Claims (8)

1. 対象モジュールへの電源供給を制御する電源制御装置であって、
   前記対象モジュールが処理を実行していないアイドル状態であるか否かを検知する検知手段と、
   前記対象モジュールへの電源遮断処理を実行する遮断制御手段と、
   前記対象モジュールへの処理の転送を制御する転送制御手段と、
   を有し、
   前記遮断制御手段は、前記対象モジュールに対する電源遮断要求を受信しかつ前記検知手段により前記対象モジュールがアイドル状態であると検知された場合に、前記電源遮断処理の実行を開始し、
   前記転送制御手段は、前記遮断制御手段が前記電源遮断処理の実行を開始してから前記対象モジュールの信号のアイソレーション処理が完了するまでの間、前記対象モジュールへの処理の新しい処理の転送を抑止するよう制御する
   ことを特徴とする電力制御装置。
2. 前記対象モジュールは、前記対象モジュールが処理を実行していないアイドル状態であるか否かを通知する通知信号を出力可能に構成されており、
   前記検知手段は、前記対象モジュールから出力された前記通知信号に基づいて、該対象モジュールがアイドル状態であるか否かを検知する
   ことを特徴とする請求項１に記載の電力制御装置。
3. 前記検知手段は、前記対象モジュールの入出力に基づいて、該対象モジュールに滞留する処理の転送数を判定し、該判定した転送数に基づいて該対象モジュールがアイドル状態であるか否かを検知する
   ことを特徴とする請求項１に記載の電力制御装置。
4. 前記検知手段は、前記判定した転送数がゼロである場合に前記対象モジュールがアイドル状態であると検知する
   ことを特徴とする請求項３に記載の電力制御装置。
5. 前記転送制御手段は、アイソレーションセルを用いて前記アイソレーション処理を実行する
   ことを特徴とする請求項１乃至４の何れか１項に記載の電力制御装置。
6. 前記転送制御手段は、更に、前記アイソレーションセルを用いて前記対象モジュールへの処理の新しい処理の転送を抑止する
   ことを特徴とする請求項５に記載の電力制御装置。
7. 前記遮断制御手段は、更に、前記対象モジュールに対する前記電源遮断要求が解除された場合に、前記対象モジュールへの電源復帰処理を実行する
   ことを特徴とする請求項１乃至６の何れか１項に記載の電力制御装置。
8. 対象モジュールへの電源供給を制御する電源制御装置の制御方法であって、
   前記電源制御装置は、
   前記対象モジュールへの電源遮断処理を実行する遮断制御手段と、
   前記対象モジュールへの処理の転送を制御する転送制御手段と、
   を有し、
   前記制御方法は、
   前記対象モジュールが処理を実行していないアイドル状態であるか否かを検知する検知工程と、
   前記遮断制御手段が、前記対象モジュールに対する電源遮断要求を受信しかつ前記検知工程において前記対象モジュールがアイドル状態であると検知された場合に、前記電源遮断処理の実行を開始する開始工程と、
   前記転送制御手段が、前記電源遮断処理の実行を開始してから前記対象モジュールの信号のアイソレーション処理が完了するまでの間、前記対象モジュールへの処理の新しい処理の転送を抑止するよう制御する制御工程と、
   を含む
   ことを特徴とする制御方法。

Images