JP2021022918A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）に内蔵するメモリやＬＳＩ外部にあるメモリから音声データを読み出して再生する半導体装置において、Ｉ２Ｓ（Ｉｎｔｅｒ−ＩＣ Ｓｏｕｎｄ）など外部から入力されるシリアルオーディオ入力データとのミキシングに関する。 The present invention relates to a semiconductor device that reads and reproduces audio data from a memory built in an LSI (Large Scale Integration) or a memory outside the LSI, and a serial audio input data input from the outside such as I2S (Inter-IC Sound). Regarding mixing.
図１は、音声信号を出力する半導体装置１００の構成例を示す図である。半導体装置１００は、図１に示すように、タイミング生成部１１０と、再生処理（デコード）部１２０と、ミキシング部１３０と、メモリ１４０とにより構成されている。タイミング生成部１１０は、半導体装置１００内部の基本クロックを使ってカウンタを動作させてサンプリング周期を生成する。例えば、タイミング生成部１１０は、図２に示すように任意のカウンタ満了値ｎを設定して基本クロックをカウントし、ｎ回目の基本クロックの立ち上がりによってカウンタ一致信号を出力することで、その周期に同期した信号（ｆｓｓｙｎｃ信号）を生成する。半導体装置１００の動作としては、図３に示すように、タイミング生成部１１０がｆｓｓｙｎｃ信号を生成し（１）、再生処理（デコード）部１２０が、このｆｓｓｙｎｃ信号をトリガに再生チャネルを時分割してメモリ１４０から音声データを読出し（２）、読み出した音声データをデコードし（３）、ミキシング部１３０が、デコードされた音声データを最終的にミキシングして出力している（４）。 FIG. 1 is a diagram showing a configuration example of a semiconductor device 100 that outputs an audio signal. As shown in FIG. 1, the semiconductor device 100 includes a timing generation unit 110, a reproduction processing (decoding) unit 120, a mixing unit 130, and a memory 140. The timing generation unit 110 operates a counter using the basic clock inside the semiconductor device 100 to generate a sampling period. For example, as shown in FIG. 2, the timing generation unit 110 sets an arbitrary counter expiration value n, counts the basic clock, and outputs a counter match signal at the rise of the nth basic clock to set the cycle. Generates a synchronized signal (fssync signal). As an operation of the semiconductor device 100, as shown in FIG. 3, the timing generation unit 110 generates an fssync signal (1), and the reproduction processing (decoding) unit 120 time-divides the reproduction channel using the fssync signal as a trigger. The audio data is read from the memory 140 (2), the read audio data is decoded (3), and the mixing unit 130 finally mixes and outputs the decoded audio data (4).
半導体装置１００が、Ｉ２Ｓ等のシリアルオーディオデータとのミキシングを行う場合は、図４のようにメモリ１４０からの読出し及び再生処理を４チャンネルから２チャンネルに減らし、メモリ読出しによる音声再生を２チャンネル、シリアルオーディオデータ（Ｌｃｈ／Ｒｃｈ）を２チャンネルの、合計４チャンネルでミキシング処理を行う。 When the semiconductor device 100 mixes with serial audio data such as I2S, the reading and playback processing from the memory 140 is reduced from 4 channels to 2 channels as shown in FIG. 4, and the audio reproduction by memory reading is performed by 2 channels. The serial audio data (Lch / Rch) is mixed with 2 channels, for a total of 4 channels.
また、特許文献１は、システムクロックに基づいて生成されたＢＣＬＫをＬＲＣＬＫの立ち上がり又は立ち下りエッジに同期するよう調整するクロック生成装置を開示している。 Further, Patent Document 1 discloses a clock generator that adjusts BCLK generated based on the system clock so as to synchronize with the rising or falling edge of LRCLK.
しかし、Ｉ２Ｓなどを使って入力されたシリアルオーディオデータと、メモリから読み出した音声データとのミキシング再生を行おうとした場合、シリアルオーディオ入力のサンプリング周期とＬＳＩ内部で生成するサンプリング周期とにずれが生じると、シリアルオーディオ入力の重複取り込みや取りこぼしによる再生音の音質低下が起こる問題があった。 However, when attempting to mix and reproduce the serial audio data input using I2S or the like and the audio data read from the memory, there is a discrepancy between the sampling cycle of the serial audio input and the sampling cycle generated inside the LSI. In addition, there is a problem that the sound quality of the reproduced sound deteriorates due to duplicate capture or omission of the serial audio input.
本発明は、上記の点に鑑みてなされたものであり、メモリから読み出した音声データとシリアルオーディオデータとをミキシングする際に、シリアルオーディオデータの重複取り込みや取りこぼしを抑制し再生音の音質向上を可能とする半導体装置を提供することを目的とする。 The present invention has been made in view of the above points, and when mixing audio data read from a memory and serial audio data, it is possible to suppress duplicate capture and omission of serial audio data and improve the sound quality of reproduced sound. An object of the present invention is to provide a semiconductor device that enables it.
本発明の第１態様に係る半導体装置は、外部から入力されるシリアルオーディオデータの入力タイミングに合わせて同期信号を生成するタイミング生成部と、前記同期信号に基づいてメモリから音声データを読出して音声再生処理を行い複数のチャネル情報を出力する再生処理部と、前記複数のチャネル情報を前記シリアルオーディオデータとミキシングして音声信号を生成するミキシング部と、を有する。 The semiconductor device according to the first aspect of the present invention includes a timing generator that generates a synchronization signal in accordance with the input timing of serial audio data input from the outside, and an audio data that is read from a memory based on the synchronization signal. It has a reproduction processing unit that performs reproduction processing and outputs a plurality of channel information, and a mixing unit that mixes the plurality of channel information with the serial audio data to generate an audio signal.
本発明の第２態様に係る半導体装置は、第１態様に係る半導体装置であって、前記タイミング生成部は、前記シリアルオーディオデータのチャネル切り替えクロックの立ち上がり又は立下りを検出し、検出に応じて前記同期信号を生成する。 The semiconductor device according to the second aspect of the present invention is the semiconductor device according to the first aspect, and the timing generator detects the rise or fall of the channel switching clock of the serial audio data, and responds to the detection. The synchronization signal is generated.
本発明の第３態様に係る半導体装置は、第１態様に係る半導体装置であって、前記タイミング生成部は、前記シリアルオーディオデータのチャネル切り替えクロックの立ち上がり又は立下りを検出したタイミングにおいて、基本クロックで値が増加するカウンタの値をカウンタ満了値として保持し、前記カウンタの値が前記カウンタ満了値と一致したタイミングで前記同期信号を生成する。 The semiconductor device according to the third aspect of the present invention is the semiconductor device according to the first aspect, and the timing generation unit detects a rising edge or a falling edge of the channel switching clock of the serial audio data at a timing when the basic clock is detected. The value of the counter whose value increases in is held as the counter expiration value, and the synchronization signal is generated at the timing when the value of the counter matches the counter expiration value.
本発明の第４態様に係る半導体装置は、第３態様に係る半導体装置であって、前記タイミング生成部は、所定の周期で前記カウンタ満了値を更新する。 The semiconductor device according to the fourth aspect of the present invention is the semiconductor device according to the third aspect, and the timing generation unit updates the counter expiration value at a predetermined cycle.
本発明によれば、メモリから読み出した音声データとシリアルオーディオデータとをミキシングする際に、シリアルオーディオデータの入力タイミングに合わせて同期信号を生成することで、シリアルオーディオ入力の重複取り込みや取りこぼしを抑制し再生音の音質向上を可能とする半導体装置を提供することできる。 According to the present invention, when mixing audio data read from a memory and serial audio data, a synchronization signal is generated according to the input timing of the serial audio data, thereby suppressing duplicate capture or omission of the serial audio input. It is possible to provide a semiconductor device capable of improving the sound quality of reproduced sound.
以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。また、図面の寸法比率は、説明の都合上誇張されており、実際の比率とは異なる場合がある。 Hereinafter, an example of the embodiment of the present invention will be described with reference to the drawings. The same reference numerals are given to the same or equivalent components and parts in each drawing. In addition, the dimensional ratios in the drawings are exaggerated for convenience of explanation and may differ from the actual ratios.
まず、Ｉ２Ｓなどを使って外部から入力されるシリアルオーディオデータと、内部のメモリから読み出した音声データとのミキシング再生を行おうとした場合に、シリアルオーディオ入力のサンプリング周期とＬＳＩ内部で生成するサンプリング周期のずれが生じる理由を説明する。 First, when attempting to mix and reproduce serial audio data input from the outside using I2S or the like and audio data read from the internal memory, the sampling cycle of the serial audio input and the sampling cycle generated inside the LSI The reason why the deviation occurs will be explained.
図５は、外部から入力されるシリアルオーディオデータと、内部のメモリから読み出した音声データとのミキシング再生を説明するタイミングチャートである。ＬＲＣＬＫは、シリアルオーディオデータのチャネルを切り替えるためのクロックである。図５に示したのは、シリアルオーディオデータの周期（ＬＲＣＬＫ周期）が、半導体装置の内部の基本クロックに基づいて生成したｆｓｓｙｎｃ信号の周期より長い場合の例である。 FIG. 5 is a timing chart for explaining the mixing reproduction of the serial audio data input from the outside and the audio data read from the internal memory. LRCLK is a clock for switching the channel of serial audio data. FIG. 5 shows an example in which the period of serial audio data (LRCLK period) is longer than the period of the fssync signal generated based on the basic clock inside the semiconductor device.
ＬＲＣＬＫ周期の方がｆｓｓｙｎｃ信号の周期より長いと、ＬＲＣＬＫ周期のパルスの立ち上がりのタイミングと、ｆｓｓｙｎｃ信号が立ち上がるタイミングとが段々ずれていき、ＬＲＣＬＫの１周期の中にｆｓｓｙｎｃ信号が２度立ち上がる場合がありうる。図５の例では、シリアルオーディオデータのｎ＋３サンプル目において、ＬＲＣＬＫの１周期の中にｆｓｓｙｎｃ信号が２度立ち上がっている。 If the LRCLK cycle is longer than the cycle of the fssync signal, the timing of the pulse rise of the LRCLK cycle and the timing of the rise of the fssync signal gradually deviate, and the fssync signal may rise twice in one cycle of LRCLK. It is possible. In the example of FIG. 5, in the n + 3 sample of the serial audio data, the fssync signal rises twice in one cycle of LRCLK.
このように、ＬＲＣＬＫの１周期の中にｆｓｓｙｎｃ信号が２度立ち上がると、シリアルオーディオデータのサンプルの重複取り込みが発生する。図５の例では、シリアルオーディオデータのｎ＋３サンプル目において、ＬＲＣＬＫの１周期の中にｆｓｓｙｎｃ信号が２度立ち上がっているため、半導体装置は、１つ前のシリアルオーディオデータのｎ＋２サンプル目を２回取り込んでしまう。これがサンプルの重複取り込みである。その為、ＬＲＣＬＫ周期の方がｆｓｓｙｎｃ信号の周期より長いと、音質の劣化が発生する。 In this way, when the fssync signal rises twice in one cycle of LRCLK, duplicate acquisition of serial audio data samples occurs. In the example of FIG. 5, in the n + 3rd sample of the serial audio data, the fssync signal rises twice in one cycle of LRCLK, so that the semiconductor device performs the n + 2nd sample of the previous serial audio data twice. I will take it in. This is the duplicate capture of samples. Therefore, if the LRCLK cycle is longer than the cycle of the fssync signal, the sound quality deteriorates.
図６は、シリアルオーディオデータと、メモリから読み出した音声データとのミキシング再生を説明するタイミングチャートである。図６に示したのは、シリアルオーディオデータの周期（ＬＲＣＬＫ周期）が、半導体装置の内部の基本クロックに基づいて生成したｆｓｓｙｎｃ信号の周期より短い場合の例である。 FIG. 6 is a timing chart for explaining the mixing reproduction of the serial audio data and the audio data read from the memory. FIG. 6 shows an example in which the period of serial audio data (LRCLK period) is shorter than the period of the fssync signal generated based on the basic clock inside the semiconductor device.
ＬＲＣＬＫ周期の方がｆｓｓｙｎｃ信号の周期より短いと、ＬＲＣＬＫ周期のパルスの立ち上がりのタイミングと、ｆｓｓｙｎｃ信号が立ち上がるタイミングとが段々ずれていき、ＬＲＣＬＫの１周期の中にｆｓｓｙｎｃ信号が立ち上がらない場合がありうる。図６の例では、シリアルオーディオデータのｎ＋３サンプル目において、ＬＲＣＬＫの１周期の中にｆｓｓｙｎｃ信号が立ち上がっていない。 If the LRCLK cycle is shorter than the cycle of the fssync signal, the timing of the pulse rise of the LRCLK cycle and the timing of the rise of the fssync signal gradually deviate, and the fssync signal may not rise within one cycle of the LRCLK. sell. In the example of FIG. 6, in the n + 3rd sample of the serial audio data, the fssync signal does not rise in one cycle of LRCLK.
このように、ＬＲＣＬＫの１周期の中にｆｓｓｙｎｃ信号が立ち上がらないと、シリアルオーディオデータのサンプルの取りこぼしが発生する。図６の例では、シリアルオーディオデータのｎ＋３サンプル目において、ＬＲＣＬＫの１周期の中にｆｓｓｙｎｃ信号が立ち上がっていないため、半導体装置は、１つ前のシリアルオーディオデータのｎ＋２サンプル目を取り込むことができない。すなわち、半導体装置は、１つ前のシリアルオーディオデータのｎ＋２サンプル目を取りこぼしてしまう。これがサンプルの取りこぼしである。その為、ＬＲＣＬＫ周期の方がｆｓｓｙｎｃ信号の周期より短いと、長い場合と同様に音質の劣化が発生する。 As described above, if the fssync signal does not rise in one cycle of LRCLK, the serial audio data sample is missed. In the example of FIG. 6, in the n + 3 sample of the serial audio data, since the fssync signal does not rise in one cycle of LRCLK, the semiconductor device cannot capture the n + 2 sample of the previous serial audio data. .. That is, the semiconductor device misses the n + 2nd sample of the previous serial audio data. This is the missing sample. Therefore, if the LRCLK cycle is shorter than the cycle of the fssync signal, the sound quality deteriorates as in the case of a long cycle.
すなわち、Ｉ２Ｓなどを使って外部から入力されるシリアルオーディオデータと、内部のメモリから読み出した音声データとのミキシング再生を行おうとした場合に、ＬＲＣＬＫ周期とｆｓｓｙｎｃ信号の周期とにずれが生じると、シリアルオーディオデータの重複取り込み又は取りこぼしに起因する音質の劣化が発生する。 That is, when an attempt is made to perform mixing playback of serial audio data input from the outside using I2S or the like and audio data read from the internal memory, if there is a discrepancy between the LRCLK cycle and the fssync signal cycle, Deterioration of sound quality occurs due to duplicate capture or omission of serial audio data.
そこで本件発明者は、上述した点に鑑みて、ＬＲＣＬＫ周期とｆｓｓｙｎｃ信号の周期とにずれが生じた場合であっても、シリアルオーディオデータの重複取り込み又は取りこぼしを防止して、音質を向上させることができる技術について、鋭意検討を行った。その結果、本件発明者は、以下で説明するように、ＬＲＣＬＫ周期とｆｓｓｙｎｃ信号の周期とにずれが生じた場合であっても、シリアルオーディオデータの重複取り込み又は取りこぼしを防止して、音質を向上させることができる技術を考案するに至った。 Therefore, in view of the above points, the inventor of the present invention improves the sound quality by preventing duplicate capture or omission of serial audio data even when the LRCLK cycle and the fssync signal cycle are deviated from each other. We enthusiastically examined the technologies that can be used. As a result, the present inventor improves the sound quality by preventing duplicate capture or omission of serial audio data even when the LRCLK cycle and the fssync signal cycle are deviated as described below. We have come up with a technology that can be used.
図７は、本発明の実施の形態に係る半導体装置２００の構成例を示す図である。図７に示した半導体装置２００は、音声信号を出力する。半導体装置２００は、図７に示すように、タイミング生成部２１０と、再生処理（デコード）部１２０と、ミキシング部１３０と、メモリ１４０とにより構成されている。 FIG. 7 is a diagram showing a configuration example of the semiconductor device 200 according to the embodiment of the present invention. The semiconductor device 200 shown in FIG. 7 outputs an audio signal. As shown in FIG. 7, the semiconductor device 200 includes a timing generation unit 210, a reproduction processing (decoding) unit 120, a mixing unit 130, and a memory 140.
本実施の形態に係る半導体装置２００では、Ｉ２Ｓなどを使って外部から入力されるシリアルオーディオデータとのミキシングを行う場合には、シリアルオーディオデータのＬＲＣＬＫのエッジに同期した信号をサンプリング周期に同期した信号として使用して、その信号をトリガにメモリ１４０に格納された音声データの再生を行い、シリアルオーディオデータとのミキシングを行うものである。 In the semiconductor device 200 according to the present embodiment, when mixing with serial audio data input from the outside using I2S or the like, a signal synchronized with the edge of LRCLK of the serial audio data is synchronized with the sampling cycle. It is used as a signal, and the audio data stored in the memory 140 is reproduced by using the signal as a trigger, and is mixed with the serial audio data.
タイミング生成部２１０は、Ｉ２Ｓなどを使って外部から入力されるシリアルオーディオデータの入力タイミングに合わせて、基本クロックを使用してｆｓｓｙｎｃ信号を生成する。例えば、タイミング生成部２１０は、シリアルオーディオデータのＬＲＣＬＫのエッジ、すなわちＬＲＣＬＫの立ち上がり又は立ち下がりを検出し、検出したタイミングに応じて、再生処理（デコード）部１２０がメモリ１４０から音声データを読出すためのｆｓｓｙｎｃ信号を生成する。 The timing generation unit 210 uses the basic clock to generate the fssync signal in accordance with the input timing of the serial audio data input from the outside using I2S or the like. For example, the timing generation unit 210 detects the edge of the LRCLK of the serial audio data, that is, the rise or fall of the LRCLK, and the reproduction processing (decoding) unit 120 reads the audio data from the memory 140 according to the detected timing. To generate a fssync signal for.
再生処理（デコード）部１２０は、タイミング生成部２１０が生成したｆｓｓｙｎｃ信号の立ち上がりのタイミングで、メモリ１４０に格納された音声データを読出し、読み出した音声データをデコードしてミキシング部１３０に出力する。本実施形態では、再生処理（デコード）部１２０は、メモリ１４０から２チャンネル分の音声データを読出し、デコードする。 The reproduction processing (decoding) unit 120 reads the audio data stored in the memory 140 at the rising timing of the fssync signal generated by the timing generation unit 210, decodes the read audio data, and outputs the read audio data to the mixing unit 130. In the present embodiment, the reproduction processing (decoding) unit 120 reads and decodes audio data for two channels from the memory 140.
ミキシング部１３０は、再生処理（デコード）部１２０がデコードした音声データと、左右２チャンネル（Ｌｃｈ／Ｒｃｈ）のシリアルオーディオデータとのミキシングを行う。本実施形態では、ミキシング部１３０は、２チャンネルの音声データと２チャンネルのシリアルオーディオデータとをミキシングする。 The mixing unit 130 mixes the audio data decoded by the reproduction processing (decoding) unit 120 with the serial audio data of the left and right two channels (Lch / Rch). In the present embodiment, the mixing unit 130 mixes two channels of audio data and two channels of serial audio data.
図８は、本発明の実施の形態に係るｆｓｓｙｎｃ信号生成のタイムチャートである。本実施の形態に係る半導体装置２００は、ＬＲＣＬＫの立ち上がりを検出し、ＬＲＣＬＫの立ち上がりのタイミングで立ち上がるようなｆｓｓｙｎｃ信号を生成する。図８の例では、ＬＲＣＬＫの立ち上がりのタイミングで立ち上がるようなｆｓｓｙｎｃ信号が生成されているが、タイミング生成部２１０は、ＬＲＣＬＫの立ち下がりのタイミングで立ち上がるようなｆｓｓｙｎｃ信号を生成してもよい。 FIG. 8 is a time chart of fssync signal generation according to the embodiment of the present invention. The semiconductor device 200 according to the present embodiment detects the rise of LRCLK and generates a fssync signal that rises at the timing of the rise of LRCLK. In the example of FIG. 8, the fssync signal that rises at the rising timing of LRCLK is generated, but the timing generation unit 210 may generate the fssync signal that rises at the falling timing of LRCLK.
半導体装置２００は、ｆｓｓｙｎｃ信号の立ち上がりに応じてメモリ１４０から２チャンネル分の音声データを読出し、デコードする。そして半導体装置２００は、デコードした２チャンネルの音声データと、２チャンネルのシリアルオーディオデータとをミキシングする。 The semiconductor device 200 reads and decodes audio data for two channels from the memory 140 in response to the rising edge of the fssync signal. Then, the semiconductor device 200 mixes the decoded 2-channel audio data and the 2-channel serial audio data.
図９は、本発明の実施の形態に係る半導体装置２００のタイムチャートである。タイミング生成部２１０は、ＬＲＣＬＫの立ち上がりを検出すると、内部の基本クロックに同期してＬＲＣＬＫエッジ検出信号を“Ｈ”とする。タイミング生成部２１０は、ＬＲＣＬＫエッジ検出信号を“Ｈ”としたタイミングで、サンプリング周期用カウンタをクリアし、ｆｓｓｙｎｃ信号を“Ｈ”にする。内部回路は、すなわち再生処理（デコード）部１２０及びミキシング部１３０は、ｆｓｓｙｎｃ信号が“Ｈ”になったタイミングをトリガに、通常通りにメモリ１４０から音声データを読み出して、再生処理及びミキシング処理を行う。なお、図９に示したタイムチャートでは、カウンタ一致信号は“Ｌ”固定である。 FIG. 9 is a time chart of the semiconductor device 200 according to the embodiment of the present invention. When the timing generation unit 210 detects the rise of LRCLK, it sets the LRCLK edge detection signal to “H” in synchronization with the internal basic clock. The timing generation unit 210 clears the sampling cycle counter and sets the fssync signal to “H” at the timing when the LRCLK edge detection signal is set to “H”. The internal circuit, that is, the reproduction processing (decoding) unit 120 and the mixing unit 130 read audio data from the memory 140 as usual, triggered by the timing when the fssync signal becomes “H”, and perform the reproduction processing and the mixing processing. Do. In the time chart shown in FIG. 9, the counter match signal is fixed at “L”.
以上のように、本実施の形態によれば、ＬＲＣＬＫの立ち上がりを検出し、ＬＲＣＬＫの立ち上がりのタイミングで立ち上がるようなｆｓｓｙｎｃ信号を生成することにより、シリアルオーディオデータの入力にＬＳＩを同期させることができる。すなわち、本実施の形態によれば、シリアルオーディオデータの入力にＬＳＩを同期させることができるため、シリアルオーディオデータの重複取り込み又は取りこぼしを防ぐことができる。 As described above, according to the present embodiment, the LSI can be synchronized with the input of serial audio data by detecting the rise of LRCLK and generating a fssync signal that rises at the timing of the rise of LRCLK. .. That is, according to the present embodiment, since the LSI can be synchronized with the input of the serial audio data, it is possible to prevent duplicate capture or omission of the serial audio data.
図８に示した半導体装置２００のタイムチャートでは、２チャンネルの音声データと２チャンネルのシリアルオーディオデータとをミキシングしていたが、本発明は係る例に限定されるものではない。ミキシングされるシリアルオーディオデータはＬｃｈ又はＲｃｈのいずれか一方であってもよい。ミキシングされるシリアルオーディオデータはＬｃｈ又はＲｃｈのいずれか一方である場合、半導体装置２００は、最大３チャンネルの音声データと１チャンネルのシリアルオーディオデータとをミキシングする。 In the time chart of the semiconductor device 200 shown in FIG. 8, two channels of audio data and two channels of serial audio data are mixed, but the present invention is not limited to this example. The serial audio data to be mixed may be either Lch or Rch. When the serial audio data to be mixed is either Lch or Rch, the semiconductor device 200 mixes up to 3 channels of audio data and 1 channel of serial audio data.
また、図８に示した半導体装置２００のタイムチャートでは、メモリ１４０からチャネル１及びチャネル２の音声データが読み出されてシリアルオーディオデータとミキシングされていたが、メモリ１４０から読み出される音声データのチャネルは、チャンネル１及びチャンネル２に限定されるものではない。 Further, in the time chart of the semiconductor device 200 shown in FIG. 8, the audio data of channel 1 and channel 2 was read from the memory 140 and mixed with the serial audio data, but the channel of the audio data read from the memory 140. Is not limited to channel 1 and channel 2.
また、図９に示した半導体装置２００のタイムチャートでは、ＬＲＣＬＫの立ち上がりをＬＲＣＬＫの毎周期で検出し、その立ち上がりのタイミングで立ち上がるようなｆｓｓｙｎｃ信号が生成されていたが、本発明は係る例に限定されるものではない。例えば、タイミング生成部２１０は、ＬＲＣＬＫの立ち上がり又は立ち下がりを検出したタイミングでのサンプリング周期用カウンタの値をカウンタ満了値として保持し、カウンタの値がカウンタ満了値と一致したタイミングで立ち上がるようなｆｓｓｙｎｃ信号を生成してもよい。すなわち、タイミング生成部２１０は、カウンタの値がカウンタ満了値と一致したタイミングでカウンタ一致信号を“Ｈ”にして、カウンタ一致信号が“Ｈ”になったタイミングで立ち上がるようなｆｓｓｙｎｃ信号を生成してもよい。サンプリング周期用カウンタの値がカウンタ満了値と一致したタイミングで立ち上がるようなｆｓｓｙｎｃ信号を生成することにより、半導体装置２００は、ＬＲＣＬＫの立ち上がりを毎周期検出する必要がなくなる。 Further, in the time chart of the semiconductor device 200 shown in FIG. 9, the rise of LRCLK is detected at each cycle of LRCLK, and a fssync signal is generated so as to rise at the timing of the rise. It is not limited. For example, the timing generation unit 210 holds the value of the sampling cycle counter at the timing when the rise or fall of LRCLK is detected as the counter expiration value, and fssync starts up at the timing when the counter value matches the counter expiration value. A signal may be generated. That is, the timing generation unit 210 sets the counter match signal to “H” when the counter value matches the counter expiration value, and generates an fssync signal that rises when the counter match signal becomes “H”. You may. By generating the fssync signal that the value of the sampling cycle counter rises at the timing that coincides with the counter expiration value, the semiconductor device 200 does not need to detect the rise of LRCLK every cycle.
なお、タイミング生成部２１０は、ＬＲＣＬＫの立ち上がり又は立ち下がりを検出したタイミングでのサンプリング周期用カウンタの値をカウンタ満了値として保持する場合、所定の周期でカウンタ満了値を更新してもよい。例えば、タイミング生成部２１０は、ＬＲＣＬＫ周期の１０周期に一度、ＬＲＣＬＫの立ち上がりを検出して、カウンタ満了値を更新してもよい。半導体装置２００は、周期的にＬＲＣＬＫの立ち上がりを検出してカウンタ満了値を更新することで、音声データとシリアルオーディオデータとを、より精度良くミキシングすることができる。 When the timing generation unit 210 holds the value of the sampling cycle counter at the timing when the rise or fall of LRCLK is detected as the counter expiration value, the timing generation unit 210 may update the counter expiration value at a predetermined cycle. For example, the timing generation unit 210 may detect the rise of LRCLK once every 10 cycles of the LRCLK cycle and update the counter expiration value. By periodically detecting the rise of LRCLK and updating the counter expiration value, the semiconductor device 200 can mix the audio data and the serial audio data with higher accuracy.
ＬＲＣＬＫのサンプリング周期が内部の基本クロックのサンプリング周期よりも短い場合は、半導体装置２００は、メモリの音声処理およびミキシング処理が完了するように、メモリ読出し、再生処理、ミキシング処理をＬＲＣＬＫのずれよりも充分早く完了する回路構成にすれば良い。具体的には、ＬＲＣＬＫのサンプリング周期が内部の基本クロックのサンプリング周期よりも速い場合は、次のｆｓｓｙｎｃ信号までのＷａｉｔ区間を充分空けることで処理が間に合うように、ＬＲＣＬＫの周期をＬＳＩとして規定すればよい。 When the sampling cycle of the LRCLK is shorter than the sampling cycle of the internal basic clock, the semiconductor device 200 performs the memory read-out processing, the playback processing, and the mixing processing more than the deviation of the LRCLK so that the audio processing and the mixing processing of the memory are completed. The circuit configuration may be completed sufficiently quickly. Specifically, when the sampling cycle of the LRCLK is faster than the sampling cycle of the internal basic clock, the cycle of the LRCLK should be defined as an LSI so that the processing can be completed by sufficiently leaving a Wait section until the next fssync signal. Just do it.
ＬＲＣＬＫのサンプリング周期が内部の基本クロックのサンプリング周期よりも長い場合は、半導体装置２００は、内部の処理が完了したところでＷａｉｔ区間を開始し、次のシリアルオーディオの入力タイミングで次のサンプルの処理を開始するため、特に問題は生じない。 When the sampling cycle of LRCLK is longer than the sampling cycle of the internal basic clock, the semiconductor device 200 starts the Wait section when the internal processing is completed, and processes the next sample at the input timing of the next serial audio. Since it starts, there is no particular problem.
このように、本実施の形態に係る半導体装置２００は、ＬＲＣＬＫの立ち上がり毎に内部の処理を開始する構成とすることにより、ＬＲＣＬＫ周期とｆｓｓｙｎｃ信号の周期とにずれが生じた場合であっても、非同期のシリアルオーディオ入力との同期を取ることが可能となる。 As described above, the semiconductor device 200 according to the present embodiment is configured to start the internal processing at each rising edge of the LRCLK, so that even if there is a discrepancy between the LRCLK cycle and the fssync signal cycle. , It is possible to synchronize with asynchronous serial audio input.
なお、本発明は、音源やサウンドジェネレータなどサンプリング周期に同期して音声再生する機能を持つ装置とＩ２Ｓ等のシリアルオーディオデータの入力とのミキシングなどにおいても適用可能である。 The present invention can also be applied to mixing a device having a function of reproducing sound in synchronization with a sampling cycle such as a sound source or a sound generator and an input of serial audio data such as I2S.
１００、２００ 半導体装置
１１０、２１０ タイミング生成部
１２０ 再生処理（デコード）部
１３０ ミキシング部
１４０ メモリ
100, 200 Semiconductor device 110, 210 Timing generator 120 Reproduction processing (decoding) unit 130 Mixing unit 140 Memory
Claims (4)
前記同期信号に基づいてメモリから音声データを読出して音声再生処理を行い複数のチャネル情報を出力する再生処理部と、
前記複数のチャネル情報を前記シリアルオーディオデータとミキシングして音声信号を生成するミキシング部と、
を有することを特徴とする半導体装置。 A timing generator that generates a synchronization signal according to the input timing of serial audio data input from the outside,
A playback processing unit that reads audio data from the memory based on the synchronization signal, performs audio reproduction processing, and outputs a plurality of channel information.
A mixing unit that mixes the plurality of channel information with the serial audio data to generate an audio signal,
A semiconductor device characterized by having.
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