JP2020513567A

JP2020513567A - 静電気放電の回数を検出するための装置および方法

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Publication number: JP2020513567A
Application number: JP2019544777A
Authority: JP
Inventors: ザイツィンガー，ティモ; ディエッツ，フランツ
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2016-11-09
Filing date: 2017-09-12
Publication date: 2020-05-14
Also published as: US20190271728A1; EP3538904A1; DE102016221925A1; CN110178041A; WO2018086785A1

Abstract

放電保護機構（１０３、２０３、３０３、４０３）を備えた、静電気放電の回数を検出するための装置（１００、２００、３００、４００）において、検出ユニット（１０７、２０７、３０７、４０７）が、放電保護機構（１０３、２０３、３０３、４０３）に対して電気的に並列に配置されており、かつ検出ユニット（１０７、２０７、３０７、４０７）が少なくとも１つのメモリブロック（１０６、２０６、３０６、４０６）を含んでおり、このメモリブロック（１０６、２０６、３０６、４０６）がリセット入力部（１１３、２１３、３１３）を有していることを特徴とする、装置（１００、２００、３００、４００）。

Description

本発明は、静電気放電の回数を検出するための装置および方法に関する。

集積回路は、異なる材料から成る多数の構造物を内包している。構造物サイズがますます小さくなることにより、これらの構造物のストレスへの敏感さが大幅に増している。
ストレスの１つの種類は、チップ内のまたはチップを通る静電気放電ＥＳＤである。静電気放電ＥＳＤは、異なる電子親和力をもつ材料の２つの面が互いに接触する際に、電荷分離および電荷蓄積によって生じる。小さな部品が、機械またはパッケージから滑り落ちる際に既に静電気帯電が生じる。

このような静電気帯電は、部品を数千Ｖにまで帯電させる。昨今のＡＳＩＣ内の部品および構造物の故障は、技術によっては既に１Ｖの電圧から発生し得る。
静電気放電は比較的頻繁に発生する。それにもかかわらずチップの製造または加工を可能にするため、ＩＣの入力部で電圧をクランプ、つまり制限する構造物を、ＡＳＩＣ内に取り付ける。

いわゆるＥＳＤクランプは、電荷キャリアを導出するため、蓄積した電荷に低抵抗の経路を提供する。これによりＡＳＩＣの敏感な構造物が高い電圧および電流から保護される。

このＥＳＤクランプにもかかわらず、静電気放電はＡＳＩＣに対するストレスを意味する。ＥＳＤクランプは、可能な限り経済的に寸法決定されており、その点でＥＳＤクランプは既に比較的大きな面積を有している。ＥＳＤクランプの設置サイズは、回路全体のサイズの最大３０％であり、この設置サイズは、回路に想定される静電気放電の強さに左右される。この理由から、たいていのＥＳＤ構造物は限られた回数の放電にしか持ちこたえず、その後はＡＳＩＣを十分には保護できなくなる。加えてＥＳＤクランプは、ＡＳＩＣをその仕様の枠内でのみ過電圧から保護するよう寸法決定されている。つまり予想外に高い、短期的にＡＳＩＣに印加される電圧は、それでもなお部品を破壊する可能性がある。

文献Ｆ．ＡｌｔｏｌａｇｕｉｒｒｅおよびＭ．Ｋｅｒ（２０１３）、Ｐｏｗｅｒ−ＲａｉｌＥＳＤＣｌａｍｐＣｉｒｃｕｉｔＷｉｔｈＤｉｏｄｅ−ＳｔｒｉｎｇＥＳＤＤｅｔｅｃｔｉｏｎｔｏＯｖｅｒｃｏｍｅｔｈｅＧａｔｅＬｅａｋａｇｅＣｕｒｒｅｎｔｉｎａ４０−ｎｍＣＭＯＳＰｒｏｃｅｓｓ、ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ、ｖｏｌ．６０、ｉｓｓｕｅ１０、３５００〜３５０７ページは、比較的低い作動電流による放電時に放電保護回路をアクティブにできるような、静電気放電の認識を記載している。このやり方でクランプの面積を小さくすることができる。

文献Ｍ．Ｋｅｒら（２０１０）、Ｏｎ−ＣｈｉｐＥＳＤＤｅｔｅｃｔｉｏｎＣｉｒｃｕｉｔｆｏｒＳｙｓｔｅｍ−ＬｅｖｅｌＥＳＤＰｒｏｔｅｃｔｉｏｎＤｅｓｉｇｎ、１０ｔｈＩＥＥＥｃｏｎｆｅｒｅｎｃｅｏｎＳｏｌｉｄ−ＳｔａｔｅａｎｄＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔＴｅｃｈｎｏｌｏｇｙＩＣＳＩＣＴ、１５８４〜１５８７ページは、ＴＦＴ−ＬＣディスプレイの回路を確実な状態にし得るために動作中に検出されるＥＳＤイベントまたは一時的な信号を記載している。

文献Ｈ．Ｓｕｎｇら（２０１０）、ＤｅｓｉｇｎｏｆＴｏｒｏｉｄａｌＣｕｒｒｅｎｔＰｒｏｂｅＥｍｂｅｄｄｅｄｉｎＭｕｌｔｉ−ｌａｙｅｒＰｒｉｎｔｅｄＣｉｒｃｕｉｔＢｏａｒｄｓｆｏｒＥｌｅｃｔｒｏｓｔａｔｉｃＤｉｓｃｈａｒｇｅＥＳＤＤｅｔｅｃｔｉｏｎ、ＩＥＥＥＥｌｅｃｔｒｉｃａｌＤｅｓｉｇｎｏｆＡｄｖａｎｃｅｄＰａｃｋａｇｅａｎｄＳｙｓｔｅｍｓＳｙｍｐｏｓｉｕｍ、１〜４ページは、組み込んだ電気コイルでＥＳＤイベントを検出できることを記載している。これは、架線電流計を用いた測定によって証明されている。

文献Ｗ．ＫｕｈｎおよびＲ．Ｅａｔｉｎｇｅｒ（２０１１）、ＢＵＩＬＴ−ＩＮＳＥＬＦ−ＴＥＳＴＩＮＩＮＴＥＧＲＡＴＥＤＣＩＲＣＵＩＴＳ−ＥＳＤＥＶＥＮＴＭＩＴＩＧＡＴＩＯＮＡＮＤＤＥＴＥＣＴＩＯＮ」、ＭａｓｔｅｒＴｈｅｓｉｓａｎｄｅｒＫａｎｓａｓＳｔａｔｅＵｎｉｖｅｒｓｉｔｙＡｂｓｃｈｌｕｓｓ２０１１は、一種の安全装置の溶融による動作中のＥＳＤイベントまたは一時的な信号の検出を記載している。このために、ＥＳＤ結合ダイオードに細い導線を並列接続し、この導線がＥＳＤストレス下で破壊される。この破壊は可逆的ではないので、情報の記憶を表す。したがってこの検出機能は、すべての条件下で確約できるものではない。並列接続された細い導線の破壊は、ＡＳＩＣに悪影響を及ぼす可能性がある。

静電気帯電の検出を１回しか実施できないことは不利である。つまりこの方法は、たった１回の放電しか検出できないので、確実ではない。さらなる静電気放電の際には、ＡＳＩＣが損傷を受ける可能性がある。そのうえチップ上の大きな面積を必要とする。

本発明の課題は、静電気放電の回数を確実に捕捉することである。

静電気放電の回数を検出するためのこの装置は、放電保護機構を含んでいる。本発明によれば検出ユニットは、放電保護機構に対して電気的に並列に配置または接続されている。検出ユニットは少なくとも１つのメモリブロックを含んでおり、このメモリブロックはリセット入力部を有している。

これに関する利点は、検出ユニットを複数回使用することができ、必要なメモリセルの数が少なく、したがって検出ユニットが小さなスペースしか占領しないことである。
一変形形態では、検出ユニットが、リニアレギュレータを含むエネルギーブロックを有している。

これに関して有利なのは、メモリブロックに送られる電荷量が一定に保たれることである。言い換えれば、メモリブロックでの電圧は制限されている。
さらなる一形態では、検出ユニットがスイッチ手段を有している。このスイッチ手段は、とりわけ、ダイオードとして接続されているかまたはダイオードとして機能するＮＭＯＳトランジスタを含んでいる。

これに関する利点は、静電気放電の認識が、特定の電圧上昇から初めて行われることである。
一変形形態では、スイッチ手段が、放電保護機構とメモリブロックとの間に配置されている。

さらなる一形態では、エネルギーブロックが第１の出力部および第２の出力部を有しており、この第１の出力部と第２の出力部との間にコンデンサが配置されている。
これに関する利点は、面積の小さなコンデンサを使用できることである。

一変形形態では、メモリブロックが第１の端子および第２の端子を有しており、この第１の端子と第２の端子との間にタイマが配置されている。
これに関して有利なのは、メモリセルに書き込み得ることである。言い換えれば、プログラミングピンの放電が起こる。

さらなる一形態では、検出ユニットが評価ユニットを有している。
これに関する利点は、静電気放電パルス中にメモリセルを読み取り得ることである。
一変形形態では、検出ユニットがカウンタを含んでいる。

これに関して有利なのは、保護されたピンで発生する静電気放電パルスの回数を、放電保護機構によって捕捉できることである。
さらなる一形態では、検出ユニットが少なくとも１つの双安定マルチバイブレータを含んでいる。

これに関する利点は、メモリセルの評価が無通電で行われることである。
静電気放電の回数を検出するための本発明による方法は、放電保護機構に印加される電圧の捕捉を含んでいる。捕捉した電圧に応じて、検出ユニットの入力電圧を生成する。検出ユニットのスイッチ手段をアクティブにし、かつメモリブロックの少なくとも１つのメモリセルに書き込む。静電気放電の回数を捕捉する。

これに関して有利なのは、静電気放電の回数を簡単に捕捉できることである。
一変形形態では、評価ユニットが、静電気放電パルスの発生中にメモリブロックの少なくとも１つのメモリセルの状態を読み取る。

これに関する利点は、静電気放電パルスのエネルギーを蓄えるための中間蓄積コンデンサが必要なく、したがって検出ユニットの所要スペースが小さいことである。
そのほかの利点は、以下の例示的実施形態の説明から、または従属特許請求項から明らかである。

以下では、好ましい実施形態および添付の図面に基づいて本発明を説明する。

静電気放電の回数を検出するための装置のブロック図である。エネルギーブロックの等価回路図を含む、静電気放電の回数を検出するための装置を示す図である。評価ユニットを備えた、静電気放電の回数を検出するための装置のブロック図である。２回の静電気放電を検出するための装置のブロック図である。供給電圧に対して時間をずらして生成される読み取り信号を発生させるための回路図である。レベルシフタを示す図である。静電気放電の回数を検出するための方法を示す図である。

図１は、静電気放電の回数を検出するための装置１００のブロック図を示している。装置１００は、第１の端子１０１および第２の端子１０２を含んでおり、これらの端子は放電保護機構１０３と電気的に結合している。この放電保護機構１０３は、ＡＳＩＣの少なくとも１つの部品端子、例えば第１の端子１０１と導電性に結合しているＡＳＩＣの部品端子を、過電圧から保護する。この場合、ＡＳＩＣの接地パッドは、典型的には第２の端子１０２と導電性に結合している。検出ユニット１０７は、放電保護機構１０３に対して電気的に並列に配置または接続されている。つまり検出ユニット１０７は、静電気放電パルスを認識または捕捉する。検出ユニット１０７は、エネルギーブロック１０４およびメモリブロック１０６を含んでおり、このメモリブロックは少なくとも１つのメモリセルを有している。エネルギーブロック１０４は、第１の入力部１０８、第２の入力部１０９、および第１の出力部１１０を含んでいる。エネルギーブロック１０４の第２の入力部１０９は、例えば接地と結合している。メモリブロック１０６は、第１の入力部１１１、第２の入力部１１２、リセット入力部１１３、第１の出力部１１４、および第２の出力部１１５を含んでいる。メモリブロック１０６の第２の入力部１１２は、例えば接地と結合している。エネルギーブロック１０４の第１の出力部１１０は、メモリブロック１０６の第１の入力部１１１と導電性に結合している。メモリブロック１０６の第１の出力部１１４は、メモリブロック１０６の第２の出力部１１５に対して逆になっている。代替策としては、メモリブロック１０６の第１の出力部１１４が、メモリブロックの第２の出力部１１５に対して逆になっていない。

図２は、エネルギーブロック２０４の等価回路図を含む、静電気放電の回数を検出するための装置を示している。エネルギーブロック２０４は、放電保護機構２０３とメモリブロック２０６との間に配置されており、このメモリブロック２０６は例示的に１つのメモリセルを含んでいる。エネルギーブロック２０４は、抵抗２１６とツェナーダイオード２１７とを有するリニアレギュレータを含んでいる。エネルギーブロック２０４はこれに加えてスイッチ手段２１８およびコンデンサ２１９を有している。スイッチ手段２１８は、例えば、ダイオードとして配線または接続されたＮＭＯＳトランジスタを含んでいる。この場合、抵抗２１６はリニアレギュレータの出力電流を制限する。ツェナーダイオード２１７はコンデンサ２１９のコンデンサ電圧を制限する。コンデンサ２１９は占有面積が小さく、メモリ工程中の電圧の安定化に用いられる。この場合、リニアレギュレータの役割は、静電気放電パルスの発生期間中に、メモリブロック２０６の第１の入力部２１１に、設定された電圧を提供することである。メモリセルまたはメモリブロックのプログラミングには、典型的には少なくとも１０Ｖの電圧が必要である。メモリセルにプログラミングまたは書き込みし得るためには、設定された電圧を、特定の期間、メモリブロック２０６の第１の入力部２１１に印加しなければならない。これはタイマ２２０を使って実現され、このタイマ２２０は、メモリブロック２０６の第１の入力部２１１とメモリブロック２０６の第２の入力部２１２との間に配置されている。タイマ２２０によって調整される特定の期間は、例えば１０ｍｓである。メモリブロック２０６は、メモリブロック２０６のメモリセルを消去できるリセット入力部２１３を含んでいる。メモリブロック２０６の第１の入力部２１１およびリセット入力部は、メモリセルのメモリ状態を表示する。論理上の「１」がメモリセルの第１の入力部に印加されている場合、メモリセルはプログラミングされる。論理上の「１」がリセット入力部に印加されている場合、メモリセルは書き込まれない。これらの両方の入力部は、互いに常に逆の状態にある。メモリブロック２０６は、第１の出力部２１４および第２の出力部２１５をさらに含んでおり、これらの出力部は、メモリブロック２０６の状態を出力もしくは表示し、または表す。メモリブロック２０６が複数のメモリセルを含んでいる場合、メモリブロック２０６は、メモリブロックのすべのメモリセルのために共通のリセット入力部を有しているか、または各々のメモリセルのためにそれぞれ１つのリセット入力部を有している。

図３は、評価ユニット３０５を備えた、静電気放電の回数を検出するための装置３００のブロック図を示している。装置３００は、第１の端子３０１および第２の端子３０２を含んでおり、これらの端子は、放電保護機構３０３と電気的に結合している。検出ユニット３０７は、放電保護機構３０３に対して電気的に並列に接続されている。検出ユニット３０７は、エネルギーブロック３０４、評価ユニット３０５、およびメモリブロック３０６を含んでいる。メモリブロック３０６は、この例示的実施形態では少なくとも２つのメモリセルを含んでいる。評価ユニット３０５の役割は、静電気放電パルス中にメモリセルを評価することである。言い換えれば、評価ユニット３０５は静電気放電パルス中にメモリセルの状態を読み取ることができる。複数のメモリセルが存在しているので、静電気放電パルスの回数を確定することができる。

図４は、２回の放電を捕捉するための装置４００のブロック図を示している。装置４００は、第１の入力部４０１、第２の入力部４０２、放電保護機構４０３、ならびにエネルギーブロック４０４およびメモリブロック４０６を有している。メモリブロック４０６は、この例示的実施形態では２つのメモリセルを含んでいる。これに加えて装置４００はレベルシフタ４２１を有しており、レベルシフタ４２１は、エネルギーブロック４０４の第１の出力部およびエネルギーブロック４０４の第２の出力部に対して並列に接続されている。レベルシフタ４２１は、メモリブロック４０６の第１の入力部４１１のためのプログラミング電圧を提供する。これに関し、プログラミング電圧の概念の下、メモリセルに書き込み得るために必要な電圧が理解される。そのうえ装置４００は、評価ユニット用の電圧を生成するための分圧器４２２を有している。評価ユニットの電圧は＜５Ｖの範囲内である。これに加えて装置４００は、読み取り信号を生成するための回路４２３およびメモリセルの状態を評価するための双安定マルチバイブレータまたはフリップフロップ４２４を含んでいる。既に図２で示したように、エネルギーブロック４０４は、抵抗、ツェナーダイオード、ダイオードとして接続されたＭｏｓｆｅｔトランジスタ、およびコンデンサを含んでいる。このエネルギーブロック４０４は、ＥＳＤパルス中に放電保護機構４０３に印加される電圧をより低い電圧に変換し、これにより、メモリブロック４０６のメモリセルにプログラミングすることができる。典型的なプログラミング電圧は２０Ｖである。エネルギーブロック４０４の出力部は、評価ユニットの供給電圧を生成するための分圧器４２２と結合しており、この評価ユニットは、フリップフロップまたは双安定マルチバイブレータによって実現されている。つまり評価ユニットは、メモリセルのプログラミングおよび評価を制御する。評価ユニットは、例えばとりわけ３．５Ｖの供給電圧を必要とする。評価ユニットにこの供給電圧が供給されると、評価ユニットの読み取り入力部に電圧が印加され、この電圧が、メモリセルの状態を表示する論理信号を発生させる。メモリセルを読み取る際、読み取り信号を表すこの論理信号は、供給電圧より時間的に後にずれてフリップフロップに印加されなければならない。この時間的なずれは、図５でより詳しく説明する回路４２３によってもたらされる。フリップフロップの使用により、メモリセルの評価はほぼ無通電で行われる。つまり検出ユニット４０７に負荷がかからず、すなわち検出ユニットから電流が引き出されない。フリップフロップの生成された論理信号を使って、この回路は、評価したメモリセルにプログラミングするべきかどうか、またはさらなるメモリセルを評価しなければならないかどうかを制御する。第１のまだ書き込まれていないメモリセルは、エネルギーブロックによって生成されるプログラミング電圧を介して永続的にプログラミングされる。さらなるメモリセルの評価にはレベルシフタ回路４２１が必要である。このレベルシフタ４２１を図６に示している。

図５は、図４からのブロック４２３の等価回路図を示している。この回路は、第１の入力部５３１、第２の入力部５３２、第１のコンデンサ５３３、第２のコンデンサ５３４、抵抗５３５、ＰＭＯＳトランジスタ５３６、ＮＭＯＳトランジスタ５３７、コンデンサ５３８、第１の出力部５３９、および第２の出力部５４０を有している。この回路の入力部と結合している第１のコンデンサ５３３および第２のコンデンサ５３４により、ＮＭＯＳトランジスタ５３７で供給電圧が増加する際にＰＭＯＳトランジスタ５３６を切り替えるために必要な期間を調整することができる。ＰＭＯＳトランジスタ５３６は、切り替わった状態では供給電圧を評価回路の読み取り入力部と結合する。

図６は、第１のメモリセルを評価した後で、さらなるメモリセルにプログラミング電圧を印加するためのレベルシフタ回路６００を示している。レベルシフタ回路６００は、第１の入力部６４１、第２の入力部６４２、ＰＭＯＳトランジスタ６４４、ダイオードとして接続されたＮＭＯＳトランジスタ６４５、ＰＭＯＳトランジスタ６４４を制御するためのＮＭＯＳトランジスタ６４６、フィルタコンデンサ６４７、第１の出力部６４８、および第２の出力部６４９を含んでいる。後のプログラミング工程では、このさらなるメモリセルに書き込む。レベルシフタ６００の第１の入力部６４１に印加される速い電圧エッジは、遮断されているＰＭＯＳトランジスタ６４４を介した電荷キャリアの結合の原因となり、したがってレベルシフタ６００の第１の出力部６４８では、この高周波の障害をフィルタリングするフィルタコンデンサ６４７が必要である。ダイオードとして接続されたＮＭＯＳトランジスタ６４５は、プログラミング電圧がフィルタコンデンサ６４７を介して早くても設定された時間後にようやく放電されるようにする。

図７は、静電気放電の回数を検出するための方法７００を示している。方法７００は、放電保護機構に印加される電圧の捕捉７１０でスタートする。この電圧が、放電保護機構によって設定された閾値を超えると、後のステップ７２０で、検出ユニットに印加される入力電圧を生成する。言い換えれば、静電気放電パルスが発生すると、放電保護機構が反応し、これにより検出ユニット用の入力電圧が提供される。エネルギーブロックでは、入力電圧が例えば分圧器によって下げられ、これにより検出ユニット内での電圧は、個々の部品を保護し、または破壊しない。典型的には、放電保護機構は約５０Ｖの閾値から反応する。この電圧は、放電保護機構により例えば２０Ｖの電圧値に下げられる。閾値を超えない場合、この方法を終了するかまたは改めてステップ７１０でスタートする。後のステップ７３０では、スイッチ手段に十分に電圧が印加されると、検出ユニットのスイッチ手段がアクティブになる。言い換えれば、検出ユニットの残り、つまり少なくともメモリブロックがアクティブになる。後のステップ７４０では、メモリブロックの少なくとも１つのメモリセルが書き込まれる。後のステップ７６０では、静電気放電の回数が、例えば制御ユニットによってカウントまたは捕捉される。

ステップ７４０とステップ７６０との間で実施される任意のステップ７５０では、評価ユニットが、静電気放電パルスの発生中にメモリブロックの少なくとも１つのメモリセルの状態を読み取ることができる。言い換えれば、すべてのスイッチ工程または評価工程を、典型的には１００ｎｓの期間である静電気放電パルスの発生中に行う。任意で、評価ユニットは、存在するメモリセルのメモリ状態に応じて、次にプログラミングするべきかもしくはメモリセルのどれをプログラミングするべきか、またはどれを消去するべきか選択することができる。メモリセルの消去はリセット入力部によって行われる。消去は、ＥＳＤイベントの検出後に、ＡＳＩＣの機能に欠陥がないことを点検した後で、例えば評価ユニットにより、ＡＳＩＣの通常の動作状態で行われる。点検は、例えば制御機器の追加的なチェックルーチンによって行うことができる。これらのメモリセルは、プログラミングも消去も可能なので、メモリセルの評価を符号化して、例えばバイナリコードで行うことができる。すべてのメモリセルが、静電気放電パルス中にプログラミング、読み取り、または消去される。

Claims

放電保護機構（１０３、２０３、３０３、４０３）を備えた、静電気放電の回数を検出するための装置（１００、２００、３００、４００）において、検出ユニット（１０７、２０７、３０７、４０７）が、前記放電保護機構（１０３、２０３、３０３、４０３）に対して電気的に並列に配置されており、かつ前記検出ユニット（１０７、２０７、３０７、４０７）が少なくとも１つのメモリブロック（１０６、２０６、３０６、４０６）を含んでおり、前記メモリブロック（１０６、２０６、３０６、４０６）がリセット入力部（１１３、２１３、３１３）を有していることを特徴とする、装置（１００、２００、３００、４００）。
前記検出ユニット（１０７、２０７、３０７、４０７）が、リニアレギュレータを含むエネルギーブロック（１０４、２０４、３０４、４０４）を有していることを特徴とする、請求項１に記載の装置（１００、２００、３００、４００）。
前記検出ユニット（１０７、２０７、３０７、４０７）が、スイッチ手段（２１８）、とりわけＮＭＯＳトランジスタを有していることを特徴とする、請求項１または２に記載の装置（１００、２００、３００、４００）。
前記スイッチ手段（２１８）が、前記放電保護機構（１０３、２０３、３０３、４０３）と前記メモリブロック（１０６、２０６、３０６、４０６）との間に配置されていることを特徴とする、請求項３に記載の装置（１００、２００、３００、４００）。
前記エネルギーブロック（１０４、２０４、３０４、４０４）が第１の出力部（１０８）および第２の出力部（１０９）を有しており、前記第１の出力部（１０８）と前記第２の出力部（１０９）との間にコンデンサ（２１９）が配置されていることを特徴とする、請求項２〜４のいずれか一項に記載の装置（１００、２００、３００、４００）。
前記メモリブロック（１０６、２０６、３０６、４０６）が第１の端子（２１１）および第２の端子（２１２）を有しており、前記第１の端子（２１１）と前記第２の端子（２１２）との間にタイマ（２２０）が配置されていることを特徴とする、請求項１〜５のいずれか一項に記載の装置（１００、２００、３００、４００）。
前記検出ユニット（１０７、２０７、３０７、４０７）が評価ユニット（３０５）を有していることを特徴とする、請求項１〜６のいずれか一項に記載の装置（１００、２００、３００、４００）。
前記検出ユニット（１０７、２０７、３０７、４０７）がカウンタを含んでいることを特徴とする、請求項１〜７のいずれか一項に記載の装置（１００、２００、３００、４００）。
前記検出ユニット（１０７、２０７、３０７、４０７）が少なくとも１つの双安定マルチバイブレータを含んでいることを特徴とする、請求項１〜８のいずれか一項に記載の装置（１００、２００、３００、４００）。
静電気放電の回数を検出するための方法（７００）であって、
・放電保護機構に印加される電圧を捕捉するステップ（７１０）、
・捕捉した前記電圧に応じて、前記検出ユニットの入力部電圧を生成するステップ（７２０）、
・前記検出ユニットのスイッチ手段をアクティブにするステップ（７３０）、および
・前記メモリブロックの少なくとも１つのメモリセルに書き込むステップ（７４０）、および
・前記静電気放電の前記回数を捕捉するステップ（７６０）を有する、方法（７００）。
評価ユニットが、静電気放電パルスの発生中に前記メモリブロックの少なくとも１つのメモリセルの状態を読み取ることを特徴とする、請求項１０に記載の方法。