JP2020509396A - シフトレジスター回路、goa回路及び表示装置並びにその駆動方法 - Google Patents
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Abstract
Description
本出願は、2017年1月22日に中国で出願した中国特許出願No.201720080616.3の優先権を主張し、その内容は援用により全てここに含めておく。
第1極は前記タッチ電位制御端に接続され、第2極は前記低レベル出力端に接続され、第3極は前記シフトレジスターユニットの出力端に接続されるように配置される第1のタッチ電位制御トランジスタと、
第1極は前記タッチ電位制御端に接続され、第2極は前記低レベル出力端に接続され、第3極は前記プルアップノードに接続されるように配置される第2のタッチ電位制御トランジスタと、
第1極は前記タッチ電位制御端に接続され、第2極は前記プルダウンノードに接続され、第3極は前記低レベル出力端に接続されるように配置される第3のタッチ電位制御トランジスタと
を備える。
第1極は前記第1の走査レベル端に接続され、第2極は前記第2のクロック信号出力端に接続され、第3極は前記プルダウン制御ノードに接続されるように配置される第1のプルダウンノード制御トランジスタと、
第1極は前記第2の走査レベル端に接続され、第2極は前記プルダウン制御ノードに接続され、第3極は前記第3のクロック信号出力端に接続されるように配置される第2のプルダウンノード制御トランジスタと、
第1極は前記プルダウン制御ノードに接続され、第2極は前記高レベル出力端に接続され、第3極は前記プルダウンノードに接続されるように配置される第3のプルダウンノード制御トランジスタと
を備えることができる。
第1極は前記第1の走査制御端に接続され、第2極は前記第1の走査レベル端に接続され、第3極は前記プルアップノードに接続されるように配置される第1の走査トランジスタと、
第1極は前記第2の走査制御端に接続され、第2極は前記プルアップノードに接続され、第3極は前記第2の走査レベル端に接続されるように配置される第2の走査トランジスタと
を備えることができる。
第1極は前記高レベル出力端に接続され、第2極は前記プルアップノードに接続されるように配置される第1のプルアップトランジスタと、
第1極は前記第1のプルアップトランジスタの第3極に接続され、第2極は前記シフトレジスターユニットの出力端に接続され、第3極は前記第1のクロック信号出力端に接続されるように配置される第2のプルアップトランジスタと、
第1極は前記プルダウンノードに接続され、第2極は前記低レベル出力端に接続され、第3極は前記シフトレジスターユニットの出力端に接続されるように配置されるプルダウントランジスタと
を備えることができる。
第1極は前記プルアップノードに接続され、第2極は前記プルダウンノードに接続され、第3極は前記低レベル出力端に接続されるように配置される第4のプルダウンノード制御トランジスタと、
第1端は前記低レベル出力端に接続され、第2端は前記プルダウンノードに接続されるように配置されるプルダウンノード制御キャパシタと
を備えることができる。
Claims (20)
- シフトレジスターユニットを備えるシフトレジスター回路であって、前記シフトレジスターユニットの出力端はゲート駆動信号ラインに接続され、前記シフトレジスターユニットはプルアップノード、プルダウンノード、プルアップノード制御回路、プルダウンノード制御回路及び出力回路を備え、前記プルアップノード制御回路は前記プルアップノードに接続され、前記プルダウンノード制御回路は、前記プルアップノード及び前記プルダウンノードにそれぞれ接続され、前記出力回路は、前記プルアップノード、前記プルダウンノード及び前記シフトレジスターユニットの出力端にそれぞれ接続され、
前記シフトレジスター回路は、
タッチ電位制御端、前記シフトレジスターユニットの出力端、前記プルアップノード、前記プルダウンノード及び低レベル出力端にそれぞれ接続され、タッチ段階で、前記タッチ電位制御端の制御下で前記プルアップノード及び前記プルダウンノードがいずれも前記低レベル出力端に接続されるように制御するタッチ電位制御回路をさらに備える、
シフトレジスター回路。 - 前記タッチ電位制御回路は、さらに、タッチ段階で、前記タッチ電位制御端の制御下で前記シフトレジスターユニットの出力端が前記低レベル出力端に接続されるように制御する
請求項1に記載のシフトレジスター回路。 - 前記タッチ電位制御回路は、
第1極は前記タッチ電位制御端に接続され、第2極は前記低レベル出力端に接続され、第3極は前記シフトレジスターユニットの出力端に接続されるように配置される第1のタッチ電位制御トランジスタと、
第1極は前記タッチ電位制御端に接続され、第2極は前記低レベル出力端に接続され、第3極は前記プルアップノードに接続されるように配置される第2のタッチ電位制御トランジスタと、
第1極は前記タッチ電位制御端に接続され、第2極は前記プルダウンノードに接続され、第3極は前記低レベル出力端に接続されるように配置される第3のタッチ電位制御トランジスタと
を備える、請求項1または2に記載のシフトレジスター回路。 - 前記第1のタッチ電位制御トランジスタ、前記第2のタッチ電位制御トランジスタ、前記第3のタッチ電位制御トランジスタはいずれもn型トランジスタであり、前記タッチ電位制御端は、前記タッチ段階で高レベルを出力し、かつ、表示段階で低レベルを出力する
請求項3に記載のシフトレジスター回路。 - 前記第1のタッチ電位制御トランジスタ、前記第2のタッチ電位制御トランジスタ、前記第3のタッチ電位制御トランジスタはいずれもp型トランジスタであり、前記タッチ電位制御端は、前記タッチ段階で低レベルを出力し、かつ、表示段階で高レベルを出力する
請求項3に記載のシフトレジスター回路。 - 前記プルアップノード制御回路は、第1のプルアップノード制御サブ回路及び第2のプルアップノード制御サブ回路を備え、
前記第1のプルアップノード制御サブ回路は、第1の走査制御端、第2の走査制御端、第1の走査レベル端、第2の走査レベル端及び前記プルアップノードにそれぞれ接続され、
前記第2のプルアップノード制御サブ回路は、前記プルアップノード、前記プルダウンノード及び前記低レベル出力端にそれぞれ接続される
請求項1ないし5のいずれか一項に記載のシフトレジスター回路。 - 前記出力回路は、さらに第1のクロック信号出力端及び前記低レベル出力端にそれぞれ接続され、
前記プルダウンノード制御回路は、第1のプルダウンノード制御サブ回路及び第2のプルダウンノード制御サブ回路を備え、
前記第1のプルダウンノード制御サブ回路は、前記第1の走査レベル端、前記第2の走査レベル端、第2のクロック信号出力端、第3のクロック信号出力端、高レベル出力端、前記プルダウンノード及びプルダウン制御ノードにそれぞれ接続され、
前記第2のプルダウンノード制御サブ回路は、前記プルアップノード、前記プルダウンノード及び前記低レベル出力端にそれぞれ接続される
請求項6に記載のシフトレジスター回路。 - 前記出力回路は、前記プルアップノードの電位が高レベルである場合前記シフトレジスターユニットの出力端が前記第1のクロック信号出力端に接続され、前記プルダウンノードの電位が高レベルである場合前記シフトレジスターユニットの出力端が前記低レベル出力端に接続されるように制御し、
前記第2のプルダウンノード制御サブ回路は、前記プルアップノードの電位が高レベルである時、前記プルダウンノードが前記低レベル出力端に接続されるように制御し、
前記第2のプルアップノード制御サブ回路は、前記プルダウンノードの電位が高レベルである時、前記プルアップノードが前記低レベル出力端に接続されるように制御する
請求項7に記載のシフトレジスター回路。 - 前記第1のプルダウンノード制御サブ回路は、
第1極は前記第1の走査レベル端に接続され、第2極は前記第2のクロック信号出力端に接続され、第2極は前記プルダウン制御ノードに接続されるように配置される第1のプルダウンノード制御トランジスタと、
第1極は前記第2の走査レベル端に接続され、第2極は前記プルダウン制御ノードに接続され、第3極は前記第3のクロック信号出力端に接続されるように配置される第2のプルダウンノード制御トランジスタと、
第1極は前記プルダウン制御ノードに接続され、第2極は前記高レベル出力端に接続され、第3極は前記プルダウンノードに接続されるように配置される第3のプルダウンノード制御トランジスタと
を備える、請求項7に記載のシフトレジスター回路。 - 前記第2のプルダウンノード制御サブ回路は、第4のプルダウンノード制御トランジスタ及びプルダウンノード制御キャパシタを備え、
前記第4のプルダウンノード制御トランジスタの第1極は前記プルアップノードに接続され、第2極は前記プルダウンノードに接続され、第3極は前記低レベル出力端に接続され、
前記プルダウンノード制御キャパシタの第1端は前記低レベル出力端に接続され、第2端は前記プルダウンノードに接続される
請求項9に記載のシフトレジスター回路。 - 前記出力回路は、
第1極は前記高レベル出力端に接続され、第2極は前記プルアップノードに接続されるように配置される第1のプルアップトランジスタと、
第1極は前記第1のプルアップトランジスタの第3極に接続され、第2極は前記シフトレジスターユニットの出力端に接続され、第3極は前記第1のクロック信号出力端に接続されるように配置される第2のプルアップトランジスタと、
第1極は前記プルダウンノードに接続され、第2極は前記低レベル出力端に接続され、第3極は前記シフトレジスターユニットの出力端に接続されるように配置されるプルダウントランジスタと
を備える、請求項7に記載のシフトレジスター回路。 - 正方向で走査する場合には、前記第1の走査制御端は入力端となり、前記第2の走査制御端はリセット端となり、前記第1の走査レベル端は高レベル出力端となり、前記第2の走査レベル端は低レベル出力端となり、逆方向で走査する場合には、前記第1の走査制御端はリセット端となり、前記第2の走査レベル端は入力端となり、前記第1の走査レベル端は低レベル出力端となり、前記第2の走査レベル端は高レベル出力端となり、
前記第1のプルアップノード制御サブ回路は、入力段階で、入力端の制御下で前記プルアップノードの電位が高レベルとなり、かつリセット段階で、リセット端の制御下で前記プルアップノードの電位が低レベルとなるように制御する
請求項6に記載のシフトレジスター回路。 - 前記第1のプルアップノード制御サブ回路は、
第1極は前記第1の走査制御端に接続され、第2極は前記第1の走査レベル端に接続され、第3極は前記プルアップノードに接続されるように配置される第1の走査トランジスタと、
第1極は前記第2の走査制御端に接続され、第2極は前記プルアップノードに接続され、第3極は前記第2の走査レベル端に接続されるように配置される第2の走査トランジスタと
を備える、請求項12に記載のシフトレジスター回路。 - 前記第2のプルアップノード制御サブ回路は、プルアップノード制御トランジスタを備え、
前記プルアップノード制御トランジスタの第1極は前記プルダウンノードに接続され、第2極は前記低レベル出力端に接続され、第3極は前記プルアップノードに接続される
請求項6に記載のシフトレジスター回路。 - 前記プルアップノード及び前記シフトレジスターユニットの出力端にそれぞれ接続されるように配置される充放電回路をさらに備える
請求項1に記載のシフトレジスター回路。 - 前記充放電回路は蓄積キャパシタを備え、前記蓄積キャパシタの第1端は前記プルアップノードに接続され、第2端は前記シフトレジスターユニットの出力端に接続される
請求項15に記載のシフトレジスター回路。 - 複数のカスケードされた請求項1ないし16のいずれか一項に記載のシフトレジスター回路を備えるGOA回路。
- 請求項17に記載のGOA回路を備える表示装置。
- 請求項18に記載の表示装置の駆動方法であって、
タッチ段階で、前記タッチ電位制御回路は、前記タッチ電位制御端の制御下で、前記プルアップノード及び前記プルダウンノードがいずれも前記低レベル出力端に接続されるように制御すること
を含む、駆動方法。 - タッチ段階で、前記タッチ電位制御回路は、前記タッチ電位制御端の制御下で、さらに、前記シフトレジスターユニットの出力端が前記低レベル出力端に接続されるように制御する
請求項19に記載の駆動方法。
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