JP2020202674A - Semiconductor device - Google Patents
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Abstract
Description
本明細書が開示する技術は、ダブルゲート型のスイッチング素子を備える半導体装置に関する。 The technique disclosed herein relates to a semiconductor device including a double gate type switching element.
例えば特許文献1に、二つのゲート電極を有するダブルゲート型のスイッチング素子を備える半導体装置が開示されている。この種の半導体装置では、スイッチング素子の二つのゲート電極に、独立したゲート電圧を印加することができる。 For example, Patent Document 1 discloses a semiconductor device including a double-gate type switching element having two gate electrodes. In this type of semiconductor device, independent gate voltages can be applied to the two gate electrodes of the switching element.
特許文献2にも、同様のスイッチング素子を備える半導体装置が開示されている。この半導体装置では、スイッチング素子のターンオフ時に、第2ゲートにターンオフ電圧を印加した後、第1ゲートにターンオフ電圧を印加し、当該スイッチング素子をターンオフする。以上の構成によると、先に第2ゲートの電圧を閾値電圧以下のターンオフ電圧まで低下させることにより、ドリフト層に蓄積されているキャリアの一部が予め引き抜かれる。従って、先に第2ゲートの電圧を低下させた後に、第1ゲートの電圧を低下させてスイッチング素子をターンオフさせることで、キャリアを引き抜く時間が短くなる。すなわち、スイッチング素子のターンオフ速度が向上する。 Patent Document 2 also discloses a semiconductor device including a similar switching element. In this semiconductor device, when the switching element is turned off, a turn-off voltage is applied to the second gate, and then a turn-off voltage is applied to the first gate to turn off the switching element. According to the above configuration, by first lowering the voltage of the second gate to a turn-off voltage equal to or lower than the threshold voltage, a part of the carriers accumulated in the drift layer is extracted in advance. Therefore, by first lowering the voltage of the second gate and then lowering the voltage of the first gate to turn off the switching element, the time for pulling out the carrier is shortened. That is, the turn-off speed of the switching element is improved.
PWM(Pulse Width Modulation)方式によりスイッチング素子を制御する場合、上記の構成を実現するためには、以下の二つの方法が考えられる。すなわち、一つ目の方法では、一つのPWM信号を生成し、これを用いて二つのゲート信号を制御する。このとき、第1ゲート(あるいは第2ゲート)に対しては、当該PWM信号に所定の遅延時間を与えたPWM信号が用いられる。この方法によると、一つのPWM信号で二つのゲートを異なるタイミングで制御することができる。しかしながら、遅延時間を与えたPWM信号を用いることによって、スイッチング素子の制御にも遅延が生じてしまうおそれがある。 When the switching element is controlled by the PWM (Pulse Width Modulation) method, the following two methods can be considered in order to realize the above configuration. That is, in the first method, one PWM signal is generated and used to control two gate signals. At this time, for the first gate (or the second gate), a PWM signal in which a predetermined delay time is given to the PWM signal is used. According to this method, two gates can be controlled at different timings with one PWM signal. However, by using the PWM signal with the delay time, there is a possibility that a delay may occur in the control of the switching element.
これに対して、二つ目の方法では、二つのPWM信号をそれぞれ生成し、一方のPWM信号を用いて第1ゲートを制御し、他方のPWM信号を用いて第2ゲートを制御する。このとき、一方のPWM信号(以下、第1PWM信号という)は、第1キャリア信号とデューティ値とに基づいて生成され、他方のPWM信号(以下、第2PWM信号という)は、第1キャリア信号から所定時間だけ位相を進めた第2キャリア信号とデューティ値とに基づいて生成される。このような構成によると、第1ゲートと第2ゲートを異なるタイミングで制御することを可能としつつ、スイッチング素子の制御の遅延を抑制することが可能である。しかしながら、先行する第2PWM信号が変化してから、第1PWM信号が追従して変化するまでの前に、共通のデューティ値が変更されたりすると、二つのPWM信号の間で波形が互いに相違し得る。その結果、例えば第2ゲートのみが短時間だけターンオフ(又はターンオン)されることがあり、このような第2ゲートの無用なオンオフによって、スイッチング素子の損失を増大させるおそれがある。本明細書では、このような問題を回避又は低減し得る技術を提供する。 On the other hand, in the second method, two PWM signals are generated respectively, one PWM signal is used to control the first gate, and the other PWM signal is used to control the second gate. At this time, one PWM signal (hereinafter referred to as the first PWM signal) is generated based on the first carrier signal and the duty value, and the other PWM signal (hereinafter referred to as the second PWM signal) is derived from the first carrier signal. It is generated based on the second carrier signal whose phase is advanced by a predetermined time and the duty value. According to such a configuration, it is possible to control the first gate and the second gate at different timings, and at the same time, it is possible to suppress the delay in the control of the switching element. However, if the common duty value is changed after the preceding second PWM signal changes and before the first PWM signal follows and changes, the waveforms may differ from each other between the two PWM signals. .. As a result, for example, only the second gate may be turned off (or turned on) for a short time, and such unnecessary on / off of the second gate may increase the loss of the switching element. The present specification provides techniques that can avoid or reduce such problems.
本明細書が開示する半導体装置は、スイッチング素子と、コントローラと、駆動回路と、を備える。スイッチング素子は、第1ゲート及び第2ゲートの二つのゲートを備えるダブルゲート型のスイッチング素子である。コントローラは、第1キャリア信号と共通デューティ値に基づいて、二値信号である第1指令信号を生成する。それととともに、コントローラは、第1キャリア信号から所定時間だけ位相を進めた第2キャリア信号と共通デューティ値に基づいて、二値信号である第2指令信号を生成する。駆動回路は、スイッチング素子及びコントローラと接続されており、第1指令信号及び第2指令信号に基づいて第1ゲート及び第2ゲートをそれぞれ駆動する。駆動回路は、論理回路と、ゲート駆動回路と、を有している。論理回路は、第1指令信号に基づいて、第1信号(MG+V)及び第2信号(MG0)を生成する。それととともに、駆動回路は、第1指令信号及び第2指令信号に基づいて、第3信号(CG+V)、第4信号(CG0)及び第5信号(CG−V)を生成する。ゲート制御回路は、第1信号(MG+V)及び第2信号(MG0)に基づいて、第1ゲートに基準電圧又は基準電圧よりも高電圧であるオン電圧を選択的に印加する。それととともに、ゲート制御回路は、第3信号(CG+V)、第4信号(CG0)及び第5信号(CG−V)に基づいて、第2ゲートに基準電圧、オン電圧、又は基準電圧よりも低電圧であるオフ電圧を選択的に印加する。論理回路はさらに、第1マスク回路と、第2マスク回路と、を有する。第1マスク回路は、第2指令信号のNOT信号でラッチされ、第1指令信号と第2指令信号とのNOR信号でリセットされる第1ラッチ信号を生成する。第2マスク回路は、第2指令信号でラッチされ、第1指令信号でリセットされる第2ラッチ信号を生成する。第1信号(MG+V)は、第1指令信号である。第2信号(MG0)は、第1指令信号のNOT信号である。第3信号(CG+V)は、第1ラッチ信号と第2ラッチ信号とのNOR信号と第1指令信号とのAND信号である。第4信号(CG0)は、第2ラッチ信号である。そして、第5信号(CG−V)は、第3信号(CG+V)と第4信号(CG0)とのNOR信号である。 The semiconductor device disclosed in the present specification includes a switching element, a controller, and a drive circuit. The switching element is a double gate type switching element including two gates, a first gate and a second gate. The controller generates a first command signal, which is a binary signal, based on the first carrier signal and the common duty value. At the same time, the controller generates a second command signal, which is a binary signal, based on the second carrier signal whose phase is advanced by a predetermined time from the first carrier signal and the common duty value. The drive circuit is connected to a switching element and a controller, and drives the first gate and the second gate based on the first command signal and the second command signal, respectively. The drive circuit includes a logic circuit and a gate drive circuit. The logic circuit generates a first signal (MG + V) and a second signal (MG0) based on the first command signal. At the same time, the drive circuit generates a third signal (CG + V), a fourth signal (CG0), and a fifth signal (CG-V) based on the first command signal and the second command signal. The gate control circuit selectively applies a reference voltage or an on-voltage higher than the reference voltage to the first gate based on the first signal (MG + V) and the second signal (MG0). At the same time, the gate control circuit is lower than the reference voltage, on-voltage, or reference voltage at the second gate based on the third signal (CG + V), the fourth signal (CG0), and the fifth signal (CG-V). The off voltage, which is a voltage, is selectively applied. The logic circuit further includes a first mask circuit and a second mask circuit. The first mask circuit generates a first latch signal that is latched by the NOT signal of the second command signal and reset by the NOR signal of the first command signal and the second command signal. The second mask circuit generates a second latch signal that is latched by the second command signal and reset by the first command signal. The first signal (MG + V) is the first command signal. The second signal (MG0) is a NOT signal of the first command signal. The third signal (CG + V) is an AND signal of the NOR signal of the first latch signal and the second latch signal and the first command signal. The fourth signal (CG0) is the second latch signal. The fifth signal (CG-V) is a NOR signal of the third signal (CG + V) and the fourth signal (CG0).
上記の構成によると、第1マスク回路及び第2マスク回路はそれぞれ、第1指令信号、第2指令信号、及びそれらのOR信号の立ち上がり及び立ち下がりによりラッチされる第1ラッチ信号及び第2ラッチ信号を生成する。より詳しく、第1ラッチ信号は、第2指令信号のNOT信号でラッチされ、第1指令信号と第2指令信号とのNOR信号でリセットされる信号である。また、第2ラッチ信号は、第2指令信号でラッチされ、第1指令信号でリセットされる信号である。上記の第1ラッチ信号及び第2ラッチ信号を用いることにより、三つの信号(第3信号、第4信号、及び第5信号)が生成可能であり、これらの三つの信号を使用して第2ゲートを制御することで、第2ゲートの意図しないタイミングでの無用なオンオフを抑制し得る。 According to the above configuration, the first mask circuit and the second mask circuit are latched by the rising and falling of the first command signal, the second command signal, and their OR signals, respectively, and the first latch signal and the second latch. Generate a signal. More specifically, the first latch signal is a signal that is latched by the NOT signal of the second command signal and reset by the NOR signal of the first command signal and the second command signal. The second latch signal is a signal that is latched by the second command signal and reset by the first command signal. By using the first latch signal and the second latch signal described above, three signals (third signal, fourth signal, and fifth signal) can be generated, and the second signal is used by using these three signals. By controlling the gate, it is possible to suppress unnecessary on / off of the second gate at an unintended timing.
また、上記の構成によると、スイッチング素子のターンオン時において、第2ゲートに印加する電圧を段階的に上昇させることができる。これにより、スイッチング素子のターンオン速度を上昇させて、スイッチングによる損失を抑制し得る。 Further, according to the above configuration, the voltage applied to the second gate can be increased stepwise at the time of turning on the switching element. As a result, the turn-on speed of the switching element can be increased and the loss due to switching can be suppressed.
本明細書が開示する技術の詳細とさらなる改良は以下の「発明を実施するための形態」にて説明する。 Details of the techniques disclosed herein and further improvements will be described in the "Modes for Carrying Out the Invention" below.
本技術の一実施形態では、駆動回路が、スイッチング素子に流れる電流に応じて、第2ゲートのターンオフに対する第1ゲートのターンオフのタイミングを変化させてもよい。この場合、駆動回路は、例えば可変タイマを備え、スイッチング素子に流れる電流に応じて、可変タイマの設定時間を変更してもよい。そして、駆動回路は、可変タイマを用いて、第2ゲートのターンオフに対する第1ゲートのターンオフのタイミングを変化させてもよい。このような構成によると、導通による損失とスイッチングによる損失との合計損失が減少し得る。 In one embodiment of the present technology, the drive circuit may change the turn-off timing of the first gate with respect to the turn-off of the second gate according to the current flowing through the switching element. In this case, the drive circuit may include, for example, a variable timer, and the set time of the variable timer may be changed according to the current flowing through the switching element. Then, the drive circuit may change the turn-off timing of the first gate with respect to the turn-off of the second gate by using a variable timer. With such a configuration, the total loss due to conduction and switching loss can be reduced.
上記に加え、又は代えて、駆動回路は、各ゲートのリークをそれぞれ監視しており、一方のゲートのみについてリークが検出されたときに、当該ゲートに印加する電圧を制限してもよい。一方、駆動回路は、両ゲートについてリークが検出されたときは、スイッチング素子の駆動を中止してもよい。このような構成によると、一方のゲートにのみ軽度なリークが生じているときに、当該ゲートに印加する電圧のみを制限することによって、スイッチング素子の動作を過剰に制限することなく継続させることができる。 In addition to or instead of the above, the drive circuit monitors each gate for leaks and may limit the voltage applied to that gate when a leak is detected for only one gate. On the other hand, the drive circuit may stop driving the switching element when a leak is detected for both gates. According to such a configuration, when a slight leak occurs in only one gate, the operation of the switching element can be continued without being excessively restricted by limiting only the voltage applied to the gate. it can.
(第1実施例)図1から図5を参照して、第1実施例の半導体装置2を説明する。半導体装置2は、例えば電気自動車に搭載され、例えばインバータやDC−DCコンバータといった、電源と負荷との間で電力の変換を行う電力変換装置の一部を構成することができる。しかしながら、本実施例の半導体装置2は、このような用途に限られず、様々な用途で使用することが可能である。 (First Example) The semiconductor device 2 of the first embodiment will be described with reference to FIGS. 1 to 5. The semiconductor device 2 is mounted on an electric vehicle, for example, and can form a part of a power conversion device such as an inverter or a DC-DC converter that converts electric power between a power source and a load. However, the semiconductor device 2 of this embodiment is not limited to such applications, and can be used for various purposes.
図1に示すように、半導体装置2は、ASIC4(Application Specific Integrated Circuit)と、二つの絶縁素子6、8と、コントローラ10と、駆動回路20と、スイッチング素子30と、を備えている。スイッチング素子30は、第1ゲート32及び第2ゲート34の二つのゲートを有するダブルゲート型のスイッチング素子である。一例ではあるが、本実施例のスイッチング素子30は、ダブルゲート型のIGBT(Insulated Gate Bipolar Transistor)である。第1ゲート32又は第2ゲート34の少なくとも一方に当該ゲートの閾値電圧よりも大きい電圧が印加されると、スイッチング素子30はターンオンしてコレクタ36からエミッタ38にコレクタ電流が流れる。スイッチング素子30は、センスエミッタ39をさらに備える。センスエミッタ39には、コレクタ電流に比例した微小な電流が流れる。この微小な電流を検出することで、コレクタ電流の大きさを計測することができる。なお、スイッチング素子30は、IGBTに限定されず、例えばバイポーラトランジスタであってよい。
As shown in FIG. 1, the semiconductor device 2 includes an ASIC4 (Application Specific Integrated Circuit), two insulating
コントローラ10は、上位の制御ユニット(図示省略)から入力される制御指令に基づいて、第1指令信号PWM1及び第2指令信号PWM2を出力する。第1指令信号PWM1及び第2指令信号PWM2は、スイッチング素子30に対する指令信号であって、詳しくはパルス幅変調(Pulse Width Modulation: PWM)信号である。第1指令信号PWM1は、第1ゲート32を制御するための指令信号であり、第2指令信号PWM2は、第2ゲート34を制御するための指令信号である。図3に示すように、コントローラ10は、第1キャリア信号とデューティ信号とに基づいて、第1指令信号PWM1を生成する。第1指令信号PWM1は、ハイとローとのいずれか一方を示す二値信号である。第1指令信号PWM1は、第1キャリア信号がデューティ信号よりも大きい値であるときにハイを示し、第1キャリア信号がデューティ信号よりも小さい値であるときにローを示す。
The
同様に、コントローラ10は、第2キャリア信号とデューティ信号とに基づいて、第2指令信号PWM2を生成する。第2指令信号PWM2も、ハイとローとのいずれか一方を示す二値信号である。第2指令信号PWM2は、第2キャリア信号がデューティ信号よりも大きい値であるときにハイを示し、第2キャリア信号がデューティ信号よりも小さい値であるときにローを示す。ここで、第2キャリア信号は、上記した第1キャリア信号から所定時間だけ位相を進めた信号である。この所定時間は、例えばスイッチング素子30のキャリア蓄積時間により決定される。一方、デューティ信号については、第1指令信号PWM1及び第2指令信号PWM2の生成において、共通のデューティ信号が使用される。特に限定されないが、本実施例において、第1キャリア信号及び第2キャリア信号は三角波である。そして、デューティ信号は、前述した上位からの制御指令に基づいて、当該三角波の振幅内で調整される可変信号である。
Similarly, the
コントローラ10は、ASIC4及び絶縁素子6、8を介して、駆動回路20に接続されている。ASIC4は、特定の用途向けに、複数機能の回路を一つにまとめた集積回路であり、例えばモータの駆動を用途とする集積回路である。絶縁素子6、8は、コントローラ10とスイッチング素子30との間で、コントローラ10とスイッチング素子30とを電気的に絶縁しつつ、信号のみを伝達することができる。絶縁素子6、8は、例えばフォトカプラである。コントローラ10から出力された指令信号PWM1、PWM2は、ASIC4及び絶縁素子6、8を介して、駆動回路20に入力される。駆動回路20は、スイッチング素子30の第1ゲート32及び第2ゲート34に接続されており、入力された指令信号PWM1、PWM2に基づいて、第1ゲート32及び第2ゲート34の各ゲート電圧Vg1、Vg2をそれぞれ制御する。
The
駆動回路20は、論理回路22と、ゲート制御回路24とを備えている。論理回路22は、コントローラ10から伝達された二つの指令信号PWM1及びPWM2に基づいて、五つの信号MG+V、MG0、CG+V、CG0、及びCG−Vを生成する。論理回路22において生成された五つの信号はゲート制御回路24に伝達される。ゲート制御回路24は、伝達されたこれらの信号に基づいて、第1ゲート32のゲート電圧Vg1及び第2ゲート34のゲート電圧Vg2を、互いに独立に制御する。論理回路22の構成については、図2を用いて後ほど詳しく述べる。
The
以上のように、本実施例の半導体装置2では、コントローラ10が、二つの指令信号PWM1、PWM2を生成し、それらの指令信号PWM1、PWM2に基づいて、駆動回路20がスイッチング素子30の二つのゲート32、34を制御する。但し、駆動回路20は、二つの指令信号PWM1、PWM2を、二つのゲート32、34の制御にそのまま用いずに、論理回路22によって五つの信号MG+V、MG0、CG+V、CG0、及びCG−Vを生成する。そして、その五つの信号MG+V、MG0、CG+V、CG0、及びCG−Vに基づいて、スイッチング素子30の二つのゲート32、34を制御する。二つの指令信号PWM1、PWM2を、二つのゲート32、34の制御にそのまま用いると、下記する問題が生じるためである。
As described above, in the semiconductor device 2 of the present embodiment, the
すなわち、第2キャリア信号は、第1キャリア信号から所定時間だけ位相を進めた信号であるため、第2指令信号PWM2も、第1指令信号PWM1から所定時間だけ位相を進めた信号であることが期待される。しかしながら、異なるキャリア信号と共通のデューティ信号から二つの指令信号PWM1及びPWM2を生成すると、例えばデューティ信号が変化するタイミングによっては、第1指令信号PWM1と第2指令信号PWM2との間で波形が互いに相違することがある。その一例を、図3に例示するタイムチャートを参照して説明する。 That is, since the second carrier signal is a signal whose phase is advanced by a predetermined time from the first carrier signal, the second command signal PWM2 is also a signal whose phase is advanced by a predetermined time from the first command signal PWM1. Be expected. However, when two command signals PWM1 and PWM2 are generated from different carrier signals and a common duty signal, for example, depending on the timing at which the duty signal changes, the waveforms of the first command signal PWM1 and the second command signal PWM2 become mutual. It may be different. An example thereof will be described with reference to the time chart illustrated in FIG.
図3に示すタイムチャートにおいて、時刻t1までは、第1キャリア信号及び第2キャリア信号はデューティ信号よりも大きいため、第1指令信号PWM1及び第2指令信号PWM2はともにハイを示す。次に、時刻t1から時刻ft1までの期間は、第2キャリア信号がデューティ信号よりも小さくなる。従って、第2指令信号PWM2はローを示す。一方、第1指令信号PWM1についてはハイが維持される。次に、時刻ft1から時刻t2までの間は、第2キャリア信号は再びデューティ信号よりも大きくなる。従って第2指令信号PWM2はハイを示す。一方、この期間中の時刻T1を過ぎると、第1キャリア信号がデューティ信号よりも小さくなる。従って、第1指令信号PWM1は、時刻ft1から時刻T1まではハイを示し、時刻T1から時刻t2まではローを示す。 In the time chart shown in FIG. 3, since the first carrier signal and the second carrier signal are larger than the duty signal until time t1, both the first command signal PWM1 and the second command signal PWM2 show high. Next, during the period from time t1 to time ft1, the second carrier signal becomes smaller than the duty signal. Therefore, the second command signal PWM2 indicates low. On the other hand, the high is maintained for the first command signal PWM1. Next, from time ft1 to time t2, the second carrier signal becomes larger than the duty signal again. Therefore, the second command signal PWM2 indicates high. On the other hand, after the time T1 during this period, the first carrier signal becomes smaller than the duty signal. Therefore, the first command signal PWM1 indicates high from time ft1 to time T1 and low from time T1 to time t2.
時刻t2(D1)において、デューティ信号が更新されるとする。それに伴い、第2キャリア信号はデューティ信号よりも小さくなるため、PWM2はローに変化する。一方、デューティ信号が更新されても、第1指令信号PWM1はローに維持される。その後、時刻t2から時刻t3までの間は、第1キャリア信号及び第2キャリア信号がデューティ信号よりも小さくなる。従って、第1指令信号PWM1及び第2指令信号PWM2は、ともにローを示す。 It is assumed that the duty signal is updated at time t2 (D1). Along with this, the second carrier signal becomes smaller than the duty signal, so that PWM2 changes to low. On the other hand, even if the duty signal is updated, the first command signal PWM1 is kept low. After that, from time t2 to time t3, the first carrier signal and the second carrier signal become smaller than the duty signal. Therefore, both the first command signal PWM1 and the second command signal PWM2 show low.
時刻t3から時刻ft2までの間は、第2キャリア信号がデューティ信号よりも大きい。従って、第2指令信号PWM2はハイを示す。一方、第1指令信号PWM1はローを示す。次に、時刻ft2から時刻D2までの間は、第2キャリア信号は再びデューティ信号よりも小さくなる。従って第2指令信号PWM2はローを示す。なお、この期間中の時刻t4(T2)を過ぎると、第1キャリア信号がデューティ信号よりも大きくなる。従って、第1指令信号PWM1は、時刻ft2から時刻T2まではローを示し、時刻T2から時刻D2まではハイを示す。時刻D2において、デューティ信号が再び更新されるとする。それに伴い、第2キャリア信号はデューティ信号よりも大きくなるため、第2指令信号PWM2はハイを示す。一方、デューティ信号が更新されても、第1指令信号PWM1はハイに維持される。 From time t3 to time ft2, the second carrier signal is larger than the duty signal. Therefore, the second command signal PWM2 indicates high. On the other hand, the first command signal PWM1 indicates low. Next, from time ft2 to time D2, the second carrier signal becomes smaller than the duty signal again. Therefore, the second command signal PWM2 indicates low. After the time t4 (T2) during this period, the first carrier signal becomes larger than the duty signal. Therefore, the first command signal PWM1 shows low from time ft2 to time T2 and high from time T2 to time D2. It is assumed that the duty signal is updated again at time D2. Along with this, the second carrier signal becomes larger than the duty signal, so that the second command signal PWM2 indicates high. On the other hand, even if the duty signal is updated, the first command signal PWM1 is maintained high.
以上のように、第2指令信号PWM2は、時刻ft1から時刻t2の間で一時的にローに切り替えられる。それに対して、第1指令信号PWM1にそのような変化は現れない。また、時刻ft2から時刻D2までの間においても、第2指令信号PWM2は一時的にローに切り替えられるが、第1指令信号PWM1にそのような変化は現れない。仮に、このような二つの指令信号PWM1、PWM2が、スイッチング素子30の制御にそのまま利用されてしまうと、第2ゲート34のみが無用にターンオフ(又はターンオン)されることになり、スイッチング素子30における損失を増大させるおそれがある。このような問題を回避又は低減するために、本実施例の半導体装置2では、前述した論理回路22が用意されており、論理回路22が生成する五つの信号MG+V、MG0、CG+V、CG0、及びCG−Vに基づいて、スイッチング素子30の二つのゲート32、34が制御される。
As described above, the second command signal PWM2 is temporarily switched to low between the time ft1 and the time t2. On the other hand, such a change does not appear in the first command signal PWM1. Further, even between the time ft2 and the time D2, the second command signal PWM2 is temporarily switched to low, but such a change does not appear in the first command signal PWM1. If these two command signals PWM1 and PWM2 are used as they are for controlling the switching
以下、論理回路22について詳細に説明する。図2に示すように、論理回路22は、第1マスク回路22aと、第2マスク回路22bと、を備えている。第1マスク回路22aは二つの入力信号S、Rに対し、第1ラッチ信号La1を出力する。第1ラッチ信号La1は、入力信号Sの立ち上がりによってセットされ、入力信号Rによってリセットされる。すなわち、第1マスク回路22aは、入力信号Rがローを示すときに入力信号Sが立ち上がる場合にハイを出力し、次に入力信号Rがローからハイに切り替わるまでの期間、これを保持する回路である。入力信号Rがハイからローに変化したタイミングにおける入力信号Sの値を、次に入力信号Rがローからハイに変化するまで保持する回路である。なお、入力信号Sと入力信号Rとの両方がハイを示す場合には、第1ラッチ信号La1はローを示す。入力信号Sは、PWM2のNOT信号である。入力信号Rは、PWM1とPWM2とのNOR信号である。すなわち、第1マスク回路22aは、PWM2の立ち下がりによってラッチされ、PWM1及びPWM2の両方がローを示す場合にリセットされる回路である。第1ラッチ信号La1については、図4のグラフを参照して、後ほどより詳しく説明する。
Hereinafter, the
第2マスク回路22bは二つの入力信号S、Rに対し、第2ラッチ信号La2を出力する。第2ラッチ信号La2は、入力信号Sの立ち上がりによってセットされ、入力信号Rによってリセットされる。すなわち、第2マスク回路22bは、入力信号Rがローを示すときに入力信号Sが立ち上がる場合にハイを出力し、次に入力信号Rがローからハイに切り替わるまでの期間、これを保持する回路である。なお、入力信号Sと入力信号Rとの両方がハイを示す場合には、第2ラッチ信号La2はローを示す。入力信号Sは、PWM2である。入力信号Rは、PWM1である。すなわち、第2マスク回路22bは、PWM2の立ち上がりによってラッチされ、PWM1の立ち上がりによってリセットされる回路である。第2ラッチ信号La2についても、図4のグラフを参照して、後ほどより詳しく説明する。
The
信号MG+V、及び信号MG0は、第1ゲート32のゲート電圧Vg1の制御に用いられる信号である。より具体的に、信号MG+Vがハイを示す場合においては、ゲート制御回路24は、第1ゲート32に印加するゲート電圧Vg1を、Vボルトに設定する。電圧Vボルトは、第1ゲート32の閾値電圧よりも高電圧である。また、信号MG0がハイを示す場合においては、ゲート制御回路24は、第1ゲート32に印加するゲート電圧Vg1をゼロボルトに設定する。電圧ゼロボルトは、第1ゲート32の閾値電圧よりも低電圧である。信号MG+Vは、第1指令信号PWM1と同一の信号である。また、信号MG0は、第1指令信号PWM1のNOT信号である。信号MG+V及び信号MG0の決め方から、信号MG+Vと信号MG0が同時にハイ(又はロー)を示すことはない。すなわち、ゲート制御回路24は、第1ゲート32に、Vボルト又はゼロボルトを選択的に印加する。
The signal MG + V and the signal MG0 are signals used for controlling the gate voltage Vg1 of the
信号CG+V、信号CG0、及び信号CG−Vは、第2ゲート34のゲート電圧Vg2の制御に用いられる信号である。より具体的に、信号CG+Vがハイを示す場合においては、ゲート制御回路24は、第2ゲート34に印加するゲート電圧Vg2を、Vボルトに設定する。電圧Vボルトは、第2ゲート34の閾値電圧よりも高電圧である。信号CG0がハイを示す場合においては、ゲート制御回路24は、第2ゲート34に印加するゲート電圧Vg2を、ゼロボルトに設定する。信号CG−Vがハイを示す場合においては、ゲート制御回路24は、第2ゲート34に印加するゲート電圧Vg2を、−Vボルトに設定する。電圧ゼロボルト、及び電圧−Vボルトは、第2ゲート34の閾値電圧よりも低電圧である。信号CG+Vは、第1指令信号PWM1と、第1ラッチ信号La1と第2ラッチ信号La2とのNOR信号とのAND信号である。信号CG0は、第2ラッチ信号La2と同一の信号である。信号CG−Vは、信号CG+Vと信号CG0とのNOR信号である。信号CG+V、信号CG0、及び信号CG−Vの決め方から、これらの三つの信号のうち同時に二つ以上がハイを示すことはない。すなわち、ゲート制御回路24は、第2ゲート34に、Vボルト、ゼロボルト、又は−Vボルトを選択的に印加する。
The signal CG + V, the signal CG0, and the signal CG-V are signals used for controlling the gate voltage Vg2 of the
続いて図4を参照して、第1指令信号PWM1、第2指令信号PWM2、第1ラッチ信号La1、第2ラッチ信号La2、及び第1ラッチ信号La1と第2ラッチ信号La2とのNOR信号についてのグラフを説明する。なお、以下では、これらの信号を単にPWM1、PWM2、La1、及びLa2と記載することがある。上記の通り、PWM2を生成する第2キャリア信号は、PWM1を生成する第1キャリア信号から所定時間だけ位相が進んでいるため、デューティ信号の変化に伴って、PWM1とPWM2との間で波形に相違が生じている。 Subsequently, with reference to FIG. 4, regarding the first command signal PWM1, the second command signal PWM2, the first latch signal La1, the second latch signal La2, and the NOR signal of the first latch signal La1 and the second latch signal La2. The graph of is explained. In the following, these signals may be simply referred to as PWM1, PWM2, La1, and La2. As described above, since the phase of the second carrier signal that generates PWM2 is advanced by a predetermined time from the first carrier signal that generates PWM1, the waveform is changed between PWM1 and PWM2 as the duty signal changes. There is a difference.
時刻t1までは、PWM1及びPWM2ともにハイを示す。第1マスク回路22aの入力信号Sは、PWM2のNOT信号であるからローを示し、入力信号Rは、PWM1とPWM2とのNOR信号であるからローを示す。従って、La1はローを示す。また、第2マスク回路22bの入力信号Sは、PWM2であるからハイを示し、入力信号Rは、PWM1であるからハイを示す。従って、La2はロー示す。
Until time t1, both PWM1 and PWM2 show high. The input signal S of the
時刻t1において、PWM1に先立ってPWM2が立ち下がる。すると、第1マスク回路22aの入力信号Sはローからハイに切り替わり、入力信号Rはローを示す。従って、La1はハイを示す。La1は、入力信号Rが次にハイを示すまでの期間、すなわちPWM1及びPWM2の両方がローを示すまでの期間、ハイを示す。よって、時刻t1から時刻t2までの期間は、La1はハイを示す。
At time t1, PWM2 falls prior to PWM1. Then, the input signal S of the
また、第2マスク回路22bついては、時刻t1から時刻t2までの期間で、時刻ft1において入力信号Sがローからハイに切り替わる。ところが、時刻ft1においては、入力信号Rもハイを示すため、時刻ft1においてLa2はローを示す。時刻t1から時刻t2までの間では入力信号Sがローからハイに切り替わるタイミングは時刻ft1のみである。従って、La2が時刻t1から時刻t2までの期間においてローからハイに切り替わることはないため、この期間、La2はローを示す。
Further, regarding the
時刻t2において、PWM1が立ち下がる。また、時刻t3においてPWM2が、PWM1に先立って立ち上がる。従って、時刻t2から時刻t3までの期間は、PWM1及びPWM2はともにローを示す。よって、第1マスク回路22aの入力信号Sはハイを示し、入力信号Rはハイを示すため、La1はローを示す。また、第2マスク回路22bにおいて、時刻t2以降、時刻t3でPWM2が立ち上がるまでは、PWM2はローを示す。すなわち、第2マスク回路22bにおいて、時刻t2から時刻t3までの期間中、入力信号Sがローからハイに切り替わることはないため、時刻t2から時刻t3までの期間は、La2はローが保持されている。
At time t2, PWM1 goes down. Further, at time t3, PWM2 starts up prior to PWM1. Therefore, during the period from time t2 to time t3, both PWM1 and PWM2 show low. Therefore, the input signal S of the
時刻t3において、PWM1に先立ってPWM2が立ち上がる。第1マスク回路22aにおいて、時刻t3以降、PWM1が立ち下がる時刻t4までの期間では、時刻ft2において入力信号Sがローからハイに切り替わる。ところが、時刻ft2においては、PWM1及びPWM2ともにローを示すことから、入力信号Rはハイを示す。時刻t3から時刻t4までの期間では入力信号Sがローからハイに切り替わるタイミングは時刻ft2のみである。従って、La1が時刻t3から時刻t4までの期間においてローからハイに切り替わることはないため、この期間、La1はローを示す。
At time t3, PWM2 starts up prior to PWM1. In the
また上記の通り、時刻t3において、PWM1に先立ってPWM2が立ち上がる。すると、第2マスク回路22bの入力信号Sがローからハイに切り替わり、入力信号Rはローを示す。従って、La2はハイを示す。La2は、入力信号Rが次にハイを示すまでの期間、すなわち、PWM1が立ち上がるまでの期間、ハイを示す。よって、時刻t3から時刻t4までの期間は、La2はハイを示す。
Further, as described above, at time t3, PWM2 starts up prior to PWM1. Then, the input signal S of the
時刻t4以降においては、PWM1及びPWM2はともにハイを示す。従って、時刻t4以降については、時刻t1までと同様であるので説明を省略する。 After time t4, both PWM1 and PWM2 show high. Therefore, since the time t4 and thereafter are the same as those up to the time t1, the description thereof will be omitted.
また、La1とLa2とのNOR信号については、上記のLa1及びLa2から容易に算出される。 Further, the NOR signals of La1 and La2 can be easily calculated from the above La1 and La2.
図5の(A)は、論理回路22が出力する五つの信号を表わすグラフである。上記の通り、信号MG+VはPWM1と同一の信号であり、信号MG0はPWM1のNOT信号であるため、図5(A)の信号MG+V、及び信号MG0のグラフは容易に得られる。信号CG+Vは、PWM1と、La1とLa2とのNOR信号と、のAND信号であるため、時刻t1以前、及び時刻t4以降にハイを示し、残りの期間はローを示す信号である。信号CG0はLa2と同一の信号であるため、時刻t3から時刻t4の期間はハイを示し、残りの期間はローを示す信号である。信号CG−Vは、信号CG+Vと信号CG0とのNOR信号であるため、時刻t1から時刻t3の期間はハイを示し、残りの期間はローを示す信号である。
FIG. 5A is a graph showing five signals output by the
図5の(B)は、ゲート制御回路24が、第1ゲート32に印加するゲート電圧Vg1、及び第2ゲート34に印加するゲート電圧Vg2を表わすグラフである。上記の通り、ゲート電圧Vg1は信号MG+V及び信号MG0に基づいて決定されるため、図5の(A)から容易に決定される。同様に、ゲート電圧Vg2も図5の(A)から容易に決定される。
FIG. 5B is a graph showing the gate voltage Vg1 applied to the
以上の構成によると、図4に示すようにPWM2には無用な立ち上がり及び立ち下がりが存在するが、図5の(B)に示すように、第2ゲート34に印加するゲート電圧Vg2には存在しない。すなわち、第2ゲート34の意図しないタイミングでの無用なオンオフを抑制し得る。
According to the above configuration, PWM2 has unnecessary rises and falls as shown in FIG. 4, but as shown in FIG. 5B, it exists in the gate voltage Vg2 applied to the
また、PWM2は二値信号であるが、論理回路22を備えることにより、ゲート制御回路24は、第2ゲート34のゲート電圧Vg2を、Vボルト、ゼロボルト、及び−Vボルトの三値を用いて制御することができる。つまり、スイッチング素子30のターンオン時において、第2ゲート34に印加するゲート電圧Vg2を段階的に上昇させることができる。これにより、スイッチング素子30のターンオン速度を上昇させて、スイッチングによる損失を抑制し得る。
Further, although PWM2 is a binary signal, by providing the
(第2実施例)図6から図10を参照して、第2実施例の半導体装置102を説明する。図6及び図7に示すように、半導体装置102は、抵抗109、可変タイマ122d、電流検出回路126をさらに備える。特に限定されないが、可変タイマ122dは、駆動回路120に内蔵されており、抵抗109を介してセンスエミッタ139に接続されている。駆動回路120は、スイッチング素子130に流れる電流に応じて、可変タイマ122dの設定時間を変更するように構成されている。そして、駆動回路120は、可変タイマ122dを用いて、第2ゲート134のターンオフに対する第1ゲート132のターンオフのタイミングを変化させるように構成されている。本実施例の半導体装置102は、これらの点、及び論理回路122の構成が一部異なる点を除いて、第1実施例の半導体装置2と同様であるため、重複する部分の説明は省略する。
(Second Example) The
図10を参照して、第2実施例の半導体装置102に可変タイマ122dを設ける理由について説明する。図10は、スイッチング素子130のターンオフ時に生じる導通による損失(導通損失)、ターンオフによる損失(スイッチング損失)、及びそれらの合計損失を表わすグラフである。なお、スイッチング素子130がオフであるとは、第1ゲート132及び第2ゲート134の両ゲートがオフであることを意味する。横軸の時間は、第2ゲート134がターンオフされてから、第1ゲート132がターンオフされるまでの時間(以下、オフ遅延時間と称する)を表わす。図10中のひし形の点を結んだグラフが導通損失、正方形の点を結んだグラフがスイッチング損失、三角の点を結んだグラフが合計損失を表している。図中の矢印で示した点が、合計損失が最小となる点を表している。図10の(A)と図10の(B)では、スイッチング素子130に流れる電流の大きさが異なる。すなわち、図10の(A)は、スイッチング素子130に流れる電流が小さい場合を示し、図10の(B)は、スイッチング素子130に流れる電流が大きい場合を示す。
The reason why the
図10の(A)と図10の(B)とを比較すると、スイッチング損失については、電流の大小に関わらず、オフ遅延時間を大きく設定するほど減少していく。また、二つのグラフ(A)、(B)を比較して理解されるように、電流の大小に関わらず、オフ遅延時間に対するスイッチング損失の関係(変化の挙動)も類似しており、その減少率は徐々に低下していく。一方で、導通損失については、オフ遅延時間を大きく設定するほど増加するとともに、スイッチング素子130に流れる電流が大きくなるほどその増加率は大きくなる。従って、スイッチング素子130において生じる合計損失が最小となるオフ遅延時間は、スイッチング素子130に流れる電流の大きさに依存する。より詳細に、スイッチング素子130に流れる電流が大きいほど、合計損失が最小となるオフ遅延時間は短くなる。
Comparing (A) of FIG. 10 and (B) of FIG. 10, the switching loss decreases as the off delay time is set larger, regardless of the magnitude of the current. In addition, as can be understood by comparing the two graphs (A) and (B), the relationship of switching loss (change behavior) with respect to the off delay time is similar regardless of the magnitude of the current, and its decrease The rate gradually declines. On the other hand, the conduction loss increases as the off delay time is set larger, and the rate of increase increases as the current flowing through the switching
後ほど詳しく説明するが、可変タイマ122dは電流検出回路126に接続されている。可変タイマ122dは、電流検出回路126が検出した電流に応じて、第2ゲート134のターンオフに対する第1ゲート132のターンオフのタイミング(すなわち、オフ遅延時間)を変化させることができる。従って、スイッチング素子130において生じる合計損失を減少させることができる。
As will be described in detail later, the
再び、図6の説明に戻る。抵抗109は、センスエミッタ139と、電流検出回路126との間に接続されている。電流検出回路126は、センスエミッタ139に流れる電流に起因する抵抗109における電圧降下を検出することにより、センスエミッタ139に流れる電流を計測する。スイッチング素子130のコレクタ136からエミッタ138に流れるコレクタ電流はセンスエミッタ139に流れる電流に比例するため、センスエミッタ139に流れる電流を計測することにより、コレクタ電流を計測することができる。
Returning to the description of FIG. 6 again. The
次に論理回路122について説明する。図7に示すように、論理回路122は、第3マスク回路122c、可変タイマ122dをさらに備える。この点を除いて、本実施例の論理回路122は、第1実施例の論理回路22と同様であるため、重複する部分の説明は省略する。
Next, the
第3マスク回路122cは二つの入力信号S、Rに対し、第3ラッチ信号La3を出力する。第3ラッチ信号La3は、入力信号Sの立ち上がりによってセットされ、入力信号Rによってリセットされる。すなわち、第3マスク回路122cは、入力信号Rがローを示すときに入力信号Sが立ち上がる場合にハイを出力し、次に入力信号Rがローからハイに切り替わるまでの期間、これを保持する回路である。なお、入力信号Sと入力信号Rとの両方がハイを示す場合には、第3ラッチ信号La3はローを示す。入力信号Sは、第1指令信号PWM1のNOT信号である。入力信号Rは、第1指令信号PWM1のNOT信号を所定時間遅延させた信号である。すなわち、第1マスク回路22aは、第1指令信号PWM1の立ち下がりによってラッチされ、所定時間の経過後にリセットされる回路である。第3ラッチ信号La3については、図8のグラフを参照して、後ほどより詳しく説明する。
The
図7に示すように、第1指令信号PWM1のNOT信号が第3マスク回路122cのリセット側の入力端子に入力される前に、可変タイマ122dに入力される。可変タイマ122dは、入力された第1指令信号PWM1のNOT信号を所定時間遅延させる。可変タイマ122dは、遅延させる所定時間を変化させることができる。本実施例においては、可変タイマ122dは、遅延させる所定時間を第1時間、第2時間、及び第3時間の三つのうちのいずれか一つを選択することができる。可変タイマ122dは、電流検出回路126に接続されている。可変タイマ122dは、電流検出回路126が検出した電流に基づいて、設定時間を第1時間、第2時間、第3時間のいずれか一つに設定する。なお、変形例では、可変タイマ122dは、電流検出回路126が検出した電流と設定時間に関するマップを記憶しており、電流検出回路126が検出した電流に基づいて設定時間を変更してもよい。
As shown in FIG. 7, the NOT signal of the first command signal PWM1 is input to the
信号MG+Vは、第1指令信号PWM1と第3ラッチ信号La3とのOR信号である。また、信号MG0は、信号MG+VのNOT信号である。MG+V及びMG0の決め方からわかる通り、信号MG+Vと信号MG0が同時にハイ(又はロー)を示すことはない。すなわち、ゲート制御回路124は、第1ゲート132に、+Vボルト又はゼロボルトを選択的に印加する。
The signal MG + V is an OR signal of the first command signal PWM1 and the third latch signal La3. Further, the signal MG0 is a NOT signal of the signal MG + V. As can be seen from the method of determining MG + V and MG0, the signal MG + V and the signal MG0 do not show high (or low) at the same time. That is, the
続いて図8の(A)を参照して、第1指令信号PWM1、及び第3ラッチ信号La3についてのグラフを説明する。なお、以下では、第3ラッチ信号La3を、単にLa3と記載することがある。時刻T1までは、PWM1はハイを示す。従って、第3マスク回路122cの入力信号Sは、PWM1のNOT信号であるから、ローを示す。また、入力信号Rは、可変タイマ122dの遅延時間によってハイ又はローのいずれか一方となるが、いずれの場合においても、La3はローを示す。
Subsequently, a graph of the first command signal PWM1 and the third latch signal La3 will be described with reference to FIG. 8A. In the following, the third latch signal La3 may be simply referred to as La3. Until time T1, PWM1 indicates high. Therefore, since the input signal S of the
時刻T1において、PWM1が立ち下がる。すると、第3マスク回路122cの入力信号Sはローからハイに切り替わる。また入力信号Rは、可変タイマ122dによってPWM1のNOT信号が所定時間遅延されるため、ローを示す。従って、時刻T1において、La3はハイを示す。La3は、次に第3マスク回路122cの入力信号Rがローからハイに切り替わるまで、ハイを保持する。
At time T1, PWM1 goes down. Then, the input signal S of the
その後、所定時間が経過した時刻T3において(すなわち、可変タイマ122dの所定時間はT3−T1であり、時刻T3は可変タイマ122dの設定時間によって変化する)、第3マスク回路122cの入力信号Rはローからハイに切り替わる。第3マスク回路122cの入力信号Sはハイを示すため、La3はローに切り替わる。
After that, at the time T3 when the predetermined time elapses (that is, the predetermined time of the
PWM1はパルス波であるから、PWM1の1周期内で立ち下がりが生じるのは一度である。つまり、時刻T3以降において、PWM1の1周期内では、PWM1が立ち下がるタイミングは存在しない。すなわち、時刻T3以降において、PWM1の1周期内では、第3マスク回路122cの入力信号Sがローからハイに切り替わるタイミングは存在しない。従って、時刻T3以降のPWM1の1周期内においては、La3はローを示す。よって、PWM1の1周期内においてLa3がハイを示すのは、時刻T1から時刻T3の期間である。
Since PWM1 is a pulse wave, a fall occurs only once within one cycle of PWM1. That is, after the time T3, there is no timing at which PWM1 falls within one cycle of PWM1. That is, after the time T3, there is no timing at which the input signal S of the
図8の(B)は、論理回路122が出力する信号MG+V、及び信号MG0を表わすグラフである。信号MG+Vは、PWM1とLa3とのOR信号であり、信号MG0は信号MG+VのNOT信号であるため、これらのグラフは、図8の(A)から容易に得られる。
FIG. 8B is a graph showing the signal MG + V and the signal MG0 output by the
図8の(C)は、ゲート制御回路124が、第1ゲート132に印加するゲート電圧Vg1を表わすグラフである。上記の通り、ゲート電圧Vg1は信号MG+V及び信号MG0に基づいて決定されるため、図8の(B)から容易に決定される。
FIG. 8C is a graph showing the gate voltage Vg1 applied to the
図9は、可変タイマ122dの設定時間の変更に関するフローチャートである。まず可変タイマ122dは、電流検出回路126が検出したセンス電流を取得する(ステップS2)。その後、ステップS2で取得したセンス電流が、第1閾値電流よりも大きいか否かを判定する(ステップS4)。
FIG. 9 is a flowchart relating to changing the set time of the
ステップS2で取得したセンス電流が、第1閾値電流よりも大きいと判定された場合は、可変タイマ122dはその設定時間を第1時間に設定する(ステップS4:YES、S6)。ステップS2で取得したセンス電流が、第1閾値電流よりも小さいと判定された場合は、当該センス電流が、第2閾値電流よりも大きいか否かを判定する(ステップS4:NO、S8)。なお。第2閾値電流は、第1閾値電流よりも小さい。
When it is determined that the sense current acquired in step S2 is larger than the first threshold current, the
ステップS2で取得したセンス電流が、第2閾値電流よりも大きいと判定された場合は、可変タイマ122dはその設定時間を第2時間に設定する(ステップS8:YES、S10)。ステップS2で取得したセンス電流が、第1閾値電流よりも小さいと判定された場合は、可変タイマ122dはその設定時間を第3時間に設定する(ステップS8:NO、S12)。
When it is determined that the sense current acquired in step S2 is larger than the second threshold current, the
以上によると、センス電流に基づいて可変タイマ122dの設定時間、すなわち、第2ゲート134のターンオフに対する第1ゲート132のターンオフのタイミングを変化させることができる。これにより、導通による損失とスイッチングによる損失との合計損失を減少させることができる。
According to the above, the set time of the
なお、第2実施例の技術は、上記の一つ目の方法、すなわち、一つのPWM信号を生成し、これを用いて二つのゲート信号を制御する方法であり、第1ゲート(あるいは第2ゲート)に対しては、当該PWM信号に所定の遅延時間を与えたPWM信号が用いられる方法についても好適である。 The technique of the second embodiment is the first method described above, that is, a method of generating one PWM signal and controlling two gate signals using the PWM signal, and the first gate (or the second gate) (or the second). For the gate), a method in which a PWM signal obtained by giving a predetermined delay time to the PWM signal is also suitable.
(第3実施例)図11から図13を参照して、第3実施例の半導体装置202を説明する。図11に示すように、半導体装置202は、第1ゲート抵抗207、第2ゲート抵抗209、電流検出回路226をさらに備える。この点を除いて、第1実施例の半導体装置2と同様であるため、重複する部分の説明は省略する。
(Third Example) The
第1ゲート抵抗207は、駆動回路220と、第1ゲート232との間に接続されている。また、第1ゲート抵抗207は、電流検出回路226にも接続されている。第1ゲート抵抗207は、第1ゲート232に流れる電流をモニタする役割を担う。電流検出回路226は、第1ゲート232に流れる電流に起因する第1ゲート抵抗207における電圧降下を検出することにより、第1ゲート232に流れる電流を計測する。
The
第2ゲート抵抗209は、駆動回路220と、第2ゲート234との間に接続されている。また、第2ゲート抵抗209は、電流検出回路226にも接続されている。第2ゲート抵抗209は、第2ゲート234に流れる電流をモニタする役割を担う。電流検出回路226は、第2ゲート234に流れる電流に起因する第2ゲート抵抗209における電圧降下を検出することにより、第2ゲート234に流れる電流を計測する。
The
第1ゲート抵抗207により、第1ゲート232においてリークが生じているか否かをモニタすることができる。また、第2ゲート抵抗209により、第2ゲート234にリークが生じているか否かをモニタすることができる。また、電流検出回路226は、ゲート制御回路224と接続されている。電流検出回路226が検出した第1ゲート232に流れる電流の情報、及び第2ゲート234に流れる電流の情報は、ゲート制御回路224に伝達される。すなわち、第1ゲート232及び第2ゲート234においてリークが生じているか否かの情報は、ゲート制御回路224に伝達される。
The
リークが生じているゲートの使用を継続すると、スイッチング素子230に不具合が生じるおそれがある。そこで、ゲート制御回路224は、第1ゲート232又は第2ゲート234のいずれか一方のゲートのみについてリークが検出されたときに、当該ゲートに印加する電圧を制限する。また、ゲート制御回路224は、両ゲートについてリークが検出されたときは、スイッチング素子230の駆動を中止する。さらに、いずれか一方のゲートのみに短絡が検出されたときに、当該ゲートの使用を禁止する。
If the use of the leaking gate is continued, the switching
図12を参照して、ゲート制御回路224が実行する各ゲートの制御について説明する。まず初めに、ゲート制御回路224は、第1ゲート232において、リークが生じているか否かを判定する(ステップS20)。ゲート制御回路224は、電流検出回路226から伝達される第1ゲート232に流れる電流の情報に基づいて、第1ゲート232においてリークが生じているか否かを判定する。第1ゲート232においてリークが生じていると判定される場合には、ゲート制御回路224は第1ゲート232をターンオフする(ステップS20:YES、S22)。すなわち、ゲート制御回路224は、二つの信号MG+V、及びMG0に関わらず、第1ゲート232に印加するゲート電圧Vg1をゼロボルトに設定する。
The control of each gate executed by the
その後、ゲート制御回路224は、第1ゲート232において、短絡が生じているか否かを判定する(ステップS24)。リークの判定と同様に、ゲート制御回路224は、電流検出回路226から伝達される第1ゲート232に流れる電流の情報に基づいて、第1ゲート232において短絡が生じているか否かを判定する。第1ゲート232において短絡が生じていると判定される場合には、ゲート制御回路224は、第1ゲート232をオフモードに設定する(ステップS24:YES、S26)。すなわち、第1ゲート232の使用を禁止する。
After that, the
また、第1ゲート232において短絡が生じていないと判定される場合には、ゲート制御回路224は、第1ゲート232を低圧モードに設定する(ステップS24:NO、S28)。すなわち、ゲート制御回路224は、信号MG+Vがハイを示す場合において、第1ゲート232に印加するゲート電圧Vg1をVLボルトに設定する。電圧VLボルトは、第1ゲート232が低圧モードでないときに信号MG+Vがハイを示す場合において第1ゲート232に印加される電圧Vボルトよりも低電圧である。
When it is determined that no short circuit has occurred at the
その後、ゲート制御回路224は、第2ゲート234において、リークが生じているか否かを判定する(ステップS30)。ゲート制御回路224は、電流検出回路226から伝達される第2ゲート234に流れる電流の情報に基づいて、第2ゲート234においてリークが生じているか否かを判定する。
After that, the
第2ゲート234においてリークが生じていると判定される場合には、ゲート制御回路224は、スイッチング素子230の動作を中止する(ステップS30:YES、S32)。この場合には、第1ゲート232及び第2ゲート234の両ゲートにリーク及び/又は短絡が生じている。このような状況においては、スイッチング素子230の動作を中止する(ステップS32)。
When it is determined that a leak has occurred at the
また、第2ゲート234においてリークが生じていないと判定される場合は、スタートへ戻り、ステップS20の処理から再開される(ステップS30:NO、スタートへ)。この場合には、第1ゲート232のみにリーク又は短絡が生じている。このような状況においては、ゲート制御回路224は、第1ゲート232に印加する電圧を低下させる、又は第1ゲート232の使用を禁止するとともに、第2ゲート234の制御については制限を設けることなくスイッチング素子230を動作させる。
If it is determined that no leak has occurred at the
ステップS20で、第1ゲート232においてリークが生じていない判定される場合には、ゲート制御回路224は、第2ゲート234においてリークが生じているか否かを判定する(ステップS20:NO、S34)。ゲート制御回路224は、電流検出回路226から伝達される第2ゲート234に流れる電流の情報に基づいて、第2ゲート234においてリークが生じているか否かを判定する。
If it is determined in step S20 that no leak has occurred at the
第2ゲート234においてリークが生じていないと判定される場合には、スタートへ戻り、ステップS20の処理から再開される(ステップS34:NO、スタートへ)。この場合には、第1ゲート232及び第2ゲート234の両ゲートともに、リーク及び短絡は生じていない。すなわち両ゲートともに正常であり、ゲート制御回路224は、第1実施例で述べた通りの制御を実行する。
If it is determined that no leak has occurred at the
また、第2ゲート234においてリークが生じていると判定される場合には、ゲート制御回路224は、第2ゲート234をターンオフする(ステップS34:YES、S36)。すなわち、ゲート制御回路224は、三つのCG+V、CG0、及びCG−Vに関わらず、第2ゲート234に印加するゲート電圧Vg2をゼロボルトに設定する。
If it is determined that a leak has occurred at the
その後、ゲート制御回路224は、第2ゲート234において、短絡が生じているか否かを判定する(ステップS38)。リークの判定と同様に、ゲート制御回路224は、電流検出回路226から伝達される第2ゲート234に流れる電流の情報に基づいて、第2ゲート234において短絡が生じているか否かを判定する。第2ゲート234において短絡が生じていると判定される場合には、ゲート制御回路224は、第2ゲート234をオフモードに設定する(ステップS38:YES、S42)。すなわち、第2ゲート234の使用を禁止する。その後、スタートへ戻り、ステップS20の処理から再開される。
After that, the
また、第2ゲート234において短絡が生じていないと判定される場合には、ゲート制御回路224は、第2ゲート234を低圧モードに設定する(ステップS38:NO、S40)。すなわち、ゲート制御回路224は、信号CG+Vがハイを示す場合において、第2ゲート234に印加するゲート電圧Vg2をVLボルトに設定する。電圧VLボルトは、低圧モードでないときに信号CG+Vがハイを示す場合において第2ゲート234に印加される電圧Vボルトよりも低電圧である。また、ゲート制御回路224は、信号CG−Vがハイを示す場合において、第2ゲート234に印加するゲート電圧Vg2を−VLボルトに設定する。その後、スタートへ戻り、ステップS20の処理から再開される。
If it is determined that no short circuit has occurred at the
これら場合には、第2ゲート234にのみリーク又は短絡が生じている。このような状況においては、ゲート制御回路224は、第2ゲート234に印加する電圧の絶対値を低下させる、又は第2ゲート234の使用を禁止するとともに、第1ゲート232の制御については制限を設けることなくスイッチング素子230を駆動させる。
In these cases, only the
図13を参照して、ゲート制御回路224が実行する上記の制御についての具体的な例をいくつか述べる。
With reference to FIG. 13, some specific examples of the above control performed by the
図13の(A)は、第1ゲート232及び第2ゲート234の両ゲートともにリークが生じていない場合に、ゲート制御回路224により制御されるVg1及びVg2のグラフである。まず、時刻MT1において、ゲート制御回路224は、第1ゲート232においてリークが生じているか否かを判定する。図13の(A)では、第1ゲート232においてリークは生じていないと判定される(図12のステップS20でNO)。その後、時刻MT2において、ゲート制御回路224は、第2ゲート234においてリークが生じているか否かを判定する。図13の(A)では、第2ゲート234においてリークは生じていないと判定される(図12のステップS34でNO)。よって、第1ゲート232及び第2ゲート234の両ゲートともにリークは生じていないため、ゲート制御回路224は、第1実施例で述べた通りの制御を実行する。
FIG. 13A is a graph of Vg1 and Vg2 controlled by the
図13の(B)は、第1ゲート232のみにリークが生じている場合に、ゲート制御回路224により制御されるVg1及びVg2のグラフである。まず、時刻MT1において、ゲート制御回路224は、第1ゲート232においてリークが生じているか否かを判定する。図13の(B)では、第1ゲート232においてリークが生じていると判定される(図12のステップS20でYES)。その後、時刻MT2において、ゲート制御回路224は、第1ゲート232において短絡が生じているか否かを判定する。図13の(B)では、第1ゲート232において短絡は生じていないと判定される(図12のステップS24でNO)。従って、第1ゲート232のみに短絡までは至らないリークが生じているため、ゲート制御回路224は、第1ゲート232を低圧モードに設定する(図12のステップS28)。また、時刻MT2において、ゲート制御回路224は、第2ゲート234においてリークが生じているか否かを判定する。図13の(B)では、第2ゲート234においてリークは生じていないと判定される(図12のステップS30でNO)。よって、第1ゲート232のみにリークが生じているため、ゲート制御回路224は、MG+Vがハイを示す場合において、Vg1を、電圧Vボルトよりも低電圧であるVLボルトに設定する。
FIG. 13B is a graph of Vg1 and Vg2 controlled by the
図13の(C)は、第1ゲート232及び第2ゲート234の両ゲートともにリークが生じている場合にゲート制御回路224により制御されるVg1及びVg2のグラフである。まず、時刻MT1において、ゲート制御回路224は、第1ゲート232においてリークが生じているか否かを判定する。図13の(C)では、第1ゲート232においてリークは生じていると判定される(図12のステップS20でYES)。その後、時刻MT2において、ゲート制御回路224は、第1ゲート232において短絡が生じているか否かを判定する。図13の(C)では、第1ゲート232において短絡は生じていないと判定される(図12のステップS24でNO)。従って、第1ゲート232のみに短絡までは至らないリークが生じているため、ゲート制御回路224は、第1ゲート232を低圧モードに設定する(図12のステップS28)。また、時刻MT2において、ゲート制御回路224は、第2ゲート234においてリークが生じているか否かを判定する。図13の(C)では、第2ゲート234においてリークは生じていると判定される(図12のステップS30でYES)。よって、第1ゲート232及び第2ゲート234の両ゲートにリークが生じているため、ゲート制御回路224は、スイッチング素子230の動作を中止する。すなわち、ゲート制御回路224は、Vg1、Vg2ともにゼロボルトに設定する。
FIG. 13C is a graph of Vg1 and Vg2 controlled by the
図13の(D)は、第1ゲート232に短絡が生じている場合にゲート制御回路224により制御されるVg1及びVg2のグラフである。まず、時刻MT1において、ゲート制御回路224は、第1ゲート232においてリークが生じているか否かを判定する。図13の(D)では、第1ゲート232においてリークは生じていると判定される(図12のステップS20でYES)。その後、時刻MT2において、ゲート制御回路224は、第1ゲート232において短絡が生じているか否かを判定する。図13の(D)では、第1ゲート232において短絡が生じていると判定される(図12のステップS24でYES)。従って、ゲート制御回路224は、第1ゲート232をオフモードに設定する(図12のステップS26)。また、時刻MT2において、ゲート制御回路224は、第2ゲート234においてリークが生じているか否かを判定する。図13の(D)では、第2ゲート234においてリークは生じていないと判定される(図12のステップS30でNO)。よって、第1ゲート232のみに短絡が生じているため、ゲート制御回路224は、第1ゲート232の使用を禁止する。すなわち、ゲート制御回路224はVg1をゼロボルトに設定し、第2ゲート234のみを使用して、スイッチング素子230を動作させる。
FIG. 13D is a graph of Vg1 and Vg2 controlled by the
以上によると、一方のゲートにのみ軽度なリークが生じているときに、当該ゲートに印加する電圧のみを制限することによって、スイッチング素子230の動作を過剰に制限することなく継続させることができる。また、一方のゲートにのみ短絡が生じているときに、当該ゲートのみ使用を禁止することで、正常な他方のゲートを使用してスイッチング素子230を動作させることができる。なお、両ゲートともにリーク及び/又は短絡が生じている場合においては、スイッチング素子230の動作を中止することができる。
According to the above, when a slight leak occurs in only one gate, the operation of the
本技術に関する留意点を述べる。本明細書に記載のゼロボルトが基準電圧の一例に相当する。本明細書に記載のVボルトがオン電圧の一例に相当する。本明細書に記載の−Vボルトがオフ電圧の一例に相当する。 The points to keep in mind regarding this technology are described. The zero volt described herein corresponds to an example of a reference voltage. The V volt described herein corresponds to an example of an on-voltage. The −V volt described herein corresponds to an example of off-voltage.
信号MG+Vが第1信号の一例に相当する。信号MG0が第2信号の一例に相当する。信号CG+Vが第3信号の一例に相当する。信号CG0が第4信号の一例に相当する。信号CG−Vが第5信号の一例に相当する。なお「第1信号(MG+V)」とかっこ書きで「MG+V」を記載したのは理解の容易化のためであり、本技術を限定するものではない。第2信号から第5信号の記載についても同様である。 The signal MG + V corresponds to an example of the first signal. The signal MG0 corresponds to an example of the second signal. The signal CG + V corresponds to an example of the third signal. The signal CG0 corresponds to an example of the fourth signal. The signal CG-V corresponds to an example of the fifth signal. It should be noted that the description of "MG + V" in parentheses as "first signal (MG + V)" is for ease of understanding and does not limit the present technology. The same applies to the description of the second signal to the fifth signal.
以上、本明細書が開示する技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独で、あるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Although specific examples of the techniques disclosed in the present specification have been described in detail above, these are merely examples and do not limit the scope of claims. The techniques described in the claims include various modifications and modifications of the specific examples illustrated above. The technical elements described herein or in the drawings exhibit their technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques illustrated in the present specification or drawings can achieve a plurality of purposes at the same time, and achieving one of the purposes itself has technical usefulness.
2:半導体装置
10:コントローラ
20:駆動回路
22:論理回路
22a、22b:マスク回路
24:ゲート制御回路
30:スイッチング素子
32:第1ゲート
34:第2ゲート
2: Semiconductor device 10: Controller 20: Drive circuit 22:
Claims (1)
第1キャリア信号と共通デューティ値に基づいて、二値信号である第1指令信号を生成するとともに、前記第1キャリア信号から所定時間だけ位相を進めた第2キャリア信号と前記共通デューティ値に基づいて、二値信号である第2指令信号を生成するコントローラと、
前記スイッチング素子及び前記コントローラと接続されており、前記第1指令信号及び前記第2指令信号に基づいて前記第1ゲート及び前記第2ゲートをそれぞれ駆動する駆動回路と、
を備えており、
前記駆動回路は、論理回路とゲート制御回路とを有しており、
前記論理回路は、前記第1指令信号に基づいて、第1信号(MG+V)及び第2信号(MG0)を生成するとともに、前記第1指令信号及び前記第2指令信号に基づいて、第3信号(CG+V)、第4信号(CG0)及び第5信号(CG−V)を生成し、
前記ゲート制御回路は、前記第1信号(MG+V)及び前記第2信号(MG0)に基づいて、前記第1ゲートに基準電圧又は前記基準電圧よりも高電圧であるオン電圧を選択的に印加するとともに、前記第3信号(CG+V)、前記第4信号(CG0)及び前記第5信号(CG−V)に基づいて、前記第2ゲートに前記基準電圧、前記オン電圧、又は前記基準電圧よりも低電圧であるオフ電圧を選択的に印加し、
前記論理回路は、
前記第2指令信号のNOT信号でラッチされ、前記第1指令信号と前記第2指令信号とのNOR信号でリセットされる第1ラッチ信号を生成する第1マスク回路と、
前記第2指令信号でラッチされ、前記第1指令信号でリセットされる第2ラッチ信号を生成する第2マスク回路と、さらに有し、
前記第1信号(MG+V)は、前記第1指令信号であり、
前記第2信号(MG0)は、前記第1指令信号のNOT信号であり、
前記第3信号(CG+V)は、前記第1ラッチ信号と前記第2ラッチ信号とのNOR信号と前記第1指令信号とのAND信号であり、
前記第4信号(CG0)は、前記第2ラッチ信号あり、
前記第5信号(CG−V)は、前記第3信号(CG+V)と前記第4信号(CG0)とのNOR信号である、
半導体装置。 A double-gate type switching element having two gates, a first gate and a second gate,
Based on the first carrier signal and the common duty value, a binary signal, the first command signal, is generated, and the phase is advanced from the first carrier signal by a predetermined time based on the second carrier signal and the common duty value. And a controller that generates a second command signal, which is a binary signal,
A drive circuit that is connected to the switching element and the controller and drives the first gate and the second gate, respectively, based on the first command signal and the second command signal.
Is equipped with
The drive circuit includes a logic circuit and a gate control circuit.
The logic circuit generates a first signal (MG + V) and a second signal (MG0) based on the first command signal, and a third signal based on the first command signal and the second command signal. (CG + V), 4th signal (CG0) and 5th signal (CG-V) are generated.
The gate control circuit selectively applies a reference voltage or an on-voltage higher than the reference voltage to the first gate based on the first signal (MG + V) and the second signal (MG0). At the same time, based on the third signal (CG + V), the fourth signal (CG0), and the fifth signal (CG-V), the reference voltage, the on voltage, or the reference voltage is higher than the reference voltage at the second gate. Selectively apply a low off voltage,
The logic circuit
A first mask circuit that generates a first latch signal that is latched by the NOT signal of the second command signal and reset by the NOR signal of the first command signal and the second command signal.
It also has a second mask circuit that generates a second latch signal that is latched by the second command signal and reset by the first command signal.
The first signal (MG + V) is the first command signal, and is
The second signal (MG0) is a NOT signal of the first command signal, and is
The third signal (CG + V) is an AND signal of the NOR signal of the first latch signal, the second latch signal, and the first command signal.
The fourth signal (CG0) includes the second latch signal.
The fifth signal (CG-V) is a NOR signal of the third signal (CG + V) and the fourth signal (CG0).
Semiconductor device.
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2019
- 2019-06-11 JP JP2019108773A patent/JP7263929B2/en active Active
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WO2023032354A1 (en) * | 2021-09-01 | 2023-03-09 | 株式会社日立パワーデバイス | Driving circuit and electric power conversion apparatus |
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