JP4925841B2 - Power semiconductor element drive circuit and power conversion device - Google Patents
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Description
この発明は、電力用半導体素子の駆動回路および電力変換装置に関し、特に並列接続された複数個の電力用半導体素子間の素子特性のずれに起因する出力電流のアンバランスを補正する電力用半導体素子の駆動回路、および電力変換装置に関するものである。
BACKGROUND OF THE
電力変換装置には、主として高電圧、大電流、高速スイッチング動作に優れた自己消弧型の電力用半導体素子であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ ＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）が用いられることが多い。ＩＧＢＴには３つの電極があり、それぞれゲート、コレクタ、エミッタと呼ぶ。ＩＧＢＴではゲート／エミッタ間に正バイアスの電圧を印加することによりオン状態に、負バイアスの電圧を印加することによりオフ状態になる。また、ＩＧＢＴのコレクタ／エミッタ間に所定の電圧（例えば１０Ｖ）を印加した状態において、ＩＧＢＴのコレクタ／エミッタ間に電流が流れ始めるときのゲート／エミッタ間電圧をゲート／エミッタ間閾値電圧（以下、単にゲート閾値電圧と称す。）という。 In many cases, an IGBT (Insulated Gate Bipolar Transistor), which is a self-extinguishing power semiconductor element excellent in high voltage, large current, and high-speed switching operation, is often used for a power converter. An IGBT has three electrodes, which are called a gate, a collector, and an emitter, respectively. The IGBT is turned on by applying a positive bias voltage between the gate and the emitter, and turned off by applying a negative bias voltage. Further, the gate / emitter threshold voltage (hereinafter referred to as the gate / emitter threshold voltage) when a current starts to flow between the collector / emitter of the IGBT in a state where a predetermined voltage (for example, 10 V) is applied between the collector / emitter of the IGBT. Simply referred to as the gate threshold voltage).
一般的な電力用半導体素子の駆動回路を図８に示す。図８において、駆動回路の電源電位１７はオン信号用トランジスタ５、オンゲート抵抗８ｂを介して、また、グランド電位１６はオフ信号用トランジスタ６、オフゲート抵抗８ａを介して、それぞれ電力用半導体素子１のゲート端子と接続されている。電力用半導体素子１のエミッタ端子は、エミッタ電位生成用電源４により生成されるエミッタ電位に接続されている。電源電位１７とグランド電位１６との間には駆動制御用電源３が接続されている。
ここで、オン信号用トランジスタ５とオフ信号用トランジスタ６はいずれも駆動用パルス信号２により制御され、一方にオン指令が入力されるとき他方にはオフ指令が入力される。
A drive circuit for a general power semiconductor element is shown in FIG. In FIG. 8, the
Here, both the
駆動用パルス信号２の指令に基づきオン信号用トランジスタ５がオン状態になると、電力用半導体素子１のゲート／エミッタ間には駆動制御用電源３とエミッタ電位生成用電源４の電位差の電圧が印加され、電源電位１７からオンゲート抵抗８ｂを介して電力用半導体素子１のゲート端子に電流が流入し、電力用半導体素子１はオン状態となる。
一方、駆動用パルス信号２の指令に基づきオフ信号用トランジスタ６がオン状態になると、電力用半導体素子１のゲート／エミッタ間にはグランド電位１６とエミッタ電位生成用電源４の電位差の電圧が印加され、電力用半導体素子１のゲート端子からオフゲート抵抗８ａを介してグランド電位１６に電流が流出し、電力用半導体素子１はオフ状態となる。
When the on-
On the other hand, when the off
電力用半導体素子１を駆動するゲート／エミッタ間電圧は、駆動制御用電源３の電圧をＶｃｃ、エミッタ電位生成用電源４の電圧、即ち、エミッタ電位をＶｅとしたとき、オン状態のゲート／エミッタ間電圧Ｖｇｅ（ｏｎ）はＶｃｃ−Ｖｅであり、オフ状態のゲート／エミッタ間電圧Ｖｇｅ（ｏｆｆ）は−Ｖｅである。
The gate / emitter voltage for driving the
このような駆動回路によって駆動制御される、例えば、２個の電力用半導体素子１が並列接続されて構成された電力変換装置の場合、並列接続されている電力用半導体素子１のゲート閾値電圧にばらつきがあると、２個の電力用半導体素子１のスイッチング動作のタイミングにずれが生じる。ゲート閾値電圧の高い電力用半導体素子は、他方の電力用半導体素子と比較して遅れてターンオンし、先にターンオフすることになるため、ゲート閾値電圧の高い側の電力用半導体素子は、ゲート閾値電圧の低い側の電力用半導体素子と比較して、分担する電流は小さくなる。
For example, in the case of a power conversion device that is driven and controlled by such a drive circuit and configured by connecting two
図９は、このようなゲート閾値電圧の異なる２個の電力用半導体素子を並列接続した場合における電流分担のアンバランスの様子を模式的に示したものである。
図９において、ゲート閾値電圧の低い電力用半導体素子のコレクタ電流波形を実線３０ａで示し、ゲート閾値電圧の高い電力用半導体素子のコレクタ電流波形を点線３０ｂで示している。このような並列接続された電力用半導体素子間において生じた電流分担のアンバランスは、最終的には素子温度のアンバランスを引き起こすことになる。
FIG. 9 schematically shows an unbalanced state of current sharing when two power semiconductor elements having different gate threshold voltages are connected in parallel.
In FIG. 9, the collector current waveform of the power semiconductor element having a low gate threshold voltage is indicated by a
このようなゲート閾値電圧の異なる電力用半導体素子を並列接続した際の電流分担のアンバランスを補正する従来の方法として、従来の電力変換装置では、例えば、特許文献１の第３頁４４〜第４頁９行に示されているように、電力用半導体素子を駆動するゲート駆動回路の入力側に、オフセット回路を設けている。このオフセット回路によりゲート／エミッタ間電圧を操作することは、等価的にゲート閾値電圧を変化させることに相当し、並列接続された電力用半導体素子間のゲート閾値電圧の差を補正することによって、並列接続された電力用半導体素子間の電流分担のアンバランスを改善することができるとされている。
As a conventional method for correcting an imbalance in current sharing when power semiconductor elements having different gate threshold voltages are connected in parallel, in a conventional power conversion device, for example, the third page 44 to the second page of
特許文献１に開示された電力用半導体素子の駆動回路におけるオフセット回路は、ゲート／エミッタ間電圧を変位（オフセット）させるものである。例えば、２並列接続された電力用半導体素子間でゲート閾値電圧にばらつきがある場合、ゲート閾値電圧の高い半導
体素子のゲート駆動回路に正のオフセットを設定することで、他方のゲート閾値電圧の低い半導体素子と比較して、ゲート／エミッタ間電圧を高くするものである。
図１０は、この特許文献１に示された、ゲート／エミッタ間電圧を変位させることにより、ゲート駆動のタイミングが変化する様子を模式的に示したものである。
ゲート電圧波形２９ａに対して、ゲート／エミッタ間電圧を正方向にオフセットさせた（上昇させた）波形がゲート電圧波形２９ｂである。
The offset circuit in the power semiconductor element drive circuit disclosed in
FIG. 10 schematically shows how the gate drive timing is changed by displacing the gate-emitter voltage disclosed in
The
このようにゲート／エミッタ間電圧をプラス方向にオフセットさせても、電力用半導体素子のゲート閾値電圧自身は不変のものであるために、ゲート閾値電圧に到達するまでの時間が短くなることになる。従って、２個の並列接続された電力用半導体素子のうち、ゲート閾値電圧が高い電力用半導体素子のゲート／エミッタ間電圧をプラス方向にオフセットさせることにより、動作タイミングを早めることが可能となる。このように、ゲート／エミッタ間電圧をオフセットさせることは、等価的にゲート閾値電圧を変化させることに相当するために、並列接続された電力用半導体素子間のゲート閾値電圧の差を補正することにより、並列接続された電力用半導体素子間の電流分担のアンバランスを改善するというものである。 Thus, even if the gate-emitter voltage is offset in the positive direction, the gate threshold voltage itself of the power semiconductor element remains unchanged, so the time until the gate threshold voltage is reached is shortened. . Therefore, the operation timing can be advanced by offsetting the gate-emitter voltage of the power semiconductor element having a high gate threshold voltage in the positive direction, out of the two power semiconductor elements connected in parallel. In this way, offsetting the gate-emitter voltage is equivalent to changing the gate threshold voltage equivalently, so that the difference in gate threshold voltage between power semiconductor elements connected in parallel is corrected. Thus, an imbalance in current sharing between power semiconductor elements connected in parallel is improved.
しかしながら、特許文献１においては、ゲート閾値電圧あるいはゲート閾値電圧の差分の検出方法や補正方法に関する具体的な記載がない。また、電力用半導体素子が導通状態にあるときの出力特性（コレクタ電流−コレクタ・エミッタ間電圧（オン電圧）特性）はゲート電圧によって変化する。従って、ゲート閾値電圧の異なる電力用半導体素子を並列駆動する場合に、ゲート／エミッタ間電圧をゲート閾値電圧の差分ΔＶｔｈだけ変位させると、定常状態におけるオン電圧のアンバランスにより、定常時に電流アンバランスが生じ、導通状態における出力電流の電流分担にアンバランスを引き起こすことになる。
However, in
この発明は、上記のような従来装置の問題点を解決するためになされたもので、複数個の電力用半導体素子を並列に接続した場合において、素子特性、特に、ゲート閾値電圧にばらつきがあった場合でも、出力電流のアンバランスを容易に解消できる電力用半導体素子の駆動回路を得ることを目的とし、さらに、かかる電力用半導体素子の駆動回路により駆動される電力用半導体素子を複数個並列接続して構成される電力変換装置を提供することを目的とする。 The present invention has been made to solve the above-described problems of the conventional apparatus. When a plurality of power semiconductor elements are connected in parallel, the element characteristics, particularly the gate threshold voltage, vary. It is an object to obtain a power semiconductor element drive circuit that can easily eliminate the output current imbalance, and a plurality of power semiconductor elements driven by the power semiconductor element drive circuit are connected in parallel. It aims at providing the power converter device comprised by connecting.
この発明に係る電力用半導体素子の駆動回路は、複数の電力用半導体素子を並列接続した電力用半導体素子の駆動回路において、前記電力用半導体素子の基準（グランド）電位に対する、駆動制御用電源電圧およびエミッタ電位の双方を、ゲート閾値電圧基準値との差分ΔＶｔｈだけ同極性に等量だけ変位させる変位手段と、前記電力用半導体素子のゲート端子に駆動電流を供給し電力用半導体素子を定電流駆動する定電流駆動回路を備えたものである。 Power semiconductor element drive circuit according to the present invention, the driving circuit of the plurality of power semiconductor device of the power semiconductor device connected in parallel, for criteria (ground) potential of the power semiconductor element, the drive control power supply constant both voltage and emitter voltage, the displacement means for the difference ΔVth only displaced in the same polarity only equivalent amounts of the gate threshold voltage reference value, the power semiconductor device supplies a drive current to the gate terminal of the power semiconductor device A constant current driving circuit for current driving is provided.
この発明の電力用半導体素子の駆動回路および電力変換装置によれば、複数個の電力用半導体素子を並列に接続する場合において、半導体素子の特性、特に、ゲート閾値電圧に差異がある場合でも各電力用半導体素子間の電流分担のアンバランスを解消することができる。 According to the power semiconductor element drive circuit and the power conversion device of the present invention, when a plurality of power semiconductor elements are connected in parallel, the characteristics of the semiconductor elements, in particular, even when there is a difference in the gate threshold voltage, It is possible to eliminate current imbalance between power semiconductor elements.
実施の形態１．
この発明の特徴とするところは、あらかじめ目標とするゲート閾値電圧を設定し、並列に接続された各電力用半導体素子のゲート閾値電圧の情報に基づき、目標値との差分に応じて、各電力用半導体素子のゲート駆動回路の駆動制御用電源電圧及びエミッタ電位を同極性に等量変位させ、かつ、定電流駆動回路を用いる点にある。
電力用半導体素子を駆動するゲート電圧がゲート閾値電圧に到達するまでの時間を等しくすることにより、動作タイミングを揃えることができる。更には、電力用半導体素子の入力容量及び帰還容量を充電するためのゲート電流を等しくすることにより、ゲート／エミッタ間電圧の立ち上がり速度を等しくすることができる。
ゲート閾値電圧の目標値としては、例えば、電力用半導体素子のデータシートに記載されたゲート閾値電圧に設定することが考えられる。このような目標とするゲート閾値電圧を、ここでは、ゲート閾値電圧基準値と定義する。
以下、図１〜図４を参照してこの発明の実施の形態１について具体的に説明する。
A feature of the present invention is that a target gate threshold voltage is set in advance, and each power is determined according to a difference from the target value based on information on the gate threshold voltage of each power semiconductor element connected in parallel. The drive control power supply voltage and the emitter potential of the gate drive circuit of the semiconductor device are displaced by the same amount to the same polarity, and a constant current drive circuit is used.
By equalizing the time until the gate voltage for driving the power semiconductor element reaches the gate threshold voltage, the operation timing can be made uniform. Furthermore, the rising speed of the gate-emitter voltage can be made equal by equalizing the gate current for charging the input capacitance and the feedback capacitance of the power semiconductor element.
As the target value of the gate threshold voltage, for example, it may be set to the gate threshold voltage described in the data sheet of the power semiconductor element. Such a target gate threshold voltage is defined herein as a gate threshold voltage reference value.
The first embodiment of the present invention will be specifically described below with reference to FIGS.
図１はこの発明の実施の形態１に係る電力用半導体素子の駆動回路の主要部を示す回路構成図である。なお、以下では、電力用半導体素子としてＩＧＢＴを使用する場合を例に説明するが、この発明における電力用半導体素子は、勿論ＩＧＢＴに限られることはなく、他の電力用半導体素子、例えば、ＳｉＣデバイスを電力用半導体素子として使用可能なことはいうまでもない。図１において、ＩＧＢＴ１のゲート端子は、オフゲート抵抗８ａ、オフ信号用トランジスタ６を介してグランド電位１６と接続され、また、オン信号用トランジスタ５、定電流駆動回路７ａを介して電源電位１７と接続されている。電力用半導体素子１のエミッタ端子とグランド電位１６との間には、電力用半導体素子１を駆動するゲート駆動電圧の基準電位であるエミッタ電位生成用電源４が接続されている。電源電位１７は駆動制御用電源３により生成されている。
ここで、駆動制御用電源３とエミッタ電位生成用電源４は、いずれもあらかじめ設定したゲート閾値電圧基準値と実際の電力用半導体素子１のゲート閾値電圧との差分に応じて、同極性に等量だけ変位させる変位手段を備えている。なお、オン信号用トランジスタ５とオフ信号用トランジスタ６は駆動用パルス信号２により制御され、相補関係にある。
1 is a circuit configuration diagram showing a main part of a drive circuit for a power semiconductor element according to
Here, both the drive
このように実施の形態１では、駆動制御用電源３とエミッタ電位生成用電源４については、ゲート閾値電圧基準値と実際の電力用半導体素子１のゲート閾値電圧の差分に応じて同極性に等量だけ変位させる変位手段を備え、更には、ターンオン動作するために必要なゲート電流を供給する手段として定電流駆動回路７ａを備えている。
As described above, in the first embodiment, the drive
以上のような実施の形態１の電力用半導体素子の駆動回路において、駆動制御用電源３の電圧をＶｃｃ、エミッタ電位をＶｅとしたとき、駆動パルス用信号２の指令に基づきオン信号用トランジスタ５が導通状態となると、電力用半導体素子１のゲート／エミッタ間にはＶｃｃ−Ｖｅの電圧が印加され、電力用半導体素子１は導通状態となる。
また、オフ信号用トランジスタ６が導通状態となると、ゲート／エミッタ間に印加される電圧は−Ｖｅとなり、電力用半導体素子１はオフ状態となる。このように、駆動用パルス信号２からの指令に基づいて電力用半導体素子１はスイッチング動作をする。
In the drive circuit for the power semiconductor element of the first embodiment as described above, when the voltage of the drive
When the
次に、ゲート閾値電圧の異なる電力用半導体素子を２個並列接続している場合における電流アンバランスの補正方法について述べる。
ゲート閾値電圧の高い側の電力用半導体素子は、遅れてターンオン動作が始まり、先にターンオフ動作が始まる。前述のように、基準となる駆動制御用電源３の電圧をＶｃｃ、エミッタ電位をＶｅとすると、ゲート閾値電圧の差がなく補正不要な場合、両者のゲート／エミッタ間電圧は、オフ状態ではＶｇｅ（ｏｆｆ）＝−Ｖｅ、オン状態ではＶｇｅ（ｏｎ）＝Ｖｃｃ−Ｖｅである。
これに対して、並列接続されている電力用半導体素子のゲート閾値電圧の差をΔＶｔｈとし、ゲート閾値電圧の高い電力用半導体素子１のエミッタ電位、及び、駆動制御用電源３の電圧を各々ΔＶｔｈだけ低くすると、駆動制御用電源３の電圧は（Ｖｃｃ−ΔＶｔｈ）、エミッタ電位は（Ｖｅ−ΔＶｔｈ）となる。即ち、ゲート／エミッタ間電圧は、オフ状態ではＶｇｅ（ｏｆｆ）＝−（Ｖｅ−ΔＶｔｈ）、オン状態ではＶｇｅ（ｏｎ）＝Ｖｃｃ−Ｖｅとなる。
このように、並列接続した電力用半導体素子のうち、ゲート閾値電圧の高い側の電力用半導体素子のゲート／エミッタ間電圧は、オフ状態においてはゲート閾値電圧の差分ΔＶｔｈだけ高くなるが、オン状態におけるゲート／エミッタ間電圧は両者の電力用半導体素子で等しい値となる。
Next, a method for correcting current imbalance when two power semiconductor elements having different gate threshold voltages are connected in parallel will be described.
The power semiconductor element having the higher gate threshold voltage starts the turn-on operation with a delay, and starts the turn-off operation first. As described above, when the voltage of the reference drive
On the other hand, the difference between the gate threshold voltages of the power semiconductor elements connected in parallel is ΔVth, and the emitter potential of the
As described above, among the power semiconductor elements connected in parallel, the gate-emitter voltage of the power semiconductor element having the higher gate threshold voltage is higher by the gate threshold voltage difference ΔVth in the off state, but is in the on state. The gate-emitter voltage at is equal in both power semiconductor elements.
図２は、電力用半導体素子のゲート駆動のタイミングが変化する様子を模式的に示したものである。図２において、ゲート電圧波形２８ａに対して、エミッタ電位及び駆動制御用電源３の電圧をΔＶｔｈだけ低くした波形がゲート電圧波形２８ｂである。
電力用半導体素子１のゲート閾値電圧自身は不変のものであるためにエミッタ電位を低くすることにより、ゲート閾値電圧に到達するまでの時間を早めることができる。したがって、２個の並列接続された電力用半導体素子のうち、ゲート閾値電圧が高い電力用半導体素子のエミッタ電位を低くする方向に変位させることにより、両者のターンオン動作タイミングを揃えることができる。
また、電力用半導体素子のゲート端子に流入するゲート電流は定電流駆動回路７ａにより一定電流が供給されるために、ターンオン動作速度も等しくなる。
FIG. 2 schematically shows how the gate drive timing of the power semiconductor element changes. In FIG. 2, the
Since the gate threshold voltage itself of the
Further, since the constant
このように、電力用半導体素子の駆動回路を実施の形態１の構成とすることにより、ゲート閾値電圧の異なる電力用半導体素子を並列接続した場合、それぞれの電力用半導体素子のエミッタ電位から見たゲート閾値電圧が等しくなるため、ターンオン動作開始のタイミングを揃えることができ、ターンオン時における出力電流のアンバランスを補正することが可能となる。
更に、駆動制御用電源３の電圧についても、エミッタ電位同様にΔＶｔｈだけマイナス方向に変位させるため、両者の電力用半導体素子の導通状態におけるゲート／エミッタ間電圧はいずれもＶｃｃ−Ｖｅとなり、導通状態において電力用半導体素子に流れる電流も等しくすることができる。
As described above, when the power semiconductor element drive circuit has the configuration of the first embodiment, when power semiconductor elements having different gate threshold voltages are connected in parallel, the power semiconductor elements are viewed from the emitter potential of each power semiconductor element. Since the gate threshold voltages are equal, the turn-on operation start timing can be made uniform, and the output current imbalance at turn-on can be corrected.
Further, since the voltage of the drive
図３は、実施の形態１における駆動制御用電源３の電圧とエミッタ電位生成用電源４の双方を、ゲート閾値電圧の差分ΔＶｔｈだけオフセットする構成の一例を示したものである。
図３において、負電圧レギュレータ１３は、ＩＮ端子に入力した電圧から一定電圧だけ負バイアスした電圧をＯＵＴ端子から出力するものである。そこで、電力用半導体素子の駆動回路のグランド電位１６を負電圧レギュレータ１３のＩＮ端子に接続し、負電圧レギュレータ１３のＯＵＴ端子を電力用半導体素子１のエミッタ電位、即ち、エミッタ電位生成用電源４の電圧値とする。また、負電圧レギュレータ１３のＧＮＤ端子には電力用半導体素子の駆動回路の電源電位１７を接続する。このような接続構成とすることにより、負電圧レギュレータ１３で一意的に決まる電圧値だけ駆動制御用電源３から負バイアスされた電圧が、電力用半導体素子１のエミッタ電位となる。
FIG. 3 shows an example of a configuration in which both the voltage of the drive
In FIG. 3, a
例えば、駆動制御用電源３の電位１７を２４Ｖとし、−１５Ｖの負電圧レギュレータを用いる場合を考える。このとき、負電圧レギュレータ１３のＩＮ端子は電力用半導体素子の駆動回路のグランド電位１６であるため０Ｖである。また、負電圧レギュレータ１３のＧＮＤ端子は駆動制御用電源３の電圧であるため、２４Ｖとなっている。従って、エミッタ電位は９Ｖと設定される。
ゲート閾値電圧が１Ｖ高い電力用半導体素子については、駆動制御用電源３の電圧を２３Ｖとすると、負電圧レギュレータ１３の作用により、エミッタ電位を８Ｖとすることができる。このとき、導通状態におけるゲート／エミッタ間電圧はいずれも１５Ｖとなる。
このように、図３に示すオフセット手段を用いることによって、駆動制御用電源３の電位のみゲート閾値電圧の差分ΔＶｔｈだけ変化させることにより、エミッタ電位も同様にΔＶｔｈ変化させることができる。
For example, consider a case where the potential 17 of the drive
For a power semiconductor element having a gate threshold voltage higher by 1 V, the emitter potential can be set to 8 V by the action of the
In this way, by using the offset means shown in FIG. 3, the emitter potential can be similarly changed by ΔVth by changing only the potential of the drive
図４は駆動制御用電源３の電圧とエミッタ電位生成用電源４の双方の電圧をゲート閾値電圧の差分ΔＶｔｈだけオフセットさせる他の構成例を示したものである。
図４において、三端子レギュレータ１４はＩＮ端子の電圧にかかわらず一定の電圧を出力するものである。電力用半導体素子の駆動回路の電源電位１７を三端子レギュレータ１４のＩＮ端子に、電力用半導体素子の駆動回路のグランド電位１６を三端子レギュレータ１４のＧＮＤ端子に接続する。また、三端子レギュレータ１４のＯＵＴ端子を可変レギュレータ１５のＩＮ端子と接続する。可変レギュレータ１５は可変抵抗１８の設定に応じてそのＯＵＴ端子から所望の電圧を出力する。この構成の場合、駆動制御用電源３とエミッタ電位生成用電源４のそれぞれの電位を独立に設定することにより、並列接続した電力用半導体素子間のゲート閾値電圧の差分ΔＶｔｈだけ補正することができる。
FIG. 4 shows another configuration example in which both the voltage of the drive
In FIG. 4, a three-
以上のように、この発明の実施の形態１の電力用半導体素子の駆動回路によれば、駆動制御用電源３の電圧、エミッタ電位生成用電源４の電圧、即ち、エミッタ電位の双方を、同極性に等量だけ所望の値に変位（オフセット）し、また、定電流駆動回路により電力用半導体素子のターンオン動作に必要なゲート電流を供給するよう構成されているので、ゲート閾値電圧の異なる電力用半導体素子を並列接続した場合、それぞれの電力半導体素子のエミッタ電位から見たゲート閾値電圧が等しくなり、また、定電流でターンオン動作を行うため、ターンオン動作開始のタイミングを揃えることができ、かつ、ターンオン動作速度も等しくなり、ターンオン時における出力電流のアンバランスを補正することが可能となる。
更に、導通状態にあるときに電力用半導体素子に流れる電流を等しくすることができる。
As described above, according to the drive circuit for the power semiconductor element of the first embodiment of the present invention, both the voltage of the drive
Furthermore, the currents flowing through the power semiconductor elements when in the conducting state can be made equal.
実施の形態２．
この発明の実施の形態２に係る電力用半導体素子の駆動回路の主要部を図５に示す。
なお、図中、図１との同一符号は、同一または相当部分を示すものとする。
この実施の形態２は、実施の形態１における定電流駆動回路の具体的な一例として、ＰＮＰトランジスタ１１ａ、１１ｂにより構成されるカレントミラー回路を、また、オン信号用トランジスタの具体例としてＰｃｈ−ＭＯＳＦＥＴ９を、オフ信号用トランジスタの具体例としてＮｃｈ−ＭＯＳＦＥＴ１０を用いたものである。
Ｐｃｈ−ＭＯＳＦＥＴ９のドレイン端子は、抵抗２０を介して第２のＮｃｈ−ＭＯＳＦＥＴ１９のゲート端子と結線され、また、抵抗２４を介してグランド電位１６に接続されている。第２のＮｃｈ−ＭＯＳＦＥＴ１９のソース端子は抵抗２３を介して電力用半導体素子１のエミッタ電位と結線されている。ＰＮＰトランジスタ１１ａは、そのエミッタ端子は抵抗２１を介して電源電位１７と結線され、また、ベース端子とコレクタ端子はともに第２のＮｃｈ−ＭＯＳＦＥＴ１９のドレイン端子と接続されている。ＰＮＰトランジスタ１１ｂは、ベース端子がＰＮＰトランジスタ１１ａのベース端子と接続され、エミッタ端子が抵抗２２を介して電源電位１７と、コレクタ端子は電力用半導体素子１のゲート端子と接続されている。
FIG. 5 shows the main part of the drive circuit for the power semiconductor element according to the second embodiment of the present invention.
In the figure, the same reference numerals as those in FIG. 1 denote the same or corresponding parts.
In the second embodiment, as a specific example of the constant current driving circuit in the first embodiment, a current mirror circuit composed of PNP transistors 11a and 11b is used, and as a specific example of the on-signal transistor, a Pch-
The drain terminal of the Pch-
以上の構成において、駆動パルス信号２がロー信号を出力した場合、Ｐｃｈ−ＭＯＳＦＥＴ９はオンし、第２のＮｃｈ−ＭＯＳＦＥＴ１９がオンする。このときＰＮＰトランジスタ１１ａ、１１ｂはともにオンする。このとき、ＰＮＰトランジスタ１１ｂを流れる電流が、電力用半導体素子１のゲート端子にゲート電流として供給される。ゲート電流値はＰＮＰトランジスタ１１ａを流れる電流及び抵抗２１と抵抗２２の比に応じて決まる。
なお、Ｎｃｈ−ＭＯＳＦＥＴ１０はオフしている。
一方、駆動パルス信号２がハイ信号を出力した場合は、Ｐｃｈ−ＭＯＳＦＥＴ９、第２のＮｃｈ−ＭＯＳＦＥＴ１９はオフして、Ｎｃｈ−ＭＯＳＦＥＴ１０がオンして電力用半導体素子１はオフする。
なお、駆動制御用電源３の電圧やエミッタ電位生成用電源４で決まる電力用半導体素子１のエミッタ電位は、実施の形態１で説明した図３あるいは図４の構成により同極性に等量だけオフセットさせるものとする。
In the above configuration, when the
Note that the Nch-
On the other hand, when the
Note that the voltage of the drive
以上のように実施の形態２の構成によっても、ゲート閾値電圧の異なる電力用半導体素子を並列接続した場合、それぞれの電力用半導体素子のエミッタ電位から見たゲート閾値電圧が等しくなり、また、定電流でターンオン動作を行うため、ターンオン動作開始のタイミングを揃えることができ、かつ、ターンオン動作速度も等しくなり、ターンオン時における出力電流のアンバランスを補正することが可能となる。更に、導通状態にあるときに電力用半導体素子に流れる電流を等しくすることができる。
なお、ここでは定電流駆動回路としてカレントミラー回路を用いた例を示したが、電力用半導体素子１のゲート端子に定電流が供給されるのであれば、定電流駆動回路の回路構成はこの限りでない。
As described above, also in the configuration of the second embodiment, when power semiconductor elements having different gate threshold voltages are connected in parallel, the gate threshold voltages viewed from the emitter potential of the respective power semiconductor elements are equal, and the constants are constant. Since the turn-on operation is performed with the current, the start timing of the turn-on operation can be made uniform, and the turn-on operation speed can be equalized, and the imbalance of the output current at the turn-on can be corrected. Furthermore, the currents flowing through the power semiconductor elements when in the conducting state can be made equal.
Although an example in which a current mirror circuit is used as the constant current driving circuit is shown here, the circuit configuration of the constant current driving circuit is not limited as long as a constant current is supplied to the gate terminal of the
実施の形態３．
この発明の実施の形態３に係る電力用半導体素子の駆動回路の主要部を図６に示す。
この実施の形態３は、定電流駆動回路の他の構成例を示すもので、実施の形態２の定電流駆動回路を変形し、ＰＮＰトランジスタ１１ａを削除したものである。なお、その他の構成は、図５の実施の形態２と同一であり、説明は省略する。
このような図６に示す構成においてもスイッチング動作時におけるゲート電流を定電流とすることができる。
The main part of the drive circuit for the power semiconductor element according to the third embodiment of the present invention is shown in FIG.
The third embodiment shows another configuration example of the constant current drive circuit. The constant current drive circuit of the second embodiment is modified and the PNP transistor 11a is deleted. Other configurations are the same as those of the second embodiment shown in FIG.
In the configuration shown in FIG. 6 as well, the gate current during the switching operation can be a constant current.
この実施の形態３によれば、実施の形態２に比し、より簡単な定電流駆動回路の構成で、上述した実施の形態２と同様の作用効果を得る事ができるものである。 According to the third embodiment, the same effects as those of the second embodiment described above can be obtained with a simpler configuration of the constant current drive circuit as compared with the second embodiment.
実施の形態４
図７は、この発明の実施の形態４に係る電力変換装置の主要部を示す回路構成図である。
この実施の形態４は、前述の実施の形態１〜３で示した電力用半導体素子の駆動回路３３
によって駆動されるＩＧＢＴ等の電力用半導体素子１で構成される基本単位の電力変換器３６を、複数個並列接続して電力変換装置を構成し、かつ、電力変換器３６の出力端子と交流出力点３５との間にインダクタンス値の等しいバランサリアクトル３４を設けたものであり、交流出力点３５から負荷に接続される。
FIG. 7 is a circuit configuration diagram showing a main part of a power conversion device according to
In the fourth embodiment, the power semiconductor
A plurality of basic
図７に示したように電力用半導体素子１つにつき、一つのゲート駆動回路３３を用いる場合、電力用半導体素子のゲート閾値電圧のばらつきに加えて、ゲート駆動回路３３におけるゲート駆動タイミングにばらつきが生じる可能性がある。バランサリアクトル３４はこのようなゲート駆動タイミングのばらつきに起因する出力電流のアンバランスを補正する機能を果たすものである。
As shown in FIG. 7, when one
バランサリアクトル３４だけでも並列接続している電力用半導体素子のゲート閾値電圧の違いによる出力電流のアンバランスを補正することは可能であるが、その場合には、インダクタンス値の大きなリアクトルが必要となる。それに対して、この実施の形態４のように、駆動制御用電源電位とエミッタ電位の双方を等量変位させる手段と電力用半導体素子を駆動する定電流駆動回路とを備えた電力用半導体素子の駆動回路と組み合わせることで、バランサリアクトルのインダクタンス値を小さくすることが可能である。
更に、電力変換装置を構成する電力用半導体素子の飽和電圧や還流ダイオードの順方向電圧にばらつきがあった場合においても、バランスリアクトル３４は出力アンバランスを補正する働きをする。
Although the
Further, even when there is a variation in the saturation voltage of the power semiconductor element constituting the power conversion device or the forward voltage of the free wheeling diode, the
図７では電力用半導体素子を２並列接続した２レベルインバータの例を示しているが、３レベル以上のマルチレベルインバータや、電力用半導体素子を３並列以上接続した場合についても同様であることはいうまでもない。 Although FIG. 7 shows an example of a two-level inverter in which two power semiconductor elements are connected in parallel, the same applies to a multi-level inverter having three or more levels and a case in which three or more power semiconductor elements are connected in parallel. Needless to say.
１ 電力用半導体素子、２ 駆動用パルス信号、３ 駆動制御用電源、４ エミッタ電位生成用電源、５ オン信号用トランジスタ、６ オフ信号用トランジスタ、７ 定電流駆動回路、８、８ａ オフゲート抵抗、９ Ｐｃｈ−ＭＯＳＦＥＴ、１０ Ｎｃｈ−ＭＯＳＦＥＴ、１１、１１ａ、１１ｂ ＰＮＰトランジスタ、１２ ＮＰＮトランジスタ、
１３ 負電圧レギュレータ、１４ 三端子レギュレータ、１５ 可変レギュレータ、
１６ グランド電位、１７ 駆動回路の電源電位、１８ 可変抵抗、１９ 第２のＮｃｈ−ＭＯＳＦＥＴ、２０〜２４ 抵抗、２８ ゲート電圧波形、３３ ゲート駆動回路、
３４ バランサリアクトル、３５ 交流出力点、３６ 電力変換器
DESCRIPTION OF
13 Negative voltage regulator, 14 Three-terminal regulator, 15 Variable regulator,
16 ground potential, 17 power supply potential of drive circuit, 18 variable resistance, 19 second Nch-MOSFET, 20-24 resistance, 28 gate voltage waveform, 33 gate drive circuit,
34 Balancer reactor, 35 AC output point, 36 Power converter
Claims (7)
前記電力用半導体素子のゲート端子に駆動電流を供給し該電力用半導体素子を定電流駆動する定電流駆動回路を備えたことを特徴とする電力用半導体素子の駆動回路。 In the driving circuit of the plurality of power semiconductor device of the power semiconductor device connected in parallel, for criteria (ground) potential of the semiconductor device for the power supply voltage and both the emitter potential for drive control, gate threshold voltage reference value Displacement means for displacing the same polarity by the same amount by the difference ΔVth with
Driving circuit of a power semiconductor device characterized by comprising a constant current driving circuit for constant current driving the semiconductor element for supplying electric power to drive current to the gate terminal of the power semiconductor device.
The power converter according to claim 6, wherein all output terminals of the power converter are connected to a load device via a balancer reactor.
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